CN107403758B - 阵列基板及其制备方法、显示装置 - Google Patents

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Abstract

本发明实施例提供一种阵列基板及其制备方法、显示装置。阵列基板的制备方法包括：在基底上依次形成有源层、栅绝缘层、栅金属层以及图形化光刻胶；采用湿法刻蚀和干法刻蚀形成栅极过渡图案；形成有源层的重掺杂区；形成栅极和有源层的轻掺杂区。本发明通过采用“湿法刻蚀+干法刻蚀”组合工艺形成栅极过渡图案，不仅克服了现有技术过刻需求大导致的关键尺寸偏差，而且克服了现有采用纯干法刻蚀因光刻胶损耗大影响后续掺杂的问题。本发明有效克服了现有制备工艺中存在较大掺杂区域偏差的问题，保证了重掺杂区和轻掺杂区的长度，提升了LTPS薄膜晶体管的电学特性，提高了产品的可靠性和良品率。

Description

阵列基板及其制备方法、显示装置
技术领域
本发明涉及显示技术领域，具体涉及一种阵列基板及其制备方法、显示装置。
背景技术
互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)由P型沟道金属氧化物半导体(Positive channel Metal Oxide Semiconductor，PMOS)和N型沟道金属氧化物半导体(Negative channel Metal Oxide Semiconductor，NMOS)共同构成。随着低温多晶硅(Low Temperature Poly-Silicon，LTPS)技术逐渐成为新一代薄膜晶体管(Thin Film Transistor，TFT)的制造技术，目前通常是采用LTPS技术分别制备CMOS电路中PMOS区域和NMOS区域的有源层图形。
现有LTPS CMOS制备工艺中，为了避免热载流子效应，需要对有源层进行掺杂处理，形成重掺杂(source/drain Doping，SD Doping)区和轻掺杂(Light Doped Drain，LDDDoping)区。
经本申请发明人研究发现，现有制备工艺中存在较大的掺杂区域偏差，造成重掺杂区和轻掺杂区长度不准确，导致LTPS薄膜晶体管的电学特性不良，直接影响产品的可靠性和良品率。
发明内容
本发明实施例所要解决的技术问题是，提供一种阵列基板及其制备方法、显示装置，以克服现有制备工艺中存在较大掺杂区域偏差的问题。
为了解决上述技术问题，本发明实施例提供了一种阵列基板的制备方法，包括：
在基底上依次形成有源层、栅绝缘层、栅金属层以及图形化光刻胶；
采用湿法刻蚀和干法刻蚀形成栅极过渡图案；
形成有源层的重掺杂区；
形成栅极和有源层的轻掺杂区。
可选地，所述采用湿法刻蚀和干法刻蚀形成栅极过渡图案，包括：
采用湿法刻蚀对栅金属层进行刻蚀，去除栅金属层厚度的80％-90％；
采用干法刻蚀继续刻蚀栅金属层，形成栅极过渡图案。
可选地，所述形成有源层的重掺杂区，包括：
对有源层未被栅极过渡图案遮挡的区域进行离子掺杂，形成有源层的重掺杂区。
可选地，所述形成栅极和有源层的轻掺杂区，包括：
对所述栅极过渡图案依次进行湿法刻蚀和干法刻蚀，形成栅极；
对有源层未被栅极遮挡的区域进行离子掺杂，形成轻掺杂区。
可选地，所述形成栅极和有源层的轻掺杂区，包括：
对所述栅极过渡图案进行干法刻蚀，形成栅极；
对有源层未被栅极遮挡的区域进行离子掺杂，形成轻掺杂区。
可选地，所述形成栅极和有源层的轻掺杂区，包括：
对所述栅极过渡图案进行湿法刻蚀，形成栅极后剥离光刻胶；
对有源层未被栅极遮挡的区域进行离子掺杂，形成轻掺杂区。
可选地，所述在基底上依次形成有源层、栅绝缘层、栅金属层以及图形化的光刻胶，包括：
在基底上形成有源层；
在形成有前述图案的基底上依次沉积栅绝缘层和栅金属层；
在栅金属层上涂覆一层光刻胶，对光刻胶进行曝光并显影，形成图形化光刻胶，图形化光刻胶在基底上的正投影覆盖有源层在基底上的正投影。
可选地，所述在基底上依次形成有源层、栅绝缘层、栅金属层以及图形化的光刻胶，包括：
在基底上形成NMOS有源层和PMOS有源层；
在形成有前述图案的基底上依次沉积栅绝缘层和栅金属层；
形成PMOS栅极和PMOS有源层的源漏掺杂区；
涂覆一层光刻胶，对光刻胶进行曝光并显影，形成NMOS图形化光刻胶和PMOS图形化光刻胶，所述NMOS图形化光刻胶和PMOS图形化光刻胶在基底上的正投影分别覆盖所述NMOS有源层和PMOS有源层在基底上的正投影。
可选地，所述在基底上依次形成有源层、栅绝缘层、栅金属层以及图形化的光刻胶，包括：
在基底上形成NMOS有源层和PMOS有源层；
在形成有前述图案的基底上依次沉积栅绝缘层和栅金属层；
在栅金属层上涂覆一层光刻胶，对光刻胶进行曝光并显影，形成NMOS图形化光刻胶和PMOS图形化光刻胶，所述NMOS图形化光刻胶和PMOS图形化光刻胶在基底上的正投影分别覆盖所述NMOS有源层和PMOS有源层在基底上的正投影。
可选地，形成栅极和有源层的轻掺杂区之后，还包括：
形成PMOS栅极和PMOS有源层的源漏掺杂区。
可选地，所述形成PMOS栅极和PMOS有源层的源漏掺杂区，包括：
涂覆一层光刻胶，对光刻胶进行曝光并显影，形成NMOS图形化光刻胶和PMOS图形化光刻胶，所述NMOS图形化光刻胶在基底上的正投影覆盖所述NMOS有源层在基底上的正投影；
采用湿法刻蚀对栅金属层进行刻蚀，去除栅金属层厚度的80％-90％；
采用干法刻蚀继续刻蚀栅金属层，形成PMOS栅极；
对PMOS有源层未被PMOS栅极遮挡的区域进行离子掺杂，形成PMOS有源层的源漏掺杂区。
本发明实施例还提供了一种阵列基板，采用前述阵列基板的制备方法制备。
本发明实施例还提供了一种显示装置，包括前述的阵列基板。
本发明实施例提供了一种阵列基板及其制备方法，通过采用“湿法刻蚀+干法刻蚀”组合工艺形成栅极过渡图案，不仅克服了现有技术过刻需求大导致的关键尺寸偏差，而且克服了现有采用纯干法刻蚀因光刻胶损耗大影响后续掺杂的问题，保证了重掺杂区的长度。进一步地，通过在形成轻掺杂区之前采用“湿法刻蚀+干法刻蚀”组合工艺，不仅缩短了刻蚀时间，而且保证了栅极上光刻胶的厚度，保证了轻掺杂区的长度。本发明实施例有效克服了现有制备工艺中存在较大掺杂区域偏差的问题，保证了重掺杂区和轻掺杂区的长度，提升了LTPS薄膜晶体管的电学特性，提高了产品的可靠性和良品率。
当然，实施本发明的任一产品或方法并不一定需要同时达到以上所述的所有优点。本发明的其它特征和优点将在随后的说明书实施例中阐述，并且，部分地从说明书实施例中变得显而易见，或者通过实施本发明而了解。本发明实施例的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。附图中各部件的形状和大小不反映真实比例，目的只是示意说明本发明内容。
图1为本发明实施例阵列基板的制备方法的流程图；
图2为本发明第一实施例形成缓冲层、NMOS有源层和PMOS有源层图案后的示意图；
图3为本发明第一实施例形成PMOS栅极及源漏掺杂区后的示意图；
图4为本发明第一实施例形成图形化光刻胶后的示意图；
图5为本发明第一实施例形成NMOS栅极中湿法刻蚀后的示意图；
图6为本发明第一实施例形成NMOS栅极中干法刻蚀后的示意图；
图7为本发明第一实施例形成重掺杂区后的示意图；
图8为本发明第一实施例轻掺杂前湿法刻蚀后的示意图；
图9为本发明第一实施例轻掺杂前干法刻蚀后的示意图；
图10为本发明第一实施例形成轻掺杂区后的示意图；
图11为本发明第一实施例剥离剩余的光刻胶后的示意图；
图12为本发明第一实施例形成NMOS和PMOS源漏极后的示意图；
图13为本发明第二实施例形成图形化光刻胶后的示意图；
图14为本发明第二实施例形成NMOS栅极中湿法刻蚀后的示意图；
图15为本发明第二实施例形成NMOS栅极中干法刻蚀后的示意图；
图16为本发明第二实施例轻掺杂前湿法刻蚀后的示意图；
图17为本发明第二实施例轻掺杂前干法刻蚀后的示意图；
图18为本发明第二实施例形成轻掺杂区后的示意图；
图19为本发明第二实施例形成图形化光刻胶后的示意图；
图20为本发明第二实施例形成PMOS栅极和源漏掺杂区后的示意图。
附图标记说明:
Figure BDA0001373974380000061
具体实施方式
下面结合附图和实施例对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
经本申请发明人研究发现，现有制备工艺中存在较大掺杂区域偏差的原因，是由于所采用的工艺方式造成的。现有形成掺杂区的处理流程通常是：先采用湿法刻蚀一次性将栅极图案刻蚀出来，由于湿法刻蚀光刻胶损耗小，因此湿法刻蚀后光刻胶图案的宽度大于栅极图案的宽度；然后利用光刻胶(PR)作为阻挡，进行重掺杂区的掺杂；最后对光刻胶进行灰化处理，进行轻掺杂区的掺杂。由于光刻胶阻挡能力有限，且栅极之上的光刻胶的两侧逐渐变薄，阻挡能力进一步减弱，因而在进行重掺杂区的掺杂时，离子很容易进入到轻掺杂区，造成较大的掺杂区域偏差，使重掺杂区和轻掺杂区两者的长度不准确。为了解决掺杂区域偏差的问题，现有技术中提出了一种采用干法刻蚀的方案，采用干法刻蚀一次性将栅极图案刻蚀出来，但干法刻蚀不仅使光刻胶损耗大，而且对栅绝缘层造成损伤，同样存在掺杂区域偏差的问题，甚至可能出现影响栅极下方有源层沟道的情况。
为了克服现有制备工艺中存在较大掺杂区域偏差的问题，本发明实施例提供了一种阵列基板的制备方法。图1为本发明实施例阵列基板的制备方法的流程图，如图1所示，阵列基板的制备方法包括：
S1、在基底上依次形成有源层、栅绝缘层、栅金属层以及图形化的光刻胶；
S2、采用湿法刻蚀和干法刻蚀形成栅极过渡图案；
S3、形成有源层的重掺杂区；
S4、形成栅极和有源层的轻掺杂区。
其中，步骤S2，包括：
S21、采用湿法刻蚀对栅金属层进行刻蚀，去除栅金属层厚度的80％-90％；
S22、采用干法刻蚀继续刻蚀栅金属层，形成栅极过渡图案。
其中，步骤S3，包括：对有源层未被栅极过渡图案遮挡的区域进行离子掺杂，形成有源层的重掺杂区。
在一个实施例中，步骤S4可以包括：对所述栅极过渡图案进行湿法刻蚀和干法刻蚀，形成栅极；对有源层未被栅极遮挡的区域进行离子掺杂，形成轻掺杂区。
在另一个实施例中，步骤S4可以包括：对所述栅极过渡图案进行干法刻蚀，形成栅极；对有源层未被栅极遮挡的区域进行离子掺杂，形成轻掺杂区。
在又一个实施例中，步骤S4可以包括：对所述栅极过渡图案进行湿法刻蚀，形成栅极后剥离光刻胶；对有源层未被栅极遮挡的区域进行离子掺杂，形成轻掺杂区。
对于LTPS薄膜晶体管的阵列基板，步骤S1包括：
S101、在基底上形成有源层；
S102、在形成有前述图案的基底上依次沉积栅绝缘层和栅金属层；
S103、在栅金属层上涂覆一层光刻胶，对光刻胶进行曝光并显影，形成图形化光刻胶，图形化光刻胶在基底上的正投影覆盖有源层在基底上的正投影。
对于LTPS CMOS电路的阵列基板，在一个实施例中，步骤S1包括：
S111、在基底上形成NMOS有源层和PMOS有源层；
S112、在形成有前述图案的基底上依次沉积栅绝缘层和栅金属层；
S113、形成PMOS栅极和PMOS有源层的源漏掺杂区；
S114、涂覆一层光刻胶，对光刻胶进行曝光并显影，形成NMOS图形化光刻胶和PMOS图形化光刻胶，所述NMOS图形化光刻胶和PMOS图形化光刻胶在基底上的正投影分别覆盖所述NMOS有源层和PMOS有源层在基底上的正投影。
其中，步骤S113包括：通过构图工艺形成PMOS栅极和NMOS栅金属层图案，NMOS栅金属层在基底上的正投影覆盖NMOS有源层在基底上的正投影；对PMOS有源层未被PMOS栅极遮挡的区域进行离子掺杂，形成PMOS有源层的源漏掺杂区。
对于LTPS CMOS电路的阵列基板，在另一个实施例中，步骤S1包括：
S121、在基底上形成NMOS有源层和PMOS有源层；
S122、在形成有前述图案的基底上依次沉积栅绝缘层和栅金属层；
S123、在栅金属层上涂覆一层光刻胶，对光刻胶进行曝光并显影，形成NMOS图形化光刻胶和PMOS图形化光刻胶，所述NMOS图形化光刻胶和PMOS图形化光刻胶在基底上的正投影分别覆盖所述NMOS有源层和PMOS有源层在基底上的正投影。
在步骤S4之后，还包括：
S5、形成PMOS栅极和PMOS有源层的源漏掺杂区。
其中，步骤S5可以包括：
在形成有前述图案的基底上涂覆一层光刻胶，对光刻胶进行曝光并显影，形成NMOS图形化光刻胶和PMOS图形化光刻胶，所述NMOS图形化光刻胶在基底上的正投影覆盖所述NMOS有源层在基底上的正投影；对PMOS栅金属层进行干法刻蚀，形成PMOS栅极图案；对PMOS有源层未被PMOS栅极遮挡的区域进行离子掺杂，形成PMOS有源层的源漏掺杂区。
其中，步骤S5还可以包括：
涂覆一层光刻胶，对光刻胶进行曝光并显影，形成NMOS图形化光刻胶和PMOS图形化光刻胶，所述NMOS图形化光刻胶在基底上的正投影覆盖所述NMOS有源层在基底上的正投影；采用湿法刻蚀对栅金属层进行刻蚀，去除栅金属层厚度的80％-90％；采用干法刻蚀继续刻蚀栅金属层，形成PMOS栅极；对PMOS有源层未被PMOS栅极遮挡的区域进行离子掺杂，形成PMOS有源层的源漏掺杂区。
本发明实施例所提供的阵列基板的制备方法，通过采用“湿法刻蚀+干法刻蚀”组合工艺形成栅极过渡图案，不仅克服了现有采用纯湿法刻蚀因过刻需求大导致关键尺寸偏差的问题，而且克服了现有采用纯干法刻蚀因光刻胶损耗大影响后续掺杂的问题，通过栅极过渡图案形成阻挡，保证了重掺杂区的长度。进一步地，通过在形成轻掺杂区之前采用“湿法刻蚀+干法刻蚀”组合工艺，不仅缩短了刻蚀时间，而且保证了栅极上光刻胶的厚度，保证了轻掺杂区的长度。本发明实施例有效克服了现有制备工艺中存在较大掺杂区域偏差的问题，保证了重掺杂区和轻掺杂区的长度，提升了LTPS薄膜晶体管的电学特性，提高了产品的可靠性和良品率。
下面通过阵列基板的制备过程进一步说明本发明实施例的技术方案。其中，本实施例中所说的“构图工艺”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，是现有成熟的制备工艺。沉积可采用溅射、蒸镀、化学气相沉积等已知工艺，涂覆可采用已知的涂覆工艺，刻蚀可采用已知的方法，在此不做具体的限定。
第一实施例
图2～12为本发明阵列基板的制备方法第一实施例的示意图。
第一次构图工艺中，在基底上形成缓冲层、以及NMOS有源层和PMOS有源层图案。形成缓冲层、NMOS有源层和PMOS有源层图案包括：在基底10上依次沉积缓冲层和有源层薄膜；在有源层薄膜上涂覆一层光刻胶，采用单色调掩膜版对光刻胶进行曝光并显影，在NMOS有源层和PMOS有源层图案位置形成未曝光区域，保留光刻胶，在其它位置形成完全曝光区域，无光刻胶，暴露出有源层薄膜；对完全曝光区域的有源层薄膜进行刻蚀并剥离剩余的光刻胶，在缓冲层11上形成NMOS有源层12N和PMOS有源层12P，缓冲层11覆盖整个基底10，NMOS有源层12N形成在NMOS区域A内，PMOS有源层12P形成在PMOS区域B内，如图2所示。其中，基底可以采用玻璃基底或石英基底，缓冲层用于阻挡基底中离子对薄膜晶体管的影响，可以采用氮化硅SiNx、氧化硅SiOx或SiNx/SiOx的复合薄膜。有源层薄膜可以采用非晶硅a-Si材料，经过结晶化或激光退火等方式形成多晶硅材料。
第二次构图工艺中，分别形成PMOS栅极、NMOS栅极图案以及掺杂区。分别形成PMOS栅极、NMOS栅极图案以及掺杂区包括：
(1)在形成有前述图案的基底上依次沉积栅绝缘层和栅金属层，在栅金属层上涂覆一层光刻胶，采用单色调掩膜版对光刻胶进行曝光并显影，在NMOS区域A位置和PMOS栅极图案位置形成未曝光区域，保留光刻胶，在其它位置形成完全曝光区域，无光刻胶，暴露出栅金属层。对完全曝光区域的栅金属层进行刻蚀，在栅绝缘层13上形成PMOS栅极14P图案和NMOS栅金属层14图案。其中，PMOS栅极14P在基底10上的正投影位于PMOS有源层12P在基底10上的正投影范围内，即PMOS栅极14P在基底10上正投影的宽度小于PMOS有源层12P在基底10上正投影的宽度；NMOS栅金属层14的宽度与NMOS区域A的宽度相同，NMOS栅金属层14在基底10上的正投影覆盖NMOS有源层12N在基底10上的正投影。随后，对PMOS有源层12P未被PMOS栅极14P遮挡的区域进行离子掺杂，形成源漏掺杂区，如图3所示。实际实施时，栅金属层可以采用铂Pt、钌Ru、金Au、银Ag、钼Mo、铬Cr、铝Al、钽Ta、钛Ti、钨W等金属中的一种或多种，形成PMOS栅极图案和NMOS栅金属层图案的刻蚀可以采用干法或湿法刻蚀。
(2)在形成有前述图案的基底上涂覆一层光刻胶，采用单色调掩膜版对光刻胶进行曝光并显影，形成包括NMOS图形化光刻胶和PMOS图形化光刻胶的未曝光区域，保留光刻胶，在其它位置形成完全曝光区域，无光刻胶。其中，NMOS图形化光刻胶在基底上的正投影与NMOS有源层在基底上的正投影完全重叠，即NMOS图形化光刻胶在基底10上正投影的宽度正好等于NMOS有源层在基底10上正投影的宽度。PMOS图形化光刻胶的宽度与PMOS区域B的宽度相同，使得PMOS图形化光刻胶在基底10上正投影覆盖PMOS有源层12P在基底10上的正投影，即PMOS图形化光刻胶在基底10上正投影的宽度大于PMOS有源层12P在基底10上的正投影的宽度，如图4所示。
(3)先采用湿法刻蚀对NMOS区域A暴露的NMOS栅金属层14进行刻蚀，去除NMOS栅金属层14约80％-90％厚度，如图5所示。由于湿法刻蚀不会造成光刻胶损耗，因此该过程结束后，光刻胶图案变化较小，而NMOS栅金属层14的两侧被过刻。
(4)然后采用干法刻蚀继续对NMOS栅金属层14进行刻蚀，利用电泳显示EPD技术抓取刻蚀终点，形成NMOS栅极过渡图案14N′，如图6所示。由于干法刻蚀会造成光刻胶损耗，因此对NMOS栅金属层14进行刻蚀时同时会改变光刻胶图案形貌，刻蚀结束后，光刻胶图案的宽度和厚度均有所减小，使得NMOS栅极过渡图案14N′与光刻胶接触面的宽度基本相同。
针对现有技术采用纯湿法刻蚀NMOS栅极图案时存在因过刻导致关键尺寸较大偏差的问题，本实施例采用“湿法刻蚀+干法刻蚀”组合工艺刻蚀NMOS栅极过渡图案，利用湿刻速度快但不产生光刻胶损耗和干刻精度高的特点，不仅克服了现有技术过刻需求大导致的关键尺寸偏差，而且克服了现有采用纯干法刻蚀因光刻胶损耗大影响后续掺杂的问题，后续掺杂时利用NMOS栅极过渡图案作为阻挡层。本实施例中虽然采用了干法刻蚀，也会造成光刻胶损耗，但由于干刻时间短，因此造成的光刻胶损耗较小。
(5)随后进行重掺杂，对NMOS有源层12N未被NMOS栅极过渡图案14N′遮挡的区域进行离子掺杂，形成重掺杂区，如图7所示。实际上，NMOS有源层的大部分区域是NMOS栅极过渡图案14N′及其上光刻胶的双重阻挡，因此最大限度地隔绝了掺杂离子对NMOS有源层其它区域的影响，避免了掺杂区域偏差，保证了重掺杂区的长度范围。与现有技术源漏掺杂时仅利用光刻胶单层作为阻挡的现有技术相比，本实施例不仅采用NMOS栅极过渡图案进行阻挡，而且大部分区域是双重阻挡，因此最大限度地提高了阻挡效果。
(6)随后采用湿法刻蚀继续对NMOS栅极过渡图案14N′进行刻蚀，暴露出轻掺杂区，如图8所示。通常，轻掺杂区LDD的长度为1μm左右，因此本阶段利用湿法刻蚀，可以在得到较大刻蚀量的同时，不会对光刻胶造成损耗。
(7)随后采用对NMOS栅极过渡图案进行干法刻蚀处理，形成NMOS栅极14N，如图9所示。如果在形成重掺杂区后直接采用干法刻蚀，由于干法刻蚀会造成光刻胶损耗，干法刻蚀后光刻胶的宽度会小于NMOS栅极的宽度，同时对栅绝缘层13造成损伤，使得后续轻掺杂对NMOS有源层的沟道区域有影响，出现掺杂区域偏差。本实施例在形成重掺杂区后，通过“湿刻+干法刻蚀”工艺组合，利用湿刻得到较大的刻蚀量，但光刻胶损耗小，利用干法刻蚀时光刻胶横向损耗速度大于纵向损耗速度，可以保证NMOS栅极与光刻胶接触面的宽度基本相等，使得后续轻掺杂过程中光刻胶也能起到有效的阻挡作用，因此可以保证了轻掺杂区LDD的长度，不会出现掺杂区域偏差。通常，轻掺杂时要求NMOS栅极上光刻胶的厚度大于1μm，才能保证NMOS栅极下NMOS有源层不受轻掺杂的影响。本实施例通过“湿刻+干法刻蚀”工艺组合光刻胶损耗小的特点，可以保证NMOS栅极14N上光刻胶的厚度大于1μm。同时，本实施例“湿刻+干法刻蚀”工艺组合极大地缩短了刻蚀时间，减小了干刻过程对栅绝缘层的损伤，进一步保证了轻掺杂区LDD的长度。
(8)随后进行轻掺杂，对NMOS有源层12N未被NMOS栅极14N遮挡的区域进行离子掺杂，形成轻掺杂区，如图10所示。实际上，NMOS有源层的大部分区域是NMOS栅金属层14图案及其上光刻胶的双重阻挡，最大限度地隔绝了掺杂离子对NMOS有源层沟道区域的影响，避免了掺杂区域偏差，保证了轻掺杂区的长度范围。
(9)最后，剥离剩余的光刻胶，形成PMOS栅极、NMOS栅极以及掺杂区图案，如图11所示。
本实施例在进行源漏掺杂和轻掺杂处理中，由于PMOS区域B覆盖有光刻胶，且该光刻胶损耗小，因此NMOS有源层的掺杂处理不会影响PMOS有源层。
在实际实施时，本实施例还可以包括：在形成有前述图案的基底上沉积层间介质层15，通过构图工艺形成贯穿层间介质层15和栅绝缘层13的过孔，过孔中暴露出NMOS有源层12N和PMOS有源层12P的掺杂区域。在形成有前述图案的基底上沉积源漏金属薄膜，通过构图工艺形成NMOS源漏极16N和PMOS源漏极16P，NMOS源漏极16N通过过孔与NMOS有源层12N的重掺杂区连接，PMOS源漏极16P通过过孔与PMOS有源层12P的源漏掺杂区连接，如图12所示。源漏金属薄膜可以采用铂Pt、钌Ru、金Au、银Ag、钼Mo、铬Cr、铝Al、钽Ta、钛Ti、钨W等金属中的一种或多种，沉积层间介质层采用氮化硅SiNx、氧化硅SiOx或SiNx/SiOx的复合薄膜。此外，当本实施例阵列基板应用于有机发光二极管显示装置OLED(Organic LightEmitting Diode)面板时，还可以包括形成阳极、像素限定层等结构膜层。
本实施例所提供的阵列基板的制备方法，在源漏掺杂前采用“湿法刻蚀+干法刻蚀”组合工艺形成NMOS栅极过渡图案，克服了现有采用纯湿法刻蚀因过刻需求大导致的关键尺寸偏差，利用栅极过渡图案进行阻挡，保证了重掺杂区的长度范围。同时，在轻掺杂前采用“湿刻+干刻”组合工艺暴露出轻掺杂区，克服了采用纯干法刻蚀导致的光刻胶大量损耗，保证了栅极上光刻胶的厚度，同时缩短刻蚀时间，减小了刻蚀过程对栅绝缘层的损伤。本实施例通过“湿法刻蚀+干法刻蚀”和“湿法刻蚀+干法刻蚀”的工艺组合，有效克服了现有制备工艺中存在较大掺杂区域偏差的问题，保证了重掺杂区和轻掺杂区的长度，提升了LTPS薄膜晶体管的电学特性，提高了产品的可靠性和良品率。
第二实施例
图13～20为本发明阵列基板的制备方法第二实施例的示意图。前述第一实施例中，制备工艺是先进行PMOS有源层掺杂，后进行NMOS有源层掺杂。与前述第一实施例不同的是，本实施例的制备工艺是，先进行NMOS有源层掺杂，后进行PMOS有源层掺杂。
第一次构图工艺中，在基底上形成缓冲层、以及NMOS有源层和PMOS有源层图案。本实施例第一次构图工艺与第一实施例的第一次构图工艺相同，这里不再赘述。
第二次构图工艺中，分别形成PMOS栅极、NMOS栅极图案以及掺杂区。分别形成PMOS栅极、NMOS栅极图案以及掺杂区包括：
(1)在形成有前述图案的基底上依次沉积栅绝缘层和栅金属层，在栅金属层上涂覆一层光刻胶，采用单色调掩膜版对光刻胶进行曝光并显影，形成包括NMOS图形化光刻胶和PMOS图形化光刻胶的未曝光区域，保留光刻胶，在其它位置形成完全曝光区域，无光刻胶，暴露出栅金属层，如图13所示。其中，NMOS图形化光刻胶在基底上的正投影与NMOS有源层在基底上的正投影完全重叠，PMOS图形化光刻胶的宽度与PMOS区域B的宽度相同，使得PMOS图形化光刻胶在基底10上正投影覆盖PMOS有源层12P在基底10上的正投影。
(2)先采用湿法刻蚀对完全曝光区域暴露的栅金属层进行刻蚀，去除栅金属层约80％-90％厚度，在NMOS有源层上方形成NMOS栅金属层14图形，如图14所示。由于湿法刻蚀不会造成光刻胶损耗，因此该过程结束后，光刻胶图案变化较小，而NMOS栅金属层14的两侧被过刻。
(3)然后采用干法刻蚀继续对完全曝光区域暴露的NMOS栅金属层14进行刻蚀，利用电泳显示EPD技术抓取刻蚀终点，形成NMOS栅极过渡图案14N′和PMOS栅金属层14′图案，如图15所示。由于干法刻蚀会造成光刻胶损耗，因此对NMOS栅金属层14进行刻蚀时同时会改变光刻胶图案形貌，刻蚀结束后，光刻胶图案的宽度和厚度均有所减小，使得NMOS栅极过渡图案14N′与光刻胶接触面的宽度基本相同。
(4)随后进行源漏掺杂，形成重掺杂区。实际上，NMOS有源层的大部分区域是NMOS栅极过渡图案14N′的双重阻挡，因此最大限度地隔绝了掺杂离子对NMOS有源层其它区域的影响，避免了掺杂区域偏差，保证了重掺杂区的长度范围。随后采用湿法刻蚀继续对NMOS栅极过渡图案14N′进行刻蚀，暴露出轻掺杂区，如图16所示。通常，轻掺杂区LDD的长度为1μm左右，本阶段利用湿法刻蚀，可以在得到较大刻蚀量的同时，不会对光刻胶造成损耗。
(5)随后对光刻胶进行干法刻蚀处理，形成NMOS栅极14N，通过光刻胶横向损耗速度大于纵向损耗速度的特点，使NMOS栅极与光刻胶接触面的宽度基本相等，且NMOS栅极14N上光刻胶的厚度大于1μm，如图17所示。
(6)随后进行轻掺杂，对NMOS有源层12N未被NMOS栅极14N遮挡的区域进行离子掺杂，形成轻掺杂区，如图18所示。实际上，NMOS有源层的大部分区域是NMOS栅金属层14图案及其上光刻胶的双重阻挡，最大限度地隔绝了掺杂离子对NMOS有源层沟道区域的影响，避免了掺杂区域偏差，保证了轻掺杂区的长度范围。
本实施例在进行源漏掺杂和轻掺杂处理中，由于PMOS区域B覆盖有PMOS栅金属层14′及其上的光刻胶，且该光刻胶损耗小，因此掺杂处理不会影响PMOS有源层。
(7)在形成有前述图案的基底上涂覆一层光刻胶，采用单色调掩膜版对光刻胶进行曝光并显影，形成包括NMOS图形化光刻胶和PMOS图形化光刻胶的未曝光区域，保留光刻胶，在其它位置形成完全曝光区域，无光刻胶，暴露出PMOS栅金属层14′，如图19所示。其中，NMOS图形化光刻胶的宽度与NMOS区域A的宽度相同，使得NMOS图形化光刻胶在基底10上正投影覆盖NMOS有源层12N在基底10上的正投影。
(8)对完全曝光区域的PMOS栅金属层14′进行刻蚀，形成PMOS栅极14P图案。接着对PMOS有源层12P未被PMOS栅极14P遮挡的区域进行离子掺杂，形成源漏掺杂区，如图20所示。
(9)最后，剥离剩余的光刻胶，形成PMOS栅极、NMOS栅极图案以及掺杂区。
本实施例在进行源漏掺杂区处理中，由于NMOS区域A覆盖有光刻胶，因此掺杂处理不会影响NMOS有源层。
本实施例中，除了具有前述第一实施例的技术效果外，由于先进行NMOS有源层掺杂，后进行PMOS有源层掺杂，可以避免因NMOS有源层掺杂处理中需要两次刻蚀(NMOS栅极图案刻蚀和轻掺杂区刻蚀)导致光刻胶损耗大而影响PMOS有源层的问题。因为在进行NMOS有源层掺杂时，PMOS有源层上方覆盖有面积等于PMOS区域B的PMOS栅金属层14′及其上的光刻胶，较大面积的PMOS栅金属层14′完全将下层的PMOS有源层覆盖，可以起到可靠的阻挡作用。后续进行PMOS有源层掺杂时，由于只需要一次刻蚀，相对于两次刻蚀，光刻胶损耗较小，可以保证NMOS区域A覆盖的光刻胶起到可靠的阻挡作用。
同样，在实际实施时，本实施例还可以包括形成层间介质层、NMOS源漏极和PMOS源漏极、阳极、像素限定层等结构膜层，制备工艺与前述第一实施例相同，这里不再赘述。
第三实施例
前述第一、第二实施例是以LTPS CMOS电路的阵列基板为例说明了本发明的技术方案。可以理解，对于只有一个LTPS有源层的LTPS薄膜晶体管的阵列基板，本发明同样适用。对于LTPS薄膜晶体管的阵列基板，本实施例的制备过程包括：
在基底上形成缓冲层；
通过构图工艺在缓冲层上形成有源层；
在形成有前述图案的基底上依次沉积栅绝缘层和栅金属层；
在栅金属层上涂覆一层光刻胶，对光刻胶进行曝光并显影，形成图形化光刻胶，图形化光刻胶在基底上的正投影覆盖或等于有源层在基底上的正投影；
采用湿法刻蚀对栅金属层进行刻蚀，去除栅金属层厚度的80％-90％；
采用干法刻蚀继续刻蚀栅金属层，形成栅极过渡图形；
对有源层未被栅极过渡图形遮挡的区域进行离子掺杂，形成有源层的重掺杂区；
采用湿法刻蚀对栅极过渡图形进行刻蚀；
对栅极过渡图形进行干法刻蚀处理，形成栅极；
对有源层未被栅极遮挡的区域进行离子掺杂，形成轻掺杂区。
本实施例中的技术效果与前述实施例相同，在实际实施时，本实施例还可以包括形成层间介质层和源漏极等结构膜层，这里不再赘述。
第四实施例
本实施例是前述第一、第二实施例的扩展，在前述第一、第二实施例技术方案基础上，形成PMOS栅极图案时，也采用“湿法刻蚀+干法刻蚀”组合工艺。具体包括：先采用湿法刻蚀对栅金属层进行刻蚀，去除栅金属层80％-90％厚度，然后采用干法刻蚀继续对栅金属层进行刻蚀，利用电泳显示EPD技术抓取刻蚀终点，形成PMOS栅极图案。由于“湿法刻蚀+干法刻蚀”组合工艺极大地缩短了刻蚀时间，在保证刻蚀精度的前提下，有效减小了干刻过程对栅绝缘层的损伤。
第五实施例
本实施例是前述第一～第三实施例的扩展，与前述实施例不同的是，在形成重掺杂区后，仅采用干法刻蚀对栅极过渡图案进行刻蚀，形成栅极图案，随后直接进行轻掺杂处理。虽然干法刻蚀对光刻胶损耗较大，但由于有源层沟道区域被栅极图案遮挡，因此轻掺杂过程中，金属材料的栅极图案可以隔绝掺杂离子对有源层沟道区域的影响，可以避免掺杂区域偏差，保证了轻掺杂区的长度范围。由于形成重掺杂区后仅进行干刻处理，因此本实施例简化了进行轻掺杂之前的处理工艺。
第六实施例
本实施例是前述第三实施例的扩展，与第三实施例不同的是，在形成重掺杂区后，仅采用湿法刻蚀对栅极过渡图案进行刻蚀，形成栅极图案，随后剥离光刻胶后进行轻掺杂。轻掺杂过程中，由于有源层沟道区域被栅极图案遮挡，可以隔绝掺杂离子对有源层沟道区域的影响，可以避免掺杂区域偏差，保证了轻掺杂区的长度范围。由于形成重掺杂区后仅进行湿刻处理，且刻蚀速度快，因此本实施例不仅简化了进行轻掺杂之前的处理工艺，而且缩短了工艺时间。
第七实施例
本发明实施例还提供了一种显示装置，显示装置包括前述实施例任意一种阵列基板。显示装置可以为：液晶面板、电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
在本发明实施例的描述中，需要理解的是，术语“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明实施例的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (3)

1.一种阵列基板的制备方法，其特征在于，包括：
在基底上形成NMOS有源层和PMOS有源层；
在形成有所述NMOS有源层和PMOS有源层的基底上依次形成栅绝缘层和栅金属层，在栅金属层上形成NMOS图形化光刻胶和PMOS图形化光刻胶，NMOS图形化光刻胶在基底上的正投影与NMOS有源层在基底上的正投影完全重叠，PMOS图形化光刻胶在基底上正投影覆盖PMOS有源层在基底上的正投影；
依次采用湿法刻蚀和干法刻蚀形成NMOS栅极过渡图案和PMOS栅金属层图案，包括：采用湿法刻蚀对栅金属层进行刻蚀，去除栅金属层厚度的80％-90％；采用干法刻蚀继续刻蚀栅金属层，形成NMOS栅极过渡图案和PMOS栅金属层图案；
形成NMOS有源层的重掺杂区；
采用湿法刻蚀继续对NMOS栅极过渡图案进行刻蚀，暴露出轻掺杂区，且NMOS栅极过渡图案刻蚀后的宽度小于光刻胶的宽度；
对光刻胶进行干法刻蚀处理，形成NMOS栅极，NMOS栅极与光刻胶接触面的宽度相等；
形成NMOS有源层的轻掺杂区；
涂覆一层光刻胶，形成NMOS图形化光刻胶和PMOS图形化光刻胶，NMOS图形化光刻胶在基底上正投影覆盖NMOS有源层在基底上的正投影；
对PMOS栅金属层图案进行刻蚀，形成PMOS栅极；
形成PMOS有源层的源漏掺杂区。
2.一种阵列基板，其特征在于，采用如权利要求1所述的阵列基板的制备方法制备。
3.一种显示装置，其特征在于，包括如权利要求2所述的阵列基板。
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