JP2005051011A

JP2005051011A - トランジスタを備えた装置およびその製造方法

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Publication number: JP2005051011A
Application number: JP2003280880A
Authority: JP
Inventors: Sumio Kato; 純男加藤
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2003-07-28
Filing date: 2003-07-28
Publication date: 2005-02-24

Abstract

【課題】トランジスタの信頼性を向上させる。
【解決手段】複数のトランジスタのうち少なくとも１つは、チャネル領域９、ソース領域およびドレイン領域１４を有する半導体層３であって、チャネル領域９とソース領域１４との間およびチャネル領域９とドレイン領域１４との間に、ソース領域及びドレイン領域１４の不純物濃度よりも低い不純物濃度を有する低濃度不純物領域８を有する半導体層３と、半導体層３の上に形成された第１の絶縁層４と、第１の絶縁層４の上に設けられたゲート電極６と、ゲート電極６のそれぞれの側面を覆うサイドウォールスペーサ１１と、ゲート電極６および半導体層３を覆う第２の絶縁層１２とを備える。チャネル領域９はゲート電極６と重なっており、低濃度不純物領域８のそれぞれのチャネル方向のサイズは、各サイドウォールスペーサ１１の厚さＬｓよりも大きい。
【選択図】図１

Description

本発明は、複数のトランジスタを備えた装置およびその製造方法に関する。

薄膜トランジスタ（以下、「ＴＦＴ」と略すことがある）は、アクティブマトリックス型液晶表示装置（以下、単に「液晶ディスプレイ」と呼ぶ）において、画素毎に設けられるスイッチング素子として表示部に用いられるとともに、駆動回路にも用いられている。また、密着型イメージセンサ、さらにはＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）等のＬＳＩ（ＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）にも応用されている。

液晶ディスプレイの駆動回路を構成する薄膜トランジスタでは、オン電流が十分に大きいことが要求される。そのため、比較的短いチャネル長（１ｕｍ程度）を有する薄膜トランジスタの開発が行われている。

ところで、チャネル長が短くなると、薄膜トランジスタの信頼性が問題となることから、薄膜トランジスタに低濃度不純物領域（以下、単に「ＬＤＤ領域」と呼ぶ）を設ける（ＬＤＤ構造）ことが多い。チャネル長が１ｕｍ程度と短く、かつＬＤＤ構造を有する薄膜トランジスタを、大面積の基板上に形成する場合、特別のフォトマスクを追加することなく、ＬＤＤ領域を自己整合（セルフアライメント）的に形成することが重要である。

ＬＤＤ領域をセルフアライメントで形成する一般的な方法を図４に示す。

この方法では、まず、基板２１の絶縁性表面２２に半導体層２３を形成し（図４（ａ））、その上に、ゲート絶縁層２４および導電膜２５を順次成膜する（図４（ｂ））。この後、導電膜２５およびゲート絶縁層２４をパターニングすることにより、ゲート電極２６を形成する（図４（ｃ））。このゲート電極２６をマスクとして、ＬＤＤ領域２８を形成するために、半導体層２３に不純物イオン２７を注入する。半導体層２３のうちゲート電極２６に覆われた領域（不純物イオンが注入されない領域）は、チャネル領域２９となる。次いで、ゲート電極２６および半導体層２３を覆う第１の層間絶縁層３０を形成する（図４（ｅ））。第１の層間絶縁層３０を異方性エッチングすることにより、ゲート電極２６の側面にサイドウォールスペーサ３１を形成する（図４（ｆ））。このエッチングにより、ゲート絶縁層２４も同時にエッチングされる。この後、ゲート電極２６とサイドウォールスペーサ３１とをマスクとして、高濃度不純物領域（ソース領域、ドレイン領域）３４を形成するために、半導体層２３に不純物イオン３３を注入する（図４（ｆ））。これにより、フォトマスクを用いずに、セルフアライメントによって、サイドウォールスペーサ３１に覆われた半導体層２３の領域にＬＤＤ領域２８が形成される。この後、第２の絶縁層３８を形成する工程、コンタクトホール形成工程、および電極３９の形成工程を経て、薄膜トランジスタが完成する（図４（ｇ））。このように、自己整合的にＬＤＤ領域を形成する方法は、ＴＦＴ以外のＬＳＩの製造にも用いられている（特許文献１、特許文献２）。

これらの従来方法では、高濃度不純物領域を形成するためのイオン注入時に、半導体層２３のうち高濃度不純物領域となる領域３４に直接イオンが注入されるため、半導体層２３の結晶はイオン注入によるダメージを受け、結晶性が低下する。そのため、薄膜トランジスタを形成した後に熱処理を施し、半導体層２３にイオン注入された不純物イオン３３を活性化させ、かつ半導体層２３の結晶が受けたダメージを回復させる。しかしながら、イオン注入でダメージを受けた半導体層２３の結晶性を完全に回復させることは非常に難しい。従って、上記方法で得られる薄膜トランジスタでは、高濃度不純物領域３４の抵抗が非常に高くなり、その結果、トランジスタの性能が著しく低下するおそれがある。

一方、薄膜トランジスタの信頼性を向上させるためには、ＬＤＤ領域をできるだけ長くする必要がある。上記の従来の方法では、第１の層間絶縁層３０を厚くすれば、サイドウォールスペーサ３１の厚さＬｓも大きくなり、ＬＤＤ領域２８を長くすることができる。しかし、第１の層間絶縁層３０の厚さを大きくする方法では、サイドウォールスペーサ３１を形成する際のエッチングにより、半導体層２３までエッチングされてしまう可能性がある。
特開２００１−３０８３３１号公報特開平０７−３３５９０３号公報

本発明の目的は、薄膜トランジスタを備えた装置において、高濃度不純物領域の結晶性を損なわず、かつ、サイドウォールスペーサの厚さを増大することなく、従来よりも長いＬＤＤ領域をセルフアライメントで形成することにより、薄膜トランジスタの信頼性を向上させることである。

本発明の装置は、複数のトランジスタを備えた装置であって、前記複数のトランジスタのうち少なくとも１つは、チャネル領域、ソース領域およびドレイン領域を有する半導体層であって、前記チャネル領域と前記ソース領域との間および前記チャネル領域と前記ドレイン領域との間に、前記ソース領域及び前記ドレイン領域の不純物濃度よりも低い不純物濃度を有する低濃度不純物領域を有する半導体層と、前記半導体層の上に形成された第１の絶縁層と、前記第１の絶縁層の上に設けられたゲート電極と、前記ゲート電極のそれぞれの側面を覆うサイドウォールスペーサと、前記ゲート電極および前記半導体層を覆う第２の絶縁層とを備え、前記チャネル領域は前記ゲート電極と重なっており、前記低濃度不純物領域のそれぞれのチャネル方向のサイズは、各サイドウォールスペーサの厚さよりも大きい。

ある好ましい実施形態において、前記第２の絶縁層は、前記サイドウォールを覆って形成されている。

ある好ましい実施形態において、前記サイドウォールスペーサは、前記第２の絶縁層の一部を覆って形成されている。

ある好ましい実施形態において、前記第１の絶縁層の一部は、前記半導体層と前記サイドウォールスペーサとの間に位置する
ある好ましい実施形態において、前記低濃度不純物領域のそれぞれの前記チャネル方向のサイズは、前記各サイドウォールスペーサの前記厚さと前記第２の絶縁層の厚さとの和と略等しい。

前記各サイドウォールスペーサの前記厚さは、１０ｎｍ以上２０００ｎｍ以下であることが好ましい。

前記第２の絶縁層の前記厚さは、０．１ｎｍ以上１０００ｎｍ以下であることが好ましい。

好ましくは、前記低濃度不純物領域はセルフアライメントにより形成されたものである。

本発明の方法は、複数のトランジスタを備えた装置の製造方法であって、半導体層および前記半導体層を覆う第１の絶縁層が形成された基板を用意する工程と、前記ゲート絶縁層の上にゲート電極を形成する工程と、前記ゲート電極をマスクとして、半導体層に第１のドーズ量で不純物元素をドープする工程と、前記ゲート電極の側面を覆う絶縁性のサイドウォールスペーサ、および前記ゲート電極および前記半導体層を覆う第２の絶縁層を形成する工程と、前記ゲート電極と、前記サイドウォールスペーサと、前記第２の絶縁層のうち前記ゲート電極の前記それぞれの側面を覆う部分とをマスクとして、前記半導体層に第２のドーズ量で不純物元素をドープする工程とを包含する。

ある好ましい実施形態において、前記サイドウォールスペーサおよび第２の絶縁層を形成する工程は、前記ゲート電極の前記それぞれの側面と接するように、前記サイドウォールスペーサを形成する工程と、前記ゲート電極、前記サイドウォールスペーサおよび前記半導体層を覆うように、前記第２の絶縁層を形成する工程とを含む。

ある好ましい実施形態において、前記サイドウォールスペーサを形成する工程は、前記ゲート電極を覆う絶縁膜を形成する工程と、異方性エッチングにより、前記絶縁膜のうち前記ゲート電極の側面と接する部分以外の部分を除去する工程とを含む。

ある好ましい実施形態において、前記絶縁膜のうち前記ゲート電極の側面と接する部分以外の部分を除去する工程の際に、前記第１の絶縁層も除去される。

本発明によれば、サイドウォールスペーサの厚さを大きくすることなく、チャネル方向のサイズの大きいＬＤＤ領域をセルフアライメントにより形成できる。

また、サイドウォールスペーサを形成した後に、第２の絶縁層を形成し、第２の絶縁層を通して、半導体層に高濃度不純物領域を形成するためのイオン注入を行うため、イオン注入によって半導体層の結晶性に与えるダメージを低減できる。そのため、その後の熱処理によって半導体層のダメージが回復しやすくなり、その結果、高濃度不純物領域の抵抗を小さくすることができるので、トランジスタ性能の低下を抑制できる。

さらに、ＬＤＤ領域を長くするためにサイドウォールスペーサの厚さを大きくする必要がないので、サイドウォールスペーサを形成する際のエッチングにより、半導体層までエッチングされることを防止できる。

本発明のトランジスタを有する装置は、トランジスタ性能およびオン電流を低下させることなく、セルフアライメントにより形成され、かつチャネル方向のサイズが大きいＬＤＤ領域を有しているので、信頼性が高い。

以下、図面を参照しながら、本発明によるトランジスタを備えた装置の実施形態を説明する。本明細書における「トランジスタを備えた装置」は、アクティブマトリクス基板や、液晶表示装置、有機ＥＬ表示装置、ＬＳＩ等を広く含むものとする。

図１は、本実施形態における薄膜トランジスタを示している。本実施形態の装置は、複数の薄膜トランジスタを備えているが、図１には、簡単のため、単一の薄膜トランジスタのみを示している。なお、以下の図面では、同様の機能を有する部分は同じ番号を用いて示している。

図１に示す薄膜トランジスタ１００では、基板１の表面に形成された絶縁層２の上に半導体層３が形成されている。半導体層３には、チャネル領域９と、チャネル領域９を挟んで設けられたＬＤＤ領域８と、チャネル領域９およびＬＤＤ領域８を挟んで設けられた高濃度不純物領域（ソースおよびドレイン領域）１４とが形成されている。半導体層３のうち、チャネル領域９および各ＬＤＤ領域８の一部を覆うように、ゲート絶縁層４が形成されている。ゲート絶縁層４の上には、ゲート電極６およびその両側面を覆うサイドウォールスペーサ１１が設けられている。ゲート電極６、サイドウォールスペーサ１１および半導体層３は、第２の絶縁層１２で覆われている。各ＬＤＤ領域８のチャネル方向のサイズはサイドウォールスペーサ１１の厚さ（チャネル方向のサイズ）よりも大きい。各ＬＤＤ領域８のチャネル方向のサイズは、例えば、サイドウォールスペーサ１１の厚さＬｓと第２の絶縁層１２の厚さＬｌｄとの和と略等しい。

次に、図２を参照して、薄膜トランジスタ１００の製造方法を説明する。

まず、図２（ａ）に示すように、基板１上に、例えば多結晶シリコンからなる半導体膜３’を形成する。基板１は絶縁性の表面を有していればよく、例えば石英基板、ガラス基板、または絶縁性膜で被覆されたガラス基板などを用いることができる。本実施形態では、基板１として、絶縁層２で被覆されたガラス基板を用いる。半導体膜３’の材料は、多結晶シリコンに限らず、非晶質シリコン、微結晶シリコン等であってもよいし、これらの材料にゲルマニウム、ニッケル、リン、ボロン、ひ素等を添加した材料であってもよい。また、基板１として単結晶シリコンを用いた場合には半導体膜３’を形成する必要がなく、その単結晶シリコンをそのまま半導体膜として用いることができる。

半導体膜３’の形成は、プラズマＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法やＬＰＣＶＤ（ＬｏｗＰｒｅｓｓｕｒｅＣＶＤ）法等の公知方法で、上記材料を堆積（厚さ：例えば１０ｎｍ以上２００ｎｍ以下）させることによって行うことができる。例えば、多結晶シリコンからなる半導体膜３’は、ＬＰＣＶＤ法により、５８０℃以上６５０℃以下の基板温度で基板１の上に直接形成できる。また、ＬＰＣＶＤ法により４００℃以上６００℃以下の基板温度で非晶質シリコン膜を形成した後、この非晶質シリコン膜を、真空中または不活性ガス中、５００℃以上６５０℃以下の温度で６〜４８時間アニールすると、一層良好な多結晶シリコン膜が得られる。非晶質シリコン膜の形成は、プラズマＣＶＤ法により行ってもよい。この場合、原料ガスとして、例えばＳｉＨ₄、Ｓｉ₂Ｈ₆を用いる。また、非晶質シリコン膜のアニールは、ランプアニール法やレーザーアニール法で行ってもよい。

次に、図２（ｂ）に示すように、フォトリソグラフィ及びエッチングにより半導体膜３’をパターニングすることにより島状の半導体層３を形成する。１枚の半導体膜３’から複数の島状の半導体層３が形成されるが、図では、そのうちの１つの半導体層３のみを示す。この後、半導体層３の上にゲート絶縁層４を成膜する。このゲート絶縁層４は、スパッタ法、常圧ＣＶＤ法、ＬＰＣＶＤ法、プラズマＣＶＤ法、リモートプラズマＣＶＤ法等により成膜することができる。ここでは、ゲート絶縁層４として、厚さが５ｎｍ以上１５０ｎｍ以下のＳｉＯ₂膜を形成する。代わりに、ゲート絶縁層4は窒化シリコン膜、酸化タンタル膜、酸化アルミニウム膜等の絶縁層から形成してもよい。

次に、図２（ｃ）に示すように、ゲート電極６を形成する。ゲート電極６は、アルミニウム、銅などの金属膜、またはこれらの合金膜、シリコン膜、タングステンやチタンなどの高融点金属とシリコンとのシリサイド膜、シリコン膜とシリサイド膜との積層膜をパターニングすることによって形成できる。本実施形態では、タングステンを用いてゲート電極６（厚さ：例えば５００ｎｍ）を形成する。

この後、図２（ｄ）に示すように、ゲート電極６に対して自己整合的に不純物イオン７を注入し、半導体層３に低濃度不純物領域８を形成する。この時、ゲート電極６下の半導体層部分には不純物が注入されないのでチャネル領域９が形成される。本実施形態では、不純物イオン７としてリンイオンを用い、エネルギー５〜１００ｋｅＶでドーズ量３×１０¹³ｉｏｎｓ／ｃｍ²のリンイオンの注入を行う。代わりに、不純物イオン７として、ボロンを用いてもよい。

続いて、図２（ｅ）に示すように、サイドウォール形成用の絶縁膜１０を形成する。ここでは、厚さが５０ｎｍ以上２０００ｎｍ以下のＳｉＯ₂膜を形成する。

次に、図２（ｆ）に示すように、絶縁膜１０とゲート絶縁層４とを異方性エッチングすることにより、ゲート電極６の側面にサイドウォールスペーサ１１を形成する。サイドウォールスペーサ１１におけるチャネル方向の厚さＬｓは、絶縁膜１０の厚によって決まる。また、このときのエッチングにより、ゲート絶縁層４もエッチングされるので、ゲート絶縁層４の端部の位置と、サイドウォールスペーサ１１の端部の位置とが一致する。

図２（ｇ）に示すように、ゲート電極６、サイドウォールスペーサ１１および半導体層３を覆う第２の絶縁層１２を形成する。本実施形態では、厚さが５ｎｍ以上２００ｎｍ以下のＳｉＯ₂膜を形成する。この後、半導体層３に自己整合的に不純物イオン１３を注入することにより、半導体層３に高濃度不純物領域１４を形成する。この時、半導体層３のうち、ゲート電極、ゲート電極６の側面を覆うサイドウォールスペーサ１１、およびサイドウォールスペーサ１１の側面を覆う第２の絶縁層１２と重なる部分には不純物イオン１３が注入されないので、低濃度不純物領域（ＬＤＤ領域）８が形成される。従って、ＬＤＤ領域８の長さは、サイドウォールスペーサ１１におけるチャネル方向の厚さＬｓおよび第２の絶縁層１２のうちサイドウォールスペーサ１１の側面を覆って形成された部分の厚さＬｌｄの和となる。不純物イオンの注入は、例えば、不純物イオン１３としてリンイオンを用い、５〜１００ｋｅＶのエネルギーで、ドーズ量を５×１０¹⁵ｉｏｎｓ／ｃｍ²として行う。不純物イオン１３としてボロンを用いてもよい。

その後、熱処理によって、ＬＤＤ領域８および高濃度不純物領域１４の不純物イオンを活性化する。熱処理の方法として、炉アニール法、ランプアニール法、レーザーアニール法や自己活性法を用いることができる。

熱処理後、図２（ｈ）に示すように、第２の絶縁層１２を覆う第３の層間絶縁層１７を形成する。第２の絶縁層１２および第３の層間絶縁層１７に、各高濃度不純物領域１４にそれぞれ達するコンタクトホールを形成する。この後、コンタクトホール内部および第３の層間絶縁層１７上に、ソースあるいはドレインとの配線１６を形成する。これらの配線１６および第３の層間絶縁層１７を覆う第４の絶縁層１８を形成する。

上記の製造方法によれば、サイドウォールスペーサ１１の厚さＬｓを増大させることなく、サイドウォールスペーサ１１の厚さＬｓよりも第２の絶縁層の厚さＬｌｄだけ長いＬＤＤ領域８を形成できるので、トランジスタの信頼性を向上できる。また、そのようなＬＤＤ領域をセルフアライメントで形成できるため、チャネル長の短い薄膜トランジスタを高い精度で製造できる。さらに、図２（ｇ）に示すイオン注入工程では、第２の絶縁層を通して半導体層３に不純物イオン１３を注入しており、半導体層３に直接不純物イオン１３が注入されないので、高濃度不純物領域の結晶性のダメージを抑えることができる。そのため、その後の熱処理によって半導体層のダメージが回復しやすく、高濃度不純物領域の抵抗を小さくできるので、トランジスタの性能の大幅な低下を防止できる。

第１、２のドーズ量、絶縁膜１０の厚さ（すなわち、サイドウォール１１の厚さＬｓ）、第２の絶縁層１２の厚さＬｌｄ、ＬＤＤ領域のチャネル方向のサイズ等は上記に限定されず、ＴＦＴのチャネル長、ＴＦＴへの印加電圧、ＴＦＴから構成される電気回路の性能、ＴＦＴに要求される信頼性、ＴＦＴの製造しやすさ等を総合的に判断して適宜選択される。以下、これらの値の好適な範囲の具体例を説明する。

ＬＤＤ領域を形成する際の第１のドーズ量は、ＴＦＴの信頼性を向上させるためには低い方が好ましく、例えば１×１０¹⁵ｉｏｎｓ／ｃｍ²以下であることが好ましい。一方、第１のドーズ量が低すぎると、ＬＤＤ領域を設けたことによる効果が得られないおそれがあるので、第１のドーズ量は例えば１×１０¹⁰ｉｏｎｓ／ｃｍ²以上であることが好ましい。また、ソース、ドレイン領域を形成する際の第２のドーズ量は、ソース、ドレインの抵抗を下げ、ＴＦＴの性能を向上させるためには高い方が好ましく、例えば１×１０¹⁴ｉｏｎｓ／ｃｍ²以上であることが好ましい。一方、ドーピング工程の時間を必要以上に長くしないためには、第２のドーズ量は１×１０¹⁷ｉｏｎｓ／ｃｍ²以下であることが好ましい。

サイドウォール１１の厚さＬｓは、ＴＦＴの信頼性を向上させるためには大きい方が好ましく、例えば１０ｎｍ以上であることが好ましい。一方、厚さＬｓが大きすぎるとＴＦＴの性能が低下するおそれがあるので、厚さＬｓは例えば２０００ｎｍ以下が好ましい。

第２の絶縁層１２の厚さＬｌｓは、ＴＦＴの信頼性を向上させるためには大きい方が好ましく、例えば０．１ｎｍ以上であることが好ましい。厚さLｌｓが０．１ｎｍより小さいと、不純物の活性化が難しくなり、ＴＦＴの信頼性が低下するおそれがあるからである。一方、Ｌｌｓは例えば１０００ｎｍ以下であることが好ましい。厚さＬｌｓが大きすぎると、ソース、ドレインを形成するための不純物のドーピングが難しくなり、ＴＦＴの性能が低下するおそれがあるからである。

ＬＤＤ領域のチャネル方向のサイズは、チャネル長、ＴＦＴに印加される電圧、ＴＦＴに要求される性能、ＴＦＴに要求される信頼性等によって適宜選択される。ＬＤＤ領域のチャネル方向のサイズの好ましい範囲は、例えば１０ｎｍ以上１０００ｎｍ以下である。

本発明における薄膜トランジスタの製造方法は、上記に限定されない。例えば、ゲート電極６をパターニングする際に、ゲート絶縁層４の端部およびゲート電極６の端部の位置が一致するようにゲート絶縁層４もパターニングし、ゲート絶縁層４の側面をサイドウォールスペーサ１１で覆う構成にしてもよい。あるいは、ゲート電極４やサイドウォールスペーサ１１のエッチング工程の際に、ゲート絶縁層４をエッチングせず、半導体層３のうち高濃度不純物領域１４となる部分の上にゲート絶縁層４を残してもよい。この場合、半導体層３に高濃度不純物領域１４を形成する工程で、第２の絶縁層１２およびゲート絶縁層４の両方を通して、不純物イオンを半導体層３にドープすることになる。高濃度不純物領域１４を形成する工程で、不純物イオンを安定して半導体層３にドープするためには、半導体層３のうち高濃度不純物領域１４となる部分を覆う絶縁層の厚さを略均一に制御できることが好ましい。ゲート絶縁層４とサイドウォールスペーサ１１とを同じ材料（例えばＳｉＯ₂）から形成する場合には、サイドウォールスペーサ１１を形成するためのエッチング工程において、下層にあるゲート絶縁層４もエッチングされるので、半導体層３のうち高濃度不純物領域１４となる部分の上にゲート絶縁層４を均一な厚さに残すことは困難である。このため、ゲート絶縁層４とサイドウォールスペーサ１１とを同じ材料から形成する場合には、半導体層３のうち高濃度不純物領域１４となる部分の上のゲート絶縁層４を略完全に除去することが好ましい。

また、図２に示す製造方法では、サイドウォール１１を形成した後に第２の絶縁層１２を形成しているが、ゲート電極６を覆う第２の絶縁層１２を形成した後に第２の絶縁層１２を覆う絶縁膜を形成し、この絶縁膜をエッチングすることによって、ゲート電極６の両側にサイドウォール１１を形成してもよい。この場合、第２の絶縁層１２の材料と絶縁膜の材料とが大きなエッチング選択比を有するように、これらの材料を選択することが好ましい。この後、ゲート電極６、第２の絶縁層１２のうちゲート電極６の側面を覆う部分（厚さＬｌｄ）およびサイドウォール１１（厚さＬｓ）をマスクとして、第２の絶縁層１２を通して、半導体層３に不純物イオンをドープする。これにより、半導体層３におけるゲート電極６の両側に、サイドウォール１１の厚さＬｓよりも長いＬＤＤ領域８を形成できる。

この方法によって得られる薄膜トランジスタの構成を図３に示す。図３では、第２の絶縁層１２の一部を覆って、サイドウォール１１が形成されている。図３におけるＬＤＤ領域８のチャネル方向のサイズは、第２の絶縁層１２の厚さＬｌｄとサイドウォール１１の厚さＬｓとの和と等しい。この構成によっても、図１に示す薄膜トランジスタ１００の構成と同様の効果が得られる。

さらに、上記実施形態における薄膜トランジスタ１００は、不純物が高濃度に導入された高濃度不純物領域１４をｎ＋、不純物が低濃度に導入された低濃度不純物領域（ＬＤＤ領域）８をｎ−とするＮ型薄膜トランジスタであるが、代わりにＰ型薄膜トランジスタであってもよい。また、不純物７、１３のドーパントは任意に選択できる。さらに、絶縁膜１０や、絶縁層１２、１７、１８を構成するそれぞれの絶縁材料として、酸化シリコン、窒化シリコン、酸化タンタル、酸化アルミニウム等、種々の絶縁材料を用いることができ、またこれらの膜を複数組み合わせた積層構造にすることもできる。絶縁層１０、１２、１７、１８の厚さ、チャネル長Ｌ（チャネル領域９のチャネル方向のサイズ）、および半導体層３の幅Ｗ等、薄膜トランジスタの各構成要素のサイズも用途によって適宜変更することができる。

本発明によれば、従来よりも長いＬＤＤ領域をセルフアライメントで形成することにより、信頼性の高いトランジスタを備えた装置を提供できる。また、そのようなトランジスタを備えた装置を、高濃度不純物領域の結晶性を損なわず、かつ、サイドウォールスペーサの厚さを増大させることなく、製造できる。

本発明は、アクティブマトリクス基板、表示装置、ＬＳＩなどに広く適用できる。チャネル長が短くても信頼性に優れた薄膜トランジスタが得られるので、大きいオン電流が必要とされる用途（液晶ディスプレイのドライバ回路など）に本発明を適用すると、特に有利である。

本発明による実施形態における薄膜トランジスタを模式的に示す断面図である。図１の薄膜トランジスタの製造方法を説明するための断面工程図である。本発明による他の実施形態における薄膜トランジスタを模式的に示す断面図である。従来の薄膜トランジスタの製造方法を説明するための断面工程図である。

符号の説明

１基板
２絶縁層
３半導体層
４ゲート絶縁層
６ゲート電極
７、１３不純物イオン
８低濃度不純物領域
９チャネル領域
１０絶縁膜
１１サイドウォールスペーサ
１２第２の絶縁層
１４高濃度不純物領域
１６配線
１７第３の層間絶縁層
１８第４の層間絶縁層

Claims

複数のトランジスタを備えた装置であって、前記複数のトランジスタのうち少なくとも１つは、
チャネル領域、ソース領域およびドレイン領域を有する半導体層であって、前記チャネル領域と前記ソース領域との間および前記チャネル領域と前記ドレイン領域との間に、前記ソース領域及び前記ドレイン領域の不純物濃度よりも低い不純物濃度を有する低濃度不純物領域を有する半導体層と、
前記半導体層の上に形成された第１の絶縁層と、
前記第１の絶縁層の上に設けられたゲート電極と、
前記ゲート電極のそれぞれの側面を覆うサイドウォールスペーサと、
前記ゲート電極および前記半導体層を覆う第２の絶縁層と
を備え、
前記チャネル領域は前記ゲート電極と重なっており、
前記低濃度不純物領域のそれぞれのチャネル方向のサイズは、各サイドウォールスペーサの厚さよりも大きい、装置。
前記第２の絶縁層は、前記サイドウォールを覆って形成されている、請求項１に記載の装置。
前記サイドウォールスペーサは、前記第２の絶縁層の一部を覆って形成されている、請求項１に記載の装置。
前記第１の絶縁層の一部は、前記半導体層と前記サイドウォールスペーサとの間に位置する、請求項１から３のいずれかに記載の装置。
前記低濃度不純物領域のそれぞれの前記チャネル方向のサイズは、前記各サイドウォールスペーサの前記厚さと前記第２の絶縁層の厚さとの和と略等しい、請求項１から４のいずれかに記載の装置。
前記各サイドウォールスペーサの前記厚さは、１０ｎｍ以上２０００ｎｍ以下である、請求項１から５のいずれかに記載の装置。
前記第２の絶縁層の前記厚さは、０．１ｎｍ以上１０００ｎｍ以下である、請求項１から６のいずれかに記載の装置。
前記低濃度不純物領域はセルフアライメントにより形成されたものである、請求項１から７のいずれかに記載の装置。
複数のトランジスタを備えた装置の製造方法であって、
半導体層および前記半導体層を覆う第１の絶縁層が形成された基板を用意する工程と、
前記ゲート絶縁層の上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして、半導体層に第１のドーズ量で不純物元素をドープする工程と、
前記ゲート電極の側面を覆う絶縁性のサイドウォールスペーサ、および前記ゲート電極および前記半導体層を覆う第２の絶縁層を形成する工程と、
前記ゲート電極と、前記サイドウォールスペーサと、前記第２の絶縁層のうち前記ゲート電極の前記それぞれの側面を覆う部分とをマスクとして、前記半導体層に第２のドーズ量で不純物元素をドープする工程と
を包含する、方法。
前記サイドウォールスペーサおよび第２の絶縁層を形成する工程は、
前記ゲート電極の前記それぞれの側面と接するように、前記サイドウォールスペーサを形成する工程と、
前記ゲート電極、前記サイドウォールスペーサおよび前記半導体層を覆うように、前記第２の絶縁層を形成する工程と
を含む、請求項９に記載の方法。
前記サイドウォールスペーサを形成する工程は、
前記ゲート電極を覆う絶縁膜を形成する工程と、
異方性エッチングにより、前記絶縁膜のうち前記ゲート電極の側面と接する部分以外の部分を除去する工程と
を含む、請求項１０に記載の方法。
前記絶縁膜のうち前記ゲート電極の側面と接する部分以外の部分を除去する工程の際に、前記第１の絶縁層も除去される、請求項１１に記載の方法。