JP2009054719A - 半導体製造方法、半導体製造装置および表示装置 - Google Patents

半導体製造方法、半導体製造装置および表示装置 Download PDF

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Abstract

【課題】チャネル領域の界面を保護しながら薄膜トランジスタを製造する半導体製造方法を提供すること。
【解決手段】コプレーナ型の薄膜トランジスタを製造する半導体製造方法であって、ガラス基板Ｓ上にチャネル領域となる微結晶膜１０を形成し、微結晶膜１０に犠牲シリコン酸化膜２０を形成し、微結晶膜１０の界面が犠牲シリコン酸化膜２０にて保護された状態にてソース領域および前記ドレイン領域となるドープドシリコン膜３０を積層する。ドープドシリコン膜３０上にフォトレジスト膜Ｒを塗布して平坦化し、所定の条件下、犠牲シリコン酸化膜２０が露出した状態にて微結晶膜１０とドープドシリコン膜３０とが概ね同一平面上になるまでエッチングする。
【選択図】図１

Description

本発明は、薄膜トランジスタを製造する半導体製造方法、その方法を用いて薄膜トランジスタを製造する半導体製造装置、およびその装置により製造された薄膜トランジスタを組み込んだ表示装置に関する。
従来、ソース／ドレイン領域の形成に際しては、イオン注入装置から出力された不純物イオンを高エネルギーで加速することにより半導体中に埋め込み、アニールして注入不純物を拡散するプロセスが行われていた（たとえば、特許文献１を参照。）。
近年のディスプレイの大型化に伴い基板はますます大面積化する傾向にある。これに対して、前記イオン注入およびアニールによる拡散を大面積の基板全面に均一に行うことが難しくなっている。また、前記アニール工程では、デバイスを６００℃以上で数十分程度熱処理するため、基板に用いることができる素材はアニール処理時に融解しない物質に限られてしまう。そこで、たとえば、基板に高融点の石英を用いるとアニール処理時に融解することはないが、大面積化に伴いコスト高となる。ガラス基板は安価で大面積化に適しているが、ガラスの歪点からプロセスの最高温度が６００℃以下に制限されてしまう。
そこで、イオン注入およびアニール処理を実行する代わりに、チャネル領域を形成後、プラズマを用いたＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）処理にて不純物を混入させたドープドシリコン層を堆積させ、エッチバックにより活性領域（チャネル領域およびソース／ドレイン領域）を平坦化することにより、チャネル領域の横に直接ソース領域およびドレイン領域が付けられた構造を有するコプレーナ（ｃｏｐｌａｎａｒ）型の薄膜トランジスタの形成方法が考えられている。
特開平６−３１７８１１号公報
しかし、これによれば、エッチバック時、活性領域（特にチャネル領域）の界面にダメージが与えられ、活性領域の特性が悪化してしまう。これは、エッチバック時にプラズマに含まれるイオンがチャネル領域の界面をアタックすることにより、シリコン粒すなわちグレイン（粒）の粒界内に欠陥が生じるためである。粒界内の欠陥は、キャリアの輸送を妨げ、その移動度を低減させる。また、粒界内の欠陥は、デバイスの閾値電圧に影響を与える。つまり、ゲート電圧を加えたとき、これらの欠陥がトラップとして働くためｏｎ／ｏｆｆ比（ゲート電圧Ｖｇが０Ｖのときに流れる電流（ｏｆｆ電流）とゲート電圧Ｖｇが所定の電圧のときに流れる電流値（ｏｎ電流：飽和電流）の比）が小さくなり、回路に流れる電流をｏｎ／ｏｆｆするために大きな電流が必要となる。これに対して、ゲート電圧Ｖｇを極端に高く設定するとゲート絶縁膜が破壊されてしまう。
上記課題を解消するために、本発明では、チャネル領域の界面を保護しながら薄膜トランジスタを製造する半導体製造方法、その方法を用いて薄膜トランジスタを製造する半導体製造装置、およびその装置により製造された薄膜トランジスタを組み込んだ表示装置を提供する。
すなわち、上記課題を解決するために、本発明のある態様によれば、コプレーナ型のｎチャネル薄膜トランジスタおよびｐチャネル薄膜トランジスタの少なくともいずれかを製造する半導体製造方法であって、基板上にチャネル領域となる第１の活性層を形成する第１の工程と、前記第１の活性層上にダミー層を形成する第２の工程と、前記第２の工程により前記第１の活性層の界面が前記ダミー層にて保護された状態にて前記ソース領域および前記ドレイン領域となる第２の活性層を積層する第３の工程と、を備える半導体製造方法が提供される。
コプレーナ型のｎチャネル薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）およびｐチャネル薄膜トランジスタでは、一般に、チャネル領域となる第１の活性層を形成後、ソース／ドレイン領域となるに第２の活性層を積層させる。
しかし、このように第１の活性層の界面を露出した状態にて第１の活性層上につぎつぎと薄膜トランジスタに必要な層を積層したり、不必要な部分をエッチングやアッシングにより除去したりする処理を実行すると、実行中、プラズマ中のイオンのアタックなどにより第１の活性層（チャネル領域）の界面にダメージが与えられ、活性領域の特性が悪化してしまう。
これに対して、本発明によれば、チャネル領域となる第１の活性層形成後（第１の工程）、その直上にチャネル層を保護するダミー層を形成し（第２の工程）、形成後にソース／ドレイン領域となる第２の活性層を積層させる（第３の工程）。かかる構成によれば、薄膜トランジスタ製造中、外部から与えられる悪影響のすべてをダミー層が吸収することにより、プロセス中、第１の活性層の界面は損傷を受けることはない。
特に、コプレーナ型の薄膜トランジスタの製造では、第２の活性層を積層させた後、第２の活性層上にフォトレジスト膜を塗布し、塗布したフォトレジスト膜を平坦化し（第４の工程）、その後、所定の条件下、前記ダミー層が露出した状態にて前記第１の活性層と前記第２の活性層とが概ね同一平面上になるまでエッチング処理が実行される（第５の工程）。
この第５の工程で行われるエッチバックでは、第１の活性層上に犠牲膜となるダミー層がないと、最も重要なチャネル領域の界面がプロセス途中で露出するため、第１の活性層と後述する層間絶縁層との間の界面にダメージが与えられ、活性領域の特性が悪化してしまう。
しかしながら、本発明では、第１の活性層上にダミー層が存在するため、エッチバック時にプラズマに含まれるイオンはダミー層に衝突する。これにより、プロセス中、プラズマにより第１の活性層のグレイン（粒）の粒界内に欠陥が生じることから同層を保護することができる。なお、本半導体製造方法によれば、ソース／ドレイン領域の形成に際して高価なイオン注入装置あるいはプラズマドーピング処理を必要としないため、製造コストを低減することができるという利点も有する。
前記所定の条件には選択比およびエッチング時間に関する以下の条件が含まれていてもよい。すなわち、エッチングの際の前記フォトレジスト膜と前記第２の活性層との選択比を概ね１：１に設定し、前記ダミー層が前記第１の活性層上に残存しながら前記第１の活性層と前記第２の活性層とが概ね同一平面上になるようにエッチング時間を設定してもよい。
これによれば、予め設定された所定のエッチング時間だけエッチバック処理を実行するようにプロセス時間が管理される。これにより、図１（ｅ）上段に示したように、フォトレジスト膜Ｒと第２の活性層（ドープドシリコン膜３０）とが同じエッチング速度にてエッチングされ、エッチング速度の面内均一性が図れ、図１（ｅ）下段に示したように、ダミー層（犠牲シリコン酸化膜２０）が第１の活性層（微結晶膜１０）上に残存した状態にて第１の活性層（微結晶膜１０）と第２の活性層（ドープドシリコン膜３０）とが概ね同一平面上に形成される。これにより、最も重要なチャネル層（微結晶膜１０）の表面がプロセス途中で露出することなく、チャネル領域の横に直接付けられるような形でソース領域およびドレイン領域を形成することができる。この結果、第１の活性層と層間絶縁層との間の界面の制御性を高め、移動度およびｏｎ／ｏｆｆ比を高く保ち、高速処理が可能で消費電力の低い薄膜トランジスタを製造することができる。
前記第４の工程においてフォトレジスト膜を塗布した後、露光および現像によりｎチャネル薄膜トランジスタおよびｐチャネル薄膜トランジスタのいずれか一方に塗布されたフォトレジスト膜を除去してから前記第５の工程を実行する工程を各チャネル薄膜トランジスタについて順に一回ずつ実行してもよい。
これによれば、ｎチャネル薄膜トランジスタおよびｐチャネル薄膜トランジスタのいずれか一方に塗布されたフォトレジスト膜が除去された状態にて予め定められたエッチング時間だけエッチバックが行われる。これにより、フォトレジスト膜が除去された側ではフォトレジスト膜を塗布する前に積層された第２の活性層がすべてエッチングされ、第２の活性層が積層される前の状態まで戻り、フォトレジスト膜が除去されていない側では第１の活性層と第２の活性層とが概ね同一平面上に形成される。この場合にも、第１の活性層の直上にはダミー層が設けられているので、プラズマにより第１の活性層の表面が損傷することを回避することができる。このようにして、エッチバックの前にフォトレジスト膜の除去をｎチャネル側、ｐチャネル側と片側ずつ順（順不同）に２回繰り返すことにより、各チャネルの第１の活性層の表面の損傷を回避しながら、チャネル領域の横に直接ドレイン、およびソース領域が付けられた構造を有するコプレーナ（ｃｏｐｌａｎａｒ）型のｎチャネル薄膜トランジスタおよびｐチャネル薄膜トランジスタの半導体層を同一プロセスにて連続成膜することができる。
前記第５の工程後、前記ダミー層を除去する第６の工程をさらに備えていてもよい。前記第６の工程後、層間絶縁層を形成する第７の工程をさらに備えていてもよい。
これによれば、ダミー層除去後直ちにチャネル層上に層間絶縁膜が形成されるため、プロセス中、チャネル層が露出することはない。これにより、チャネル層と層間絶縁膜との界面の制御性を高め、移動度およびｏｎ／ｏｆｆ比を高く保ち、高速処理が可能で消費電力の低い薄膜トランジスタを製造することができる。
前記第１の活性層は、微結晶膜であってもよい。微結晶膜（ｍｉｃｒｏ ｃｒｙｓｔａｌ）は、結晶粒がポリシリコン膜よりも小さく、同一グレイン（Ｇｒａｉｎ，粒界内）では単結晶と同じで、電子やホールからなるキャリアは、粒界内では単結晶と同じ規則的な周期ポテンシャルの中を運動し、自由に動き回ることができる。一方、グレインバウンダリ（Ｇｒａｉｎ Ｂｏｕｎｄａｒｙ、粒界）は電子やホールが移動するときの障壁となって、キャリアの動きを妨げるが、微結晶膜では結晶粒がポリシリコン膜よりも小さいため、ポリシリコン膜に比べて障壁は遙かに小さい。これに対して、アモルファスシリコン膜は、不規則に配列した構造を有しているため、電子やホールのポテンシャルエネルギーが不規則に分布している。よって、キャリアは、この不規則に分布したポテンシャル中を移動しなければならず、微結晶膜の場合と比べて移動度は低くなる。
また、プロセス中の温度が１０００℃以上になる高温ポリシリコン膜に比べて微結晶膜の成膜ではプロセス中の基板近傍の温度を６００℃以下に抑えることができ、膜形成後のアニール処理も不要である。このため、基板に高価な石英を用いる必要がなくなり、ガラスの歪点からプロセスの最高温度が６００℃以下に制限されてしまうガラス基板を使用することができる。これにより、第１の活性層に微結晶膜を用いれば、移動度が高く高品質なトランジスタを製造できるだけでなく、安価なガラス基板を用いてコストダウンを図りながら基板の大面積化に柔軟に対応することができる。
なお、ポリシリコン膜は、アモルファスシリコン膜または微結晶膜よりもさらにグレインが大きく、移動度が高い。この結果、ポリシリコンＴＦＴでは、ｐ型、ｎ型共に高いキャリア移動度が得られ、アモルファスシリコンＴＦＴよりも電流駆動能力（移動度）が２桁以上高い。一方、アモルファスシリコン膜や微結晶膜は多結晶化するためには、アニール処理やレーザによる再結晶化の工程が必要となる。よって、微結晶をそのまま用いれば、これらの再結晶化を省いてコストの軽減を図ることができるが、アモルファスシリコン膜または微結晶膜をレーザアニールすることにより、微結晶膜をポリシリコン膜に変化させる工程を加えれば、微結晶膜の替わりにポリシリコン膜を用いることもできる。
前記ダミー層は、シリコン酸化膜またはシリコン窒化膜のいずれかから形成されていてもよい。シリコン酸化膜やシリコン窒化膜は、絶縁膜（誘電体膜）であり、プラズマ中のイオンの衝突や不純物や湿気からデバイスを守るための保護膜として機能することができる。
前記薄膜トランジスタは、トップゲートプロセスにより製造されてもよい。トップゲート構造の薄膜トランジスタでは、たとえば、第１の活性層に高温ポリシリコン膜を用いた場合、高いプロセス温度を必要とする高温ポリシリコン膜およびゲート絶縁膜の形成後にゲート配線が形成される。よって、ゲート配線後の後工程において高温ポリシリコン膜形成時のような高温状態は発生しない。このため、ゲートメタル材料を高融点の金属膜に限定する必要がないという利点がある。
以上に説明した半導体製造方法を用いて薄膜トランジスタを製造方法する半導体製造装置によれば、プロセス中、チャネル層の表面を保護することにより、第１の活性層と層間絶縁層との間の界面の制御性を高め、移動度およびｏｎ／ｏｆｆ比を高く保ち、高速処理が可能で消費電力の低い薄膜トランジスタを製造することができる。また、微結晶膜をチャネル層に用いることによりプロセス中の温度を６００℃以下に保持することによって、安価なガラス基板上に薄膜トランジスタを形成することができる。
また、上記半導体製造装置により製造された薄膜トランジスタを表示装置に組み込むことにより、高速処理が可能で消費電力の低い表示装置を製品化することができる。
以上説明したように本発明の一態様によれば、プロセス中、チャネル層表面を保護しながら薄膜トランジスタを製造することができる。
発明を実施するための形態
以下に添付図面を参照しながら、本発明の一実施形態にかかるＴＦＴ（薄膜トランジスタ）プロセス（半導体製造方法）ついて詳細に説明する。なお、以下の説明及び添付図面において、同一の構成及び機能を有する構成要素については同一符号を付することにより重複説明を省略する。
本実施形態のＴＦＴプロセスでは、微結晶膜を用いて薄膜トランジスタを製造する。また、本プロセスでは、微結晶膜からみてガラス基板と反対にゲート電極が配置されたトップゲート構造の薄膜トランジスタが製造される。図１〜４には、トップゲート型ＴＦＴプロセスが示されている。図の左側はｎチャネルＴＦＴプロセス、右側はｐチャネルＴＦＴプロセスの各工程を示す。
１．第１の活性層形成
図１（ａ）に示したように、トップゲート構造ＴＦＴプロセスでは、まず、バリア層Ｂを介してガラス基板Ｓ上に微結晶膜１０が積層される。微結晶膜１０は、チャネル領域として機能する第１の活性層に相当する。成膜条件としては、ガラス基板の歪点からプロセス最高温度は６００℃以下に制限される。本実施形態では、マイクロ波プラズマ処理装置を使用して、大型ガラス基板上に６００℃以下の低温にて良質の微結晶膜１０を形成する。
微結晶膜１０は、シラン（ＳｉＨ４）を含む混合ガスを励起させてプラズマを生成し、生成されたプラズマを用いた低圧ＣＶＤ（Ｌｏｗ−Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）処理により形成される。微結晶膜１０は、結晶性に優れているのでアニール工程やレーザ再結晶工程を必要としない。よって、微結晶膜１０をＴＦＴのチャネル領域に使用すると、アモルファスシリコン膜を使用した場合に比して高いキャリア移動度、およびそれに伴うより優れた動作特性が実現でき、併せてコストダウンを図ることができる。
ガラス基板Ｓと微結晶膜１０との間のバリア層Ｂは、たとえば、レーザ再結晶工程を実行した場合や第１の活性層の形成に微結晶膜１０の代わりに高温ポリシリコン膜を用いた場合のように高温処理が実行される場合には、基板から重金属などの不純物が微結晶膜に混入する可能性があるので、これを防ぐために設けられている。よって、プロセス中の最高温度が６００℃以下の低温処理のみが実行される場合にはバリア層Ｂは不要である。
また、基板が石英等、高融点の材質で形成されている場合には、第１の活性層の形成には、上記プラズマ処理を用いたａｓ−ｄｅｐｏ膜（ａｓ−ｄｅｐｏ ｐｏｌｙ−Ｓｉ膜）に限られず、ａ−Ｓｉ膜（アモルファスシリコン膜）を堆積させた後、レーザアニールその他のアニールにより形成されてもよい。
２．ダミー層（犠牲層）形成
図１（ｂ）に示したように、第２の工程では、犠牲シリコン酸化膜（ＳｉＯ２）２０が形成される。犠牲シリコン酸化膜２０は、たとえば、シランＳｉＨ４＋Ｎ２Ｏの混合ガスを用いてプラズマＣＶＤにより形成される。犠牲シリコン酸化膜２０は、次に説明する第１の活性層のパターニングおよびエッチバック時に微結晶膜１０の界面を保護する防護膜として利用され、ＴＦＴ製造工程中に除去されるダミー層（すなわち、犠牲層）として機能する。
３．第１の活性層のパターニング
図１（ｃ）の上段に示したように、犠牲シリコン酸化膜２０の形成後、ガラス基板Ｓをスピナーにより高速回転させて、その上に紫外線に感光するフォトレジスト膜Ｒを塗布する。塗布後、熱処理してフォトレジスト膜Ｒを固め、紫外線によってマスクを介してガラス基板Ｓを露光する。露光された部分は現像液に浸けると残り、未露光部分は洗い流される。
続いて、図１（ｃ）の下段に示したように、バッファードフッ酸（ｂｕｆｆｅｒｅｄ ｈｙｄｒｏｆｌｕｏｒｉｃ ａｃｉｄ）をエッチング液としてエッチングによりフォトレジスト膜Ｒが除去された部分にて露出した犠牲シリコン酸化膜２０および微結晶膜１０を除去する。バッファードフッ酸の替わりにエッチングガスを用いてもよい。その後、たとえば、酸素Ｏ２プラズマまたは酸素Ｏ２ガスと四フッ化炭素ＣＦ４ガスからなる混合ガスにより生成されたプラズマによりフォトレジスト膜Ｒをアッシングする。
４．低抵抗層（ｎチャネル）形成
つぎに、図１（ｄ）に示したように、ボロン（ホウ素）Ｂをドープしたドープドシリコン膜（ｎ＋）３０をプラズマＣＶＤにより堆積させることにより低抵抗層を形成する。低抵抗層は、ｎチャネルＴＦＴのソース領域およびドレイン領域として機能する第２の活性層に相当する。
５．平坦化／エッチバック
ついで、図１（ｅ）の上段に示したように、ガラス基板Ｓをスピナーにより高速回転させて紫外線に感光するフォトレジスト膜Ｒを平坦化させることにより、フォトレジスト膜Ｒを全面に塗布し、熱処理してフォトレジスト膜Ｒを固める。ｎチャネル側のみを感光することにより、感光しなかったｐチャネル側のフォトレジスト膜Ｒを除去する。
続いて、犠牲シリコン酸化膜２０のエッチングレートが低く、かつフォトレジスト膜Ｒとドープドシリコン膜（ｎ＋）３０とのエッチングの選択比が概ね１：１になるプロセス条件下でエッチバックを行う。具体的には、図１（ｅ）の下段に示したように、ｎチャネル側（左側）では、前記プロセス条件の下でエッチング時間を管理することにより、フォトレジスト膜Ｒとドープドシリコン膜（ｎ＋）３０とが同じエッチングレートでエッチングされ、所定のエッチング時間が経過したときには犠牲シリコン酸化膜２０が露出した状態にてドープドシリコン膜（ｎ＋）３０のソース・ドレイン領域および微結晶膜１０のチャネル領域が概ね平坦化された状態となる。
ｎチャネル側がエッチングされるのと同時にｐチャネル側（右側）でも、ドープドシリコン膜（ｎ＋）３０がエッチングされ、エッチング終了時にはドープドシリコン膜（ｎ＋）３０のすべてが除去され、犠牲シリコン酸化膜２０をストッパーとして犠牲シリコン酸化膜２０が露出した状態にて基板上に微結晶膜１０が残った状態となる。
６．シリコン窒化膜（ＳｉＮ）形成
つぎに、図２（ａ）に示したように、たとえば、シランＳｉＨ４＋アンモニアＮＨ３の混合ガスを励起させて生成したプラズマを用いて、ストッパー層としてのシリコン窒化（ＳｉＮ）膜４０を成膜し、その後、パターニングする。
７．低抵抗層（ｐチャネル）形成
その後、図２（ｂ）に示したように、リンＰをドープしたドープドシリコン膜（ｐ＋）５０をプラズマＣＶＤにより堆積させることにより低抵抗層を形成する。低抵抗層は、ｐチャネルＴＦＴのソース領域およびドレイン領域として機能する第２の活性層に相当する。
８．平坦化／エッチバック
つぎに、図２（ｃ）の上段に示したように、ガラス基板Ｓをスピナーにより高速回転させてフォトレジスト膜Ｒを平坦化させることによりフォトレジスト膜Ｒを全面に塗布し、熱処理してフォトレジスト膜Ｒを固める。ｐチャネル側のみを感光することにより、感光しなかったｎチャネル側のフォトレジスト膜Ｒがエッチバック前に除去される。
続いて、犠牲シリコン酸化膜２０のエッチングレートが低く、かつフォトレジスト膜Ｒとドープドシリコン膜（ｐ＋）５０とのエッチングの選択比が概ね１：１になるプロセス条件下でエッチバックを行う。具体的には、図２（ｃ）の下段に示したように、ｐチャネル側（右側）では、前記プロセス条件の下でエッチング時間を管理することにより、フォトレジスト膜Ｒとドープドシリコン膜（ｐ＋）５０とが同じエッチングレートでエッチングされ、所定のエッチング時間が経過したときには、犠牲シリコン酸化膜２０が露出し、ドープドシリコン膜（ｐ＋）５０のソース・ドレイン領域および微結晶膜１０のチャネル領域が概ね平坦化された状態となる。同時にｎチャネル側（左側）もドープドシリコン膜（ｐ＋）５０がエッチングされ、エッチング終了時にはドープドシリコン膜（ｐ＋）５０のすべてが除去され、シリコン窒化膜４０がストッパーとなって露出した状態となる。
９．シリコン窒化膜（ＳｉＮ）除去
つぎに、図２（ｄ）に示したように、シリコン窒化膜４０を、たとえば、熱濃リン酸溶液を用いてエッチングし除去する。
１０．アイランドパターニング
図３および図４の各工程はｐチャネル側およびｎチャネル側ともにまったく同一工程が実行される。まず、図３（ａ）上段に示したように、ｎチャネルＴＦＴおよびｐチャネルＴＦＴにおいてフォトレジスト膜を塗布および露光し、図３（ａ）下段に示したように、露出部分をエッチングすることにより、ソース／ドレイン領域およびチャネル領域をアイランド（島）状にパターニングした後、フォトレジスト膜Ｒをアッシングにより除去する。
１１．犠牲シリコン酸化膜（ＳｉＯ２）除去
その後、図３（ｂ）に示したように、たとえば、希ＨＦ水溶液を用いて犠牲シリコン酸化膜２０をエッチングにより除去する。
１２．ゲート絶縁膜形成
犠牲シリコン酸化膜除去後、図３（ｃ）に示したように、たとえば、シランＳｉＨ４＋Ｎ２Ｏの混合ガスを用いて導電層間の絶縁のためにＳｉＯ２膜（ゲート絶縁膜６０）をプラズマＣＶＤにより形成する。なお、ゲート絶縁膜６０にはＳｉＮ膜を用いることもできる。
１３．コンタクトホール形成
続いて、図３（ｄ）上段のフォトレジスト膜Ｒの塗布、露光、および図３（ｄ）下段の露出部のエッチングおよびフォトレジスト膜Ｒのアッシングにより、ｎチャネルＴＦＴおよびｐチャネルＴＦＴのソース／ドレイン領域（ドープドシリコン膜３０，５０）の上部にコンタクトホールＨを形成する。
１４．アルミ配線用膜形成
つぎに、図４（ａ）に示したように、たとえば、アルミ配線用膜７０をスパッタリングにより形成する。
１５．アルミパターニング
図４（ｂ）上段のレジストの塗布、露光、および図４（ｂ）下段のエッチングにより、アルミ配線用膜７０をパターニングする。これにより、ゲート絶縁膜６０を隔てて微結晶膜１０に対向する位置にゲート電極７０ｇが形成され、コンタクトホールＨを介してソース／ドレイン領域に接続されたソース／ドレイン電極７０ｓ、７０ｄが形成される。
１６．パッシベーション形成
以上のようにしてガラス基板Ｓ（バリア層Ｂ）上に形成されたｎチャネルＴＦＴおよびｐチャネルＴＦＴを保護するために、図４（ｃ）に示したように、プラズマＣＶＤにより各ＴＦＴ上にたとえば、ＳｉＮ膜等の絶縁膜がパッシベーション膜８０として成膜される。
１７．パッドエッチング
最後に、図４（ｄ）上段のフォトレジスト膜Ｒの塗布、露光、および図４（ｄ）下段の露出部分のエッチングおよびフォトレジスト膜Ｒのアッシングによりパッド部分Ｐが形成される。
以上に説明したコプレーナ型のｎチャネル薄膜トランジスタおよびｐチャネル薄膜トランジスタを製造する半導体製造方法によれば、第１の活性層の直上に犠牲膜として微結晶膜（犠牲シリコン酸化膜２０）を形成することにより、エッチバック時にプラズマに含まれるイオンは犠牲シリコン酸化膜２０に衝突する。これにより、プロセス中、プラズマにより第１の活性層のグレイン（粒）の粒界内に欠陥が生じることから同層を保護することができる。
また、前記エッチバックの際、本半導体製造方法によれば、予め設定された所定のエッチング時間だけエッチバック処理を実行するようにエッチング時間を管理する。これにより、図１（ｅ）または図２（ｃ）に示したように、フォトレジスト膜Ｒと第２の活性層（ドープドシリコン膜３０、５０）とが同じエッチング速度にてエッチングされ、エッチング速度の面内均一性が図れ、ダミー層（犠牲シリコン酸化膜２０）が第１の活性層（微結晶膜１０）上に残存した状態にて第１の活性層（微結晶膜１０）と第２の活性層（ドープドシリコン膜３０、５０）とが概ね同一平面上に形成される。これにより、最も重要なチャネル層（微結晶膜１０）の表面がプロセス途中で露出することなく、チャネル領域の横に直接付けられるような形でドレイン、およびソース領域が設けられるコプレーナ型の薄膜トランジスタの活性領域を形成することができる。この結果、第１の活性層と層間絶縁層との間の界面の制御性を高め、移動度およびｏｎ／ｏｆｆ比を高く保ち、高速処理が可能で消費電力の低い薄膜トランジスタを製造することができる。
また、本半導体製造方法では、第１の活性層に微結晶膜を用いたことにより、プロセス中の最高温度が１０００℃以上となる高温ポリシリコン膜を第１の活性層に用いた場合に比べてプロセス中の温度を６００℃以下に抑えることができる。このため、基板に高価な石英を用いる必要がなくなり、ガラスの歪点からプロセスの最高温度が６００℃以下に制限されてしまうガラス基板を使用することができる。これにより、安価なガラス基板を用いてコストダウンを図りながら基板の大面積化に柔軟に対応することができる。
また、第１の活性層に微結晶膜を用いるとアニール処理工程やレーザ再結晶工程が不要となる。よって、これらの処理を省くことにより、コストの低減を図ることができる。
また、本半導体製造方法によれば、ソース／ドレイン領域の形成に際して高価なイオン注入装置あるいはプラズマドーピング処理を必要としないため、製造コストを低減することができる。
なお、図１（ａ）の低温ポリシリコン層１０の形成工程は、基板上にチャネル領域となる第１の活性層を形成する第１の工程に相当する。図１（ｂ）の犠牲シリコン酸化膜２０の形成工程は、第１の活性層上にダミー層を形成する第２の工程に相当する。図１（ｄ）および図２（ｂ）の低抵抗層（ドープドシリコン膜３０、５０）の積層工程は、第２の工程により第１の活性層の界面がダミー層にて保護された状態にてソース領域およびドレイン領域となる第２の活性層を積層する第３の工程に相当する。
図１（ｅ）上段および図２（ｃ）上段の平坦化工程は、第２の活性層上にフォトレジスト膜Ｒを塗布し、塗布したフォトレジスト膜Ｒを平坦化する第４の工程に相当する。図１（ｅ）下段および図２（ｃ）下段のエッチバック工程は、第４の工程後、所定の条件下、ダミー層が露出した状態にて第１の活性層と第２の活性層とが概ね同一平面上になるまでエッチングする第５の工程に相当する。
図３（ｂ）の犠牲シリコン酸化膜２０の除去工程は、第５の工程後、ダミー層を除去する第６の工程に相当する。図３（ｃ）のゲート絶縁膜６０の形成工程は、第６の工程後、層間絶縁層を形成する第７の工程に相当する。
本実施形態では、ダミー層にシリコン酸化膜を用いたが、ダミー層に用いることができる膜はこれに限られず、たとえばシリコン窒化膜など、フォトレジスト膜および第２の活性層のエッチングレートに対してエッチングレートが低い絶縁膜であってデバイスを不純物や湿気から守るための保護膜として機能することができる膜であればよい。
また、本実施形態では、ダミー層はアイランドをパターニングした後除去したが（図３（ａ）（ｂ）参照）、これに限られず、たとえば、ポリシリコン層をパターニングした後（図１（ｃ）参照）除去してもよい。しかし、ダミー層をエッチバックのストッパーとして用いることにより、プロセス中、第１の活性層の表面を十分に保護するためには、図２（ｄ）に示したシリコン窒化膜４０を除去した後に除去するほうが好ましく、図３（ａ）に示したアイランドをパターニングした後に除去するのが最も好ましい。
また、プロセス中、プラズマＣＶＤ処理により積層された各層はスパッタリングにより成膜することも可能である。
高融点の基板を用いる場合には、第１の活性層は微結晶膜に限られず、たとえば、高温ポリシリコン膜であってもよいし、ａｓ−ｄｅｐｏ膜（成膜したままの膜）に限られず、アモルファスシリコン膜（ａ−Ｓｉ膜）を成膜した後にレーザアニールその他のアニールによって形成されてもよい。
たとえば、第１の活性層に高温ポリシリコン膜を用いた場合、トップゲート構造の薄膜トランジスタでは、高いプロセス温度を必要とする高温ポリシリコン膜およびゲート絶縁膜の形成後にゲート配線が形成される。よって、ゲート配線後の後工程において高温ポリシリコン膜形成時のような高温状態は発生しない。このため、トップゲート構造の薄膜トランジスタでは、ゲートメタル材料を高融点の金属膜に限定する必要がないという利点がある。
本実施形態ではガラス基板Ｓ上にバリア層Ｂを設けたが、高温プロセスがない場合にはバリア層Ｂは設けなくてもよい。高温プロセスがある場合には、ガラス基板Ｓ側から重金属などの不純物が活性領域に混入することをバリア層Ｂにより防御するため、バリア層Ｂを設ける必要がある。
以上に説明した半導体製造方法を用いて薄膜トランジスタを製造方法する半導体製造装置によれば、第１の活性層と層間絶縁層との間の界面の制御性を高め、移動度およびｏｎ／ｏｆｆ比を高く保ち、高速処理が可能で消費電力の低い薄膜トランジスタを製造することができる。また、微結晶膜をチャネル層に用いることによりプロセス中の温度を６００℃以下に保持することによって、安価なガラス基板上に薄膜トランジスタを形成することができる。
上記実施形態において、各部の動作はお互いに関連しており、互いの関連を考慮しながら、一連の動作として置き換えることができる。そして、このように置き換えることにより、薄膜トランジスタを製造する半導体製造方法の発明の実施形態を、前記半導体製造方法を用いて薄膜トランジスタを製造する半導体製造装置の実施形態とすることができる。
上記実施形態では、マイクロ波プラズマ処理装置を用いてプラズマＣＶＤにより各膜が成膜された。このように、上記半導体製造方法を用いて薄膜トランジスタを製造する半導体製造装置は、マイクロ波の電界エネルギーを用いて各種ガスを励起することにより生成されたプラズマを用いて成膜することが可能なプラズマ処理装置であってもよい。このとき、上記大きさのチャンバ内に１〜８Ｗ／ｃｍ２のパワーのマイクロ波が供給されてもよい。しかしながら、半導体製造装置はマイクロ波プラズマ処理装置に限られず、例えば、容量結合型（平行平板型）プラズマ処理装置や誘導結合型プラズマ処理装置であってもよい。
また、上記半導体製造装置により製造された薄膜トランジスタを表示装置に組み込むことにより、高速処理が可能で消費電力の低い表示装置を製品化することができる。表示装置としては、有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）ディスプレイやプラズマディスプレイ、液晶ディスプレイ（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）などが挙げられる。
上記半導体製造装置により処理されるガラス基板のサイズは、７３０ｍｍ×９２０ｍｍ以上である。たとえば、上記半導体製造装置は、７３０ｍｍ×９２０ｍｍ（チャンバ内の寸法、１０００ｍｍ×１１９０ｍｍ）のＧ４．５基板サイズや１１００ｍｍ×１３００ｍｍ（チャンバ内の寸法、１４７０ｍｍ×１５９０ｍｍ）のＧ５基板サイズ以上の基板を連続成膜処理することができる。
また、上記半導体製造装置により上記処理が施される被処理体は、ガラス基板に限られず、直径が２００ｍｍや３００ｍｍ等のシリコンウエハなどであってもよい。
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
たとえば、上記実施形態では、コプレーナ型のｎチャネル薄膜トランジスタおよびｐチャネル薄膜トランジスタの両チャネルを一対にして製造する方法について説明したが、本発明にかかる半導体製造方法はこれに限られず、ｎチャネル薄膜トランジスタのみを製造する方法、またはｐチャネル薄膜トランジスタのみを製造する方法であってもよい。ｎチャネル薄膜トランジスタのみを製造する方法の場合、図１（ａ）〜図１（ｅ）、図３（ａ）〜図３（ｄ）、図４（ａ）〜図４（ｄ）の処理を行えばよい。また、ｐチャネル薄膜トランジスタのみを製造する方法の場合、図１（ａ）〜図１（ｃ）、図２（ｂ）〜図２（ｃ）、図３（ａ）〜図３（ｄ）、図４（ａ）〜図４（ｄ）の処理を行えばよい。
また、本発明に用いられる基板は、たとえば、有機ＥＬディスプレイやプラズマディスプレイ、液晶ディスプレイなどに用いられる基板であればよく、本発明にかかる半導体製造装置は、このような基板に上記製造方法にて薄膜トランジスタを形成することができる装置であればよい。
本発明の一実施形態にかかる半導体製造方法のプロセスを示したデバイスの断面図である。 同実施形態にかかる半導体製造方法の図１に続くプロセスを示したデバイスの断面図である。 同実施形態にかかる半導体製造方法の図２に続くプロセスを示したデバイスの断面図である。 同実施形態にかかる半導体製造方法の図３に続くプロセスを示したデバイスの断面図である。
符号の説明
１０ 微結晶膜
２０ 犠牲シリコン酸化膜
３０，５０ ドープドシリコン膜
４０ シリコン窒化膜
６０ ゲート絶縁膜
７０ アルミ配線用膜
８０ パッシベーション膜
Ｓ ガラス基板
Ｂ バリア層
Ｒ フォトレジスト膜
Ｈ コンタクトホール

Claims (12)

  1. コプレーナ型のｎチャネル薄膜トランジスタおよびｐチャネル薄膜トランジスタの少なくともいずれかを製造する半導体製造方法であって、
    基板上にチャネル領域となる第１の活性層を形成する第１の工程と、
    前記第１の活性層上にダミー層を形成する第２の工程と、
    前記第２の工程により前記第１の活性層の界面が前記ダミー層にて保護された状態にて前記ソース領域および前記ドレイン領域となる第２の活性層を積層する第３の工程と、を備える半導体製造方法。
  2. 前記第２の活性層上にフォトレジスト膜を塗布し、塗布したフォトレジスト膜を平坦化する第４の工程と、
    前記第４の工程後、所定の条件下、前記ダミー層が露出した状態にて前記第１の活性層と前記第２の活性層とが概ね同一平面上になるまでエッチングする第５の工程と、をさらに備える請求項１に記載された半導体製造方法。
  3. 前記所定の条件には選択比およびエッチング時間が含まれ、エッチングの際の前記フォトレジスト膜と前記第２の活性層との選択比を概ね１：１に設定し、前記ダミー層が前記第１の活性層上に残存しながら前記第１の活性層と前記第２の活性層とが概ね同一平面上になるようにエッチング時間を設定する請求項２に記載された半導体製造方法。
  4. 前記第４の工程においてフォトレジスト膜を塗布した後、露光および現像によりｎチャネル薄膜トランジスタおよびｐチャネル薄膜トランジスタのいずれか一方に塗布されたフォトレジスト膜を除去してから前記第５の工程を実行する工程を各チャネル薄膜トランジスタについて順に一回ずつ実行する請求項２または３のいずれかに記載された半導体製造方法。
  5. 前記第５の工程後、前記ダミー層を除去する第６の工程をさらに備える請求項２〜４のいずれかに記載された半導体製造方法。
  6. 前記第６の工程後、層間絶縁層を形成する第７の工程をさらに備える請求項５に記載された半導体製造方法。
  7. 前記第１の活性層は、微結晶膜である請求項１〜６のいずれかに記載された半導体製造方法。
  8. 前記ダミー層は、シリコン酸化膜またはシリコン窒化膜のいずれかから形成される請求項１〜７のいずれかに記載された半導体製造方法。
  9. 前記薄膜トランジスタは、トップゲートプロセスにより製造される請求項１〜８のいずれかに記載された半導体製造方法。
  10. 前記所定の条件には、プロセス中、基板近傍の温度を６００℃以下にする条件が含まれる請求項１〜９のいずれかに記載された半導体製造方法。
  11. 請求項１〜１０のいずれかに記載された半導体製造方法を用いて薄膜トランジスタを製造する半導体製造装置。
  12. 請求項１１に記載された半導体製造装置により製造された薄膜トランジスタを組み込んだ表示装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013047694A1 (ja) * 2011-09-30 2013-04-04 シャープ株式会社 微結晶Ｓｉ－ＴＦＴ基板および半導体装置の製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112108196A (zh) * 2020-10-16 2020-12-22 安图实验仪器(郑州)有限公司 有源矩阵数字微流控芯片基板及其制作方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH053322A (ja) * 1990-10-31 1993-01-08 Canon Inc Ｍｉｓ型トランジスタ
JPH08181302A (ja) * 1994-12-26 1996-07-12 Sharp Corp 半導体装置及びその製造方法、並びに薄膜トランジスタ及びその製造方法、並びに液晶表示装置
JPH08340113A (ja) * 1995-06-07 1996-12-24 Sgs Thomson Microelectron Inc 集積回路において平坦化構造を形成する方法
US20040087075A1 (en) * 2002-05-15 2004-05-06 Taiwan Semiconductor Manufacturing Company Process for integration of a high dielectric constant gate insulator layer in a CMOS device
JP2004266278A (ja) * 2003-02-28 2004-09-24 Samsung Electronics Co Ltd 上昇されたソース／ドレーン構造を有するｍｏｓトランジスタ及びこの製造方法
JP2004296745A (ja) * 2003-03-26 2004-10-21 Seiko Epson Corp 半導体装置の製造方法
US20050158934A1 (en) * 2004-01-06 2005-07-21 Samsung Electronics Co., Ltd. Semiconductor devices having field effect transistors and methods of fabricating the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0592227A3 (en) * 1992-10-07 1995-01-11 Sharp Kk Manufacture of a thin film transistor and production of a liquid crystal display device.
US6713329B1 (en) * 1999-05-10 2004-03-30 The Trustees Of Princeton University Inverter made of complementary p and n channel transistors using a single directly-deposited microcrystalline silicon film
US7745847B2 (en) * 2007-08-09 2010-06-29 United Microelectronics Corp. Metal oxide semiconductor transistor

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH053322A (ja) * 1990-10-31 1993-01-08 Canon Inc Ｍｉｓ型トランジスタ
JPH08181302A (ja) * 1994-12-26 1996-07-12 Sharp Corp 半導体装置及びその製造方法、並びに薄膜トランジスタ及びその製造方法、並びに液晶表示装置
JPH08340113A (ja) * 1995-06-07 1996-12-24 Sgs Thomson Microelectron Inc 集積回路において平坦化構造を形成する方法
US20040087075A1 (en) * 2002-05-15 2004-05-06 Taiwan Semiconductor Manufacturing Company Process for integration of a high dielectric constant gate insulator layer in a CMOS device
JP2004266278A (ja) * 2003-02-28 2004-09-24 Samsung Electronics Co Ltd 上昇されたソース／ドレーン構造を有するｍｏｓトランジスタ及びこの製造方法
JP2004296745A (ja) * 2003-03-26 2004-10-21 Seiko Epson Corp 半導体装置の製造方法
US20050158934A1 (en) * 2004-01-06 2005-07-21 Samsung Electronics Co., Ltd. Semiconductor devices having field effect transistors and methods of fabricating the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013047694A1 (ja) * 2011-09-30 2013-04-04 シャープ株式会社 微結晶Ｓｉ－ＴＦＴ基板および半導体装置の製造方法

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