WO2013047694A1 - 微結晶Ｓｉ－ＴＦＴ基板および半導体装置の製造方法 - Google Patents

微結晶Ｓｉ－ＴＦＴ基板および半導体装置の製造方法 Download PDF

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敏雄 水木
昭彦 河野
田中　康一
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シャープ株式会社
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Definitions

  • the present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device manufactured using microcrystalline silicon and a microcrystalline Si-TFT substrate.
  • An active matrix substrate used for a liquid crystal display device or the like includes a switching element such as a thin film transistor (hereinafter, “TFT”) for each pixel.
  • a switching element such as a thin film transistor (hereinafter, “TFT”) for each pixel.
  • TFT thin film transistor
  • amorphous silicon TFT a TFT having an amorphous silicon film as an active layer
  • polycrystalline silicon TFT a TFT having a polycrystalline silicon film as an active layer
  • the polycrystalline silicon TFT Since the mobility of electrons and holes in the polycrystalline silicon film is higher than that of the amorphous silicon film, the polycrystalline silicon TFT has a higher on-current than the amorphous silicon TFT and can operate at high speed. Therefore, when an active matrix substrate is formed using a polycrystalline silicon TFT, the polycrystalline silicon TFT can be used not only as a switching element but also in a peripheral circuit such as a driver. Accordingly, there is an advantage that a part or the whole of a peripheral circuit such as a driver and the display unit can be integrally formed on the same substrate. Furthermore, there is an advantage that the pixel capacity of a liquid crystal display device or the like can be charged in a shorter switching time.
  • the polycrystalline silicon TFT is mainly used for medium-sized and small-sized liquid crystal display devices.
  • the amorphous silicon TFT is preferably used for an active matrix substrate of a device that requires a large area. Despite having a lower on-current than polycrystalline silicon TFTs, amorphous silicon TFTs are used in many active matrix substrates of liquid crystal televisions.
  • liquid crystal display devices such as liquid crystal televisions are strongly required to have high image quality and low power consumption in addition to an increase in size, and it is difficult for amorphous silicon TFTs to sufficiently meet such requirements.
  • liquid crystal display devices are strongly required to have a high performance such as a driver monolithic substrate for narrow frame and cost reduction, and a built-in touch panel function. It is also difficult to fully meet the demand.
  • the microcrystalline silicon film is a silicon film having microcrystalline grains inside, and the grain boundaries (crystal grain boundaries) of the microcrystalline grains are mainly an amorphous phase. That is, it has a mixed state of a crystal phase composed of fine crystal grains and an amorphous phase.
  • the size of each microcrystal grain is smaller than the size of the crystal grain contained in the polycrystalline silicon film.
  • each microcrystalline grain extends in a column shape in the normal direction of the substrate.
  • the microcrystalline silicon film is formed by a film formation process using a plasma CVD method or the like.
  • a silane gas (SiH 4 ) diluted with hydrogen gas (H 2 ) as a source gas a microcrystalline silicon film including a basic crystal phase can be formed by a CVD apparatus or the like.
  • the microcrystalline silicon TFT can be manufactured with the same productivity as the amorphous silicon TFT, that is, with the same number of steps and cost.
  • a microcrystalline silicon TFT can be manufactured using an apparatus for manufacturing an amorphous silicon TFT.
  • the microcrystalline silicon film includes microcrystalline grains, the microcrystalline silicon film has higher mobility than the amorphous silicon film.
  • the mobility of the microcrystalline silicon TFT is 0.7 to 3 cm 2 / Vs, which is higher than the mobility of the amorphous silicon TFT. For this reason, the microcrystalline silicon TFT can obtain a larger on-current than the amorphous silicon TFT of the same size.
  • the microcrystalline silicon film contains many defect levels, and the band gap of the microcrystalline silicon film is smaller than that of the amorphous silicon film. For this reason, in the microcrystalline silicon TFT, the off-leakage current tends to be larger than that of the amorphous silicon TFT.
  • Patent Document 1 A technique for improving element characteristics of a microcrystalline silicon TFT is disclosed in, for example, Patent Document 1 by the present applicant.
  • the on-characteristics and off-characteristics of a TFT can be improved by stacking microcrystalline silicon layers having different crystallinity (crystallization ratio) in the thickness direction.
  • Such control of the crystallization rate can be realized by controlling the deposition pressure and the SiH 4 / H 2 ratio in the microcrystalline silicon deposition process. If the film formation pressure and the SiH 4 / H 2 ratio are changed during the film formation process, layers having different crystallization ratios in the thickness direction of the microcrystalline silicon layer can be provided.
  • Patent Document 2 discloses that a layer including a crystalline phase and a layer including an amorphous phase are stacked in the thickness direction of the microcrystalline silicon film. According to Patent Document 2, the formation of a crystalline phase and an amorphous phase can be controlled by changing a voltage applied to an electrode in a CVD (chemical vapor deposition) apparatus.
  • CVD chemical vapor deposition
  • the pixel TFT has a mobility of 5 cm 2 / Vs or more and operates stably. Therefore, a high-performance semiconductor device having excellent on characteristics and off characteristics has been demanded.
  • the present invention has been made to solve the above problems, and provides a method for manufacturing a semiconductor device including a semiconductor element with improved performance, which is manufactured using microcrystalline Si, and a microcrystalline Si-TFT substrate. That is the purpose.
  • a method of manufacturing a semiconductor device is a method of manufacturing a semiconductor device including a semiconductor element supported by a substrate, the step of preparing the substrate having a main surface, and the main surface of the substrate.
  • the step of forming the first microcrystalline Si layer at a first temperature while supplying the source gas containing Si and the step of forming the first microcrystalline Si layer, Forming a second microcrystalline Si layer on the microcrystalline Si layer at a second temperature lower than the first temperature while supplying a source gas containing Si.
  • the first temperature is 250 ° C. or higher and 300 ° C. or lower.
  • the second temperature is 175 ° C. or higher and 225 ° C. or lower.
  • the method for manufacturing a semiconductor device further includes a step of forming an insulating film after the step of forming the second microcrystalline Si layer.
  • the step of forming the insulating layer is performed continuously following the step of forming the second microcrystalline Si layer.
  • the method for manufacturing a semiconductor device further includes a step of patterning the first and second microcrystalline Si layers, and the insulating layer is patterned at the same time in the patterning step.
  • the method for manufacturing a semiconductor device further includes a step of forming a further insulating layer on the patterned first and second microcrystalline Si layers and the insulating layer.
  • the method of manufacturing a semiconductor device includes a source electrode that is arranged separately from each other and is electrically connected to a semiconductor layer including the first and second microcrystalline Si layers. And a step of forming a drain electrode, and a step of forming a gate electrode so as to face the semiconductor layer with the insulating layer interposed therebetween.
  • the main surface of the substrate is formed of a silicon oxide layer.
  • the step of forming the first microcrystalline Si layer and the step of forming the second microcrystalline Si layer include a step of supplying a doping gas together with the source gas.
  • the doping gas includes phosphorus.
  • the doping gas includes boron
  • a microcrystalline Si-TFT substrate includes a substrate having a substrate surface, a semiconductor layer provided on the substrate and including a first microcrystalline Si layer and a second microcrystalline Si layer, An insulating layer that at least partially covers the semiconductor layer; a gate electrode disposed opposite the semiconductor layer with the insulating layer interposed therebetween; and a source electrode and a drain electrode electrically connected to the semiconductor layer; And the film adhesion of the first microcrystalline Si layer to the substrate surface is higher than the film adhesion of the second microcrystalline Si layer to the substrate surface, and the first microcrystalline Si layer A layer is at least partially in contact with the substrate surface.
  • the crystallinity of the first microcrystalline Si layer is lower than the crystallinity of the second microcrystalline Si layer.
  • the insulating layer includes a first insulating layer having the same planar shape as the semiconductor layer, and a second insulating layer that covers the first insulating layer so as to exceed an end of the first insulating layer.
  • a semiconductor device including a high-performance semiconductor element can be manufactured.
  • FIG. 3 is a diagram illustrating an example of a microcrystalline silicon film deposition sequence according to Embodiment 1, where (a) illustrates a temporal change in deposition temperature, (b) illustrates a temporal change in RF power, and (c) and ( d) is a diagram showing respective timings of the flow rate switching of the hydrogen gas and the SiH 4 gas.
  • FIG. 3 is a diagram illustrating an example of a microcrystalline silicon film deposition sequence according to Embodiment 1, where (a) illustrates a temporal change in deposition temperature, (b) illustrates a temporal change in RF power, and (c) and ( d) is a diagram showing respective timings of the flow rate switching of the hydrogen gas and the SiH 4 gas.
  • FIG. 5 is a cross-sectional view for explaining the manufacturing method of the TFT substrate of Embodiment 1, wherein (a) to (d) show different steps, respectively.
  • FIG. 10 is a cross-sectional view for explaining the manufacturing method of the TFT substrate of Embodiment 2, wherein (a) to (e) show different steps, respectively.
  • FIG. 10 is a cross-sectional view for explaining the manufacturing method of the TFT substrate of Embodiment 2, wherein (a) to (d) show different steps, respectively.
  • 6 is a plan view showing a TFT on a TFT substrate according to Embodiment 2.
  • FIG. 4A and 4B are diagrams showing an active matrix substrate for a display device according to a third embodiment, where FIG. 5A is a plan view and FIG.
  • FIG. 5B is a cross-sectional view taken along line AB in FIG.
  • A) is sectional drawing which shows TFT of Embodiment 4
  • (b) is sectional drawing which shows TFT of a modification.
  • A) is sectional drawing which shows TFT of Embodiment 5
  • (b) is sectional drawing which shows TFT of a modification.
  • It is a circuit diagram which shows the structure of the organic electroluminescent panel of Embodiment 6. It is a top view which shows the structure of the area
  • FIG. It is sectional drawing of the organic electroluminescent panel shown in FIG. It is a graph which shows the difference in the element characteristic of the case of phosphorus dope and the case of non-dope.
  • FIG. 1A and 1B show a microcrystalline silicon TFT substrate 100 of the first embodiment.
  • FIG. 1B is an enlarged plan view showing the TFT 50 provided on the TFT substrate 100, and
  • FIG. 1A shows a cross section taken along the line XX ′ of FIG.
  • the TFT substrate 100 of Embodiment 1 includes a substrate 10, a base coat layer 12 covering the substrate 10, and a TFT 50 provided on the surface of the base coat layer 12 (sometimes referred to as a substrate surface). Have. Although only one TFT 50 is shown in FIGS. 1A and 1B, a plurality of TFTs 50 may be regularly arranged on the TFT substrate 100.
  • the TFT 50 has a top gate type structure.
  • the TFT 50 includes a source electrode 14 and a drain electrode 16 disposed separately from each other, and an island-shaped microcrystalline Si semiconductor layer (microcrystalline silicon layer) 18 disposed so as to straddle them.
  • the microcrystalline Si semiconductor layer 18 forms an active layer of the TFT 50, and a portion of the microcrystalline Si semiconductor layer 18 located between the source electrode 14 and the drain electrode 16 in a plan view is a channel of the TFT 50.
  • the microcrystalline Si semiconductor layer 18 has a lower temperature than the high temperature formed microcrystalline Si layer (first microcrystalline Si layer) 18a formed under a higher temperature condition and the high temperature formed microcrystalline Si layer 18a.
  • the low-temperature formation microcrystalline Si layer 18b overlaps the high-temperature formation microcrystal Si layer 18a provided on the substrate 10 side. It has a laminated structure. The film forming process of these microcrystalline Si layers 18a and 18b will be described in detail later.
  • the microcrystalline Si semiconductor layer 18 is a silicon layer having microcrystalline grains therein, and the grain boundaries (crystal grain boundaries) of the microcrystalline grains are mainly an amorphous phase. That is, the microcrystalline Si semiconductor layer 18 may have a mixed state of a crystal phase composed of microcrystal grains and an amorphous phase.
  • the size of each microcrystal grain is typically about several to 50 nm, and each microcrystal grain extends in a columnar shape in the normal direction of the substrate.
  • a gate insulating layer 20 is provided on the microcrystalline Si semiconductor layer 18.
  • the gate insulating layer 20 insulates the gate electrode 2 formed thereon from the microcrystalline Si semiconductor layer 18.
  • the gate insulating layer 20 includes a first gate insulating layer 21 and a second gate insulating layer 22 and has a stacked structure.
  • the gate electrode 2 is formed on the gate insulating layer 20.
  • the gate electrode 2 is disposed so as to face the channel region of the microcrystalline Si semiconductor layer 18 with the gate insulating layer 20 interposed therebetween.
  • the source wiring 4 and the drain wiring 6 are formed in the same layer as the gate electrode 2.
  • the source wiring 4 and the drain wiring 6 are connected to the source electrode 14 and the drain electrode 16 through the contact holes 30, respectively.
  • the ON voltage is applied to the gate electrode 2
  • the source electrode 14 and the drain electrode 16 are electrically connected to each other, whereby a signal voltage from the source line 4 is applied to the drain line 6.
  • the terms “source” and “drain” of a TFT used in this specification are interchangeable.
  • a component referred to as a source electrode in this specification can be generally referred to as a drain electrode.
  • microcrystalline Si semiconductor layer 18 is formed to have a stacked structure including the high-temperature-formed microcrystalline Si layer 18a and the low-temperature-formed microcrystalline Si layer 18b will be described.
  • the inventors examined the difference in film quality when the microcrystalline silicon film was formed on the insulating film (SiO 2 film) at different film formation temperatures. This will be specifically described below.
  • a microcrystalline Si film was formed as described below while changing the film formation temperature between 150 ° C. and 300 ° C., and the crystallinity of each was evaluated. Note that a microcrystalline Si (50 nm) / SiO 2 (200 nm) / Si substrate was prepared as a sample and used for verification.
  • an SiO 2 film having a thickness of 200 nm was formed on a Si substrate at a temperature of 200 ° C. using a plasma CVD method using TEOS (Tetra Ethyl Ortho Silicate) and O 2 as materials for a base film.
  • TEOS Tetra Ethyl Ortho Silicate
  • pretreatment is performed at 150 ° C., 175 ° C., 200 ° C., 225 ° C., 250 ° C., 275 ° C., 300 ° C. using a high-density plasma CVD apparatus (ICP (inductively coupled plasma) method, surface wave plasma method). At each temperature.
  • ICP inductively coupled plasma
  • film forming conditions other than temperature are pressure: 5 to 20 mTorr (for example, 10 mTorr), RF power: 10 mW / cm 3 to 200 mW / cm 3 (for example, 50 mW / cm 3 ), H 2 / SiH 4 flow rate ratio: 1 To 500 (for example, 150 (H 2 : 150 ccm, SiH 4 : 1 ccm)).
  • a microcrystalline Si film having a thickness of about 50 nm was formed.
  • the film formation temperature was set to 150 ° C., 175 ° C., 200 ° C., 225 ° C., 250 ° C., 275 ° C., and 300 ° C. as in the case of the pretreatment, and a microcrystalline Si film was formed.
  • the film forming conditions other than the temperature were set in the same manner as the pretreatment except that the H 2 / SiH 4 flow rate ratio was set to 20 (H 2 : 400 ccm, SiH 4 : 20 ccm).
  • the crystallization rate of the microcrystalline Si film obtained at film forming temperatures of 150 ° C., 175 ° C., 200 ° C., 225 ° C., 250 ° C., 275 ° C., and 300 ° C. was determined from a planar TEM multiwave interference image.
  • the obtained microcrystalline Si-formed substrate is mechanically polished and then subjected to argon ion etching to obtain a microcrystalline Si layer (thickness: 10 nm or less) / SiO 2. It is processed so as to have a structure (thickness: several tens of nm or less).
  • a planar TEM multiwave interference image of the obtained sample was taken.
  • Crystal grains having a specific crystal orientation crystal grains in which the (111) plane of the crystal is perpendicular to the sample plane
  • the density of crystal grains number of crystal grains in which lattice fringes are observed in a planar TEM multiwave interference image is counted, the density of crystal grains (number of crystal grains per unit area), and The average diameter was calculated.
  • area ratio ratio of area occupied by crystal grains in unit area
  • was determined area ratio was used as an index of crystallization ratio. The larger the proportion of the area occupied by crystal grains in the unit area, the higher the crystallization rate of the generated film.
  • Area ratio (average diameter / 2) ⁇ (average diameter / 2) ⁇ ⁇ ⁇ density Formula (1)
  • the crystallization rate (area ratio) of the generated microcrystalline silicon film varies depending on the deposition temperature. More specifically, when the film was formed at 200 ° C., the highest crystallization rate was shown at the measurement temperature. It can also be seen that a relatively high crystallization rate is obtained in the range of 175 ° C. or higher and 225 ° C. or lower.
  • Film adhesion was tested based on “JIS: H8504: plating adhesion test method: peel test method: tape test method”. Specifically, the film adhesion was evaluated by making a square cut with a side of 2 mm in the microcrystalline Si film, applying a cellophane tape, and then peeling it off. When the film peeled off, it was judged as unacceptable, and when it was not peeled off, it was judged as acceptable.
  • Table 2 The evaluation results regarding film adhesion are shown in the rightmost column of Table 2 below. As shown in Table 2, it was confirmed that good film adhesion was obtained in the range of 250 ° C to 300 ° C. Table 2 below also shows the area ratio (crystallization ratio) shown in Table 1 and the determination result for this area ratio. In Table 2, ⁇ indicates that crystallinity that can be determined to be suitable for device fabrication was obtained, and x indicates that this was not the case.
  • the film forming temperature suitable for obtaining a microcrystalline Si film having high crystallinity is 175 ° C. to 225 ° C., which is suitable for obtaining a microcrystalline Si film having good adhesion.
  • the film forming temperature was 250 ° C. to 300 ° C.
  • a first microcrystalline Si film having good adhesion is formed on the substrate.
  • the present inventor has found that it is preferable to form a film at a temperature of 175 ° C. to 300 ° C., and then to form a second microcrystalline Si film having good crystallinity at a temperature of 175 ° C. to 225 ° C.
  • TFT 50 (see FIG. 1) manufactured using two or more microcrystalline silicon layers formed under different film forming temperatures
  • film adhesion of a high-temperature formed microcrystalline silicon layer 18a formed on the substrate surface side Sex is relatively high.
  • film adhesion with the substrate surface (the surface of the base coat layer 12 made of SiO 2 in the TFT 50) is ensured, and the problem of film peeling does not easily occur.
  • the crystallization rate of the low-temperature formation microcrystalline silicon layer 18b stacked on the high-temperature formation microcrystalline silicon layer 18a is relatively high. For this reason, an on-current can be increased and a high-performance switching element can be obtained.
  • the crystallinity of the microcrystalline Si layer 18b on the gate electrode 2 side is higher than the crystallinity of the microcrystalline Si layer 18a on the opposite side (back channel side) from the gate electrode 2, a large on-state is obtained. While securing the current, the electrical resistance of the back channel can be increased, thereby suppressing the off-leakage current.
  • an insulating substrate 10 (here, a glass substrate 10) is prepared, and a base coat layer 12 is provided on the glass substrate 10.
  • the base coat layer 12 includes a lower layer base coat 12a and an upper layer base coat 12b.
  • the lower layer base coat 12a is made of a SiN film (thickness 50 to 200 nm, for example, 100 nm)
  • the upper layer base coat 12b is made of a SiO 2 film (thickness 100 to 400 nm, for example, 200 nm).
  • the base coat layer 12 can be formed using, for example, a known plasma CVD apparatus.
  • TFTs are formed on the substrate surface (base coat layer 12).
  • the “substrate surface” means a substrate surface immediately before the TFT is formed, and when a base coat layer is provided on the substrate, it means the surface of the base coat layer.
  • each of the source electrode 14 and the drain electrode 16 is, for example, a metal layer 14a, 16a made of Mo, W, Ta, Ti (or an alloy thereof) having a thickness of 50 to 500 nm and a thickness of 50 provided thereon. It may have a laminated structure with high impurity concentration a-Si layers 14b and 16b (for example, n + -type amorphous silicon layers formed by P doping) of ⁇ 100 nm.
  • a metal film is formed on the base coat layer 12 using a sputtering method, an n + type amorphous silicon film is formed using a plasma CVD apparatus, and these are then formed using a photolithography method. Obtained by patterning.
  • the n + -type amorphous silicon layers 14b and 16b have a function of reducing electrical resistance at the interface with a semiconductor layer (microcrystalline silicon layer) described later, and these may be referred to as contact layers 14b and 16b. is there.
  • a microcrystalline silicon film 18 ′ is formed so as to cover the source electrode 14 and the drain electrode 16.
  • a two-stage film formation process with different film formation temperatures is performed.
  • a silicon film 18 ' is formed.
  • These microcrystalline silicon films can be continuously formed by a known high-density plasma CVD apparatus (ICP method, surface wave plasma method, or the like) using silane gas diluted with hydrogen as a source gas. More specific description will be given below.
  • pretreatment is performed under the following conditions.
  • Pretreatment process Temperature: 250 ° C to 300 ° C (eg 300 ° C) Pressure: 5 to 20 mTorr (eg 10 mTorr)
  • RF power 10 mW / cm 3 to 200 mW / cm 3 (for example, 50 mW / cm 3 )
  • H 2 / SiH 4 flow rate ratio 1 to 500 (for example, 150 (H 2 : 150 ccm, SiH 4 : 1 ccm))
  • Time 5 to 120 seconds (for example, 30 seconds)
  • the first effect is that the carbon contamination layer on the substrate surface can be removed by etching with hydrogen plasma.
  • a high temperature formed microcrystalline silicon film 18a ′ is formed under the following conditions.
  • First microcrystalline Si film forming step Temperature: 250 ° C. to 300 ° C. (for example, 300 ° C.) Pressure: 5 to 20 mTorr (eg 10 mTorr) RF power: 10 mW / cm 3 to 200 mW / cm 3 (for example, 50 mW / cm 3 ) H 2 / SiH 4 flow rate ratio: 1 to 50 (for example, 20 (H 2 : 400 ccm, SiH 4 : 20 ccm)) Film thickness: 20-50 nm (for example, 30 nm)
  • the first microcrystalline Si film (high-temperature formed microcrystalline silicon film 18a ′) formed in this step (b) is excellent in film adhesion, but typically the low-temperature formed microcrystal whose crystallization rate is described later. It is lower than the silicon film 18b ′.
  • a low temperature formed microcrystalline silicon film 18b ′ is formed under the following conditions.
  • the second microcrystalline Si film forming step is performed at a deposition temperature lower than that of the (b) first microcrystalline Si film forming step, and the first microcrystalline Si film is formed before the step (c).
  • the step of adjusting the film forming temperature to a lower film forming temperature is performed.
  • Second microcrystalline Si film forming step Temperature: 175 ° C. to 225 ° C. (for example, 200 ° C.)
  • the pressure, RF power, and H 2 / SiH 4 flow rate ratio are the same as the conditions for forming the first microcrystalline Si film.
  • Film thickness 20-50 nm (for example, 30 nm)
  • the crystallization rate of the low-temperature formation microcrystalline silicon film 18b 'formed in this step (c) is typically higher than that of the high-temperature formation microcrystalline silicon film 18a'.
  • microcrystalline Si film forming process accompanied by a change in film forming temperature in steps (b) and (c).
  • the film formation temperature is gradually increased from 300 ° C. to 200 ° C. while film formation is continued (that is, the supply of the source gas is continued).
  • It may be a form in which a low temperature formed (high crystallinity) microcrystalline Si film is formed by changing.
  • the supply of the source gas is stopped to temporarily stop the film formation, and after the film formation temperature is lowered to 200 ° C., the supply of the source gas is resumed.
  • a low temperature (high crystallinity) microcrystalline Si film may be formed.
  • FIG. 3A to 3D show an example of a film forming sequence of the microcrystalline Si film.
  • FIG. 3A shows the change over time of the film formation temperature (substrate temperature).
  • FIG. 3 (b) shows the output of RF power for plasma generation
  • FIGS. 3 (c) and 3 (d) show hydrogen as a carrier gas and a source gas. The flow rates of gas and SiH 4 gas are shown.
  • a temperature raising step SH for raising the temperature to 300 ° C. while supplying only hydrogen gas at a flow rate of 150 ccm is performed, and then maintained at 300 ° C.
  • a pretreatment step S0 is performed.
  • hydrogen gas is supplied at a flow rate of 400 ccm
  • SiH 4 gas is supplied at a flow rate of 1 ccm, thereby forming a substrate surface suitable for subsequent formation of a microcrystalline Si film.
  • a first microcrystalline Si film forming step S1 is performed while maintaining the temperature at 300 ° C. In this step S1, the flow rate of SiH 4 gas is set to 20 ccm.
  • the temperature adjustment step S12 is performed.
  • the supply of SiH 4 gas is stopped, and the temperature is lowered from 300 ° C. to 200 ° C. while the production of the microcrystalline Si film is interrupted.
  • the second microcrystalline Si film forming step S2 is performed with the temperature maintained at 200 ° C.
  • the flow rate of the SiH 4 gas is set again to 20 ccm, and a second microcrystalline Si film having a thickness of, for example, 30 nm is formed at a relatively low temperature.
  • a temperature lowering process SC for lowering the temperature from 200 ° C. is performed in a state where the supply of SiH 4 gas is stopped, and the microcrystalline Si film forming process is completed.
  • the film formation temperature is controlled by, for example, appropriately driving a substrate temperature control heater or the like connected to a susceptor (preferably with a cooling function using cooling water) that holds the substrate in a known plasma CVD apparatus. Can be realized.
  • the microcrystalline Si film 18 ′ is formed by intentionally changing the deposition temperature.
  • the change in the film forming temperature may be a forming process in which the temperature continuously decreases, or the temperature may change stepwise.
  • a microcrystalline Si film forming process performed at an arbitrary temperature within a first predetermined temperature range (typically 250 ° C. to 300 ° C.) is referred to as a first microcrystalline Si film forming step.
  • a microcrystalline Si film formation process that is performed at an arbitrary temperature within a second predetermined temperature range (typically 175 ° C. to 225 ° C.) lower than the first predetermined temperature range is called the second microcrystal Sometimes referred to as a Si film forming step.
  • the H 2 / SiH 4 flow rate ratio is preferably 1 to 50, more preferably 5 to 30.
  • a first gate insulating film 21 ′ is formed as shown in FIG.
  • an SiN film having a thickness of 20 to 400 nm (for example, 50 nm) is formed as the first gate insulating film 21 'by plasma CVD or the like.
  • the microcrystalline Si film forming step (FIG. 2C) and the first gate insulating film forming step (FIG. 2D) are continuously performed, and a microcrystalline Si film patterning step to be described later.
  • a first gate insulating film 21 ′ covering the entire microcrystalline Si film 18 ′ is formed prior to (FIG. 4A. This is to prevent oxygen from being taken into the crystal through the crystal grain boundary when the microcrystalline Si film is exposed to the atmosphere, which becomes a factor that hinders electrical conduction.
  • the SiN film as the first gate insulating film after the microcrystalline Si film diffusion of oxygen to the crystal grains in the microcrystalline Si film is prevented.
  • Such a continuous formation process of the microcrystalline Si film and the first gate insulating film is performed, for example, in an apparatus provided with a SiN chamber and a microcrystalline Si chamber separately, by vacuum transfer between the chambers. This can be realized by forming a film.
  • the first gate insulating film 21 ′ and the microcrystalline silicon film 18 ′ are patterned into a predetermined shape (typically an island shape) in the same step by using a photolithography method.
  • a predetermined shape typically an island shape
  • the first gate insulating layer 21 and the microcrystalline silicon semiconductor layer 18 are provided in predetermined regions.
  • a second gate insulating layer 22 is formed to cover the entire substrate surface beyond the end of the first gate insulating layer 21.
  • the second gate insulating layer 22 is, for example, a 20 to 200 nm (for example, 50 nm) SiO 2 film formed by using a plasma CVD method.
  • the microcrystalline silicon semiconductor layer 18 is always substantially entirely covered with the first gate insulating layer 21, it is difficult to absorb oxygen. Therefore, the microcrystalline silicon semiconductor layer 18 having excellent electrical characteristics can be obtained.
  • contact holes 30 are formed respectively for the source electrode 14 and the drain electrode 16.
  • the contact hole 30 is formed so as to penetrate the first and second gate insulating layers 21 and 22 and the microcrystalline silicon semiconductor layer 18 by photolithography.
  • a source wiring 4 and a drain wiring 6 that are electrically connected to the source electrode 14 and the drain electrode 16 are formed.
  • the gate electrode 2 is formed so as to face the microcrystalline silicon semiconductor layer 18 which is an active layer with the gate insulating layer 20 interposed therebetween.
  • the gate electrode 2 and the source / drain wirings 4 and 6 are formed by, for example, continuously depositing a Ti film (50 to 200 nm), an Al film (200 to 10000 nm), and a Ti film (50 to 200 nm) by sputtering.
  • a desired pattern can be formed by performing wet etching (nitric acid, acetic acid, phosphoric acid) by lithography.
  • the low crystalline microcrystalline Si film (high-temperature formed microcrystalline Si film) 18a ′ is formed on the SiO 2 film as the base coat layer 12 at 250 ° C. to 300 ° C. with good adhesion.
  • the film is formed at a temperature of ° C.
  • a high crystalline microcrystalline Si film (low temperature formed microcrystalline Si film) 18b ′ is formed thereon at 175 ° C. to 225 ° C.
  • a first gate insulating film 21 ′ is continuously formed thereon.
  • the high crystalline microcrystalline Si layer 18b is used as a channel layer of the TFT, high element characteristics can be exhibited.
  • a lower layer base coat 12a for example, a 50 to 200 nm SiN film
  • an upper layer base coat 12b for example, a 100 to 400 nm SiO 2 film
  • Film is formed by plasma CVD.
  • a microcrystalline silicon film 18 ′ is formed on the base coat layer 12. Also in the present embodiment, a two-stage film formation process with different film formation temperatures is performed. As a result, the microcrystalline silicon film 18 including the high-temperature formed microcrystalline silicon film 18a ′ and the low-temperature formed microcrystalline silicon film 18b ′. 'Is formed. These microcrystalline silicon films can be continuously formed using a known high-density plasma CVD apparatus (such as an ICP method or a surface wave plasma method). More specific description will be given below.
  • a known high-density plasma CVD apparatus such as an ICP method or a surface wave plasma method. More specific description will be given below.
  • pretreatment is performed under the following conditions.
  • Pretreatment process Temperature: 250 ° C. to 300 ° C. (eg 300 ° C.) Pressure: 5 to 20 mTorr (eg 10 mTorr)
  • RF power 10 mW / cm 3 to 200 mW / cm 3 (for example, 50 mW / cm 3 )
  • H 2 / SiH 4 flow rate ratio 1 to 500 (for example, 150 (H 2 : 150 ccm, SiH 4 : 1 ccm)
  • Time 5 to 120 seconds (for example, 30 seconds)
  • a high temperature formed microcrystalline silicon film 18a ′ is formed under the following conditions.
  • First microcrystalline Si film forming step Temperature: 250 ° C. to 300 ° C. (for example, 300 ° C.) Pressure: 5 to 20 mTorr (eg 10 mTorr) RF power: 10 mW / cm 3 to 200 mW / cm 3 (for example, 50 mW / cm 3 ) H 2 / SiH 4 flow ratio: 1 to 50 (for example, 20 (H 2 : 400 ccm, SiH 4 : 20 ccm) Film thickness: 20-50 nm (for example, 30 nm)
  • a low temperature formed microcrystalline silicon film 18b ′ is formed under the following conditions.
  • Second microcrystalline Si film forming step Temperature: 175 ° C. to 225 ° C. (for example, 200 ° C.)
  • the pressure, RF power, and H 2 / SiH 4 flow rate ratio are the same as the conditions for forming the first microcrystalline Si film.
  • various forms can be adopted as the microcrystalline Si film forming process in the steps (b) and (c).
  • the film formation temperature is gradually increased from 300 ° C. to 200 while continuing the film formation (that is, continuing the supply of the source gas).
  • a mode of forming a low-temperature (high crystallinity) microcrystalline Si film by changing to ° C may be adopted.
  • the supply of the source gas is stopped, the film formation is temporarily stopped, the film formation temperature is lowered to 200 ° C., and then the supply of the source gas is resumed.
  • a low temperature (high crystallinity) microcrystalline Si film may be formed.
  • a first gate insulating film 21 ' is formed on the microcrystalline silicon film 18'. More specifically, a SiN film having a thickness of 20 to 400 nm (for example, 50 nm) is formed by plasma CVD. Further, as in the first embodiment, the microcrystalline silicon film 18 ′ and the first gate insulating film 21 ′ are continuously formed so as not to sandwich the step of being exposed to oxygen, so that microcrystals due to oxygen absorption are formed. Degradation of the electrical properties of the Si film can be prevented.
  • the first gate insulating film 21 ′ and the microcrystalline silicon film 18 ′ are formed by using the photolithography method. In the same process, it is patterned into a predetermined shape. Thereby, the first gate insulating layer 21 and the microcrystalline silicon layer 18 (the high-temperature formed microcrystalline silicon layer 18a and the low-temperature formed microcrystalline silicon layer 18b) are obtained.
  • the second gate insulating layer 22 is formed over the entire substrate surface over the patterned microcrystalline silicon layer 18 (sometimes referred to as the semiconductor layer 18) and the first gate insulating layer 21. It is formed so as to cover.
  • the second gate insulating layer 22 is obtained, for example, by forming a 20 to 200 nm (for example, 50 nm) SiO 2 film using a plasma CVD method.
  • the gate insulating layer 20 composed of the first and second gate insulating layers 21 and 22 formed by a two-stage process is provided.
  • the gate electrode 2 is formed as shown in FIG.
  • the gate electrode 2 can be obtained by, for example, providing a metal film made of Mo, W, Ta, or Ti (or an alloy thereof) having a thickness of 50 to 500 nm by sputtering and patterning it using a photolithography method. .
  • the source / drain electrodes 14 and 16 connected to the semiconductor layer 18 are not provided, and instead of these electrodes, a high concentration impurity region is formed in the semiconductor layer 18. It is formed.
  • P ions phosphorus ions
  • the gate electrode 2 As a mask.
  • P ions may be implanted into the microcrystalline Si layer 18 at an acceleration energy of 40 to 60 keV so that the dose amount is 1 to 10 ⁇ 10 15 cm ⁇ 2 .
  • an impurity implantation region 18 n ′ is formed in a region in contact with the region (channel region) overlapping with the gate electrode 2. Further, as shown in FIG. 6B, an activation process by laser irradiation is performed so that the channel region of the semiconductor layer 18 is sandwiched so as to sandwich the low-resistance high-concentration impurity region 18n (n + -type source region and n + -type). Drain region) is formed in a self-aligned manner.
  • the thermal activation process by laser irradiation is performed, for example, by heating the impurity implantation region 18n ′ at a temperature of 450 to 550 ° C. for 2 to 4 hours.
  • contact holes 30 are formed in each of the n + type source region and the n + type drain region 18n.
  • the contact hole 30 is formed so as to penetrate the first and second gate insulating layers 21 and 22 by using a photolithography method.
  • source / drain wirings 4 and 6 electrically connected to the n + type source / drain region 18n are formed.
  • the source / drain wirings 4 and 6 are formed by, for example, forming a Ti film (thickness: 50 to 200 nm), an Al film (thickness: 200 to 10000 nm), and a Ti film (thickness 50 to 200 nm) by sputtering. It can be obtained by patterning using a photolithography method.
  • FIG. 7 is a plan view of the TFT 52 of the present embodiment manufactured as described above. Note that FIG. 6D corresponds to a cross-sectional view along the line XX ′ shown in FIG.
  • the low crystalline microcrystalline Si film is formed on the SiO 2 film as the base coat layer at 250 ° C. to 300 ° C. with good adhesion.
  • a high crystalline microcrystalline Si film is formed thereon at 175 ° C. to 225 ° C.
  • a first gate insulating film is continuously formed thereon.
  • a high-performance TFT can be obtained by using a highly crystalline microcrystalline Si film as a TFT channel layer.
  • Embodiment 3 the active matrix substrate 103 of Embodiment 3 will be described with reference to FIG.
  • the active matrix substrate 103 of this embodiment is suitably used for a liquid crystal display device, for example.
  • the active matrix substrate 103 includes a plurality of gate lines 2bl extending in parallel to each other and a plurality of data lines 4bl (sources) extending in parallel to each other in a direction intersecting the gate lines 2bl. And wiring 4).
  • a region surrounded by the gate line 2bl and the data line 4bl is defined as a pixel region, and a pixel electrode 32 is provided so as to correspond to each pixel region.
  • a TFT 53 is provided in the vicinity of the intersection between the gate line 2bl and the data line 4bl.
  • the TFT 53 and the pixel electrode 32 are electrically connected, and a predetermined voltage can be applied to the pixel electrode 32 via the TFT 53.
  • the alignment state of a liquid crystal layer (not shown) disposed on the active matrix substrate 103 can be controlled.
  • the TFT 53 provided on the active matrix substrate 103 can be manufactured in the same manner as in the first embodiment. However, in this embodiment, after forming the gate insulating layer 20 covering the microcrystalline Si semiconductor layer 18 and further forming the gate electrode 2 thereon, the passivation film 24 as a protective film covering the entire TFT 53 is formed.
  • the passivation film 24 is formed from, for example, a SiN film.
  • the source electrode 14a and the drain electrode 16a are covered with contact layers 14b and 16b made of an n + amorphous silicon layer, and the contact layers 14b and 16b and the semiconductor layer 18 are connected.
  • the passivation film 24 is etched and removed by a photolithography process and a plasma etching process. In this portion (hereinafter referred to as a drain connection portion), the drain of the TFT 53 and the pixel electrode 32 are electrically connected.
  • an interlayer insulating film 26 is formed by applying a photosensitive acrylic resin to the entire substrate using a spin coating method.
  • a contact hole 30 is also formed in the drain connection portion of the interlayer insulating film 26 by photolithography or the like.
  • the pixel electrode 32 is formed by forming a transparent conductive film such as ITO on the entire substrate by sputtering or the like and forming it in a predetermined pattern by photolithography.
  • the ITO is connected to the drain of the TFT 53 through a contact hole 30 provided in the drain connection portion.
  • the active matrix substrate 103 formed in this way is used in a liquid crystal display device, high-definition display can be supported, and high-speed display such as quadruple speed can be supported.
  • FIG. 9A shows the configuration of the TFT substrate (TFT 54) of the fourth embodiment.
  • the TFT 54 is different from the TFT 50 of Embodiment 1 in that a microcrystalline silicon layer 28 doped with phosphorus (P) as an impurity (dopant) is used.
  • P phosphorus
  • the TFT 54 of this embodiment has a similar structure to the TFT 50 of Embodiment 1, and the constituent elements other than the microcrystalline silicon layer 28 are substantially the same as those of the TFT 50. Are the same. Accordingly, components substantially the same as those of the TFT 50 are denoted by the same reference numerals and description thereof is omitted.
  • the microcrystalline silicon layer 28 includes a high temperature formed microcrystalline silicon layer 28a and a low temperature formed microcrystalline silicon layer 28b formed thereon. Further, in the TFT 54, phosphorus is contained in the high impurity concentration a-Si layers 14b and 16b, the high-temperature formation microcrystalline silicon layer 28a, and the low-temperature formation microcrystalline silicon layer 28b.
  • the TFT 54 of this embodiment can be manufactured by a method similar to that of the TFT substrate 100 of Embodiment 1 described with reference to FIGS. 2 (a) to 2 (d) and FIGS. 4 (a) to 4 (d). .
  • a dopant gas containing phosphorus is introduced in the step of forming the microcrystalline silicon film (see FIG. 2C).
  • FIG. 2C the process of forming the microcrystalline silicon film corresponding to FIG. 2C in this embodiment will be described more specifically.
  • pretreatment is performed under the following conditions.
  • Pretreatment process Temperature: 250 ° C to 300 ° C (eg 300 ° C) Pressure: 5 to 20 mTorr (eg 10 mTorr)
  • RF power 10 mW / cm 3 to 200 mW / cm 3 (for example, 50 mW / cm 3 )
  • H 2 / SiH 4 flow rate ratio 1 to 500 (for example, 150 (H 2 : 150 ccm, SiH 4 : 1 ccm))
  • Time 5 to 120 seconds (for example, 30 seconds)
  • a high temperature formed microcrystalline silicon film is formed under the following conditions.
  • phosphine (PH 3) for introducing a gas as the doping gas.
  • (flow rate of PH 3 gas to the total flow rate of SiH 4 gas and PH 3 gas) doping gas flow rate is set to, for example, as shown below.
  • the first microcrystalline Si film (high-temperature formed microcrystalline silicon film) formed in this step (b) is excellent in film adhesion, but typically, the low-temperature formed microcrystalline silicon film whose crystallization rate will be described later is used. Low compared to
  • a low temperature formed microcrystalline silicon film is formed under the following conditions.
  • the second microcrystalline Si film forming step is performed at a deposition temperature lower than that of the (b) first microcrystalline Si film forming step, and the first microcrystalline Si film is formed before the step (c).
  • the step of adjusting the film forming temperature to a lower film forming temperature is performed.
  • Second microcrystalline Si film forming step Temperature: 175 ° C. to 225 ° C. (for example, 200 ° C.)
  • the pressure, RF power, and H 2 / SiH 4 flow rate ratio are the same as the conditions for forming the first microcrystalline Si film.
  • the crystallization rate of the low temperature formed microcrystalline silicon film formed in this step (c) is typically higher than that of the high temperature formed microcrystalline silicon film.
  • the conductivity of the crystal grain boundary is improved, so that the element characteristics of the TFT 54 can be improved.
  • phosphorus n-type impurity
  • the impurity concentration of phosphorus in the microcrystalline silicon layer 28 is preferably 5 ⁇ 10 16 cm ⁇ 3 to 5 ⁇ 10 18 cm ⁇ 3 .
  • FIG. 14 shows the improvement of device characteristics by phosphorus doping. As shown in FIG. 14, by doping phosphorus, the on-current can be increased compared to the case where impurities are not doped (in the case of non-doping).
  • the TFT 56 has the same configuration as the TFT 52 of the second embodiment. However, the difference is that a microcrystalline silicon layer 28 doped with phosphorus (P) as an impurity (dopant) is used. Note that also in the TFT 56, the microcrystalline silicon layer 28 includes a high-temperature formed microcrystalline silicon layer 28a and a low-temperature formed microcrystalline silicon layer 28b formed thereon, and both of these include phosphorus. Yes.
  • the TFT 56 can be manufactured by a method similar to the TFT 52 of Embodiment 2 described with reference to FIGS. However, in this embodiment, in order to include impurities in the microcrystalline silicon layer, a dopant gas containing phosphorus is introduced in the step of forming the microcrystalline silicon film (see FIG. 5B). Hereinafter, the process of forming the microcrystalline silicon film corresponding to FIG.
  • pretreatment is performed under the following conditions.
  • Pretreatment process Temperature: 250 ° C to 300 ° C (eg 300 ° C) Pressure: 5 to 20 mTorr (eg 10 mTorr)
  • RF power 10 mW / cm 3 to 200 mW / cm 3 (for example, 50 mW / cm 3 )
  • H 2 / SiH 4 flow rate ratio 1 to 500 (for example, 150 (H 2 : 150 ccm, SiH 4 : 1 ccm))
  • Time 5 to 120 seconds (for example, 30 seconds)
  • a high temperature formed microcrystalline silicon film is formed under the following conditions.
  • phosphine (PH 3 ) is introduced as a doping gas in addition to the SiH 4 gas used for forming the microcrystalline silicon layer and the H 2 gas as the carrier gas.
  • the flow rate of the doping gas is set as follows.
  • the first microcrystalline Si film (high-temperature formed microcrystalline silicon film) formed in this step (b) is excellent in film adhesion, but typically, the low-temperature formed microcrystalline silicon film whose crystallization rate will be described later is used. Low compared to
  • a low temperature formed microcrystalline silicon film is formed under the following conditions.
  • the second microcrystalline Si film forming step is performed at a deposition temperature lower than that of the (b) first microcrystalline Si film forming step, and the first microcrystalline Si film is formed before the step (c).
  • the step of adjusting the film forming temperature to a lower film forming temperature is performed.
  • Second microcrystalline Si film forming step Temperature: 175 ° C. to 225 ° C. (for example, 200 ° C.)
  • the pressure, RF power, and H 2 / SiH 4 flow rate ratio are the same as the conditions for forming the first microcrystalline Si film.
  • the gate electrode 2 is formed on the gate insulating film 20.
  • the n + -type source region and the n + -type drain region 28n are formed in the microcrystalline silicon layer 28. Is formed.
  • the channel region 28c of the microcrystalline silicon layer 28 also contains phosphorus, but the doping amount is smaller than the doping amount in the n + -type source region and the n + -type drain region 28n. .
  • the contact hole 30 is provided, and the source wiring 4 and the drain wiring 6 are formed, whereby the TFT 56 is completed.
  • the microcrystalline silicon layer 28 is doped with phosphorus as an n-type impurity. This improves the device characteristics and is particularly advantageous when used as a TFT TFT substrate.
  • the method for doping phosphorus in the microcrystalline silicon layer is not limited to the above-described method, and various known methods can be employed.
  • FIG. 10A shows the TFT 58 of the fifth embodiment.
  • boron (B) is doped as an impurity (dopant) in the microcrystalline silicon layer 38.
  • the TFT 58 of this embodiment has a similar structure to the TFT 50 of Embodiment 1, and the constituent elements other than the microcrystalline silicon layer 38 are substantially the same as those of the TFT 50. is there. Accordingly, components substantially the same as those of the TFT 50 are denoted by the same reference numerals and description thereof is omitted.
  • the microcrystalline silicon layer 38 includes a high temperature formed microcrystalline silicon layer 38a and a low temperature formed microcrystalline silicon layer 38b formed thereon.
  • boron is contained in the high-concentration impurity concentration a-Si layers 14b and 16b, and in both the high-temperature formation microcrystalline silicon layer 38a and the low-temperature formation microcrystalline silicon layer 38b.
  • the TFT 58 can be manufactured by a method similar to the manufacturing method of the TFT 50 of Embodiment 1 described with reference to FIGS. However, in this embodiment, in order to include impurities in the microcrystalline silicon layer, a dopant gas containing boron is introduced in the step of forming the microcrystalline silicon film (see FIG. 2C). Hereinafter, the process of forming the microcrystalline silicon film corresponding to FIG.
  • pretreatment is performed under the following conditions.
  • Pretreatment process Temperature: 250 ° C to 300 ° C (eg 300 ° C) Pressure: 5 to 20 mTorr (eg 10 mTorr)
  • RF power 10 mW / cm 3 to 200 mW / cm 3 (for example, 50 mW / cm 3 )
  • H 2 / SiH 4 flow rate ratio 1 to 500 (for example, 150 (H 2 : 150 ccm, SiH 4 : 1 ccm))
  • Time 5 to 120 seconds (for example, 30 seconds)
  • a high temperature formed microcrystalline silicon film is formed under the following conditions.
  • diborane (B 2 H 6 ) is introduced as a doping gas in addition to the SiH 4 gas used for forming the microcrystalline silicon layer and the H 2 gas as the carrier gas.
  • the flow rate of the doping gas is set as follows.
  • the first microcrystalline Si film (high-temperature formed microcrystalline silicon film) formed in this step (b) is excellent in film adhesion, but typically, the low-temperature formed microcrystalline silicon film whose crystallization rate will be described later is used. Low compared to
  • a low temperature formed microcrystalline silicon film is formed under the following conditions.
  • the second microcrystalline Si film forming step is performed at a deposition temperature lower than that of the (b) first microcrystalline Si film forming step, and the first microcrystalline Si film is formed before the step (c).
  • the step of adjusting the film forming temperature to a lower film forming temperature is performed.
  • Second microcrystalline Si film forming step Temperature: 175 ° C. to 225 ° C. (for example, 200 ° C.)
  • the pressure, RF power, and H 2 / SiH 4 flow rate ratio are the same as the conditions for forming the first microcrystalline Si film.
  • the crystallization rate of the low temperature formed microcrystalline silicon film formed in this step (c) is typically higher than that of the high temperature formed microcrystalline silicon film.
  • the diborane gas is introduced in the second microcrystalline Si film forming process under the same conditions as in the first microcrystalline Si film forming process, but other forms may be used.
  • a TFT 58 including the microcrystalline silicon layer 38 doped with impurities as an active layer can be manufactured.
  • the conductivity of the grain boundary is improved, so that the element characteristics of the TFT 58 can be improved.
  • boron p-type impurity
  • the impurity concentration of boron in the microcrystalline silicon layer 38 is preferably 1 ⁇ 10 17 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3 .
  • the TFT 59 has the same configuration as the TFT 52 of the second embodiment. However, the difference is that a microcrystalline silicon layer 38 doped with boron (B) as an impurity (dopant) is used. Note that also in the TFT 59, the microcrystalline silicon layer 38 includes a high-temperature formed microcrystalline silicon layer 38a and a low-temperature formed microcrystalline silicon layer 38b formed thereon, and both of these include boron. Yes.
  • the TFT 59 of the modified example can be manufactured by a method similar to the manufacturing method of the TFT 52 of Embodiment 2 described with reference to FIGS.
  • a doping gas containing boron is introduced in the step of forming a microcrystalline silicon film (see FIG. 5B) in order to include impurities in the microcrystalline silicon layer.
  • a microcrystalline silicon film containing boron can be obtained by including diborane in a source gas in a step of forming a microcrystalline silicon film in the same manner as described above.
  • the gate electrode 2 is formed on the gate insulating film 20 by a process similar to the process shown in FIGS. Further, in the step shown in FIG. 6A, a step of implanting boron ions is performed instead of the step of implanting phosphorus (P) ions. Further, as shown in FIG. 6D, a p + type source region and a p + type drain region 38p are formed in the microcrystalline silicon layer 38 by activating the ion implantation region with a laser beam.
  • boron is also contained in the channel region 38c of the microcrystalline silicon layer 38, but the doping amount is smaller than the doping amount in the p + type source region and the p + type drain region 38p. .
  • the contact hole 30 is provided, and the source wiring 4 and the drain wiring 6 are formed, whereby the TFT 59 is completed.
  • boron is doped as a p-type impurity in the microcrystalline silicon layer.
  • the method of doping boron in the microcrystalline silicon layer is not limited to the above-described method, and various known methods can be employed.
  • an organic EL panel 200 configured using the above-described TFT will be described.
  • the organic EL panel 200 is preferably configured using TFTs 58 and 59 (FIGS. 10A and 10B) using the microcrystalline silicon layer 38 containing boron described in the fifth embodiment as an active layer.
  • TFTs 58 and 59 FIGS. 10A and 10B
  • the organic EL panel 200 of the present embodiment will be specifically described.
  • FIG. 11 is a circuit diagram showing a configuration corresponding to one pixel of the organic EL panel 200.
  • FIG. 12 is a plan view showing a more specific element configuration.
  • the organic EL panel 200 includes an organic EL element 48 that is a light emitting element, a driver TFT 40B connected to the organic EL element 48, and a switching TFT 40A connected to the gate of the driver TFT 40B.
  • a scanning line 42bl is connected to the gate of the switching TFT 40A, and a data line 43bl is connected to the source.
  • the switching TFT 40A is turned on using the scanning line 42bl (more specifically, the voltage “ ⁇ V” is applied to the scanning line 42bl (gate electrode 42)), the drain of the switching TFT 40A includes A signal voltage (Vsig) is applied from the data line 43bl.
  • the drain of the switching TFT 40A is connected to the gate of the driver TFT 40B.
  • a supply line 44bl is connected to the source electrode 44 of the driver TFT 40B.
  • a storage capacitor composed of a pair of electrodes 45 and 46 disposed so as to overlap with each other via a dielectric layer is formed between the drain of the switching TFT 40A and the drain of the driver TFT 40B.
  • the pair of electrodes 45 and 46 includes a gate electrode extension 45 of the driver TFT 40B and a drain electrode extension 46 of the driver TFT 40B.
  • the switching TFT 40A When the switching TFT 40A is in the on state, charges are accumulated in the storage capacitor. On the other hand, when the switching TFT 40A is in the OFF state, the storage capacitor is connected as described above, so that the gate voltage of the driver TFT 40B is maintained at the signal voltage Vsig. Therefore, even if the switching TFT 40A is in the off state, the light emitting state of the organic EL element is maintained.
  • the switching TFT 40A and the driver TFT 40B include a microcrystalline silicon layer 38 as a semiconductor layer.
  • the semiconductor layer of the TFT includes an amorphous silicon layer and p + amorphous silicon.
  • a method for manufacturing the organic EL panel shown in FIG. 12 will be described.
  • a source metal layer including a source electrode 43 and a drain electrode of the switching TFT 40A, a data line 43bl, a source electrode 44 of the driver TFT 40B, a drain electrode, a supply line 44bl, and the like is formed on the substrate.
  • a capacitor electrode for forming a storage capacitor is simultaneously formed by the source metal layer.
  • the source metal layer can be obtained by forming a metal film and subsequently an a-Si layer having a document impurity concentration and then patterning by a known method.
  • a microcrystalline silicon film is formed. Similar to the fifth embodiment, the microcrystalline silicon film is doped with boron and formed by a film formation process including a high temperature film formation process and a low temperature film formation process. Subsequently, a first gate insulating film 21 is formed.
  • the first gate insulating film 21 and the microcrystalline silicon film are patterned using photolithography. Thereafter, the second gate insulating film 22 is formed.
  • the first contact hole 31 is provided in the second gate insulating film 22, and a part of the source metal layer is exposed.
  • the first contact hole 31 can be formed using a photolithography process and a plasma etching process.
  • a gate metal layer including the gate electrode 42 of the switching TFT 40A, the scanning line 42bl, the gate electrode 42 of the driver TFT 40B, the auxiliary capacitor counter electrode 45, and the like is formed.
  • the gate metal layer can be obtained by performing a known patterning process after forming the metal film. In the first contact hole 31, the exposed surface of the source metal layer and the gate metal layer are in contact with each other, so that electrical connection between them can be obtained.
  • a passivation film 24 as a TFT protective layer made of a silicon nitride film or the like is formed, and an insulating planarizing film 26 made of polyimide or the like is further formed thereon.
  • a second contact hole 30 penetrating these insulating layers 24 and 26 is provided on the drain of the driver TFT 40B.
  • the second contact hole 30 can be formed using a photolithography process and a plasma etching process.
  • a transparent conductive film made of ITO or the like is formed by sputtering, for example, and patterned into a predetermined shape by photolithography, whereby the pixel electrode 47 can be obtained.
  • a polyimide film is formed, and an edge cover is formed by selectively etching an element formation region by a photolithography method. Thereafter, the organic EL layer 48 is formed in the element formation region surrounded by the edge cover.
  • the organic EL layer 48 is formed to include blue, red, and green pixels (light emitting regions) using a mask vapor deposition method.
  • anode 49 is formed by vapor-depositing silver or magnesium alloy so as to cover the organic EL layer 48. Thereby, the organic EL panel 200 is obtained.
  • FIG. 13 is a cross-sectional view showing a driving TFT and the like of the organic EL panel 200, and shows a portion corresponding to the ABC line shown in FIG.
  • the TFT has a top gate structure, and a gate electrode 42 ′ is formed on the microcrystalline silicon layer 38 via first and second insulating films.
  • the mobility in the TFT channel is, for example, 2 to 10 cm 2 / V ⁇ sec.
  • an organic EL display panel compatible with high definition (2k ⁇ 4k) and high-speed display double speed display, quadruple speed display
  • a semiconductor layer including three or more microcrystalline silicon layers may be formed by setting the deposition temperature to three or more stages.
  • the TFT substrate manufactured using the present invention is suitably used for various electric devices.
  • a liquid crystal display device can be manufactured by holding a liquid crystal layer between a TFT substrate manufactured using the method of the present invention and a counter substrate.
  • the liquid crystal display device may operate in any mode of a VA (Vertical Alignment) mode or a horizontal electric field mode.
  • VA Vertical Alignment
  • a light emitting element is generally configured for each pixel.
  • Each light emitting element includes an organic EL layer, a switching TFT, and a driving TFT.
  • the TFT according to the embodiment of the present invention can be applied to the switching TFT and the driving TFT.
  • the present invention can be applied to a memory element (semiconductor thin film memory) in which TFTs are arranged in an array and used as a selection transistor. It can also be applied to solar cells.
  • the semiconductor device according to the embodiment of the present invention can be suitably used for manufacturing a semiconductor element (TFT or the like) provided on an active matrix substrate or the like constituting a display device such as a liquid crystal display device.
  • a semiconductor element TFT or the like
  • Gate electrode 4 Source wiring 6 Drain wiring 10 Substrate 12 Base coat layer 14 Source electrode 16 Drain electrode 18, 28, 38 Microcrystalline Si semiconductor layer 18a, 28a, 38a High temperature formation (low crystallinity) Microcrystalline Si layer 18b, 28b, 38b Low-temperature formation (high crystallinity) microcrystalline Si layer 20
  • Second gate insulating layer 30 Contact hole 50 TFT 100 TFT substrate 200

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Abstract

　半導体装置の製造方法は、主面を有する基板（１０）を用意する工程と、基板（１０）の主面上に、Ｓｉを含む原料ガスを供給しながら第１の温度で第１の微結晶Ｓｉ層（１８ａ）を形成する工程と、第１の微結晶Ｓｉ層を形成する工程の後に続いて、第１の微結晶Ｓｉ層（１８ａ）の上に、Ｓｉを含む原料ガスを供給しながら第１の温度よりも低い第２の温度で第２の微結晶Ｓｉ層（１８ｂ）を形成する工程とを包含する。第１の微結晶Ｓｉ層（１８ａ）の基板との膜密着性は、第２の微結晶Ｓｉ層（１８ｂ）の基板との膜密着性よりも高い。

Description

微結晶Ｓｉ－ＴＦＴ基板および半導体装置の製造方法
　本発明は、半導体装置の製造方法に関し、より詳細には、微結晶シリコンを用いて作製される半導体装置の製造方法および微結晶Ｓｉ－ＴＦＴ基板に関する。
　液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
　多結晶シリコン膜における電子および正孔の移動度はアモルファスシリコン膜の移動度よりも高いので、多結晶シリコンＴＦＴは、アモルファスシリコンＴＦＴよりも高いオン電流を有し、高速動作が可能である。そのため、多結晶シリコンＴＦＴを用いてアクティブマトリクス基板を形成すると、スイッチング素子としてのみでなく、ドライバーなどの周辺回路にも多結晶シリコンＴＦＴを使用することができる。従って、ドライバーなどの周辺回路の一部または全体と表示部とを同一基板上に一体形成することができるという利点がある。さらに、液晶表示装置等の画素容量をより短いスイッチング時間で充電できるという利点もある。
　しかし、多結晶シリコンＴＦＴを作製しようとすると、アモルファスシリコン膜を結晶化させるためのレーザーや熱による結晶化工程の他、熱アニール工程などの複雑な工程を行う必要があり、基板の単位面積あたりの製造コストが高くなるという問題がある。よって、多結晶シリコンＴＦＴは、主に中型および小型の液晶表示装置に用いられている。
　一方、アモルファスシリコン膜は多結晶シリコン膜よりも容易に形成されるので大面積化に向いている。そのため、アモルファスシリコンＴＦＴは、大面積を必要とする装置のアクティブマトリクス基板に好適に使用される。多結晶シリコンＴＦＴよりも低いオン電流を有するにもかかわらず、液晶テレビのアクティブマトリクス基板の多くにはアモルファスシリコンＴＦＴが用いられている。
　しかしながら、アモルファスシリコンＴＦＴを用いると、アモルファスシリコン膜の移動度が低いことから、その高性能化に限界がある。液晶テレビ等の液晶表示装置には、大型化に加え、高画質化および低消費電力化が強く求められており、アモルファスシリコンＴＦＴでは、このような要求に十分に応えることが困難である。また、特に近年、液晶表示装置には、狭額縁化やコストダウンのためのドライバーモノリシック基板化や、タッチパネル機能の内蔵等の高性能化が強く求められており、アモルファスシリコンＴＦＴでは、このような要求に十分に応えることも困難である。
　そこで、製造工程数や製造コストを抑えつつ、より高性能なＴＦＴを実現するために、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコン以外の材料を用いる試みがなされており、微結晶シリコン（μｃ－Ｓｉ）膜を用いてＴＦＴの活性層を形成することが提案されている。このようなＴＦＴを「微結晶シリコンＴＦＴ」と称する。
　微結晶シリコン膜は、内部に微結晶粒を有するシリコン膜であり、微結晶粒の粒界（結晶粒界）は主としてアモルファス相である。すなわち、微結晶粒からなる結晶相とアモルファス相との混合状態を有している。各微結晶粒のサイズは、多結晶シリコン膜に含まれる結晶粒のサイズよりも小さい。また、微結晶シリコン膜では、各微結晶粒が基板の法線方向に柱状に延びている。
　微結晶シリコン膜は、プラズマＣＶＤ法などを用いた成膜工程によって形成される。原料ガスとして水素ガス（Ｈ2）で希釈したシランガス（ＳｉＨ4）を用いて、ＣＶＤ装置等によって、基本的な結晶相を含む微結晶シリコン膜を形成できる。微結晶シリコンＴＦＴは、アモルファスシリコンＴＦＴと同程度の生産性、すなわち同程度の工程数とコストで作製され得る。また、アモルファスシリコンＴＦＴを作製するための装置を用いて微結晶シリコンＴＦＴを作製することも可能である。
　微結晶シリコン膜は微結晶粒を含んでいるので、アモルファスシリコン膜よりも高い移動度を有する。微結晶シリコンＴＦＴの移動度は０．７～３ｃｍ2／Ｖｓであり、アモルファスシリコンＴＦＴの移動度よりも高い。このため、微結晶シリコンＴＦＴでは、同一サイズのアモルファスシリコンＴＦＴよりも大きいオン電流が得られる。
　しかしながら、微結晶シリコン膜には欠陥準位が多く含まれており、また、微結晶シリコン膜のバンドギャップはアモルファスシリコン膜のバンドギャップよりも小さい。このため、微結晶シリコンＴＦＴでは、アモルファスシリコンＴＦＴよりもオフリーク電流が大きくなり易い。
　微結晶シリコンＴＦＴの素子特性を向上させる技術が、例えば、本願出願人による特許文献１に開示されている。特許文献１によれば、結晶性（結晶化率）が異なる微結晶シリコン層を厚さ方向に積層することによって、ＴＦＴのオン特性およびオフ特性を向上させることができる。このような結晶化率の制御は、微結晶シリコンの成膜プロセスにおいて、成膜圧力およびＳｉＨ4／Ｈ2比率を制御することによって実現することができる。成膜プロセス中に、成膜圧力およびＳｉＨ4／Ｈ2比率を変化させれば、微結晶シリコン層の厚さ方向において結晶化率の異なる層を設けることが可能である。
　また、特許文献２には、結晶相を含む層と非晶質相を含む層とを、微結晶シリコン膜の厚さ方向に積層させることが開示されている。特許文献２によれば、ＣＶＤ（化学気相成長）装置において電極への印加電圧を変化させることで、結晶相および非晶質相の形成を制御することができる。
特開２００８－１２４３９２号公報 特開２００５－３２２８４５号公報
　微結晶シリコンＴＦＴの開発が進められているが、例えば液晶パネル用のＴＦＴ基板として利用するには、高い素子特性が要求される。高精細、高速での表示を行うためには、画素ＴＦＴの移動度が５ｃｍ2／Ｖｓ以上で安定して動作することが好ましい。したがってオン特性およびオフ特性に優れた高性能な半導体素子が求められていた。
　本発明は、上記課題を解決するためになされたものであり、微結晶Ｓｉを用いて作製される、性能が向上した半導体素子を含む半導体装置の製造方法および微結晶Ｓｉ－ＴＦＴ基板を提供することをその目的とする。
　本発明の実施形態による半導体装置の製造方法は、基板に支持された半導体素子を備える半導体装置の製造方法であって、主面を有する前記基板を用意する工程と、前記基板の前記主面上に、Ｓｉを含む原料ガスを供給しながら第１の温度で第１の微結晶Ｓｉ層を形成する工程と、前記第１の微結晶Ｓｉ層を形成する工程の後に続いて、前記第１の微結晶Ｓｉ層の上に、Ｓｉを含む原料ガスを供給しながら前記第１の温度よりも低い第２の温度で第２の微結晶Ｓｉ層を形成する工程とを包含する。
　ある実施形態において、前記第１の温度は、２５０℃以上３００℃以下である。
　ある実施形態において、前記第２の温度は、１７５℃以上２２５℃以下である。
　ある実施形態において、上記半導体装置の製造方法は、前記第２の微結晶Ｓｉ層を形成する工程の後に、絶縁膜を形成する工程をさらに包含する。
　ある実施形態において、前記絶縁層を形成する工程は、第２の微結晶Ｓｉ層を形成する工程に続いて連続的に行われる。
　ある実施形態において、上記半導体装置の製造方法は、前記第１および第２の微結晶Ｓｉ層をパターニングする工程をさらに包含し、前記パターニングする工程において、前記絶縁層も同時にパターニングされる。
　ある実施形態において、上記半導体装置の製造方法は、前記パターニングされた第１および第２の微結晶Ｓｉ層および前記絶縁層の上に、更なる絶縁層を形成する工程をさらに包含する。
　ある実施形態において、上記半導体装置の製造方法は、互いに対して分離して配置され、かつ、前記第１および第２の微結晶Ｓｉ層を含む半導体層に電気的に接続されるようにソース電極およびドレイン電極を形成する工程と、前記絶縁層を介在させて前記半導体層と対向するようにゲート電極を形成する工程とをさらに包含する。
　ある実施形態において、前記基板の前記主面は、酸化シリコン層から形成されている。
　ある実施形態において、前記第１の微結晶Ｓｉ層を形成する工程および前記第２の微結晶Ｓｉ層を形成する工程は、前記原料ガスとともにドーピングガスを供給する工程を包含する。
　ある実施形態において、前記ドーピングガスは、リンを含む。
　ある実施形態において、前記ドーピングガスは、ボロンを含む。
　本発明の実施形態による微結晶Ｓｉ－ＴＦＴ基板は、基板表面を有する基板と、前記基板上に設けられ、第１の微結晶Ｓｉ層と第２の微結晶Ｓｉ層とを含む半導体層と、前記半導体層を少なくとも部分的に覆う絶縁層と、前記絶縁層を介して、前記半導体層に対向して配置されるゲート電極と、前記半導体層と電気的に接続されたソース電極およびドレイン電極とを備え、前記第１の微結晶Ｓｉ層の前記基板表面との膜密着性は、前記第２の微結晶Ｓｉ層の前記基板表面との膜密着性よりも高く、前記第１の微結晶Ｓｉ層が、前記基板表面と少なくとも部分的に接している。
　ある実施形態において、前記第１の微結晶Ｓｉ層の結晶性は、前記第２の微結晶Ｓｉ層の結晶性よりも低い。
　ある実施形態において、前記絶縁層は、前記半導体層と同じ平面形状を有する第１絶縁層と、前記第１絶縁層の端部を越えるように前記第１絶縁層を覆う第２絶縁層とを有する。
　本発明の実施形態によれば、高性能な半導体素子を備える半導体装置を作製することができる。
本発明の実施形態１に係るＴＦＴ基板を示す図であり、（ａ）は断面図、（ｂ）は平面図である。 実施形態１のＴＦＴ基板の製造方法を説明するための断面図であり、（ａ）～（ｄ）はそれぞれ別の工程を示す。 実施形態１に係る微結晶シリコン膜成膜シーケンスの一例を示す図であり、（ａ）は成膜温度の時間変化を示し、（ｂ）はＲＦパワーの時間変化を示し、（ｃ）および（ｄ）は、水素ガスおよびＳｉＨ4ガスの流量切り替えのタイミングをそれぞれ示す図である。 実施形態１のＴＦＴ基板の製造方法を説明するための断面図であり、（ａ）～（ｄ）はそれぞれ別の工程を示す。 実施形態２のＴＦＴ基板の製造方法を説明するための断面図であり、（ａ）～（ｅ）はそれぞれ別の工程を示す。 実施形態２のＴＦＴ基板の製造方法を説明するための断面図であり、（ａ）～（ｄ）はそれぞれ別の工程を示す。 実施形態２のＴＦＴ基板におけるＴＦＴを示す平面図である。 実施形態３の表示装置用アクティブマトリクス基板を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ－Ｂ線に沿った断面図である。 （ａ）は、実施形態４のＴＦＴを示す断面図であり、（ｂ）は変形例のＴＦＴを示す断面図である。 （ａ）は、実施形態５のＴＦＴを示す断面図であり、（ｂ）は変形例のＴＦＴを示す断面図である。 実施形態６の有機ＥＬパネルの構成を示す回路図である。 実施形態６の有機ＥＬパネルの１画素に対応する領域の構成を示す平面図である。 図１２に示す有機ＥＬパネルの断面図である。 リンドープの場合とノンドープの場合との素子特性の違いを示すグラフである。
　以下、図面を参照しながら本発明の実施形態を説明するが、本発明はこれらの実施形態に限定されない。
（実施形態１）
　図１（ａ）および（ｂ）は、実施形態１の微結晶シリコンＴＦＴ基板１００を示す。図１（ｂ）は、ＴＦＴ基板１００に設けられたＴＦＴ５０を拡大して示す平面図であり、図１（ａ）には、図１（ｂ）のＸ－Ｘ’断面が示されている。
　図に示すように、実施形態１のＴＦＴ基板１００は、基板１０および基板１０を覆うベースコート層１２と、ベースコート層１２の表面（基板表面と呼ぶ場合がある）の上に設けられたＴＦＴ５０とを有している。なお、図１（ａ）および（ｂ）には１つのＴＦＴ５０のみが示されているが、ＴＦＴ基板１００には複数のＴＦＴ５０が規則的に配列されていてもよい。
　本実施形態において、ＴＦＴ５０はトップゲート型の構造を有する。ＴＦＴ５０は、互いに分離して配置されたソース電極１４、ドレイン電極１６と、これらを跨るようにして配置された島状の微結晶Ｓｉ半導体層（微結晶シリコン層）１８とを備えている。微結晶Ｓｉ半導体層１８は、ＴＦＴ５０の活性層を形成しており、微結晶Ｓｉ半導体層１８のうちの、平面視でソース電極１４とドレイン電極１６との間に位置する部分が、ＴＦＴ５０のチャネルを形成する。
　微結晶Ｓｉ半導体層１８は、その形成プロセスにおいて、より高温の条件で形成された高温形成微結晶Ｓｉ層（第１の微結晶Ｓｉ層）１８ａと、高温形成微結晶Ｓｉ層１８ａよりも低い温度で形成された低温形成微結晶Ｓｉ層（第２の微結晶Ｓｉ層）１８ｂとを含み、基板１０側に設けられた高温形成微結晶Ｓｉ層１８ａの上に低温形成微結晶Ｓｉ層１８ｂが重なる積層構造をなしている。これらの微結晶Ｓｉ層１８ａ、１８ｂの成膜プロセスについては後に詳述する。
　また、微結晶Ｓｉ半導体層１８は、内部に微結晶粒を有するシリコン層であり、微結晶粒の粒界（結晶粒界）は主としてアモルファス相である。すなわち、微結晶Ｓｉ半導体層１８は、微結晶粒からなる結晶相とアモルファス相との混合状態を有していてよい。各微結晶粒のサイズは、典型的には数ｎｍ～５０ｎｍ程度であり、各微結晶粒が基板の法線方向に柱状に延びている。
　微結晶Ｓｉ半導体層１８の上にはゲート絶縁層２０が設けられている。ゲート絶縁層２０は、その上方に形成されるゲート電極２と、微結晶Ｓｉ半導体層１８とを絶縁している。また、ゲート絶縁層２０は、第１ゲート絶縁層２１と第２ゲート絶縁層２２とを含んでおり、積層構造を有している。
　ゲート絶縁層２０上には、ゲート電極２が形成されている。ゲート電極２は、ゲート絶縁層２０を介して、微結晶Ｓｉ半導体層１８のチャネル領域と対向するように配置されている。
　また、ＴＦＴ５０では、ゲート電極２と同層に、ソース配線４およびドレイン配線６が形成されている。ソース配線４およびドレイン配線６は、コンタクトホール３０を介してソース電極１４およびドレイン電極１６にそれぞれ接続されている。ゲート電極２にオン電圧が印加されると、ソース電極１４とドレイン電極１６とが電気的に導通し、これによって、ソース配線４からの信号電圧がドレイン配線６へと付与される。なお、本明細書で用いるＴＦＴの「ソース」という語と「ドレイン」という語とは置き換え可能であり、例えば、本明細書でソース電極と称される構成要素は一般にドレイン電極と呼ばれ得る。
　以下、微結晶Ｓｉ半導体層１８が、高温形成微結晶Ｓｉ層１８ａと、低温形成微結晶Ｓｉ層１８ｂとを含む積層構造を有するように形成されている理由を説明する。
　本発明者らは、成膜温度を変えて微結晶シリコン膜を絶縁膜（ＳｉＯ2膜）の上に形成したときの膜質の差について検討した。以下、具体的に説明する。
＜結晶化率の評価＞
　微結晶Ｓｉ膜を下記のようにして、成膜温度を１５０℃～３００℃の間で変化させて成膜し、それぞれについての結晶性の評価を行った。なお、サンプルとして、微結晶Ｓｉ（５０ｎｍ）／ＳｉＯ2（２００ｎｍ）／Ｓｉ基板を作製し、これを検証のために用いている。
　まず、下地膜として、ＴＥＯＳ（Ｔｅｔｒａ　Ｅｔｈｙｌ　Ｏｒｔｈｏ　Ｓｉｌｉｃａｔｅ）およびＯ2を材料とし、プラズマＣＶＤ法を用いて、温度２００℃で厚さ２００ｎｍのＳｉＯ2膜をＳｉ基板上に成膜した。
　次に、前処理を、高密度プラズマＣＶＤ装置（ＩＣＰ（誘導結合プラズマ）方式、表面波プラズマ方式）を用いて、１５０℃、１７５℃、２００℃、２２５℃、２５０℃、２７５℃、３００℃のそれぞれの温度で実施した。このとき、温度以外の成膜条件は、圧力：５～２０ｍＴｏｒｒ（例えば１０ｍＴｏｒｒ）、ＲＦパワー：１０ｍＷ／ｃｍ3～２００ｍＷ／ｃｍ3（例えば５０ｍＷ／ｃｍ3）、Ｈ2／ＳｉＨ4流量比：１～５００（例えば１５０（Ｈ2：１５０ｃｃｍ、ＳｉＨ4：１ｃｃｍ））に設定した。
　その後、約５０ｎｍの厚さを有する微結晶Ｓｉ膜を形成した。成膜温度を、前処理の場合と同様に、１５０℃、１７５℃、２００℃、２２５℃、２５０℃、２７５℃、３００℃のそれぞれに設定して、微結晶Ｓｉ膜を形成した。温度以外の成膜条件は、Ｈ2／ＳｉＨ4流量比を２０（Ｈ2：４００ｃｃｍ、ＳｉＨ4：２０ｃｃｍ）に設定すること以外は、前処理と同様に設定した。
　成膜温度１５０℃、１７５℃、２００℃、２２５℃、２５０℃、２７５℃、３００℃のそれぞれで得られた微結晶Ｓｉ膜について、平面ＴＥＭ多波干渉像から、結晶化率を求めた。なお、好適な平面ＴＥＭ多波干渉像を得るために、得られた微結晶Ｓｉ形成基板を機械研磨し、その後アルゴンイオンエッチングすることによって、微結晶Ｓｉ層（厚さ：１０ｎｍ以下）／ＳｉＯ2（厚さ：数１０ｎｍ以下）の構造を有するように加工している。
　得られたサンプルの平面ＴＥＭ多波干渉像を撮影した。特定の結晶方位の結晶粒（結晶の（１１１）面がサンプル平面に対して垂直の関係にある結晶粒）は格子縞を示す。結晶化率を測定するために、平面ＴＥＭ多波干渉像における、格子縞が観察されている結晶粒の数を数え、結晶粒の密度（単位面積当たりの結晶粒の個数）と、それら結晶粒の平均直径とを算出した。また、下記式（１）にしたがって「面積率（単位面積中に結晶粒が占める面積の割合）」を求め、求めた面積率を結晶化率の指標として用いることにした。単位面積中に結晶粒が占める面積の割合が大きいほど、生成された膜の結晶化率が高いことを示す。
　　面積率＝（平均直径／２）×（平均直径／２）×π×密度　　式（１）
　得られた結果を下記表１に示す。
Figure JPOXMLDOC01-appb-T000001
　表１からわかるように、成膜温度によって、生成された微結晶シリコン膜の結晶化率（面積率）が異なる。より具体的には、２００℃で成膜した場合において測定温度中で最も高い結晶化率が示された。また、１７５℃以上２２５℃以下の範囲で、比較的高い結晶化率が得られていることがわかる。
＜Ｓｉ膜密着性の評価＞
　次に、上記＜結晶化率の評価＞の場合と同様にして、微結晶Ｓｉ膜を成膜温度を１５０℃～３００℃の間で変化させて成膜し、それぞれについての膜密着性の評価を行った。
　膜密着性は、「ＪＩＳ：Ｈ８５０４：めっきの密着性試験方法：引きはがし試験方法：テープ試験方法」に基づいて試験した。具体的には、微結晶Ｓｉ膜に一辺２ｍｍの正方形状の切り込みを入れ、セロファンテープを貼った後にこれを引きはがすことで膜密着性を評価した。膜が剥がれた場合には不合格、剥がれなければ合格と判定した。
　膜密着性に関する評価結果を下記表２の最右欄に示す。表２に示すように、２５０℃～３００℃の範囲で良好な膜密着性が得られることが確認できた。なお、下記表２には、表１に示した面積率（結晶化率）と、この面積率に対する判定の結果も示している。表２において、○はデバイス作製に好適と判断できる結晶性が得られたことを示しており、×はそうではなかったことを示している。
Figure JPOXMLDOC01-appb-T000002
　表２に示す結果からわかるように、高結晶性を有する微結晶Ｓｉ膜を得るために好適な成膜温度は１７５℃～２２５℃であり、密着性が良い微結晶Ｓｉ膜を得るために好適な成膜温度は２５０℃～３００℃であった。このように、本発明者の実験によって、密着性が良く、かつ、高結晶性を有する微結晶Ｓｉ膜を、単一温度で成膜することは困難であることがわかった。
　このような実験結果に基づいて、半導体素子に好適（例えば、ＴＦＴの活性層として適切）な微結晶Ｓｉ層を得るためには、基板上に、密着性が良い第１微結晶Ｓｉ膜を２５０℃～３００℃の温度で成膜し、次に結晶性が良い第２微結晶Ｓｉ膜を１７５℃～２２５℃の温度で成膜することが好ましいことを本発明者は見出した。
　成膜温度の異なる条件下で形成された２層以上の微結晶シリコン層を用いて作製されたＴＦＴ５０（図１参照）において、基板表面側に形成された高温形成微結晶シリコン層１８ａの膜密着性は比較的高い。このため、基板表面（ＴＦＴ５０では、ＳｉＯ2からなるベースコート層１２の表面）との膜密着性が確保され、膜剥がれの問題が生じにくい。また、高温形成微結晶シリコン層１８ａの上に積層された低温形成微結晶シリコン層１８ｂの結晶化率は比較的高い。このため、オン電流を大きくすることができ、高性能なスイッチング素子を得ることができる。
　特に、ＴＦＴ５０では、ゲート電極２側の微結晶Ｓｉ層１８ｂの結晶性が、ゲート電極２と反対側（バックチャネル側）の微結晶Ｓｉ層１８ａの結晶性よりも高い構成であるので、大きいオン電流を確保しながら、バックチャネルの電気抵抗を高くし、それによって、オフリーク電流を抑制することができる。
　以下、図１（ａ）および（ｂ）に示した本実施形態のＴＦＴ基板１００の製造方法を図２～図４を参照しながら説明する。
　図２（ａ）に示すように、まず、絶縁性基板１０（ここではガラス基板１０）を用意し、ガラス基板１０上にベースコート層１２を設ける。本実施形態において、ベースコート層１２は下層ベースコート１２ａと上層ベースコート１２ｂとを含んでいる。下層ベースコート１２ａは、ＳｉＮ膜（厚さ５０～２００ｎｍ、例えば１００ｎｍ）からなり、上層ベースコート１２ｂはＳｉＯ2膜（厚さ１００～４００ｎｍ、例えば２００ｎｍ）からなる。ベースコート層１２は、例えば、公知のプラズマＣＶＤ装置を用いて形成することができる。この後、基板表面（ベースコート層１２）上にＴＦＴが形成される。なお、本明細書において、「基板表面」はＴＦＴを形成する直前の基板面を意味し、基板上にベースコート層が設けられている場合には、ベースコート層の表面を意味する。
　次に、図２（ｂ）に示すように、ベースコート層１２上に、ソース電極１４およびドレイン電極１６を形成する。ソース電極１４およびドレイン電極１６のそれぞれは、例えば、厚さ５０～５００ｎｍのＭｏ、Ｗ、Ｔａ、Ｔｉ（あるいはこれらの合金）からなる金属層１４ａ、１６ａと、その上に設けられた厚さ５０～１００ｎｍの高不純物濃度ａ－Ｓｉ層１４ｂ、１６ｂ（例えば、Ｐドープによって形成されたｎ+型アモルファスシリコン層）との積層構造を有していてよい。このような積層構造は、スパッタ法を用いてベースコート層１２上に金属膜を形成し、さらに、プラズマＣＶＤ装置を用いてｎ+型アモルファスシリコン膜を形成した後、これらを、フォトリソグラフィ法を用いてパターニングすることで得られる。なお、ｎ+型アモルファスシリコン層１４ｂ、１６ｂは、後述する半導体層（微結晶シリコン層）との界面における電気抵抗を低下させる機能を有しており、これらをコンタクト層１４ｂ、１６ｂと称することもある。
　その後、図２（ｃ）に示すように、ソース電極１４とドレイン電極１６とを覆うように微結晶シリコン膜１８’が形成される。この工程において、上述のように、成膜温度が異なる２段階の膜形成プロセスが行われ、その結果、高温形成微結晶シリコン膜１８ａ’と、低温形成微結晶シリコン膜１８ｂ’とを含む微結晶シリコン膜１８’が形成される。これらの微結晶シリコン膜は、原料ガスとして水素で希釈されたシランガスを用いて、公知の高密度プラズマＣＶＤ装置（ＩＣＰ方式や表面波プラズマ方式など）により連続的に形成することができる。以下、より具体的に説明する。
　まず、（ａ）前処理工程として、下記の条件で前処理が行われる。
（ａ）前処理工程：
　　　温度：２５０℃～３００℃（例えば３００℃）
　　　圧力：５～２０ｍＴｏｒｒ（例えば１０ｍＴｏｒｒ）
　　　ＲＦパワー：１０ｍＷ／ｃｍ3～２００ｍＷ／ｃｍ3（例えば５０ｍＷ／ｃｍ3）
　　　Ｈ2／ＳｉＨ4流量比：１～５００（例えば１５０（Ｈ2：１５０ｃｃｍ、ＳｉＨ4：１ｃｃｍ））
　　　時間：５～１２０秒（例えば、３０秒）
　前処理を行うことによって次のような効果を得ることができる。１つ目は、水素プラズマによるエッチングによって基板表面の炭素汚染層を除去することができるという効果である。２つ目は、ＳｉＨ4を微量添加しているので、ベースコート層１２の表面にＳｉ結晶核サイトが形成され、ベースコート層１２の直上から、結晶性が高い微結晶Ｓｉ膜を成膜できるという効果である。したがって、前処理を好ましくは２５０℃～３００℃の温度で行えば、ベースコート層１２上に高品質な微結晶Ｓｉ膜を成膜するために有利である。
　次に、（ｂ）第１微結晶Ｓｉ膜形成工程として、下記の条件で高温形成微結晶シリコン膜１８ａ’を形成する。
（ｂ）第１微結晶Ｓｉ膜形成工程
　　　温度：２５０℃～３００℃（例えば３００℃）
　　　圧力：５～２０ｍＴｏｒｒ（例えば１０ｍＴｏｒｒ）
　　　ＲＦパワー：１０ｍＷ／ｃｍ3～２００ｍＷ／ｃｍ3（例えば５０ｍＷ／ｃｍ3）
　　　Ｈ2／ＳｉＨ4流量比：１～５０（例えば２０（Ｈ2：４００ｃｃｍ、ＳｉＨ4：２０ｃｃｍ））
　　　膜厚：２０～５０ｎｍ（例えば３０ｎｍ）
　この工程（ｂ）で形成される第１微結晶Ｓｉ膜（高温形成微結晶シリコン膜１８ａ’）は、膜密着性に優れるが、典型的には、その結晶化率が後述する低温形成微結晶シリコン膜１８ｂ’に比べて低い。
　次に、（ｃ）第２微結晶Ｓｉ膜形成工程として、下記の条件で低温形成微結晶シリコン膜１８ｂ’を形成する。なお、（ｃ）第２微結晶Ｓｉ膜形成工程は、（ｂ）第１微結晶Ｓｉ膜形成工程よりも低い成膜温度で行われ、工程（ｃ）の前に、第１微結晶Ｓｉ膜の成膜温度から、より低い成膜温度へと調整する工程が行われる。
（ｃ）第２微結晶Ｓｉ膜形成工程
　　　温度：１７５℃～２２５℃（例えば２００℃）
　　　圧力、ＲＦパワー、Ｈ2／ＳｉＨ4流量比は第１微結晶Ｓｉ膜形成条件と同じ。
　　　膜厚：２０～５０ｎｍ（例えば３０ｎｍ）
　この工程（ｃ）で形成される低温形成微結晶シリコン膜１８ｂ’の結晶化率は、典型的には、高温形成微結晶シリコン膜１８ａ’に比べて高い。
　工程（ｂ）および（ｃ）における、成膜温度の変化を伴う微結晶Ｓｉ膜形成プロセスとしては種々の形態を採用し得る。例えば、３００℃で高温形成（低結晶性）Ｓｉ膜を形成した後に、成膜を続けながら（すなわち、原料ガスの供給を継続しながら）、成膜温度を３００℃から徐々に２００℃へと変えることで低温形成（高結晶性）微結晶Ｓｉ膜を形成する形態であってよい。また、高温形成（低結晶性）微結晶Ｓｉ膜形成後に、原料ガスの供給を停止して成膜を一旦中断し、成膜温度を２００℃まで下げた後に、原料ガスの供給を再開することで低温形成（高結晶性）微結晶Ｓｉ膜を形成するようにしてもよい。
　図３（ａ）～（ｄ）は、微結晶Ｓｉ膜の成膜シーケンスの一例を示す。図３（ａ）は成膜温度（基板温度）の時間変化を示す。また、図３（ａ）に関連付けて、図３（ｂ）にプラズマ発生のためのＲＦパワーの出力を示し、図３（ｃ）および図３（ｄ）に、キャリアガスおよび原料ガスとしての水素ガスとＳｉＨ4ガスの流量を示す。
　図３（ａ）～（ｄ）に示す例では、まず、水素ガスのみを１５０ｃｃｍの流量で供給しながら温度を３００℃まで上昇させる昇温工程ＳＨを行い、その後、３００℃に維持した状態で前処理工程Ｓ０を行う。前処理工程Ｓ０では、水素ガスを４００ｃｃｍの流量で供給するとともに、ＳｉＨ4ガスを１ｃｃｍの流量で供給することによって、その後の微結晶Ｓｉ膜の形成に適した基板表面を形成する。次に、３００℃に維持した状態で第１微結晶Ｓｉ膜形成工程Ｓ１を行う。この工程Ｓ１では、ＳｉＨ4ガスの流量を２０ｃｃｍに設定する。このようにして、比較的高温で例えば３０ｎｍの厚さの第１微結晶Ｓｉ膜を形成した後、温度調整工程Ｓ１２を行う。本例では、温度調整工程Ｓ１２において、ＳｉＨ4ガスの供給を停止しており、微結晶Ｓｉ膜の生成を中断した状態で、温度を３００℃から２００℃へと低下させる。その後、温度を２００℃に維持した状態で第２微結晶Ｓｉ膜形成工程Ｓ２を行う。この工程Ｓ２では、ＳｉＨ4ガスの流量を再び２０ｃｃｍに設定し、比較的低温で例えば３０ｎｍの厚さの第２微結晶Ｓｉ膜を形成する。その後、ＳｉＨ4ガスの供給を停止した状態で２００℃から温度を下げる降温工程ＳＣが行われ、微結晶Ｓｉ膜形成プロセスが終了する。
　成膜温度の制御は、例えば、公知のプラズマＣＶＤ装置において、基板を保持するサセプタ（好適には、冷却水などによる冷却機能付）に接続された、基板温度制御用ヒータなどを適切に駆動することによって実現することができる。
　以上に説明したように、本発明の実施形態では、成膜温度を意図的に変化させて微結晶Ｓｉ膜１８’を形成する。この成膜温度の変化は、連続的に温度が低下するような形成プロセスであってもよく、また、階段状に温度が変化するものであってもよい。本明細書においては、第１の所定温度範囲（典型的には、２５０℃～３００℃）に含まれる任意の温度で行われる微結晶Ｓｉ膜形成プロセスを第１の微結晶Ｓｉ膜形成工程と呼び、第１の所定温度範囲よりも低い第２の所定温度範囲（典型的には、１７５℃～２２５℃）に含まれる任意の温度で行われる微結晶Ｓｉ膜形成プロセスを第２の微結晶Ｓｉ膜形成工程と呼ぶことがある。
　なお、好適な微結晶シリコン膜を形成するためには、Ｈ2／ＳｉＨ4流量比を適切に設定することが好ましい。Ｈ2／ＳｉＨ4流量比は、１～５０であることが好ましく、５～３０であることがさらに好ましい。
　このようにして微結晶シリコン膜１８’を形成した後、図２（ｄ）に示すように、第１ゲート絶縁膜２１’が形成される。この工程において、第１ゲート絶縁膜２１’として、プラズマＣＶＤ法などによって、２０～４００ｎｍ（例えば５０ｎｍ）の厚さのＳｉＮ膜が形成される。
　本実施形態において、微結晶Ｓｉ膜形成工程（図２（ｃ））と第１ゲート絶縁膜形成工程（図２（ｄ））とは連続的に行われ、後述する微結晶Ｓｉ膜のパターニング工程（図４（ａ））の前に、微結晶Ｓｉ膜１８’を全体的に覆う第１ゲート絶縁膜２１’が形成される。これは、微結晶Ｓｉ膜が大気に暴露された場合に、結晶粒界を介して酸素が結晶中に取り込まれ、電気伝導を妨げる要因となることを防ぐためである。微結晶Ｓｉ膜に続いて第１ゲート絶縁膜としてＳｉＮ膜を連続成膜することで、微結晶Ｓｉ膜における結晶粒への酸素の拡散を防止している。このような微結晶Ｓｉ膜と第１ゲート絶縁膜との連続形成プロセスは、例えば、ＳｉＮ用チャンバと、微結晶Ｓｉ用チャンバとを別個に備える装置において、チャンバ間を真空搬送して各膜を成膜することによって実現可能である。
　その後、図４（ａ）に示すように、フォトリソグラフィ法を用いて第１ゲート絶縁膜２１’および微結晶シリコン膜１８’が同工程で所定の形状（典型的には島状）にパターニングされる。これにより、第１ゲート絶縁層２１および微結晶シリコン半導体層１８（高温形成微結晶シリコン層１８ａおよび低温形成微結晶シリコン層１８ｂ）が所定領域に設けられる。
　その後、図４（ｂ）に示すように、第１ゲート絶縁層２１の端部を越えて基板面全体を覆う第２ゲート絶縁層２２が形成される。第２ゲート絶縁層２２は、例えば、プラズマＣＶＤ法を用いて形成された２０～２００ｎｍ（例えば５０ｎｍ）のＳｉＯ2膜である。
　上記の図４（ａ）および（ｂ）に示す工程において、微結晶シリコン半導体層１８は、第１ゲート絶縁層２１によって常に略全体的に覆われているため酸素を吸収しにくい。したがって、電気的特性に優れた微結晶シリコン半導体層１８を得ることができる。
　その後、図４（ｃ）に示すように、ソース電極１４とドレイン電極１６とのそれぞれに対して、コンタクトホール３０がそれぞれ形成される。コンタクトホール３０は、フォトリソグラフィ法により、第１および第２ゲート絶縁層２１、２２ならびに微結晶シリコン半導体層１８を貫通するように形成される。
　さらに図４（ｄ）に示すように、ソース電極１４およびドレイン電極１６にそれぞれ電気的に接続するソース配線４およびドレイン配線６が形成される。また、同じ工程において、ゲート絶縁層２０を介在させて、活性層である微結晶シリコン半導体層１８に対して対向して配置されるゲート電極２が形成される。ゲート電極２、ソース／ドレイン配線４、６は、例えば、Ｔｉ膜（５０～２００ｎｍ）、Ａｌ膜（２００～１００００ｎｍ）、Ｔｉ膜（５０～２００ｎｍ）をスパッタ法により連続的に堆積した後に、フォトリソグラフィ法によりウェットエッチング（硝酸、酢酸、燐酸）を行うことで所望のパターンに形成することができる。
　以上に説明したように、本実施形態では、ベースコート層１２としてのＳｉＯ2膜上に、低結晶性微結晶Ｓｉ膜（高温形成微結晶Ｓｉ膜）１８ａ’を、密着性が良い２５０℃～３００℃で成膜する。その上に高結晶性微結晶Ｓｉ膜（低温形成微結晶Ｓｉ膜）１８ｂ’を１７５℃～２２５℃で成膜する。さらに、この上に第１ゲート絶縁膜２１’を連続成膜する。本実施形態において作製されたＴＦＴ５０では、高結晶性微結晶Ｓｉ層１８ｂがＴＦＴのチャネル層として用いられるため、高い素子特性を発揮することができる。
（実施形態２）
　以下、図５および図６を参照しながら、実施形態２のＴＦＴの製造方法を説明する。なお、図１に示す実施形態１のＴＦＴ５０と同様の構成要素には同じ参照番号を付し、説明を省略する。
　まず、図５（ａ）に示すように、実施形態１と同様に、ガラス基板１０上に下層ベースコート１２ａ（例えば、５０～２００ｎｍのＳｉＮ膜）および上層ベースコート１２ｂ（例えば、１００～４００ｎｍのＳｉＯ2膜）をプラズマＣＶＤ法を用いて形成する。
　次に、図５（ｂ）に示すように、ベースコート層１２の上に、微結晶シリコン膜１８’を形成する。本実施形態においても、成膜温度が異なる２段階の膜形成プロセスが行われ、その結果、高温形成微結晶シリコン膜１８ａ’と、低温形成微結晶シリコン膜１８ｂ’とを含む微結晶シリコン膜１８’が形成される。これらの微結晶シリコン膜は、公知の高密度プラズマＣＶＤ装置（ＩＣＰ方式や表面波プラズマ方式など）を用いて、連続的に形成することができる。以下、より具体的に説明する。
　まず、（ａ）前処理工程として、下記の条件で前処理が行われる。
（ａ）前処理工程
　　温度：２５０℃～３００℃（例えば３００℃）
　　圧力：５～２０ｍＴｏｒｒ（例えば１０ｍＴｏｒｒ）
　　ＲＦパワー：１０ｍＷ／ｃｍ3～２００ｍＷ／ｃｍ3（例えば５０ｍＷ／ｃｍ3）
　　Ｈ2／ＳｉＨ4流量比：１～５００（例えば１５０（Ｈ2：１５０ｃｃｍ、ＳｉＨ4：１ｃｃｍ）
　　時間：５～１２０秒（例えば、３０秒）
　次に、（ｂ）第１微結晶Ｓｉ膜形成工程として、下記の条件で高温形成微結晶シリコン膜１８ａ’を形成する。
（ｂ）第１微結晶Ｓｉ膜形成工程
　　温度：２５０℃～３００℃（例えば３００℃）
　　圧力：５～２０ｍＴｏｒｒ（例えば１０ｍＴｏｒｒ）
　　ＲＦパワー：１０ｍＷ／ｃｍ3～２００ｍＷ／ｃｍ3（例えば５０ｍＷ／ｃｍ3）
　　Ｈ2／ＳｉＨ4流量比：１～５０（例えば、２０（Ｈ2：４００ｃｃｍ、ＳｉＨ4：２０ｃｃｍ）
　　膜厚：２０～５０ｎｍ（例えば３０ｎｍ）
　次に、（ｃ）第２微結晶Ｓｉ膜形成工程として、下記の条件で低温形成微結晶シリコン膜１８ｂ’を形成する。
（ｃ）第２微結晶Ｓｉ膜形成工程
　　温度：１７５℃～２２５℃（例えば２００℃）
　　圧力、ＲＦパワー、Ｈ2／ＳｉＨ4流量比は第１微結晶Ｓｉ膜形成条件と同じ。
　　膜厚：２０～５０ｎｍ（例えば３０ｎｍ）
　本実施形態でも、工程（ｂ）および（ｃ）における微結晶Ｓｉ膜形成プロセスとして、種々の形態を採用し得る。例えば、３００℃で高温形成（低結晶性）微結晶Ｓｉ膜を成膜した後に、成膜を続けながら（すなわち、原料ガスの供給を継続しながら）、成膜温度を３００℃から徐々に２００℃へと変えることで低温形成（高結晶性）微結晶Ｓｉ膜を形成する形態であってよい。また、高温形成（低結晶性）微結晶Ｓｉ膜形成後、原料ガスの供給を停止して成膜を一旦中断し、成膜温度を２００℃まで下げた後に、原料ガスの供給を再開することで低温形成（高結晶性）微結晶Ｓｉ膜を形成してもよい。
　その後、図５（ｃ）に示すように、微結晶シリコン膜１８’上に第１ゲート絶縁膜２１’を形成する。より具体的には、プラズマＣＶＤ法によって、厚さ２０～４００ｎｍ（例えば５０ｎｍ）のＳｉＮ膜を形成する。また、実施形態１と同様に、微結晶シリコン膜１８’と第１ゲート絶縁膜２１’とを、酸素に暴露される工程を挟まないように連続的に形成することによって、酸素吸収による微結晶Ｓｉ膜の電気的性質の劣化を防止することができる。
　その後、実施形態１と同様に、フォトリソグラフィ法を用いて、第１ゲート絶縁膜２１’および微結晶シリコン膜１８’（高温形成微結晶シリコン膜１８ａ’および低温形成微結晶シリコン膜１８ｂ’）が同工程で所定の形状にパターニングされる。これにより、第１ゲート絶縁層２１および微結晶シリコン層１８（高温形成微結晶シリコン層１８ａおよび低温形成微結晶シリコン層１８ｂ）が得られる。
　また、図５（ｄ）に示すように、パターニングされた微結晶シリコン層１８（半導体層１８と呼ぶことがある）および第１ゲート絶縁層２１上に、第２ゲート絶縁層２２が基板面全体を覆うように形成される。第２ゲート絶縁層２２は、例えば、２０～２００ｎｍ（例えば５０ｎｍ）のＳｉＯ2膜をプラズマＣＶＤ法を用いて形成することによって得られる。本実施形態のＴＦＴでも、２段階のプロセスで形成された第１および第２ゲート絶縁層２１、２２から構成されるゲート絶縁層２０が設けられる。
　その後、図５（ｅ）に示すようにゲート電極２が形成される。ゲート電極２は、例えば、厚さ５０～５００ｎｍのＭｏ、Ｗ、ＴａまたはＴｉ（あるいはこれらの合金）からなる金属膜をスパッタ法によって設け、これをフォトリソグラフィ法を用いてパターニングすることで得られる。
　本実施形態では、実施形態１のＴＦＴ５０と異なり、半導体層１８に接続されたソース／ドレイン電極１４、１６が設けられておらず、これらの電極に代えて、高濃度不純物領域が半導体層１８において形成される。このために、まず、図６（ａ）に示すように、ゲート電極２をマスクとして、ドーパントとしてのＰイオン（リンイオン）が半導体層１８に注入される。例えば、Ｐイオンを微結晶Ｓｉ層１８に対して４０～６０ｋｅＶの加速エネルギーで、ドーズ量１～１０×１０15ｃｍ-2となるように注入すればよい。
　これにより、半導体層１８において、ゲート電極２に重なる領域（チャネル領域）に接する領域に、不純物注入領域１８ｎ’が形成される。さらに図６（ｂ）に示すように、レーザ照射による活性化処理を行うことで、半導体層１８のチャネル領域を挟むようにして、低抵抗の高濃度不純物領域１８ｎ（ｎ+型ソース領域およびｎ+型ドレイン領域）が自己整合的に形成される。レーザ照射による熱活性化プロセスは、例えば、温度４５０～５５０℃で２～４時間だけ不純物注入領域１８ｎ’を加熱することにより実行される。
　その後、図６（ｃ）に示すように、ｎ+型ソース領域およびｎ+型ドレイン領域１８ｎのそれぞれに対してコンタクトホール３０が形成される。コンタクトホール３０は、フォトリソグラフィ法を用いて、第１および第２ゲート絶縁層２１、２２を貫通するように形成される。
　さらに、図６（ｄ）に示すように、ｎ+型ソース／ドレイン領域１８ｎに電気的に接続されるソース／ドレイン配線４、６がそれぞれ形成される。ソース／ドレイン配線４、６は、例えば、Ｔｉ膜（厚さ：５０～２００ｎｍ）、Ａｌ膜（厚さ：２００～１００００ｎｍ）、Ｔｉ膜（厚さ５０～２００ｎｍ）をスパッタ法にて形成したあと、フォトリソグラフィ法を用いてパターニングすることで得られる。
　図７は、このようにして作製された本実施形態のＴＦＴ５２の平面図である。なお、図６（ｄ）は、図７に示すＸ－Ｘ’線に沿った断面図に対応する。以上に説明したように、本実施形態でも、実施形態１と同様に、ベースコート層としてのＳｉＯ2膜上に低結晶性微結晶Ｓｉ膜を、密着性が良い２５０℃～３００℃で成膜する。その上に高結晶性微結晶Ｓｉ膜を１７５℃～２２５℃で成膜する。さらに、この上に第１ゲート絶縁膜を連続成膜する。本実施形態によれば、高結晶性微結晶Ｓｉ膜をＴＦＴのチャネル層として用いることにより、高性能ＴＦＴを得ることができる。
（実施形態３）
　以下、図８を参照しながら実施形態３のアクティブマトリクス基板１０３を説明する。本実施形態のアクティブマトリクス基板１０３は、例えば、液晶表示装置に好適に用いられる。
　図８（ａ）および（ｂ）に示すように、アクティブマトリクス基板１０３は、互いに平行に延びる複数のゲート線２ｂｌと、ゲート線２ｂｌと交差する方向に互いに平行に延びる複数のデータ線４ｂｌ（ソース配線４）とを有する。ゲート線２ｂｌとデータ線４ｂｌとによって囲まれた領域が画素領域として規定され、各画素領域に対応するように画素電極３２が設けられている。
　また、ゲート線２ｂｌとデータ線４ｂｌとの交差部近傍にはＴＦＴ５３が設けられている。ＴＦＴ５３と画素電極３２とは電気的に接続されており、ＴＦＴ５３を介して画素電極３２に所定の電圧を印加することができる。画素電極３２に印加される電圧を制御することで、アクティブマトリクス基板１０３上に配置された液晶層（図示せず）の配向状態を制御することができる。
　アクティブマトリクス基板１０３に設けられたＴＦＴ５３は、実施形態１と同様にして作製することができる。ただし、本実施形態では、微結晶Ｓｉ半導体層１８を覆うゲート絶縁層２０を形成し、さらに、この上にゲート電極２を形成した後に、ＴＦＴ５３全体を覆う保護膜としてのパッシベーション膜２４が形成される。パッシベーション膜２４は、例えばＳｉＮ膜から形成される。
　また、本実施形態では、ソース電極１４ａおよびドレイン電極１６ａが、ｎ+アモルファスシリコン層からなるコンタクト層１４ｂ、１６ｂによって覆われており、このコンタクト層１４ｂ、１６ｂと半導体層１８とが接続される。また、ドレイン電極１６ａ側のコンタクト層１６ｂ上では、パッシベーション膜２４が、フォトリソグラフィ工程、及び、プラズマエッチング工程によりエッチングされ除去されている。この部分（以下、ドレイン接続部と呼ぶ）において、ＴＦＴ５３のドレインと画素電極３２とが電気的に接続される。
　その後、スピンコート法を用いて、基板全体に感光性アクリル樹脂を付与することによって、層間絶縁膜２６が形成される。層間絶縁膜２６のドレイン接続部にも、フォトリソグラフィ法などによってコンタクトホール３０が形成される。
　さらに、基板全体に、ＩＴＯ等の透明導電膜をスパッタ法等により製膜し、フォトリソグラフィ法により、所定パターンに形成することによって画素電極３２が形成される。尚、ＩＴＯはドレイン接続部に設けられたコンタクトホール３０を介して、ＴＦＴ５３のドレインに接続されている。
　このようにして形成されたアクティブマトリクス基板１０３を液晶表示装置に用いれば、高精細な表示に対応でき、また、４倍速など高速な表示にも対応できる。
（実施形態４）
　図９（ａ）は、実施形態４のＴＦＴ基板（ＴＦＴ５４）の構成を示す。ＴＦＴ５４が、実施形態１のＴＦＴ５０と異なる点は、不純物（ドーパント）としてのリン（Ｐ）がドーピングされた微結晶シリコン層２８を用いる点である。
　なお、図９（ａ）からわかるように、本実施形態のＴＦＴ５４は、実施形態１のＴＦＴ５０と類似の構造を有しており、微結晶シリコン層２８以外の構成要素は、ＴＦＴ５０と実質的に同一である。したがって、ＴＦＴ５０と実質的に同一の構成要素については同じ参照符号を付すとともに説明を省略する。
　ＴＦＴ５４においても、微結晶シリコン層２８は、高温形成微結晶シリコン層２８ａと、その上に形成された低温形成微結晶シリコン層２８ｂとを含んでいる。また、ＴＦＴ５４では、高不純物濃度ａ－Ｓｉ層１４ｂ、１６ｂ、及び、高温形成微結晶シリコン層２８ａ、低温形成微結晶シリコン層２８ｂにおいてリンが含まれている。
　以下、本実施形態のＴＦＴ５４の製造方法を説明する。
　本実施形態のＴＦＴ５４は、図２（ａ）～（ｄ）および図４（ａ）～（ｄ）を参照しながら説明した、実施形態１のＴＦＴ基板１００と類似の方法によって作製することができる。ただし、本実施形態では、不純物を含む微結晶シリコン層２８を形成するため、微結晶シリコン膜を形成する工程（図２（ｃ）参照）において、リンを含むドーパントガスを導入する。以下、本実施形態における図２（ｃ）に対応する微結晶シリコン膜の形成工程を、より具体的に説明する。
　まず、（ａ）前処理工程として、下記の条件で前処理が行われる。
（ａ）前処理工程：
　　　温度：２５０℃～３００℃（例えば３００℃）
　　　圧力：５～２０ｍＴｏｒｒ（例えば１０ｍＴｏｒｒ）
　　　ＲＦパワー：１０ｍＷ／ｃｍ3～２００ｍＷ／ｃｍ3（例えば５０ｍＷ／ｃｍ3）
　　　Ｈ2／ＳｉＨ4流量比：１～５００（例えば１５０（Ｈ2：１５０ｃｃｍ、ＳｉＨ4：１ｃｃｍ））
　　　時間：５～１２０秒（例えば、３０秒）
　次に、（ｂ）第１微結晶Ｓｉ膜形成工程として、下記の条件で高温形成微結晶シリコン膜を形成する。
　この工程において、微結晶シリコン層を形成するための原料ガスとしてのＳｉＨ4ガスおよびキャリアガスとしてのＨ2ガスに加えて、ホスフィン（ＰＨ3）ガスをドーピングガスとして導入する。なお、ドーピングガスの流量（ＳｉＨ4ガスとＰＨ3ガスとの合計流量に対するＰＨ3ガスの流量比）は、例えば、下記に示す通りに設定される。
（ｂ）第１微結晶Ｓｉ膜形成工程
　　　温度：２５０℃～３００℃（例えば３００℃）
　　　圧力：５～２０ｍＴｏｒｒ（例えば１０ｍＴｏｒｒ）
　　　ＲＦパワー：１０ｍＷ／ｃｍ3～２００ｍＷ／ｃｍ3（例えば５０ｍＷ／ｃｍ3）
　　　Ｈ2／ＳｉＨ4流量比：１～５０（例えば２０（Ｈ2：４００ｃｃｍ、ＳｉＨ4：２０ｃｃｍ））
　　　ＰＨ3／（ＳｉＨ4＋ＰＨ3）：１×１０-6～１×１０-4（例えば、１×１×１０-5）
　　　膜厚：２０～５０ｎｍ（例えば３０ｎｍ）
　この工程（ｂ）で形成される第１微結晶Ｓｉ膜（高温形成微結晶シリコン膜）は、膜密着性に優れるが、典型的には、その結晶化率が後述する低温形成微結晶シリコン膜に比べて低い。
　次に、（ｃ）第２微結晶Ｓｉ膜形成工程として、下記の条件で低温形成微結晶シリコン膜を形成する。なお、（ｃ）第２微結晶Ｓｉ膜形成工程は、（ｂ）第１微結晶Ｓｉ膜形成工程よりも低い成膜温度で行われ、工程（ｃ）の前に、第１微結晶Ｓｉ膜の成膜温度から、より低い成膜温度へと調整する工程が行われる。
（ｃ）第２微結晶Ｓｉ膜形成工程
　　　温度：１７５℃～２２５℃（例えば２００℃）
　　　圧力、ＲＦパワー、Ｈ2／ＳｉＨ4流量比は第１微結晶Ｓｉ膜形成条件と同じ。
　　　ＰＨ3／（ＳｉＨ4＋ＰＨ3）：１×１０-6～１×１０-4（例えば、１×１×１０-5）（第１微結晶Ｓｉ膜形成条件と同じ）
　　　膜厚：２０～５０ｎｍ（例えば３０ｎｍ）
　この工程（ｃ）で形成される低温形成微結晶シリコン膜の結晶化率は、典型的には、高温形成微結晶シリコン膜に比べて高い。
　その後の工程は、図２（ｄ）および図４（ａ）～（ｄ）を用いて説明した工程と同様である。これによって、不純物がドーピングされた微結晶シリコン層２８を活性層として備えるＴＦＴ５４を得ることができる。
　このように、ＴＦＴのチャネルに不純物が含まれる微結晶Ｓｉ層を用いることで、結晶粒界の導電性が向上するので、ＴＦＴ５４の素子特性を向上させることができる。本実施形態では、ＴＦＴ５４のチャネルにおいて、リン（ｎ型不純物）がドープされるが、不純物濃度が高すぎるとオフリークが生じ易くなるので好ましくない。微結晶シリコン層２８におけるリンの不純物濃度は、５×１０16ｃｍ-3～５×１０18ｃｍ-3であることが好ましい。
　図１４は、リンドープによる素子特性向上の様子を示す。図１４に示すように、リンをドープすることによって、不純物をドープしない場合（ノンドープの場合）に比べて、オン電流を増大させることができる。
　次に、図９（ｂ）を参照しながら、本実施形態の変形例のＴＦＴ５６を説明する。ＴＦＴ５６は、実施形態２のＴＦＴ５２と同様の構成を有する。ただし、不純物（ドーパント）としてのリン（Ｐ）がドーピングされた微結晶シリコン層２８を用いる点で異なる。なお、ＴＦＴ５６においても、微結晶シリコン層２８が、高温形成微結晶シリコン層２８ａと、その上に形成された低温形成微結晶シリコン層２８ｂとを含んでおり、これらの両方にリンが含まれている。
　以下、本実施形態の変形例のＴＦＴ５６の製造方法を説明する。
　ＴＦＴ５６は、図５および図６を参照して説明した実施形態２のＴＦＴ５２と類似の方法によって作製することができる。ただし、本実施形態では、微結晶シリコン層に不純物を含ませるために、微結晶シリコン膜を形成する工程（図５（ｂ）参照）において、リンを含むドーパントガスを導入する。以下、図５（ｂ）に対応する微結晶シリコン膜の形成工程をより具体的に説明する。
　まず、（ａ）前処理工程として、下記の条件で前処理が行われる。
（ａ）前処理工程：
　　　温度：２５０℃～３００℃（例えば３００℃）
　　　圧力：５～２０ｍＴｏｒｒ（例えば１０ｍＴｏｒｒ）
　　　ＲＦパワー：１０ｍＷ／ｃｍ3～２００ｍＷ／ｃｍ3（例えば５０ｍＷ／ｃｍ3）
　　　Ｈ2／ＳｉＨ4流量比：１～５００（例えば１５０（Ｈ2：１５０ｃｃｍ、ＳｉＨ4：１ｃｃｍ））
　　　時間：５～１２０秒（例えば、３０秒）
　次に、（ｂ）第１微結晶Ｓｉ膜形成工程として、下記の条件で高温形成微結晶シリコン膜を形成する。この工程において、微結晶シリコン層を形成するために用いるＳｉＨ4ガスおよびキャリアガスとしてのＨ2ガスに加えて、ホスフィン（ＰＨ3）をドーピングガスとして導入する。なお、ドーピングガスの流量は、下記の通りに設定される。
（ｂ）第１微結晶Ｓｉ膜形成工程
　　　温度：２５０℃～３００℃（例えば３００℃）
　　　圧力：５～２０ｍＴｏｒｒ（例えば１０ｍＴｏｒｒ）
　　　ＲＦパワー：１０ｍＷ／ｃｍ3～２００ｍＷ／ｃｍ3（例えば５０ｍＷ／ｃｍ3）
　　　Ｈ2／ＳｉＨ4流量比：１～５０（例えば２０（Ｈ2：４００ｃｃｍ、ＳｉＨ4：２０ｃｃｍ））
　　　ＰＨ3／（ＳｉＨ4＋ＰＨ3）：１×１０-6～１×１０-4（例えば、１×１×１０-5）
　　　膜厚：２０～５０ｎｍ（例えば３０ｎｍ）
　この工程（ｂ）で形成される第１微結晶Ｓｉ膜（高温形成微結晶シリコン膜）は、膜密着性に優れるが、典型的には、その結晶化率が後述する低温形成微結晶シリコン膜に比べて低い。
　次に、（ｃ）第２微結晶Ｓｉ膜形成工程として、下記の条件で低温形成微結晶シリコン膜を形成する。なお、（ｃ）第２微結晶Ｓｉ膜形成工程は、（ｂ）第１微結晶Ｓｉ膜形成工程よりも低い成膜温度で行われ、工程（ｃ）の前に、第１微結晶Ｓｉ膜の成膜温度から、より低い成膜温度へと調整する工程が行われる。
（ｃ）第２微結晶Ｓｉ膜形成工程
　　　温度：１７５℃～２２５℃（例えば２００℃）
　　　圧力、ＲＦパワー、Ｈ2／ＳｉＨ4流量比は第１微結晶Ｓｉ膜形成条件と同じ。
　　　ＰＨ3／（ＳｉＨ4＋ＰＨ3）：１×１０-6～１×１０-4（例えば、１×１×１０-5）（第１微結晶Ｓｉ膜形成条件と同じ）
　　　膜厚：２０～５０ｎｍ（例えば３０ｎｍ）
　その後の工程は、図５（ｃ）～（ｅ）に示した工程と同様であり、ゲート電極２をゲート絶縁膜２０上に形成する。さらに、図６（ａ）および（ｂ）に示すように、リン（Ｐ）イオン注入およびレーザ活性処理を行うことによって、微結晶シリコン層２８に、ｎ+型ソース領域およびｎ+型ドレイン領域２８ｎが形成される。ここで、本実施形態では、微結晶シリコン層２８のチャネル領域２８ｃにおいてもリンが含まれているが、そのドープ量は、ｎ+型ソース領域およびｎ+型ドレイン領域２８ｎにおけるドープ量よりも少ない。
　その後、図６（ｃ）および（ｄ）に示すように、コンタクトホール３０を設け、ソース配線４およびドレイン配線６を形成することによってＴＦＴ５６が完成する。
　このように、実施形態４のＴＦＴ５４、５６では、微結晶シリコン層２８においてｎ型不純物としてのリンがドーピングされている。これによって、素子特性が向上し、特にＬＣＤのＴＦＴ基板として用いる場合に有利である。なお、微結晶シリコン層においてリンをドーピングする方法は、上記の方法に限られず、公知の種々の方法を採用し得る。
（実施形態５）
　図１０（ａ）は、実施形態５のＴＦＴ５８を示す。ＴＦＴ５８では、上記実施形態４のＴＦＴ５２と異なり、微結晶シリコン層３８において、不純物（ドーパント）として、ボロン（Ｂ）がドーピングされている。
　図１０（ａ）からわかるように、本実施形態のＴＦＴ５８は、実施形態１のＴＦＴ５０と類似の構造を有しており、微結晶シリコン層３８以外の構成要素は、ＴＦＴ５０と実質的に同一である。したがって、ＴＦＴ５０と実質的に同一の構成要素については同じ参照符号を付すとともに説明を省略する。
　ＴＦＴ５８においても、微結晶シリコン層３８は、高温形成微結晶シリコン層３８ａと、その上に形成された低温形成微結晶シリコン層３８ｂとを含んでいる。ＴＦＴ５８では、高濃度不純物濃度ａ－Ｓｉ層１４ｂ、１６ｂ、及び、高温形成微結晶シリコン層３８ａおよび低温形成微結晶シリコン層３８ｂの両方においてボロンが含まれている。
　以下、本実施形態のＴＦＴ５８の製造方法を説明する。
　ＴＦＴ５８は、図２および図４を参照して説明した実施形態１のＴＦＴ５０の製造方法と類似の方法によって作製することができる。ただし、本実施形態では、微結晶シリコン層に不純物を含ませるために、微結晶シリコン膜を形成する工程（図２（ｃ）参照）において、ボロンを含むドーパントガスを導入する。以下、図２（ｃ）に対応する微結晶シリコン膜の形成工程をより具体的に説明する。
　まず、（ａ）前処理工程として、下記の条件で前処理が行われる。
（ａ）前処理工程：
　　　温度：２５０℃～３００℃（例えば３００℃）
　　　圧力：５～２０ｍＴｏｒｒ（例えば１０ｍＴｏｒｒ）
　　　ＲＦパワー：１０ｍＷ／ｃｍ3～２００ｍＷ／ｃｍ3（例えば５０ｍＷ／ｃｍ3）
　　　Ｈ2／ＳｉＨ4流量比：１～５００（例えば１５０（Ｈ2：１５０ｃｃｍ、ＳｉＨ4：１ｃｃｍ））
　　　時間：５～１２０秒（例えば、３０秒）
　次に、（ｂ）第１微結晶Ｓｉ膜形成工程として、下記の条件で高温形成微結晶シリコン膜を形成する。この工程において、微結晶シリコン層を形成するために用いるＳｉＨ4ガスおよびキャリアガスとしてのＨ2ガスに加えて、ジボラン（Ｂ2Ｈ6）をドーピングガスとして導入する。なお、ドーピングガスの流量は、下記の通りに設定される。
（ｂ）第１微結晶Ｓｉ膜形成工程
　　　温度：２５０℃～３００℃（例えば３００℃）
　　　圧力：５～２０ｍＴｏｒｒ（例えば１０ｍＴｏｒｒ）
　　　ＲＦパワー：１０ｍＷ／ｃｍ3～２００ｍＷ／ｃｍ3（例えば５０ｍＷ／ｃｍ3）
　　　Ｈ2／ＳｉＨ4流量比：１～５０（例えば２０（Ｈ2：４００ｃｃｍ、ＳｉＨ4：２０ｃｃｍ））
　　　Ｂ2Ｈ6／（ＳｉＨ4＋Ｂ2Ｈ6）：１×１０-6～１×１０-4（例えば、１×１×１０-5）
　　　膜厚：２０～５０ｎｍ（例えば３０ｎｍ）
　この工程（ｂ）で形成される第１微結晶Ｓｉ膜（高温形成微結晶シリコン膜）は、膜密着性に優れるが、典型的には、その結晶化率が後述する低温形成微結晶シリコン膜に比べて低い。
　次に、（ｃ）第２微結晶Ｓｉ膜形成工程として、下記の条件で低温形成微結晶シリコン膜を形成する。なお、（ｃ）第２微結晶Ｓｉ膜形成工程は、（ｂ）第１微結晶Ｓｉ膜形成工程よりも低い成膜温度で行われ、工程（ｃ）の前に、第１微結晶Ｓｉ膜の成膜温度から、より低い成膜温度へと調整する工程が行われる。
（ｃ）第２微結晶Ｓｉ膜形成工程
　　　温度：１７５℃～２２５℃（例えば２００℃）
　　　圧力、ＲＦパワー、Ｈ2／ＳｉＨ4流量比は第１微結晶Ｓｉ膜形成条件と同じ。
　　　Ｂ2Ｈ6／（ＳｉＨ4＋Ｂ2Ｈ6）：１×１０-6～１×１０-4（例えば、１×１×１０-5）（第１微結晶Ｓｉ膜形成条件と同じ）
　　　膜厚：２０～５０ｎｍ（例えば３０ｎｍ）
　この工程（ｃ）で形成される低温形成微結晶シリコン膜の結晶化率は、典型的には、高温形成微結晶シリコン膜に比べて高い。
　上記には、第２微結晶Ｓｉ膜形成工程において、第１微結晶Ｓｉ膜形成工程と同様の条件でジボランガスを導入する形態を説明したが、他の形態であってもよい。
　その後の工程は、図２（ｄ）および図４（ａ）～（ｄ）を用いて説明した工程と同様である。これによって、不純物がドーピングされた微結晶シリコン層３８を活性層として備えるＴＦＴ５８を作製することができる。
　このように、ＴＦＴのチャネルに不純物が含まれる微結晶Ｓｉ層を用いることで、結晶粒界の導電性が向上するので、ＴＦＴ５８の素子特性を向上させることができる。本実施形態では、ＴＦＴ５８のチャネルにおいて、ボロン（ｐ型不純物）がドープされるが、不純物濃度が高すぎるとオフリークが生じ易くなるので好ましくない。微結晶シリコン層３８におけるボロンの不純物濃度は、１×１０17ｃｍ-3～１×１０19ｃｍ-3であることが好ましい。
　次に、図１０（ｂ）を参照しながら、本実施形態の変形例のＴＦＴ５９を説明する。ＴＦＴ５９は、実施形態２のＴＦＴ５２と同様の構成を有する。ただし、不純物（ドーパント）としてのボロン（Ｂ）がドーピングされた微結晶シリコン層３８を用いる点で異なる。なお、ＴＦＴ５９においても、微結晶シリコン層３８が、高温形成微結晶シリコン層３８ａと、その上に形成された低温形成微結晶シリコン層３８ｂとを含んでおり、これらの両方にボロンが含まれている。
　以下、本実施形態の変形例のＴＦＴ５９の製造方法を説明する。
　変形例のＴＦＴ５９は、図５および図６を参照して説明した実施形態２のＴＦＴ５２の製造方法と類似の方法によって作製することができる。
　ただし、本実施形態では、微結晶シリコン層に不純物を含ませるために、微結晶シリコン膜を形成する工程（図５（ｂ）参照）において、ボロンを含むドーピングガスを導入する。なお、ボロンを含む微結晶シリコン膜は、上記と同様にして、微結晶シリコン膜の形成工程においてジボランを原料ガスに含ませることによって得ることができる。
　その後は、図５（ｃ）～（ｅ）に示す工程と同様の工程によって、ゲート電極２をゲート絶縁膜２０上に形成する。さらに、図６（ａ）に示す工程において、リン（Ｐ）イオンを注入する工程に代えて、ボロンイオンを注入する工程を行う。さらに、図６（ｄ）に示すように、イオン注入領域をレーザ光によって活性化することによって、微結晶シリコン層３８中に、ｐ+型ソース領域およびｐ+型ドレイン領域３８ｐが形成される。ここで、本実施形態では、微結晶シリコン層３８のチャネル領域３８ｃにおいてもボロンが含まれているが、そのドープ量は、ｐ+型ソース領域およびｐ+型ドレイン領域３８ｐにおけるドープ量よりも少ない。
　その後、図６（ｃ）および（ｄ）に示すように、コンタクトホール３０を設け、ソース配線４およびドレイン配線６を形成することによってＴＦＴ５９が完成する。
　このように、実施形態５では、微結晶シリコン層においてｐ型不純物としてボロンがドーピングされている。なお、微結晶シリコン層においてボロンをドーピングする方法は、上記の方法に限られず、公知の種々の方法を採用し得る。
（実施形態６）
　本実施形態では、上述のＴＦＴを用いて構成された有機ＥＬパネル２００を説明する。有機ＥＬパネル２００は、実施形態５で説明したボロンを含む微結晶シリコン層３８を活性層として用いるＴＦＴ５８、５９（図１０（ａ）および（ｂ））を用いて構成されていることが好ましい。以下、本実施形態の有機ＥＬパネル２００を具体的に説明する。
　図１１は、有機ＥＬパネル２００の１画素に対応する構成を示す回路図である。また、図１２は、より具体的な素子構成を示す平面図である。有機ＥＬパネル２００は、発光素子である有機ＥＬ素子４８と、有機ＥＬ素子４８に接続されたドライバＴＦＴ４０Ｂと、ドライバＴＦＴ４０Ｂのゲートに接続されたスイッチングＴＦＴ４０Ａとを有している。
　スイッチングＴＦＴ４０Ａのゲートには走査線４２ｂｌが接続され、ソースにはデータ線４３ｂｌが接続されている。走査線４２ｂｌを用いて（より具体的には、走査線４２ｂｌ（ゲート電極４２）に電圧“－Ｖ”を印加して）、スイッチングＴＦＴ４０Ａをオン状態に設定したとき、スイッチングＴＦＴ４０Ａのドレインには、データ線４３ｂｌから信号電圧（Ｖｓｉｇ）が付与される。
　スイッチングＴＦＴ４０Ａのドレインは、ドライバＴＦＴ４０Ｂのゲートに接続されている。また、ドライバＴＦＴ４０Ｂのソース電極４４には、供給線４４ｂｌが接続されている。スイッチングＴＦＴ４０Ａを用いて、ドライバＴＦＴ４０Ｂのゲートに信号電圧（Ｖｓｉｇ）が印加されると、供給線４４ｂｌから、ドライバＴＦＴ４０Ｂを介して有機ＥＬ素子４８およびカソード４９Ｂへと電流が流れる。これにより有機ＥＬ素子４８を所望の強度で発光させることができる。
　また、スイッチングＴＦＴ４０Ａのドレインと、ドライバＴＦＴ４０Ｂのドレインとの間において、誘電層を介して重なるように配置された一対の電極４５、４６から構成される保持容量が形成されている。この一対の電極４５、４６は、図１２に示すように、ドライバＴＦＴ４０Ｂのゲート電極の延長部４５と、ドライバＴＦＴ４０Ｂのドレイン電極の延長部４６とからなる。
　スイッチングＴＦＴ４０Ａがオン状態の時、保持容量には、電荷が蓄積される。一方、スイッチングＴＦＴ４０Ａがオフ状態の時、上記のように保持容量が接続されているので、ドライバＴＦＴ４０Ｂのゲート電圧は、信号電圧Ｖｓｉｇに保たれる。したがって、スイッチングＴＦＴ４０Ａがオフ状態であっても、有機ＥＬ素子の発光状態は維持される。
　図１２に示されるように、スイッチングＴＦＴ４０ＡおよびドライバＴＦＴ４０Ｂは、半導体層として微結晶シリコン層３８を含んでいる。なお、本実施形態では、ＴＦＴの半導体層は、アモルファスシリコン層およびｐ+アモルファスシリコンも含んでいる。以下、図１２に示す有機ＥＬパネルの製造方法を説明する。
　まず、スイッチングＴＦＴ４０Ａのソース電極４３、ドレイン電極、データ線４３ｂｌ、ドライバＴＦＴ４０Ｂのソース電極４４、ドレイン電極、供給線４４ｂｌなどを含む、ソースメタル層を基板上に形成する。このとき、ドライバＴＦＴ４０Ｂのドレイン電極の延長部４６として、保持容量を形成するための容量電極もソースメタル層によって同時に形成される。なお、ソースメタル層は、金属膜、続いて、稿不純物濃度のａ－Ｓｉ層を形成した後、公知の方法によりパターニングすることによって得ることができる。
　その後、微結晶シリコン膜を形成する。微結晶シリコン膜は、実施形態５において示したのと同様に、ボロンをドーピングするとともに、高温成膜プロセスと低温成膜プロセスとを含む成膜プロセスによって形成される。続いて、第１ゲート絶縁膜２１を形成する。
　その後、フォトリソグラフィを用いて、第１ゲート絶縁膜２１、および微結晶シリコン膜をパターニングする。その後、第２ゲート絶縁膜２２を形成する。
　その後、スイッチングＴＦＴ４０Ａの近傍において、第２ゲート絶縁膜２２に第１コンタクトホール３１を設け、ソースメタル層の一部を露出させる。第１コンタクトホール３１は、フォトリソグラフィ工程およびプラズマエッチング工程を用いて形成することができる。
　さらに、スイッチングＴＦＴ４０Ａのゲート電極４２、走査線４２ｂｌ、ドライバＴＦＴ４０Ｂのゲート電極４２、補助容量対向電極４５などを含むゲートメタル層を形成する。ゲートメタル層は、金属膜を形成した後に、公知のパターニングプロセスを行うことによって得ることができる。なお、第１コンタクトホール３１の内部では、露出したソースメタル層表面と、ゲートメタル層とが接することで、これらの電気的接続が得られる。
　その後、図１３に示すように、窒化シリコン膜などからなるＴＦＴ保護層としてのパッシベーション膜２４が形成され、さらに、その上に、ポリイミドなどからなる絶縁性の平坦化膜２６が形成される。
　また、これらの絶縁層２４、２６を貫通する第２コンタクトホール３０が、ドライバＴＦＴ４０Ｂのドレイン上に設けられる。第２コンタクトホール３０は、フォトリソグラフィ工程およびプラズマエッチング工程を用いて形成することができる。
　その後、ＩＴＯなどからなる透明導電性膜を例えばスパッタ法で形成し、これをフォトリソグラフィ法によって所定の形状にパターニングすることで、画素電極４７を得ることができる。
　また、ポリイミド膜を形成し、素子形成領域をフォトリソグラフィ法によって選択的にエッチングすることによってエッジカバーを形成する。その後、エッジカバーによって囲まれる素子形成領域において、有機ＥＬ層４８が形成される。有機ＥＬ層４８は、マスク蒸着法を用いて、青、赤、緑の画素（発光領域）を含むように形成される。
　さらに、有機ＥＬ層４８を覆うように、銀やマグネシウム合金を蒸着することによって陽極４９が形成される。これによって、有機ＥＬパネル２００が得られる。
　図１３は、有機ＥＬパネル２００の駆動用ＴＦＴなどを示す断面図であり、図１２に示すＡ－Ｂ－Ｃ線に対応する部分を示す。図１３に示すように、ＴＦＴは、トップゲート構造を有しており、微結晶シリコン層３８の上層に第１および第２絶縁膜を介してゲート電極４２’が形成されている。本実施形態の有機パネル２００では、このようなトップゲート構造を有するＴＦＴを用いることが好ましい。
　有機ＥＬパネル２００において、ＴＦＴのチャネル（微結晶シリコン層３８）における移動度は、例えば２～１０ｃｍ2／Ｖ・ｓｅｃである。このようなＴＦＴを用いれば、高精細（２ｋ×４ｋ）・高速表示（２倍速表示、４倍速表示）に対応した有機ＥＬディスプレイパネルを得ることができる。
　以上、本発明の実施形態を説明したが、種々の改変が可能であることは言うまでもない。例えば、成膜温度を３段階以上に設定することで、３層以上の微結晶シリコン層を含む半導体層を形成してもよい。
　本発明を用いて作製されたＴＦＴ基板は、種々の電気機器に好適に用いられる。例えば、本発明の方法を用いて作製されたＴＦＴ基板と対向基板との間に液晶層を保持させることによって液晶表示装置を作製することができる。液晶表示装置は、ＶＡ（Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モードあるいは横電界モードのいずれのモードで動作するものであってもよい。また、上述のように有機ＥＬ表示装置を作製することも可能である。上記のように有機ＥＬ表示装置では、一般に、画素毎に発光素子が構成されている。各発光素子は、有機ＥＬ層、スイッチング用ＴＦＴおよび駆動用ＴＦＴを備えている。このスイッチング用ＴＦＴおよび駆動用ＴＦＴに本発明の実施形態によるＴＦＴを適用することができる。さらに、ＴＦＴをアレイ状に並べて選択トランジスタとして用いる記憶素子（半導体薄膜メモリ）に適用することもできる。また、太陽電池に適用することもできる。
　本発明の実施形態による半導体装置は、液晶表示装置などの表示装置を構成するアクティブマトリクス基板などに設けられる半導体素子（ＴＦＴなど）を製造するために好適に利用され得る。
　２　ゲート電極
　４　ソース配線
　６　ドレイン配線
　１０　基板
　１２　ベースコート層
　１４　ソース電極
　１６　ドレイン電極
　１８、２８、３８　微結晶Ｓｉ半導体層
　１８ａ、２８ａ、３８ａ　高温形成（低結晶性）微結晶Ｓｉ層
　１８ｂ、２８ｂ、３８ｂ　低温形成（高結晶性）微結晶Ｓｉ層
　２０　ゲート絶縁層
　２１　第１ゲート絶縁層
　２２　第２ゲート絶縁層
　３０　コンタクトホール
　５０　ＴＦＴ
　１００　ＴＦＴ基板
　２００　有機ＥＬパネル

Claims (15)

  1. 　基板に支持された半導体素子を備える半導体装置の製造方法であって、
    　　主面を有する前記基板を用意する工程と、
    　　前記基板の前記主面上に、Ｓｉを含む原料ガスを供給しながら第１の温度で第１の微結晶Ｓｉ層を形成する工程と、
    　　前記第１の微結晶Ｓｉ層を形成する工程の後に続いて、前記第１の微結晶Ｓｉ層の上に、Ｓｉを含む原料ガスを供給しながら前記第１の温度よりも低い第２の温度で第２の微結晶Ｓｉ層を形成する工程と
    　を包含する、半導体装置の製造方法。
  2. 　前記第１の温度は、２５０℃以上３００℃以下である請求項１に記載の半導体装置の製造方法。
  3. 　前記第２の温度は、１７５℃以上２２５℃以下である請求項１または２に記載の半導体装置の製造方法。
  4. 　前記第２の微結晶Ｓｉ層を形成する工程の後に絶縁層を形成する工程をさらに包含する請求項１から３のいずれかに記載の半導体装置の製造方法。
  5. 　前記絶縁層を形成する工程は、前記第２の微結晶Ｓｉ層を形成する工程に続いて連続的に行われる請求項４に記載の半導体装置の製造方法。
  6. 　前記第１および第２の微結晶Ｓｉ層をパターニングする工程をさらに包含し、前記パターニングする工程において、前記絶縁層も同時にパターニングされる請求項５に記載の半導体装置の製造方法。
  7. 　前記パターニングされた第１および第２の微結晶Ｓｉ層および前記絶縁層の上に、更なる絶縁層を形成する工程をさらに包含する請求項６に記載の半導体装置の製造方法。
  8. 　互いに対して分離して配置され、かつ、前記第１および第２の微結晶Ｓｉ層を含む半導体層と電気的に接続されるようにソース電極およびドレイン電極を形成する工程と、
    　前記絶縁層を介在させて前記半導体層と対向するようにゲート電極を形成する工程と
    　をさらに包含する請求項４から７のいずれかに記載の半導体装置の製造方法。
  9. 　前記基板の前記主面は、酸化シリコン層から形成されている請求項１から８のいずれかに記載の半導体装置の製造方法。
  10. 　前記第１の微結晶Ｓｉ層を形成する工程および前記第２の微結晶Ｓｉ層を形成する工程は、前記原料ガスとともにドーピングガスを供給する工程を包含する、請求項９に記載の半導体装置の製造方法。
  11. 　前記ドーピングガスは、リンを含む、請求項１０に記載の半導体装置の製造方法。
  12. 　前記ドーピングガスは、ボロンを含む、請求項１０に記載の半導体装置の製造方法。
  13. 　基板表面を有する基板と、
    　前記基板上に設けられ、第１の微結晶Ｓｉ層と第２の微結晶Ｓｉ層とを含む半導体層と、
    　前記半導体層を少なくとも部分的に覆う絶縁層と、
    　前記絶縁層を介して、前記半導体層に対向して配置されるゲート電極と、
    　前記半導体層と電気的に接続されたソース電極およびドレイン電極と
    　を備える微結晶Ｓｉ－ＴＦＴ基板であって、
    　前記第１の微結晶Ｓｉ層の前記基板表面との膜密着性は、前記第２の微結晶Ｓｉ層の前記基板表面との膜密着性よりも高く、
    　前記第１の微結晶Ｓｉ層が、前記基板表面と少なくとも部分的に接している、微結晶Ｓｉ－ＴＦＴ基板。
  14. 　前記第１の微結晶Ｓｉ層の結晶性は、前記第２の微結晶Ｓｉ層の結晶性よりも低い請求項１３に記載の微結晶Ｓｉ－ＴＦＴ基板。
  15. 　前記絶縁層は、前記半導体層と同じ平面形状を有する第１絶縁層と、前記第１絶縁層の端部を越えるように前記第１絶縁層を覆う第２絶縁層とを有する請求項１３または１４に記載の微結晶Ｓｉ－ＴＦＴ基板。
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