KR20120088037A - 박막 트랜지스터 기판 및 이의 제조 방법 - Google Patents
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Abstract
박막 트랜지스터 기판 및 이의 제조 방법을 개시한다. 본 발명의 박막 트랜지스터 기판은 기판 상에 형성된 게이트 전극, 상기 게이트 전극 상에 상기 게이트 전극과 중첩되도록 형성되며 다결정 실리콘을 포함하는 액티브층, 상기 액티브층 상에 상기 게이트 전극을 중심으로 양쪽으로 분리되어 형성된 제1 오믹 콘택층, 상기 제1 오믹 콘택층 상에 형성된 제2 오믹 콘택층 및 상기 제2 오믹 콘택층 상에 형성된 소스 전극 및 드레인 전극을 포함한다.
Description
본 발명은 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.
일반적으로, 박막 트랜지스터는 액정 표시 장치나 유기 발광 다이오드 등의 디스플레이 장치에서 각 화소를 독립적으로 구동하기 위해 사용된다.
종래 디스플레이의 구동 및 스위칭 소자로서 대표적인 것이 비정질 실리콘 박막 트랜지스터(a-Si TFT)이다. 비정질 실리콘 박막 트랜지스터는 대형 기판 상에서 균일하게 소자 특성을 얻을 수 있는 장점이 있으나, 전자 이동도가 낮고 동작을 계속함에 따라 소자 특성이 열화되어 신뢰성이 낮다. 따라서, 비정질 실리콘 박막 트랜지스터는 계속 전류를 흘려 보내면서 동작하는 유기 발광 디스플레이(OLED)에는 그 적용이 힘들다.
최근에는 고화질의 표시품질이 요구됨에 따라 비정질 실리콘 박막 트랜지스터 대비 월등히 높은 성능을 갖는 소자로서 다결정 실리콘 박막 트랜지스터(poly-Si TFT)를 채용하고 있다.
비정질 실리콘 박막 트랜지스터의 경우 접촉 저항을 줄이기 위해 반도체층 위에 도핑된 a-Si을 증착시켜 전자가 큰 손실없이 이동할 수 있도록 한다. 그러나, 다결정 실리콘 박막 트랜지스터의 경우 액티브층과 도핑된 a-Si를 접합시키면 전자 장벽이 커서 전자의 손실을 초래하게 되고, 이로 인해 온 전류(on current)가 감소한다. 또한, 다결정 실리콘 박막 트랜지스터는 오프 전류(off current)가 비정질 실리콘 박막 트랜지스터 대비 높기 때문에 오프 상태에서 화소가 어느 정도 충전되어 색이 명확히 구현되지 않는 현상이 나타난다. 따라서, 다결정 실리콘 박막 트랜지스터를 채용하기 위해서는 온 전류는 증가시키는 한편 오프 전류는 감소시키는 것이 필요하다.
본 발명이 해결하려는 과제는 전자 이동도가 높아 온 전류가 증가하는 한편, 오프 전류는 감소하는 박막 트랜지스터 기판을 제공하는 것이다.
본 발명이 해결하려는 다른 과제는 상기 박막 트랜지스터 기판의 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위해 본 발명의 일 실시예에 따른 박막 트랜지스터기판은, 기판 상에 형성된 게이트 전극, 상기 게이트 전극 상에 상기 게이트 전극과 중첩되도록 형성되며 다결정 실리콘을 포함하는 액티브층, 상기 액티브층 상에 상기 게이트 전극을 중심으로 양쪽으로 분리되어 형성된 제1 오믹 콘택층, 상기 제1 오믹 콘택층 상에 형성된 제2 오믹 콘택층 및 상기 제2 오믹 콘택층 상에 형성된 소스 전극 및 드레인 전극을 포함한다.
상기 과제를 해결하기 위해 본 발명의 일 실시예에 따른 박막 트랜지스터기판의 제조 방법은, 기판 상에 게이트 전극을 형성하는 게이트 전극 형성 단계, 상기 게이트 전극 상에 게이트 절연막, 다결정 실리콘막, 도핑된 제1 실리콘막 및 도핑된 제2 실리콘막을 순차적으로 적층하는 다층막 형성 단계, 상기 다결정 실리콘막을 패터닝하여 액티브층을 형성하는 단계 및 상기 액티브층의 소정 영역이 노출되도록 상기 도핑된 제1 실리콘막 및 도핑된 제2 실리콘막을 패터닝하여 제1 오믹 콘택층 및 제2 오믹 콘택층을 형성하는 콘택층 형성 단계를 포함한다.
기타 실시예들의 구체적인 사항들을 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예에 따른 박막 트랜지스터 기판은 콘택층의 밴드 갭 에너지와 액티브층의 밴드 갭 에너지 차를 줄여 전자의 이동도 및 온 전류를 증가시킨다. 따라서, 박막 트랜지스터의 전기적 특성이 향상된다.
본 발명의 실시예에 따른 박막 트랜지스터 기판은 누설 전류(leakage current) 및 오프 전류를 감소시켜 표시 화면에 색이 명확히 구현되도록 한다.
본 발명에 따른 효과는 이상에서 예시된 내용으로 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터를 포함하는 박막 트랜지스터 기판의 평면도이다.
도 2는 도 1의 I - I´ 선을 따라 절단한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법의 공정 순서도이다.
도 4 내지 도 10은 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법의 공정 단계별 단면도들이다.
도 2는 도 1의 I - I´ 선을 따라 절단한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법의 공정 순서도이다.
도 4 내지 도 10은 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법의 공정 단계별 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 다른 정의가 없다면 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터 기판에 대해 설명한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 평면도이고, 도 2는 도 1의 박막 트랜지스터 기판을 I - I´선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 절연 기판(10), 게이트 전극(26), 게이트 절연막(30), 액티브층(active layer)(40), 제1 오믹 콘택층(ohmic contact layer)(55a, 56a), 제2 오믹 콘택층(55b, 56b), 소스 전극(65), 드레인 전극(66), 보호막(70) 및 화소 전극(82)을 포함한다.
절연 기판(10)은 투명한 절연 물질로 이루어져 있으며, 예를 들어 유리 또는 플라스틱 등으로 형성될 수 있다. 절연 기판(10) 상에 게이트선(22) 및 데이터선(62)이 형성되어 있을 수 있다. 게이트선(22)은 제1 방향, 예를 들어 가로 방향으로 뻗어 있으며, 게이트 신호를 전달하는 역할을 한다. 또한, 절연 기판(10)은 게이트선(22)과 평행하게 형성되어 있는 유지 전극(미도시) 및 유지 전극선(미도시)을 포함할 수 있다. 데이터선(62)은 제2 방향, 예를 들어 세로 방향으로 형성되어 게이트선(22)과 교차하며 화소를 정의할 수 있다. 게이트선(22) 및 데이터선(62)은 크롬, 몰리브덴 계열의 금속, 탄탈륨 및 티타늄 등 내화성 금속으로 이루어질 수 있으며, 내화성 금속 따위의 하부막(미도시)과 그 위에 위치한 저저항 물질 상부막(미도시)으로 이루어진 다층막 구조를 가질 수 있다.
게이트 전극(26)은 절연 기판(10) 상에 형성되며, 게이트선(22)에 연결되어 돌기 형태로 형성될 수 있다. 게이트 전극(26)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등으로 이루어질 수 있다. 또한, 게이트 전극(26)은 물리적 성질이 다른 두 개의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어지고, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어질 수 있다.
게이트 절연막(30)은 게이트선(22) 및 게이트 전극(26)을 덮도록 게이트선(22) 및 게이트 전극(26) 상에 형성된다. 게이트 절연막(30)은 질화 실리콘(SiNx) 또는 산화 실리콘 등으로 이루어질 수 있다. 게이트 절연막(30)은 박막 트랜지스터 채널에서 전자의 이동도를 증가시키며, 외부로 누설되는 전류를 감소시키는 역할을 한다.
액티브층(40)은 게이트 전극(26)과 중첩되도록 게이트 절연막(30) 상에 다결정 실리콘으로 형성된다.
액티브층(40)이 다결정 실리콘으로 형성되므로 비정질 실리콘으로 형성되는 경우보다 전자 이동도가 증가하여 트랜지스터의 전기적 특성이 향상될 수 있다. 또한, 수십에서 수백 cm2/Vs의 높은 전자 이동도를 갖기 때문에 고화질 디스플레이에 적용할 수 있는 성능을 갖고, 동작에 따른 열화 특성이 개선될 수 있다.
액티브층(40)은 비정질 실리콘막을 플라즈마 화학 기상 증착(plasma chemical vapor deposition, PECVD) 또는 저압 기상 증착(low pressure CVD) 등의 방법으로 증착한 후 이를 다시 결정화하는 방법에 의해 형성될 수 있다. 상기 결정화 방법은 당업계에 공지된 방법을 사용할 수 있으며, 구체적으로 레이저 열처리(laser annealing), 고상 결정화(solid phase crystallization) 또는 금속유도 결정화(metal induced crystallization)등의 방법을 사용할 수 있다.
액티브층(40)은 섬형, 선형 등과 같이 다양한 형상을 가질 수 있으며, 도 2는 게이트 절연막(30) 상에 섬형으로 형성된 경우를 예시한다.
제1 오믹 콘택층(55a, 56a)은 액티브층(40) 상에 형성되고, 제2 오믹 콘택층(55b, 56b)은 제1 오믹 콘택층(55a, 56a) 상에 형성된다. 즉, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 오믹 콘택층이 이중층으로 형성되어 있다.
제1 오믹 콘택층(55a, 56a)과 제2 오믹 콘택층(55b, 56b)은 실리콘을 포함하며, 제1 오믹 콘택층(55a, 56a)은 제2 오믹 콘택층(55b, 56b)보다 밴드 갭(band gap)이 작을 수 있다. 제1 오믹 콘택층(55a, 56a)이 제2 오믹 콘택층(55b, 56b)보다 밴드 갭이 작은 경우 액티브층(40)과 제1 오믹 콘택층(55a, 56a)의 밴드 갭 차가 액티브층(40)과 제2 오믹 콘택층(55b, 56b)의 밴드 갭 차보다 감소되어 전자 장벽이 감소한다. 결과적으로 전자가 액티브층(40)에서 소스 전극(65) 및 드레인 전극(65)으로 이동시 전자의 이동도가 증가하고 온 전류도 증가하여 트랜지스터의 전기적 특성이 향상될 수 있다. 여기서, 밸런스 밴드는 전자들이 구속되어 있는 에너지 대역을 의미하고, 컨덕션 밴드는 전자들이 자유롭게 이동이 가능한 에너지 대역을 의미하며, 상기 밴드 갭은 상기 밸런스 밴드 및 컨덕션 밴드 사이의 에너지 준위의 차이값을 의미한다.
제1 오믹 콘택층(55a, 56a)의 밴드 갭은 1.1 eV 내지 1.5 eV 일 수 있다.
액티브층(40)이 다결정 실리콘으로 형성되는 경우 액티브층(40)의 밴드 갭은 약 1.1 eV 이다. 한편, 비정질 실리콘(amorphous silicon, a-Si)의 밴드 갭은 1.6 eV 이상으로 액티브층(40)과 약 0.5 eV 이상의 밴드 갭 차가 존재한다. 따라서, 다결정 실리콘으로 형성된 액티브층 상에 불순물이 도핑된 비정질 실리콘층을 형성하는 경우 전자 장벽이 커져 전자의 이동도가 감소하게 된다. 본 발명의 일 실시예에 따른 제1 오믹 콘택층(55a, 56a)의 밴드 갭은 1.1 eV 내지 1.5 eV로 액티브층(40)의 밴드 갭보다는 높지만 비정질 실리콘의 밴드 갭보다는 낮다. 따라서, 액티브층(40)과 제1 오믹 콘택층(55a, 56a)의 밴드 갭 차는 액티브층(40)과 제2 오믹 콘택층(55b, 56b)의 밴드 갭 차보다 감소되고 이에 따라 전자 장벽이 감소한다. 결과적으로 전자의 이동도가 증가하고 온 전류도 증가하여 트랜지스터의 전기적 특성이 향상될 수 있다.
제1 오믹 콘택층(55a, 56a)은 결정을 포함하는 도핑된 실리콘으로 형성될 수 있다.
다결정 실리콘과 비정질 실리콘은 격자구조에 차이가 있다. 따라서, 액티브층(40)이 다결정 실리콘으로 형성되는 경우 오믹 콘택층을 결정성이 없는 비정실 실리콘으로 형성하는 경우 격자구조 차이로 인한 stress 차이가 발생하여 온 전류가 저하되는 한편, 막 사이의 접촉 특성도 저하된다. 본 발명의 일 실시예에 따른 박막 트랜지스터의 제1 오믹 콘택층(55a, 56a)은 결정성을 갖는 도핑된 실리콘으로 형성되어 액티브층(40)을 형성하는 다결정 실리콘과 격자 구조의 차이를 줄여 온 전류의 손실을 감소시킬 수 있다.
구체적으로, 제1 오믹 콘택층(55a, 56a)은 도핑된 미세결정 실리콘으로 형성될 수 있다. 상기 미세결정 실리콘(microcrystalline silicon, mc-Si)은 비정질 매트릭스(matrix)안에 결정 입자들이 분산되어 있는 형태로 결정 입자의 크기는 다결정 실리콘 결정(grain)의 결정립(grain boundary)에 비해 수 μm로 매우 작다. 상기 미세결정 실리콘은 어느 정도 결정화도를 가지고 있으므로 상기 다결정 실리콘과의 격자 구조의 차이를 줄여 온 전류의 손실을 감소시킬 수 있다.
제2 오믹 콘택층(55b, 56b)은 제1 오믹 콘택층(55a, 56a) 상에 불순물이 도핑된 비정질 실리콘으로 형성될 수 있다.
액티브층(40)이 다결정 실리콘으로 형성되는 경우 비정질 실리콘으로 형성되는 경우보다 누설 전류(leakage current)가 100배 내지 1000배 정도 높다. 이로 인해 오프 전류가 증가하여 오프 상태일 때 화소가 충전되어 색이 명확이 구현되지 않는다. 상기 오프 전류에 영향을 미치는 것은 정공(hole)이다. 제2 오믹 콘택층(55b, 56b)의 도핑된 비정질 실리콘은 높은 밴드 갭을 가지고 있어 정공의 이동을 방해한다. 따라서, 오프 전류를 감소시켜 디스플레이 장치에서 색이 명확히 구현되도록 할 수 있다.
제1 오믹 콘택층(55a, 56a) 및 제2 오믹 콘택층(55b, 56b)은 섬형, 선형 등과 같이 다양한 형상을 가질 수 있으며, 예를 들어 도 2에 도시된 바와 같이 섬형인 경우 제1 오믹 콘택층(55a, 56a) 및 제2 오믹 콘택층(55b, 56b)은 드레인 전극(66) 및 소스 전극(65) 아래에 위치할 수 있다.
소스 전극(65)은 제1 오믹 콘택층(55a, 56a) 및 게이트 절연막(30) 상에 형성되며, 데이터선(62)의 분지로 제2 오믹 콘택층(55b, 56b)의 상부까지 연장되어 있는 형태이다. 소스 전극(65)은 액티브층(40)과 적어도 일부분이 중첩된다.
드레인 전극(66)은 소스 전극(65)과 이격되어 소스 전극(65)의 반대쪽 제2 오믹 콘택층(55b, 56b) 및 게이트 절연막(30) 상에 형성된다. 드레인 전극(66)은 게이트 전극(26)을 중심으로 소스 전극(65)과 대향하며 액티브층(40)과 적어도 일부분이 중첩된다. 소스 전극(65) 및 드레인 전극(66)의 사이의 노출된 액티브층(40)에는 전자들이 쉽게 이동될 수 있는 채널이 형성될 수 있다.
보호막(70)은 데이터선(62), 소스 전극(65), 드레인 전극(66) 및 노출된 액티브층(40) 상에 형성되어 있으며, 절연막으로 이루어진다. 보호막(70)은 질화 실리콘 또는 산화 실리콘으로 이루어진 무기물, 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기물 또는 플라스마 화학 기상 증착으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등으로 형성될 수 있다. 또한, 보호막(70)은 유기막의 우수한 특성을 살리면서도 노출된 액티브층(40)을 보호하기 위하여 하부 무기막과 상부 유기막의 이중막 구조를 가질 수 있다. 보호막(70)에는 드레인 전극(66)을 노출시키는 컨택홀(76)이 형성되어 있다.
화소 전극(82)은 보호막(70)의 위에 형성되며, 각 화소마다 컨택홀(76)을 통하여 박막 트랜지스터의 드레인 전극(66)과 전기적으로 연결된다. 즉, 화소 전극(82)은 컨택홀(76)을 통하여 드레인 전극(66)과 물리적?전기적으로 연결되어 드레인 전극(66)으로부터 데이터 전압을 인가받는다. 화소 전극(82)은 투명한 도전성 물질, 예를 들어 ITO 또는 IZO 등으로 형성될 수 있다. 화소 전극(82) 및 보호막(70) 위에는 액정 분자들을 배향할 수 있는 배향막(미도시)이 도포될 수 있다.
이하, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대하여 도 3 내지 10을 참조하여 상세히 설명한다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 공정 순서도이며, 도 4 내지 도 10은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 공정 단계별 단면도들이다.
도 3을 참조하면, 본 발명의 일 실시예에 의한 박막 트랜지스터의 제조 방법은 게이트 전극 형성 단계(S10), 다층막 형성 단계(S20), 액티브층 형성 단계(S30), 도전막 형성 단계(S40) 및 콘택층 형성 단계(S50)를 포함한다.
게이트 전극 형성 단계(S10)는 도 4에 도시된 바와 같이, 기판(10) 상에 게이트 전극(26)을 형성하는 단계이다.
구체적으로, 기판(10) 상에 예를 들어, 스퍼터링 등의 방법으로 금속층을 형성하고 상기 금속층을 포토리소그래피(photolithography) 공정을 이용하여 패터닝하여 게이트 전극(26)을 형성하는 단계이다.
기판(10)은 유리, 석영 또는 플라스틱 등의 절연 기판일 수 있으며, 금속층은 알루미늄과 알루미늄 합금 등 알루미늄 계열의 금속, 은과 은 합금 등 은 계열의 금속, 구리와 구리 합금 등 구리 계열의 금속, 몰리브덴과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어질 수 있다.
다층막 형성 단계(S20)는 도 5에 도시된 바와 같이, 게이트 전극(26) 상에 게이트 절연막(30), 다결정 실리콘막(41), 도핑된 제1 실리콘막(51´) 및 도핑된 제2 실리콘막(52´)을 형성하는 단계이다.
구체적으로, 게이트 전극(26)의 상부에 산화막 또는 질화막 등의 게이트 절연막(30), 다결정 실리콘막(41), 결정을 포함하는 도핑된 제1 실리콘막(51´) 및 도핑된 제2 실리콘막(52´)을 플라즈마 화학 기상 증착 등의 방법으로 순차적으로 적층하는 단계이다.
다결정 실리콘막(41)은 다결정 실리콘을 직접 증착하여 형성하거나 비정질 실리콘을 소정의 방법으로 증착한 후, 이를 다시 결정화하는 방법을 사용할 수 있다. 상기 결정화 방법은 당업계에 공지된 방법을 사용할 수 있으나, 도 6 및 도 7에 도시된 바와 같이, 게이트 절연막(30) 상에 비정질 실리콘막(41´)을 플라즈마 화학 기상 증착 등의 방법으로 형성하고 이를 열처리하여 다결정 실리콘막(41)을 형성할 수 있다. 상기 열처리는 유기 기판 등에 손상을 주지 않는 레이저를 이용한 방법으로 수행될 수 있다. 레이저에 의한 열처리 방법은 구체적으로, 도 6에 도시된 바와 같이 비정질 실리콘막(41´)에 국부적으로 높은 에너지의 레이저를 조사하는 것이다. 레이저 빔은 비정질 실리콘막(41´)을 순간적으로 가열하여 액체 상태로 용융시킨다. 용융된 비정실 실리콘은 다시 고체가 되는 과정에서 결정화되어 다결정 실리콘으로 상변이를 일으키고, 그 결과 도 7에 도시된 바와 같이 비교적 높은 전자 이동도를 갖는 다결정 실리콘막(41)이 형성될 수 있다. 이 때, 조사된 레이저의 에너지는 기판 상부에만 집중되기 때문에 기판에는 많은 열에너지가 전달되지 않아 유기 기판을 사용하는 공정에서도 적용이 가능하다.
도핑된 제1 실리콘막(51´)은 결정을 포함하며 구체적으로 도핑된 미세결정 실리콘으로 형성될 수 있다. 상기 미세결정 실리콘막은 원자들이 규칙적으로 배열된 결정상의 입자가 포함된 박막을 비정질 박막과 유사한 공정으로 얻을 수 있다.
도핑된 미세결정 실리콘막은 비정질 실리콘을 증착하는 장비와 동일한 장비내에서, 증착과 동시에 결정화를 진행하여 형성될 수 있다. 구체적으로, CVD챔버 내에 기판을 넣고 사일렌 가스(SiNH4)와 수소 가스(H2)를 주입하여 증착을 진행한다. 이 때, 증착과 동시에 결정화가 이루어질 수 있도록 상기 수소 가스를 사일렌 가스에 비해 약 30배 정도 많이 넣는다. 챔버 내부로 주입된 사일렌 가스와 수소 가스는 RF파워에 의해 분해된 후 증착되는 동안 실리콘은 비정질 상태가 아닌 격자구조가 일정한 미세한 결정질 상태가 된다. 또한, 결정성을 증가시키기 위해 미세 실리콘 결정으로 이루어진 씨드층(seed layer)를 형성한 후 증착 및 결정화를 진행할 수 있다. 이 때, 수소는 증착되는 실리콘층에 연속적으로 충돌하면서 실리콘과 수소의 결합을 끊는 동시에 결합이 약한 실리콘과 실리콘의 결합을 끊게 된다. 따라서 강하게 결합된 실리콘층만이 연속하여 쌓이게 되어 결정화가 일어난다. 불순물이 도핑된 미세결정 실리콘막은 상기 CVD 챔버 내에 포스핀(PH3) 또는 디보레인(B2H6)가스를 넣어 형성할 수 있다.
도핑된 제1 실리콘막(51´)의 밴드 갭은 1.1 eV 내지 1.5 eV일 수 있다. 다결정 실리콘막(41)의 밴드 갭은 약 1.1 eV인 바, 도핑된 제1 실리콘막(51´)의 밴드 갭이 1.1 eV 내지 1.5 eV인 경우 다결정 실리콘막(41)과의 밴드 갭을 줄여 전자 이동도를 증가시킬 수 있다.
도핑된 제2 실리콘막(52´)은 비정질 실리콘으로 형성될 수 있으며, 비정질 실리콘의 밴드 갭은 약 1.6 eV이상이다.
액티브층 형성 단계(S30)는 도 8에 도시된 바와 같이 상기 다층막 형성 단계(S20) 후에, 상기 게이트 절연막(30) 상에 위치하는 막들을 패터닝하여 액티브층(40)을 형성하는 단계이다.
구체적으로, 도핑된 제2 실리콘막(52´) 상에 감광막을 형성하고 노광하여 감광성 패턴을 형성한 뒤 다결정 실리콘막(41), 도핑된 제1 실리콘막(51´) 및 도핑된 제2 실리콘막(52´)을 식각하여 섬 모양의 액티브층(40)과 결정성을 갖는 도핑된 제1 실리콘막 패턴(51) 및 도핑된 제2 실리콘막 패턴(52)을 형성하는 단계이다. 상기 식각은 당업계에 공지된 통상의 방법으로 수행될 수 있으며, 구체적으로는 건식 식각 등으로 수행될 수 있다. 도 8은 섬 모양의 액티브층(40)과 결정성을 갖는 도핑된 제1 실리콘막 패턴(51) 및 도핑된 제2 실리콘막 패턴(52)을 예시한다.
도전막 형성 단계(S40)는 도 9에 도시된 바와 같이 도핑된 제2 실리콘막 패턴(52) 상에 도전막(60)을 형성하는 단계이다.
구체적으로, 도핑된 제2 실리콘막 패턴(52) 상에 예를 들어, 스퍼터링등의 방법으로 금속층을 적층하여 도전막(60)을 형성하는 단계이다. 상기 금속층은 크롬, 몰리브덴 계열의 금속, 탄탈륨 및 티타늄 등 내화성 금속으로 이루어지는 것이 바람직하며, 내화성 금속 따위의 하부막(미도시)과 그 위에 위치한 저저항 물질 상부막(미도시)으로 이루어진 다층막 구조를 가질 수 있다.
콘택층 형성 단계(S50)는 도 10에 도시된 바와 같이 액티브층(40)의 소정 영역이 노출되도록 액티브층(40)의 상부에 위치하는 막을 패터닝하여 콘택층을 형성하는 단계이다.
구체적으로, 도핑된 제1 실리콘막 패턴(51), 도핑된 제2 실리콘막 패턴(52) 및 도전막(60)의 상부에, 감광막을 도포하고 노광하여 감광성 패턴을 형성한 뒤 도전막(60)을 식각하여 소스 전극(65) 및 드레인 전극(66)을 형성한다. 소스 전극(65) 및 드레인 전극(66)의 생성 후에, 노출된 도핑된 제1 실리콘막 패턴(51) 및 도핑된 제2 실리콘막 패턴(52)을 식각하여 게이트 전극(26)을 중심으로 양쪽으로 분리된 제1 오믹 콘택층(55a, 56b) 및 제2 오믹 콘택층(55b, 56b)을 형성하는 한편, 제1 오믹 콘택층(55a, 56b) 및 제2 오믹 콘택층(55b, 56b) 사이의 액티브층(40)을 노출시킨다. 상기 노출된 액티브층(40)의 표면을 안정화시키기 위해 산소 플라즈마를 실시할 수도 있다. 상기 식각 공정 등은 당업계에 공지된 방법을 제한없이 사용할 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 의해 상기와 같이 다결정 실리콘으로 형성된 액티브층(40) 및 결정을 포함하는 도핑된 실리콘으로 형성된 제1 오믹 콘택층(55a, 56b)과 도핑된 비정질 실리콘으로 형성된 제2 오믹 콘택층(55b, 56b)의 이중층의 오믹 콘택층을 포함하는 박막 트랜지스터를 제조할 수 있다. 또한, 이와 같은 방법으로 제1 오믹 콘택층(55a, 56b)의 밴드 갭이 액티브층(40)의 밴드 갭보다 크고, 제2 오믹 콘택층(55b, 56b)의 밴드 갭보다 작은 박막 트랜지스터 기판이 제조된다.
본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 액티브층(40)이 다결정 실리콘으로 형성되어 전자 이동도가 높고 열화 특성이 향상되는 한편, 다결정 실리콘과 밴드 갭 차가 작은 실리콘으로 제1 오믹 콘택층을 형성하여 전자 이동시 전자의 손실의 작아 온 전류를 증가시킬 수 있다. 또한, 비정질 실리콘으로 형성된 제2 오믹 콘택층으로 인해 소스 전극 및 드레인 전극에 정공의 주입을 억제하여 오프 전류를 감소시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 절연 기판 26: 게이트 전극
30: 게이트 절연막 40: 액티브층
55a, 56a: 제1 오믹 콘택층 55b, 56b: 제2 오믹 콘택층
65: 소스 전극 66: 드레인 전극
70: 보호막 82: 화소 전극
30: 게이트 절연막 40: 액티브층
55a, 56a: 제1 오믹 콘택층 55b, 56b: 제2 오믹 콘택층
65: 소스 전극 66: 드레인 전극
70: 보호막 82: 화소 전극
Claims (20)
- 기판 상에 형성된 게이트 전극;
상기 게이트 전극 상에 상기 게이트 전극과 중첩되도록 형성되며 다결정 실리콘을 포함하는 액티브층;
상기 액티브층 상에 상기 게이트 전극을 중심으로 양쪽으로 분리되어 형성된 제1 오믹 콘택층;
상기 제1 오믹 콘택층 상에 형성된 제2 오믹 콘택층; 및
상기 제2 오믹 콘택층 상에 형성된 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터 기판. - 제1 항에 있어서,
상기 제1 오믹 콘택층 및 제2 오믹 콘택층은 실리콘을 포함하며, 상기 제1 오믹 콘택층의 밴드 갭(band gap)이 제2 오믹 콘택층의 밴드 갭보다 작은 박막 트랜지스터 기판. - 제2 항에 있어서,
상기 액티브층의 밴드 갭이 상기 제1 오믹 콘택층의 밴드 갭보다 작은 박막 트랜지스터 기판. - 제3 항에 있어서,
상기 제1 오믹 콘택층의 밴드 갭이 1.1 eV 내지 1.5 eV인 박막 트랜지스터 기판. - 제2 항에 있어서,
상기 제1 오믹 콘택층은 상기 제2 오믹 콘택층보다 높은 결정화도를 갖는 박막 트랜지스터 기판. - 제5 항에 있어서,
상기 제1 오믹 콘택층이 도핑된 미세결정 실리콘으로 형성된 박막 트랜지스터 기판. - 제6 항에 있어서,
상기 제2 오믹 콘택층이 도핑된 비정질 실리콘으로 형성된 박막 트랜지스터 기판. - 제1 항에 있어서,
상기 제1 오믹 콘택층이 상기 제2 오믹 콘택층보다 높은 결정화도를 갖는 박막 트랜지스터 기판. - 제8 항에 있어서,
상기 제1 오믹 콘택층이 도핑된 미세결정 실리콘으로 형성된 박막 트랜지스터 기판. - 제8 항에 있어서,
상기 제2 오믹 콘택층이 도핑된 비정질 실리콘으로 형성된 박막 트랜지스터 기판. - 기판 상에 게이트 전극을 형성하는 게이트 전극 형성 단계;
상기 게이트 전극 상에 게이트 절연막, 다결정 실리콘막, 도핑된 제1 실리콘막 및 도핑된 제2 실리콘막을 순차적으로 적층하는 다층막 형성 단계;
상기 다결정 실리콘막을 패터닝하여 액티브층을 형성하는 단계; 및
상기 액티브층의 소정 영역이 노출되도록 상기 도핑된 제1 실리콘막 및 도핑된 제2 실리콘막을 패터닝하여 제1 오믹 콘택층 및 제2 오믹 콘택층을 형성하는 콘택층 형성 단계를 포함하는 박막 트랜지스터 기판의 제조 방법. - 제11 항에 있어서,
상기 제1 오믹 콘택층의 밴드 갭이 상기 액티브층의 밴드 갭보다 크고 상기 제2 오믹 콘택층의 밴드 갭보다 작은 박막 트랜지스터 기판의 제조 방법. - 제12 항에 있어서,
상기 제1 오믹 콘택층의 밴드 갭이 1.1 eV 내지 1.5 eV인 박막 트랜지스터 기판의 제조 방법. - 제12 항에 있어서,
상기 다층막 형성 단계에서 다결정 실리콘막이 상기 게이트 절연막 상에 비정질 실리콘막을 적층하고 이를 열처리하여 결정을 형성한 것인 박막 트랜지스터 기판의 제조 방법. - 제14 항에 있어서,
상기 열처리가 레이저 빔에 의한 열처리인 박막 트랜지스터 기판의 제조 방법. - 제11 항에 있어서,
상기 제1 오믹 콘택층이 상기 제2 오믹 콘택층보다 높은 결정화도를 갖는 박막 트랜지스터 기판의 제조 방법. - 제16 항에 있어서,
상기 제1 오믹 콘택층이 도핑된 미세결정 실리콘으로 형성된 박막 트랜지스터 기판의 제조 방법. - 제16 항에 있어서,
상기 제2 오믹 콘택층이 도핑된 비정질 실리콘으로 형성된 박막 트랜지스터 기판의 제조 방법. - 제16 항에 있어서,
상기 다층막 형성 단계에서 다결정 실리콘막이 상기 게이트 절연막 상에 비정질 실리콘막을 적층하고 이를 열처리하여 결정을 형성한 것인 박막 트랜지스터 기판의 제조 방법. - 제19 항에 있어서,
상기 열처리가 레이저 빔에 의한 열처리인 박막 트랜지스터 기판의 제조 방법.
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