JP2005167051A - 薄膜トランジスタおよび薄膜トランジスタの製造方法 - Google Patents

Abstract

【課題】電流駆動型の表示装置の駆動用に耐えうる初期特性を有しかつ高信頼性を得ることが可能な積層型の薄膜トランジスタおよびその製造方法を提供する。
【解決手段】基板２上にパターン形成されたゲート電極３を覆う状態でゲート絶縁膜５が形成され、このゲート絶縁膜５上にチャネル層７を介してソース９ａおよびドレイン層９ｂが設けられたボトムゲート型の薄膜トランジスタ１において、チャネル層７は、非晶質シリコン層７ｂと、この非晶質シリコン層７ｂとゲート絶縁膜５との間に狭持された結晶性のシリコン層７ａとの積層構造からなる。
【選択図】図１

Description

本発明は、薄膜トランジスタおよびその製造方法に関し、特には有機ＥＬ素子のような電流駆動型の素子の駆動用に適する薄膜トランジスタおよびその製造方法に関する。

液晶表示装置や有機ＥＬ表示装置などのフラットパネル型表示装置の駆動用素子には、薄膜半導体層を用いた薄膜トランジスタ（thin film transistor：ＴＦＴ）が用いられている。これらの表示装置に用いられる薄膜トランジスタの形成は、例えば次のように行われている。

先ず、基板上に形成した不純物を含有するシリコン薄膜をパターニングしてソース・ドレイン層を形成する。次に、再度シリコン薄膜を形成した後、熱処理を施してシリコン薄膜の結晶化を進めて結晶粒の増大を行った後、このシリコン薄膜をパターニングしてチャネル部シリコン薄膜を形成する。次いで、ゲート絶縁層を形成し、このゲート絶縁層を介してチャネル部シリコン薄膜上にゲート電極を形成する（以上、下記特許文献１参照）。

特開平５−１２９２０２号公報（特に図１および段落００１５〜００２９）

以上のような製造方法により、チャネル部シリコン薄膜とソース・ドレイン層とを積層してなる積層型のＴＦＴが得られる。この積層型ＴＦＴは、予め不純物を含有したシリコン薄膜を形成してこれをパターニングすることでソース・ドレイン層が形成されるため、不純物注入や、この不純物注入のためのマスク工程を行う必要がなく、工程が簡略化され製造コストを低く抑えることができる。

近年、上述した積層型ＴＦＴにおいて、チャネル部シリコン薄膜を非晶質シリコンとすることにより、結晶化工程を省略する薄膜トランジスタの製造方法も提案されている。このようなアモルファスシリコンを用いた薄膜トランジスタ（アモルファスシリコンＴＦＴ）は、結晶粒を増大させたいわゆるポリシリコンを用いた薄膜トランジスタ（ポリシリコンＴＦＴ）と比較して、キャリアの移動度は低いものの、しきい値電圧（Ｖｔｈ）の面内ばらつきが小さいと言った良好な初期特性を有している。

しかしながら、アモルファスシリコンＴＦＴにおいては、良好な初期特性と特性変動を抑えた高信頼性とを両立させることは困難であった。すなわち、下記表１に示すように、高信頼性の確保のためにゲート絶縁膜の成膜温度を３００℃以上の範囲で制御することでΔＶｔｈを抑えようとすると、初期特性の一つであるスイングファクター（Ｓ値）が大きくなる。また、Ｓ値を小さく抑えようとすると、しきい値電圧の変動（ΔＶｔｈ）が大きくなるのである。このしきい値電圧の変動（ΔＶｔｈ）は、ゲート電圧および温度ストレスによるものであり、アモルファスシリコンＴＦＴにおいては数Ｖものしきい値電圧のΔＶｔｈが存在する。

ここで、上述したフラットパネル型表示装置のうち、特に、有機ＥＬ素子を発光素子として用いた有機ＥＬ表示装置では、薄膜トランジスタの電流駆動によって有機ＥＬ素子の発光を制御している。このため、薄膜トランジスタがスイッチング素子としてのみ用いられている液晶型表示装置と比較して、有機ＥＬ表示装置の駆動用の薄膜トランジスタには、良好な初期特性と特性変動の少ない高信頼性の両立が要求されている。

このため、上述したようにΔＶｔｈの大きなアモルファスシリコンＴＦＴは、有機ＥＬ表示装置のような電流駆動型の表示装置の駆動用トランジスタとして適用することはできなかった。

そこで本発明は、電流駆動型の表示装置の駆動用に耐えうる初期特性を有しかつ高信頼性を得ることが可能な積層型の薄膜トランジスタおよびその製造方法を提供することを目的とする。

このような目的を達成するための本発明の薄膜トランジスタは、基板上に、ソース・ドレイン層と、チャネル層と、ゲート絶縁膜と、ゲート電極とをこの順またはこれと逆の順に積層してなる、いわゆる積層型の薄膜トランジスタにおいて、チャネル層が２層構造で構成されている。すなわちチャネル層は、非晶質シリコン層と、この非晶質シリコン層とゲート絶縁膜との間に狭持された結晶性のシリコン層との積層構造からなることを特徴としている。

このような構成の薄膜トランジスタでは、チャネル層とは別の層でソース・ドレイン層が構成された積層型でありながらも、チャネル層のゲート絶縁膜側界面が結晶性のシリコン層で構成されている。これにより、ポリシリコンを用いた薄膜トランジスタと同様に、スイングファクター（Ｓ値）、およびしきい値電圧の径時的な変動（ΔＶｔｈ）が小さく抑えられる。また、チャネル層に非晶質シリコン層を設けたことで、結晶性のシリコン層とは別に、この非晶質シリコン層部分の水素濃度を確保することができる。これによって、特にｎチャンネルの薄膜トランジスタにおけるIoffが充分低い値に抑えられる。

そして、結晶性のシリコン層を、平均粒径１００ｎｍ以下でかつ５０ｎｍ以下の膜厚で構成された微結晶シリコン層とすることにより、チャネル部における結晶粒径の配置状態の面内均一化が図られる。したがって、しきい値電圧（Ｖｔｈ）の面内ばらつきも小さく抑えられる。

また本発明は、このような薄膜トランジスタの製造方法でもあり、第１の製造方法は、先ず、基板上のゲート電極を覆う状態で、当該基板上にゲート絶縁膜を介して結晶性のシリコン層を形成し、さらにこの結晶性のシリコン層の上部に非晶質シリコン層を形成することにより、当該結晶性のシリコン層と非晶質シリコン層とを積層してなるチャネル層を形成する。次に、チャネル層上に不純物を含有するソース・ドレイン層を形成する。

このような第１の製造方法によれば、ゲート電極を覆うゲート絶縁膜上に、チャネル層を介してソース・ドレイン層が積層された、ボトムゲート構造の積層型薄膜トランジスタにおいて、特にチャネル層が、結晶性のシリコン層と、この非晶質シリコン層とゲート絶縁膜との間に狭持された結晶性のシリコン層との積層構造からなる構成の薄膜トランジスタが形成される。

そして、本発明の第２の製造方法は、先ず、基板上に、ソース・ドレイン層を介して非晶質シリコン層を形成し、さらのこの非晶質シリコン層の上部に結晶性のシリコン層を形成することにより、当該非晶質シリコン層と結晶性のシリコン層とを積層してなるチャネル層を形成する。次に、チャネル層上にゲート絶縁膜を介してゲート電極を形成する。

このような第２の製造方法によれば、ソース・ドレイン層上に積層されたチャネル層がゲート絶縁膜で覆われ、この上部にゲート電極が設けられた、トップゲート構造の積層型薄膜トランジスタにおいて、特にチャネル層が、結晶性のシリコン層と、この非晶質シリコン層とゲート絶縁膜との間に狭持された結晶性のシリコン層との積層構造からなる構成の薄膜トランジスタが形成される。

以上説明した構成の薄膜トランジスタによれば、ソース・ドレイン層に対する不純物の導入やこれに必要なマスク工程を省くことが可能な積層型でありながら、ポリシリコンを用いた薄膜トランジスタと同様に、スイングファクター（Ｓ値）、およびしきい値電圧の径時的な変動（ΔＶｔｈ）が小さく抑えられ、かつｎチャンネルの薄膜トランジスタにおけるIoffも充分低い値に抑えられるため、初期特性および信頼性の向上を図ることが可能になる。

また、本発明の薄膜トランジスタの製造方法によれば、従来の積層型の非晶質シリコン薄膜トランジスタの工程とほとんど同様の簡便な工程で、多結晶シリコン薄膜トランジスタと同様の初期特性および信頼性を有する薄膜トランジスタを作製することが可能になる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。尚、各実施形態においては、（ａ）薄膜トランジスタの構成、これを用いた表示装置の構成、（ｂ）薄膜トランジスタの製造方法とこれに続く表示装置の製造方法の順に説明する。

＜第１実施形態＞
（ａ）薄膜トランジスタ
図１は、第１実施形態の薄膜トランジスタを説明する断面図である。この図に示す薄膜トランジスタ１は、ボトムゲート型の薄膜トランジスタであり、ガラス等からなる基板２上にパターン形成されたゲート電極３を覆う状態で、窒化シリコンからなるゲート絶縁膜５が形成されている。このゲート絶縁膜５上には、ゲート電極３を覆う状態でチャネル層７がパターン形成されている。そして、このチャネル層７が、本発明に特徴的な積層構造となっている。すなわち、チャネル層７は、ゲート絶縁膜５上に形成された結晶性のシリコン層７ａと、この上部の非晶質シリコン層７ｂとで構成された２層構造となっている。またさらに、このような積層構造のチャネル層７上には、ゲート電極３を挟む位置に、例えばｎ型の不純物を含有する非晶質シリコンからなるソース・ドレイン層（ソース９ａ、ドレイン９ｂ）がパターン形成されている。これらのソース９ａおよびドレイン９ｂは、その端部をゲート電極３の両端部上に積層させており、互いに分離された状態となっている。また、ゲート絶縁膜５上には、ソース９ａおよびドレイン９ｂ上に一部を積層させたソース電極１１ａおよびドレイン電極１１ｂがパターン形成されている。

尚、結晶性のシリコン層７ａと非晶質シリコン層７ｂとの積層構造は、結晶性シリコン層７ａから非晶質シリコン層７ｂにかけて、連続的に結晶性が変化した状態であっても良い。

以上説明した構成において、本発明の特徴であるチャネル層７を構成する結晶性のシリコン層７ａは、微結晶シリコン膜をパターニングしてなるものである。具体的には、平均粒径１００ｎｍ以下の微結晶シリコンからなり、かつ５０ｎｍ以下の膜厚で構成されていることが好ましい。

また、結晶性のシリコン層７ａよりも、非晶質シリコン層７ｂの水素含有量が大きいこととする。この水素含有量は、結晶性シリコン層７ａから非晶質シリコン層７ｂにかけて、連続的に増加しても良い。

このような構成の薄膜トランジスタ１においては、チャネル層７とは別の層でソース９ａおよびドレイン９ｂ層が構成された積層型でありながらも、チャネル層７のゲート絶縁膜５側が結晶性のシリコン層７ａで構成されている。これにより、ポリシリコンを用いた薄膜トランジスタと同様に、スイングファクター（Ｓ値）、およびしきい値電圧の径時的な変動（ΔＶｔｈ）が小さく抑えられる。具体的には、技術背景において説明した非晶質シリコンのみで構成された従来の積層型の薄膜トランジスタと同様の条件でＳ値およびΔＶｔｈを測定したところ、Ｓ値＝１．９、ΔＶｔｈ＝０．１Ｖが得られた。この値は、従来の薄膜トランジスタについて測定された値（表１参照）と比較すると、初期特性の１つであるＳ値が小さく抑えられ、かつ信頼性を示す値の１つであるΔＶｔｈも極めて小さく抑えられていることが分かる。

尚、しきい値電圧の径時変動（ΔＶｔｈ）は温度、時間、電圧の各依存性の測定から経験的に次式（１）で表される。そしてこの式（１）に基づいた外挿換算により、数桁以上の長寿命化が得られることが分かる。
ΔＶｔｈ＝Ａ｜Ｖｇ｜^βt^γＥＸＰ（−Ｅａ／ｋＴ）…（１）
ここでＥａは活性化エネルギー、ｋはボルツマン定数、Ｔは絶対温度、tは時間である。Ａ，Ｅａ，β,γは材料に依存した定数で実験的に求まる。

そして、図１を用いて説明した構成の薄膜トランジスタ１においては、ゲート絶縁膜５との界面におけるチャネル層７部分を結晶性のシリコン層７ａとしたことにより、活性化エネルギーＥａが大きくなり、ΔＶｔｈを小さくすることが可能になる。

つまり、ゲート絶縁膜５との界面におけるチャネル層７部分を結晶性のシリコン層７ａとしたことにより、Ｓｉ−Ｓｉ結合が多くなる。そのぶん、ゲート絶縁膜５−チャネル層７間の界面におけるチャネル層７の活性化エネルギーを下げるＳｉ−Ｈ結合に関わる水素含有量を少なくすることができ、これによってΔＶｔｈを小さくすることが可能になる。

さらに、チャネル層７に非晶質シリコン層７ｂを用いたことにより、チャネル層７の全てを結晶性のシリコン層とした場合と比較して、特にｎチャンネルＴＦＴにおいてのIoffを、１０^-12Ａ程度の充分低い値に抑えることができる。また、図２には、Ｓ値＝１．９、ΔＶｔｈ＝０．１Ｖが得られたと同様の薄膜トランジスタにおけるキャリア移動度（Ｍｏｂｉｌｉｔｙ）を示した。この図に示すように、本構成の薄膜トランジスタ１では、キャリア移動度の最大値が３［ｃｍ²／Ｖ・ｓ］を越え、通常のアモルファスシリコンＴＦＴの３倍以上の良好な値となることが確認された。

しかも、チャネル層７のゲート絶縁膜５側の層を構成する結晶性のシリコン層７ａを、平均粒径１００ｎｍ以下でかつ５０ｎｍ以下の膜厚で構成された微結晶シリコン層とすることにより、チャネル部における結晶粒径のサイズばらつきの面内均一化が図られる。したがって、しきい値電圧（Ｖｔｈ）およびしきい値電圧の径時変動（ΔＶｔｈ）の面内ばらつきも小さく抑えられる。

以上の結果、第１実施形態の薄膜トランジスタ１によれば、ソース９ａおよびドレイン９ｂを形成するために不純物の導入やこれに必要なマスク工程を省くことが可能な積層型でありながら、ポリシリコンを用いた薄膜トランジスタと同様に、スイングファクター（Ｓ値）、およびしきい値電圧の径時変動（ΔＶｔｈ）が小さく抑えられ、かつｎチャンネルＴＦＴにおいてのIoffを充分低い値に抑えることができ、キャリアの移動度も確保されるため、初期特性および信頼性の両方の向上を図ることが可能になる。

次に、このような薄膜トランジスタ１を用いた表示装置の一構成例を図３に基づいて説明する。尚、図３においては、薄膜トランジスタ１の詳細な構成の図示は省略した。

表示装置２０は、基板２の薄膜トランジスタ１の形成面側を覆う層間絶縁膜２１上に、各薄膜トランジスタ１に接続された発光素子（ここでは有機ＥＬ素子）２３を配列形成してなる。各有機ＥＬ素子２３は、層間絶縁膜２１に形成された接続孔２１ａを介して薄膜トランジスタ１に接続された下部電極２５を備えている。これらの下部電極２５は、画素毎にパターニングされており、その周囲が絶縁膜パターン２７で覆われて中央部のみが広く露出した状態となっている。また、各下部電極２５の露出部上には、それぞれパターニングされた状態で、少なくとも発光層を備えた有機層２９が積層されている。この発光層は、当該発光層に注入された正孔と電子との再結合によって発光を生じる有機材料からなることとする。そして、このようにパターニングされた各有機層２９と絶縁膜パターン２７との上方に、下部電極２５との間に絶縁性が保たれた状態で上部電極３１が配置形成されている。

この表示装置２０において、下部電極２５は陽極（または陰極）として用いられ、上部電極３１は陰極（または陽極）として用いられる。そして、下部電極２５と上部電極３１との間に狭持された有機層２９に、下部電極２５と上部電極３１とから正孔と電子とを注入することにより、有機層２９の発光層部分において発光が生じる。尚、この表示装置２０が、上部電極３１側から発光光を取り出す上面発光型である場合、上部電極３１は光透過性の高い材料を用いて構成されることとする。一方、この表示装置２０が、基板２側から発光光を取り出す透過型である場合、基板２および下部電極２５は光透過性の高い材料を用いて構成されることとする。

このような構成の表示装置２０によれば、図１を用いて説明した構成の薄膜トランジスタ１を有機ＥＬ素子２３に接続させた構成としたことにより、初期特性が良好でかつ信頼性の高い薄膜トランジスタ１によって有機ＥＬ素子２３の駆動を行うことが可能になる。このため、長期にわたって安定的に有機ＥＬ素子２３の駆動を行うことが可能になり、有機ＥＬ素子２３を用いた表示装置２０の長期信頼性の向上を図ることができる。

またここでの図示は省略したが、有機ＥＬ表示２３を用いた表示装置２０においけるＡＭ画素回路では、一つのピクセルにメモリーＴＦＴと駆動ＴＦＴ（薄膜トランジスタ１）の二つが必要であり、このうち駆動ＴＦＴにゲート閾値電圧のバラツキがあると、そのまま輝度の不均一性となって現れてしまう。しかしながら、上述したように、この駆動ＴＦＴとして用いられる薄膜トランジスタ１においては、チャネル部における結晶粒径のサイズばらつきの面内均一化が図られているため、表示面内における輝度の均一化を図ることが可能になる。

（ｂ）製造方法
次に、上述した構成の薄膜トランジスタ１の製造方法およびこれに続く表示装置の製造方法を説明する。

先ず、図４（１）に示すように、基板２上に、金属からなるゲート電極３をパターン形成する。その後、プラズマＣＶＤ法により、窒化シリコンからなるゲート絶縁膜５を所定膜厚（例えば４００ｎｍ程度）の膜厚に形成する。この際、プロセス温度３００℃以上の成膜条件でゲート絶縁膜５の成膜を行うことが好ましい。

次に、図４（２）に示すように、ゲート絶縁膜５上に、不純物を含有しない結晶性のシリコン層７ａを形成する。この結晶性のシリコン層７ａは、結晶粒径１００ｎｍ以下の微結晶からなり、５０ｎｍ以下の膜厚で構成されることとする。

このような構成の結晶性のシリコン層７ａは、予め結晶性を備えるように成膜されても良い。この場合、ＰＥ（plasma enhancement）−ＣＶＤ（chemical vapor deposition）法、Ｃａｔ（Catalytic）−ＣＶＤ法、反応性熱ＣＶＤ法等の堆積成膜法において成膜条件を調整することにより、所望の結晶粒径（１００ｎｍ以下）が得られるように調整する。このような結晶性のシリコン層７ａの形成後には、５００℃以上でかつ基板２を構成するガラスが溶融しない程度の高温での熱処理（例えばＲＴＡ：Rapid Thermal Annealing）を行う。これにより、ゲート絶縁膜５と結晶性のシリコン層７ａとの界面の膜質改善を行うと共に、結晶性のシリコン層７ａ中にＳｉ−Ｓｉ結合をできるだけ多く形成する。

また、結晶性のシリコン層７ａは、５０ｎｍの膜厚で非晶質シリコン膜を成膜し、これを結晶化させても良い。ただし、上述したように結晶性を備えたシリコン層を成膜した場合であっても、結晶粒径のばらつきが大きい場合には、再結晶化を行うことによって結晶粒径の均一化を図ることが好ましい。また、成膜開始直後にインキュベーション層（まだ充分ポリシリコンになりきらないアモルファスに極めて近い状態の層）ができる場合にも、成膜後に再結晶化を行うことが好ましい。このような再結晶化に際しては、レーザーアニールによる結晶化が好ましく適用される。特に、レーザー光源は安定した微細な制御が可能な固体レーザーが好ましい。尚、このようなレーザーアニールにより、非晶質シリコン膜に対して結晶化が施された結晶性のシリコン層７ａが形成されると同時に、結晶性のシリコン層７ａとゲート絶縁膜５との界面の高温での熱処理が自動的に行なわれる。

以上の後、さらに必要であれば、結晶性のシリコン層７ａの水素化処理を行い、結晶性のシリコン層７ａ中における不対結合手を水素で終端させる。結晶粒界中に存在する不対結合手を終端するのが主な目的なので非晶質シリコン層７ｂ中の水素含有量に比べれば充分低いオーダーである。

その後、図４（３）に示すように、この結晶性のシリコン層７ａ上に、不純物を含有しない非晶質シリコン層７ｂを所定膜厚で形成する。この非晶質シリコン層７ｂは、水素を含有する条件で形成することとする。

尚、結晶性のシリコン層７ａが、成膜された状態において結晶性を備えていて、その後に再結晶化を行う必要がない場合には、結晶性のシリコン層７ａの成膜に連続させて非晶質シリコン層７ｂの成膜を行う。この際、同一装置内で大気暴露せずに連続成膜を行うことが好ましく、これにより、成膜速度の遅い結晶層が薄いのでトータルな成膜時間の短縮化が可能となる。

また、このような連続成膜を行う場合には、結晶性のシリコン層７ａから非晶質シリコン層７ｂにかけて、連続的に結晶状態が変化するように、あるいは連続的に水素含有量が変化するように成膜条件を制御しても良い。これにより、結晶性のシリコン層７ａと非晶質シリコン層７ｂとが、連続して積層された膜として形成される。

以上により、ゲート絶縁膜３上に、水素含有量の少ない結晶性のシリコン層７ａと、これよりも水素含有量の多い非晶質シリコン層７ｂとをこの順に積層してなるチャネル層７を形成する。

次に、図４（４）に示すように、プラズマＣＶＤ法により、チャネル層７上に、不純物（例えばリン）を含むｎ型の非晶質シリコン膜９を約５０ｎｍ程度の膜厚で形成する。

その後、図４（５）に示すように、フォトリソグラフィーとエッチングプロセス工程を経て、非晶質シリコン膜９とその下層のチャネル層７とを島状にパターニングする。

次に、図４（６）に示すように、非晶質シリコン膜９を覆う状態で、電極膜１１をスパッタ法によって成膜する。その後、電極膜１１および非晶質シリコン膜９をパターニングすることによって、電極膜１１からなるソース１１ａおよびドレイン電極１１ｂを形成し、さらに不純物を含有する非晶質シリコン膜９からなるソース９ａおよびドレイン９ｂを形成する。この際、ゲート電極３中央部上方のチャネル層７上において、ソース電極１１ａ−ドレイン電極１１ｂ間およびソース９ａ−ドレイン層９ｂ間が分離されるようにパターニングを行うこととする。

以上によって、図１を用いて説明したように、チャネル層７上において直接、ソース９ａ−ドレイン層９ｂがパターンエッチングされた、いわゆるチャネルエッチ型のボトムゲート構造の薄膜トランジスタ１が形成される。

そして、このような薄膜トランジスタ１を備えた表示装置を製造する場合には、引き続き次の工程を行う。すなわち、図２に示したように、薄膜トランジスタ１が設けられた基板２上を層間絶縁膜２１で覆い、この層間絶縁膜２１に、薄膜トランジスタ１に接続された接続孔２１ａを形成する。その後、層間絶縁膜２１上に接続孔２１ａを介して薄膜トランジスタ１に接続された下部電極２５をパターン形成する。次に、この下部電極２５の周囲を絶縁膜パターン２７で覆った後、絶縁膜パターン２７から露出する下部電極２５上に少なくとも発光層を含む有機層パターン２９を積層形成する。次に、有機層パターン２９と絶縁膜パターン２７とを覆う状態で、上部電極３１を形成する。これにより、下部電極２５によって薄膜トランジスタ１に接続された有機ＥＬ素子２３を形成する。

このような製造方法により、第１実施形態の薄膜トランジスタ１およびこれを用いた表示装置を作製することが可能になる。そして特に、図４（２）を用いて説明した工程では、成膜によって予め結晶性を有する膜として結晶性のシリコン層７ａを形成することで、その後の結晶化工程を行う必要がない。これにより、この結晶性のシリコン層７ａの成膜に続けて非晶質シリコン層７ｂの成膜を行うことができるため、特に工程を増加させることなく、上述した効果を有する薄膜トランジスタ１を形成することが可能となる。

この結果、従来の積層型の非晶質シリコンＴＦＴの製造工程をほとんど換えることなく、ポリシリコンＴＦＴと同程度の初期特性と信頼性を有する薄膜トランジスタ１を得ることが可能になる。

また特に、図４（２）を用いて説明した工程において、結晶性のシリコン層７ａを形成した後に、高温での熱処理を行うことにより、ゲート絶縁膜５と結晶性のシリコン層７ａの界面が膜質改善されるため、上述した式（１）の活性化エネルギーＥａを高くすることができ、これによる信頼性の向上も期待できる。またこれにより、結晶性のシリコン層７ａ中の水素含有量が低減されることによっても、しきい値電圧の径時変化（ΔＶｔｈ）を小さく押させることが可能になるため、これによる高信頼性の向上も期待できる。さらに、図４（３）を用いて説明した工程において、水素を含有する条件で非晶質シリコン層７ｂを形成し、その後さらに必要に応じて水素プラズマ処理を行うことにより、水素含有量の多い非晶質シリコン層７ｂを、水素含有量の少ない結晶性のシリコン層７ａ上に積層したチャネル層７を形成することができる。したがって、上述したように、水素含有量の少ない結晶性のシリコン層７ａによって信頼性の向上を図り、水素含有量の多い非晶質シリコン層７ｂによってキャリア移動度の向上を図った薄膜トランジスタ１を得ることが可能になる。

尚、以上の第１実施形態においては、いわゆるチャネルエッチ型のボトムゲート構造の薄膜トランジスタに本発明を適用した実施形態を説明した。しかしながら、本発明は、チャネル層７上を保護ストッパ層で保護してなるチャネル保護型のボトムゲート構造の薄膜トランジスタへの適用も同様に可能であり、同様の効果を得ることができる。ただしこの場合、図４（３）を用いて説明したようにチャネル層７を形成した後、図４（４）を用いて説明したように不純物を含む非晶質シリコン膜９を形成する前に、ゲート電極３上方のチャネル層７上に、絶縁性材料からなる保護ストッパ層をパターン形成する工程を行う。そして、図４（６）を用いて説明した、電極膜１１および非晶質シリコン膜９をパターニングする工程では、ゲート電極３の上方では、保護ストッパ層上においてソース電極１１ａ−ドレイン電極１１ｂ間およびソース９ａ−ドレイン層９ｂ間が分離されるようにパターニングを行うこととする。

＜第２実施形態＞
（ａ）薄膜トランジスタ
図５は、第２実施形態の薄膜トランジスタを説明する断面図である。この図に示す薄膜トランジスタ１’は、トップゲート型の薄膜トランジスタであり、基板２上に層間絶縁膜２ａを介してパターン形成されたソース電極１１およびドレイン電極１１ｂに積層させてソース９ａおよびドレイン９ｂが設けられている。そして、このソース９ａおよびドレイン９ｂの端部に両端を重ねる状態でチャネル層７が設けられている。そして、このチャネル層７が、第１実施形態と同様に本発明に特徴的な積層構造となっている。すなわち、チャネル層７は、ソース９ａおよびドレイン９ｂを覆う非晶質シリコン層７ｂとこの上部の結晶性のシリコン層７ａとで構成された２層構造となっている。またさらに、このような積層構造のチャネル層７上には、ゲート絶縁膜５を介して、ゲート電極３が積層形成されている。

このような薄膜トランジスタ１ａにおいても、チャネル層７を構成する結晶性のシリコン層７ａは、第１実施形態と同様に微結晶シリコン膜をパターニングしてなるもので、具体的には、平均粒径１００ｎｍ以下の微結晶シリコンからなり、かつ５０ｎｍ以下の膜厚で構成されていることが好ましい。また、結晶性のシリコン層７ａよりも、非晶質シリコン層７ｂの水素含有量が大きいこととする。

このような構成の薄膜トランジスタ１ａであっても、第１実施形態と同様に、チャネル層７を、ゲート絶縁膜５側の結晶性のシリコン層７ａと、ソース９ａおよびドレイン９ｂ側の非晶質シリコン層７ｂとの２層構造の２層構造としたことにより、第１実施形態の薄膜トランジスタ（１）と同様の効果を得ることができる。

また、このような薄膜トランジスタ１ａを用いた表示装置の構成としては、図２を用いて説明した表示装置を例示することができ、第１実施形態と同様の効果を得ることができる。

（ｂ）製造方法
次に、上述した構成の薄膜トランジスタ１ａの製造方法およびこれに続く表示装置の製造方法を説明する。

先ず、図６（１）に示すように、基板２上に、層間絶縁膜２ａを介してソース電極１１ａおよびドレイン電極１１ｂをパターン形成する。

次に、図６（２）に示すように、プラズマＣＶＤ法により、不純物（例えばリン）を含むｎ型の非晶質シリコン膜９を約５０ｎｍ程度の膜厚で形成する。その後、この非晶質シリコン膜９をパターニングすることにより、ソース電極１１ａおよびドレイン電極１１ｂ上に積層されたソース９ａおよびドレイン９ｂを形成する。

次いで、図６（３）に示すように、ソース９ａおよびドレイン９ｂ、さらにはソース電極１１ａおよびドレイン電極１１ｂを覆う状態で、水素を含有し不純物を含有しない非晶質シリコン層７ｂを所定膜厚で形成する。

その後さらに、この非晶質シリコン層７ｂ上に、結晶性のシリコン層７ａを形成する。この結晶性のシリコン層７ａは、予め結晶性を備えるように成膜されて、結晶粒径１００ｎｍ以下の微結晶からなり、５０ｎｍ以下の膜厚で構成されることとする。また、結晶性のシリコン層７ａの成膜は、水素含有量が少なくなる条件で行うことが好ましい。尚ここでは、成膜開始直後にインキュベーション層ができる場合であっても、結晶性シリコン層７ａの上層が結晶化していればよい。

その後、必要に応じて結晶性のシリコン層７aの水素化処理を行い、結晶性のシリコン層７ａ中の不対結合手に水素を終端させる。

尚、以上のような非晶質シリコン層７ｂの成膜と結晶性のシリコン層７ａの成膜とは連続させて行っても良い。この際、同一装置内で大気暴露せずに連続成膜を行うことが好ましく、これにより、成膜速度の遅い結晶層が薄いのでトータルな成膜時間の短縮化が可能となる。

そして、このような連続成膜を行う場合には、非晶質シリコン層７ｂから結晶性のシリコン層７ａにかけて、連続的に結晶状態が変化するように、あるいは連続的に水素含有量が変化するように成膜条件を制御しても良い。これにより、非晶質シリコン層７ｂと結晶性のシリコン層７ａとは、連続して積層された膜となる。

これにより、ソース９ａおよびドレイン９ｂ上に、非晶質シリコン層７ｂと結晶性のシリコン層７ａとをこの順に積層してなるチャネル層７を形成する。この際、特にＰＥ−ＣＶＤ法による成膜を行うことにより、成膜の後半、すなわち表面側で結晶性の良好な結晶性のシリコン層７ａを形成することが好ましい。

次に、図６（４）に示すように、チャネル層７を島状にパターニングする。これにより、チャネル層７の両端をソース９ａおよびドレイン９ｂ上に積層させた形状とする。

その後、図６（５）に示すように、チャネル層７を覆う状態で、例えばプラズマＣＶＤ法により、窒化シリコンからなるゲート絶縁膜５を所定膜厚（例えば４００ｎｍ程度）の膜厚に形成する。

次に、図８（６）に示すように、チャネル層７の上方に、ソース９ａおよびドレイン９ｂに両端を重ねる状態で、ゲート電極３をパターン形成する。

以上によって、図５を用いて説明したように、トップゲート構造の薄膜トランジスタ１ａが形成される。

そして、このような薄膜トランジスタ１ａを備えた表示装置を製造する場合の引き続の工程は、第１実施形態で説明したと同様に行うこととする。

以上により、第２実施形態の薄膜トランジスタ１ａおよびこれを用いた表示装置を作成することが可能になる。そして特に、図６（３）を用いて説明した工程において、水素を含有する条件で非晶質シリコン層７ｂを形成し、その後さらに必要に応じて水素プラズマ処理を行うことにより、水素含有量の多い非晶質シリコン層７ｂを形成することができる。またその後、水素含有量の少ない結晶性のシリコン層７ａを形成することにより、水素含有量の多い非晶質シリコン層７ｂ上に水素含有量の少ない結晶性のシリコン層７ａを積層したチャネル層７を形成することができる。

したがって、第１実施形態と同様に、ゲート絶縁膜５側に設けられた水素含有量の少ない結晶性のシリコン層７ａによって信頼性の向上を図り、水素含有量の多い非晶質シリコン層７ｂによってキャリア移動度の向上を図った薄膜トランジスタ１ａを得ることが可能になる。

第１実施形態の薄膜トランジスタの構成を示す断面図である。 第１実施形態の薄膜トランジスタにおけるゲート電圧−移動度のグラフである。 第１実施形態の薄膜トランジスタを設けた表示装置の構成を示す断面図である。 第１実施形態の薄膜トランジスタの製造方法を示す断面工程図である。 第２実施形態の薄膜トランジスタの構成を示す断面図である。 第２実施形態の薄膜トランジスタの製造方法を示す断面工程図である。

符号の説明

１，１ａ…薄膜トランジスタ、２…基板、３…ゲート電極、５…ゲート絶縁膜、７…チャネル層、７ａ…結晶性のシリコン層、７ｂ…非晶質シリコン層、９ａ，９ｂ…ソース・ドレイン層

Claims (12)

1. 基板上に、ソース・ドレイン層と、チャネル層と、ゲート絶縁膜と、ゲート電極とをこの順またはこれと逆の順に積層してなる薄膜トランジスタにおいて、
   前記チャネル層は、非晶質シリコン層と、当該非晶質シリコン層と前記ゲート絶縁膜との間に狭持された結晶性のシリコン層との積層構造からなる
   ことを特徴とする薄膜トランジスタ。
2. 請求項１記載の薄膜トランジスタにおいて、
   前記結晶性のシリコン層は、平均粒径１００ｎｍ以下の微結晶シリコンからなり、かつ５０ｎｍ以下の膜厚で構成されている
   ことを特徴とする薄膜トランジスタ。
3. 請求項１記載の薄膜トランジスタにおいて、
   前記結晶性のシリコン層よりも、前記非晶質シリコン層の水素含有量が大きい
   ことを特徴とする薄膜トランジスタ。
4. 基板上のゲート電極を覆う状態で、当該基板上にゲート絶縁膜を介して結晶性のシリコン層を形成し、さらにこの結晶性のシリコン層の上部に非晶質シリコン層を形成することにより、当該結晶性のシリコン層と非晶質シリコン層とを積層してなるチャネル層を形成する工程と、
   前記チャネル層上に不純物を含有するソース・ドレイン層を形成する工程とを行う
   ことを特徴とする薄膜トランジスタの製造方法。
5. 請求項４記載の薄膜トランジスタの製造方法において、
   前記結晶性のシリコン層は、平均粒径１００ｎｍ以下でかつ５０ｎｍ以下の膜厚で形成される
   ことを特徴とする薄膜トランジスタの製造方法。
6. 請求項４記載の薄膜トランジスタの製造方法において、
   前記結晶性のシリコン層を形成した後、熱処理を行う
   ことを特徴とする薄膜トランジスタの製造方法。
7. 請求項４記載の薄膜トランジスタの製造方法において、
   前記結晶性のシリコン層の形成に際しては、非晶質シリコンを成膜した後、熱処理を行うことによってこれを結晶化させる
   ことを特徴とする薄膜トランジスタの製造方法。
8. 請求項４記載の薄膜トランジスタの製造方法において、
   前記非晶質シリコン層を形成した後、水素化処理を行う
   ことを特徴とする薄膜トランジスタの製造方法。
9. 基板上に、ソース・ドレイン層を介して非晶質シリコン層を形成し、さらのこの非晶質シリコン層の上部に結晶性のシリコン層を形成することにより、当該非晶質シリコン層と結晶性のシリコン層とを積層してなるチャネル層を形成する工程と、
   前記チャネル層上にゲート絶縁膜を介してゲート電極を形成する工程とを行う
   ことを特徴とする薄膜トランジスタの製造方法。
10. 請求項９記載の薄膜トランジスタの製造方法において、
    前記結晶性のシリコン層は、平均粒径１００ｎｍ以下でかつ５０ｎｍ以下の膜厚で形成される
    ことを特徴とする薄膜トランジスタの製造方法。
11. 請求項９記載の薄膜トランジスタの製造方法において、
    前記結晶性のシリコン層の形成に際しては、結晶性となる条件での成膜を行う
    ことを特徴とする薄膜トランジスタの製造方法。
12. 請求項９記載の薄膜トランジスタの製造方法において、
    前記非晶質シリコンを成膜した後、水素化処理を行う
    ことを特徴とする薄膜トランジスタの製造方法。
    
    

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