JP2018050029A - 半導体装置、表示装置、半導体装置の製造方法及び表示装置の製造方法 - Google Patents

Abstract

【課題】歩留まりの低下が抑制される半導体装置等を提供する。【解決手段】半導体装置は、絶縁性基板、多結晶シリコン層、酸化物半導体層、第１から第３金属層を有し、多結晶シリコン層をチャネルとする第１トップゲートプレーナ型薄膜トランジスタ（以下、第１トランジスタという）と、酸化物半導体層をチャネルとする第２トップゲートプレーナセルフアライン型薄膜トランジスタ（以下、第２トランジスタという）とを備え、第１トランジスタのゲートが第１金属層からなり、第２トランジスタのゲートが第２金属層からなり、第１トランジスタのソース及びドレインと、第２トランジスタのソース及びドレインが、第３金属層から成り、第１トランジスタのソースまたはドレインと、第２トランジスタのゲートが電気的に接続されている。【選択図】図１

Description

本発明は、半導体装置、表示装置、半導体装置の製造方法及び表示装置の製造方法に関する。

有機ＥＬ（ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置、液晶表示装置などの表示装置では、画素回路において、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）が用いられる。薄膜トランジスタには、ａ−ｓｉ（ａｍｏｒｐｈｏｕｓ ｓｉｌｉｃｏｎ：低温多結晶シリコン）薄膜トランジスタ、ＬＴＰＳ（Ｌｏｗ Ｔｅｍｐeｒａｔｕｒｅ Ｐｏｌｙ Ｓｉｌｉｃｏｎ）薄膜トランジスタ、酸化物半導体膜を用いた薄膜トランジスタなどがある。

ａ−ｓｉ薄膜トランジスタは、活性層にａ−Sｉを含む薄膜トランジスタである。ＬＴＰＳ薄膜トランジスタは、活性層にＬＴＰＳを含む薄膜トランジスタである。酸化物薄膜トランジスタは、活性層に酸化物を含む薄膜トランジスタである。

ここで、ＬＴＰＳ薄膜トランジスタと酸化物薄膜トランジスタとの特性を比較すると、次のような違いがある。ＬＴＰＳ薄膜トランジスタは長いチャネル長が必要であり、専有面積が大きくなる。それに対して、酸化物薄膜トランジスタはチャネル長を短くできるので、専有面積は小さい。ＬＴＰＳ薄膜トランジスタは、ゲート電圧に対するソースドレイン電流にヒステリシスが生じる。それに対して、酸化物薄膜トランジスタはヒステリシスが軽微である。ＬＴＰＳ薄膜トランジスタはスイッチング性能が高い。それに対して、酸化物薄膜トランジスタはスイッチング性能が低い。近年、２つの薄膜トランジスタの特性の違いを活かし、ＬＴＰＳ薄膜トランジスタと酸化物薄膜トランジスタとを混載した半導体装置が提案されている。例えば、特許文献１には、画素回路に、ＬＴＰＳ薄膜トランジスタと酸化物薄膜トランジスタとを混載した半導体装置、及び当該半導体装置を備える表示装置が提案されている。

米国特許出願公開第２０１５／００５５０５１号明細書

しかしながら、特許文献１などの関連する技術による構成では、酸化物薄膜トランジスタとＬＴＰＳ薄膜トランジスタとで、ゲート絶縁層を同一層で形成している。そのため、次の問題が生じる。ＬＴＰＳ薄膜トランジスタの製造工程では、通常、ゲートを形成後に、活性化工程及び水素化工程を行う。この活性化工程や水素化工程において、原子・分子サイズの小さい水素は、ゲート絶縁層中を容易に拡散し、ゲート絶縁層に下に形成された多結晶シリコン膜に達する。この多結晶シリコン膜に達した水素が、多結晶シリコン膜や界面のダングリングボンド欠陥を終端する。これによりＬＴＰＳ薄膜トランジスタ特性が安定化する。同様に、水素を拡散させることにより、当該水素化工程において、酸化物薄膜トランジスタの酸化物半導体層が水素雰囲気に曝される。水素は酸化物半導体を還元する作用を有する。そして、酸化物半導体内に高密度の酸素欠損を発生させる。この酸素欠損はドナーとして作用した結果、酸化物半導体中に高密度のキャリア（電子）を誘起させる。その結果、酸化物半導体層の抵抗値が低下する。それにより、形成された酸化物薄膜トランジスタは、ノーマリオン特性を示す。ノーマリオンとは、ゲートに電圧を掛けなければドレイン電流が流れ、ＯＮ状態となることを言う。ノーマリオンが好ましくない用途に酸化物薄膜トランジスタを用いる場合、ノーマリオン特性を示すものは不良品となる。その結果、それが半導体装置の歩留まりの低下を招く場合がある。

本開示の一側面は、歩留まりの低下が抑制される半導体装置等の提供を目的とする。

本開示の一側面の半導体装置は、絶縁性基板と、前記絶縁性基板上に形成した多結晶シリコン層と、前記多結晶シリコン層上に形成した第１ゲート絶縁層と、前記第１ゲート絶縁層上に形成した第１金属層と、前記第１ゲート絶縁層上に形成した酸化物半導体層と、前記酸化物半導体層上に形成した第２ゲート絶縁層と、前記第２ゲート絶縁層上に形成した第２金属層と、前記第２金属層上に形成した第１層間絶縁層と、前記第１層間絶縁層上に形成した第３金属層とを有し、前記多結晶シリコン層をチャネルとし、ソース及びドレインと、ゲートを有する第１トップゲートプレーナ型薄膜トランジスタと、前記酸化物半導体層をチャネルとし、ソース及びドレインと、ゲートを有する第２トップゲートプレーナセルフアライン型薄膜トランジスタとを備え、前記第１トップゲートプレーナ型薄膜トランジスタのゲートが第１金属層からなり、前記第２トップゲートプレーナセルフアライン型薄膜トランジスタのゲートが第２金属層からなり、前記第１トップゲートプレーナ型薄膜トランジスタのソース及びドレインと、前記第２トップゲートプレーナセルフアライン型薄膜トランジスタのソース及びドレインが、前記第３金属層からなり、前記第1トップゲートプレーナ型薄膜トランジスタのソースまたはドレインと、前記第２トップゲートプレーナセルフアライン型薄膜トランジスタのゲートが電気的に接続されていることを特徴とする半導体装置。

本開示の一側面によれば、歩留まりの低下が抑制される。

有機ＥＬ表示装置の概略構成を示すブロック図である。 画素毎に設けられる画素駆動回路の一例を示す回路図である。 画素駆動回路が有する半導体装置の構成例を示す平面図である。 図３におけるＩＶ−ＩＶ断面線による断面図である。 図３におけるＶ−Ｖ断面線による断面図である。 半導体装置の製造手順を示すフローチャートである。 半導体装置の製造手順を断面図で表したものである。 半導体装置の製造手順を断面図で表したものである。 半導体装置の製造手順を断面図で表したものである。 実施の形態２に係る半導体装置の製造手順を断面図で表したものである。 実施の形態２に係る半導体装置の製造手順を断面図で表したものである。 実施の形態２に係る半導体装置の製造手順を断面図で表したものである。 ＳＩＭＳ分析による深さ方向の元素濃度の分析結果を示すグラフである。 画素駆動回路が有する半導体装置の構成例を示す平面図である。 図１４におけるＸＶ−ＸＶ断面線による断面図である。 半導体装置の製造手順を示すフローチャートである。 半導体装置の製造手順を断面図で表したものである。 半導体装置の製造手順を断面図で表したものである。 半導体装置の製造手順を断面図で表したものである。 実施の形態４に係る半導体装置の構成例を示す断面図である。 実施の形態５に係る半導体装置の構成例を示す断面図である。

以下、実施の形態について図面を参照して詳細に説明する。なお、本明細書、特許請求の範囲における“第１”、“第２”等の序数は、要素間の関係を明確にするため、および要素間の混同を防ぐために付している。したがって、これらの序数は、要素を数的に限定しているものではない。

“接続”という用語は、接続対象間で電気的に接続していることを意味している。“電気的に接続”は、接続対象間が、電極、配線、抵抗、キャパシタ等の電気的素子を介して接続している場合も含む。

「絶縁層上に」とは、積層される層の方向を明示する意味を有し、必ずしも隣接して配置されることを意味するものではない。例えば、「第１ゲート絶縁層上に酸化物半導体層を形成する」とは、第１ゲート絶縁層と酸化物半導体層とが隣接して配置される場合、及び第１ゲート絶縁層と酸化物半導体層とが、その間に他の層を介在させて配置される場合を含む。また、「上に」とは図面の上方向を示す。

各図面における各構成要素の大きさや縮尺は、図の視認性を確保するために適宜変更して記載している。また、各図面におけるハッチングは、各構成要素を区別するためのものであり、必ずしも切断面を意味するものではない。

積層状態を示す断面図は、各層の積層順を示すための説明図であり、各層の厚さや大きさ、各層間においての厚みの厚薄（大小関係）が図示する態様に限定されるものではない。

以下、半導体装置の適用例として、有機ＥＬ表示装置における画素駆動回路について述べる。図１は有機ＥＬ表示装置１の概略構成を示すブロック図である。有機ＥＬ表示装置１は、表示パネル１００と駆動回路２０とを備える。

表示パネル１００は画像を表示する。表示パネル１００はアクティブマトリクス駆動される。表示パネル１００は画素アレイ部を有している。画素アレイ部は、複数の画素１０が含まれている。複数の画素１０はマトリクス状に配置されている。各画素１０は、例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）および白（Ｗ）の画素のいずれかである。各画素１０は、有機ＥＬ素子を含んでいる。

画素アレイ部は、電源線ＶＬとそれぞれ複数の走査線（スキャン線）ＳＬ及び信号線（データ線）ＤＬとを含む。複数の走査線ＳＬは、例えば、画素アレイ部の行方向に沿って設けられている。複数の信号線ＤＬは、例えば、画素アレイ部の列方向に沿って設けられている。電源線ＶＬは信号線ＤＬに沿って設けられている。走査線ＳＬ、信号線ＤＬおよび電源線ＶＬの一端はそれぞれ、駆動回路２０に接続されている。各画素１０は、各走査線ＳＬと各信号線ＤＬとの交差部に対応して、配置されている。

駆動回路２０は画素アレイ部の表示駆動を行う。駆動回路２０は映像信号処理回路２１、タイミング生成回路２２、走査線駆動回路２３、信号線駆動回路２４、電源線駆動回路２５を含む。

映像信号処理回路２１は、外部から入力されるデジタルの映像信号２０Ａに対して、ガンマ補正やオーバードライブ補正などを行う。映像信号処理回路２１は、補正後の映像信号２１Ａを信号線駆動回路２４に出力する。

タイミング生成回路２２は、外部から入力される同期信号２０Ｂに基づいて制御信号２２Ａを生成し出力する。制御信号２２Ａにより、走査線駆動回路２３、信号線駆動回路２４および電源線駆動回路２５がそれぞれ、連動して動作するように制御される。

走査線駆動回路２３は、制御信号２２Ａに従って複数の走査線ＳＬに対して走査線電圧を順次印加する。走査線電圧が印加されることにより、画素１０が順次選択される。

信号線駆動回路２４は、制御信号２２Ａに従って、映像信号処理回路２１から入力される映像信号２１Ａに対応するアナログの映像信号を生成する。生成したアナログの映像信号は、各信号線ＤＬに印加される。

電源線駆動回路２５は、制御信号２２Ａに従って、複数の電源線ＶＬに対して電源線電圧を順次印加する。電源線電圧により、各有機ＥＬ素子の発光動作および消光動作が制御される。

駆動回路２０により、各画素１０は次のように制御される。走査線駆動回路２３から出力される制御信号２２Ａにより、画素１０が選択される。選択された画素に対して、信号線駆動回路２４から出力されたアナログの映像信号に基づく、映像信号電圧が書き込まれる。なお、映像信号の書き込みとは、後述する駆動用トランジスタのゲート−ソース間に所定の電圧を印加することを意味している。

図２は画素毎に設けられる画素駆動回路の一例を示す回路図である。画素駆動回路は、有機ＥＬ素子１４、第１トランジスタ１１、第２トランジスタ１２、保持容量１３を含む。有機ＥＬ素子１４のアノードは、第２トランジスタ１２のソース及び保持容量１３の一方と接続されている。有機ＥＬ素子１４のカソードは電源グランドに接続されている。保持容量１３の他方は、第１トランジスタ１１のドレインと接続されている。保持容量１３の他方は、また、第２トランジスタ１２のゲートと接続されている。第２トランジスタ１２のドレインは、電源線ＶＬに接続されている。第１トランジスタ１１のソースは信号線ＤＬと接続されている。第１トランジスタ１１のゲートは、走査線ＳＬと接続されている。

第１トランジスタ１１は、画素を選択するためのスイッチ薄膜トランジスタである。第２トランジスタ１２は、有機ＥＬ素子１４の発光に必要な電流を流すための駆動用薄膜トランジスタである。書き込みについては，走査線ＳＬに接続された第１トランジスタ１１のゲートがＯＮになることで、信号線ＤＬを画素内に取り込むとともに、保持容量１３に書き込む。第１トランジスタ１１のゲートがＯＦＦになっても、保持容量に書き込まれた電圧によって第２トランジスタ１２が制御され、設定された電流を有機ＥＬ素子１４に流す。それにより、次の書き込みが行われるまで、有機ＥＬ素子１４の動作状態を保持する。

以上のように、画素駆動回路においては、第１トランジスタ１１はスイッチング性能に優れたものが望ましい。また、第２トランジスタ１２は、ゲート電圧に対するソース−ドレイン電流の特性のヒステリシスが少ないものが望ましい。したがって、以下の実施の形態においては、第１トランジスタ１１はＬＴＰＳ薄膜トランジスタとし、第２トランジスタ１２は酸化物薄膜トランジスタとする。

実施の形態１
図３は、画素駆動回路が有する半導体装置１１０の構成例を示す平面図である。図４は、図３におけるＩＶ−ＩＶ断面線による断面図である。半導体装置１１０は、絶縁性基板１０１、多結晶シリコン層１１１、第１ゲート絶縁層１０２、第１金属層１０３、酸化物半導体層１２１、第２ゲート絶縁層１０４、第２金属層１０５、層間絶縁層１０６、第３金属層１０７を含む。

半導体装置１１０は、絶縁性基板１０１を上面に、各層が上記記載順に積層されている。すなわち、絶縁性基板１０１上に多結晶シリコン層１１１が絶縁性基板１０１上に形成されている。多結晶シリコン層１１１上には第１ゲート絶縁層１０２が形成されている。第１ゲート絶縁層１０２上には第１金属層１０３、酸化物半導体層１２１が形成されている。第１金属層１０３、酸化物半導体層１２１上には、第２ゲート絶縁層１０４形成されている。第２ゲート絶縁層１０４上に、第２金属層１０５が形成されている。第２金属層１０５上には、層間絶縁層１０６が形成されている。層間絶縁層１０６上には第３金属層１０７が形成されている。

絶縁性基板１０１は絶縁性及び透光性を有する材料により形成する。絶縁性及び透光性を有する材料は、例えば、ガラスである。絶縁性基板１０１は板状をなす。絶縁性基板１０１は例えば、ガラス板である。多結晶シリコン層１１１は、多結晶シリコン、例えば、ＬＴＰＳ（低温多結晶シリコン）から成る層である。第１ゲート絶縁層１０２、第２ゲート絶縁層１０４、層間絶縁層１０６は、絶縁性を有する材料で形成する。絶縁性を有する材料は、例えば、酸化シリコン、窒化シリコンである。第１金属層１０３、第２金属層１０５、第３金属層１０７は、導電性のある金属により形成する。導電性のある金属は、例えば、アルミニウム、タンタル、モリブデンタンタル、モリブデンタングステンである。酸化物半導体層１２１は酸化物半導体を含む層である。酸化物半導体は、例えば、ＩｎＧａＺｎＯである。

半導体装置１１０には、第１トランジスタ１１、第２トランジスタ１２が構成されている。第１トランジスタ１１、第２トランジスタ１２は走査線ＳＬの配線方向に並んでいる。第１トランジスタ１１は、多結晶シリコン層１１１をチャネルとしている。以下、多結晶シリコン層１１１をチャネル１１１とも呼ぶ。ゲート１１２は、第１金属層１０３から成る。すなわち、チャネル１１１と対向する第１金属層１０３の一部分が第１トランジスタ１１のゲート１１２である。第１トランジスタ１１のソース１１３及びドレイン１１４は、第３金属層１０７から成る。すなわち、ソース１１３は、第３金属層１０７の一部分である。ソース１１３は、コンタクトホール１１３１を介して、チャネル１１１と電気的に接続されている。同様に、ドレイン１１４は、第３金属層１０７の一部分である。ドレイン１１４は、コンタクトホール１１４１を介して、チャネル１１１と電気的に接続されている。第１トランジスタ１１は、トップゲートプレーナ型薄膜トランジスタである。

第２トランジスタ１２は、酸化物半導体層１２１をチャネルとしている。ゲート１２２は第２金属層１０５から成る。すなわち、酸化物半導体層（チャネル）１２１と対向する第２金属層１０５の一部分がゲート１２２である。第２トランジスタ１２のソース１２３及びドレイン１２４は、第３金属層１０７から成る。第２トランジスタ１２は、トップゲートプレーナセルフアライン型薄膜トランジスタである。

走査線ＳＬの配線方向において、第１トランジスタ１１と第２トランジスタ１２との間には、保持容量１３が構成されている。図５は、図３におけるＶ−Ｖ断面線による断面図である。保持容量１３は下側電極１３１と上側電極１３２を含む。下側電極１３１は第２金属層１０５からなる。下側電極１３１を含む第２金属層１０５は、平面形状がＬ字を反転させた形状（逆Ｌ字形状）を有している。逆Ｌ字形状の信号線ＤＬの配線方向に延びている部分の一部は、第２トランジスタ１２のゲート１２２である。逆Ｌ字形状の走査線ＳＬの配線方向に延びている部分の一部は、保持容量１３の下側電極１３１である。下側電極１３１から第１トランジスタ１１に延びている部分は、コンタクトホール１３１１により、第１トランジスタ１１のドレイン１１４と接続している。上側電極１３２は第３金属層１０７からなる。上側電極１３２は第２トランジスタ１２のソース１２３と一体化している。上側電極１３２と一体化している第３金属層１０７の一部には、有機ＥＬ素子１４のアノードと上側電極１３２とを電気的に接続するコンタクトホール１４１が設けてある。

信号線ＤＬは第３金属層１０７からなる。信号線ＤＬは、第１トランジスタ１１のソース１１３と一体化している。走査線ＳＬは第１金属層１０３からなる。第１金属層１０３の一部は、走査線ＳＬの配線方向と交差する方向に延びている部分がある。当該部分により、第１トランジスタ１１のゲート１１２と走査線ＳＬとが接続している。電源線ＶＬは第３金属層１０７からなる。電源線ＶＬは第２トランジスタ１２のドレイン１２４と一体化している。

次に、半導体装置１１０の製造手順を説明する。図６は半導体装置１１０の製造手順を示すフローチャートである。図７から図９は半導体装置１１０の製造手順を断面図で表したものである。図７からび図９の断面は、図４と同様な断面である。第１トランジスタ１１を形成するためのポリシリコン製造プロセス（ＬＴＰＳプロセス）と第２トランジスタ１２を形成するための酸化物半導体製造プロセスは同時並行で行われる。図６において、横並びになっているプロセスは同時に行われることを示している。図７から図９は図６に示した各ステップ実行後の状態を示している。図７に示した一部の手順実行後について、図７から図９での記載を省略している。

まず、絶縁性基板１０１を準備する。絶縁性基板１０１上に多結晶シリコン層１１１を形成する（ステップＳ１）。ステップＳ１では、絶縁性基板１０１に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等によってａ−Ｓｉを堆積する。ａ−Ｓｉに対して、ＥＬＡ（Ｅｘｃｉｍｅｒ Ｌａｓｅｒ Ａｎｎｅａｌｉｎｇ）により結晶化して、ポリシリコンを形成する。その後、フォレジスト工程、エッチング工程を含むＩｓｌａｎｄ工程を行う。これらの工程により、所定の表面積を持つ島状の多結晶シリコン層１１１が完成する。図７Ａの状態となる。

絶縁性基板１０１及び多結晶シリコン層１１１の上に、第１ゲート絶縁層１０２を形成する（ステップＳ２）。図７Ｂの状態となる。第１ゲート絶縁層１０２の上に、第１トランジスタ１１のゲート１１２を形成する（ステップＳ３）。ステップＳ３では、スパッタリング法などにより、第１金属層１０３を成膜する。第１金属層１０３は、モリブデン（Ｍｏ）や、モリブデンの合金であるモリブデンタンタル（ＭｏＴａ）、モリブデンタングステン（ＭｏＷ）などからなる。その後、フォトレジスト工程により、島状のゲート１１２を形成する。図７Ｃの状態となる。

多結晶シリコン層１１１に対して、不純物の注入を行う（ステップＳ４）。ステップＳ４では、ゲート１１２をマスクとして、多結晶シリコン層１１１に対して不純物ドーピングを行う。続いて、多結晶シリコン層１１１の活性化を行う（ステップＳ５）。ステップＳ５では、多結晶シリコン層１１１を加熱する。加熱は例えば、電気炉で行う。また、加熱はエキシマレーザを用いたアニール法により行う。加熱の温度は、絶縁性基板１０１が変形しないような温度とする。加熱の温度は、例えば、３００℃以上６００℃以下の範囲を選択する。

多結晶シリコン層１１１の水素化を行う（ステップＳ６）。例えば、ステップＳ６では、例えば、プラズマ水素化を行う。すなわち、水素を含んだガスを流して真空ポンプを用いて１Ｔｏｒｒ以下に減圧した容器の中で高周波放電などによって水素プラズマを発生させ、その中で多結晶シリコン層１１１を加熱処理する。

酸化物半導体層１２１を第１ゲート絶縁層１０２の上に、形成する（ステップＳ７）。ステップＳ７では、酸化物半導体を成膜する。成膜した酸化物半導体膜に対して、Ｉｓｌａｎｄ工程を行う。酸化物半導体は、例えば、Ｉｎｄｉｕｍ：インジウム、Ｇａｌｌｉｕｍ：ガリウム、Ｚｉｎｃ：亜鉛、Ｏｘｉｄｅ：酸素などの化合物であるＩＧＺＯである。Ｉｎ（インジウム）−Ｓｎ（錫）−Ｚｎ（亜鉛）−Ｏ（酸素）からなる酸化物半導体を採用してもよい。図８Ａの状態となる。

第２ゲート絶縁層１０４を形成する（ステップＳ８）。図８Ｂの状態となる。第２ゲート絶縁層１０４の一部は、ゲート１１２、酸化物半導体層１２１の上に作成される。他の部分は、第１ゲート絶縁層１０２の上に形成される。

第２トランジスタ１２のゲート１２２を第２ゲート絶縁層１０４の上に、形成する（ステップＳ９）。ステップＳ９では、スパッタリング法などにより、第２金属層１０５を成膜する。第２金属層１０５は、モリブデン（Ｍｏ）や、モリブデンの合金であるモリブデンタンタル（ＭｏＴａ）、モリブデンタングステン（ＭｏＷ）などからなる。その後、フォトレジスト工程により、島状のゲート１２２を形成する。図８Ｃの状態となる。

層間絶縁層１０６を形成する（ステップＳ１０）。図９Ａの状態となる。層間絶縁層１０６の一部は、ゲート１２２の上に作成される。他の部分は、第１ゲート絶縁層１０２の上に形成される。

多結晶シリコン層１１１へのコンタクトホール１１３１、１１４１、酸化物半導体層１２１へのコンタクトホール１２３１、１２４１を形成する（ステップＳ１１）。コンタクトホール１１３１、１１４１は層間絶縁層１０６の上面から、多結晶シリコン層１１１の上面に至る孔である。コンタクトホール１２３１、１２４１は、層間絶縁層１０６の上面から、酸化物半導体層１２１の上面に至る孔である。

第１トランジスタ１１のソース１１３、ドレイン１１４、第２トランジスタ１２のソース１２３、ドレイン１２４を層間絶縁層１０６上に、形成する（ステップＳ１２）。ソース１１３、ドレイン１１４は、それぞれコンタクトホール１１３１、１１４１を介して、多結晶シリコン層１１１と接続する。ソース１２３、ドレイン１２４は、それぞれコンタクトホール１２３１、１２４１を介して、酸化物半導体層１２１と接続する。ステップＳ１２では、スパッタリング法などにより、第３金属層１０７を成膜する。第３金属層１０７は、モリブデン（Ｍｏ）や、モリブデンの合金であるモリブデンタンタル（ＭｏＴａ）、モリブデンタングステン（ＭｏＷ）などからなる。その後、フォトレジスト工程により、ソース１１３、ドレイン１１４、ソース１２３、ドレイン１２４を形成する。図９Ｂの状態となる。

上述したように、走査線ＳＬは第１金属層１０３の一部であるから、ステップＳ３において形成する。また、保持容量１３の下側電極１３１は、第２金属層１０５の一部であるから、ステップＳ９において形成する。さらにまた、信号線ＤＬ、電源線ＶＬは第３金属層１０７の一部であるから、ステップＳ１２において形成する。電源線ＶＬはドレイン１２４と一体である。

実施の形態２
本実施の形態では、第１ゲート絶縁層１０２又は酸化物半導体層１２１の界面付近に水素濃度が局所的に高い領域を形成した構成について説明する。

図１０〜図１２は実施の形態２に係る半導体装置１１０の製造手順を断面図で表したものである。実施の形態１と同様に、絶縁性基板１０１上に多結晶シリコン層１１１を形成し（図１０Ａ）、その後、絶縁性基板１０１及び多結晶シリコン層１１１の上に第１ゲート絶縁層１０２を形成した（図１０Ｂ）。実施の形態２では、第１ゲート絶縁層１０２をＳｉＯ_x とした。

第１ゲート絶縁層１０２の上に第１トランジスタ１１のゲート１１２を形成し、前述のステップＳ４及びＳ５の工程を経た後、水素化工程を実施した（図１０Ｃ）。この水素化工程では、プロセス温度３９０℃、水素ガス圧力４００Ｐａ、ＲＦ電力密度１．３Ｗ／ｃｍ² の水素プラズマが使用され、水素プラズマを照射する時間（水素化処理時間）を１５分又は３０分とした。

水素化工程の後に、酸化物半導体層１２１として、ＩＧＺＯをスパッタし、パターンニングを行うことにより、ＩＧＺＯ層を形成した。本実施の形態では、酸化物半導体層１２１としてＩＧＺＯをスパッタ法により７０ｎｍの膜厚に成膜した。その後、大気圧において、１時間、４００℃のアニールを行った（図１１Ａ）。図１１Ａに示すように、ゲート１１２及びゲート１１２と同層が存在しない面では、第１ゲート絶縁層１０２又は酸化物半導体層１２１の界面付近に水素濃度が高い領域が形成された。なお、ゲート１１２及びゲート１１２の同層は、水素プラズマを透過しにくいことがこのような層構造を生じる原因と推定される。

水素濃度が高い領域は、高水素濃度第１ゲート絶縁層２１１と高水素濃度酸化物半導体層２１２とにより構成される。ここで、高水素濃度第１ゲート絶縁層２１１は、第１ゲート絶縁層１０２内において酸化物半導体層１２１との界面付近に形成され、水素濃度が極大（局所的に最大）となる領域（層）を表す。また、高水素濃度酸化物半導体層２１２は、酸化物半導体層１２１内において第１ゲート絶縁層１０２との界面付近に形成され、水素濃度が極大となる領域（層）を表す。

なお、水素濃度が高い領域は、第１ゲート絶縁層１０２の材料、酸化物半導体層１２１の材料、水素化処理の条件によって、高水素濃度第１ゲート絶縁層２１１又は高水素濃度酸化物半導体層２１２の何れか一方で構成されてもよい。

次いで、実施の形態１と同様の手順にて、第２ゲート絶縁層１０４を形成し（図１１Ｂ）、第２ゲート絶縁層１０４の上に第２トランジスタ１２のゲート１２２を形成した（図１１Ｃ）。

また、第２ゲート絶縁層１０４及びゲート１２２の上に層間絶縁層１０６を形成し（図１２Ａ）、第１トランジスタ１１のソース１１３及びドレイン１１４、並びに第２トランジスタ１２のソース１２３及びドレイン１２４を層間絶縁層１０６上に形成した（図１２Ｂ）。

発明者らは、詳細な水素濃度の分布を明らかにするため、水素化工程後の酸化物半導体層１２１の表面から第１ゲート絶縁層１０２へ向けた深さ方向の水素濃度分布をＳＩＭＳ法（Secondary Ion Mass Spectrometry法，二次イオン質量分析法）により測定した。測定に用いたＳＩＭＳ分析装置はＰＨＩ社製ＡＤＥＰＴ１０１０である。分析には、３ｋｅＶに加速させたＣｓイオン（Ｃｓ⁺ ）によるイオンビームを用いた。

図１３は、ＳＩＭＳ分析による深さ方向の元素濃度の分析結果を示すグラフである。図１３Ａは比較例として示す水素プラズマ処理時間がゼロのサンプルの分析結果である。図１３Ｂは水素プラズマ処理時間が１５分のサンプル、図１３Ｃは水素プラズマ処理時間が３０分のサンプルである。グラフの横軸は、表面の深さ方向の距離であり、左側縦軸は水素濃度、右側縦軸はＳｉ及びＩｎＯのカウント数である。なお、Ｓｉのカウント数及びＩｎＯのカウント数の分布を見れば、ＩＧＺＯ層及びＳｉＯ_x 層の界面を判別することが可能である。すなわち、Ｓｉのカウント数とＩｎＯのカウント数とが交差する付近の深さにおいて、ＩＧＺＯ層及びＳｉＯ_x 層の界面が存在すると推定できる。なお、表面付近では、水素、Ｓｉ、ＩｎＯの何れもが高い値を示している。これは測定時における汚染の影響と考えられるので、以下の考察から除外する。

水素化処理を行った図１３Ｂ及び図１３Ｃにおいて、水素濃度が１×１０²¹ｃｍ^-3以上となり、著しく水素濃度が高い１つのピークを有している。また、このピークは４０ｎｍを超える厚さに分布していることが明らかとなった。ピーク値は、ＩＧＺＯ層やＳｉＯ_x 層における層内の典型的な水素濃度の値（１×１０²⁰ｃｍ^-3〜２×１０²⁰ｃｍ^-3）よりも１０倍以上高い値である。

また、この水素濃度のピークは、Ｓｉのカウント数とＩｎＯのカウント数とが交差する付近の深さと一致している。したがって、高水素濃度酸化物半導体層２１２（ＩＧＺＯ層）と高水素濃度第１ゲート絶縁層２１１（ＳｉＯ_x 層）との界面付近の水素濃度が高い。また、水素濃度の深さ方向分布のピークは、最大値を中心に４０ｎｍを程度の厚さに分布していることが明らかとなった。

一方、水素化処理を行っていない図１３Ａでは、酸化物半導体層１２１（ＩＧＺＯ層）と第１ゲート絶縁層１０２（ＳｉＯ_x 層）との界面付近に水素濃度のピークは存在しないので、高水素濃度第１ゲート絶縁層２１１も高水素濃度酸化物半導体層２１２も存在していない。

また、これらのサンプルにおける酸化物半導体層（高水素濃度酸化物半導体層を含む）のシート抵抗を測定した結果、水素化処理を行っていないサンプルでは１．９０×１０⁸ Ω／ｓｑ、１５分間の水素化処理を行ったサンプルでは８．０９×１０⁷ Ω／ｓｑ、３０分間の水素化処理を行ったサンプルでは３．３３×１０⁶ Ω／ｓｑとなった。これらの結果から、水素化処理時間が増加するとシート抵抗値が減少する変化が見られることが分かった。

酸化物半導体層のシート抵抗値の低下は、以下の理由が考えられる。高水素濃度酸化物半導体層２１２では、水素の還元作用によりに酸素欠損が形成される。その結果、高水素濃度酸化物半導体層２１２にキャリアが発生し、シート抵抗値が低下すると推定される。したがって、水素濃度に依存してシート抵抗値が変化すると考えられる。

図１３Ａ〜図１３Ｃの処理条件で作成したＩＧＺＯ−ＴＦＴのＩｄ−Ｖｇ特性を測定した結果、図１３Ａ及び図１３Ｂの条件では、ゲート電圧を徐々に増加させると、約０Ｖ付近においてドレイン電流（Ｉｄ）が増加し始める（ＯＮ状態となる）特性が得られた。一方、図１３Ｃの条件では、ゲート電圧が約−７Ｖ付近においてＯＮ状態となる特性となった。図１３Ｃの条件でのＴＦＴ特性は，主に高水素濃度酸化物半導体層における過剰キャリアの発生に起因していると推測される。

図１３Ｃの条件で作成したトランジスタをスイッチ素子として用いる場合、ゲート電圧が０Ｖの時のドレイン電流値が高すぎて十分なトランジスタのオンオフ比を確保することができない。そのため、スイッチ素子として使用することは困難である。

更に追加して行った実験から、以下の知見が得られた。ＳＩＭＳ測定によって観察された深さ方向の水素濃度分布において、水素濃度ピーク値が１×１０²²ｃｍ^-3以上であると、ＴＦＴがオンし始めるゲート電圧が−１５Ｖ以下となり、スイッチ素子として使用することができなかった。

なお、本条件では、第１トランジスタ１１である多結晶シリコン（ＬＴＰＳ）ＴＦＴを良好に動作させるために水素化処理時間は１５分以上が必要であった。水素化処理時間がゼロである図１３Ａの条件では第１トランジスタは不良であったが、図１３Ｂ及び図１３Ｃの条件下の処理では、第１トランジスタ１１のＴＦＴ特性は良好であった。

したがって、第１トランジスタ１１である多結晶シリコン薄膜トランジスタと第２トランジスタ１２であるＩＧＺＯ−ＴＦＴとをスイッチ素子として用いるためには、ＳｉＯ_x 層及びＩＧＺＯ層の界面付近の水素濃度のピーク値は１×１０²¹ｃｍ^-3以上、１×１０²²ｃｍ^-3未満であることが望ましい。ベースとなる水素濃度を一定（１×１０²⁰ｃｍ^-3）として換算すれば、水素濃度のピーク値は１０倍以上、１００倍未満であることが望ましい。

更に好ましくは、ＳｉＯ_x 層及びＩＧＺＯ層の界面付近の水素濃度のピーク値は、１×１０²¹ｃｍ^-3以上、８×１０²¹ｃｍ^-3未満であることが望ましい。ベースとなる水素濃度を一定（１×１０²⁰ｃｍ^-3）として換算すれば、水素濃度のピーク値は１０倍以上、８０倍未満であることが望ましい。水素濃度のピーク値が前述の条件であれば、第１トランジスタ１１のＴＦＴ特性と第２トランジスタ１２のＴＦＴ特性とを何れも良好なものとすることが可能であった。

本実施の形態は、以下の様な効果を奏する。第１トランジスタ１１を形成する工程に含まれる水素化工程（ステップＳ６）の後に、第２トランジスタ１２のチャネルとなる酸化物半導体層１２１を形成する（ステップＳ７）。酸化物半導体層１２１が水素プラズマに曝される可能性を低減できる。酸化物半導体層１２１が水素プラズマに曝されると、酸化物半導体層１２１に含まれる酸素が水素と反応する。そして、酸化物半導体層１２１に含まれる酸素量が減る。すると、酸化物半導体層１２１の電気抵抗が下がり、第２トランジスタ１２がノーマリオン特性となる。しかし、本実施の形態では、酸化物半導体層１２１が水素プラズマに曝される可能性を低減し、酸化物半導体層１２１の特性劣化を抑制する。その結果、第２トランジスタ１２がノーマリオン特性となることを抑制することが可能となる。

実施の形態３
本実施の形態は、第１ゲート絶縁層１０２と第２ゲート絶縁層１０４２との間に第２層間絶縁層１０４１を設ける構成に関する。図１４は、画素駆動回路が有する半導体装置１１０の構成例を示す平面図である。図１５は、図１４におけるＸＶ−ＸＶ断面線による断面図である。図１４及び図１５において、図３、図４に示した実施の形態１の構成と同様なものは同じ符号を付し、説明を省略する。

本実施の形態では、図１５に示すように、第１ゲート絶縁層１０２、第１金属層１０３の上に、第２層間絶縁層１０４１が形成されている。第２層間絶縁層１０４１の上に、酸化物半導体層１２１が形成されている。第２層間絶縁層１０４１、酸化物半導体層１２１の上に、第２ゲート絶縁層１０４２が形成されている。さらに、第２ゲート絶縁層１０４２の上に、第２金属層１０５が形成されている。第２トランジスタ１２の酸化物半導体層１２１は、第２層間絶縁層１０４１の上に形成されている。酸化物半導体層１２１とソース１２３とは、コンタクトホール１２３１を介して、電気的に接続されている。酸化物半導体層１２１とドレイン１２４とは、コンタクトホール１２４１を介して、電気的に接続されている。本実施の形態において、第２トランジスタ１２は、トップゲートプレーナセルフアライン型薄膜トランジスタである。

次に、半導体装置１１０の製造手順を説明する。図１６は半導体装置１１０の製造手順を示すフローチャートである。図１７から図１９は半導体装置１１０の製造手順を断面図で表したものである。図１７から図１９の断面は、図１５と同様な断面である。図１６において、図６と同様な工程については、同じステップ番号を付し、説明を省略する。図１７から図１９についても、図７から図９と同様な内容については、説明を省略する。

本実施の形態では、第１トランジスタ１１が備える多結晶シリコン層１１１を水素化（ステップＳ６）した後、第２層間絶縁層１０４１を形成する（ステップＳ１３）。図１７Ｄの状態になる。

酸化物半導体層１２１を第２層間絶縁層１０４１上に、形成する（ステップＳ７）。図１８Ａの状態となる。第２ゲート絶縁層１０４２を形成する（ステップＳ８）。図１８Ｂの状態となる。ステップＳ１０からＳ１１が実行され、図１９Ｂの状態に至る。

本実施の形態は、実施の形態１の奏する効果に加えて、次の効果を奏する。多結晶シリコン層１１１の水素化（ステップＳ６）の後に、第２層間絶縁層１０４１を形成する（ステップＳ１３）。水素化に用いた水素が、第１ゲート絶縁層１０２の表面に付着するなど残存していたとしても、第２層間絶縁層１０４１により、酸化物半導体層１２１とは遮断される。よって、酸化物半導体層１２１の特性劣化を抑制することが可能となる。

実施の形態４
実施の形態４は、実施の形態２を基本とした具体例である。本実施の形態において、第１ゲート絶縁層１１２及び層間絶縁層１０６をＳｉＯ_x とした。図１６の水素化工程（ステップＳ６）の具体的なプロセス条件は、プロセス温度３９０℃、水素ガス圧力４００Ｐａ、ＲＦ電力密度１．３Ｗ／ｃｍ² の水素プラズマとし、水素化処理時間は１５分とした。

図２０は、実施の形態４に係る半導体装置１１０の構成例を示す断面図である。図２０に示すように、水素濃度が局所的に高い領域が第１ゲート絶縁層１０２と第２層間絶縁層１０４１との間に高水素濃度第１ゲート絶縁層２１３として形成されている。

この高水素濃度第１ゲート絶縁層２１３における水素濃度や構造については、以下の実験及び分析により具体的に明らかとなった。実験では、絶縁性基板１０１の上に第１ゲート絶縁層１０２としてＳｉＯ_x 膜を成膜した後、ゲート１１２を形成し、不純物注入、活性化工程を行った。その後、水素化工程を施した。次に、純水で洗浄した後、プラズマＣＶＤ法にて基板温度２００℃で第２層間絶縁層１０４１としてＳｉＯ_x を２００ｎｍの膜厚で成膜した。

なお、高水素濃度第１ゲート絶縁層２１３は、ゲート１１２及びゲート１１２の同層が存在しない領域で観察された。

このようにして作成されたサンプルを用い、ＳｉＯ_x で作成された第２層間絶縁層１０４１の表面からＳｉＯ_x で作成された第１ゲート絶縁層１０２の内部へ向けた深さ方向の水素濃度分布をＳＩＭＳ法により測定した結果、第１ゲート絶縁層１０２及び第２層間絶縁層１０４１の界面領域に、局所的に水素濃度が高い領域が存在していることが明らかとなった。

この領域における水素濃度のピーク値は１×１０²¹ｃｍ^-3以上であり、第１ゲート絶縁層１０２（ＳｉＯ_x ）や第２層間絶縁層１０４１（ＳｉＯ_x ）における層内の典型的な水素濃度（１×１０²⁰ｃｍ^-3〜２×１０²⁰ｃｍ^-3）よりも１０倍以上高い値であることが明らかになった。

本実施の形態であれば、第２トランジスタ１２は水素濃度の影響を受けず、良好な動作が可能となった。

実施の形態５
実施の形態５では、図１６に示す製造手順においてステップＳ６の水素化工程と、ステップＳ１３の第２層間絶縁層１０４１を形成する工程とを入れ替えた形態について説明する。

図２１は、実施の形態５に係る半導体装置１１０の構成例を示す断面図である。図２１に示すように、水素濃度が高い領域は、第２層間絶縁層１０４１と酸化物半導体層１２１との界面に存在する。第２トランジスタ１２のソース１２３及びドレイン１２４の形成の後、酸化物半導体層１２１としてＩＧＺＯを形成し、その後４００℃で１時間のアニールを大気圧で行った。

その結果、水素濃度が局所的に高い層間絶縁層領域である高水素濃度第２層間絶縁層２１４と、水素濃度が局所的に高い酸化物半導体領域である高水素濃度酸化物半導体層２１２とが形成された。

このサンプルの、酸化物半導体層１２１と第２層間絶縁層１０４１とが接する部分のＳＩＭＳ分析を行った。その結果、ＩＧＺＯ表面からＳｉＯ_x 膜内部へ向けた深さ方向の水素濃度分布は、酸化物半導体層１２１と第２層間絶縁層１０４１との界面領域に高い水素濃度のピークを持ち、そのピークの水素濃度が、第２層間絶縁層１０４１及び酸化物半導体層１２１の膜中領域における典型的な水素濃度と比較して１０倍以上であることが分かった。

また、第２層間絶縁層１０４１と酸化物半導体層１２１との界面領域におけるピーク水素濃度が１×１０²²ｃｍ^-3未満であれば、酸化物半導体ＴＦＴをスイッチ素子として用いることができることが明らかになった。

実施の形態１では、図８のＳ７ステップで示したように、ゲート１１２が形成された第１ゲート絶縁層１０２上に酸化物半導体膜を成膜し、この酸化物半導体膜を所望の形状にパターニングする必要がある。したがって、先に形成されたゲートをエッチングすることなく酸化物半導体膜のみをエッチングする選択エッチングが必要になる。一方で、実施の形態３では、ゲート１１２をなす第１金属層１０３がすでに形成された第２ゲート絶縁層１０４２に酸化物半導体を成膜しない。したがって、選択エッチングにより、酸化物半導体層１２１を形成する必要がない。選択エッチングでは、エッチング液により、第１金属層１０３の特性が劣化してしまうおそれがある。しかし、本実施の形態では、選択エッチングは不要であるので、第１金属層１０３の特性劣化を抑制することが可能となる。

以上述べた実施例は、これらの実施の形態に限定されない。例えば、図５に示した実施の形態１のプロセスのように、絶縁層に対して水素化工程を施した後に、水素化工程を施した絶縁層に接するようにその上に酸化物半導体層を成膜する工程を含めば、同様な効果がある。

すなわち、絶縁層の界面領域、又は、酸化物半導体層の界面領域で局所的に最大となる水素濃度が、絶縁層の膜中領域、及び、酸化物半導体層の膜中領域の水素濃度の１０倍以上である。絶縁層の界面領域、及び、酸化物半導体層の界面領域の局所的に最大となる水素濃度が１×１０²²ｃｍ^-3未満であれば、第１トランジスタ及び第２トランジスタが共に良好なＴＦＴ特性を得ることができる。

また、実施の形態１から５のプロセスは、本実施のプロセス条件に限定されない。例えば、絶縁層に対して水素化工程を施した後に層間絶縁層を成膜し、その層間絶縁層上に酸化物半導体層を成膜する工程で得られるものである。

すなわち、絶縁層の界面領域、又は、層間絶縁層の界面領域で局所的に最大となる水素濃度が、絶縁層の膜中領域、及び、層間絶縁層の膜中領域の水素濃度の１０倍以上であり、絶縁層の界面領域、及び、層間絶縁層の界面領域の局所的に最大となる水素濃度が１×１０²²ｃｍ^-3未満であれば、第１トランジスタ及び第２トランジスタが共に良好なＴＦＴ特性を得ることが可能となる。

各実施の形態で記載されている技術的特徴（構成要件）はお互いに組み合わせ可能であり、組み合わせすることにより、新しい技術的特徴を形成することができる。
今回開示された実施の形態はすべての点で例示であって、制限的なものでは無いと考えられるべきである。本発明の範囲は、上記した意味では無く、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。

１ 有機ＥＬ表示装置
１１０ 半導体装置
１００ 表示パネル
１０１ 絶縁性基板
１０２ 第１ゲート絶縁層
１０３ 第１金属層
１０４ 第２ゲート絶縁層
１０４２ 第２ゲート絶縁層
１０４１ 第２層間絶縁層
１０５ 第２金属層
１０６ 層間絶縁層
１０７ 第３金属層
１０ 画素
１１ 第１トランジスタ
１１１ 多結晶シリコン層（チャネル）
１１２ ゲート
１１３ ソース
１１４ ドレイン
１２ 第２トランジスタ
１２１ 酸化物半導体層（チャネル）
１２２ ゲート
１２３ ソース
１２４ ドレイン
１３ 保持容量
１４ 有機ＥＬ素子
２１１ 高水素濃度第１ゲート絶縁層
２１２ 高水素濃度酸化物半導体層
２１３ 高水素濃度第１ゲート絶縁層
２１４ 高水素濃度第２層間絶縁層
ＤＬ 信号線
ＳＬ 走査線
ＶＬ 電源線

Claims (21)

1. 絶縁性基板と、
   前記絶縁性基板上に形成した多結晶シリコン層と、
   前記多結晶シリコン層上に形成した第１ゲート絶縁層と、
   前記第１ゲート絶縁層上に形成した第１金属層と、
   前記第１ゲート絶縁層上に形成した酸化物半導体層と、
   前記酸化物半導体層上に形成した第２ゲート絶縁層と、
   前記第２ゲート絶縁層上に形成した第２金属層と、
   前記第２金属層上に形成した第１層間絶縁層と、
   前記第１層間絶縁層上に形成した第３金属層と
   を有し、
   前記多結晶シリコン層をチャネルとし、ソース及びドレインと、ゲートを有する第１トップゲートプレーナ型薄膜トランジスタと、
   前記酸化物半導体層をチャネルとし、ソース及びドレインと、ゲートを有する第２トップゲートプレーナセルフアライン型薄膜トランジスタと
   を備え、
   前記第１トップゲートプレーナ型薄膜トランジスタのゲートが第１金属層からなり、
   前記第２トップゲートプレーナセルフアライン型薄膜トランジスタのゲートが第２金属層からなり、
   前記第１トップゲートプレーナ型薄膜トランジスタのソース及びドレインと、前記第２トップゲートプレーナセルフアライン型薄膜トランジスタのソース及びドレインが、前記第３金属層からなり、
   前記第１トップゲートプレーナ型薄膜トランジスタのソースまたはドレインと、前記第２トップゲートプレーナセルフアライン型薄膜トランジスタのゲートが電気的に接続されていること
   を特徴とする半導体装置。
2. 前記第１ゲート絶縁層及び前記酸化物半導体層の界面領域に水素濃度が極大となる高水素濃度領域を有すること
   を特徴とする請求項１に記載の半導体装置。
3. 前記高水素濃度領域における水素濃度は、前記第１ゲート絶縁層の膜中領域又は前記酸化物半導体層の膜中領域における水素濃度の１０倍以上、１００倍未満であること
   を特徴とする請求項２に記載の半導体装置。
4. 前記高水素濃度領域における水素濃度は１×１０²¹ｃｍ^-3以上、１×１０²²ｃｍ^-3未満であること
   を特徴とする請求項２に記載の半導体装置。
5. 前記第１ゲート絶縁層及び第２ゲート絶縁層間に形成された第２層間絶縁層を有し、
   前記酸化物半導体層は前記第２層間絶縁層上に形成してあること
   を特徴とする請求項１に記載の半導体装置。
6. 前記第１ゲート絶縁層及び前記第２層間絶縁層の界面領域に水素濃度が極大となる高水素濃度領域を有すること
   を特徴とする請求項５に記載の半導体装置。
7. 前記高水素濃度領域における水素濃度は、前記第１ゲート絶縁層の膜中領域又は前記第２層間絶縁層の膜中領域における水素濃度の１０倍以上、１００倍未満であること
   を特徴とする請求項６に記載の半導体装置。
8. 前記高水素濃度領域における水素濃度は１×１０²¹ｃｍ^-3以上、１×１０²²ｃｍ^-3未満であること
   を特徴とする請求項６に記載の半導体装置。
9. 前記第２層間絶縁層及び前記酸化物半導体層の界面領域に水素濃度が極大となる高水素濃度領域を有すること
   を特徴とする請求項５に記載の半導体装置。
10. 前記高水素濃度領域における水素濃度は、前記第２層間絶縁層の膜中領域又は前記酸化物半導体層の膜中領域における水素濃度の１０倍以上、１００倍未満であること
    を特徴とする請求項９に記載の半導体装置。
11. 前記高水素濃度領域における水素濃度は１×１０²¹ｃｍ^-3以上、１×１０²²ｃｍ^-3未満であること
    を特徴とする請求項９に記載の半導体装置。
12. 請求項１から請求項１１の何れか一項に記載の半導体装置と、発光素子とを含み、
    前記第２トップゲートプレーナセルフアライン型薄膜トランジスタは、前記発光素子に駆動電流を供給し、
    前記第１トップゲートプレーナ型薄膜トランジスタは、前記第２トップゲートプレーナセルフアライン型薄膜トランジスタのゲート電圧を制御する
    ことを特徴とする表示装置。
13. 前記第１トップゲートプレーナ型薄膜トランジスタのソース又はドレインに電圧を印加するデータ線と、
    前記第２トップゲートプレーナセルフアライン型薄膜トランジスタに電源電圧を印加する電源線と
    を備え、
    前記データ線及び前記電源線は、前記第３金属層で形成されていること
    を特徴とする請求項１２に記載の表示装置。
14. 前記第１トップゲートプレーナ型薄膜トランジスタのゲートに電圧を印加するスキャン線を備え、
    前記スキャン線は、前記第１金属層で形成されていること
    を特徴とする請求項１２又は請求項１３に記載の表示装置。
15. 絶縁性基板を準備する工程と、
    前記絶縁性基板上に、多結晶シリコンを含む第１チャネル半導体層を形成する工程、及び第１チャネル半導体層を水素化する工程を有する第１トップゲートプレーナ型薄膜トランジスタを形成する工程と、
    前記絶縁基板上に、酸化物半導体を含む第２チャネル半導体層を、前記第１チャネル半導体層を水素化する工程の後に、形成する工程を有する第２トップゲートプレーナセルフアライン型薄膜トランジスタを形成する工程と
    を備えることを特徴とする半導体装置の製造方法。
16. 前記第１トップゲートプレーナ型薄膜トランジスタを形成する工程は、
    前記第１チャネル半導体層を形成する工程の後に、第１ゲート絶縁層を形成する工程、
    前記第１ゲート絶縁層上に、ゲートを含む第１金属層を形成する工程、及び
    前記第１チャネル半導体層を水素化する工程の後に、ソース及びドレインを含む第３金属層を形成する工程を有し、
    前記第２トップゲートプレーナセルフアライン型薄膜トランジスタを形成する工程は、
    前記第２チャネル半導体層を形成する工程の後に、第２金属層を形成する工程により、ゲートを形成し、
    前記第３金属層を形成する工程により、ソース及びドレインを形成すること
    を特徴とする請求項１５に記載の半導体装置の製造方法。
17. 絶縁性基板を準備する工程と、
    前記絶縁性基板上に、多結晶シリコンを含む第１チャネル半導体層を形成する工程、及び第１チャネル半導体層を水素化する工程を有する第１トップゲートプレーナ型薄膜トランジスタを形成する工程と、
    前記絶縁性基板上に、酸化物半導体を含む第２チャネル半導体層を、前記第１チャネル半導体層を水素化する工程の後に、形成する工程を有する第２トップゲートプレーナセルフアライン型薄膜トランジスタを形成する工程とを備え、
    前記第１トップゲートプレーナ型薄膜トランジスタを形成する工程は、ゲートに電圧を印加するスキャン線を形成する工程、及び
    ソース又はドレインに電圧を印加するデータ線を形成する工程を含み、
    前記第２トップゲートプレーナセルフアライン型薄膜トランジスタを形成する工程は、ソース又はドレインに電源電圧を印加する電源線を形成する工程
    を含むことを特徴とする表示装置の製造方法。
18. 前記第１トップゲートプレーナ型薄膜トランジスタを形成する工程は、
    前記第１チャネル半導体層を形成する工程の後に、第１ゲート絶縁層を形成する工程、
    前記第１ゲート絶縁層上に、ゲートを含む第１金属層を形成する工程、及び
    前記第１チャネル半導体層を水素化する工程の後に、ソース及びドレインを含む第３金属層を形成する工程を有し、
    前記第２トップゲートプレーナセルフアライン型薄膜トランジスタを形成する工程は、
    前記第２チャネル半導体層を形成する工程の後に、第２金属層を形成する工程により、ゲートを形成し、
    前記第１金属層を形成する工程により、ソース及びドレインを形成すること
    を特徴とする請求項１７に記載の表示装置の製造方法。
19. 前記データ線及び前記電源線は、前記第３金属層からなり、
    前記データ線を形成する工程及び前記電源線を形成する工程は、前記第３金属層を形成する工程に含まれること
    を特徴とする請求項１８に記載の表示装置の製造方法。
20. 前記スキャン線は、前記第１金属層からなり、
    前記スキャン線を形成する工程は、前記第１金属層を形成する工程に含まれること
    を特徴とする請求項１８又は請求項１９に記載の表示装置の製造方法。
21. 前記水素化する工程は、水素プラズマ処理であること
    を特徴とする請求項１５から請求項２０の何れか一項に記載の製造方法。

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