JP7055285B2 - 半導体装置、表示装置、半導体装置の製造方法及び表示装置の製造方法 - Google Patents
半導体装置、表示装置、半導体装置の製造方法及び表示装置の製造方法 Download PDFInfo
- Publication number
- JP7055285B2 JP7055285B2 JP2017127872A JP2017127872A JP7055285B2 JP 7055285 B2 JP7055285 B2 JP 7055285B2 JP 2017127872 A JP2017127872 A JP 2017127872A JP 2017127872 A JP2017127872 A JP 2017127872A JP 7055285 B2 JP7055285 B2 JP 7055285B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- layer
- thin film
- film transistor
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Description
図3は、画素駆動回路が有する半導体装置110の構成例を示す平面図である。図4は、図3におけるIV-IV断面線による断面図である。半導体装置110は、絶縁性基板111、多結晶シリコン層131、第1ゲート絶縁層112、第1金属層113、酸化物半導体層141、第2ゲート絶縁層114、第2金属層115が含まれる。
本実施の形態では、第1ゲート絶縁層112又は酸化物半導体層141の界面付近に水素濃度が局所的に高い領域を形成した構成について説明する。
本実施の形態は、第1ゲート絶縁層112と第2ゲート絶縁層114との間に層間絶縁層を設ける構成に関する。図12は、画素駆動回路が有する半導体装置110の構成例を示す平面図である。図13は、図12におけるXIII-XIII断面線による断面図である。図12及び図13において、図3、図4に示した実施の形態1の構成と同様なものは同じ符号を付し、説明を省略する。
図17は、半導体装置110の断面図である。図17は図4と同様な断面である。本実施の形態では、第2トランジスタ14の酸化物半導体層141の上面に、絶縁膜145を形成する構成である。絶縁膜145はSiOx (酸化ケイ素)により形成する。絶縁膜145は、酸化物半導体層141を形成後(ステップS7の後)、第2ゲート絶縁層114形成前(ステップS8の前)に形成する。
図18は、画素駆動回路が有する半導体装置110の構成例を示す平面図である。図19は、図18におけるXIX-XIX断面線による断面図である。図18、図19において、上述の実施の形態1等と同様な構成については、同じ符号を付し、説明を省略する。
実施の形態6は、実施の形態5を基本とした具体例である。本実施の形態において、第1ゲート絶縁層112及び層間絶縁層116をSiOx とした。図20の水素化工程(ステップS6)の具体的なプロセス条件は、プロセス温度390℃、水素ガス圧力400Pa、RF電力密度1.3W/cm2 の水素プラズマとし、水素化処理時間は15分とした。
実施の形態7では、図20に示す製造手順においてステップS6の水素化工程と、ステップS11の層間絶縁層116を形成する工程とを入れ替えた形態について説明する。
図23は、画素駆動回路が有する半導体装置110の構成例を示す平面図である。図24は、図23におけるXXIV-XXIV断面線による断面図である。半導体装置110は、絶縁性基板111、多結晶シリコン層131、第1ゲート絶縁層112、第1金属層113、層間絶縁層116、酸化物半導体層141、第3金属層117、第2ゲート絶縁層114、第2金属層115を含む。
すなわち、ステップS6の水素化工程により、SiOx で作成された第1ゲート絶縁層112とSiOx で作成された層間絶縁層116の界面付近に局所的に水素濃度が高い領域が形成されることが分かった。この局所領域の水素濃度ピーク値は1×1021cm-3以上であった。これはゲート絶縁層112や層間絶縁層116内の典型的な水素濃度(1×1020cm-3~2×1020cm-3)よりも10倍以上高い値であった。
図29は、画素駆動回路が有する半導体装置110の構成例を示す平面図である。図30は、図29におけるXXX-XXX断面線による断面図である。図29、図30において、上述の実施の形態5等と同様な構成については、同じ符号を付し、説明を省略する。本実施の形態が実施の形態5と異なる点は、第2トランジスタ14がボトムゲート146を備える点である。ボトムゲート146は、第1ゲート絶縁層112上に形成されている。ボトムゲート146は層間絶縁層116を間にして、チャネル141と対向するように設けてある。ボトムゲート146は、第1金属層113の一部である。ボトムゲート146は、第1トランジスタ13のトップゲート132と同時に形成される。本実施の形態の半導体装置110の製造手順は、図25に示す手順と同様である。一点異なるのは、図25に示すステップS23で、ボトムゲート146を作成する点である。
図31は、画素駆動回路が有する半導体装置110の構成例を示す平面図である。図32は、図31におけるXXXII-XXXII断面線による断面図である。図31、図32において、上述の実施の形態8等と同様な構成については、同じ符号を付し、説明を省略する。本実施の形態が実施の形態8と異なる点は、第2トランジスタ14が絶縁膜145を備える点である。絶縁膜145はSiOx (酸化ケイ素)により形成する。絶縁膜145は、酸化物半導体層141上の一部分に形成される。絶縁膜145が積層されない酸化物半導体層141の上面には、ソース143、ドレイン144の一部が積層される。絶縁膜145の一部分には、ソース143、ドレイン144が積層される。絶縁膜145の他部分には、第2ゲート絶縁層114が積層される。本実施の形態の半導体装置110の製造手順は、図25に示す手順と同様である。一点異なるのは、図25に示す酸化物半導体層141形成工程(ステップS28)と、ソース143及びドレイン144形成工程(ステップS29)との間に、絶縁膜145を生成する工程が加わる点である。
図33は、画素駆動回路が有する半導体装置110の構成例を示す平面図である。図34は、図33におけるXXXIV-XXXIV断面線による断面図である。図33、図34において、上述の実施の形態8等と同様な構成については、同じ符号を付し、説明を省略する。本実施の形態では、酸化物半導体層141を第1ゲート絶縁層112の上に形成している点が、実施の形態8とは異なる。
今回開示された実施の形態はすべての点で例示であって、制限的なものでは無いと考えられるべきである。本発明の範囲は、上記した意味では無く、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
110 半導体装置
111 絶縁性基板
112 第1ゲート絶縁層
113 第1金属層
114 第2ゲート絶縁層
115 第2金属層
116 層間絶縁層
117 第3金属層
13 第1トランジスタ
131 多結晶シリコン層、チャネル
132 ゲート、トップゲート
133 ソース
134 ドレイン
14 第2トランジスタ
141 酸化物半導体層、チャネル
142 ゲート
143 ソース
144 ドレイン
145 絶縁膜
146 ボトムゲート
15 保持容量素子
211 高水素濃度第1ゲート絶縁層
212 高水素濃度酸化物半導体層
213 高水素濃度第1ゲート絶縁層
215 高水素濃度層間絶縁層
216 高水素濃度酸化物半導体層
Claims (23)
- 絶縁性基板と、
前記絶縁性基板上に形成した多結晶シリコン層と、
前記多結晶シリコン層上に形成した第1ゲート絶縁層と、
前記第1ゲート絶縁層上に形成した第1金属層と、
前記第1ゲート絶縁層上に形成した酸化物半導体層と、
前記酸化物半導体層上に形成した第2ゲート絶縁層と、
前記第2ゲート絶縁層上に形成した第2金属層と
を有し、
前記多結晶シリコン層をチャネルとし、ソース及びドレインと、ゲートを有する第1トップゲートプレーナ型薄膜トランジスタと、
前記酸化物半導体層をチャネルとし、ソース及びドレインと、ゲートを有する第2トップゲート型薄膜トランジスタと
を備え、
前記第1トップゲートプレーナ型薄膜トランジスタのソース及びドレインと、前記第2トップゲート型薄膜トランジスタのゲートが、前記第2金属層から成り、
前記第1トップゲートプレーナ型薄膜トランジスタのソースまたはドレインと、前記第2トップゲート型薄膜トランジスタのゲートが電気的に接続されていること
を特徴とする半導体装置。 - 前記第1ゲート絶縁層及び前記酸化物半導体層の界面領域に水素濃度が極大となる高水素濃度領域を有すること
を特徴とする請求項1に記載の半導体装置。 - 前記高水素濃度領域における水素濃度は、前記第1ゲート絶縁層の膜中領域又は前記酸化物半導体層の膜中領域における水素濃度の10倍以上、100倍未満であること
を特徴とする請求項2に記載の半導体装置。 - 前記高水素濃度領域における水素濃度は1×1021cm-3以上、1×1022cm-3未満であること
を特徴とする請求項2に記載の半導体装置。 - 前記第2トップゲート型薄膜トランジスタのソース及びドレインが、第1金属層で形成されていること
を特徴とする請求項1から請求項4の何れか一項に記載の半導体装置。 - 前記第1ゲート絶縁層及び第2ゲート絶縁層間に形成された層間絶縁層を有し、
前記第2トップゲート型薄膜トランジスタのソース及びドレインは、前記層間絶縁層に設けられたコンタクトホールを介して、チャネルと電気的に接続されていること
を特徴とする請求項1から請求項5の何れか一項に記載の半導体装置。 - 請求項1から請求項6のいずれか一項に記載の半導体装置と、発光素子とを含み、
前記第2トップゲート型薄膜トランジスタは、前記発光素子に駆動電流を供給し、
前記第1トップゲートプレーナ型薄膜トランジスタは、前記第2トップゲート型薄膜トランジスタのゲート電圧を制御する
ことを特徴とする表示装置。 - 前記第1トップゲートプレーナ型薄膜トランジスタのソース又はドレインに電圧を印加するデータ線と、
前記第2トップゲート型薄膜トランジスタに電源電圧を印加する電源線と
を備え、
前記データ線及び前記電源線は、前記第2金属層で形成されていること
を特徴とする請求項7に記載の表示装置。 - 前記第1トップゲートプレーナ型薄膜トランジスタのゲートに電圧を印加するスキャン線を備え、
前記スキャン線は、前記第1金属層で形成されていること
を特徴とする請求項7又は請求項8に記載の表示装置。 - 絶縁性基板と、
前記絶縁性基板上に形成した多結晶シリコン層と、
前記多結晶シリコン層上に形成した第1ゲート絶縁層と、
前記第1ゲート絶縁層上に形成した第1金属層と、
前記第1ゲート絶縁層上に形成した層間絶縁層と、
前記層間絶縁層上に形成した酸化物半導体層と、
前記酸化物半導体層上に形成した第2金属層と、
前記第2金属層上に形成した第2ゲート絶縁層と、
前記第2ゲート絶縁層上に形成した第3金属層と
を有し、
前記多結晶シリコン層をチャネルとし、ソース及びドレインと、ゲートを有する第1トップゲートプレーナ型薄膜トランジスタと、
前記酸化物半導体層をチャネルとし、ソース及びドレインと、ゲートを有する第2トップゲート型薄膜トランジスタと
を備え、
前記第1トップゲートプレーナ型薄膜トランジスタのソース及びドレインと、前記第2トップゲート型薄膜トランジスタのゲートが、前記第3金属層から成り、
前記第1トップゲートプレーナ型薄膜トランジスタのソースまたはドレインと、前記第2トップゲート型薄膜トランジスタのゲートが電気的に接続されていること
を特徴とする半導体装置。 - 絶縁性基板と、
前記絶縁性基板上に形成した多結晶シリコン層と、
前記多結晶シリコン層上に形成した第1ゲート絶縁層と、
前記第1ゲート絶縁層上に形成した第1金属層と、
前記第1ゲート絶縁層上に形成した層間絶縁層と、
前記層間絶縁層上に形成した第2金属層と、
前記第2金属層上に形成した酸化物半導体層と、
前記酸化物半導体層上に形成した第2ゲート絶縁層と、
前記第2ゲート絶縁層上に形成した第3金属層と
を有し、
前記多結晶シリコン層をチャネルとし、ソース及びドレインと、ゲートを有する第1トップゲートプレーナ型薄膜トランジスタと、
前記酸化物半導体層をチャネルとし、ソース及びドレインと、ゲートを有する第2トップゲート型薄膜トランジスタと
を備え、
前記第1トップゲートプレーナ型薄膜トランジスタのソース及びドレインと、前記第2トップゲート型薄膜トランジスタのゲートが、前記第3金属層から成り、
前記第1トップゲートプレーナ型薄膜トランジスタのソースまたはドレインと、前記第2トップゲート型薄膜トランジスタのゲートが電気的に接続されていること
を特徴とする半導体装置。 - 前記第1ゲート絶縁層及び前記層間絶縁層の界面領域に水素濃度が極大となる高水素濃度領域を有すること
を特徴とする請求項10又は請求項11に記載の半導体装置。 - 前記高水素濃度領域における水素濃度は、前記第1ゲート絶縁層の膜中領域又は前記層間絶縁層の膜中領域における水素濃度の10倍以上、100倍未満であること
を特徴とする請求項12に記載の半導体装置。 - 前記高水素濃度領域における水素濃度は1×1021cm-3以上、1×1022cm-3未満であること
を特徴とする請求項12に記載の半導体装置。 - 前記層間絶縁層及び前記酸化物半導体層の界面領域に水素濃度が極大となる高水素濃度領域を有すること
を特徴とする請求項10又は請求項11に記載の半導体装置。 - 前記高水素濃度領域における水素濃度は、前記層間絶縁層の膜中領域又は前記酸化物半導体層の膜中領域における水素濃度の10倍以上、100倍未満であること
を特徴とする請求項15に記載の半導体装置。 - 前記高水素濃度領域における水素濃度は1×1021cm-3以上、1×1022cm-3未満であること
を特徴とする請求項15に記載の半導体装置。 - 絶縁性基板を準備する工程と、
前記絶縁性基板上に、多結晶シリコンを含む第1チャネル半導体層を形成する工程、第1チャネル半導体層を水素化する工程を有する第1トップゲートプレーナ型薄膜トランジスタを形成する工程と、
前記絶縁性基板上に、酸化物半導体を含む第2チャネル半導体層を、前記第1チャネル半導体層を水素化する工程の後に、形成する工程を有する第2トップゲート型薄膜トランジスタを形成する工程と
を備え、
前記第1トップゲートプレーナ型薄膜トランジスタを形成する工程は、
前記第1チャネル半導体層を形成する工程の後に、第1ゲート絶縁層を形成する工程、
前記第1ゲート絶縁層上に、ゲートを含む第1金属層を形成する工程、
前記第1チャネル半導体層を水素化する工程の後に、ソース及びドレインを含む第2金属層を形成する工程を有し、
前記第2トップゲート型薄膜トランジスタを形成する工程は、
前記第1金属層を形成する工程により、ソース及びドレインを形成し、
前記第2チャネル半導体層を形成する工程の後に、前記第2金属層を形成する工程により、ゲートを形成すること
を特徴とする半導体装置の製造方法。 - 絶縁性基板を準備する工程と、
前記絶縁性基板上に、多結晶シリコンを含む第1チャネル半導体層を形成する工程、第1チャネル半導体層を水素化する工程を有する第1トップゲートプレーナ型薄膜トランジスタを形成する工程と、
前記絶縁性基板上に、酸化物半導体を含む第2チャネル半導体層を、前記第1チャネル半導体層を水素化する工程の後に、形成する工程を有する第2トップゲート型薄膜トランジスタを形成する工程とを備え、
前記第1トップゲートプレーナ型薄膜トランジスタを形成する工程は、ゲートに電圧を印加するスキャン線を形成する工程、及び
ソース又はドレインに電圧を印加するデータ線を形成する工程を含み、
前記第2トップゲート型薄膜トランジスタを形成する工程は、ソース又はドレインに電源電圧を印加する電源線を形成する工程
を含むことを特徴とする表示装置の製造方法。 - 前記第1トップゲートプレーナ型薄膜トランジスタを形成する工程は、
前記第1チャネル半導体層を形成する工程の後に、第1ゲート絶縁層を形成する工程、
前記第1ゲート絶縁層上に、ゲートを含む第1金属層を形成する工程、及び
前記第1チャネル半導体層を水素化する工程の後に、ソース及びドレインを含む第2金属層を形成する工程を有し、
前記第2トップゲート型薄膜トランジスタを形成する工程は、
前記第1金属層を形成する工程により、ソース及びドレインを形成し、
前記第2チャネル半導体層を形成する工程の後に、前記第2金属層を形成する工程により、ゲートを形成すること
を特徴とする請求項19に記載の表示装置の製造方法。 - 前記データ線を形成する工程及び前記電源線を形成する工程は、前記第2金属層を形成する工程と同一であること
を特徴とする請求項20に記載の表示装置の製造方法。 - 前記スキャン線を形成する工程は、前記第1金属層を形成する工程と同一であること
を特徴とする請求項20又は請求項21に記載の表示装置の製造方法。 - 前記水素化する工程は、水素プラズマ処理であること
を特徴とする請求項18から請求項22の何れか一項に記載の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201710805363.6A CN107818987B (zh) | 2016-09-14 | 2017-09-08 | 半导体装置及其制造方法和显示设备及其制造方法 |
US15/704,032 US10355028B2 (en) | 2016-09-14 | 2017-09-14 | Semiconductor device, display apparatus, method of manufacturing semiconductor device and method of manufacturing display apparatus |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016179541 | 2016-09-14 | ||
JP2016179541 | 2016-09-14 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2018050030A JP2018050030A (ja) | 2018-03-29 |
JP7055285B2 true JP7055285B2 (ja) | 2022-04-18 |
Family
ID=61766573
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017127872A Active JP7055285B2 (ja) | 2016-09-14 | 2017-06-29 | 半導体装置、表示装置、半導体装置の製造方法及び表示装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP7055285B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2021016927A1 (en) * | 2019-07-31 | 2021-02-04 | Boe Technology Group Co., Ltd. | Array substrate, display apparatus, and method of fabricating array substrate |
CN113192985A (zh) * | 2021-04-23 | 2021-07-30 | 武汉华星光电技术有限公司 | Tft基板及其制备方法、显示面板和显示装置 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011135908A1 (ja) | 2010-04-30 | 2011-11-03 | シャープ株式会社 | 回路基板および表示装置 |
JP2011249674A (ja) | 2010-05-28 | 2011-12-08 | Fujifilm Corp | 薄膜トランジスタおよびその製造方法 |
JP2013102187A (ja) | 2009-09-24 | 2013-05-23 | Semiconductor Energy Lab Co Ltd | 半導体素子の作製方法 |
JP2013150313A (ja) | 2011-12-23 | 2013-08-01 | Semiconductor Energy Lab Co Ltd | レベルシフト回路及び半導体集積回路 |
CN103715196A (zh) | 2013-12-27 | 2014-04-09 | 京东方科技集团股份有限公司 | 一种阵列基板及其制作方法、显示装置 |
US20150055051A1 (en) | 2013-08-26 | 2015-02-26 | Apple Inc. | Displays With Silicon and Semiconducting Oxide Thin-Film Transistors |
-
2017
- 2017-06-29 JP JP2017127872A patent/JP7055285B2/ja active Active
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013102187A (ja) | 2009-09-24 | 2013-05-23 | Semiconductor Energy Lab Co Ltd | 半導体素子の作製方法 |
WO2011135908A1 (ja) | 2010-04-30 | 2011-11-03 | シャープ株式会社 | 回路基板および表示装置 |
US20130214279A1 (en) | 2010-04-30 | 2013-08-22 | Jun Nishimura | Circuit board and display device |
JP2011249674A (ja) | 2010-05-28 | 2011-12-08 | Fujifilm Corp | 薄膜トランジスタおよびその製造方法 |
JP2013150313A (ja) | 2011-12-23 | 2013-08-01 | Semiconductor Energy Lab Co Ltd | レベルシフト回路及び半導体集積回路 |
US20150055051A1 (en) | 2013-08-26 | 2015-02-26 | Apple Inc. | Displays With Silicon and Semiconducting Oxide Thin-Film Transistors |
CN105408813A (zh) | 2013-08-26 | 2016-03-16 | 苹果公司 | 具有硅薄膜晶体管和半导体氧化物薄膜晶体管的显示器 |
JP2018117154A (ja) | 2013-08-26 | 2018-07-26 | アップル インコーポレイテッド | シリコン薄膜トランジスタ及び半導体酸化物薄膜トランジスタを有するディスプレイ |
CN103715196A (zh) | 2013-12-27 | 2014-04-09 | 京东方科技集团股份有限公司 | 一种阵列基板及其制作方法、显示装置 |
US20150325602A1 (en) | 2013-12-27 | 2015-11-12 | Boe Technology Group Co., Ltd. | Array substrate and manufacturing method thereof, display device |
Also Published As
Publication number | Publication date |
---|---|
JP2018050030A (ja) | 2018-03-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI606581B (zh) | 陣列基板、顯示裝置及陣列基板的製備方法 | |
CN107017287B (zh) | 薄膜晶体管、显示装置及薄膜晶体管的制造方法 | |
US11227879B2 (en) | Semiconductor device including top gate planar type thin-film transistor and top gate planar self-aligned type thin-film transistor | |
US8878186B2 (en) | Semiconductor device and display apparatus | |
CN101241937A (zh) | 薄膜晶体管装置、其制造方法以及显示装置 | |
KR20090126813A (ko) | 산화물 반도체 박막 트랜지스터의 제조방법 | |
JP2006148040A (ja) | 薄膜トランジスタ表示板及びその製造方法 | |
KR20080114281A (ko) | 박막트랜지스터, 그의 제조 방법, 이를 포함하는유기전계발광표시장치, 및 그의 제조 방법 | |
US10276722B2 (en) | Thin film transistor | |
US7935578B2 (en) | Thin film transistor, thin film transistor panel, and method of manufacturing the same | |
US9893193B2 (en) | Thin-film transistor including a gate electrode with a side wall insulating layer and display device | |
US11204532B2 (en) | Wiring structure, display substrate, display device and method for fabricating display substrate | |
CN101414638A (zh) | 显示装置和显示装置的制造方法 | |
JP7030285B2 (ja) | 半導体装置、表示装置、半導体装置の製造方法及び表示装置の製造方法 | |
CN107818987B (zh) | 半导体装置及其制造方法和显示设备及其制造方法 | |
KR20100123327A (ko) | 어레이 기판의 제조방법 | |
JP7055285B2 (ja) | 半導体装置、表示装置、半導体装置の製造方法及び表示装置の製造方法 | |
US20040023446A1 (en) | Method of manufacturing thin film transistor, method of manufacturing flat panel display, thin film transistor, and flat panel display | |
US10551704B2 (en) | Active matrix substrate method of manufacturing active matrix substrate, and display device | |
CN102136488B (zh) | 有机发光二极管显示器及其制造方法 | |
JP2005108931A (ja) | 表示装置の製造方法および表示装置 | |
US20170207326A1 (en) | Method of manufacturing thin-film transistor substrate | |
TWI459566B (zh) | 薄膜電晶體、具有其之顯示裝置及製造薄膜電晶體與顯示裝置之方法 | |
US20140252349A1 (en) | Thin film transistor | |
US20130015453A1 (en) | Display device, thin-film transistor used for display device, and method of manufacturing thin-film transistor |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20191108 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20200117 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200507 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20210610 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20210706 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20211004 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20220308 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20220324 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7055285 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |