KR20080114281A - 박막트랜지스터, 그의 제조 방법, 이를 포함하는유기전계발광표시장치, 및 그의 제조 방법 - Google Patents

박막트랜지스터, 그의 제조 방법, 이를 포함하는유기전계발광표시장치, 및 그의 제조 방법 Download PDF

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Abstract

본 발명은 박막트랜지스터, 그의 제조 방법, 이를 구비한 유기전계발광표시장치, 및 그의 제조 방법에 관한 것이다.
기판; 상기 기판 상에 위치하고, 채널 영역 및 소오스/드레인 영역을 포함하며, 금속 촉매를 이용하여 결정화된 반도체층; 상기 반도체층의 일정 영역에 대응되게 위치하는 게이트 전극; 상기 반도체층과 상기 게이트 전극을 절연시키기 위하여 상기 게이트 전극과 상기 반도체층 사이에 위치하는 게이트 절연막; 및 상기 반도체층의 소오스/드레인 영역에 전기적으로 연결되는 소오스/드레인 전극을 포함하며, 상기 반도체층의 채널 영역에는 상기 반도체층의 표면에서부터 수직방향으로 150Å 내에 상기 금속 촉매의 농도가 6.5×E17 atoms 이하로 존재하는 것을 특징으로 하는 박막트랜지스터, 그의 제조 방법, 이를 구비하는 유기전계발광표시장치, 및 그의 제조 방법에 관한 것이다.
채널 영역, 금속 촉매, 농도

Description

박막트랜지스터, 그의 제조 방법, 이를 포함하는 유기전계발광표시장치, 및 그의 제조 방법{Thin film transistor, fabricating method for the same, organic lighting emitting diode display device comprising the same, and fabricating method for the same}
도 1은 본 발명의 제 1 실시예에 따른 박막트랜지스터를 설명하기 위한 단면도이다.
도 2는 금속 촉매를 이용하여 결정화된 반도체층에 있어서, 특히 반도체층의 채널 영역에 존재하는 금속 촉매의 농도에 따른 누설전류 특성을 나타낸 그래프이다.
도 3a은 도 2에서 단위 길이 1㎛당 누설전류값 Ioff(A/㎛)가 4.0E-13A/㎛ 이하가 되는 박막트랜지스터에 있어서, 표면 농도 측정장비를 이용하여 반도체층의 표면에서부터 수직방향으로 각 깊이에 해당하는 금속 촉매의 농도값을 나타낸 표이며, 도 3b는 상기 농도값을 깊이에 따라 나타낸 그래프이다.
도 4는 본 발명의 제 2 실시예에 따른 박막트랜지스터를 설명하기 위한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 박막트랜지스터를 포함하는 유기전계발 광표시장치를 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 400: 기판 110, 410: 버퍼층
120, 440: 반도체층 130, 430: 게이트 절연막
140, 420: 게이트 전극 150: 층간절연막
162, 163, 462, 463: 소오스/드레인 전극
510: 절연막 520: 제 1 전극
530: 화소정의막 540: 유기막층
550: 제 2 전극
본 발명은 박막트랜지스터, 그의 제조 방법, 및 이를 포함하는 유기전계발광표시장치에 관한 것으로, 더욱 상세하게는 금속 촉매를 이용하여 결정화된 반도체층의 채널 영역의 위치에 따라 금속 촉매의 농도를 조절하여 전기적 특성이 우수한 박막트랜지스터, 그의 제조 방법, 및 이를 구비하는 유기전계발광표시장치에 관한 것이다.
일반적으로, 다결정 실리콘층은 높은 전계 효과 이동도와 고속 동작 회로에 적용이 가능하며 CMOS 회로 구성이 가능하다는 장점이 있어 박막트랜지스터용 반도체층의 용도로서 많이 사용되고 있다. 이러한 다결정 실리콘층을 이용한 박막트랜지스터는 주로 능동 행렬 액정 디스플레이 장치(AMLCD)의 능동소자와 유기 전계 발광 소자(OLED)의 스위칭 소자 및 구동 소자에 사용된다.
상기 비정질 실리콘을 다결정 실리콘으로 결정화하는 방법은 고상 결정화법(Solid Phase Crystallization), 엑시머 레이저 결정화법(Excimer Laser Crystallization), 금속 유도 결정화법(Metal Induced Crystallization) 및 금속 유도 측면 결정화법(Metal Induced Lateral Crystallization) 등이 있는데, 고상 결정화법은 비정질 실리콘층을 박막트랜지스터가 사용되는 디스플레이 소자의 기판을 형성하는 물질인 유리의 변형 온도인 약 700℃ 이하의 온도에서 수 시간 내지 수십 시간에 걸쳐 어닐링하는 방법이고, 엑시머 레이저 결정화법은 엑시머 레이저를 비정질 실리콘층에 주사하여 매우 짧은 시간 동안 국부적으로 높은 온도로 가열하여 결정화하는 방법이며, 금속 유도 결정화법은 니켈, 팔라듐, 금, 알루미늄 등의 금속을 비정질 실리콘층과 접촉시키거나 주입하여 상기 금속에 의해 비정질 실리콘층이 다결정 실리콘층으로 상 변화가 유도되는 현상을 이용하는 방법이고, 금속 유도 측면 결정화법은 금속과 실리콘이 반응하여 생성된 실리사이드가 측면으로 계속하여 전파되면서 순차로 비정질 실리콘층의 결정화를 유도하는 방법을 이용하는 결정화 방법이다.
그러나, 상기의 고상 결정화법은 공정 시간이 너무 길뿐만 아니라 고온에서 장시간 열처리함으로써 기판의 변형이 발생하기 쉽다는 단점이 있고, 엑시머 레이 저 결정화법은 고가의 레이저 장치가 필요할 뿐만 아니라 다결정화된 표면의 돌기(protrusion)가 발생하여 반도체층과 게이트 절연막의 계면 특성이 나쁘다는 단점이 있다.
현재, 금속을 이용하여 비정질 실리콘층을 결정화하는 방법은 고상결정화(Solid Phase Crystallization)보다 낮은 온도에서 빠른 시간 내에 결정화시킬 수 있는 장점을 가지고 있기 때문에 많이 연구되고 있다. 금속을 이용한 결정화 방법은 금속 유도 결정화(MIC, Metal Induced Crystallization) 방법과 금속 유도 측면 결정화(MILC, Metal Induced Lateral Crystallization) 방법, SGS 결정화(Super Grain Silicon Crystallization) 방법 등이 있다.
박막트랜지스터의 특성을 결정하는 중요한 요소 중의 하나가 누설전류인데, 특히 상기의 금속 촉매를 이용하여 결정화된 반도체층에서는 상기 금속 촉매가 채널 영역에 잔류하여 누설전류가 증가할 수 있다. 따라서 채널 영역에서의 금속 촉매의 농도를 일정 농도 이하로 제어하지 않으면 박막트랜지스터의 누설 전류가 증가하여 전기적 특성이 저하되는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로서, 금속 촉매를 이용하여 결정화된 반도체층에 있어서, 상기 반도체층의 채널 영역의 위치에 따라 금속 촉매의 농도를 조절하여 전기적 특성이 우수한 박막트랜지스터, 그의 제조 방법, 및 이를 구비한 유기전계발광표시장치를 제공하는데 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명은 기판; 상기 기판 상에 위치하고, 채널 영역 및 소오스/드레인 영역을 포함하며, 금속 촉매를 이용하여 결정화된 반도체층; 상기 반도체층의 일정 영역에 대응되게 위치하는 게이트 전극; 상기 반도체층과 상기 게이트 전극을 절연시키기 위하여 상기 게이트 전극과 상기 반도체층 사이에 위치하는 게이트 절연막; 및 상기 반도체층의 소오스/드레인 영역에 전기적으로 연결되는 소오스/드레인 전극을 포함하며, 상기 반도체층의 채널 영역에는 상기 반도체층의 표면에서부터 수직방향으로 150Å 내에 상기 금속 촉매의 농도가 0 초과 내지 6.5×E17 atoms 이하로 존재하는 것을 특징으로 하는 박막트랜지스터를 제공한다.
또한 본 발명은 기판을 형성하고, 상기 기판 상에 채널 영역 및 소오스/드레인 영역을 포함하며, 금속 촉매를 이용하여 결정화된 반도체층을 형성하고, 상기 반도체층의 일정 영역에 대응되게 위치하는 게이트 전극을 형성하고,상기 반도체층과 상기 게이트 전극을 절연시키기 위하여 상기 게이트 전극과 상기 반도체층 사이에 위치하는 게이트 절연막을 형성하고, 상기 반도체층의 소오스/드레인 영역에 전기적으로 연결되는 소오스/드레인 전극을 형성하는 것을 포함하며, 상기 반도체층의 채널 영역에는 상기 반도체층의 표면에서부터 수직방향으로 150Å 내에 상기 금속 촉매의 농도가 0 초과 내지 6.5×E17 atoms 이하로 존재하도록 형성하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조 방법을 제공한다.
또한 본 발명은 기판; 상기 기판 상에 위치하고, 채널 영역 및 소오스/드레인 영역을 포함하며, 금속 촉매를 이용하여 결정화된 반도체층; 상기 반도체층의 일정 영역에 대응되게 위치하는 게이트 전극; 상기 반도체층과 상기 게이트 전극을 절연시키기 위하여 상기 게이트 전극과 상기 반도체층 사이에 위치하는 게이트 절연막; 상기 반도체층의 소오스/드레인 영역에 전기적으로 연결되는 소오스/드레인 전극; 상기 소오스/드레인 전극과 전기적으로 연결되는 제 1 전극; 상기 제 1 전극 상에 위치하는 발광층을 포함하는 유기막층; 및 상기 유기막층 상에 위치하는 제 2 전극을 포함하며, 상기 반도체층의 채널 영역에는 상기 반도체층의 표면에서부터 수직방향으로 150Å 내에 상기 금속 촉매의 농도가 0 초과 내지 6.5×E17 atoms 이하로 존재하는 것을 특징으로 하는 유기전계발광표시장치를 제공한다.
또한 본 발명은 기판을 형성하고, 상기 기판 상에 채널 영역 및 소오스/드레인 영역을 포함하며, 금속 촉매를 이용하여 결정화된 반도체층을 형성하고, 상기 반도체층의 일정 영역에 대응되게 위치하는 게이트 전극을 형성하고,상기 반도체층과 상기 게이트 전극을 절연시키기 위하여 상기 게이트 전극과 상기 반도체층 사이에 위치하는 게이트 절연막을 형성하고, 상기 반도체층의 소오스/드레인 영역에 전기적으로 연결되는 소오스/드레인 전극을 형성하고, 상기 소오스/드레인 전극에 전기적으로 연결되는 제 1 전극을 형성하고, 상기 제 1 전극 상에 발광층을 포함하는 유기막층을 형성하고, 상기 유기막층 상에 제 2 전극을 형성하는 것을 포함하며, 상기 반도체층의 채널 영역에는 상기 반도체층의 표면에서부터 수직방향으로 150Å 내에 상기 금속 촉매의 농도가 0 초과 내지 6.5×E17 atoms 이하로 존재하도록 형 성하는 것을 포함하는 것을 특징으로 하는 유기전계발광표시장치의 제조 방법을 제공한다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시 예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나 본 발명은 여기서 설명되어지는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
도 1은 본 발명의 제 1 실시예에 따른 박막트랜지스터를 설명하기 위한 단면도이다.
도 1을 참조하면, 기판(100)이 위치한다. 상기 기판(100)은 유리 또는 플라스틱 등일 수 있다. 상기 기판(100) 상에 버퍼층(110)이 위치할 수 있다. 상기 버퍼층(110)은 상기 기판(100)에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화 시 열의 전달 속도를 조절함으로써, 비정질 실리콘층의 결정화가 잘 이루어질 수 있도록 하는 역할을 하며, 실리콘 산화막, 실리콘 질화막과 같은 절연막을 이용하여 단층 또는 이들의 복층으로 형성할 수 있다.
상기 버퍼층(110) 상에 패턴되어 있는 반도체층(120)이 위치한다. 상기 반도체층(120)은 MIC(Metal Induced Crystallization)법, MILC(Metal Induced Lateral Crystallization)법 또는 SGS(Super Grain Silicon)법 등과 같이 금속 촉매를 이용한 결정화 방법에 의해 결정화된 반도체층이며, 채널 영역(121) 및 소오스/드레인 영역(122, 123)을 구비한다. 상기 반도체층(120)은 MIC법이나 MILC 법에 비하여 비정질 실리콘층으로 확산되는 금속 촉매의 농도를 저농도로 제어할 수 있는 SGS법에 의해 결정화되는 것이 바람직하다.
상기 SGS법은 비정질 실리콘층으로 확산되는 금속 촉매의 농도를 저농도로 조절하여 결정립의 크기를 수 ㎛ 내지 수백 ㎛ 까지 조절할 수 있는 결정화방법이다. 상기 비정질 실리콘층으로 확산되는 금속 촉매의 농도를 저농도로 조절하기 위한 일 실시예로 상기 비정질 실리콘층 상에 캡핑층을 형성하고, 상기 캡핑층 상에 금속 촉매층을 형성한 후 열처리하여 금속 촉매를 확산시킬 수 있으며, 공정에 따라서는 캡핑층을 형성하지 않고 금속 촉매층을 저농도로 형성하는 것 등에 의해 확산되는 금속 촉매의 농도를 저농도로 조절할 수도 있다.
상기 반도체층(120)의 채널 영역(121)에는 상기 반도체층의 표면에서부터 수직방향으로 150Å 내에 상기 금속 촉매의 농도가 0 초과 내지 6.5×E17 atoms 이하로 존재한다.
도 2는 금속 촉매를 이용하여 결정화된 반도체층에 있어서, 특히 반도체층의 채널 영역에 존재하는 금속 촉매의 농도에 따른 누설전류 특성을 나타낸 그래프이다. 여기서 가로축은 금속 촉매의 농도(atoms)이며, 세로축은 단위 길이 1㎛ 당 누설전류값 Ioff(A/㎛)을 나타낸다.
도 2를 참조하면, 금속 촉매의 농도가 9.55×E18, 5.99×E18, 또는 1.31×E18 atoms로 6.5×E17 atoms를 초과하는 경우에는 단위 길이 1㎛ 당 누설전류값 Ioff(A/㎛)가 1.0E-12A/㎛ 이상이 됨을 확인할 수 있다. 그러나 금속 촉매의 농도가 6.5×E17 atoms 이하인 경우에는 단위 길이 1㎛ 당 누설전류값 Ioff(A/㎛)가4.0E-13A/㎛ 이하가 됨을 확인할 수 있다. 박막트랜지스터의 특성을 결정하는 중요한 요소 중의 하나가 누설전류인데, 상기 누설전류가 단위 길이 1㎛ 당 누설전류값 Ioff(A/㎛)가 E-13A/㎛ order 이하를 유지하는 경우, 박막트랜지스터는 우수한 전기적 특성을 가질 수 있다. 따라서 전기적 특성이 우수한 박막트랜지스터를 제조하기 위해서는, 반도체층의 채널 영역에서 금속 촉매의 농도가 6.5×E17 atoms 이하로 제어되어야 함을 알 수 있다.
또한, 도 3a는 도 2에서 단위 길이 1㎛당 누설전류값 Ioff(A/㎛)가 4.0E-13A/㎛ 이하가 되는 박막트랜지스터에 있어서, 표면 농도 측정장비를 이용하여 반도체층의 표면에서부터 수직방향으로 각 깊이에 해당하는 금속 촉매의 농도값을 나타낸 표이며, 도 3b는 상기 농도값을 깊이에 따라 나타낸 그래프이다. 여기서 가로축은 반도체층의 표면에서부터 수직방향으로의 깊이(Å)이며, 세로축은 금속 촉매의 농도(atoms)이다.
도 3a 및 도 3b를 참조하면, 도 2에서 단위 길이 1㎛당 누설전류값 Ioff(A/㎛)가 4.0E-13A/㎛ 이하가 되는 박막트랜지스터에 있어서, 반도체층의 표면에서부터 수직방향으로 존재하는 금속 촉매의 총 농도를 계산해보면, 반도체층의 표면에서부터 수직방향으로 150Å 내에 존재하는 금속 촉매의 총 농도가 6.5×E17 atoms가 됨을 확인할 수 있다. 또한 반도체층의 표면에서부터 수직방향으로 150Å 을 초과하는 지점에서의 금속 촉매의 총 농도는 6.5×E17 atoms을 초과하고 있음에도 불구하고, 박막트랜지스터의 전기적 특성이 우수한 것으로 보아, 상기 150Å 을 초과하는 지점에서까지의 금속 촉매의 농도는 박막트랜지스터의 누설전류 특성을 결정함에 있어서 영향을 거의 미치지 않음을 알 수 있다.
따라서 도 2 및 도 3a, 3b를 참조하면, 단위 길이 1㎛ 당 누설전류값 Ioff(A/㎛)가 E-13A/㎛ order 이하를 유지할 수 있는 전기적 특성이 우수한 박막트랜지스터를 제조하기 위해서는 반도체층의 채널 영역에 존재하는 금속 촉매의 농도를 6.5×E17 atoms 이하로 제어하여야하며, 특히 반도체층의 표면에서부터 수직방향으로 150Å 내에 존재하는 금속 촉매의 농도를 6.5×E17 atoms 이하로 제어하여야 한다.
이어, 도 1을 참조하면, 상기 반도체층(120)을 포함하는 기판 전면에 걸쳐 게이트 절연막(130)이 위치한다. 상기 게이트 절연막(130)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층일 수 있다.
상기 게이트 절연막(130) 상에 상기 반도체층(120)의 대응되는 일정 영역에 게이트 전극(140)이 위치한다. 상기 게이트 전극(140)은 알루미늄(Al) 또는 알루미늄-네오디뮴(Al-Nd)과 같은 알루미늄 합금의 단일층이나, 크롬(Cr) 또는 몰리브덴(Mo) 합금 위에 알루미늄 합금이 적층된 다중층일 수 있다.
상기 게이트 전극(140)을 포함하는 상기 기판(100) 전면에 걸쳐 층간 절연막(150)이 위치한다. 상기 층간 절연막(150)은 실리콘 질화막, 실리콘 산화막 또는 이들의 다중층일 수도 있다.
상기 층간 절연막(150) 상에 상기 반도체층(120)의 소오스/드레인 영역(122, 123)과 전기적으로 연결되는 소오스/드레인 전극(162, 163)이 위치한다. 여기서, 상기 소오스/드레인 전극(162,163)은 몰리브덴(Mo), 크롬(Cr), 텅스텐(W), 몰리브덴텅스텐(MoW), 알루미늄(Al), 알루미늄-네오디뮴(Al-Nd), 티타늄(Ti), 질화티타늄(TiN), 구리(Cu), 몰리브덴 합금(Mo alloy), 알루미늄 합금(Al alloy), 및 구리 합금(Cu alloy) 중에서 선택되는 어느 하나로 형성될 수 있다. 이로써 본 발명의 제 1 실시예에 따른 박막트랜지스터는 완성된다.
도 4는 본 발명의 제 2 실시예에 따른 박막트랜지스터를 설명하기 위한 단면도이다. 하기에서 특별히 언급되는 경우를 제외하고는 상기의 제 1 실시예에서 언급된 것을 참조한다.
도 4를 참조하면, 기판(400)이 위치한다. 상기 기판(400) 상에 버퍼층(410)이 위치할 수 있다. 상기 버퍼층(410) 상에 게이트 전극(420)이 위치한다. 상기 게이트 전극(420) 상에 게이트 절연막(430)이 위치한다.
상기 게이트 절연막(430) 상에 패턴되어 있는 반도체층(440)이 위치한다. 상기 반도체층(440)은 MIC(Metal Induced Crystallization)법, MILC(Metal Induced Lateral Crystallization)법 또는 SGS(Super Grain Silicon)법 등과 같이 금속 촉매를 이용한 결정화 방법에 의해 결정화된 반도체층이며, 채널 영역(441) 및 소오스/드레인 영역(442, 443)을 구비한다. 상기 반도체층(440)은 MIC법이나 MILC 법에 비하여 비정질 실리콘층으로 확산되는 금속 촉매의 농도를 저농도로 제어할 수 있는 SGS법에 의해 결정화되는 것이 바람직하다.
상기 반도체층(440)의 채널 영역(441)에는 상기 반도체층(440)의 표면에서부터 수직방향으로 150Å 내에 상기 금속 촉매의 농도가 6.5×E17 이하로 존재한다. 상기 제 1 실시예에서 살펴본 바와 같이, 도 2 및 도 3a, 3b를 참조하면, 단위 길이 1㎛ 당 누설전류값 Ioff(A/㎛)가 E-13A/㎛ order 이하를 유지할 수 있는 전기적 특성이 우수한 박막트랜지스터를 제조하기 위해서는 반도체층의 채널 영역에 존재 하는 금속 촉매의 농도를 6.5×E17 atoms 이하로 제어하여야하며, 특히 반도체층의 표면에서부터 수직방향으로 150Å 내에 존재하는 금속 촉매의 농도를 6.5×E17 atoms 이하로 제어하여야 한다.
이어서, 상기 반도체층(440) 상에 상기 소오스/드레인 영역(442, 443)과 전기적으로 연결되는 소오스/드레인 전극(462, 463)이 위치한다. 이때 상기 반도체층(440)과 상기 소오스/드레인 전극(462, 463) 사이에 오믹콘택층(450)이 위치할 수 있다. 상기 오믹콘택층(450)은 불순물이 도핑된 비정질 실리콘막일 수 있다.
이로써, 본 발명의 제 2 실시예에 따른 박막트랜지스터는 완성된다.
도 5는 본 발명의 일 실시예에 따른 박막트랜지스터를 포함하는 유기전계발광표시장치의 단면도이다.
도 5를 참조하면, 상기 본 발명의 도 1의 실시예에 따른 박막트랜지스터를 포함하는 상기 기판(100) 전면에 절연막(510)을 형성한다. 상기 절연막(510)은 무기막인 실리콘 산화막, 실리콘 질화막 또는 실리게이트 온 글래스 중에서 선택되는 어느 하나 또는 유기막인 폴리이마이드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin) 또는 아크릴레이트(acrylate) 중에서 선택되는 어느 하나로 형성할 수 있다. 또한 상기 무기막과 상기 유기막의 적층구조로 형성될 수도 있다.
상기 절연막(510)을 식각하여 상기 소오스 또는 드레인 전극(162, 163)을 노출시키는 비아홀을 형성한다. 상기 비아홀을 통하여 상기 소오스 또는 드레인 전극(162, 163) 중 어느 하나와 연결되는 제 1 전극(520)을 형성한다. 상기 제 1 전 극(520)은 애노드 또는 캐소드로 형성할 수 있다. 상기 제 1 전극(520)이 애노드인 경우, 상기 애노드는 ITO, IZO 또는 ITZO 중에서 어느 하나로 이루어진 투명 도전막으로 형성할 수 있으며, 캐소드인 경우 상기 캐소드는 Mg, Ca, Al, Ag, Ba 또는 이들의 합금을 사용하여 형성할 수 있다.
이어서, 상기 제 1 전극(520) 상에 상기 제 1 전극(520)의 표면 일부를 노출시키는 개구부를 갖는 화소정의막(530)을 형성하고, 상기 노출된 제 1 전극(520) 상에 발광층을 포함하는 유기막층(540)을 형성한다. 상기 유기막층(540)에는 정공주입층, 정공수송층, 정공억제층, 전자억제층, 전자주입층 및 전자수송층으로 이루어진 군에서 선택되는 하나 또는 복수의 층을 더욱 포함할 수 있다. 이어서, 상기 유기막층(540) 상에 제 2 전극(550)을 형성한다. 이로써 본 발명의 일 실시예에 따른 유기전계발광표시장치를 완성한다.
따라서, 본 발명의 실시예에 따른 박막트랜지스터 및 유기전계발광표시장치의 반도체층의 채널 영역에는 반도체층의 표면에서부터 150Å까지 결정화를 위한 금속 촉매의 농도가 6.5×E17 atoms 이하로 존재함으로써, 단위 길이 1㎛ 당 누설전류값 Ioff(A/㎛)가 4.0E-13A/㎛ 이하가 되어 박막트랜지스터가 디스플레이에 사용될 때 우수한 전기적 특성을 가질 수 있다.
상기한 바와 같이 본 발명에 따르면, 금속 촉매를 이용하여 결정화된 반도체층을 이용한 박막트랜지스터 및 유기전계발광표시장치에 있어서, 채널 영역의 위치 에 따라 금속 촉매의 농도를 조절하여 전기적 특성이 우수한 박막트랜지스터, 그의 제조 방법, 유기전계발광표시장치, 및 그의 제조 방법을 제공할 수 있다.

Claims (16)

  1. 기판;
    상기 기판 상에 위치하고, 채널 영역 및 소오스/드레인 영역을 포함하며, 금속 촉매를 이용하여 결정화된 반도체층;
    상기 반도체층의 일정 영역에 대응되게 위치하는 게이트 전극;
    상기 반도체층과 상기 게이트 전극을 절연시키기 위하여 상기 게이트 전극과 상기 반도체층 사이에 위치하는 게이트 절연막; 및
    상기 반도체층의 소오스/드레인 영역에 전기적으로 연결되는 소오스/드레인 전극을 포함하며,
    상기 반도체층의 채널 영역에는 상기 반도체층의 표면에서부터 수직방향으로 150Å 내에 상기 금속 촉매의 농도가 0 초과 내지 6.5×E17 atoms 이하로 존재하는 것을 특징으로 하는 박막트랜지스터.
  2. 제 1 항에 있어서,
    상기 반도체층의 채널 영역에는 상기 반도체층의 표면에서부터 수직방향으로 150Å 내에 상기 금속 촉매의 농도가 상기 반도체층의 표면에서 멀어질수록 증가하는 농도 구배를 갖는 것을 특징으로 하는 박막트랜지스터.
  3. 제 1 항에 있어서,
    상기 반도체층은 SGS 결정화법에 의해서 결정화된 것을 특징으로 하는 박막트랜지스터.
  4. 제 1 항에 있어서,
    상기 박막트랜지스터는 단위 길이 1㎛ 당 누설전류값 Ioff(A/㎛)가 0 초과 내지 4.0E-13A/㎛ 이하인 것을 특징으로 하는 박막트랜지스터.
  5. 기판을 형성하고,
    상기 기판 상에 채널 영역 및 소오스/드레인 영역을 포함하며, 금속 촉매를 이용하여 결정화된 반도체층을 형성하고,
    상기 반도체층의 일정 영역에 대응되게 위치하는 게이트 전극을 형성하고,
    상기 반도체층과 상기 게이트 전극을 절연시키기 위하여 상기 게이트 전극과 상기 반도체층 사이에 위치하는 게이트 절연막을 형성하고,
    상기 반도체층의 소오스/드레인 영역에 전기적으로 연결되는 소오스/드레인 전극을 형성하는 것을 포함하며,
    상기 반도체층의 채널 영역에는 상기 반도체층의 표면에서부터 수직방향으로 150Å 내에 상기 금속 촉매의 농도가 0 초과 내지 6.5×E17 atoms 이하로 존재하도록 형성하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  6. 제 5 항에 있어서,
    상기 반도체층의 채널 영역에는 상기 반도체층의 표면에서부터 수직방향으로 150Å 내에 상기 금속 촉매의 농도가 상기 반도체층의 표면에서 멀어질수록 증가하는 농도 구배를 갖도록 형성하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  7. 제 5 항에 있어서,
    상기 반도체층은 SGS 결정화법에 의해서 결정화하는 것은 특징으로 하는 박막트랜지스터의 제조 방법.
  8. 제 5 항에 있어서,
    상기 박막트랜지스터는 단위 길이 1㎛ 당 누설전류값 Ioff(A/㎛)가 0 초과 내지 4.0E-13A/㎛ 이하가 되도록 형성하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  9. 기판;
    상기 기판 상에 위치하고, 채널 영역 및 소오스/드레인 영역을 포함하며, 금속 촉매를 이용하여 결정화된 반도체층;
    상기 반도체층의 채널 영역에 대응되게 위치하는 게이트 전극;
    상기 반도체층과 상기 게이트 전극을 절연시키기 위하여 상기 게이트 전극과 상기 반도체층 사이에 위치하는 게이트 절연막;
    상기 반도체층의 소오스/드레인 영역에 전기적으로 연결되는 소오스/드레인 전극;
    상기 소오스/드레인 전극과 전기적으로 연결되는 제 1 전극;
    상기 제 1 전극 상에 위치하는 발광층을 포함하는 유기막층; 및
    상기 유기막층 상에 위치하는 제 2 전극을 포함하며,
    상기 반도체층의 채널 영역에는 상기 반도체층의 표면에서부터 150Å까지 상기 금속 촉매의 농도가 6.5×E17 atoms 이하로 존재하는 것을 특징으로 하는 유기전계발광표시장치.
  10. 제 9 항에 있어서,
    상기 반도체층의 채널 영역에는 상기 반도체층의 표면에서부터 150Å까지 상기 금속 촉매의 농도가 상기 반도체층의 표면에서 멀어질수록 증가하는 농도 구배 를 갖는 것을 특징으로 하는 유기전계발광표시장치.
  11. 제 9 항에 있어서,
    상기 반도체층은 SGS 결정화법에 의해서 결정화된 것을 특징으로 하는 유기전계발광표시장치.
  12. 제 9 항에 있어서,
    상기 박막트랜지스터는 단위 길이 1㎛ 당 누설전류값 Ioff(A/㎛)가 0 초과 내지 4.0E-13A/㎛ 이하인 것을 특징으로 하는 유기전계발광표시장치.
  13. 기판을 형성하고,
    상기 기판 상에 채널 영역 및 소오스/드레인 영역을 포함하며, 금속 촉매를 이용하여 결정화된 반도체층을 형성하고,
    상기 반도체층의 일정 영역에 대응되게 위치하는 게이트 전극을 형성하고,
    상기 반도체층과 상기 게이트 전극을 절연시키기 위하여 상기 게이트 전극과 상기 반도체층 사이에 위치하는 게이트 절연막을 형성하고,
    상기 반도체층의 소오스/드레인 영역에 전기적으로 연결되는 소오스/드레인 전극을 형성하고,
    상기 소오스/드레인 전극과 전기적으로 연결되는 제 1 전극을 형성하고,
    상기 제 1 전극 상에 발광층을 포함하는 유기막층을 형성하고,
    상기 유기막층 상에 제 2 전극을 형성하는 것을 포함하며,
    상기 반도체층의 채널 영역에는 상기 반도체층의 표면에서부터 수직방향으로 150Å 내에 상기 금속 촉매의 농도가 0 초과 내지 6.5×E17 atoms 이하로 존재하도록 형성하는 것을 포함하는 것을 특징으로 하는 유기전계발광표시장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 반도체층의 채널 영역에는 상기 반도체층의 표면에서부터 수직방향으로 150Å 내에 상기 금속 촉매의 농도가 상기 반도체층의 표면에서 멀어질수록 증가하는 농도 구배를 갖도록 형성하는 것을 특징으로 하는 유기전계발광표시장치의 제조 방법.
  15. 제 13 항에 있어서,
    상기 반도체층은 SGS 결정화법에 의해서 결정화하는 것은 특징으로 하는 유기전계발광표시장치의 제조 방법.
  16. 제 13 항에 있어서,
    상기 박막트랜지스터는 단위 길이 1㎛ 당 누설전류값 Ioff(A/㎛)가 0 초과 내지 4.0E-13A/㎛ 이하가 되도록 형성하는 것을 특징으로 하는 유기전계발광표시장치의 제조 방법.
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