JPH10228248A - アクティブマトリクス表示装置およびその作製方法 - Google Patents

アクティブマトリクス表示装置およびその作製方法

Info

Publication number
JPH10228248A
JPH10228248A JP9287715A JP28771597A JPH10228248A JP H10228248 A JPH10228248 A JP H10228248A JP 9287715 A JP9287715 A JP 9287715A JP 28771597 A JP28771597 A JP 28771597A JP H10228248 A JPH10228248 A JP H10228248A
Authority
JP
Japan
Prior art keywords
active matrix
driver circuit
data driver
circuit
display device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP9287715A
Other languages
English (en)
Inventor
Shunpei Yamazaki
舜平 山崎
Jun Koyama
潤 小山
Yasushi Ogata
靖 尾形
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP9287715A priority Critical patent/JPH10228248A/ja
Priority to TW086117805A priority patent/TW359856B/zh
Priority to KR1019970066853A priority patent/KR100516311B1/ko
Priority to CNB2004101022381A priority patent/CN100347822C/zh
Priority to CNB971261164A priority patent/CN1188738C/zh
Publication of JPH10228248A publication Critical patent/JPH10228248A/ja
Priority to US10/259,004 priority patent/US6777272B2/en
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13454—Drivers integrated on the active matrix substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1277—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate

Abstract

(57)【要約】 【課題】 高い特性を有するドライバ回路一体型（モノ
リシック型）アクティブマトリクス表示装置を薄膜トラ
ンジスタ（ＴＦＴ）を用いて得る。 【解決手段】 非晶質珪素膜２０３にニッケル元素を添
加しつつ、加熱処理を施すことによりこれを結晶化さ
せ、さらにハロゲン元素を含有した酸化性雰囲気中での
加熱処理を施すことにより、熱酸化膜２０９を形成す
る。この際、結晶性の改善、ニッケル元素のゲッタリン
グが進行する。こうして得られた結晶性珪素膜を用いて
ＴＦＴを作製し、これを用いて各種回路を構成すること
で、ドット数５万以上３００万以下のアクティブマトリ
クス回路を駆動しうるデータドライバ回路を得ることが
できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本明細書で開示する発明は、
結晶性を有する薄膜半導体を用いて構成された電子回路
のうち、アクティブマトリクス表示装置に関する。
【０００２】
【従来の技術】ガラス基板や石英基板上に成膜された非
晶質や結晶性の珪素膜を用いて薄膜トランジスタ（以下
ＴＦＴと称する）を作製する技術が知られて以降、これ
をアクティブマトリクス表示回路に応用することが試み
られてきた。もっとも、簡単なものではアクティブマト
リクス回路のみをＴＦＴで構成し、これを駆動するデー
タドライバ（ソースドライバ）、スキャンドライバ（ゲ
イトドライバ）等の回路を単結晶珪素を用いた集積回路
で構成するものである。
【０００３】しかしながら、この方法ではアクティブマ
トリクス回路と各ドライバ回路との間の多数の端子を接
続する技術が必要であり、集積化を高める面で不利であ
る。これに対し、アクティブマトリクス回路に加えてド
ライバ回路をもＴＦＴで構成することが提案されている
（特公平５−９７９４、同２−６１０３２等）。
【０００４】このように、ドライバ回路とアクティブマ
トリクス回路が同じ基板上に形成されているアクティブ
マトリクス表示装置をモノリシック型アクティブマトリ
クス表示装置という。モノリシック型とすると、基板外
から接続することが必要とされる配線は電源供給や映像
信号、同期信号のためだけに限られ、集積化の面で有利
である。
【０００５】ドライバ回路を駆動するためには、ＴＦＴ
は結晶性珪素（ポリシリコン）の活性層を有するものに
限られ、珪素膜の処理温度により、高温ポリシリコンＴ
ＦＴや低温ポリシリコンＴＦＴと称される。
【０００６】高温ポリシリコンＴＦＴは、結晶性珪素膜
の作製手段として、８００℃や９００℃以上というよう
な比較的高温の加熱処理を利用する技術である。この技
術は、単結晶シリコンウエハーの利用したＩＣの作製プ
ロセスの派生技術といえる。当然、高温ポリシリコンＴ
ＦＴが作製される基板としては、上記加熱温度に耐える
石英基板が利用される。
【０００７】他方、低温ポリシリコンＴＦＴは、基板と
して安価なガラス基板（当然耐熱性は石英基板に対して
劣るものとなる）を利用したものである。低温ポリシリ
コンＴＦＴの構成する結晶性珪素膜の作製には、ガラス
基板の耐える６００℃以下の加熱や、ガラス基板に対し
ての熱ダメージはほとんど無いレーザーアニール技術が
利用される。
【０００８】高温ポリシリコンＴＦＴは、特性のそろっ
たＴＦＴを基板上に集積化できるという特徴がある。他
方、低温ポリシリコンＴＦＴは、基板として安価で大面
積化が容易なガラス基板を利用できるという特徴があ
る。
【０００９】なお、現状の技術においては、高温ポリシ
リコンＴＦＴも低温ポリシリコンＴＦＴもその特性に大
きな違いはない。強いて違う点を述べるなら、生産歩留
りや基板面内の特性の均一性の点で高温ポリシリコンが
優れ、生産性や生産コストの点で低温ポシリコンが優れ
ている。
【００１０】特性としては、両者共に、移動度が５０〜
１００(cm2/Vs)程度、Ｓ値が２００〜４００(mV/dec)
（ＶD ＝１Ｖ）程度のものが得られている。この特性
は、アモルファスシリコンを資料したＴＦＴに比較すれ
ば、２桁程度の高速動作を行わしうる値であるが、単結
晶シリコンウエハーを利用したＭＯＳ型トランジスタの
特性に比較して大きく見劣りするものである。一般的
に、単結晶シリコンウエハーを利用したＭＯＳ型トラン
ジスタのＳ値は６０〜７０(mV/dec)程度であり、その動
作周波数も高温ポリシリコンＴＦＴや低温ポリシリコン
ＴＦＴの１〜２桁程度高い値で動作する。
【００１１】
【発明が解決しようとする課題】このような特性を有す
る高温もしくは低温ポリシリコンＴＦＴを用いたデータ
ドライバ回路では、信号処理能力に限りがあるため、大
規模マトリクスでは特殊な工夫が必要である。例えば、
画素数（＝アクティブマトリクス回路の画素電極の数）
が５万未満の小規模なマトリクスであれば、図１に示す
基本的な構成でこと足りる。
【００１２】図１（Ａ）には、アクティブマトリクス回
路３と、それを駆動するスキャンドライバ２、データド
ライバ１が示されている。アクティブマトリクス回路３
とスキャンドライバ２、データドライバ１の間は多数の
配線５、４に接続されるが、これは上記回路が形成され
る際に同時に形成されるので作製上の困難はない。アク
ティブマトリクス回路３には、多数の画素６が設けら
れ、各画素はスイッチングトランジスタ７と画素電極８
を有する。スイッチングトランジスタは複数用いてもよ
い。（図１（Ａ））
【００１３】データドライバ回路の詳細は図１（Ｂ）に
示される。すなわち、シフトレジスタより順次発せられ
るパルスに応じて、ビデオ信号をサンプリングトランジ
スタによりサンプリングし、これをアナログメモリ（キ
ャパシタ）に保持し、全ての行のサンプリングが終了し
たら、ラッチパルスによって、一斉にアナログスイッチ
（およびアナログバッファ）を駆動して、アクティブマ
トリクスに送られる構造となっている。（図１（Ｂ））
【００１４】例えば、画素数が５万未満であれば、１秒
間に３０フレームの画像情報を処理するためには、デー
タドライバの処理速度は、５万（画素）×３０（フレー
ム／秒）＝１．５ＭＨｚであればよい。
【００１５】これは従来の高温もしくは低温ポリシリコ
ンＴＦＴで処理できる速度である。しかしながら、画素
数がより多くなると処理が追いつかなくなる。これを解
決する第１の方法は、シフトレジスタを複数系統設ける
方法である。例えば、シフトレジスタを２系列、並列に
設け、それぞれに位相を半周期ずらしたパルスを伝送さ
せる。
【００１６】第２の方法はビデオ信号を複数系統設ける
方法である。例えば、ビデオ信号を４系統設け、これを
１つのシフトレジスタでサンプリングすることにより、
動作速度を１／４とすることができる。その例を図９を
用いて説明する。第ｎ断のシフトレジスタからパルスが
発せられると、ビデオ信号１〜４の各信号線に接続した
４つのサンプリングトランジスタによりサンプリングが
おこなわれる。
【００１７】それ以後の動作は図１の場合と同じであ
る。このように、シフトレジスタ１段で４列のデータ線
を駆動できるので、データ線の数が４Ｎならば、シフト
レジスタはＮ段でよく、したがって、図１の場合に比べ
て動作速度を１／４にすることができる。（図９）
【００１８】このような方式を採用するにはビデオ信号
を１／４に分周することが必要である。その回路は図１
０に示されるようなもので、４段のシフトレジスタ〜
よりなり、それぞれの出力にデータドライバ回路と同
様なサンプリングトランジスタとアナログメモリが設け
られる。（図１０）
【００１９】各段のシフトレジスタからサンプリングト
ランジスタにパルスが発せられたタイミングでビデオ信
号より、順次、サンプリングがおこなわれ、これがアナ
ログメモリに蓄積される。そして、４つ目のサンプリン
グトランジスタが１通り動作するタイミングで４つのア
ナログスイッチ全てが動作し、ビデオ信号１〜４が出力
される。
【００２０】当然、１／４分周回路の動作は高速であ
り、この回路はアクティブマトリクス回路と同じ基板上
には設けられないので、図１１に示すように、基板の外
に単結晶半導体を用いて形成される。そして、アクティ
ブマトリクス表示装置には、４本のビデオ信号線と同期
信号線（クロック信号線）等が接続される必要がある。
（図１１）
【００２１】以上説明した第１の方法と第２の方法を組
み合わせて、より動作速度を低下させることも一般によ
くおこなわれる。例えば、ＶＧＡ仕様の表示装置では、
６４０行×４８０行×３原色＝９２１６００もの画素が
存在するが、これを３０フレーム／秒で駆動するには２
８ＭＨｚもの高速動作が必要であるが、公知の高温もし
くは低温ポリシリコンＴＦＴでは不可能である。
【００２２】しかし、例えば、図１２に示すように、画
面を上下に２分割し、上下それぞれのデータドライバに
４分割したビデオ信号を入力し、各データドライバに２
系列のシフトレジスタを設けることにより、動作速度を
１／１６の１．７ＭＨｚとできる。ただし、ビデオ信号
を１／４に分周する回路やシフトレジスタに入力するパ
ルスを作る回路は２８ＭＨｚの動作性能が要求され、こ
れらはＴＦＴでは実現できないので、外付けとすること
になる。このため、少なくとも８本のビデオ信号線と各
シフトレジスタにパルスを供給する２本の同期信号線が
必要である。（図１２）
【００２３】それに加えて、分割のタイミングの微妙な
ズレ等に起因して、画面に縞模様が現れてしまうという
問題もある。
【００２４】また、今後の技術として、ドライバ回路以
外に発振回路やＤ／ＡコンバータやＡ／Ｄコンバータ、
さらに各種画像処理を行うデジタル回路を、さらに同一
基板上に集積化することが考えられている（たとえば、
特開平７−１３５３２３）が、上記発振回路やＤ／Ａコ
ンバータやＡ／Ｄコンバータ、さらに各種画像処理を行
うデジタル回路は、ドライバ回路よりもさらに高い周波
数で動作することが必要とされ、現状の技術で得られて
いる高温ポリシリコンＴＦＴや低温ポリシリコンＴＦＴ
でもってそれらの回路を構成することは実質的に不可能
である。
【００２５】本明細書で開示する発明は、上記のような
高速動作（一般に数十ＭＨｚ以上の動作速度）が要求さ
れる回路を構成しうる薄膜トランジスタを用いてモノリ
シック型アクティブマトリクス表示装置を得ることを課
題とする。
【００２６】
【課題を解決するための手段】本明細書で開示する発明
は、絶縁表面を有する基板上に形成されたＴＦＴを用い
たモノリシック型アクティブマトリクス表示装置におい
て、以下の２点を備えていることを特徴とする。
【００２７】絶縁表面を有する基板としては、ガラス基
板（但しプロセス温度の対する耐熱性が要求される）、
石英基板、表面に絶縁膜が成膜された半導体基板の例を
挙げることができる。
【００２８】第１の構成は、データドライバ回路を構成
するシフトレジスタ回路をｐ系列、基板の外部より前記
データドライバ回路に入力するビデオ端子の数をｑ、前
記アクティブマトリクス回路中にあり、前記データドラ
イバ回路により駆動される画素電極の数をＲとすると
き、Ｒ／ｐｑが５万以上３００万以下であること。
【００２９】第２の構成は、前記データドライバ回路を
構成する薄膜トランジスタの活性層は、結晶化を促進す
る触媒元素の存在の元で、加熱処理により結晶化された
珪素膜であること。
【００３０】珪素の結晶化を助長する触媒元素として
は、ニッケルが再現性や効果の点で極めて好ましい。こ
の他に触媒元素としては、Ｆｅ、Ｃｏ、Ｎｉ、Ｒｕ、Ｒ
ｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｕから選ばれた
一種または複数種類のものを利用することができる。
【００３１】金属元素の導入方法としては、当該金属元
素を含んだ溶液を塗布する方法、ＣＶＤ法による方法、
スパッタ法や蒸着法による方法、当該金属を含んだ電極
を利用したプラズマ処理による方法、ガス吸着法による
方法を挙げることができる。それらについては、例え
ば、特開平６−２４４１０４（スパッタ法）、同７−１
３０６５２（溶液塗布法）、同７−３３５５４８（ＣＶ
Ｄ法）に記述がある。
【００３２】また、触媒元素を導入する際に、珪素膜全
面に導入してもよいし、選択的に導入してもよい。後者
の方法を採用すると、結晶成長の方向を制御できるが、
選択的な導入のために、マスクを形成する工程が必要と
なる。
【００３３】また、結晶化のための加熱処理の温度は４
５０〜７５０℃、好ましくは５５０〜６５０℃とすると
よい。また、結晶化の雰囲気は窒素等の酸素を極力含ま
ない不活性雰囲気とする。
【００３４】更に本発明の活性層を構成する結晶性珪素
膜は、上記２つの構成に加えて、第１の加熱処理による
結晶化工程の後、結晶性珪素膜中の触媒元素を低減する
ために、第２の加熱処理を施して、結晶性珪素膜中の触
媒元素をゲッタリングする工程を有することを特徴とす
る。
【００３５】ゲッタリング処理の１つの手段は、ハロゲ
ン元素を含有する雰囲気中での加熱処理して、ハロゲン
元素の作用で結晶化され珪素膜中の触媒元素をゲッタリ
ングする方法である。他の手段は、結晶化された珪素膜
に１５族もしくは、１５族及び１３族の不純物を選択的
に添加し、加熱処理を施すことにより不純物を添加した
領域に触媒元素をゲッタリングさせる方法である。
【００３６】ハロゲン元素を用いるゲッタリング工程を
採用する場合には、上記加熱処理を７００℃を超える温
度で行なうことが好ましい。この温度以下では処理雰囲
気中のハロゲン化合物の分解が困難となり、ゲッタリン
グ効果が得られなくなるおそれがある。そのため加熱処
理温度を好ましくは８００〜１０００℃（代表的には９
５０℃）とし、処理時間は０．１〜６hr、代表的には
０．５〜１hrとする。
【００３７】代表的なゲッタリング工程は、酸素雰囲気
中に対して塩化水素（ＨＣｌ）を０．５〜１０体積％
（本実施例では３体積％）の濃度で含有させた雰囲気中
において、９５０℃、３０分の加熱処理工程となる。Ｈ
Ｃｌ濃度を上記濃度以上とすると、結晶性珪素膜表面に
膜厚程度の凹凸が生じてしまうため好ましくない。更に
雰囲気中に水素ガスの導入を合わせて行い、ウエット酸
化の作用を利用することも有効である。
【００３８】雰囲気にハロゲン元素を添加するガスとし
て、ＨＣｌガス以外にもＨＦ、ＮＦ3 、ＨＢｒ、Ｃｌ
2 、ＣｌＦ3 、ＢＣｌ3 、Ｆ2 、Ｂｒ2 等のハロゲン元
素を含む化合物ガスやハロゲンガスから選ばれた一種ま
たは複数種のものを用いることができる。
【００３９】触媒元素としてニッケル元素を利用した場
合、最終的に珪素膜中に残留するニッケルの濃度は、１
×１０14原子個／cm3 〜５×１０18原子個／cm3 程度と
なる。この濃度の計測はＳＩＭＳ（２次イオン分析方
法）を利用できる。
【００４０】また、ゲッタリングの雰囲気を酸素や水蒸
気等の酸化性雰囲気とすることによにより、ゲッタリン
グの効果が促進される。酸化性雰囲気とすることによ
り、結晶性半導体薄膜表面に熱酸化膜が形成され、触媒
元素がこの熱酸化膜中に凝縮する。熱酸化膜のゲッタリ
ング条件を詰めれば、この濃度の上限は５×１０17原子
個／cm3 程度にまで低減できる。この熱酸化膜の厚さは
半導体薄膜よりも厚いと優れた特性のＴＦＴを得ること
ができる。この熱酸化膜には珪素膜中の触媒元素が凝縮
しているので、ゲッタリング工程の後除去するとよい。
【００４１】また、半導体素子の特性を向上させるため
には、熱酸化膜をいったん除去した後、再度、第２の加
熱処理と同じ条件で熱処理をおこない、珪素膜表面に熱
酸化膜を形成してもよい。その際に得られる熱酸化膜の
厚さも、珪素膜よりも厚くなるようにするとよいことは
言うまでもない。
【００４２】また、ハロゲン雰囲気中での加熱処理によ
って、触媒用の金属元素がハロゲン化合物となって雰囲
気中に気化するため、得られた結晶性珪素膜の厚さ方向
におけるニッケル元素の濃度分布に勾配または分布が発
生する。一般に結晶性珪素膜中の当該金属元素の濃度
は、熱酸化膜が形成される界面に向かって当該金属元素
の濃度が高くなる傾向が観察される。また、条件によっ
ては、基板または下地膜に向かって、即ち裏面側の界面
に向かって当該金属元素の濃度が高くなる傾向も観察さ
れる。
【００４３】また、ハロゲン元素も上記金属元素と同様
な濃度分布を示すものとなる。即ち、結晶性珪素膜の表
面および／または裏面に向かって含有濃度が高くなる濃
度分布を示すものとなる。
【００４４】また、ゲッタリングの手段として、１５族
もしくは、１５族及び１３族の不純物を用いた場合に
は、１５族の不純物元素のうちリンを用いることが最適
である。１３族の不純物としては、ボロンが最適であ
り、次いでアンチモンである。
【００４５】この場合の加熱温度は、４００〜１０５０
℃、好ましくは６００〜６５０℃のである。この加熱処
理により１５族もしくは、１５族及び１３族の不純物を
添加した領域に触媒元素がゲッタリングされ、他の領域
中の触媒元素の濃度は５×１０原子個／cm3 以下にまで
低減される。
【００４６】上記した２つのゲッタリング処理を経るこ
とによって、結晶性珪素膜中のニッケル濃度の下限は、
一般的には１×１０16原子個／cm3 程度となる。これ
は、コストとの兼ね合いを考えた場合、基板や装置に付
着するニッケル元素の影響を排除することが通常は困難
であり、この程度のニッケル元素が残留してしまうから
である。すなわち、一般的な作製工程に従った場合、残
留するニッケル元素の濃度は、１×１０16原子個／cm3
〜５×１０17原子個／cm3 程度となる。しかし、装置の
洗浄の度合いや作製工程の最適化を行うことにより、さ
らにその残留濃度を低減することは可能である。
【００４７】また、本発明のデータドライバ回路を構成
する薄膜トランジスタのゲイト絶縁膜は活性層を熱酸化
した熱酸化膜を有することを特徴とする。この熱酸化膜
の形成温度は極めて重要なものとなる。後述するような
素子単体で数十ＭＨｚ以上の動作を行わせることが可能
で、Ｓ値が１００(mV/dec)以下というようなＴＦＴを得
るのであれば、熱酸化膜の形成時における加熱温度を好
ましくは８００℃以上とし、より好ましくは９００°以
上とすることが必要である。一方、加熱温度の上限は、
石英基板の耐熱温度の上限である１１００℃程度とする
ことが適当である。
【００４８】本明細書で開示する発明における結晶性珪
素膜は、その最終的な膜厚を好ましくは１００Å〜７５
０Å、より好ましくは１５０Å〜４５０Åとする。この
ような膜厚とすることにより、図６〜図８に示すような
結晶構造をより顕著に再現性良く得ることができる。
【００４９】この最終的な結晶性珪素膜の膜厚は、熱酸
化膜の成膜により膜厚の減少を考慮して決定する必要が
ある。
【００５０】上記のような工程を採用することにより、
本明細書で開示する結晶性珪素膜を得ることができ、さ
らにその結晶構造の特異性を利用したＴＦＴを得ること
ができる。そして、このようにして得られたＴＦＴは、
上記発明の第１の条件を満たすことができる。ここで、
本発明の表示装置においては、もちろん、図１１や図１
２に示すように、ビデオ信号の分割（分周）やシフトレ
ジスタの多系統化をおこなってもよいが、本発明は、図
１に示されるような、もっとも単純な構造のアクティブ
マトリクス表示装置を指向するものであることを考える
と、第１の条件において、ｐ＝ｑ＝１、とすることが望
まれる。
【００５１】
【実施例】本実施例は絶縁表面を有する基板上に画素電
極の形成されたアクティブマトリクス回路と、前記アク
ティブマトリクス回路を駆動するためのデータドライバ
回路とを有するモノシリック型アクティブマトリクス回
路に関するものである。
【００５２】以下の実施例においては、アクティブマト
リクス表示装置の回路の構成や配置は特に技術的に従来
のもの（例えば、図１に示される）と大差ないので、主
として結晶性珪素膜および、ＴＦＴの作製工程について
述べる。
【００５３】特に、実施例ではデータドライバ回路を構
成するシフトレジスタ回路をｐ系列、基板の外部よりデ
ータドライバ回路に入力するビデオ端子の数をｑ、アク
ティブマトリクス回路中にあり、データドライバ回路に
より駆動される画素電極の数をＲとするとき、Ｒ／ｐｑ
が５万以上３００万以下であるような、多画素のアクテ
ィブマトリクス回路用のデータドライバ回路に配置され
るＴＦＴに好適なＴＦＴの作製工程について述べる。
【００５４】〔実施例１〕 本実施例では、非晶質珪素
膜の表面全体に珪素の結晶化を助長する金属元素を非選
択的に導入する方法を説明し、この結晶性珪素膜を用い
てＴＦＴを作製する工程を説明する。
【００５５】図２に本実施例の作製工程を示す。まず、
石英基板２０１上に下地膜２０２として酸化珪素膜を３
０００Åの厚さに成膜する。石英基板の表面の平滑性が
良く、また洗浄を十分にするのであれば、この下地膜２
０２は特に必要ない。
【００５６】なお、基板としては石英基板を利用するこ
とが現状においては好ましい選択となるが、加熱処理温
度に耐える基板であれば、石英に限定されるものではな
い。例えば、酸化膜をその表面に成膜した半導体基板を
利用することもできる。次に結晶性珪素膜の出発膜とな
る非晶質珪素膜２０３を減圧熱ＣＶＤ法でもって、５０
０Åの厚さに成膜する。
【００５７】そして重量換算で１０ｐｐｍのニッケル元
素を含んだ酢酸ニッケル溶液を塗布する。そして図示し
ないスピナーを用いてスピンドライを行い余分な溶液を
除去する。詳細な条件は特開平７−１３０６５２に示さ
れるものを用いる。こうして、ニッケル元素が図２
（Ａ）の点線２０４で示されるような状態で存在した状
態が得られる。上記の溶液を用いる方法は、ニッケルの
導入方法として、導入量の制御や再現性の点で優れてい
る。しかし、上記の方法に限られることはなく、ＣＶＤ
法、スパッタ法、蒸着法、プラズマ処理、ガス吸着法等
を利用して、ニッケルその他の珪素の結晶化を助長する
触媒元素の導入をおこなってもよい。
【００５８】次に水素を３％含有した極力酸素を含まな
い窒素雰囲気中において、６００℃、８時間の加熱処理
（第１の加熱処理）を行う。この加熱処理により結晶化
が進行し、図２（Ｂ）に示す結晶性珪素膜２０５を得
る。この結晶成長のための加熱処理は、４５０℃〜７５
０℃で行うとよい。しかし、それ以上に温度を上げても
結晶性の向上はそれ程大きくないばかりか、かえって悪
化する。
【００５９】第１の加熱処理による結晶化の後にレーザ
ー光の照射を行なってもよい。即ち、レーザー光の照射
により、さらに結晶化を助長させてもよい。このレーザ
ー光の照射は、膜中に存在するニッケル元素の固まりを
分散させ、後にニッケル元素を除去し易くする効果を有
している。レーザー光としては、紫外領域の波長を有す
るエキシマレーザーを利用することができる。例えば、
ＫｒＦエキシマレーザー（波長２４８ｎｍ）やＸｅＣｌ
エキシマレーザー（波長３０８ｎｍ）を利用することが
できる。
【００６０】結晶化のための加熱処理が終了したら、次
にＨＣｌを３体積％含んだ酸素雰囲気中において、９５
０℃の加熱処理（第２の加熱処理）を行う。この工程に
おいて、結晶性珪素膜２０５の表面に熱酸化膜２０９を
２００Åの厚さに成膜する。この熱酸化膜の形成に従
い、結晶性珪素膜２０８の膜厚は１００Å程度にその膜
厚が減少する。即ち、珪素膜２０８の膜厚は、４００Å
程度となる。（図２（Ｃ））
【００６１】この工程においては、熱酸化膜２０９の形
成に従い、珪素膜２０８中の不安定な結合状態を有する
珪素元素が熱酸化膜２０９の形成に利用される。そし
て、珪素膜２０８中の欠陥が減少し、より高い結晶性を
得ることができる。また同時に熱酸化膜の形成および塩
素の作用により膜中より、ニッケル元素のゲッタリング
が行われる。
【００６２】当然、この工程で成膜される熱酸化膜２０
９中には、比較的高濃度にニッケル元素が取り込まれる
ことになる。そして相対的に珪素膜２０８中のニッケル
元素の濃度は減少する。熱酸化膜２０９を形成したら、
この熱酸化膜２０９を除去する。こうして、ニッケル元
素の含有濃度を減少させた結晶性珪素膜２０８を得る。
（図２（Ｄ））
【００６３】熱酸化膜２０９の除去が完了し、図２
（Ｄ）に示すように結晶性珪素膜２０８を得たら、次に
珪素膜のエッチングを行うことにより、島状の領域３０
２を形成する。この島状の領域３０２が後にＴＦＴの活
性層となる。そして、図３（Ａ）に示すように、３０２
でなるパターンを形成後にプラズマＣＶＤ法により、酸
化珪素膜３０４を１０００Åの厚さに成膜する。この酸
化珪素膜３０４は後にゲイト絶縁膜として機能する。
【００６４】酸化珪素膜３０４を成膜したら、ＨＣｌを
３％含有した酸素雰囲気中において、９５０℃の加熱処
理（第３の加熱処理）を行うことにより、熱酸化膜３０
３を３００Åの厚さに成膜する。この熱酸化膜は、図３
（Ａ）に示すように活性層３０２とＣＶＤ酸化膜３０４
の間に形成される。熱酸化膜３０３を形成することによ
り、活性層となるパターン３０２の膜厚は２５０Åとな
る。
【００６５】より高い性能を有するＴＦＴを得るのであ
れば、活性層を構成する結晶性珪素膜の膜厚よりも熱酸
化膜３０３の膜厚を厚くすることが好ましい。一般に、
最終的に得られる活性層の膜厚より、熱酸化膜２０９と
熱酸化膜３０３の合計した膜厚を厚くすることが重要な
要件となる。熱酸化膜３０３は、ゲイト絶縁膜の一部を
構成する。こうして図３（Ａ）に示す状態を得る。
【００６６】次にゲイト電極を形成するためのアルミニ
ウム膜をスパッタ法で４０００Åの厚さに成膜する。こ
のアルミニウム膜中には、スカンジウムを0.2 重量％含
有させる。アルミニウム膜中にスカンジウムを含有させ
るのは、後の工程において、ヒロックやウィスカーが発
生することを抑制するためである。ヒロックやウィスカ
ーというのは、加熱の際のアルミニウムの異常成長に起
因する針状あるいは刺状の突起部のことである。
【００６７】アルミニウム膜を成膜したら、図示しない
緻密な陽極酸化膜を形成する。この陽極酸化膜は、３％
の酒石酸を含んだエチレングルコール溶液を電解溶液と
し、アルミニウム膜を陽極、白金を陰極として行う。こ
の工程においては、アルミニウム膜上に緻密な膜質を有
する陽極酸化膜を１００Åの厚さに成膜する。この図示
しない陽極酸化膜は、後に形成されるレジストマスクと
の密着性を向上させる役割を有している。この陽極酸化
膜の膜厚は、陽極酸化時の印加電圧によって制御するこ
とができる。
【００６８】次にレジストマスク３０６を形成する。そ
してこのレジストマスクを利用して、アルミニウム膜を
３０５で示されるパターンにパターニングする。こうし
て図３（Ｂ）に示す状態を得る。
【００６９】ここで再度の陽極酸化を行う。ここでは、
３％のシュウ酸水溶液を電解溶液として用いる。この電
解溶液中において、アルミニウムのパターン３０５を陽
極とした陽極酸化を行うことにより、３０８で示される
多孔質状の陽極酸化膜が形成される。この工程において
は、上部に密着性の高いレジストマスク３０６が存在す
る関係で、アルミニウムパターンの側面に選択的に陽極
酸化膜３０８が形成される。この陽極酸化膜は、その膜
厚を数μｍまで成長させることができる。ここでは、そ
の膜厚を６０００Åとする。なお、その成長距離は陽極
酸化時間によって制御することができる。
【００７０】そしてレジストマスク３０６を除去する。
次に再度の緻密な陽極酸化膜の形成を行う。即ち、前述
した３％の酒石酸を含んだエチレングルコール溶液を電
解溶液とした陽極酸化を再び行う。この工程において
は、多孔質状の陽極酸化膜３０８中に電解溶液が進入す
る関係から、３０９で示されるように緻密な膜質を有す
る陽極酸化膜が形成される。この緻密な陽極酸化膜３０
９の膜厚は１０００Åとする。この膜厚の制御は印加電
圧によって行う。
【００７１】次に、露呈した酸化珪素膜３０４をエッチ
ングして除去する。また同時に熱酸化膜３０３をエッチ
ングする。このエッチングは、上記の工程で得られた陽
極酸化膜をマスクとして、ドライエッチングを利用して
おこなう。ここで、３１０で示される膜は残存したＣＶ
Ｄ法で成膜された酸化珪素膜である。この残存した酸化
珪素膜下に同様な形状の熱酸化膜が残存した状態とな
る。こうして、図３（Ｃ）に示される構造を得る。な
お、上記の陽極酸化法を使用して複雑な形状のゲイト電
極を形成する技術については、特開平７−１６９９７４
に開示されている。
【００７２】そして酢酸と硝酸とリン酸とを混合した混
酸を用いて多孔質状の陽極酸化膜３０８を除去する。次
に、不純物イオンの注入を行う。ここでは、Ｎチャネル
型の薄膜トランジスタを作製するためにＰ（リン）イオ
ンの注入をプラズマドーピング法でもって行う。
【００７３】この工程においては、ヘビードープがされ
る３１１と３１５の領域とライトドープがされる３１２
と３１４の領域が形成される。これは、残存した酸化珪
素膜３１０が半透過なマスクとして機能し、注入された
イオンの一部がそこで遮蔽されるからである。この工程
についても、特開平７−１６９９７４に開示されてい
る。また、ドーピングを、低エネルギーの高ドーズドー
ピング工程と、高エネルギーの低ドーズドーピング工程
の２段階に分けてもよい。この場合にも、酸化珪素膜３
１０によって選択的な深さにドーピングがおこなえ、結
果として、２種類の領域が得られる。
【００７４】そしてレーザー光（またはランプを用いた
強光）の照射を行うことにより、不純物イオンが注入さ
れた領域の活性化を行う。こうして、ソース領域３１
１、チャネル形成領域３１３、ドレイン領域３１５、低
濃度不純物領域３１２と３１４が自己整合的に形成され
る。ここで、３１４で示されるのが、ＬＤＤ（ライトド
ープドレイン）領域と称される領域である。（図３
（Ｄ））
【００７５】なお、緻密な陽極酸化膜３０９の膜厚を２
０００Å以上というように厚くした場合、その膜厚でも
ってチャネル形成領域３１３の外側にオフセットゲイト
領域を形成することができる。本実施例においてもオフ
セットゲイト領域は形成されているが、その寸法が小さ
いのでその存在による寄与が小さく、また図面が煩雑に
なるので図中には記載していない。
【００７６】なお、緻密な膜質を有する陽極酸化膜を２
０００Å以上というように厚く形成するのには、２００
Ｖ以上の印加電圧が必要とされるので、再現性や安全性
に関して、注意が必要である。
【００７７】図３（Ｄ）に示す状態を得たら、層間絶縁
膜として窒化珪素膜３００をプラズマＣＶＤ法で成膜
し、さらにポリイミド樹脂膜３１６スピンコート法を利
用して成膜する。そしてコンタクトホールの形成を行
い、ソース電極３１７とドレイン電極３１８の形成を行
う。こうして図３（Ｅ）に示すＴＦＴが完成する。
【００７８】本実施例に示すＴＦＴは、その特性として
従来には得られなかった極めて高いものを得ることがで
きる。例えば、ＮＴＦＴ（Ｎチャネル型のＴＦＴ）で、
移動度が２００〜３００(cm2/Vs)、Ｓ値が７５〜９０(m
V/dec)(VD ＝１Ｖ）という高性能なものが得られる。Ｐ
ＴＦＴ（Ｐチャネル型のＴＦＴ）で１２０〜１８０(cm2
/Vs)、Ｓ値が７５〜１００(mV/dec)(VD ＝１Ｖ）という
高性能なものを得ることができる。特にＳ値は、従来の
高温ポリシリコンＴＦＴ及び低温ポリシリコンＴＦＴの
値に比較して、１／２以下という驚異的に良い値であ
る。このようなＴＦＴを利用して石英基板上にＯＰアン
プ、メモリー回路、各種延在回路や増幅アンプを形成す
ることができる。
【００７９】〔実施例２〕 本実施例では、非晶質珪素
膜に対して、珪素の結晶化を助長する触媒元素を選択的
に導入することにより、横成長と呼ばれる基板に平行な
方向への結晶成長を行わす方法に関する。図４に本実施
例の作製工程を示す。
【００８０】まず、石英基板４０１上に下地膜４０２と
して酸化珪素膜を３０００Åの厚さに成膜する。次に結
晶性珪素膜の出発膜となる非晶質珪素膜４０３を減圧熱
ＣＶＤ法により、５００Åの厚さに成膜する。
【００８１】次に酸化珪素膜を１５００Åの厚さに成膜
し、それをエッチングすることにより、４０４で示され
るマスクを形成する。このマスクは４０５で示される領
域に開口が形成されている。この開口４０５が形成され
ている領域においては、非晶質珪素膜４０３が露呈す
る。
【００８２】開口４０５は、図面の奥行及び手前方向に
長手方向を有する細長い長方形を有している。この開口
４０３の幅は４０μｍ以上とするのが適当である。また
その長手方向の長さは必要とする長さでもって形成すれ
ばよい。
【００８３】そして重量換算で１０ｐｐｍのニッケル元
素を含んだ酢酸ニッケル溶液を塗布する。そして、実施
例１と同様にスピナーを用いてスピンドライを行い余分
な溶液を除去する。ニッケル元素の導入量は、上記溶液
中におけるニッケル元素の含有濃度で制御することがで
きる。こうして、ニッケル元素が図４（Ａ）の点線４０
６で示されるような状態で存在した状態が得られる。
【００８４】この状態では、ニッケル元素が開口４０５
の底部において、非晶質珪素膜の一部に選択的に接して
保持された状態が得られる。
【００８５】次に水素を３％含有した極力酸素を含まな
い窒素雰囲気中（また窒素雰囲気中）において、６００
℃、８時間の加熱処理を行う。すると、図４（Ｂ）の４
０７で示されるような基板４０１に平行な方向への結晶
成長が進行する。この結晶成長の状態を上面からみた模
式図を図７に示す。
【００８６】この結晶成長は、ニッケル元素が導入され
た開口４０５の領域から周囲に向かって進行する。この
基板に平行な方向への結晶成長を横成長またはラテラル
成長と称する。
【００８７】この結晶成長により得られる横成長した結
晶性珪素膜の表面は、従来の低温ポリシリコンや高温ポ
リシリコンに比較して非常に平滑性の良いものが得られ
る。これは、結晶粒界の延在する方向が概略そろってい
ることに起因すると考えられる。
【００８８】一般の多結晶珪素やポリシリコンと呼ばれ
る珪素膜は、その表面の凹凸は±１００Å以上ある。し
かし、本実施例で示すような横成長をさせた場合は、そ
の表面の凹凸は±３０Å以下であることが観察されてい
る。この凹凸は、ゲイト絶縁膜との間の界面特性を悪化
させるものであり、極力小さいものであることが好まし
い。
【００８９】上記の結晶化のために加熱処理条件におい
ては、この横成長を１００μｍ以上にわたって行わすこ
とができる。こうして横成長した領域を有する珪素膜４
０８を得る。
【００９０】この結晶成長のための加熱処理は、実施例
１と同様に、４５０℃〜７５０℃で行えばよい。ある程
度の横成長距離を確保するのであれば、加熱処理の温度
を６００℃以上とすることが好ましい。しかし、それ以
上に温度を上げることによる結晶成長距離や結晶性の向
上はそれ程大きくなく、逆に無秩序な結晶化により、結
晶性が低下することが観察される。したがって、経済性
や工程の簡略化を考慮した場合、６００℃〜６５０℃程
度の加熱処理で十分である。
【００９１】次に、ニッケル元素を選択的に導入するた
めの酸化珪素膜でなるマスク４０４を除去する。この状
態においては、ニッケル元素が膜中に偏在している。特
に、開口４０５が形成されていた領域と、４０７で示さ
れる結晶成長の先端部分においては、ニッケル元素が比
較的高濃度に存在している。
【００９２】従って、活性層の形成においては、それら
の領域を避けることが重要となる。即ち、活性層中に上
記ニッケル元素が偏在した領域が存在しないようにする
ことが重要である。結晶化の後にさらに、レーザー光の
照射を行ない、さらに結晶化を助長させてもよい。この
レーザー光の照射は、膜中に存在するニッケル元素の固
まりを分散させ、後にニッケル元素を除去し易くする効
果を有しているが、さらに横成長が進行することはな
い。
【００９３】次にＨＣｌを３体積％含んだ酸素雰囲気中
において、９５０℃の加熱処理を行い、熱酸化膜４０９
を２００Åの厚さに成膜する。この熱酸化膜の形成に従
い、珪素膜４０８の膜厚は１００Å程度その膜厚が減少
する。即ち、珪素膜の膜厚は、４００Å程度となる。
（図４（Ｃ））
【００９４】一般に、珪素膜の表面に形成される熱酸化
膜は、表面に盛り上がる厚さと、内部に進行する酸化の
距離とがほぼ同じものとなる。従って、例えば１００Å
の珪素膜の表面に１００Åの熱酸化膜を形成すると、珪
素膜の厚さは５０Å目減りし、５０Å厚の珪素膜とその
表面に形成された１００Å厚の熱酸化膜という構成とな
る。
【００９５】上記の工程においては、熱酸化膜の形成に
従い、膜中の不安定な結合状態を有する珪素元素が熱酸
化膜の形成に利用される。そして、膜中の欠陥が減少
し、より高い結晶性を得ることができる。また、同時に
熱酸化膜の形成および塩素の作用により珪素膜４０８中
から、ニッケル元素がゲッタリングされる。当然、熱酸
化膜４０９中には、比較的高濃度にニッケル元素が取り
込まれることになる。そして相対的に珪素膜４０８中の
ニッケル元素は減少する。（図４（Ｃ））
【００９６】熱酸化膜４０９を形成したら、この熱酸化
膜４０９を除去する。こうして、ニッケル元素の含有濃
度を減少させた結晶性珪素膜４０８を得る。こうして得
られた結晶性珪素膜４０８は、図７に示すように一方向
に結晶構造が延在した（この方向は結晶成長方向に一致
する）構造を有している。即ち、細長い円柱状の結晶体
が複数の一方向に延在した結晶粒界を介して、複数平行
に並んでいるような構造を有している。
【００９７】次に珪素膜をエッチングすることにより、
横成長領域でなるパターン４１０を形成する。この島状
の領域４１０が後にＴＦＴの活性層となる。ここでは、
ソース領域とドレイン領域とを結ぶ方向と結晶成長方向
とが一致または概略一致するようにパターンの位置取り
を行う。こうすることで、キャリアの移動する方向と結
晶格子が連続して延在する方向とを合わせることがで
き、結果として高い特性のＴＦＴを得ることができる。
【００９８】そして、４１０でなるパターンを形成後に
熱酸化膜４１１を５００Åの厚さに成膜する。熱酸化膜
４１１はＨＣｌを３％含有した酸素雰囲気中において、
９５０℃の加熱処理を行うことによって得る。熱酸化膜
４１１を成膜することにより、パターン（活性層となる
パターン）４１０の膜厚は２５０Åとなる。
【００９９】この工程においても熱酸化膜４０９を成膜
する場合と同様の効果を得ることができる。なお、熱酸
化膜４１１は、ＴＦＴのゲイト絶縁膜の一部となる。
【０１００】本実施例においては、最終的に得られる結
晶性珪素膜４０８でなる活性層４１０の膜厚（２５０
Å）は、第２の熱酸化膜４１１の膜厚（５００Å）より
も薄くなる。こうすることで、熱酸化膜の形成に従う図
６や図７に示すような特異な結晶構造を得るために効果
を得ることができる。
【０１０１】この後、熱酸化膜４１１と共にゲイト絶縁
膜を構成する酸化珪素膜５０４を１０００Åの厚さにプ
ラズマＣＶＤ法により成膜する。（図５（Ａ））
【０１０２】次にゲイト電極を形成するためのアルミニ
ウム膜をスパッタ法で４０００Åの厚さに成膜する。こ
のアルミニウム膜中には、スカンジウムを0.2 重量％含
有させる。アルミニウム膜を成膜したら、図示しない緻
密な陽極酸化膜を１００Åの厚さに成膜する。
【０１０３】次にレジストマスク５０６を形成する。そ
してこのレジストマスクを利用して、アルミニウム膜を
５０５で示されるパターンにパターニングする。こうし
て図５（Ｂ）に示す状態を得る。
【０１０４】ここで再度の陽極酸化を行う。実施例１と
同様に、多孔質陽極酸化膜５０８と緻密な陽極酸化膜５
０９を得る。緻密な陽極酸化膜５０９の膜厚は１０００
Åとする。そして、陽極酸化膜をマスクとして、露呈し
た酸化珪素膜５０４と熱酸化膜４１１をエッチングし、
新たにゲイト絶悪５１０を得る。（図５（Ｃ））
【０１０５】次に、多孔質状の陽極酸化膜５０８を除去
する。そして、実施例１と同様な方法で、不純物イオン
の注入と活性化を行う。ここでは、Ｎチャネル型の薄膜
トランジスタを作製するためにＰ（リン）イオンの注入
をプラズマドーピング法でもって行う。かくして、ソー
ス領域５１１、チャネル形成領域５１３、ドレイン領域
５１５、低濃度不純物領域５１２と５１４が自己整合的
に形成される。（図５（Ｄ））
【０１０６】次に層間絶縁膜５１６として酸化珪素膜、
または窒化珪素膜、またはその積層膜を形成する。層間
絶縁膜としては、酸化珪素膜または窒化珪素膜上に樹脂
材料でなる層を用いてもよい。そしてコンタクトホール
の形成を行い、ソース電極５１７とドレイン電極５１８
の形成を行う。こうして図５（Ｅ）に示す薄膜トランジ
スタが完成する。
【０１０７】本実施例に示すＴＦＴは、その特性として
従来には得られなかった極めて高いものを得ることがで
きる。例えば、ＮＴＦＴ（Ｎチャネル型のＴＦＴ）で、
移動度が２００〜５００(cm2/Vs)、Ｓ値が７５〜９０(m
V/dec)(VD ＝１Ｖ）という高性能なものが得られる。Ｐ
ＴＦＴ（Ｐチャネル型のＴＦＴ）で１２０〜１８０(cm2
/Vs)、Ｓ値が７５〜１００(mV/dec)(VD ＝１Ｖ）という
高性能なものを得ることができる。
【０１０８】〔実施例３〕 本実施例は、実施例２に示
す構成において、ゲイト絶縁膜の形成方法を工夫した例
に関する。図６に本実施例の作製工程を示す。まず図４
（Ａ）及び図４（Ｂ）に示す工程に従い横成長領域を有
する結晶性珪素膜４０８を得る。なお、ここでは、出発
膜の非晶質珪素膜を５００Åとする。
【０１０９】結晶性珪素膜４０８を得たら、ＨＣｌを３
％含有させた酸素雰囲気中において９５０℃の加熱処理
を行うことにより、熱酸化膜４０９を２００Åの厚さに
成膜する。（図６（Ａ））
【０１１０】次に、熱酸化膜４０９を除去する。そし
て、珪素膜をエッチングすることにより、後に薄膜トラ
ンジスタの活性層となるパターン４１０を形成する。
（図６（Ｂ））
【０１１１】次に、プラズマＣＶＤ法により絶縁膜５０
４を形成する。ＣＶＤ絶縁膜５０４として、酸化珪素膜
もしくは窒化酸化珪素膜５０４を５００〜１５００Åの
厚さに成膜する。ここでは、窒化酸化珪素膜を１０００
Åの厚さに形成する。（図６（Ｃ））
【０１１２】次に、ＨＣｌを３％含有させた酸素雰囲気
中において９５０℃の加熱処理を行うことにより、熱酸
化膜４１１を３００Åの厚さに成膜する。この際、熱酸
化膜４１１は、ＣＶＤ酸化膜５０４の内側において成長
し、図６（Ｄ）に示すような状態で成膜される。
【０１１３】本実施例に示す作製工程を採用した場合、
ゲイト絶縁膜は熱酸化膜４１１とＣＶＤ酸化膜５０４と
の積層膜でもって構成されることになる。本実施例に示
す作製工程を採用した場合、ゲイト絶縁膜と活性層との
界面における界面準位密度をより低いものとすることが
できる。
【０１１４】〔実施例４〕 実施例１及び２では、ハロ
ゲン元素によって、珪素の結晶化を助長する触媒元素を
ゲッタリングする工程を示した。本実施例では、触媒元
素のゲッタリング工程にリン元素を用いる例を説明す
る。
【０１１５】先ず、実施例１又は実施例２で説明した方
法に従って、石英基板６００上に、非晶質珪素膜を結晶
化して、結晶性珪素膜６０２を形成する。なお、６０１
は、酸化珪素膜でなる下地膜である。ここでは、非晶質
珪素膜の厚さを４００Åとする。薄膜トランジスタの活
性層となる領域を少なくとも覆うレジストマスク６０３
を形成する。（図８（Ａ））
【０１１６】次に図８（Ｂ）に示すように、活性層とな
る領域以外にリンを添加し、ゲッタリング領域６０４を
形成する。添加方法は、イオンドーピング法等の気相法
や、スピンコート法等の液相法、リンを含有する膜をス
パッタ法、ＣＶＤ法にて形成する固相法が使用できる。
リンが添加されなかった結晶領域を被ゲッタリング領域
６０５と呼ぶ。
【０１１７】図８（Ｃ）に示すように、レジストマスク
６０３を除去した後、４００〜１０５０℃、好ましくは
６００〜７５０℃の温度で、１min 〜２０hr（典型的に
は３０min 〜３hr）の加熱処理を行えば良い。この加熱
処理により、触媒元素がゲッタリング領域６０４へ拡散
して、リンに捕獲されるため、被ゲッタリング領域６０
５中の触媒元素の濃度は５×１０17原子個／cm3 以下に
まで低減される。
【０１１８】こうしてゲッタリング工程を終えたら、図
８（Ｄ）に示すように被ゲッタリング領域６０５をパタ
ーニングして活性層６０６を形成する。次に、図８
（Ｅ）に示すように実施例３のと同様にゲイト絶縁膜を
形成する。まず、プラズマＣＶＤ法により絶縁膜６０７
を形成する。ＣＶＤ絶縁膜６０７として、ここでは、窒
化酸化珪素膜を１０００Åの厚さに形成する。
【０１１９】次に、ＨＣｌを３％含有させた酸素雰囲気
中において９５０℃の加熱処理を行うことにより、活性
層６０６表面を熱酸化して、熱酸化膜６０８を３００Å
の厚さに成膜する。これによって、活性層６０６の膜厚
は２５０Å程度となる。また熱酸化膜６０８とＣＶＤ酸
化膜６０７がゲイト絶縁膜を構成する。実施例１（図
３）、実施例２（図５）に示した作製工程に従って、以
降は、薄膜トランジスタを作製すればよい。
【０１２０】勿論、ゲイト絶縁膜となる熱酸化膜６０８
を形成する際にハロゲン元素を含む雰囲気中で加熱処理
を行えば、本実施例のリン元素によるゲッタリング効果
とハロゲン元素によるゲッタリング効果との相乗効果が
得られる。
【０１２１】また、ここでは、ゲッタリング領域６０４
にリンを添加したが、リンに加えてボロンをリンよりも
高濃度に添加するとよい。この場合には、リンのみを添
加させる場合よりも、ゲッタリング効果が高いことが判
明しており、またボロンのみではゲッタリング効果を得
ることができないことも判明している。
【０１２２】
【発明の効果】上記実施例で開示する方法を利用して得
られたＰＴＦＴとＮＴＦＴとを組み合わせて、９段のリ
ングオシレータを構成した場合、４００ＭＨｚ以上の発
振を行わせることができる。一般に、リングオシレータ
の発振周波数の１０％程度でもって実際の回路の設計を
行うことを考慮すると、上記のＴＦＴでもって４０ＭＨ
ｚ程度の周波数で動作する回路を構成できることにな
る。
【０１２３】このように本明細書に開示する発明を利用
することにより、高速動作（一般数十ＭＨｚ以上の動作
速度）が要求されるデータドライバ回路を構成しうる薄
膜トランジスタを得ることができる。従って、図１に示
すような大規模なアクティブマトリクス表示装置におい
ても、少数の、好ましくは単一のビデオ端子のみを有せ
しめ、ドライバ回路をアクティブマトクス回路と同一基
板上に一体化して形成することができる。
【図面の簡単な説明】
【図１】 本発明のアクティブマトリクス装置の概要を
示す図。
【図２】 実施例１の薄膜トランジスタの作製工程を示
す図。
【図３】 実施例１の薄膜トランジスタの作製工程を示
す図。
【図４】 実施例２の薄膜トランジスタの作製工程を示
す図。
【図５】 実施例２の薄膜トランジスタの作製工程を示
す図。
【図６】 実施例３の薄膜トランジスタの作製工程を示
す図。
【図７】 実施例２の結晶成長の状態を示す図。
【図８】 実施例４の薄膜トランジスタの作製工程を示
す図。
【図９】 従来のビデオ信号分割法によるドライバ回路
の概要を示す図。
【図１０】 従来のビデオ信号分割（分周）回路の概要
を示す図。
【図１１】従来のアクティブマトリクス装置の概要を示
す図。
【図１２】従来のアクティブマトリクス装置の概要を示
す図。
【符号の説明】
１ データドライバ回路 ２ スキャンドライバ回路 ３ アクティブマトリクス回路 ４、５ 配線 ６ 画素 ７ スイッチングトランジスタ ８ 画素電極 ２０１ 石英基板 ２０２ 下地膜（酸化珪素膜） ２０３ 非晶質珪素膜 ２０４ ニッケル元素 ２０５ 結晶性珪素膜 ２０８ 結晶性珪素膜 ２０９ 熱酸化膜 ３０２ 結晶性珪素膜でなる活性層 ３０３ 熱酸化膜 ３０４ ＣＶＤ法で成膜された酸化珪素膜
（ＣＶＤ酸化膜） ３０５ アルミニウム膜でなるパターン ３０６ レジストマスク ３０７ ゲイト電極 ３０８ 多孔質状の陽極酸化膜 ３０９ 緻密な膜質を有する陽極酸化膜 ３１０ 残存した酸化珪素膜 ３１１ ソース領域 ３１２ 低濃度不純物領域 ３１３ チャネル領域 ３１４ 低濃度不純物領域 ３１５ ドレイン領域 ３１６ 層間絶縁膜を構成する絶縁膜 ３００ 窒化珪素膜 ３１７ ソース電極 ３１８ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６２７Ｆ

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 絶縁表面を有する基板上に画素電極の形
    成されたアクティブマトリクス回路と、前記アクティブ
    マトリクス回路を駆動するためのデータドライバ回路と
    を有し、 前記データドライバ回路を構成するシフトレジスタ回路
    をｐ系列、前記基板の外部より前記データドライバ回路
    に入力するビデオ端子の数をｑ、前記アクティブマトリ
    クス回路中にあり、前記データドライバ回路により駆動
    される画素電極の数をＲとするとき、Ｒ／ｐｑが５万以
    上３００万以下であるアクティブマトリクス表示装置で
    あって、 前記アクティブマトリクス回路およびデータドライバ回
    路を構成するトランジスタは活性層が膜状であり、 前記データドライバ回路を構成する薄膜トランジスタの
    活性層は、結晶化を促進する触媒元素の存在の元で結晶
    化されることにより得られた結晶性珪素膜であることを
    特徴とするアクティブマトリクス表示装置。
  2. 【請求項２】 絶縁表面を有する基板上に画素電極の形
    成されたアクティブマトリクス回路と、前記アクティブ
    マトリクス回路を駆動するためのデータドライバ回路と
    を有し、 前記データドライバ回路を構成するシフトレジスタ回路
    をｐ系列、前記基板の外部より前記データドライバ回路
    に入力するビデオ端子の数をｑ、前記アクティブマトリ
    クス回路中にあり、前記データドライバ回路により駆動
    される画素電極の数をＲとするとき、Ｒ／ｐｑが５万以
    上３００万以下であるアクティブマトリクス表示装置で
    あって前記アクティブマトリクス回路およびデータドラ
    イバ回路を構成するトランジスタは活性層が膜状であ
    り、 前記データドライバ回路を構成する薄膜トランジスタの
    活性層は、結晶化を促進する触媒元素の存在の元で不活
    性雰囲気中での加熱処理により得られた結晶性珪素膜で
    あることを特徴とするアクティブマトリクス表示装置。
  3. 【請求項３】 絶縁表面を有する基板上に画素電極の形
    成されたアクティブマトリクス回路と、前記アクティブ
    マトリクス回路を駆動するためのデータドライバ回路と
    を有し、 前記データドライバ回路を構成するシフトレジスタ回路
    をｐ系列、前記基板の外部より前記データドライバ回路
    に入力するビデオ端子の数をｑ、前記アクティブマトリ
    クス回路中にあり、前記データドライバ回路により駆動
    される画素電極の数をＲとするとき、Ｒ／ｐｑが５万以
    上３００万以下であるアクティブマトリクス表示装置で
    あって、 前記アクティブマトリクス回路およびデータドライバ回
    路を構成するトランジスタは活性層が膜状であり、 前記データドライバ回路を構成する薄膜トランジスタの
    活性層は、結晶化を促進する触媒元素の存在の元で不活
    性雰囲気中での第１の加熱処理の後、第２の加熱処理を
    施すことにより得られた結晶性珪素膜であることを特徴
    とするアクティブマトリクス表示装置。
  4. 【請求項４】 絶縁表面を有する基板上に画素電極の形
    成されたアクティブマトリクス回路と、前記アクティブ
    マトリクス回路を駆動するためのデータドライバ回路と
    を有し、 前記データドライバ回路を構成するシフトレジスタ回路
    をｐ系列、前記基板の外部より前記データドライバ回路
    に入力するビデオ端子の数をｑ、前記アクティブマトリ
    クス回路中にあり、前記データドライバ回路により駆動
    される画素電極の数をＲとするとき、Ｒ／ｐｑが５万以
    上３００万以下であるアクティブマトリクス表示装置で
    あって、 前記アクティブマトリクス回路およびデータドライバ回
    路を構成するトランジスタは活性層が膜状であり、 前記データドライバ回路を構成する薄膜トランジスタの
    活性層は、結晶化を促進する触媒元素の存在の元での加
    熱処理の後、ハロゲン元素を含む雰囲気中で加熱処理さ
    れることにより得られた結晶性珪素膜であることを特徴
    とするアクティブマトリクス表示装置。
  5. 【請求項５】 請求項１〜４において、前記触媒元素と
    して、Ｆｅ、Ｃｏ、Ｎｉ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉ
    ｒ、Ｐｔ、Ｃｕ、Ａｕから選ばれた一種または複数種類
    の元素であることを特徴とするアクティブマトリクス表
    示装置。
  6. 【請求項６】 請求項１〜５において、前記データドラ
    イバ回路を構成する薄膜トランジスタの活性層の結晶性
    珪素膜の表面には熱酸化膜が形成されており、該熱酸化
    膜の膜厚は前記活性層の膜厚より厚いことを特徴とする
    アクティブマトリクス表示装置。
  7. 【請求項７】 請求項１〜５において、前記データドラ
    イバ回路を構成する薄膜トランジスタの活性層の結晶性
    珪素膜の表面には熱酸化膜が形成されており、該熱酸化
    膜の膜厚は前記活性層の膜厚より厚く、 前記熱酸化膜上には、前記データドライバ回路を構成す
    る薄膜トランジスタのゲイト電極と整合する位置に気相
    法にて成膜された絶縁膜が形成されていることを特徴と
    するアクティブマトリクス表示装置。
  8. 【請求項８】 請求項１〜７において、前記データドラ
    イバ回路を構成する薄膜トランジスタの活性層には触媒
    元素が含まれており、前記触媒元素は結晶性珪素膜の表
    面および／または裏面に向かって含有濃度が高くなる濃
    度分布を有していることを特徴とするアクティブマトリ
    クス表示装置。
  9. 【請求項９】 請求項１〜８において、前記データドラ
    イバ回路を構成する薄膜トランジスタの活性層の前記触
    媒元素の濃度は、１×１０14〜５×１０18原子個／cm3
    であることを特徴とするアクティブマトリクス表示装
    置。
  10. 【請求項１０】 請求項１〜８において、前記データド
    ライバ回路を構成する薄膜トランジスタの活性層の結晶
    性珪素膜中における、前記触媒元素の濃度は、１×１０
    16〜５×１０17原子個／cm3であることを特徴とするア
    クティブマトリクス表示装置。
  11. 【請求項１１】 請求項１〜１０において、前記データ
    ドライバ回路を構成する薄膜トランジスタの活性層の結
    晶性珪素膜中にはハロゲン元素が含まれており、前記ハ
    ロゲン元素は、結晶性珪素膜の表面および／または裏面
    に向かって含有濃度が高くなる濃度分布を有しているこ
    とを特徴とするアクティブマトリクス表示装置。
  12. 【請求項１２】 請求項１〜１１において、前記データ
    ドライバ回路を構成する薄膜トランジスタの活性層の膜
    厚は１００Å〜７５０Åであることを特徴とするアクテ
    ィブマトリクス表示装置。
  13. 【請求項１３】 請求項１〜１２において、ｐ＝ｑ＝１
    であることを特徴とするアクティブマトリクス表示装
    置。
  14. 【請求項１４】 絶縁表面を有する基板上に画素電極の
    形成されたアクティブマトリクス回路と、前記アクティ
    ブマトリクス回路を駆動するためのデータドライバ回路
    とを有し、前記アクティブマトリクス回路およびデータ
    ドライバ回路は薄膜トランジスタで構成され、 前記データドライバ回路を構成するシフトレジスタ回路
    をｐ系列、前記基板の外部より前記データドライバ回路
    に入力するビデオ端子の数をｑ、前記アクティブマトリ
    クス回路中にあり、前記データドライバ回路により駆動
    される画素電極の数をＲとするとき、Ｒ／ｐｑが５万以
    上３００万以下であるアクティブマトリクス表示装置の
    作製方法であって、 前記絶縁表面に非晶質珪素膜を形成する工程と、 前記非晶質珪素膜に結晶化を促進する触媒元素を添加し
    て、加熱処理により結晶化して結晶性珪素膜を形成する
    工程と、 加熱処理により、前記結晶性珪素膜中の前記触媒元素を
    ゲッタリングする工程と、 前記結晶性珪素膜を島状にパターニングして、前記デー
    タドライバ回路を構成する薄膜トランジスタの活性層を
    形成する工程と、を有することを特徴とするアクティブ
    マトリクス表示装置の作製方法。
  15. 【請求項１５】 絶縁表面を有する基板上に画素電極の
    形成されたアクティブマトリクス回路と、前記アクティ
    ブマトリクス回路を駆動するためのデータドライバ回路
    とを有し、前記アクティブマトリクス回路およびデータ
    ドライバ回路は薄膜トランジスタで構成され、 前記データドライバ回路を構成するシフトレジスタ回路
    をｐ系列、前記基板の外部より前記データドライバ回路
    に入力するビデオ端子の数をｑ、前記アクティブマトリ
    クス回路中にあり、前記データドライバ回路により駆動
    される画素電極の数をＲとするとき、Ｒ／ｐｑが５万以
    上３００万以下であるアクティブマトリクス表示装置の
    作製方法であって、 前記絶縁表面に非晶質珪素膜を形成する工程と、 前記非晶質珪素膜に結晶化を促進する触媒元素を添加し
    て、加熱処理により結晶化して結晶性珪素膜を形成する
    工程と、 加熱処理により、前記結晶性珪素膜中の前記触媒元素を
    ゲッタリングする工程と、 前記結晶性珪素膜を島状にパターニングして、前記デー
    タドライバ回路を構成する薄膜トランジスタの活性層を
    形成する工程と、 前記活性層の表面を酸化して、ゲイト絶縁膜を構成する
    熱酸化膜を形成する工程と、を有することを特徴とする
    アクティブマトリクス表示装置の作製方法。
  16. 【請求項１６】 絶縁表面を有する基板上に画素電極の
    形成されたアクティブマトリクス回路と、前記アクティ
    ブマトリクス回路を駆動するためのデータドライバ回路
    とを有し、前記アクティブマトリクス回路およびデータ
    ドライバ回路は薄膜トランジスタで構成され、 前記データドライバ回路を構成するシフトレジスタ回路
    をｐ系列、前記基板の外部より前記データドライバ回路
    に入力するビデオ端子の数をｑ、前記アクティブマトリ
    クス回路中にあり、前記データドライバ回路により駆動
    される画素電極の数をＲとするとき、Ｒ／ｐｑが５万以
    上３００万以下であるアクティブマトリクス表示装置の
    作製方法であって、 前記絶縁表面に非晶質珪素膜を形成する工程と、 前記非晶質珪素膜に結晶化を促進する触媒元素を添加し
    て、加熱処理により結晶化して結晶性珪素膜を形成する
    工程と、 加熱処理により、前記結晶性珪素膜中の前記触媒元素を
    ゲッタリングする工程と、 前記結晶性珪素膜を島状にパターニングして、前記デー
    タドライバ回路を構成する薄膜トランジスタの活性層を
    形成する工程と、 前記活性層に接して、気相法により絶縁膜を形成する工
    程と、 前記活性層の表面を酸化して、ゲイト絶縁膜を構成する
    熱酸化膜を形成する工程と、を有することを特徴とする
    アクティブマトリクス表示装置の作製方法。
  17. 【請求項１７】 請求項１５又は請求項１６において、
    前記熱酸化膜の膜厚は前記活性層の膜厚より厚いことを
    特徴とするアクティブマトリクス表示装置。
  18. 【請求項１８】 請求項１４〜１７に記載のゲッタリン
    グ工程は、ハロゲン元素を含む雰囲気中での加熱処理で
    あることを特徴とするアクティブマトリクス表示装置の
    作製方法。
  19. 【請求項１９】 請求項１４〜１７に記載のゲッタリン
    グ工程は、１５族のみもしくは１５族及び１３族から選
    ばれた元素を前記結晶性珪素薄膜中選択的に添加して、
    不純物領域を形成し、加熱処理して、前記不純物領域中
    に前記触媒元素をゲッタリングさせる工程であることを
    特徴とするアクティブマトリクス表示装置の作製方法。
  20. 【請求項２０】 請求項１４〜１９において、前記触媒
    元素は、Ｆｅ、Ｃｏ、Ｎｉ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、
    Ｉｒ、Ｐｔ、Ｃｕ、Ａｕから選ばれた一種または複数種
    類のものが利用されることを特徴とするアクティブマト
    リクス表示装置の作製方法。
  21. 【請求項２１】 請求項１４〜２０において、前記デー
    タドライバ回路を構成する薄膜トランジスタの活性層の
    前記触媒元素の濃度は、１×１０14〜５×１０18原子個
    ／cm3であることを特徴とするアクティブマトリクス表
    示装置の作製方法。
  22. 【請求項２２】 請求項１４〜２０において、前記デー
    タドライバ回路を構成する薄膜トランジスタの活性層の
    結晶性珪素膜中における、前記触媒元素の濃度は、１×
    １０16〜５×１０17原子個／cm3であることを特徴とす
    るアクティブマトリクス表示装置の作製方法。
  23. 【請求項２３】 請求項１４〜２２において、前記デー
    タドライバ回路を構成する薄膜トランジスタの活性層の
    膜厚は１００Å〜７５０Åであることを特徴とするアク
    ティブマトリクス表示装置の作製方法。
  24. 【請求項２４】 請求項１４〜２３において、ｐ＝ｑ＝
    １であることを特徴とするアクティブマトリクス表示装
    置の作製方法。
JP9287715A 1996-12-09 1997-10-03 アクティブマトリクス表示装置およびその作製方法 Withdrawn JPH10228248A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP9287715A JPH10228248A (ja) 1996-12-09 1997-10-03 アクティブマトリクス表示装置およびその作製方法
TW086117805A TW359856B (en) 1996-12-09 1997-11-26 Active matrix display device and its manufacture
KR1019970066853A KR100516311B1 (ko) 1996-12-09 1997-12-09 액티브매트릭스표시장치및그제조방법
CNB2004101022381A CN100347822C (zh) 1996-12-09 1997-12-09 制造显示器件的方法
CNB971261164A CN1188738C (zh) 1996-12-09 1997-12-09 制作至少一个薄膜晶体管的方法
US10/259,004 US6777272B2 (en) 1996-12-09 2002-09-26 Method of manufacturing an active matrix display

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP34457496 1996-12-09
JP8-344574 1996-12-09
JP9287715A JPH10228248A (ja) 1996-12-09 1997-10-03 アクティブマトリクス表示装置およびその作製方法

Publications (1)

Publication Number Publication Date
JPH10228248A true JPH10228248A (ja) 1998-08-25

Family

ID=26556854

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9287715A Withdrawn JPH10228248A (ja) 1996-12-09 1997-10-03 アクティブマトリクス表示装置およびその作製方法

Country Status (5)

Country Link
US (1) US6777272B2 (ja)
JP (1) JPH10228248A (ja)
KR (1) KR100516311B1 (ja)
CN (2) CN100347822C (ja)
TW (1) TW359856B (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004054168A (ja) * 2002-07-24 2004-02-19 Hitachi Ltd 画像表示装置
JP2005010606A (ja) * 2003-06-20 2005-01-13 Hitachi Ltd 画像表示装置
JP2009010391A (ja) * 2007-06-27 2009-01-15 Samsung Sdi Co Ltd 薄膜トランジスタ、その製造方法、これを含む有機電界発光表示装置、及びその製造方法
JP2013008959A (ja) * 2011-05-26 2013-01-10 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US9734901B2 (en) 2004-10-29 2017-08-15 Semiconductor Energy Laboratory Co., Ltd. Display device with semiconductor memory cell

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6875628B1 (en) * 1993-05-26 2005-04-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method of the same
JP3942683B2 (ja) * 1997-02-12 2007-07-11 株式会社半導体エネルギー研究所 半導体装置作製方法
JP2000163014A (ja) * 1998-11-27 2000-06-16 Sanyo Electric Co Ltd エレクトロルミネッセンス表示装置
EP1020920B1 (en) * 1999-01-11 2010-06-02 Sel Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a driver TFT and a pixel TFT on a common substrate
KR20040040158A (ko) * 2002-11-06 2004-05-12 비오이 하이디스 테크놀로지 주식회사 박막트랜지스터의 제조방법
KR100611154B1 (ko) * 2003-11-27 2006-08-09 삼성에스디아이 주식회사 금속 유도 결정화 방법을 이용한 박막 트랜지스터, 이의제조 방법 및 이를 사용하는 액티브 매트릭스 평판 표시장치
KR20080111693A (ko) 2007-06-19 2008-12-24 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조 방법, 이를 이용하여 형성된박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
EP2613346B1 (en) * 2011-11-11 2022-06-08 BOE Technology Group Co., Ltd. Thin film transistor, manufacturing method thereof and display device
CN102646595A (zh) * 2011-11-11 2012-08-22 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、显示器件
CN103489920B (zh) * 2013-09-26 2016-08-17 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板和显示装置

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5910988A (ja) * 1982-07-12 1984-01-20 ホシデン株式会社 カラ−液晶表示器
JP2653099B2 (ja) * 1988-05-17 1997-09-10 セイコーエプソン株式会社 アクティブマトリクスパネル，投写型表示装置及びビューファインダー
JPH0261032A (ja) 1988-08-24 1990-03-01 Sumitomo Metal Ind Ltd 疲労強度の優れた肌焼鋼
JPH059794A (ja) 1991-07-04 1993-01-19 Nissan Motor Co Ltd 電着塗装方法および装置
TW226478B (en) * 1992-12-04 1994-07-11 Semiconductor Energy Res Co Ltd Semiconductor device and method for manufacturing the same
JP3562588B2 (ja) 1993-02-15 2004-09-08 株式会社半導体エネルギー研究所 半導体装置の製造方法
KR0171923B1 (ko) * 1993-02-15 1999-02-01 순페이 야마자끼 반도체장치 제작방법
US5985741A (en) * 1993-02-15 1999-11-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
JP3535205B2 (ja) * 1993-03-22 2004-06-07 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
JP2791858B2 (ja) * 1993-06-25 1998-08-27 株式会社半導体エネルギー研究所 半導体装置作製方法
US5589406A (en) * 1993-07-30 1996-12-31 Ag Technology Co., Ltd. Method of making TFT display
US5477073A (en) * 1993-08-20 1995-12-19 Casio Computer Co., Ltd. Thin film semiconductor device including a driver and a matrix circuit
JP3212060B2 (ja) 1993-09-20 2001-09-25 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
TW297142B (ja) * 1993-09-20 1997-02-01 Handotai Energy Kenkyusho Kk
JPH07135323A (ja) * 1993-10-20 1995-05-23 Semiconductor Energy Lab Co Ltd 薄膜状半導体集積回路およびその作製方法
TW264575B (ja) * 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
JP3431033B2 (ja) 1993-10-29 2003-07-28 株式会社半導体エネルギー研究所 半導体作製方法
US5869362A (en) * 1993-12-02 1999-02-09 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
JP2860869B2 (ja) 1993-12-02 1999-02-24 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US6162667A (en) * 1994-03-28 2000-12-19 Sharp Kabushiki Kaisha Method for fabricating thin film transistors
KR100279217B1 (ko) * 1994-04-13 2001-02-01 야마자끼 순페이 반도체 장치 형성 방법, 결정성 반도체 막 형성 방법, 박막 트랜지스터 형성 방법 및 반도체 장치 제조 방법
JP3844526B2 (ja) 1994-04-13 2006-11-15 株式会社半導体エネルギー研究所 結晶性珪素膜作製方法
JPH07335906A (ja) * 1994-06-14 1995-12-22 Semiconductor Energy Lab Co Ltd 薄膜状半導体装置およびその作製方法
JP3067949B2 (ja) * 1994-06-15 2000-07-24 シャープ株式会社 電子装置および液晶表示装置
TW395008B (en) * 1994-08-29 2000-06-21 Semiconductor Energy Lab Semiconductor circuit for electro-optical device and method of manufacturing the same
JPH0876142A (ja) * 1994-09-01 1996-03-22 Sharp Corp 液晶表示装置
US5818068A (en) * 1994-09-22 1998-10-06 Sharp Kabushiki Kaisha Thin film transistor circuit and an active matrix type display device
JP3418647B2 (ja) 1994-12-09 2003-06-23 株式会社半導体エネルギー研究所 半導体装置作製方法および結晶成長促進剤
CN1134600A (zh) * 1995-01-13 1996-10-30 株式会社半导体能源研究所 制造薄膜晶体管的方法及设备

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004054168A (ja) * 2002-07-24 2004-02-19 Hitachi Ltd 画像表示装置
JP2005010606A (ja) * 2003-06-20 2005-01-13 Hitachi Ltd 画像表示装置
US9734901B2 (en) 2004-10-29 2017-08-15 Semiconductor Energy Laboratory Co., Ltd. Display device with semiconductor memory cell
JP2009010391A (ja) * 2007-06-27 2009-01-15 Samsung Sdi Co Ltd 薄膜トランジスタ、その製造方法、これを含む有機電界発光表示装置、及びその製造方法
JP2013008959A (ja) * 2011-05-26 2013-01-10 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法

Also Published As

Publication number Publication date
US20030034940A1 (en) 2003-02-20
KR19980063913A (ko) 1998-10-07
CN1624875A (zh) 2005-06-08
US6777272B2 (en) 2004-08-17
TW359856B (en) 1999-06-01
KR100516311B1 (ko) 2005-12-16
CN100347822C (zh) 2007-11-07
CN1188243A (zh) 1998-07-22
CN1188738C (zh) 2005-02-09

Similar Documents

Publication Publication Date Title
JP3645380B2 (ja) 半導体装置の作製方法、情報端末、ヘッドマウントディスプレイ、ナビゲーションシステム、携帯電話、ビデオカメラ、投射型表示装置
JP3562590B2 (ja) 半導体装置作製方法
US6504174B1 (en) Semiconductor device and method for fabricating the same
JP2860869B2 (ja) 半導体装置およびその作製方法
JPH09312402A (ja) 半導体装置およびその作製方法
JPH09312403A (ja) 半導体装置およびその作製方法
JPH07335906A (ja) 薄膜状半導体装置およびその作製方法
JPH10228248A (ja) アクティブマトリクス表示装置およびその作製方法
US7026193B1 (en) Method of manufacturing a semiconductor device having TFTs with uniform characteristics
JPH10233365A (ja) 半導体装置の作製方法
JPH08213634A (ja) 半導体装置およびその作製方法
JPH08339960A (ja) 半導体装置の作製方法
JP2762219B2 (ja) 半導体装置およびその作製方法
JPH1187732A (ja) 半導体装置およびその作製方法
JP2762218B2 (ja) 半導体装置およびその作製方法
JP3645381B2 (ja) 半導体装置の作製方法、情報端末、ヘッドマウントディスプレイ、カーナビゲーション、携帯電話、ビデオカメラ、投写型表示装置
JP3545289B2 (ja) 半導体装置作製方法
JP3734582B2 (ja) アナログスイッチ回路の作製方法
JP3618604B2 (ja) 半導体装置作製方法
JP3950307B2 (ja) 半導体装置の作製方法
JP4055831B2 (ja) 半導体装置の作製方法
JP2001155995A (ja) 半導体装置の製造方法
JP3600092B2 (ja) 半導体装置作製方法
JP2001135574A (ja) 半導体装置の製造方法
JPH10199807A (ja) 結晶性珪素膜の作製方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040622

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040622

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20061128

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070220

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070412

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071023

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20071213