WO2023223657A1 - 半導体装置の製造方法 - Google Patents

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WO2023223657A1
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oxide semiconductor
semiconductor layer
semiconductor device
insulating layer
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創 渡壁
将志 津吹
俊成 佐々木
尊也 田丸
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株式会社ジャパンディスプレイ
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Definitions

  • One embodiment of the present invention relates to a method for manufacturing a semiconductor device.
  • one embodiment of the present invention relates to a method of manufacturing a semiconductor device using an oxide semiconductor as a channel.
  • Patent Documents 1 to 6 A semiconductor device using an oxide semiconductor has a simple structure and can be formed using a low-temperature process, like a semiconductor device using amorphous silicon for a channel. It is known that a semiconductor device using an oxide semiconductor for a channel has higher field effect mobility than a semiconductor device using amorphous silicon for a channel.
  • JP 2021-141338 Publication Japanese Patent Application Publication No. 2014-099601 JP 2021-153196 Publication Japanese Patent Application Publication No. 2018-006730 Japanese Patent Application Publication No. 2016-184771 JP 2021-108405 Publication
  • both an amorphous semiconductor and a crystalline semiconductor can be used.
  • a crystalline semiconductor has the advantage that oxygen vacancies are less likely to be formed than an amorphous semiconductor. Therefore, in recent years, the development of semiconductor devices using crystalline oxide semiconductors has attracted attention.
  • the characteristics of semiconductor devices using crystalline oxide semiconductors vary greatly depending on the crystallinity of the channel portion, so there is an urgent need to establish a process for forming oxide semiconductors with good crystallinity. There is.
  • An object of one embodiment of the present invention is to provide a method for manufacturing a semiconductor device with high reliability and field-effect mobility.
  • a method for manufacturing a semiconductor device includes forming an oxide semiconductor layer on a substrate by a sputtering method, and heating the substrate with the oxide semiconductor layer formed thereon at a preset temperature.
  • the oxide semiconductor layer is placed in a heating furnace having a medium to perform a first heat treatment, and after the first heat treatment, a gate insulating layer is formed on the oxide semiconductor layer, and the gate insulating layer is placed in a heating furnace having a medium.
  • the method includes forming a gate electrode on an insulating layer, and suppresses a temperature drop of the heating medium to within 15% of the set temperature when the substrate is placed in the heating furnace.
  • a method for manufacturing a semiconductor device includes forming a gate electrode on a substrate, forming a gate insulating layer on the gate electrode, and depositing an oxide on the gate insulating layer by sputtering.
  • a semiconductor layer is formed, the substrate on which the oxide semiconductor layer is formed is placed in a heating furnace having a heating medium maintained at a preset temperature, and the oxide semiconductor layer is subjected to heat treatment. and suppressing a temperature drop of the heating medium to within 15% of the set temperature when the substrate is placed in the heating furnace.
  • FIG. 1 is a cross-sectional view schematically showing a semiconductor device according to an embodiment of the present invention.
  • 1 is a plan view showing an outline of a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a sequence diagram showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • 1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • 1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • 1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • 1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • 1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • 1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • 1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a sequence diagram showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • 1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • 1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • 1 is a plan view showing an outline of a display device according to an embodiment of the present invention.
  • FIG. 1 is a block diagram showing a circuit configuration of a display device according to an embodiment of the present invention.
  • FIG. 1 is a circuit diagram showing a pixel circuit of a display device according to an embodiment of the present invention.
  • FIG. 1 is a cross-sectional view showing an outline of a display device according to an embodiment of the present invention.
  • FIG. 2 is a plan view of a pixel electrode and a common electrode of a display device according to an embodiment of the present invention.
  • FIG. 1 is a circuit diagram showing a pixel circuit of a display device according to an embodiment of the present invention. 1 is a cross-sectional view showing an outline of a display device according to an embodiment of the present invention. 5 is a graph showing a temperature rise when OS annealing is performed on an oxide semiconductor layer in a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a diagram showing electrical characteristics (Id-Vg characteristics) of a semiconductor device according to an embodiment of the present invention.
  • FIG. 1 is a cross-sectional view showing an outline of a display device according to an embodiment of the present invention.
  • FIG. 2 is a diagram showing electrical characteristics (Id-Vg characteristics) of a semiconductor device according to an embodiment
  • FIG. 2 is a diagram showing electrical characteristics (Id-Vg characteristics) of a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a diagram showing electrical characteristics (Id-Vg characteristics) of a semiconductor device according to an embodiment of the present invention.
  • FIG. 7 is a diagram showing electrical characteristics of a semiconductor device when OS annealing is performed under different conditions.
  • FIG. 7 is a diagram showing electrical characteristics of a semiconductor device when OS annealing is performed under different conditions.
  • the direction from the substrate toward the oxide semiconductor layer is referred to as upward. Conversely, the direction from the oxide semiconductor layer toward the substrate is referred to as downward or downward.
  • the terms “upper” and “lower” are used in the description; however, for example, the substrate and the oxide semiconductor layer may be arranged so that the vertical relationship is reversed from that shown in the drawing.
  • the expression "an oxide semiconductor layer on a substrate” merely explains the vertical relationship between the substrate and the oxide semiconductor layer as described above; Other members may also be arranged.
  • Upper or lower refers to the stacking order in a structure in which multiple layers are stacked, and when expressed as "a pixel electrode above a transistor", it refers to a positional relationship in which the transistor and pixel electrode do not overlap in plan view. It may be.
  • the expression "pixel electrode vertically above the transistor” means a positional relationship in which the transistor and the pixel electrode overlap in plan view.
  • Display device refers to a structure that displays images using an electro-optic layer.
  • the term display device may refer to a display panel that includes an electro-optic layer, or may refer to a structure in which display cells are equipped with other optical components (e.g., polarizing components, backlights, touch panels, etc.).
  • the "electro-optic layer” may include a liquid crystal layer, an electroluminescent (EL) layer, an electrochromic (EC) layer, and an electrophoretic layer, unless a technical contradiction arises. Therefore, the embodiments to be described later will be explained by exemplifying a liquid crystal display device including a liquid crystal layer and an organic EL display device including an organic EL layer as display devices. It can be applied to a display device including an optical layer.
  • ⁇ includes A, B or C
  • ⁇ includes any one of A, B and C
  • ⁇ includes one selected from the group consisting of A, B and C
  • ⁇ includes multiple combinations of A to C, unless otherwise specified.
  • these expressions do not exclude cases where ⁇ includes other elements.
  • FIGS. 1 to 11 A semiconductor device according to an embodiment of the present invention will be described using FIGS. 1 to 11.
  • semiconductor devices according to the embodiments described below include transistors used in integrated circuits (IC) such as microprocessors (Micro-Processing Units: MPU), or memory circuits. It may be.
  • IC integrated circuits
  • MPU Micro-Processing Units
  • FIG. 1 is a cross-sectional view schematically showing a semiconductor device 10 according to an embodiment of the present invention.
  • FIG. 2 is a plan view schematically showing a semiconductor device 10 according to an embodiment of the present invention.
  • the semiconductor device 10 is provided above the substrate 100.
  • the semiconductor device 10 includes a gate electrode 105, gate insulating layers 110 and 120, a metal oxide layer (also referred to as a metal oxide layer) 130, an oxide semiconductor layer 140, a gate insulating layer 150, a gate electrode 160, insulating layers 170 and 180, A source electrode 201 and a drain electrode 203 are included.
  • the source electrode 201 and the drain electrode 203 are not distinguished from each other, they may be collectively referred to as a source/drain electrode 200.
  • the gate electrode 105 is provided on the substrate 100. Gate insulating layer 110 and gate insulating layer 120 are provided on substrate 100 and gate electrode 105. A metal oxide layer 130 is provided on the gate insulating layer 120. Metal oxide layer 130 is in contact with gate insulating layer 120. The oxide semiconductor layer 140 is provided on the metal oxide layer 130. The oxide semiconductor layer 140 is in contact with the metal oxide layer 130. Among the main surfaces of the oxide semiconductor layer 140, the surface in contact with the metal oxide layer 130 is referred to as a lower surface 142. The end of the metal oxide layer 130 substantially coincides with the end of the oxide semiconductor layer 140.
  • no semiconductor layer or oxide semiconductor layer is provided between the metal oxide layer 130 and the substrate 100.
  • this embodiment exemplifies a configuration in which the metal oxide layer 130 is in contact with the gate insulating layer 120 and the oxide semiconductor layer 140 is in contact with the metal oxide layer 130
  • the present invention is not limited to this configuration.
  • Other layers may be provided between the gate insulating layer 120 and the metal oxide layer 130.
  • Another layer may be provided between the metal oxide layer 130 and the oxide semiconductor layer 140.
  • the side surface of the metal oxide layer 130 and the side surface of the oxide semiconductor layer 140 are aligned on a straight line, but the configuration is not limited to this.
  • the angle of the side surface of the metal oxide layer 130 with respect to the main surface of the substrate 100 may be different from the angle of the side surface of the oxide semiconductor layer 140.
  • the cross-sectional shape of the side surface of at least one of the metal oxide layer 130 and the oxide semiconductor layer 140 may be curved.
  • the gate electrode 160 faces the oxide semiconductor layer 140.
  • Gate insulating layer 150 is provided between oxide semiconductor layer 140 and gate electrode 160.
  • the gate insulating layer 150 is in contact with the oxide semiconductor layer 140.
  • the surface in contact with the gate insulating layer 150 is referred to as an upper surface 141.
  • the surface between the upper surface 141 and the lower surface 142 is referred to as a side surface 143.
  • Insulating layers 170 and 180 are provided on gate insulating layer 150 and gate electrode 160. Openings 171 and 173 reaching the oxide semiconductor layer 140 are provided in the insulating layers 170 and 180.
  • Source electrode 201 is provided inside opening 171 .
  • the source electrode 201 is in contact with the oxide semiconductor layer 140 at the bottom of the opening 171.
  • Drain electrode 203 is provided inside opening 173.
  • the drain electrode 203 is in contact with the oxide semiconductor layer 140 at the bottom of the opening 173.
  • the gate electrode 105 has a function as a bottom gate of the semiconductor device 10 and a function as a light shielding film for the oxide semiconductor layer 140.
  • the gate insulating layer 110 has a function as a barrier film that blocks impurities that diffuse from the substrate 100 toward the oxide semiconductor layer 140.
  • the gate insulating layers 110 and 120 have a function as a gate insulating layer for the bottom gate.
  • the metal oxide layer 130 is a layer containing a metal oxide mainly composed of aluminum, and has a function as a gas barrier film that blocks gases such as oxygen and hydrogen.
  • the oxide semiconductor layer 140 is divided into a source region S, a drain region D, and a channel region CH.
  • the channel region CH is a region of the oxide semiconductor layer 140 that is vertically below the gate electrode 160.
  • the source region S is a region of the oxide semiconductor layer 140 that does not overlap with the gate electrode 160 and is a region closer to the source electrode 201 than the channel region CH.
  • the drain region D is a region of the oxide semiconductor layer 140 that does not overlap with the gate electrode 160 and is a region closer to the drain electrode 203 than the channel region CH.
  • the oxide semiconductor layer 140 in the channel region CH has physical properties as a semiconductor.
  • the oxide semiconductor layer 140 in the source region S and drain region D has physical properties as a conductor.
  • the gate electrode 160 has a function as a top gate of the semiconductor device 10 and a light shielding film for the oxide semiconductor layer 140.
  • the gate insulating layer 150 has a function as a gate insulating layer for the top gate, and has a function of releasing oxygen through heat treatment in the manufacturing process.
  • the insulating layers 170 and 180 have a function of insulating the gate electrode 160 and the source/drain electrode 200 and reducing the parasitic capacitance between them.
  • the operation of the semiconductor device 10 is mainly controlled by the voltage supplied to the gate electrode 160.
  • An auxiliary voltage is supplied to the gate electrode 105.
  • the gate electrode 105 may be in a floating state without being supplied with a specific voltage. In other words, the gate electrode 105 may be simply a "light shielding film".
  • the semiconductor device 10 a dual-gate transistor in which the gate electrode is provided both above and below the oxide semiconductor layer is exemplified as the semiconductor device 10, but the structure is not limited to this.
  • the semiconductor device 10 may be a bottom-gate transistor in which the gate electrode is provided only below the oxide semiconductor layer, or a top-gate transistor in which the gate electrode is provided only above the oxide semiconductor layer.
  • the above configuration is just one embodiment, and the present invention is not limited to the above configuration.
  • the planar pattern of the metal oxide layer 130 is substantially the same as the planar pattern of the oxide semiconductor layer 140 in plan view.
  • a lower surface 142 of the oxide semiconductor layer 140 is covered with a metal oxide layer 130.
  • the entire lower surface 142 of the oxide semiconductor layer 140 is covered with the metal oxide layer 130.
  • the width of the gate electrode 105 is larger than the width of the gate electrode 160.
  • the D1 direction is a direction that connects the source electrode 201 and the drain electrode 203, and is a direction that indicates the channel length L of the semiconductor device 10.
  • the length of the region (channel region CH) where the oxide semiconductor layer 140 and the gate electrode 160 overlap in the D1 direction is the channel length L
  • the width of the channel region CH in the D2 direction is the channel width W. be.
  • the present embodiment illustrates a configuration in which the entire lower surface 142 of the oxide semiconductor layer 140 is covered with the metal oxide layer 130
  • the present invention is not limited to this configuration.
  • a portion of the lower surface 142 of the oxide semiconductor layer 140 does not need to be in contact with the metal oxide layer 130.
  • the entire lower surface 142 of the oxide semiconductor layer 140 in the channel region CH is covered with the metal oxide layer 130, and all or part of the lower surface 142 of the oxide semiconductor layer 140 in the source region S and the drain region D is covered with the metal oxide layer. 130 may not be covered. That is, all or part of the lower surface 142 of the oxide semiconductor layer 140 in the source region S and drain region D does not need to be in contact with the metal oxide layer 130.
  • a part of the lower surface 142 of the oxide semiconductor layer 140 in the channel region CH is not covered with the metal oxide layer 130, and the other part of the lower surface 142 is in contact with the metal oxide layer 130. Good too.
  • the gate insulating layer 150 may be patterned into a shape different from the shape shown in FIG.
  • the gate insulating layer 150 may be patterned to expose all or part of the oxide semiconductor layer 140 in the source region S and drain region D. That is, the gate insulating layer 150 in the source region S and drain region D may be removed, and the oxide semiconductor layer 140 and the insulating layer 170 may be in contact with each other in these regions.
  • FIG. 2 illustrates a configuration in which the source/drain electrode 200 does not overlap the gate electrode 105 and the gate electrode 160 in plan view
  • the configuration is not limited to this.
  • the source/drain electrode 200 may overlap with at least one of the gate electrode 105 and the gate electrode 160.
  • the above configuration is just one embodiment, and the present invention is not limited to the above configuration.
  • a rigid substrate having light-transmitting properties is used, such as a glass substrate, a quartz substrate, a sapphire substrate, or the like. If the substrate 100 needs to have flexibility, a substrate containing resin, such as a polyimide substrate, an acrylic substrate, a siloxane substrate, a fluororesin substrate, etc., is used as the substrate 100.
  • a substrate containing a resin is used as the substrate 100, impurities may be introduced into the resin in order to improve the heat resistance of the substrate 100.
  • the semiconductor device 10 is a top-emission type display, the substrate 100 does not need to be transparent, so impurities that deteriorate the transparency of the substrate 100 may be used.
  • the substrate 100 may be a semiconductor substrate such as a silicon substrate, a silicon carbide substrate, or a compound semiconductor substrate, or a conductive substrate such as a stainless steel substrate, etc., which is transparent. Other substrates may also be used.
  • General metal materials are used for the gate electrode 105, the gate electrode 160, and the source/drain electrodes 200.
  • these materials include aluminum (Al), titanium (Ti), chromium (Cr), cobalt (Co), nickel (Ni), molybdenum (Mo), hafnium (Hf), tantalum (Ta), and tungsten (W). ), bismuth (Bi), silver (Ag), copper (Cu), and alloys or compounds thereof.
  • the above materials may be used in a single layer or in a stacked layer.
  • General insulating materials are used for the gate insulating layers 110 and 120 and the insulating layers 170 and 180.
  • these insulating layers include silicon oxide (SiOx), silicon oxynitride (SiOxNy), silicon nitride (SiNx), silicon nitride oxide (SiNxOy), aluminum oxide (AlOx), aluminum oxynitride (AlOxNy), and aluminum nitride oxide.
  • An inorganic insulating layer such as (AlNxOy) or aluminum nitride (AlNx) is used.
  • an insulating layer containing oxygen among the above insulating layers is used.
  • an inorganic insulating layer such as silicon oxide (SiOx), silicon oxynitride (SiOxNy), aluminum oxide (AlOx), or aluminum oxynitride (AlOxNy) is used.
  • the gate insulating layer 120 an insulating layer having a function of releasing oxygen through heat treatment is used.
  • the temperature of the heat treatment at which the gate insulating layer 120 releases oxygen is, for example, 600° C. or less, 500° C. or less, 450° C. or less, or 400° C. or less. That is, the gate insulating layer 120 releases oxygen at the temperature of the heat treatment performed in the manufacturing process of the semiconductor device 10 when a glass substrate is used as the substrate 100, for example.
  • an insulating layer with few defects is used as the gate insulating layer 150.
  • the gate insulating layer The oxygen composition ratio in No. 150 is closer to the stoichiometric ratio for the insulating layer than the oxygen composition ratio in the other insulating layer.
  • silicon oxide (SiOx) is used for each of the gate insulating layer 150 and the insulating layer 180
  • the composition ratio of oxygen in the silicon oxide used as the gate insulating layer 150 is higher than that of the silicon oxide used as the insulating layer 180.
  • the composition ratio of oxygen is close to the stoichiometric ratio of silicon oxide.
  • a layer in which no defects are observed when evaluated by electron spin resonance (ESR) may be used as the gate insulating layer 150.
  • SiOxNy and AlOxNy are silicon compounds and aluminum compounds containing nitrogen (N) in a smaller proportion (x>y) than oxygen (O).
  • SiNxOy and AlNx Oy is a silicon compound and an aluminum compound containing a smaller proportion of oxygen than nitrogen (x>y).
  • metal oxide layer 130 a metal oxide (metal oxide) whose main component is aluminum is used.
  • an inorganic insulating layer such as aluminum oxide (AlOx), aluminum oxynitride (AlOxNy), aluminum nitride oxide (AlNxOy), or aluminum nitride (AlNx) is used.
  • AlOx aluminum oxide
  • AlOxNy aluminum oxynitride
  • AlNxOy aluminum nitride oxide
  • AlNx aluminum nitride
  • AlNx aluminum nitride
  • a metal oxide layer containing aluminum as a main component means that the ratio of aluminum contained in the metal oxide layer 130 is 1% or more of the entire metal oxide layer 130.
  • the proportion of aluminum contained in the metal oxide layer 130 may be 5% or more and 70% or less, 10% or more and 60% or less, or 30% or more and 50% or less of the entire metal oxide layer 130.
  • the above ratio may be a mass ratio or a weight ratio.
  • a metal oxide having semiconductor characteristics can be used.
  • an oxide semiconductor containing two or more metals including indium (In) is used as the oxide semiconductor layer 140.
  • the ratio of indium to the entire oxide semiconductor layer 140 is 50% or more.
  • gallium (Ga), zinc (Zn), aluminum (Al), hafnium (Hf), yttrium (Y), zirconia (Zr), and lanthanoid are used for the oxide semiconductor layer 140. Elements other than the above may be used for the oxide semiconductor layer 140.
  • the oxide semiconductor layer 140 has a polycrystalline structure. That is, the oxide semiconductor layer 140 of this embodiment is made of an oxide semiconductor formed using poly-OS (poly-crystalline oxide semiconductor) technology.
  • Poly-OS technology refers to a technology for forming an oxide semiconductor layer having a polycrystalline structure.
  • the oxide semiconductor layer 140 is crystallized by performing heat treatment on the oxide semiconductor layer 140 formed by a sputtering method.
  • the oxide semiconductor layer 140 of this embodiment has an indium ratio of 50% or more, oxygen vacancies are likely to be formed. On the other hand, oxygen vacancies are less likely to be formed in a crystalline oxide semiconductor than in an amorphous oxide semiconductor. Therefore, the oxide semiconductor layer 140 has the advantage that oxygen vacancies are unlikely to be formed even though the ratio of indium is 50% or more.
  • FIG. 3 is a sequence diagram showing a method for manufacturing the semiconductor device 10 according to an embodiment of the present invention.
  • 4 to 11 are cross-sectional views showing a method of manufacturing a semiconductor device 10 according to an embodiment of the present invention.
  • a method of manufacturing the semiconductor device 10 in which aluminum oxide is used as the metal oxide layer 130 will be described.
  • a gate electrode 105 is formed as a bottom gate on the substrate 100, and gate insulating layers 110 and 120 are formed on the gate electrode 105 (step S1001 in FIG. 3).
  • silicon nitride is formed as the gate insulating layer 110.
  • silicon oxide is formed as the gate insulating layer 120.
  • the gate insulating layers 110 and 120 are formed by a CVD (Chemical Vapor Deposition) method. In this specification, forming a film on a substrate by a method such as sputtering or CVD is expressed as "forming a thin film,” but this term is used in the same sense as "forming a thin film.” ing.
  • the gate insulating layer 110 can block impurities that diffuse toward the oxide semiconductor layer 140 from the substrate 100 side, for example.
  • the silicon oxide used as the gate insulating layer 120 has a physical property of releasing oxygen when subjected to heat treatment.
  • a metal oxide layer 130 and an oxide semiconductor layer 140 are formed on the gate insulating layer 120 (step S1002 in FIG. 3).
  • the metal oxide layer 130 and the oxide semiconductor layer 140 are formed by a sputtering method.
  • the oxide semiconductor layer 140 is formed by sputtering using a target made of a crystalline oxide semiconductor.
  • the thickness of the metal oxide layer 130 is, for example, 1 nm or more and 100 nm or less, 1 nm or more and 50 nm or less, 1 nm or more and 30 nm or less, or 1 nm or more and 10 nm or less.
  • aluminum oxide is used as the metal oxide layer 130.
  • Aluminum oxide has high gas barrier properties.
  • aluminum oxide used as the metal oxide layer 130 blocks hydrogen and oxygen released from the gate insulating layer 120 and suppresses the released hydrogen and oxygen from reaching the oxide semiconductor layer 140. do.
  • the oxide semiconductor layer 140 of this embodiment has an indium ratio of 50% or more as described above, it is possible to realize the semiconductor device 10 with high mobility, but on the other hand, oxygen is easily reduced and there are oxygen vacancies in the layer. is likely to form. Therefore, it is preferable to block hydrogen released from the gate insulating layer 120 with the metal oxide layer 130 in order to suppress reduction of the oxide semiconductor layer 140.
  • oxygen vacancies in the oxide semiconductor layer 140 exist in a non-uniform distribution in the thickness direction.
  • oxygen will be excessively supplied to the lower layer side of the oxide semiconductor layer 140.
  • defect levels different from oxygen vacancies are formed due to the excessively supplied oxygen, which may lead to phenomena such as characteristic fluctuations or decreases in field effect mobility during reliability tests. Therefore, blocking oxygen released from the gate insulating layer 120 with the metal oxide layer 130 is also preferable in terms of suppressing excessive oxygen supply to the lower layer of the oxide semiconductor layer 140.
  • the thickness of the oxide semiconductor layer 140 is, for example, 10 nm or more and 100 nm or less, 15 nm or more and 70 nm or less, or 20 nm or more and 40 nm or less.
  • the oxide semiconductor layer 140 before heat treatment (OS annealing) described below is amorphous.
  • the oxide semiconductor layer 140 after formation by sputtering and before OS annealing is amorphous (a state in which the crystalline component of the oxide semiconductor is small).
  • the conditions for forming the oxide semiconductor layer 140 are preferably such that the oxide semiconductor layer 140 immediately after formation is not crystallized as much as possible.
  • the oxide semiconductor layer 140 may be formed while controlling the temperature of the object to be formed (including the substrate 100 and structures formed thereon). is desirable.
  • the object to be formed since the structure formed on the substrate 100 is very thin, it is assumed that the temperature of the substrate 100 is essentially controlled. good. Therefore, in the following description, the object to be formed may be simply referred to as a "substrate.”
  • the temperature of the substrate increases during the thin film formation process.
  • microcrystals are included in the oxide semiconductor layer 140 immediately after formation, and crystallization by subsequent OS annealing is inhibited.
  • film formation temperature In order to control the temperature of the substrate when forming the oxide semiconductor layer 140 (hereinafter referred to as "film formation temperature"), for example, thin film formation can be performed while cooling the substrate.
  • the substrate can be cooled from the surface opposite to the surface to be formed so that the film formation temperature is 100° C. or less, 70° C. or less, 50° C. or less, or 30° C. or less.
  • the temperature at which the oxide semiconductor layer 140 of this embodiment is formed is preferably 50° C. or lower.
  • the oxide semiconductor layer 140 is formed at a film formation temperature of 50° C. or lower, and OS annealing, which will be described later, is performed at a heating temperature of 400° C. or higher.
  • the difference between the temperature when forming the oxide semiconductor layer 140 and the temperature when performing OS annealing on the oxide semiconductor layer 140 is preferably 350° C. or more.
  • a pattern (OS pattern) composed of the oxide semiconductor layer 140 is formed (step S1003 in FIG. 3).
  • a resist mask is formed over the oxide semiconductor layer 140, and the oxide semiconductor layer 140 is etched using the resist mask.
  • wet etching or dry etching may be used.
  • an acidic etchant can be used. Specifically, oxalic acid or hydrofluoric acid can be used as the etchant.
  • heat treatment is performed on the oxide semiconductor layer 140 (step S1004 in FIG. 3).
  • the oxide semiconductor layer 140 in an amorphous state is crystallized by performing heat treatment on the oxide semiconductor layer 140 at a temperature of 400° C. or higher and 450° C. or lower in an air atmosphere.
  • the heating atmosphere is not limited to an air atmosphere, but is preferably an oxidizing atmosphere (an atmosphere containing oxygen).
  • the oxidizing atmosphere is a humid atmosphere containing water vapor (specifically, a humid atmospheric atmosphere).
  • the treatment time of the heat treatment may be 60 minutes or more, and may be performed in a range of 60 minutes or more and 90 minutes or less.
  • the patterned oxide semiconductor layer 140 is formed in a heating furnace having a heating medium (in this embodiment, a support plate) maintained at a preset temperature (400° C. or higher and 450° C. or lower). Insert the printed board.
  • the set temperature of the heating medium is 400°C.
  • the support plate as a heating medium has the role of supporting the substrate and the role of heating the substrate and the coating formed on the substrate (including the oxide semiconductor layer 140). When the substrate on which the oxide semiconductor layer 140 is formed is placed on the support plate, the oxide semiconductor layer 140 is rapidly heated.
  • the temperature drop of the support plate is suppressed to within 15%, 10%, or 5% of the set temperature. That is, in this embodiment, when OS annealing is performed on the oxide semiconductor layer 140, the temperature of the support plate is controlled so that the oxide semiconductor layer 140 reaches the set temperature in as short a time as possible. As described above, in this embodiment, the oxide semiconductor layer 140 is subjected to heat treatment (specifically, furnace annealing) that involves a rapid temperature increase.
  • heat treatment specifically, furnace annealing
  • the temperature of the support plate in order to prevent the temperature of the support plate from decreasing, it is preferable to create an environment in which the support plate of the heating furnace does not come into contact with room temperature air as much as possible. For example, by using a deep tubular heating furnace and installing the support plate at a position far from the furnace opening, which is exposed to the atmosphere, it is possible to prevent the set temperature of the support plate from decreasing.
  • the temperature of the heating furnace can be reduced. It is possible to prevent the temperature drop of the support plate inside. In this case, when the substrate is placed in the heating furnace, the substrate is placed in the heating furnace without staying in the preliminary chamber. This is to prevent the temperature of the substrate from rising in the preliminary chamber.
  • the above measures focus on preventing the temperature of the support plate from decreasing due to the decrease in the internal temperature of the heating furnace (environmental temperature), but it is important to prevent the temperature of the support plate from decreasing directly due to the installation of the substrate. is also preferable. For example, by increasing the heat capacity of the support plate as much as possible, it is possible to suppress the temperature drop of the support plate when it comes into contact with the substrate. It is also possible, for example, to preheat the substrate before placing it on the support plate.
  • the preheating setting temperature is preferably in a temperature range at which crystallization of the oxide semiconductor layer 140 does not start. The reason why the preheating temperature is set in the above temperature range is to suppress the formation of microcrystals inside the oxide semiconductor layer 140 before actual OS annealing.
  • the temperature of the support plate may be temporarily raised to a temperature 15%, 10%, or 5% higher. That is, it is also possible to set the temperature of the support plate high in advance in anticipation of a decrease in the temperature of the support plate due to the installation of the substrate. In this case, by returning the set temperature of the support plate to a predetermined set temperature (400° C. in this embodiment) at the timing when the substrate is installed, the time required for the substrate to reach the heating temperature can be shortened. Note that it is also possible to divide the support plate into blocks and set the temperature for each block. In this case, the temperature of the entire support plate may be controlled all at once, or may be controlled individually for each block. For example, since the temperature drop is particularly large in the central part of the support plate, it is also possible to set the temperature of only the central part of the support plate to be high in advance as described above.
  • the oxide The semiconductor layer 140 is rapidly heated and crystallized.
  • the field effect mobility of the semiconductor device 10 can be improved and the reliability can be improved. This point will be discussed later.
  • OS annealing is performed after forming an OS pattern
  • present invention is not limited to this example, and OS annealing may also be performed on the oxide semiconductor layer 140 before forming an OS pattern. good.
  • the OS pattern is formed by etching the crystallized oxide semiconductor layer 140, dry etching is preferably used as the etching process.
  • a support plate is used as a heating medium to heat the oxide semiconductor layer 140 during OS annealing.
  • the heating medium is not limited to this example, and the heating medium may be air.
  • the support member may be, for example, a pin-shaped member that supports the substrate from below in point contact, or a frame-shaped member that supports the edge of the substrate.
  • a pattern (AlOx pattern) composed of the metal oxide layer 130 is formed (step S1005 in FIG. 3).
  • the metal oxide layer 130 is etched using the oxide semiconductor layer 140 patterned in the above process as a mask.
  • wet etching or dry etching may be used.
  • diluted hydrofluoric acid (DHF) is used in wet etching.
  • this embodiment has shown an example in which the OS pattern is formed and then the AlOx pattern is formed using the OS pattern as a mask, it is also possible to form the OS pattern and the AlOx pattern all at once.
  • the oxide semiconductor layer 140 and the metal oxide layer 130 may be etched all at once using the same resist mask in step S1003 in FIG.
  • the present invention is not limited to these examples, and it is also possible to omit the formation of the AlOx pattern and leave the metal oxide layer 130 as it is.
  • a gate insulating layer 150 is formed (step S1006 in FIG. 3).
  • a silicon oxide layer is formed as the gate insulating layer 150.
  • Gate insulating layer 150 is formed by a CVD method.
  • the gate insulating layer 150 may be formed at a temperature of 350° C. or higher.
  • the thickness of the gate insulating layer 150 is, for example, 50 nm or more and 300 nm or less, 60 nm or more and 200 nm or less, or 70 nm or more and 150 nm or less.
  • oxygen is implanted into a part of the gate insulating layer 150.
  • a metal oxide layer 190 is formed on the gate insulating layer 150 (step S1007 in FIG. 3).
  • Metal oxide layer 190 is formed by a sputtering method. The formation of metal oxide layer 190 implants oxygen into gate insulating layer 150 .
  • the thickness of the metal oxide layer 190 is, for example, 5 nm or more and 100 nm or less, 5 nm or more and 50 nm or less, 5 nm or more and 30 nm or less, or 7 nm or more and 15 nm or less.
  • aluminum oxide is used as the metal oxide layer 190.
  • Aluminum oxide has high gas barrier properties.
  • the aluminum oxide used as the metal oxide layer 190 suppresses oxygen implanted into the gate insulating layer 150 from diffusing to the outside during heat treatment to be described later.
  • the process gas used in sputtering remains in the metal oxide layer 190.
  • Ar may remain in the metal oxide layer 190.
  • the remaining Ar can be detected by SIMS (Secondary Ion Mass Spectrometry) analysis of the metal oxide layer 190.
  • heat treatment is performed to supply oxygen to the oxide semiconductor layer 140 (step S1008 in FIG. 3).
  • heat treatment is performed on the metal oxide layer 130 and the oxide semiconductor layer 140 that have been patterned as described above.
  • Oxygen vacancies occur on the top surface 141 and side surfaces 143 of the oxide semiconductor layer 140 during the process from the formation of the oxide semiconductor layer 140 until the formation of the gate insulating layer 150 over the oxide semiconductor layer 140. It is possible. Oxygen released from the gate insulating layers 120 and 150 is supplied to the oxide semiconductor layer 140 by the oxidation annealing, and oxygen vacancies are repaired.
  • Oxygen released from the gate insulating layer 120 due to oxidation annealing is blocked by the metal oxide layer 130, so oxygen is difficult to be supplied to the lower surface 142 of the oxide semiconductor layer 140.
  • Oxygen released from the gate insulating layer 120 diffuses into the gate insulating layer 150 provided on the gate insulating layer 120 from the region where the metal oxide layer 130 is not formed, and passes through the gate insulating layer 150 to the oxide semiconductor. Layer 140 is reached. As a result, oxygen released from the gate insulating layer 120 is difficult to be supplied to the lower surface 142 of the oxide semiconductor layer 140 and is mainly supplied to the side surfaces 143 and the upper surface 141 of the oxide semiconductor layer 140.
  • oxygen released from the gate insulating layer 150 is supplied to the top surface 141 and side surfaces 143 of the oxide semiconductor layer 140 by the oxidation annealing.
  • hydrogen may be released from the gate insulating layers 110 and 120 by the above oxidation annealing, the hydrogen is blocked by the metal oxide layer 130.
  • oxygen implanted into the gate insulating layer 150 is blocked by the metal oxide layer 190, so that it is suppressed from being released into the atmosphere. Therefore, oxygen is efficiently supplied to the oxide semiconductor layer 140 by oxidation annealing, and oxygen vacancies are repaired.
  • the metal oxide layer 190 is etched (removed) (step S1009 in FIG. 3).
  • Etching of the metal oxide layer 190 may be wet etching or dry etching.
  • DHF diluted hydrofluoric acid
  • Removal of metal oxide layer 190 is performed without using a mask. That is, the entire metal oxide layer 190 is removed by the etching process. In other words, the etching process removes all of the metal oxide layer 190 in the region overlapping with the oxide semiconductor layer 140 formed in one pattern in plan view.
  • a gate electrode 160 is formed on the gate insulating layer 150 (step S1010 in FIG. 3).
  • the gate electrode 160 is formed by patterning a metal layer formed by sputtering or atomic layer deposition. As described above, the gate electrode 160 is formed so as to be in contact with the gate insulating layer 150 exposed by removing the metal oxide layer 190.
  • the resistance of the source region S and drain region D of the oxide semiconductor layer 140 is reduced (step S1011 in FIG. 3).
  • impurities are implanted into the oxide semiconductor layer 140 from the gate electrode 160 side through the gate insulating layer 150 by ion implantation.
  • argon (Ar), phosphorus (P), and boron (B) are implanted into the oxide semiconductor layer 140 by ion implantation.
  • Oxygen vacancies are formed in the oxide semiconductor layer 140 by ion implantation, so that the resistance of the oxide semiconductor layer 140 is reduced. Since the gate electrode 160 is provided above the oxide semiconductor layer 140 functioning as the channel region CH of the semiconductor device 10, impurities are not implanted into the oxide semiconductor layer 140 in the channel region CH.
  • insulating layers 170 and 180 are formed as interlayer films on the gate insulating layer 150 and the gate electrode 160 (step S1012 in FIG. 3).
  • Insulating layers 170 and 180 are formed by CVD.
  • a silicon nitride layer is formed as the insulating layer 170
  • a silicon oxide layer is formed as the insulating layer 180.
  • the materials used for the insulating layers 170 and 180 are not limited to the above materials.
  • the thickness of the insulating layer 170 is greater than or equal to 50 nm and less than or equal to 500 nm.
  • the thickness of the insulating layer 180 is 50 nm or more and 500 nm or less.
  • openings 171 and 173 are formed in the gate insulating layer 150 and the insulating layers 170 and 180 (step S1013 in FIG. 3).
  • the opening 171 exposes the oxide semiconductor layer 140 in the source region S.
  • the opening 173 exposes the oxide semiconductor layer 140 in the drain region D.
  • the field effect mobility is 50 cm in the range where the channel length L of the channel region CH is 2 ⁇ m or more and 4 ⁇ m or less, and the channel width of the channel region CH is 2 ⁇ m or more and 25 ⁇ m or less. 2 /Vs or more, 55 cm 2 /Vs or more, or 60 cm 2 /Vs or more can be obtained.
  • the "field effect mobility” in this embodiment refers to the field effect mobility in the saturation region of the semiconductor device 10, and the potential difference (Vd) between the source electrode and the drain electrode is the voltage supplied to the gate electrode. It means the maximum value of field effect mobility in a region larger than the value (Vg - Vth) obtained by subtracting the threshold voltage (Vth) of the semiconductor device 10 from (Vg).
  • ⁇ Second embodiment> a semiconductor device manufactured by a method different from that of the first embodiment will be described.
  • the structure of the semiconductor device 10 of this embodiment is the same in appearance as the semiconductor device 10 described in the first embodiment. This embodiment will be described with a focus on points that are different from the first embodiment.
  • FIG. 13 is a sequence diagram showing a method for manufacturing the semiconductor device 10 according to an embodiment of the present invention.
  • steps S1007 (AlOx formation) and S1009 (AlOx removal) are omitted. That is, in this embodiment, after forming the gate insulating layer 150, oxidation annealing is performed in that state. Through this oxidation annealing, oxygen released from the gate insulating layer 150 is supplied to the oxide semiconductor layer 140, and oxygen vacancies contained in the oxide semiconductor layer 140 are repaired.
  • the role of the metal oxide layer 130 in this case is the same as that in the first embodiment, so a description thereof will be omitted here.
  • the mobility is 30 cm 2 / in the range where the channel length L of the channel region CH is 2 ⁇ m or more and 4 ⁇ m or less, and the channel width of the channel region CH is 2 ⁇ m or more and 25 ⁇ m or less. Electrical characteristics of Vs or more, 35 cm 2 /Vs or more, or 40 cm 2 /Vs or more can be obtained.
  • the definition of field effect mobility in this embodiment is the same as in the first embodiment.
  • ⁇ Third embodiment> a semiconductor device manufactured by a method different from that of the first embodiment will be described.
  • the structure of the semiconductor device 10a of this embodiment is a structure in which the metal oxide layer 130 is omitted from the semiconductor device 10 described in the first embodiment.
  • This embodiment will be described with a focus on differences from the first embodiment, and the same components will be designated by the same reference numerals and detailed description will be omitted.
  • FIG. 14 is a sequence diagram showing a method for manufacturing a semiconductor device 10a according to an embodiment of the present invention.
  • 15 to 22 are cross-sectional views showing a method of manufacturing a semiconductor device 10a according to an embodiment of the present invention.
  • a gate electrode 105 is formed as a bottom gate on the substrate 100, and gate insulating layers 110 and 120 are formed on the gate electrode 105 (step S1001 in FIG. 14).
  • the process in step S1001 is the same as in the first embodiment.
  • the oxide semiconductor layer 140 is formed on the gate insulating layer 120 (step S3002 in FIG. 14).
  • the oxide semiconductor layer 140 is formed by a sputtering method. Specifically, the oxide semiconductor layer 140 is formed by sputtering using a target made of a crystalline oxide semiconductor. In this embodiment, the formation process and structure of the oxide semiconductor layer 140 are the same as those in the first embodiment, so detailed explanations will be omitted.
  • the oxide semiconductor layer 140 lowers the temperature of the object to be formed (the substrate 100 and structures formed thereon) to 100° C. or lower, 70° C. or lower, 50° C. or lower, or 30° C. or lower. It is formed by a sputtering method while being cooled so that it becomes .
  • a pattern (OS pattern) composed of the oxide semiconductor layer 140 is formed (step S1003 in FIG. 14).
  • heat treatment (OS annealing) is performed on the oxide semiconductor layer 140 (step S1004 in FIG. 14).
  • the steps S1003 and S1004 are the same as in the first embodiment.
  • step S1004 onwards is the same as steps S1006 to S1014 described with reference to FIG. 3 in the first embodiment, so duplicate explanation will be omitted.
  • step S1014 the semiconductor device 10a having the structure shown in FIG. 17 is completed.
  • the semiconductor device 10a of this embodiment does not have the metal oxide layer 130 under the oxide semiconductor layer 140, compared to the semiconductor device 10 of the first embodiment.
  • the oxygen vacancies contained in the oxide semiconductor layer 140 are sufficiently repaired by the steps S1007 to S1009 in FIG. 14, the field effect mobility and reliability of the semiconductor device 10a are improved.
  • the field effect mobility is 30 cm in the range where the channel length L of the channel region CH is 2 ⁇ m or more and 4 ⁇ m or less, and the channel width of the channel region CH is 2 ⁇ m or more and 25 ⁇ m or less. 2 /Vs or more, 35 cm 2 /Vs or more, or 40 cm 2 /Vs or more can be obtained.
  • the definition of field effect mobility in this embodiment is the same as in the first embodiment.
  • FIGS. 18 to 22 A display device using a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 18 to 22.
  • configurations in which each of the semiconductor devices described in the first to third embodiments described above are applied to a circuit of a liquid crystal display device will be described.
  • FIG. 18 is a plan view schematically showing a display device 20 according to an embodiment of the present invention.
  • the display device 20 includes an array substrate 300, a seal portion 310, a counter substrate 320, a flexible printed circuit board 330 (FPC 330), and an IC chip 340.
  • the array substrate 300 and the counter substrate 320 are bonded together by a seal portion 310.
  • a plurality of pixel circuits 301 are arranged in a matrix.
  • the liquid crystal region 22 is a region that overlaps a liquid crystal element 311, which will be described later, in plan view.
  • the seal area 24 in which the seal part 310 is provided is an area around the liquid crystal area 22.
  • the FPC 330 is provided in the terminal area 26.
  • the terminal region 26 is a region of the array substrate 300 that is exposed from the counter substrate 320 and is provided outside the seal region 24 .
  • the outside of the seal area 24 means the outside of the area where the seal part 310 is provided and the area surrounded by the seal part 310.
  • IC chip 340 is provided on FPC 330.
  • the IC chip 340 supplies signals for driving each pixel circuit 301.
  • FIG. 19 is a block diagram showing a circuit configuration of a display device 20 according to an embodiment of the present invention.
  • a source driver circuit 302 is provided at a position adjacent to the liquid crystal region 22 in the D1 direction (column direction) in which the pixel circuit 301 is arranged.
  • a gate driver circuit 303 is provided at a position adjacent to the liquid crystal region 22 in the D2 direction (row direction).
  • the source driver circuit 302 and the gate driver circuit 303 are provided in the seal area 24 described above.
  • the area where the source driver circuit 302 and the gate driver circuit 303 are provided is not limited to the seal area 24, but may be any area outside the area where the pixel circuit 301 is provided.
  • a source wiring 304 extends from the source driver circuit 302 in the D1 direction, and is connected to a plurality of pixel circuits 301 arranged in the D1 direction.
  • a gate wiring 305 extends from the gate driver circuit 303 in the D2 direction, and is connected to the plurality of pixel circuits 301 arranged in the D2 direction.
  • a terminal section 306 is provided in the terminal region 26.
  • the terminal portion 306 and the source driver circuit 302 are connected by a connection wiring 307.
  • the terminal portion 306 and the gate driver circuit 303 are connected by a connection wiring 308.
  • the semiconductor device 10 shown in the first embodiment and the second embodiment and the semiconductor device 10a shown in the third embodiment are used as transistors included in the pixel circuit 301, the source driver circuit 302, and the gate driver circuit 303. .
  • FIG. 20 is a circuit diagram showing a pixel circuit 301 of the display device 20 according to an embodiment of the present invention.
  • the pixel circuit 301 includes elements such as a semiconductor device 10, a storage capacitor 350, and a liquid crystal element 311. Note that although FIG. 20 shows an example using the semiconductor device 10 shown in the first embodiment and the second embodiment, the semiconductor device 10a shown in the third embodiment may be used.
  • the semiconductor device 10 has a gate electrode 160, a source electrode 201, and a drain electrode 203.
  • Gate electrode 160 is connected to gate wiring 305.
  • Source electrode 201 is connected to source wiring 304.
  • Drain electrode 203 is connected to storage capacitor 350 and liquid crystal element 311.
  • the electrode indicated by the symbol "201” is called the source electrode
  • the electrode indicated by the symbol “203” is called the drain electrode.
  • the electrode designated by the symbol "203" may serve as a drain electrode and may serve as a source electrode.
  • FIG. 21 is a cross-sectional view of a display device 20 according to an embodiment of the present invention.
  • the display device 20 is a display device using the semiconductor device 10.
  • the semiconductor device 10 may be used in a peripheral circuit including a source driver circuit 302 and a gate driver circuit 303.
  • the configuration of the semiconductor device 10 is the same as that of the semiconductor device 10 shown in FIG. 1, so detailed description will be omitted.
  • An insulating layer 360 is provided on the source electrode 201 and drain electrode 203.
  • a common electrode 370 that is commonly provided to a plurality of pixels is provided on the insulating layer 360.
  • An insulating layer 380 is provided on the common electrode 370.
  • An opening 381 is provided in the insulating layers 360 and 380.
  • a pixel electrode 390 is provided on the insulating layer 380 and inside the opening 381. Pixel electrode 390 is connected to drain electrode 203.
  • FIG. 22 is a plan view of the pixel electrode 390 and the common electrode 370 of the display device 20 according to an embodiment of the present invention.
  • the common electrode 370 has an overlapping region that overlaps with the pixel electrode 390 in plan view and a non-overlapping region that does not overlap with the pixel electrode 390.
  • a horizontal electric field is formed from the pixel electrode 390 in the overlapping region toward the common electrode 370 in the non-overlapping region.
  • the lateral electric field causes liquid crystal molecules included in the liquid crystal element 311 to operate, thereby determining the gradation of the pixel.
  • FIGS. 23 and 24 A display device using a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 23 and 24.
  • a configuration in which each of the semiconductor devices described in the first to third embodiments described above is applied to a circuit of an organic EL display device will be described.
  • the outline and circuit configuration of the display device 20a are the same as those shown in FIGS. 18 and 19, so a description thereof will be omitted.
  • FIG. 23 is a circuit diagram showing a pixel circuit 301a of a display device 20a according to an embodiment of the present invention.
  • the pixel circuit 301a includes elements such as a drive transistor 11, a selection transistor 12, a storage capacitor 210, and a light emitting element DO. Note that although FIG. 23 shows an example using the semiconductor device 10 shown in the first embodiment and the second embodiment, the semiconductor device 10a shown in the third embodiment may be used.
  • the drive transistor 11 and the selection transistor 12 have the same configuration as the semiconductor device 10.
  • a source electrode of the selection transistor 12 is connected to a signal line 211, and a gate electrode of the selection transistor 12 is connected to a gate line 212.
  • the source electrode of the drive transistor 11 is connected to the anode power supply line 213, and the drain electrode of the drive transistor 11 is connected to one end of the light emitting element DO.
  • the other end of the light emitting element DO is connected to a cathode power line 214.
  • the gate electrode of the drive transistor 11 is connected to the drain electrode of the selection transistor 12.
  • the storage capacitor 210 is connected to the gate electrode and drain electrode of the drive transistor 11.
  • the signal line 211 is supplied with a gradation signal that determines the light emission intensity of the light emitting element DO.
  • the gate line 212 is supplied with a signal for selecting a pixel row in which the above-mentioned gradation signal is to be written.
  • FIG. 24 is a cross-sectional view of a display device 20a according to an embodiment of the present invention.
  • the configuration of the display device 20a shown in FIG. 24 is similar to the display device 20 shown in FIG. 21, but the structure above the insulating layer 360 of the display device 20a shown in FIG. 24 is similar to that of the display device 20a shown in FIG.
  • the structure above the insulating layer 360 of No. 20 is different from that of No. 20.
  • the description of the same configuration as the display device 20 shown in FIG. 21 will be omitted, and the differences between the two will be described.
  • the display device 20a has a pixel electrode 390, a light emitting layer 392, and a common electrode 394 above the insulating layer 360.
  • the pixel electrode 390, the light emitting layer 392, and the common electrode 394 constitute a light emitting element DO.
  • the pixel electrode 390 is provided on the insulating layer 360 and inside the opening 381.
  • An insulating layer 362 is provided on the pixel electrode 390.
  • An opening 363 is provided in the insulating layer 362. The opening 363 corresponds to the light emitting area. That is, the insulating layer 362 defines pixels.
  • a light emitting layer 392 and a common electrode 394 are provided on the pixel electrode 390 exposed through the opening 363.
  • a pixel electrode 390 and a light emitting layer 392 are provided individually for each pixel.
  • the common electrode 394 is provided in common to a plurality of pixels. Different materials are used for the light emitting layer 392 depending on the display color of the pixel.
  • each semiconductor device may be applied to a device (for example, a self-luminous display device or an electronic paper type display device other than an organic EL display device). Further, each of the semiconductor devices described above can be applied to anything from small to medium-sized display devices to large-sized display devices without any particular limitation.
  • FIG. 25 is a graph examining the followability of substrate temperature to a support plate placed in a heating furnace.
  • the graph shown in FIG. 25 is a graph plotting the temperature measured by a thermocouple placed on the formation surface (the surface on which the structure is formed) of the glass substrate placed on the support plate against time.
  • the thermocouple was installed approximately at the center of the surface of the glass substrate.
  • the set temperature of the support plate is 400°C.
  • the thickness of the glass substrate is 0.5 mm.
  • the temperature of the formation surface of the glass substrate placed on the support plate approximately follows the temperature of the support plate. Specifically, the temperature of the surface to be formed reached 370° C. in about 10 seconds after the glass substrate was placed on the support plate. Thereafter, the temperature of the surface to be formed gradually rose, and reached the set temperature of 400° C. after about 100 seconds.
  • the temperature of the formation surface of the glass substrate placed on the support plate increases rapidly following the temperature of the support plate. In other words, it can be said that the temperature of the oxide semiconductor layer 140 formed on the substrate 100 is rapidly heated following the temperature of the support plate.
  • FIGS. 26 to 28 are diagrams showing the electrical characteristics (Id-Vg characteristics) of the semiconductor device when OS annealing is performed under different conditions.
  • FIG. 26 shows a reference example in which the present invention is not applied during OS annealing.
  • 27 and 28 each show an example in which the temperature drop of the support plate was suppressed to within 10% during OS annealing. Note that the results shown in FIG. 27 are the results when the heating atmosphere was a dry atmosphere. The results shown in FIG. 28 are the results when the heating atmosphere was a humid atmosphere.
  • the above gate voltage is applied to both the gate electrode 105 and the gate electrode 160 in the semiconductor device having the structure shown in FIG.
  • the results shown in FIGS. 26 to 28 are the results when the semiconductor device is driven by dual gates.
  • the vertical axis corresponding to the drain current (ID) is shown on the left side of the graph, and the field-effect mobility ( ⁇ sat ) is shown on the right side of the graph.
  • the one with a larger value is a graph when the source-drain voltage is 10V, and the one with a smaller value is a graph when the source-drain voltage is 0.1V.
  • the electrical characteristics in FIGS. 26 to 28 show so-called normally-off characteristics in which the drain current Id begins to flow when the gate voltage Vg is slightly higher than 0V.
  • the average values of field effect mobility calculated from the drain current are 37.6 cm 2 /Vs, 40.5 cm 2 /Vs, and 39.9 cm 2 /Vs, respectively. . That is, compared to the reference example shown in FIG. 26, the field effect mobility value of the example shown in FIGS. 27 and 28 was improved by about 10%. In this way, it has been found that during OS annealing, the difference in whether or not the temperature drop of the support plate is suppressed within 10% when the substrate is installed has a significant effect on the magnitude of field effect mobility. Furthermore, from the results shown in FIGS. 27 and 28, it was found that when the heating atmosphere was a humid atmospheric atmosphere, the variation in field effect mobility could be reduced compared to when the heating atmosphere was a dry atmospheric atmosphere.
  • FIGS. 29 and 30 are diagrams showing the electrical characteristics of a semiconductor device when OS annealing is performed under different conditions.
  • Sample 1 indicates a reference example (an example under the same conditions as the graph shown in FIG. 26) in which the present invention is not applied during OS annealing.
  • Sample 2 shows an example (same conditions as the graph shown in FIG. 27) in which OS annealing was performed in a dry air atmosphere and the temperature drop of the support plate was suppressed to within 10% during OS annealing.
  • Sample 3 shows an example (same conditions as the graph shown in FIG. 28) in which OS annealing was performed in a humid air atmosphere and the temperature drop of the support plate was suppressed to within 10% during OS annealing. 29 to 30 are so-called “boxplots.”
  • FIG. 29 is a graph showing the influence of the temperature drop of the support plate during OS annealing on the threshold value (Vth) of the semiconductor device. As shown in FIG. 29, no significant change in the threshold value was observed between Sample 1 and Sample 3, but a decrease in the threshold value was observed in Sample 2. Specifically, the average values of the threshold values for Samples 1 to 3 were 0.42V, 0.26V, and 0.39V, respectively.
  • FIG. 30 is a graph showing the influence of the temperature drop of the support plate during OS annealing on the field effect mobility of the semiconductor device. As described above, it was confirmed that the field effect mobilities were improved in Samples 2 and 3 compared to Sample 1. Further, from the results of Sample 2 and Sample 3, it was confirmed that during OS annealing, creating a humid atmospheric atmosphere in the heating furnace is more effective in reducing variations in field effect mobility.
  • Cathode power line 300... Array substrate, 301... Pixel Circuit, 302... Source driver circuit, 303... Gate driver circuit, 304... Source wiring, 305... Gate wiring, 306... Terminal section, 307, 308... Connection wiring, 310... Seal section, 311... Liquid crystal element, 320... Counter substrate , 330... Flexible printed circuit board (FPC), 340... IC chip, 350... Holding capacitor, 360, 362... Insulating layer, 363, 381... Opening, 370... Common electrode, 380... Insulating layer, 390... Pixel electrode, 392 ...Light emitting layer, 394...Common electrode

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Abstract

半導体装置の製造方法は、基板の上にスパッタリング法により酸化物半導体層を形成し、前記酸化物半導体層が形成された基板を、予め設定温度に維持された加熱媒体を有する加熱炉の中に設置して、前記酸化物半導体層に第１加熱処理を行い、前記第１加熱処理の後、前記酸化物半導体層の上にゲート絶縁層を形成し、前記ゲート絶縁層の上にゲート電極を形成することを含む。前記基板を前記加熱炉の中に設置する際、前記加熱媒体の温度低下は、前記設定温度の１５％以内に抑えられる。

Description

半導体装置の製造方法
　本発明の実施形態の一つは、半導体装置の製造方法に関する。特に、本発明の実施形態の一つは、チャネルとして酸化物半導体が用いられた半導体装置の製造方法に関する。
　近年、アモルファスシリコン、ポリシリコン、及び単結晶シリコンに替わり、酸化物半導体をチャネルに用いた半導体装置の開発が進められている（例えば、特許文献１～６）。酸化物半導体を用いた半導体装置は、アモルファスシリコンをチャネルに用いた半導体装置と同様に、単純な構造かつ低温プロセスで形成することができる。酸化物半導体をチャネルに用いた半導体装置は、アモルファスシリコンをチャネルに用いた半導体装置よりも高い電界効果移動度を有することが知られている。
特開２０２１－１４１３３８号公報 特開２０１４－０９９６０１号公報 特開２０２１－１５３１９６号公報 特開２０１８－００６７３０号公報 特開２０１６－１８４７７１号公報 特開２０２１－１０８４０５号公報
　上述の酸化物半導体としては、アモルファス半導体及び結晶性を有する半導体のいずれも用いることができる。特に、結晶性を有する半導体は、アモルファス半導体に比べて酸素欠損が形成されにくいという利点を有する。そのため、近年では、結晶性を有する酸化物半導体を用いた半導体装置の開発が注目されている。結晶性を有する酸化物半導体を用いた半導体装置は、チャネル部分の結晶性に応じて特性が大きく変化するため、結晶性の良好な酸化物半導体を形成するためのプロセスの確立が急がれている。
　本発明の実施形態の一つは、信頼性及び電界効果移動度が高い半導体装置の製造方法を提供することを課題の一つとする。
　本発明の一実施形態に係る半導体装置の製造方法は、基板の上にスパッタリング法により酸化物半導体層を形成し、前記酸化物半導体層が形成された基板を、予め設定温度に維持された加熱媒体を有する加熱炉の中に設置して、前記酸化物半導体層に第１加熱処理を行い、前記第１加熱処理の後、前記酸化物半導体層の上にゲート絶縁層を形成し、前記ゲート絶縁層の上にゲート電極を形成することを含み、前記基板を前記加熱炉の中に設置する際、前記加熱媒体の温度低下を前記設定温度の１５％以内に抑える。
　本発明の一実施形態に係る半導体装置の製造方法は、基板の上にゲート電極を形成し、前記ゲート電極の上にゲート絶縁層を形成し、前記ゲート絶縁層の上にスパッタリング法により酸化物半導体層を形成し、前記酸化物半導体層が形成された基板を、予め設定温度に維持された加熱媒体を有する加熱炉の中に設置して、前記酸化物半導体層に加熱処理を行うことを含み、前記基板を前記加熱炉の中に設置する際、前記加熱媒体の温度低下を前記設定温度の１５％以内に抑える。
本発明の一実施形態に係る半導体装置の概要を示す断面図である。 本発明の一実施形態に係る半導体装置の概要を示す平面図である。 本発明の一実施形態に係る半導体装置の製造方法を示すシーケンス図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示すシーケンス図である。 本発明の一実施形態に係る半導体装置の製造方法を示すシーケンス図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る表示装置の概要を示す平面図である。 本発明の一実施形態に係る表示装置の回路構成を示すブロック図である。 本発明の一実施形態に係る表示装置の画素回路を示す回路図である。 本発明の一実施形態に係る表示装置の概要を示す断面図である。 本発明の一実施形態に係る表示装置の画素電極及び共通電極の平面図である。 本発明の一実施形態に係る表示装置の画素回路を示す回路図である。 本発明の一実施形態に係る表示装置の概要を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、酸化物半導体層にＯＳアニールを行う際における温度上昇の様子を示すグラフである。 本発明の一実施形態に係る半導体装置の電気特性（Ｉｄ－Ｖｇ特性）を示す図である。 本発明の一実施形態に係る半導体装置の電気特性（Ｉｄ－Ｖｇ特性）を示す図である。 本発明の一実施形態に係る半導体装置の電気特性（Ｉｄ－Ｖｇ特性）を示す図である。 異なる条件でＯＳアニールを行った場合における半導体装置の電気特性を示す図である。 異なる条件でＯＳアニールを行った場合における半導体装置の電気特性を示す図である。
　以下に、本発明の各実施の形態について、図面を参照しつつ説明する。以下の開示はあくまで一例にすぎない。当業者が、発明の主旨を保ちつつ、実施形態の構成を適宜変更することによって容易に想到し得る構成は、当然に本発明の範囲に含有される。説明をより明確にするため、図面は、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合がある。しかし、図示された形状はあくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図において、既出の図に関して前述した要素と同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
　本発明の各実施の形態において、基板から酸化物半導体層に向かう方向を上又は上方という。逆に、酸化物半導体層から基板に向かう方向を下又は下方という。このように、説明の便宜上、上方又は下方という語句を用いて説明するが、例えば、基板と酸化物半導体層との上下関係が図示と逆になるように配置されてもよい。以下の説明で、例えば基板上の酸化物半導体層という表現は、上記のように基板と酸化物半導体層との上下関係を説明しているに過ぎず、基板と酸化物半導体層との間に他の部材が配置されていてもよい。上方又は下方は、複数の層が積層された構造における積層順を意味するものであり、「トランジスタの上方の画素電極」と表現する場合、平面視において、トランジスタと画素電極とが重ならない位置関係であってもよい。一方、「トランジスタの鉛直上方の画素電極」と表現する場合は、平面視において、トランジスタと画素電極とが重なる位置関係を意味する。
　「表示装置」とは、電気光学層を用いて映像を表示する構造体を指す。例えば、表示装置という用語は、電気光学層を含む表示パネルを指す場合もあり、又は表示セルに対して他の光学部材（例えば、偏光部材、バックライト、タッチパネル等）を装着した構造体を指す場合もある。「電気光学層」には、技術的な矛盾が生じない限り、液晶層、エレクトロルミネセンス（ＥＬ）層、エレクトロクロミック（ＥＣ）層、電気泳動層が含まれ得る。したがって、後述する実施形態について、表示装置として、液晶層を含む液晶表示装置、及び有機ＥＬ層を含む有機ＥＬ表示装置を例示して説明するが、本実施形態における構造は、上述した他の電気光学層を含む表示装置へ適用することができる。
　本明細書において「αはＡ、Ｂ又はＣを含む」、「αはＡ，Ｂ及びＣのいずれかを含む」、「αはＡ，Ｂ及びＣからなる群から選択される一つを含む」、といった表現は、特に明示が無い限り、αがＡ～Ｃの複数の組み合わせを含む場合を排除しない。さらに、これらの表現は、αが他の要素を含む場合も排除しない。
　なお、以下の各実施形態は、技術的な矛盾を生じない限り、互いに組み合わせることができる。
〈第１実施形態〉
　図１～図１１を用いて、本発明の一実施形態に係る半導体装置について説明する。以下に示す実施形態の半導体装置は、表示装置に用いられるトランジスタの他に、例えば、マイクロプロセッサ（Ｍｉｃｒｏ－Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ：ＭＰＵ）などの集積回路（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ：ＩＣ）、又はメモリ回路に用いられるトランジスタであってもよい。
［半導体装置１０の構成］
　図１及び図２を用いて、本発明の一実施形態に係る半導体装置の構成について説明する。図１は、本発明の一実施形態に係る半導体装置１０の概要を示す断面図である。図２は、本発明の一実施形態に係る半導体装置１０の概要を示す平面図である。
　図１に示すように、半導体装置１０は、基板１００の上方に設けられている。半導体装置１０は、ゲート電極１０５、ゲート絶縁層１１０、１２０、酸化金属層（金属酸化物層ともいう）１３０、酸化物半導体層１４０、ゲート絶縁層１５０、ゲート電極１６０、絶縁層１７０、１８０、ソース電極２０１、及びドレイン電極２０３を含む。ソース電極２０１及びドレイン電極２０３を互いに区別しない場合、これらを併せてソース・ドレイン電極２００と表記する場合がある。
　ゲート電極１０５は基板１００の上に設けられている。ゲート絶縁層１１０及びゲート絶縁層１２０は基板１００及びゲート電極１０５の上に設けられている。酸化金属層１３０はゲート絶縁層１２０の上に設けられている。酸化金属層１３０はゲート絶縁層１２０に接している。酸化物半導体層１４０は酸化金属層１３０の上に設けられている。酸化物半導体層１４０は酸化金属層１３０に接している。酸化物半導体層１４０の主面のうち、酸化金属層１３０に接する面を下面１４２と表記する。酸化金属層１３０の端部は、酸化物半導体層１４０の端部と略一致している。
　本実施形態では、酸化金属層１３０と基板１００との間に、半導体層又は酸化物半導体層は設けられていない。
　本実施形態では、酸化金属層１３０がゲート絶縁層１２０に接し、酸化物半導体層１４０が酸化金属層１３０に接している構成が例示されているが、この構成に限定されない。ゲート絶縁層１２０と酸化金属層１３０との間に他の層が設けられていてもよい。酸化金属層１３０と酸化物半導体層１４０との間に他の層が設けられていてもよい。
　図１では、酸化金属層１３０の側面と酸化物半導体層１４０の側面とが直線上に並んでいるが、この構成に限定されない。基板１００の主面に対する酸化金属層１３０の側面の角度が酸化物半導体層１４０の側面の角度と異なっていてもよい。酸化金属層１３０及び酸化物半導体層１４０の少なくともいずれか一方の側面の断面形状が湾曲していてもよい。
　ゲート電極１６０は酸化物半導体層１４０に対向している。ゲート絶縁層１５０は、酸化物半導体層１４０とゲート電極１６０との間に設けられている。ゲート絶縁層１５０は酸化物半導体層１４０に接している。酸化物半導体層１４０の主面のうち、ゲート絶縁層１５０に接する面を上面１４１という。上面１４１と下面１４２との間の面を側面１４３という。絶縁層１７０、１８０はゲート絶縁層１５０及びゲート電極１６０の上に設けられている。絶縁層１７０、１８０には、酸化物半導体層１４０に達する開口１７１、１７３が設けられている。ソース電極２０１は開口１７１の内部に設けられている。ソース電極２０１は開口１７１の底部で酸化物半導体層１４０に接している。ドレイン電極２０３は開口１７３の内部に設けられている。ドレイン電極２０３は開口１７３の底部で酸化物半導体層１４０に接している。
　ゲート電極１０５は、半導体装置１０のボトムゲートとしての機能及び酸化物半導体層１４０に対する遮光膜としての機能を備える。ゲート絶縁層１１０は、基板１００から酸化物半導体層１４０に向かって拡散する不純物を遮蔽するバリア膜としての機能を備える。ゲート絶縁層１１０、１２０は、ボトムゲートに対するゲート絶縁層としての機能を備える。酸化金属層１３０は、アルミニウムを主成分とする酸化金属を含む層であり、酸素や水素などのガスを遮蔽するガスバリア膜としての機能を備える。
　酸化物半導体層１４０は、ソース領域Ｓ、ドレイン領域Ｄ、及びチャネル領域ＣＨに区分される。チャネル領域ＣＨは、酸化物半導体層１４０のうちゲート電極１６０の鉛直下方の領域である。ソース領域Ｓは、酸化物半導体層１４０のうちゲート電極１６０と重ならない領域であって、チャネル領域ＣＨよりもソース電極２０１に近い側の領域である。ドレイン領域Ｄは、酸化物半導体層１４０のうちゲート電極１６０と重ならない領域であって、チャネル領域ＣＨよりもドレイン電極２０３に近い側の領域である。チャネル領域ＣＨにおける酸化物半導体層１４０は、半導体としての物性を備えている。ソース領域Ｓ及びドレイン領域Ｄにおける酸化物半導体層１４０は、導電体としての物性を備えている。
　ゲート電極１６０は半導体装置１０のトップゲート及び酸化物半導体層１４０に対する
遮光膜としての機能を備える。ゲート絶縁層１５０はトップゲートに対するゲート絶縁層としての機能を備え、製造プロセスにおける熱処理によって酸素を放出する機能を備える。絶縁層１７０、１８０はゲート電極１６０とソース・ドレイン電極２００とを絶縁し、両者間の寄生容量を低減する機能を備える。半導体装置１０の動作は、主にゲート電極１６０に供給される電圧によって制御される。ゲート電極１０５には補助的な電圧が供給される。ただし、ゲート電極１０５を単に遮光膜として用いる場合、ゲート電極１０５は、特定の電圧を供給せずにフローティング状態としてもよい。つまり、ゲート電極１０５は単なる「遮光膜」であってもよい。
　本実施形態では、半導体装置１０として、ゲート電極が酸化物半導体層の上方及び下方の両方に設けられたデュアルゲート型トランジスタを例示するが、この構成に限定されない。例えば、半導体装置１０として、ゲート電極が酸化物半導体層の下方のみに設けられたボトムゲート型トランジスタ、又はゲート電極が酸化物半導体層の上方のみに設けられたトップゲート型トランジスタであってもよい。上記の構成はあくまで一実施形態に過ぎず、本発明は上記の構成に限定されない。
　図２に示すように、平面視において、酸化金属層１３０の平面パターンは、酸化物半導体層１４０の平面パターンと略同一である。図１及び図２を参照すると、酸化物半導体層１４０の下面１４２は酸化金属層１３０によって覆われている。特に、本実施形態では、酸化物半導体層１４０の下面１４２の全てが、酸化金属層１３０によって覆われている。Ｄ１方向において、ゲート電極１０５の幅はゲート電極１６０の幅より大きい。Ｄ１方向は、ソース電極２０１とドレイン電極２０３とを結ぶ方向であり、半導体装置１０のチャネル長Ｌを示す方向である。具体的には、酸化物半導体層１４０とゲート電極１６０とが重なる領域（チャネル領域ＣＨ）のＤ１方向の長さがチャネル長Ｌであり、当該チャネル領域ＣＨのＤ２方向の幅がチャネル幅Ｗである。
　本実施形態では、酸化物半導体層１４０の下面１４２の全てが酸化金属層１３０によって覆われた構成を例示したが、この構成に限定されない。例えば、酸化物半導体層１４０の下面１４２の一部が酸化金属層１３０と接していなくてもよい。例えば、チャネル領域ＣＨにおける酸化物半導体層１４０の下面１４２の全てが酸化金属層１３０によって覆われ、ソース領域Ｓ及びドレイン領域Ｄにおける酸化物半導体層１４０の下面１４２の全て又は一部が酸化金属層１３０によって覆われていなくてもよい。つまり、ソース領域Ｓ及びドレイン領域Ｄにおける酸化物半導体層１４０の下面１４２の全て又は一部が酸化金属層１３０と接していなくてもよい。ただし、上記の構成において、チャネル領域ＣＨにおける酸化物半導体層１４０の下面１４２の一部が酸化金属層１３０によって覆われておらず、当該下面１４２のその他の部分が酸化金属層１３０と接していてもよい。
　本実施形態では、ゲート絶縁層１５０が全面に形成され、ゲート絶縁層１５０に開口１７１、１７３が設けられた構成を例示したが、この構成に限定されない。つまり、ゲート絶縁層１５０は、図１に示した形状とは異なる形状にパターニングされていてもよい。例えば、ソース領域Ｓ及びドレイン領域Ｄの全部又は一部の酸化物半導体層１４０を露出するようにゲート絶縁層１５０がパターニングされていてもよい。つまり、ソース領域Ｓ及びドレイン領域Ｄのゲート絶縁層１５０が除去され、これらの領域で酸化物半導体層１４０と絶縁層１７０とが接していてもよい。
　図２では、平面視において、ソース・ドレイン電極２００がゲート電極１０５及びゲート電極１６０と重ならない構成が例示されているが、この構成に限定されない。例えば、平面視において、ソース・ドレイン電極２００がゲート電極１０５及びゲート電極１６０の少なくともいずれか一方と重なっていてもよい。上記の構成はあくまで一実施形態に過ぎず、本発明は上記の構成に限定されない。
［半導体装置１０の各部材の材質］
　基板１００として、ガラス基板、石英基板、及びサファイア基板など、透光性を有する剛性基板が用いられる。基板１００が可撓性を備える必要がある場合、基板１００として、ポリイミド基板、アクリル基板、シロキサン基板、フッ素樹脂基板など、樹脂を含む基板が用いられる。基板１００として樹脂を含む基板が用いられる場合、基板１００の耐熱性を向上させるために、上記の樹脂に不純物が導入されてもよい。特に、半導体装置１０がトップエミッション型のディスプレイである場合、基板１００が透明である必要はないため、基板１００の透明度を悪化させる不純物が用いられてもよい。表示装置ではない集積回路に半導体装置１０が用いられる場合は、基板１００としてシリコン基板、炭化シリコン基板、化合物半導体基板などの半導体基板、又は、ステンレス基板などの導電性基板など、透光性を備えない基板が用いられてもよい。
　ゲート電極１０５、ゲート電極１６０、及びソース・ドレイン電極２００として、一般的な金属材料が用いられる。これらの部材として、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、ビスマス（Ｂｉ）、銀（Ａｇ）、銅（Ｃｕ）、及びこれらの合金又は化合物が用いられる。ゲート電極１０５、ゲート電極１６０、及びソース・ドレイン電極２００として、上記の材料が単層で用いられてもよく積層で用いられてもよい。
　ゲート絶縁層１１０、１２０及び絶縁層１７０、１８０として、一般的な絶縁性材料が用いられる。例えば、これらの絶縁層として、酸化シリコン（ＳｉＯx）、酸化窒化シリコン（ＳｉＯxＮy）、窒化シリコン（ＳｉＮx）、窒化酸化シリコン（ＳｉＮxＯy）、酸化アルミニウム（ＡｌＯx）、酸化窒化アルミニウム（ＡｌＯxＮy）、窒化酸化アルミニウム（ＡｌＮxＯy）、窒化アルミニウム（ＡｌＮx）などの無機絶縁層が用いられる。
　ゲート絶縁層１５０として、上記の絶縁層のうち酸素を含む絶縁層が用いられる。例えば、ゲート絶縁層１５０として、酸化シリコン（ＳｉＯx）、酸化窒化シリコン（ＳｉＯxＮy）、酸化アルミニウム（ＡｌＯx）、酸化窒化アルミニウム（ＡｌＯxＮy）などの無機絶縁層が用いられる。
　ゲート絶縁層１２０として、加熱処理によって酸素を放出する機能を備える絶縁層が用いられる。ゲート絶縁層１２０が酸素を放出する加熱処理の温度は、例えば、６００℃以下、５００℃以下、４５０℃以下、又は４００℃以下である。つまり、ゲート絶縁層１２０は、例えば、基板１００としてガラス基板が用いられた場合の半導体装置１０の製造工程で行われる加熱処理の温度で酸素を放出する。
　ゲート絶縁層１５０として、欠陥が少ない絶縁層が用いられる。例えば、ゲート絶縁層１５０における酸素の組成比と、ゲート絶縁層１５０と同様の組成の絶縁層（以下、「他の絶縁層」という）における酸素の組成比と、を比較した場合、ゲート絶縁層１５０における酸素の組成比の方が当該他の絶縁層における酸素の組成比よりも当該絶縁層に対する化学量論比に近い。具体的には、ゲート絶縁層１５０及び絶縁層１８０の各々に酸化シリコン（ＳｉＯx）が用いられる場合、ゲート絶縁層１５０として用いられる酸化シリコンにおける酸素の組成比は、絶縁層１８０として用いられる酸化シリコンにおける酸素の組成比に比べて、酸化シリコンの化学量論比に近い。例えば、ゲート絶縁層１５０として、電子スピン共鳴法（ＥＳＲ）で評価したときに欠陥が観測されない層が用いられてもよい。
　上記のＳｉＯxＮy及びＡｌＯxＮyは、酸素（Ｏ）よりも少ない比率（ｘ＞ｙ）の窒素（Ｎ）を含有するシリコン化合物及びアルミニウム化合物である。ＳｉＮxＯy及びＡｌＮx
Ｏyは、窒素よりも少ない比率（ｘ＞ｙ）の酸素を含有するシリコン化合物及びアルミニウム化合物である。
　酸化金属層１３０として、アルミニウムを主成分とする酸化金属（金属酸化物）が用いられる。例えば、酸化金属層１３０として、酸化アルミニウム（ＡｌＯx）、酸化窒化アルミニウム（ＡｌＯxＮy）、窒化酸化アルミニウム（ＡｌＮxＯy）、窒化アルミニウム（ＡｌＮx）などの無機絶縁層が用いられる。「アルミニウムを主成分とする酸化金属層」とは、酸化金属層１３０に含まれるアルミニウムの比率が、酸化金属層１３０全体の１％以上であることを意味する。酸化金属層１３０に含まれるアルミニウムの比率は、酸化金属層１３０全体の５％以上７０％以下、１０％以上６０％以下、又は３０％以上５０％以下であってもよい。上記の比率は、質量比であってもよく、重量比であってもよい。
　酸化物半導体層１４０として、半導体の特性を有する酸化金属を用いることができる。例えば、酸化物半導体層１４０として、インジウム（Ｉｎ）を含む２以上の金属を含む酸化物半導体が用いられる。酸化物半導体層１４０の全体に対するインジウムの比率は５０％以上である。酸化物半導体層１４０として、インジウムに加えて、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、イットリウム（Ｙ）、ジルコニア（Ｚｒ）、ランタノイドが用いられる。酸化物半導体層１４０として、上記以外の元素が用いられてもよい。
　本実施形態において、酸化物半導体層１４０は多結晶構造を有する。すなわち、本実施形態の酸化物半導体層１４０は、ｐｏｌｙ－ＯＳ（Ｐｏｌｙ－ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術を用いて形成された酸化物半導体で構成される。ｐｏｌｙ－ＯＳ技術とは、多結晶構造を有する酸化物半導体層を形成する技術を指す。本実施形態では、後述するように、スパッタリング法により形成した酸化物半導体層１４０に対して加熱処理を行うことにより酸化物半導体層１４０の結晶化を行う。
　本実施形態の酸化物半導体層１４０は、インジウムの比率が５０％以上であるため、酸素欠損が形成されやすい。他方、結晶性を有する酸化物半導体は、アモルファスの酸化物半導体に比べて酸素欠損が形成されにくい。したがって、酸化物半導体層１４０は、インジウムの比率が５０％以上であるにもかかわらず、酸素欠損が形成されにくいという利点を有する。
［半導体装置１０の製造方法］
　図３～図１１を用いて、本発明の一実施形態に係る半導体装置１０の製造方法について説明する。図３は、本発明の一実施形態に係る半導体装置１０の製造方法を示すシーケンス図である。図４～図１１は、本発明の一実施形態に係る半導体装置１０の製造方法を示す断面図である。以下の製造方法の説明では、酸化金属層１３０として酸化アルミニウムが用いられた半導体装置１０の製造方法について説明する。
　図３及び図４に示すように、基板１００の上にボトムゲートとしてゲート電極１０５が形成され、ゲート電極１０５の上にゲート絶縁層１１０、１２０が形成される（図３のステップＳ１００１）。ゲート絶縁層１１０として、例えば、窒化シリコンが形成される。ゲート絶縁層１２０として、例えば、酸化シリコンが形成される。ゲート絶縁層１１０、１２０はＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によって形成される。本明細書では、基板上にスパッタリング法やＣＶＤ法等の手法により成膜を行うことを「薄膜を形成する」と表現しているが、「薄膜を成膜する」という表現と同じ意味で用いている。
　ゲート絶縁層１１０として窒化シリコンが用いられることで、ゲート絶縁層１１０は、例えば基板１００側から酸化物半導体層１４０に向かって拡散する不純物をブロックすることができる。ゲート絶縁層１２０として用いられる酸化シリコンは、熱処理によって酸素を放出する物性を有する酸化シリコンである。
　図３及び図５に示すように、ゲート絶縁層１２０の上に酸化金属層１３０及び酸化物半導体層１４０を形成する（図３のステップＳ１００２）。本実施形態において、酸化金属層１３０及び酸化物半導体層１４０は、スパッタリング法によって形成される。特に、酸化物半導体層１４０は、結晶性を有する酸化物半導体で形成されたターゲットを用いたスパッタリングにより形成される。
　酸化金属層１３０の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、１ｎｍ以上５０ｎｍ以下、１ｎｍ以上３０ｎｍ以下、又は１ｎｍ以上１０ｎｍ以下である。本実施形態では、酸化金属層１３０として酸化アルミニウムが用いられる。酸化アルミニウムはガスに対する高いバリア性を備えている。
　本実施形態において、酸化金属層１３０として用いられた酸化アルミニウムは、ゲート絶縁層１２０から放出された水素及び酸素をブロックし、放出された水素及び酸素が酸化物半導体層１４０に到達することを抑制する。
　本実施形態の酸化物半導体層１４０は、上記のようにインジウムの比率が５０％以上であるため、高移動度の半導体装置１０を実現できる反面、酸素が還元されやすく、層の中に酸素欠損が形成されやすい。そのため、酸化金属層１３０によってゲート絶縁層１２０から放出された水素をブロックすることは、酸化物半導体層１４０の還元を抑制する上で好ましい。
　また、酸化物半導体層１４０を形成した後、様々な製造プロセス（パターニング工程又はエッチング工程）を経る過程において、酸化物半導体層１４０の上層側には、下層側よりも多くの酸素欠損が形成される。つまり、酸化物半導体層１４０の中の酸素欠損は、厚さ方向に不均一な分布で存在している。この場合、酸化物半導体層１４０の上層側に形成された酸素欠損を修復するために十分な量の酸素を供給すると、酸化物半導体層１４０の下層側には、過剰に酸素が供給されてしまう。その結果、過剰に供給された酸素によって酸素欠損とは異なる欠陥準位が形成され、信頼性試験における特性変動又は電界効果移動度の低下などの現象を招く場合がある。したがって、酸化金属層１３０によってゲート絶縁層１２０から放出された酸素をブロックすることも、酸化物半導体層１４０の下層側への過剰な酸素供給を抑制する上で好ましいと言える。
　酸化物半導体層１４０の厚さは、例えば、１０ｎｍ以上１００ｎｍ以下、１５ｎｍ以上７０ｎｍ以下、又は２０ｎｍ以上４０ｎｍ以下である。後述する加熱処理（ＯＳアニール）前の酸化物半導体層１４０はアモルファスである。
　後述するＯＳアニールによって、酸化物半導体層１４０を結晶化する際、スパッタリング法による形成からＯＳアニールの実施前における酸化物半導体層１４０は、アモルファス（酸化物半導体の結晶成分が少ない状態）であることが好ましい。つまり、酸化物半導体層１４０の形成条件は、形成直後の酸化物半導体層１４０が可能な限り結晶化しない条件であることが好ましい。例えば、スパッタリング法によって酸化物半導体層１４０を形成する場合、被形成対象物（基板１００及びその上に形成された構造物を含む。）の温度を制御しながら酸化物半導体層１４０を形成することが望ましい。なお、実際に温度制御がなされる対象は被形成対象物であるが、基板１００の上に形成された構造物は非常に薄いため、実質的に基板１００の温度を制御しているとみなしてよい。したがって、以下の説明では、被形成対象物を単に「基板」と呼ぶ場合がある。
　スパッタリング法によって基板に対して薄膜形成（成膜）を行うと、プラズマ中で発生したイオン及びスパッタリングターゲットによって反跳した原子が被形成対象物（具体的には、基板１００の上に形成された構造物）に衝突するため、薄膜の形成過程において基板の温度が上昇する。薄膜の形成過程において基板の温度が上昇すると、形成直後の状態で酸化物半導体層１４０に微結晶が含まれ、その後のＯＳアニールによる結晶化が阻害される。
　酸化物半導体層１４０を形成する際の基板の温度（以下、「成膜温度」という。）を制御するためには、例えば、基板を冷却しながら薄膜形成を行うことができる。例えば、成膜温度が１００℃以下、７０℃以下、５０℃以下、又は３０℃以下になるように、基板を被形成面の反対側の面から冷却することができる。特に、本実施形態の酸化物半導体層１４０の成膜温度は、５０℃以下であることが好ましい。本実施形態では、酸化物半導体層１４０の形成を５０℃以下の成膜温度で行い、後述するＯＳアニールを４００℃以上の加熱温度で行う。このように、本実施形態では、酸化物半導体層１４０を形成する際の温度と酸化物半導体層１４０に対してＯＳアニールを行う際の温度との差分が３５０℃以上であることが好ましい。基板を冷却しながら酸化物半導体層１４０の形成を行うことで、形成直後の状態で結晶成分が少ない酸化物半導体層１４０を得ることができる。
　次に、図３及び図６に示すように、酸化物半導体層１４０で構成されるパターン（ＯＳパターン）を形成する（図３のステップＳ１００３）。図示は省略するが、酸化物半導体層１４０の上にレジストマスクを形成し、当該レジストマスクを用いて酸化物半導体層１４０をエッチングする。酸化物半導体層１４０のエッチングは、ウェットエッチングを用いてもよいし、ドライエッチングを用いてもよい。ウェットエッチングでは、例えば、酸性のエッチャントを用いることができる。具体的には、エッチャントとして、シュウ酸又はフッ酸を用いることができる。
　酸化物半導体層１４０のパターン形成の後に、酸化物半導体層１４０に対して加熱処理（ＯＳアニール）が行われる（図３のステップＳ１００４）。ＯＳアニールでは、酸化物半導体層１４０に対して、大気雰囲気中において４００℃以上４５０℃以下の温度で加熱処理を行うことにより、アモルファス状態の酸化物半導体層１４０を結晶化させる。加熱雰囲気は、大気雰囲気に限られるものではないが、酸化性雰囲気（酸素を含む雰囲気）であることが好ましい。また、酸化性雰囲気は、水蒸気を含む湿潤な雰囲気（具体的には、湿潤な大気雰囲気）であることがより好ましい。また、加熱処理の処理時間は、６０分以上であればよく、６０分以上９０分以下の範囲で行えばよい。
　本実施形態では、予め設定温度（４００℃以上４５０℃以下）に維持された加熱媒体（本実施形態では、支持プレート）を有する加熱炉の中に、パターン形成された酸化物半導体層１４０が形成された基板を投入する。本実施形態では、加熱媒体の設定温度を４００℃とする。加熱媒体としての支持プレートは、基板を支持する役割と、基板及び当該基板上に形成された被膜（酸化物半導体層１４０を含む）を加熱する役割とを有する。支持プレート上に酸化物半導体層１４０が形成された基板を設置すると、酸化物半導体層１４０は急速に加熱される。
　ここで、本実施形態では、基板を加熱炉の中に設置する際、支持プレートの温度低下を設定温度の１５％以内、１０％以内、又は５％以内に抑える。つまり、本実施形態では、酸化物半導体層１４０に対してＯＳアニールを施す際、酸化物半導体層１４０が極力短時間で設定温度に到達するように支持プレートの温度制御を行う。このように、本実施形態では、酸化物半導体層１４０に対し、急速な温度上昇を伴う加熱処理（具体的には、ファーネスアニール）を行う。
　上記のように、支持プレートの温度低下を防ぐためには、加熱炉の支持プレートが室温の大気にできるだけ触れない環境を構築することが好ましい。例えば、奥行きのある管状の加熱炉を用い、大気開放される炉口から遠い位置に支持プレートを設置することにより、支持プレートの設定温度の低下を防ぐことができる。また、加熱炉の前段に予備室を設け、予備室の設定温度を３５０℃以上４５０℃以下の温度（好ましくは、加熱炉の設定温度と同一の温度）に設定しておくことにより、加熱炉内の支持プレートの温度低下を防ぐことが可能である。この場合、基板を加熱炉に投入する際、予備室に基板を滞在させることなく加熱炉に投入する。予備室での基板の温度上昇を避けるためである。
　上記対策は、加熱炉の内部温度（環境温度）の低下に伴う支持プレートの温度低下を防ぐことに着目しているが、基板を設置したことによる支持プレートの直接的な温度低下を抑制することも好ましい。例えば、支持プレートの熱容量をできるだけ大きくすることにより、基板と接触した際の支持プレートの温度低下を抑制することができる。また、例えば、支持プレートの上に基板を設置する前に、基板を予備加熱することも可能である。この場合、予備加熱の設定温度（加熱温度）は、酸化物半導体層１４０の結晶化が始まらない温度範囲であることが好ましい。予備加熱の温度を上記の温度範囲とする理由は、実際のＯＳアニールの前に酸化物半導体層１４０の内部に微結晶が形成されることを抑制するためである。
　また、支持プレートの上に基板を設置する際、一時的に支持プレートの温度を１５％、１０％、又は５％高い温度に上昇させておいてもよい。すなわち、基板の設置に伴う支持プレートの温度低下を見越して、あらかじめ支持プレートの温度を高めに設定しておくことも可能である。この場合、基板を設置したタイミングで支持プレートの設定温度を所定の設定温度（本実施形態では、４００℃）に戻すことにより、基板が加熱温度に到達するまでの時間を短縮することができる。なお、支持プレートをブロック分割して各ブロックごとに温度設定を行うことも可能である。この場合は、支持プレート全体の温度を一括して制御してもよいし、各ブロックごとに個別に制御してもよい。例えば、支持プレートの中央部は特に温度低下が大きいため、支持プレートの中央部のみ予め温度を上記のように高めに設定しておくことも可能である。
　以上のように、、本実施形態では、基板を加熱炉の中に設置する際、支持プレートの温度低下を設定温度の１５％以内、１０％以内、又は５％以内に抑えることにより、酸化物半導体層１４０を急速に加熱して結晶化させる。ＯＳアニールの際の酸化物半導体層１４０の温度上昇の勾配をできるだけ急峻なものとすることにより、半導体装置１０の電界効果移動度を向上させ、信頼性を向上させることができる。この点については、後述する。
　なお、本実施形態では、ＯＳパターンを形成した後にＯＳアニールを行う例を示したが、この例に限らず、ＯＳパターンを形成する前の酸化物半導体層１４０に対してＯＳアニールを行ってもよい。この場合、結晶化した酸化物半導体層１４０をエッチングしてＯＳパターンを形成することになるため、エッチング処理はドライエッチングを用いることが好ましい。
　また、本実施形態では、ＯＳアニールの際、酸化物半導体層１４０を加熱する加熱媒体として支持プレートを用いた例を示した。しかしながら、この例に限られるものではなく、加熱媒体は空気であってもよい。具体的には、加熱炉の中に基板を支持する支持部材を設け、基板の大部分が空気に触れた状態で支持することにより、加熱された空気を加熱媒体として基板を加熱することも可能である。この場合、支持部材としては、例えば、基板を下方から点接触で支えるピン状の部材を用いてもよいし、基板の縁部を支持する枠状の部材を用いてもよい。
　次に、図３及び図７に示すように、酸化金属層１３０で構成されるパターン（ＡｌＯxパターン）を形成する（図３のステップＳ１００５）。酸化金属層１３０は、上記の工程でパターニングされた酸化物半導体層１４０をマスクとしてエッチングされる。酸化金属層１３０のエッチングは、ウェットエッチングを用いてもよいし、ドライエッチングを用いてもよい。ウェットエッチングでは、例えば希釈フッ酸（ＤＨＦ）が用いられる。酸化物半導体層１４０をマスクとして酸化金属層１３０をエッチングすることで、フォトリソグラフィ工程を省略することができる。
　なお、本実施形態では、ＯＳパターンを形成した後、ＯＳパターンをマスクとしてＡｌＯxパターンを形成する例を示したが、ＯＳパターン及びＡｌＯxパターンを一括して形成することも可能である。この場合、図３のステップＳ１００３において同じレジストマスクを用いて酸化物半導体層１４０及び酸化金属層１３０を一括してエッチングすればよい。しかし、これらの例に限らず、ＡｌＯxパターンの形成を省略し、酸化金属層１３０をそのまま残すことも可能である。
　次に、図３及び図８に示すように、ゲート絶縁層１５０を形成する（図３のステップＳ１００６）。ゲート絶縁層１５０として、例えば、酸化シリコン層が形成される。ゲート絶縁層１５０はＣＶＤ法によって形成される。例えば、ゲート絶縁層１５０として上記のように欠陥が少ない絶縁層を形成するために、３５０℃以上の温度でゲート絶縁層１５０を形成してもよい。ゲート絶縁層１５０の厚さは、例えば、５０ｎｍ以上３００ｎｍ以下、６０ｎｍ以上２００ｎｍ以下、又は７０ｎｍ以上１５０ｎｍ以下である。
　次に、本実施形態では、ゲート絶縁層１５０を形成した後に、ゲート絶縁層１５０の一部に酸素を打ち込む。具体的には、ゲート絶縁層１５０を形成した後、ゲート絶縁層１５０の上に酸化金属層１９０を形成する（図３のステップＳ１００７）。酸化金属層１９０は、スパッタリング法によって形成される。酸化金属層１９０の形成によって、ゲート絶縁層１５０に酸素が打ち込まれる。
　酸化金属層１９０の厚さは、例えば、５ｎｍ以上１００ｎｍ以下、５ｎｍ以上５０ｎｍ以下、５ｎｍ以上３０ｎｍ以下、又は７ｎｍ以上１５ｎｍ以下である。本実施形態では、酸化金属層１９０として酸化アルミニウムが用いられる。酸化アルミニウムはガスに対する高いバリア性を備えている。本実施形態において、酸化金属層１９０として用いられた酸化アルミニウムは、後述する加熱処理の際、ゲート絶縁層１５０に打ち込まれた酸素が外へ拡散することを抑制する。
　酸化金属層１９０をスパッタリング法で形成した場合、酸化金属層１９０の膜中にはスパッタリングで用いられたプロセスガスが残存する。例えば、スパッタリングのプロセスガスとしてＡｒが用いられた場合、酸化金属層１９０の膜中にはＡｒが残存する場合がある。残存したＡｒは酸化金属層１９０に対するＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析で検出することができる。
　次に、ゲート絶縁層１５０の上に酸化金属層１９０が形成された状態で、酸化物半導体層１４０へ酸素を供給するための加熱処理（酸化アニール）が行われる（図３のステップＳ１００８）。換言すると、上記のようにパターニングされた酸化金属層１３０及び酸化物半導体層１４０に対して加熱処理（酸化アニール）が行われる。酸化物半導体層１４０が形成されてから酸化物半導体層１４０の上にゲート絶縁層１５０が形成されるまでの間の工程で、酸化物半導体層１４０の上面１４１及び側面１４３には酸素欠損が発生し得る。酸化アニールによって、ゲート絶縁層１２０、１５０から放出された酸素が酸化物半導体層１４０に供給され、酸素欠損が修復される。
　酸化アニールによって、ゲート絶縁層１２０から放出された酸素は、酸化金属層１３０によってブロックされるため、酸化物半導体層１４０の下面１４２には酸素が供給されにくい。ゲート絶縁層１２０から放出された酸素は、酸化金属層１３０が形成されていない領域からゲート絶縁層１２０の上に設けられたゲート絶縁層１５０に拡散し、ゲート絶縁層１５０を介して酸化物半導体層１４０に到達する。その結果、ゲート絶縁層１２０から放出された酸素は、酸化物半導体層１４０の下面１４２には供給されにくく、主に酸化物半導体層１４０の側面１４３及び上面１４１に供給される。さらに、酸化アニールによって、ゲート絶縁層１５０から放出された酸素が酸化物半導体層１４０の上面１４１及び側面１４３に供給される。上記の酸化アニールによって、ゲート絶縁層１１０、１２０から水素が放出される場合があるが、当該水素は酸化金属層１３０によってブロックされる。
　上記のように、酸化アニールによって、酸素欠損の量が少ない酸化物半導体層１４０の下面１４２への酸素の供給を抑制しつつ、相対的に酸素欠損の量が多い酸化物半導体層１４０の上面１４１及び側面１４３への酸素供給を行うことができる。
　同様に、酸化アニールの際、ゲート絶縁層１５０に打ち込まれた酸素は、酸化金属層１９０によってブロックされるため、大気中に放出されることが抑制される。したがって、酸化アニールによって、酸素が効率よく酸化物半導体層１４０に供給され、酸素欠損が修復される。
　次に、図３及び図９に示すように、酸化アニールの後に、酸化金属層１９０はエッチング（除去）される（図３のステップＳ１００９）。酸化金属層１９０のエッチングは、ウェットエッチングであってもよいし、ドライエッチングであってもよい。ウェットエッチングでは、例えば希釈フッ酸（ＤＨＦ）が用いられる。酸化金属層１９０の除去はマスクを用いずに行われる。すなわち、エッチング処理によって、酸化金属層１９０の全体が除去される。換言すると、エッチング処理によって、平面視において、ある１つのパターンに形成された酸化物半導体層１４０と重なる領域の全ての酸化金属層１９０が除去される。
　次に、図３及び図１０に示すように、ゲート絶縁層１５０の上にゲート電極１６０を形成する（図３のステップＳ１０１０）。ゲート電極１６０は、スパッタリング法又は原子層堆積法によって形成された金属層に対し、パターニングを行うことにより形成される。上記のように、ゲート電極１６０は、酸化金属層１９０が除去されることで露出したゲート絶縁層１５０と接するように形成される。
　ゲート電極１６０が形成された状態で、酸化物半導体層１４０のソース領域Ｓ及びドレイン領域Ｄの低抵抗化が行われる（図３のステップＳ１０１１）。具体的には、イオン注入によって、ゲート電極１６０の側からゲート絶縁層１５０を介して酸化物半導体層１４０に不純物が注入される。イオン注入によって、例えば、アルゴン（Ａｒ）、リン（Ｐ）、ボロン（Ｂ）が酸化物半導体層１４０に注入される。イオン注入によって酸化物半導体層１４０に酸素欠損が形成されることで、酸化物半導体層１４０が低抵抗化する。半導体装置１０のチャネル領域ＣＨとして機能する酸化物半導体層１４０の上方にはゲート電極１６０が設けられているため、チャネル領域ＣＨの酸化物半導体層１４０には不純物は注入されない。
　次に、図３及び図１１に示すように、ゲート絶縁層１５０及びゲート電極１６０の上に層間膜として絶縁層１７０、１８０を形成する（図３のステップＳ１０１２）。絶縁層１７０、１８０はＣＶＤ法によって形成される。例えば、絶縁層１７０として窒化シリコン層が形成され、絶縁層１８０として酸化シリコン層が形成される。絶縁層１７０、１８０として用いられる材料は上記の材料に限定されない。本実施形態において、絶縁層１７０の厚さは、５０ｎｍ以上５００ｎｍ以下である。絶縁層１８０の厚さは、５０ｎｍ以上５００ｎｍ以下である。
　次に、図３及び図１２に示すように、ゲート絶縁層１５０及び絶縁層１７０、１８０に開口１７１、１７３を形成する（図３のステップＳ１０１３）。開口１７１は、ソース領域Ｓの酸化物半導体層１４０を露出させる。開口１７３は、ドレイン領域Ｄの酸化物半導体層１４０を露出させる。開口１７１、１７３によって露出した酸化物半導体層１４０の上及び絶縁層１８０の上にソース・ドレイン電極２００を形成することで（図３のステップＳ１０１４）、図１に示す半導体装置１０が完成する。
　本実施形態の製造方法で作成した半導体装置１０では、チャネル領域ＣＨのチャネル長Ｌが２μｍ以上４μｍ以下、かつ、チャネル領域ＣＨのチャネル幅が２μｍ以上２５μｍ以下の範囲において、電界効果移動度が５０ｃｍ２／Ｖｓ以上、５５ｃｍ２／Ｖｓ以上、又は６０ｃｍ２／Ｖｓ以上の電気特性を得ることができる。本実施形態における「電界効果移動度」とは、半導体装置１０の飽和領域における電界効果移動度であって、ソース電極とドレイン電極との間の電位差（Ｖｄ）が、ゲート電極に供給される電圧（Ｖｇ）から半導体装置１０の閾値電圧（Ｖｔｈ）を引いた値（Ｖｇ－Ｖｔｈ）より大きい領域における電界効果移動度の最大値を意味する。
〈第２実施形態〉
　本実施形態では、第１実施形態とは異なる方法で製造された半導体装置について説明する。本実施形態の半導体装置１０の構造は、外観としては第１実施形態で説明した半導体装置１０と同一である。本実施形態では、第１実施形態と異なる点に着目して説明する。
　図１３は、本発明の一実施形態に係る半導体装置１０の製造方法を示すシーケンス図である。図１３に示すように、本実施形態では、図３に示したステップＳ１００７（ＡｌＯx形成）及びＳ１００９（ＡｌＯx除去）の２つの工程が省略されている。すなわち、本実施形態では、ゲート絶縁層１５０を形成した後、そのままの状態で酸化アニールを行う。この酸化アニールにより、ゲート絶縁層１５０から放出された酸素が酸化物半導体層１４０へと供給され、酸化物半導体層１４０に含まれる酸素欠損が修復される。その際における酸化金属層１３０の役割は、第１実施形態と同様であるため、ここでの説明は省略する。
　本実施形態の製造方法で作成した半導体装置１０では、チャネル領域ＣＨのチャネル長Ｌが２μｍ以上４μｍ以下、かつ、チャネル領域ＣＨのチャネル幅が２μｍ以上２５μｍ以下の範囲において、移動度が３０ｃｍ２／Ｖｓ以上、３５ｃｍ２／Ｖｓ以上、又は４０ｃｍ２／Ｖｓ以上の電気特性を得ることができる。本実施形態における電界効果移動度の定義は、第１実施形態と同様である。
〈第３実施形態〉
　本実施形態では、第１実施形態とは異なる方法で製造された半導体装置について説明する。本実施形態の半導体装置１０ａの構造は、第１実施形態で説明した半導体装置１０から酸化金属層１３０が省略された構造である。本実施形態では、第１実施形態と異なる点に着目して説明を行い、同一の構成については、同一の符号を用いて詳細な説明を省略する。
［半導体装置１０ａの製造方法］
　図１４～図２２を用いて、本発明の一実施形態に係る半導体装置１０ａの製造方法について説明する。図１４は、本発明の一実施形態に係る半導体装置１０ａの製造方法を示すシーケンス図である。図１５～図２２は、本発明の一実施形態に係る半導体装置１０ａの製造方法を示す断面図である。
　図１４及び図１５に示すように、基板１００の上にボトムゲートとしてゲート電極１０５が形成され、ゲート電極１０５の上にゲート絶縁層１１０、１２０が形成される（図１４のステップＳ１００１）。ステップＳ１００１の工程は、第１実施形態と同様である。本実施形態では、ゲート絶縁層１２０を形成した後、ゲート絶縁層１２０の上に酸化物半導体層１４０が形成される（図１４のステップＳ３００２）。
　本実施形態において、酸化物半導体層１４０は、スパッタリング法によって形成される。具体的には、酸化物半導体層１４０は、結晶性を有する酸化物半導体で形成されたターゲットを用いたスパッタリングにより形成される。本実施形態において、酸化物半導体層１４０の形成プロセス及び構成については、第１実施形態と同じであるため、詳細な説明は省略する。例えば、本実施形態において、酸化物半導体層１４０は、被形成対象物（基板１００及びその上に形成された構造物）の温度を１００℃以下、７０℃以下、５０℃以下、又は３０℃以下になるように冷却しながらスパッタリング法により形成される。
　次に、図１４及び図１６に示すように、酸化物半導体層１４０で構成されるパターン（ＯＳパターン）を形成する（図１４のステップＳ１００３）。酸化物半導体層１４０のパターン形成が完了したら、酸化物半導体層１４０に対して加熱処理（ＯＳアニール）が行われる（図１４のステップＳ１００４）。ステップＳ１００３及びＳ１００４の工程は、第１実施形態と同様である。
　以上の過程を経て、酸化物半導体層１４０を結晶化する工程まで終了する。ステップＳ１００４以降の製造工程は、第１実施形態において図３を用いて説明したステップＳ１００６～Ｓ１０１４と同様であるため、重複する説明は、省略する。ステップＳ１０１４までの製造工程が終了すると、図１７に示す構造の半導体装置１０ａが完成する。本実施形態の半導体装置１０ａは、第１実施形態の半導体装置１０と比較すると、酸化物半導体層１４０の下に酸化金属層１３０を有していない。しかし、図１４のステップＳ１００７～Ｓ１００９の工程によって酸化物半導体層１４０に含まれる酸素欠損が十分に修復されるため、半導体装置１０ａの電界効果移動度及び信頼性は向上する。
　本実施形態の製造方法で作成した半導体装置１０ａでは、チャネル領域ＣＨのチャネル長Ｌが２μｍ以上４μｍ以下、かつ、チャネル領域ＣＨのチャネル幅が２μｍ以上２５μｍ以下の範囲において、電界効果移動度が３０ｃｍ２／Ｖｓ以上、３５ｃｍ２／Ｖｓ以上、又は４０ｃｍ２／Ｖｓ以上の電気特性を得ることができる。本実施形態における電界効果移動度の定義は、第１実施形態と同様である。
〈第４実施形態〉
　図１８～図２２を用いて、本発明の一実施形態に係る半導体装置を用いた表示装置について説明する。以下に示す実施形態では、上記の第１実施形態から第３実施形態で説明した各半導体装置が液晶表示装置の回路に適用された構成について説明する。
［表示装置２０の概要］
　図１８は、本発明の一実施形態に係る表示装置２０の概要を示す平面図である。図１８に示すように、表示装置２０は、アレイ基板３００、シール部３１０、対向基板３２０、フレキシブルプリント回路基板３３０（ＦＰＣ３３０）、及びＩＣチップ３４０を有する。アレイ基板３００及び対向基板３２０はシール部３１０によって貼り合わせられている。シール部３１０に囲まれた液晶領域２２には、複数の画素回路３０１がマトリクス状に配置されている。液晶領域２２は、後述する液晶素子３１１と平面視において重なる領域である。
　シール部３１０が設けられたシール領域２４は、液晶領域２２の周囲の領域である。ＦＰＣ３３０は端子領域２６に設けられている。端子領域２６はアレイ基板３００のうち対向基板３２０から露出した領域であり、シール領域２４の外側に設けられている。シール領域２４の外側とは、シール部３１０が設けられた領域及びシール部３１０によって囲まれた領域の外側を意味する。ＩＣチップ３４０はＦＰＣ３３０上に設けられている。ＩＣチップ３４０は各画素回路３０１を駆動させるための信号を供給する。
［表示装置２０の回路構成］
　図１９は、本発明の一実施形態に係る表示装置２０の回路構成を示すブロック図である。図１９に示すように、画素回路３０１が配置された液晶領域２２に対してＤ１方向（列方向）に隣接する位置にはソースドライバ回路３０２が設けられている。また、液晶領域２２に対してＤ２方向（行方向）に隣接する位置にはゲートドライバ回路３０３が設けられている。ソースドライバ回路３０２及びゲートドライバ回路３０３は、上記のシール領域２４に設けられている。ただし、ソースドライバ回路３０２及びゲートドライバ回路３０３が設けられる領域はシール領域２４に限定されず、画素回路３０１が設けられた領域の外側であれば、どの領域でもよい。
　ソースドライバ回路３０２からソース配線３０４がＤ１方向に延びており、Ｄ１方向に配列された複数の画素回路３０１に接続されている。ゲートドライバ回路３０３からゲート配線３０５がＤ２方向に延びており、Ｄ２方向に配列された複数の画素回路３０１に接続されている。
　端子領域２６には端子部３０６が設けられている。端子部３０６とソースドライバ回路３０２とは接続配線３０７で接続されている。同様に、端子部３０６とゲートドライバ回路３０３とは接続配線３０８で接続されている。ＦＰＣ３３０が端子部３０６に接続されることで、ＦＰＣ３３０を介して外部機器と表示装置２０とが接続され、外部機器からの信号によって表示装置２０に設けられた各画素回路３０１が駆動される。
　第１実施形態及び第２実施形態に示した半導体装置１０、並びに第３実施形態に示した半導体装置１０ａは、画素回路３０１、ソースドライバ回路３０２、及びゲートドライバ回路３０３に含まれるトランジスタとして用いられる。
［表示装置２０の画素回路３０１］
　図２０は、本発明の一実施形態に係る表示装置２０の画素回路３０１を示す回路図である。図２０に示すように、画素回路３０１は半導体装置１０、保持容量３５０、及び液晶素子３１１などの素子を含む。なお、図２０では、第１実施形態及び第２実施形態に示した半導体装置１０を用いた例を示したが、第３実施形態に示した半導体装置１０ａであってもよい。
　半導体装置１０はゲート電極１６０、ソース電極２０１、及びドレイン電極２０３を有する。ゲート電極１６０はゲート配線３０５に接続されている。ソース電極２０１はソース配線３０４に接続されている。ドレイン電極２０３は保持容量３５０及び液晶素子３１１に接続されている。本実施形態では、説明の便宜上、符号「２０１」で示された電極をソース電極と呼び、符号「２０３」で示された電極をドレイン電極と呼ぶが、符号「２０１」で示された電極がドレイン電極として機能し、符号「２０３」で示された電極がソース電極として機能してもよい。
［表示装置２０の断面構造］
　図２１は、本発明の一実施形態に係る表示装置２０の断面図である。図２１に示すように、表示装置２０は、半導体装置１０が用いられた表示装置である。本実施形態では、半導体装置１０が画素回路３０１に用いられた構成を例示するが、半導体装置１０は、ソースドライバ回路３０２及びゲートドライバ回路３０３を含む周辺回路に用いられてもよい。以下の説明において、半導体装置１０の構成は図１に示した半導体装置１０と同様なので、詳細な説明を省略する。
　ソース電極２０１及びドレイン電極２０３の上に絶縁層３６０が設けられている。絶縁層３６０の上に、複数の画素に共通して設けられる共通電極３７０が設けられている。共通電極３７０の上に絶縁層３８０が設けられている。絶縁層３６０、３８０には開口３８１が設けられている。絶縁層３８０の上及び開口３８１の内部に画素電極３９０が設けられている。画素電極３９０はドレイン電極２０３に接続されている。
　図２２は、本発明の一実施形態に係る表示装置２０の画素電極３９０及び共通電極３７０の平面図である。図２２に示すように、共通電極３７０は、平面視で画素電極３９０と重なる重畳領域と、画素電極３９０と重ならない非重畳領域とを有する。画素電極３９０と共通電極３７０との間に電圧を供給すると、重畳領域の画素電極３９０から非重畳領域の共通電極３７０に向かって横方向の電界が形成される。この横方向の電界によって液晶素子３１１に含まれる液晶分子が動作することで、画素の階調が決定される。
〈第５実施形態〉
　図２３及び図２４を用いて、本発明の一実施形態に係る半導体装置を用いた表示装置について説明する。以下に示す実施形態では、上記の第１実施形態から第３実施形態で説明した各半導体装置が有機ＥＬ表示装置の回路に適用された構成について説明する。表示装置２０ａの概要及び回路構成は図１８及び図１９に示すものと同様なので、説明を省略する。
［表示装置２０の画素回路３０１］
　図２３は、本発明の一実施形態に係る表示装置２０ａの画素回路３０１ａを示す回路図である。図２３に示すように、画素回路３０１ａは駆動トランジスタ１１、選択トランジスタ１２、保持容量２１０、及び発光素子ＤＯなどの素子を含む。なお、図２３では、第１実施形態及び第２実施形態に示した半導体装置１０を用いた例を示したが、第３実施形態に示した半導体装置１０ａであってもよい。
　駆動トランジスタ１１及び選択トランジスタ１２は半導体装置１０と同様の構成を備えている。選択トランジスタ１２のソース電極は信号線２１１に接続され、選択トランジスタ１２のゲート電極はゲート線２１２に接続されている。駆動トランジスタ１１のソース電極はアノード電源線２１３に接続され、駆動トランジスタ１１のドレイン電極は発光素子ＤＯの一端に接続されている。発光素子ＤＯの他端はカソード電源線２１４に接続されている。駆動トランジスタ１１のゲート電極は選択トランジスタ１２のドレイン電極に接続されている。保持容量２１０は駆動トランジスタ１１のゲート電極及びドレイン電極に接続されている。信号線２１１には、発光素子ＤＯの発光強度を決める階調信号が供給される。ゲート線２１２には、上記の階調信号を書き込む画素行を選択する信号が供給される。
［表示装置２０の断面構造］
　図２４は、本発明の一実施形態に係る表示装置２０ａの断面図である。図２４に示す表示装置２０ａの構成は、図２１に示した表示装置２０と類似しているが、図２４に示す表示装置２０ａの絶縁層３６０よりも上方の構造が図２１に示した表示装置２０の絶縁層３６０よりも上方の構造と相違する。以下、図２４に示す表示装置２０ａの構成のうち、図２１に示した表示装置２０と同様の構成については説明を省略し、両者の相違点について説明する。
　図２４に示すように、表示装置２０ａは、絶縁層３６０の上方に画素電極３９０、発光層３９２、及び共通電極３９４を有する。画素電極３９０、発光層３９２及び共通電極３９４で発光素子ＤＯが構成される。画素電極３９０は絶縁層３６０の上及び開口３８１の内部に設けられている。画素電極３９０の上に絶縁層３６２が設けられている。絶縁層３６２には開口３６３が設けられている。開口３６３は発光領域に対応する。つまり、絶縁層３６２は画素を画定する。開口３６３によって露出した画素電極３９０の上に発光層３９２及び共通電極３９４が設けられている。画素電極３９０及び発光層３９２は、各画素に対して個別に設けられている。一方、共通電極３９４は、複数の画素に共通して設けられている。発光層３９２は、画素の表示色に応じて異なる材料が用いられる。
　第４実施形態及び第５実施形態では、第１実施形態から第３実施形態で説明した半導体装置を液晶表示装置及び有機ＥＬ表示装置に適用した構成について例示したが、これらの表示装置以外の表示装置(例えば、有機ＥＬ表示装置以外の自発光型表示装置又は電子ペーパ型表示装置)に各半導体装置を適用してもよい。また、中小型の表示装置から大型の表示装置まで、特に限定することなく上記各半導体装置の適用が可能である。
　上述の第２実施形態に示した方法で製造した半導体装置１０に関して実施した検証実験の結果について以下に説明する。
　図２５は、加熱炉に配置された支持プレートに対する基板温度の追従性を調べたグラフである。図２５に示すグラフは、支持プレートの上に載せたガラス基板の被形成面（構造物が形成される面）に配置された熱電対の測定温度を、時間に対してプロットしたものである。熱電対は、ガラス基板の被形成面における略中央に設置した。支持プレートの設定温度は、４００℃である。ガラス基板の厚さは、０．５ｍｍである。
　図２５に示す結果によれば、支持プレートの上に載せたガラス基板における被形成面の温度は、ほぼ支持プレートの温度に追従していることが分かる。具体的には、支持プレートの上にガラス基板を設置してから、約１０秒で被形成面の温度が３７０℃に達している。その後、徐々に被形成面の温度は上昇し、約１００秒後には、設定温度である４００℃に到達している。
　本検証実験では、ガラス基板を支持プレートに載せたことにより、４００℃に加熱された支持プレートの温度が若干低下する。しかし、支持プレートの温度低下を１０％以内に抑えているため（すなわち、基板を設置した時点において支持プレートの温度が３６０℃以上に維持されているため）、ガラス基板の被形成面の温度を急速に３７０℃まで上昇させることが可能であった。図２５に示す結果において、ガラス基板の被形成面の温度が４００℃まで徐々に上昇した理由は、ガラス基板を設置した後、一時的に３７０℃付近まで低下した支持プレートの温度が４００℃まで上昇するのに時間を要したためと考えられる。
　以上説明したように、支持プレートの上に設置したガラス基板の被形成面の温度は、支持プレートの温度に追従して急速に上昇する。つまり、基板１００の上に形成された酸化物半導体層１４０の温度は、支持プレートの温度に追従して急速に加熱されると言える。
　次に、ＯＳアニールにおいて基板を加熱炉の中に設置する際、支持プレートの温度低下を設定温度の１０％以内に抑えた場合と、１０％以内に抑えなかった場合とで本実施形態の半導体装置に与える影響について説明する。
［半導体装置１０の電気特性］
　上記第２実施形態に係る半導体装置１０と同じ構造の半導体装置の電気特性を例に挙げて、ＯＳアニール時の温度上昇の影響について説明する。
　図２６～図２８は、それぞれ異なる条件でＯＳアニールを行った場合における半導体装置の電気特性（Ｉｄ－Ｖｇ特性）を示す図である。具体的には、図２６は、ＯＳアニールの際、本発明を適用していない参考例を示している。図２７及び図２８は、それぞれＯＳアニールの際、支持プレートの温度低下を１０％以内に抑えた実施例を示している。なお、図２７の結果は、加熱雰囲気を乾燥した雰囲気とした場合の結果である。図２８の結果は、加熱雰囲気を湿潤な雰囲気とした場合の結果である。
　図２６～図２８に示す電気特性の測定条件は以下の通りである。
　　・チャネル領域ＣＨのサイズ：Ｗ／Ｌ＝４．５μｍ／３．０μｍ
　　・ソース・ドレイン間電圧：０．１Ｖ、１０Ｖ
　　・ゲート電圧：－１５Ｖ～＋１５Ｖ
　　・測定環境：室温、暗室
　　・測定点数：２６点
　なお、上記ゲート電圧は、図２に示した構造の半導体装置おけるゲート電極１０５及びゲート電極１６０の両方に印加されている。つまり、図２６～図２８に示す結果は、半導体装置をデュアルゲート駆動した場合の結果である。
　図２６～図２８のグラフにおいて矢印で示されているように、ドレイン電流（ＩＤ）に対応する縦軸はグラフの左側に示されており、当該ドレイン電流から計算された電界効果移動度（μｓａｔ）に対応する縦軸はグラフの右側に示されている。２本のドレイン電流のうち、値が大きい方は、ソース・ドレイン間電圧が１０Ｖのときのグラフであり、値が小さい方は、ソース・ドレイン間電圧が０．１Ｖのときのグラフである。図２６～図２８電気特性は、ゲート電圧Ｖｇが０Ｖよりも若干高い電圧でドレイン電流Ｉｄが流れ始める、いわゆるノーマリオフの特性を示している。
　図２６～図２８に示すグラフにおいて、ドレイン電流から計算された電界効果移動度の平均値は、それぞれ、３７．６ｃｍ２／Ｖｓ、４０．５ｃｍ２／Ｖｓ、及び３９．９ｃｍ２／Ｖｓである。すなわち、図２６に示した参考例に比べ、図２７及び図２８に示した実施例は、電界効果移動度の値が約１０％向上した。このように、ＯＳアニールの際、基板設置時における支持プレートの温度低下を１０％以内に抑えるか否かの違いは、電界効果移動度の大きさに有意な影響を与えることが判明した。また、図２７及び図２８に示す結果から、加熱雰囲気を湿潤な大気雰囲気にした場合、乾燥した大気雰囲気にした場合に比べて、電界効果移動度のばらつきを低減できることが分かった。
　図２９～図３０は、それぞれ異なる条件でＯＳアニールを行った場合における半導体装置の電気特性を示す図である。図２９～図３０において、「Ｓａｍｐｌｅ１」は、ＯＳアニールの際、本発明を適用していない参考例（図２６に示すグラフと同じ条件の例）を示している。「Ｓａｍｐｌｅ２」は、ＯＳアニールを乾燥した大気雰囲気で行い、ＯＳアニールの際、支持プレートの温度低下を１０％以内に抑えた実施例（図２７に示すグラフと同じ条件）を示している。「Ｓａｍｐｌｅ３」は、ＯＳアニールを湿潤な大気雰囲気で行い、ＯＳアニールの際、支持プレートの温度低下を１０％以内に抑えた実施例（図２８に示すグラフと同じ条件）を示している。図２９～図３０は、いわゆる「箱ひげ図」である。
　図２９は、ＯＳアニールの際における支持プレートの温度低下が半導体装置のしきい値（Ｖｔｈ）に与える影響を示すグラフである。図２９に示すように、Ｓａｍｐｌｅ１とＳａｍｐｌｅ３との間では、しきい値に大きな変化は確認されなかったが、Ｓａｍｐｌｅ２は、しきい値の低下が確認された。具体的には、Ｓａｍｐｌｅ１～Ｓａｍｐｌｅ３のしきい値の平均値は、それぞれ０．４２Ｖ、０．２６Ｖ、及び０．３９Ｖであった。
　図３０は、ＯＳアニールの際における支持プレートの温度低下が半導体装置の電界効果移動度（Ｍｏｂｉｌｉｔｙ）に与える影響を示すグラフである。前述のとおり、Ｓａｍｐｌｅ１に比べて、Ｓａｍｐｌｅ２及びＳａｍｐｌｅ３では電界効果移動度の向上が確認された。また、Ｓａｍｐｌｅ２及びＳａｍｐｌｅ３の結果から、ＯＳアニールの際、加熱炉の中を湿潤な大気雰囲気とした方が電界効果移動度のばらつきの低減に有効であることが確認された。
　以上説明したとおり、ＯＳアニールの際、支持プレートの温度低下を１０％以内に抑えた場合、電界効果移動度が改善することを確認できた。
　本発明の実施形態として上述した各実施形態は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。また、各実施形態を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
　上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
１０、１０ａ…半導体装置、１１…駆動トランジスタ、１２…選択トランジスタ、２０…表示装置、２２…液晶領域、２４…シール領域、２６…端子領域、１００…基板、１０５、１６０…ゲート電極、１１０、１２０、１５０…ゲート絶縁層、１３０、１９０…酸化金属層、１４０…酸化物半導体層、１４１…上面、１４２…下面、１４３…側面、１７０、１８０…絶縁層、１７１、１７３…開口、２００…ソース・ドレイン電極、２０１…ソース電極、２０３…ドレイン電極、２１０…保持容量、２１１…信号線、２１２…ゲート線、２１３…アノード電源線、２１４…カソード電源線、３００…アレイ基板、３０１…画素回路、３０２…ソースドライバ回路、３０３…ゲートドライバ回路、３０４…ソース配線、３０５…ゲート配線、３０６…端子部、３０７、３０８…接続配線、３１０…シール部、３１１…液晶素子、３２０…対向基板、３３０…フレキシブルプリント回路基板（ＦＰＣ）、３４０…ＩＣチップ、３５０…保持容量、３６０、３６２…絶縁層、３６３、３８１…開口、３７０…共通電極、３８０…絶縁層、３９０…画素電極、３９２…発光層、３９４…共通電極

Claims (18)

  1. 　基板の上にスパッタリング法により酸化物半導体層を形成し、
    　前記酸化物半導体層が形成された基板を、予め設定温度に維持された加熱媒体を有する加熱炉の中に設置して、前記酸化物半導体層に第１加熱処理を行い、
    　前記第１加熱処理の後、前記酸化物半導体層の上にゲート絶縁層を形成し、
    　前記ゲート絶縁層の上にゲート電極を形成することを含み、
    　前記基板を前記加熱炉の中に設置する際、前記加熱媒体の温度低下を前記設定温度の１５％以内に抑える、半導体装置の製造方法。
  2. 　前記酸化物半導体層を形成する前に、前記基板の上にアルミニウムを主成分とする第１酸化金属層を形成し、
    　前記第１酸化金属層の上に、前記第１酸化金属層と接するように前記酸化物半導体層を形成する、請求項１に記載の半導体装置の製造方法。
  3. 　前記ゲート絶縁層を形成した後、前記ゲート絶縁層の上にアルミニウムを主成分とする第２酸化金属層を形成し、
    　前記ゲート絶縁層の上に前記第２酸化金属層が形成された状態で第２加熱処理を行い、
    　前記第２加熱処理の後に、前記第２酸化金属層を除去し、
    　前記第２酸化金属層を除去した後、前記ゲート絶縁層の上に前記ゲート電極を形成する、請求項２に記載の半導体装置の製造方法。
  4. 　前記ゲート絶縁層を形成した後、前記ゲート絶縁層の上にアルミニウムを主成分とする酸化金属層を形成し、
    　前記ゲート絶縁層の上に前記酸化金属層が形成された状態で第２加熱処理を行い、
    　前記第２加熱処理の後に、前記酸化金属層を除去し、
    　前記酸化金属層を除去した後、前記ゲート絶縁層の上に前記ゲート電極を形成する、請求項１に記載の半導体装置の製造方法。
  5. 　基板の上にゲート電極を形成し、
    　前記ゲート電極の上にゲート絶縁層を形成し、
    　前記ゲート絶縁層の上にスパッタリング法により酸化物半導体層を形成し、
    　前記酸化物半導体層が形成された基板を、予め設定温度に維持された加熱媒体を有する加熱炉の中に設置して、前記酸化物半導体層に第１加熱処理を行うことを含み、
    　前記基板を前記加熱炉の中に設置する際、前記加熱媒体の温度低下を前記設定温度の１５％以内に抑える、半導体装置の製造方法。
  6. 　前記酸化物半導体層を形成する前に、前記ゲート絶縁層の上にアルミニウムを主成分とする第１酸化金属層を形成し、
    　前記第１酸化金属層の上に、前記第１酸化金属層と接するように前記酸化物半導体層を形成する、請求項５に記載の半導体装置の製造方法。
  7. 　前記酸化物半導体層に前記第１加熱処理を行った後、前記酸化物半導体層の上に絶縁層を形成し、
    　前記絶縁層の上にアルミニウムを主成分とする第２酸化金属層を形成し、
    　前記絶縁層の上に前記第２酸化金属層が形成された状態で第２加熱処理を行い、
    　前記第２加熱処理の後に、前記第２酸化金属層を除去する、請求項６に記載の半導体装置の製造方法。
  8. 　前記酸化物半導体層に前記第１加熱処理を行った後、前記酸化物半導体層の上に絶縁層を形成し、
    　前記絶縁層の上にアルミニウムを主成分とする酸化金属層を形成し、
    　前記絶縁層の上に前記酸化金属層が形成された状態で第２加熱処理を行い、
    　前記第２加熱処理の後に、前記酸化金属層を除去する、請求項５に記載の半導体装置の製造方法。
  9. 　前記加熱媒体は、支持プレートであり、
    　前記基板は、前記設定温度に維持された前記支持プレートの上に設置される、請求項１又は５に記載の半導体装置の製造方法。
  10. 　前記加熱媒体は、空気であり、
    　前記基板は、支持部材により支持されて前記設定温度に維持された空気中に設置される、請求項１又は５に記載の半導体装置の製造方法。
  11. 　前記加熱炉の中の雰囲気は、湿潤な大気雰囲気である、請求項１又は５に記載の半導体装置の製造方法。
  12. 　前記設定温度は、アモルファス状態の前記酸化物半導体層を結晶化するための温度である、請求項１又は５に記載の半導体装置の製造方法。
  13. 　前記設定温度は、４００℃以上４５０℃以下である、請求項１又は５に記載の半導体装置の製造方法。
  14. 　前記スパッタリング法により前記酸化物半導体層を形成する際、前記基板を冷却しながらスパッタリングを行う、請求項１又は５に記載の半導体装置の製造方法。
  15. 　前記酸化物半導体層を形成する際の温度と前記第１加熱処理を行う際の温度との差分が３５０℃以上である、請求項１４に記載の半導体装置の製造方法。
  16. 　前記酸化物半導体層を形成する際の温度が５０℃以下であり、前記第１加熱処理を行う際の温度が４００℃以上である、請求項１５に記載の半導体装置の製造方法。
  17. 　前記第１加熱処理は、前記酸化物半導体層をパターニングした後に行われる、請求項１又は５に記載の半導体装置の製造方法。
  18. 　前記酸化物半導体層は、インジウムを含む２以上の金属を含み、前記２以上の金属におけるインジウムの比率は、５０％以上である、請求項１又は５に記載の半導体装置の製造方法。
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