WO2023189550A1 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 425
- 239000010936 titanium Substances 0.000 claims abstract description 94
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 93
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims abstract description 89
- 229910044991 metal oxide Inorganic materials 0.000 claims description 96
- 150000004706 metal oxides Chemical class 0.000 claims description 96
- 229910052738 indium Inorganic materials 0.000 claims description 12
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 12
- 229910052782 aluminium Inorganic materials 0.000 claims description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 10
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 2
- 229910052751 metal Inorganic materials 0.000 claims description 2
- 238000009413 insulation Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 682
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 99
- 239000001301 oxygen Substances 0.000 description 99
- 229910052760 oxygen Inorganic materials 0.000 description 99
- 239000000758 substrate Substances 0.000 description 73
- 238000000034 method Methods 0.000 description 60
- 238000004519 manufacturing process Methods 0.000 description 50
- 238000000137 annealing Methods 0.000 description 32
- 238000010586 diagram Methods 0.000 description 24
- 230000008569 process Effects 0.000 description 24
- 230000015572 biosynthetic process Effects 0.000 description 22
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 21
- 229910052814 silicon oxide Inorganic materials 0.000 description 20
- 230000003647 oxidation Effects 0.000 description 18
- 238000007254 oxidation reaction Methods 0.000 description 18
- 238000010438 heat treatment Methods 0.000 description 17
- 239000012535 impurity Substances 0.000 description 17
- 238000004544 sputter deposition Methods 0.000 description 17
- 239000004973 liquid crystal related substance Substances 0.000 description 16
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 15
- 238000001312 dry etching Methods 0.000 description 15
- 238000005530 etching Methods 0.000 description 15
- 230000006870 function Effects 0.000 description 13
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 13
- 238000005468 ion implantation Methods 0.000 description 12
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 10
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 10
- 239000001257 hydrogen Substances 0.000 description 10
- 229910052739 hydrogen Inorganic materials 0.000 description 10
- 239000000463 material Substances 0.000 description 10
- 238000001039 wet etching Methods 0.000 description 10
- 230000007547 defect Effects 0.000 description 9
- 239000007789 gas Substances 0.000 description 9
- MGRWKWACZDFZJT-UHFFFAOYSA-N molybdenum tungsten Chemical compound [Mo].[W] MGRWKWACZDFZJT-UHFFFAOYSA-N 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 239000000203 mixture Substances 0.000 description 7
- 229910052757 nitrogen Inorganic materials 0.000 description 7
- 229910017107 AlOx Inorganic materials 0.000 description 6
- MUBZPKHOEPUJKR-UHFFFAOYSA-N Oxalic acid Chemical compound OC(=O)C(O)=O MUBZPKHOEPUJKR-UHFFFAOYSA-N 0.000 description 6
- 238000000231 atomic layer deposition Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 5
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 5
- 230000005669 field effect Effects 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 4
- 238000001816 cooling Methods 0.000 description 4
- 229910052733 gallium Inorganic materials 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 239000013081 microcrystal Substances 0.000 description 4
- 230000000704 physical effect Effects 0.000 description 4
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- 150000003608 titanium Chemical class 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 230000007261 regionalization Effects 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 206010021143 Hypoxia Diseases 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 230000002378 acidificating effect Effects 0.000 description 2
- AZDRQVAHHNSJOQ-UHFFFAOYSA-N alumane Chemical class [AlH3] AZDRQVAHHNSJOQ-UHFFFAOYSA-N 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 235000006408 oxalic acid Nutrition 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000005477 sputtering target Methods 0.000 description 2
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 238000004435 EPR spectroscopy Methods 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- -1 composed of aluminum Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- KPUWHANPEXNPJT-UHFFFAOYSA-N disiloxane Chemical class [SiH3]O[SiH3] KPUWHANPEXNPJT-UHFFFAOYSA-N 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 229910052747 lanthanoid Inorganic materials 0.000 description 1
- 150000002602 lanthanoids Chemical class 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000009828 non-uniform distribution Methods 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000010935 stainless steel Substances 0.000 description 1
- 229910001220 stainless steel Inorganic materials 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 229910052727 yttrium Inorganic materials 0.000 description 1
- VWQVUPCCIRVNHF-UHFFFAOYSA-N yttrium atom Chemical compound [Y] VWQVUPCCIRVNHF-UHFFFAOYSA-N 0.000 description 1
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- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66409—Unipolar field-effect transistors
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- One embodiment of the present invention relates to a semiconductor device and a method for manufacturing a semiconductor device.
- one embodiment of the present invention relates to a semiconductor device using an oxide semiconductor as a channel and a method for manufacturing the semiconductor device.
- Patent Documents 1 to 6 A semiconductor device using an oxide semiconductor for a channel has a simple structure and can be formed using a low-temperature process, like a semiconductor device using amorphous silicon for a channel. It is known that a semiconductor device using an oxide semiconductor for the channel has higher mobility than a semiconductor device using amorphous silicon for the channel.
- JP 2021-141338 Publication Japanese Patent Application Publication No. 2014-099601 JP 2021-153196 Publication Japanese Patent Application Publication No. 2018-006730 Japanese Patent Application Publication No. 2016-184771 JP 2021-108405 Publication
- an insulating layer formed under conditions containing more oxygen contains many defects. As a result of this, an abnormality in the characteristics of the semiconductor device or a characteristic variation in a reliability test occurs, which is thought to be caused by electrons being trapped in the defect. On the other hand, if an insulating layer with few defects is used, the amount of oxygen contained in the insulating layer cannot be increased. Therefore, oxygen cannot be sufficiently supplied from the insulating layer to the oxide semiconductor layer. As described above, there is a need to realize a structure that can repair oxygen vacancies formed in an oxide semiconductor layer while reducing defects in an insulating layer that cause variations in characteristics of a semiconductor device.
- One of the objectives of one embodiment of the present invention is to realize a semiconductor device with high reliability and mobility.
- a semiconductor device includes an oxide semiconductor layer provided on an insulating surface, a gate insulating layer provided on the oxide semiconductor layer, and a gate insulating layer provided on the oxide semiconductor layer.
- a gate electrode provided through the layers, the gate electrode has a titanium-containing layer and a conductive layer in order from the gate insulating layer side, and the gate insulating layer has a first region overlapping with the gate electrode; a second region that does not overlap with the gate electrode, and the thickness of the titanium-containing layer is 50% or less of the thickness in the first region.
- FIG. 1 is a cross-sectional view schematically showing a semiconductor device according to an embodiment of the present invention.
- 1A is an enlarged view of a part of the semiconductor device shown in FIG. 1A;
- FIG. 1 is a plan view showing an outline of a semiconductor device according to an embodiment of the present invention.
- FIG. 2 is a sequence diagram showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
- 1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
- 1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
- 1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
- 1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
- 1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
- 1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
- 1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
- 1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
- 1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
- FIG. 1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
- 1 is a cross-sectional view schematically showing a semiconductor device according to an embodiment of the present invention.
- 13A is an enlarged view of a part of the semiconductor device shown in FIG. 13A.
- FIG. FIG. 2 is a sequence diagram showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
- 1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
- 1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
- 1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
- 1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
- 1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
- 1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
- 1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
- 1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
- FIG. 3 is a cross-sectional view showing a method for manufacturing a semiconductor device according to a modification of an embodiment of the present invention.
- FIG. 1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
- 1 is a plan view showing an outline of a display device according to an embodiment of the present invention.
- FIG. 1 is a block diagram showing a circuit configuration of a display device according to an embodiment of the present invention.
- FIG. 1 is a circuit diagram showing a pixel circuit of a display device according to an embodiment of the present invention.
- 1 is a cross-sectional view showing an outline of a display device according to an embodiment of the present invention.
- FIG. 2 is a plan view of a pixel electrode and a common electrode of a display device according to an embodiment of the present invention.
- 1 is a circuit diagram showing a pixel circuit of a display device according to an embodiment of the present invention. 1 is a cross-sectional view showing an outline of a display device according to an embodiment of the present invention. 1 is a diagram showing electrical characteristics of a semiconductor device according to an embodiment of the present invention. 1 is a diagram showing electrical characteristics of a semiconductor device according to an embodiment of the present invention. 1 is a diagram showing electrical characteristics of a semiconductor device according to an embodiment of the present invention. 1 is a diagram showing electrical characteristics of a semiconductor device according to an embodiment of the present invention. 1 is a diagram showing electrical characteristics of a semiconductor device according to an embodiment of the present invention. 1 is a diagram showing electrical characteristics of a semiconductor device according to an embodiment of the present invention. 1 is a diagram showing electrical characteristics of a semiconductor device according to an embodiment of the present invention. FIG.
- FIG. 3 is a diagram showing in-plane variations in threshold voltage of a semiconductor device according to an embodiment of the present invention.
- 1 is a diagram showing electrical characteristics of a semiconductor device according to an embodiment of the present invention.
- 1 is a diagram showing electrical characteristics of a semiconductor device according to an embodiment of the present invention.
- 1 is a diagram showing electrical characteristics of a semiconductor device according to an embodiment of the present invention.
- FIG. 3 is a diagram showing the relationship between the thickness of a first region of a gate insulating layer and the threshold voltage of a semiconductor device according to an embodiment of the present invention.
- semiconductor device refers to any device that can function by utilizing semiconductor characteristics. Transistors and semiconductor circuits are one form of semiconductor devices.
- the semiconductor device in the embodiments described below may be, for example, a display device, an integrated circuit (IC) such as a microprocessor (Micro-Processing Unit: MPU), or a transistor used in a memory circuit.
- IC integrated circuit
- MPU Micro-Processing Unit
- Display device refers to a structure that displays images using an electro-optic layer.
- the term display device may refer to a display panel that includes an electro-optic layer, or may refer to a structure in which display cells are equipped with other optical components (e.g., polarizing components, backlights, touch panels, etc.).
- the "electro-optic layer” may include a liquid crystal layer, an electroluminescent (EL) layer, an electrochromic (EC) layer, and an electrophoretic layer, unless a technical contradiction arises. Therefore, the embodiments to be described later will be explained by exemplifying a liquid crystal display device including a liquid crystal layer and an organic EL display device including an organic EL layer as display devices. It can be applied to a display device including an optical layer.
- the direction from the substrate toward the oxide semiconductor layer is referred to as upward. Conversely, the direction from the oxide semiconductor layer toward the substrate is referred to as downward or downward.
- the terms “upper” and “lower” are used in the description; however, for example, the substrate and the oxide semiconductor layer may be arranged so that the vertical relationship between the substrate and the oxide semiconductor layer is different from that shown in the drawings.
- the expression “an oxide semiconductor layer on a substrate” merely explains the vertical relationship between the substrate and the oxide semiconductor layer as described above; Other members may also be arranged.
- Upper or lower refers to the stacking order in a structure in which multiple layers are stacked, and when expressed as a pixel electrode above a transistor, it means a positional relationship in which the transistor and pixel electrode do not overlap in plan view. It's okay. On the other hand, when expressed as a pixel electrode vertically above a transistor, it means a positional relationship in which the transistor and the pixel electrode overlap in plan view.
- ⁇ includes A, B or C
- ⁇ includes any one of A, B and C
- ⁇ includes one selected from the group consisting of A, B and C
- ⁇ includes multiple combinations of A to C, unless otherwise specified.
- these expressions do not exclude cases where ⁇ includes other elements.
- FIG. 1A is a cross-sectional view schematically showing a semiconductor device according to an embodiment of the present invention.
- FIG. 1B is an enlarged view of a portion of the semiconductor device shown in FIG. 1A.
- FIG. 2 is a plan view showing an outline of a semiconductor device according to an embodiment of the present invention.
- the semiconductor device 10 is provided above the substrate 100.
- the semiconductor device 10 includes a gate electrode 105, gate insulating layers 110 and 120, an oxide semiconductor layer 140, a gate insulating layer 150, a gate electrode 160, insulating layers 170 and 180, a source electrode 201, and a drain electrode 203.
- the source electrode 201 and the drain electrode 203 are not particularly distinguished, they may be collectively referred to as the source/drain electrode 200.
- the gate electrode 105 is provided on the substrate 100.
- Gate insulating layer 110 and gate insulating layer 120 are provided on substrate 100 and gate electrode 105.
- the oxide semiconductor layer 140 is provided on the gate insulating layer 120.
- the oxide semiconductor layer 140 is in contact with the gate insulating layer 120.
- the surface in contact with the gate insulating layer 120 is referred to as a lower surface 142.
- the gate electrode 160 faces the oxide semiconductor layer 140.
- Gate insulating layer 150 is provided between oxide semiconductor layer 140 and gate electrode 160.
- the gate insulating layer 150 is in contact with the oxide semiconductor layer 140.
- the surface in contact with the gate insulating layer 150 is referred to as an upper surface 141.
- the surface between the upper surface 141 and the lower surface 142 is referred to as a side surface 143.
- Insulating layers 170 and 180 are provided on gate insulating layer 150 and gate electrode 160. Openings 171 and 173 reaching the oxide semiconductor layer 140 are provided in the insulating layers 170 and 180.
- Source electrode 201 is provided inside opening 171 .
- the source electrode 201 is in contact with the oxide semiconductor layer 140 at the bottom of the opening 171.
- Drain electrode 203 is provided inside opening 173.
- the drain electrode 203 is in contact with the oxide semiconductor layer 140 at the bottom of the opening 173.
- the gate electrode 105 has a function as a bottom gate of the semiconductor device 10 and a function as a light shielding film for the oxide semiconductor layer 140.
- the gate insulating layer 110 has a function as a barrier film that blocks impurities that diffuse from the substrate 100 toward the oxide semiconductor layer 140.
- the gate insulating layers 110 and 120 have a function as a gate insulating layer for the bottom gate.
- the oxide semiconductor layer 140 is divided into a source region S, a drain region D, and a channel region CH.
- the channel region CH is a region of the oxide semiconductor layer 140 that is vertically below the gate electrode 160.
- the source region S is a region of the oxide semiconductor layer 140 that does not overlap with the gate electrode 160 and is a region closer to the source electrode 201 than the channel region CH.
- the drain region D is a region of the oxide semiconductor layer 140 that does not overlap with the gate electrode 160 and is a region closer to the drain electrode 203 than the channel region CH.
- the oxide semiconductor layer 140 in the channel region CH has physical properties as a semiconductor.
- the oxide semiconductor layer 140 in the source region S and drain region D has physical properties as a conductor.
- the gate electrode 160 has a function as a light shielding film for the top gate of the semiconductor device 10 and the oxide semiconductor layer 140.
- the gate insulating layer 150 has a function as a gate insulating layer for the top gate, and has a function of releasing oxygen through heat treatment in the manufacturing process.
- the insulating layers 170 and 180 have a function of insulating the gate electrode 160 and the source/drain electrode 200 and reducing the parasitic capacitance between them.
- the operation of the semiconductor device 10 is mainly controlled by the voltage supplied to the gate electrode 160. An auxiliary voltage is supplied to the gate electrode 105.
- the gate electrode 105 when the gate electrode 105 is simply used as a light shielding film, a specific voltage may not be supplied to the gate electrode 105 and the gate electrode 105 may be in a floating state. In other words, the gate electrode 105 may simply be called a "light shielding film".
- molybdenum tungsten for example, has been used as a gate wiring (gate electrode).
- a transistor in which a molybdenum tungsten layer is used as a gate wiring has a problem in that the transistor becomes normally-on, in which the drain current Id starts flowing when the gate voltage Vg is lower than 0V.
- oxygen contained in the gate insulating layer moves to the molybdenum tungsten layer and is not supplied to the oxide semiconductor layer. Therefore, oxygen vacancies contained in the oxide semiconductor layer cannot be sufficiently repaired, so that the electrical characteristics of the transistor become normally-on.
- the gate wiring by providing a titanium layer under the molybdenum tungsten layer and forming a stacked structure of the titanium layer and the molybdenum tungsten layer, it is possible to suppress the transistor from normally on.
- the titanium layer suppresses hydrogen and oxygen contained in the gate insulating layer 150 from moving to the conductive layer 164 through the titanium layer during heat treatment in the transistor manufacturing process.
- the etching rate of the titanium layer is slower than the etching rate of the molybdenum tungsten layer. Therefore, if the thickness of the titanium layer is thick, the dry etching process time becomes longer, which causes in-plane variations in the line width of the gate wiring.
- the gate insulating layer is removed by over-etching, resulting in in-plane variations in the thickness of the gate insulating layer.
- the influence of in-plane variations becomes large.
- the titanium layer is thin, oxygen contained in the gate insulating layer 150 cannot be blocked and reacts with the conductive layer 164.
- the electrical characteristics of the semiconductor device become normally-on, and variations in the electrical characteristics become large. These factors cause a problem in that the electrical characteristics of the transistor vary within the plane of the substrate.
- a short channel transistor in a transistor in which an oxide semiconductor is used for the channel, can be formed by controlling the channel length by forming the source region and drain region by ion implantation using the gate wiring as a mask. I can do it.
- the thickness of the gate insulating layer is as thin as about 100 nm. Therefore, most ion implanters are designed to perform implantation at an accelerated rate assuming that the gate insulating layer has a thickness of about 100 nm.
- the thickness of the gate insulating layer In order to form the source region and drain region of a transistor in which an oxide semiconductor is used for the channel using such an ion implantation device, the thickness of the gate insulating layer needs to be about 100 nm. However, in a transistor in which an oxide semiconductor is used for a channel, when the thickness of the gate insulating layer is about 100 nm, oxygen vacancies contained in the oxide semiconductor layer cannot be sufficiently repaired. This is because the amount of oxygen contained in the gate insulating layer is insufficient. This causes a problem in that the electrical characteristics of the transistor tend to be normally on. Since it is necessary to ensure the amount of oxygen depending on the thickness of the gate insulating layer, it is difficult to reduce the thickness of the gate insulating layer.
- a semiconductor device having normally-off electrical characteristics is provided. Further, a semiconductor device is provided in which variations in electrical characteristics are suppressed within the plane of the substrate.
- the gate electrode 160 includes a titanium-containing layer 162 and a conductive layer 164 in this order from the gate insulating layer 150 side.
- the titanium-containing layer 162 is a layer containing titanium as a main component, and includes, for example, titanium, titanium nitride, or titanium oxide. Further, the titanium-containing layer 162 may include at least one of nitrogen and oxygen in the titanium layer. Further, the titanium-containing layer 162 may have a laminated structure of a titanium layer and a nitrogen-containing titanium layer in which nitrogen is added to the titanium layer.
- the titanium-containing layer 162 may have a laminated structure of a titanium layer and an oxygen-containing titanium layer in which oxygen is added to the titanium layer. Furthermore, a titanium layer containing at least one of an oxidized region and a nitrided region may be used as the titanium-containing layer 162. As the conductive layer 164, molybdenum, tungsten, or molybdenum tungsten is used.
- the gate insulating layer 150 has a region that overlaps with the gate electrode 160 (referred to as a first region 152) and a region that does not overlap with the gate electrode 160 (also referred to as a second region 154).
- the region that overlaps with the gate electrode 160 is a region that overlaps with the channel region CH of the oxide semiconductor layer 140.
- the region that does not overlap with the gate electrode 160 includes a region that overlaps with the source region S and drain region D of the oxide semiconductor layer 140 and a region that contacts the gate insulating layer 120.
- the thickness T1 of the first region 152 is different from the thickness T2 of the second region 154.
- the thickness T1 of the first region 152 is the thickness when the gate insulating layer 150 is formed in the manufacturing process.
- the thickness T2 of the second region 154 is the thickness formed by dry etching when forming the gate electrode 160.
- the thickness of the titanium-containing layer 162 influences the amount (thickness) of the gate insulating layer 150 removed. Therefore, the thickness T3 of the titanium-containing layer 162 is preferably 50% or less of the thickness T1 in the first region 152. Preferably, the thickness T3 is 20% or more and 30% or less of the thickness T1. For example, the thickness T3 of the titanium-containing layer 162 is preferably 25 nm or more and 50 nm or less. Note that when the titanium-containing layer 162 is not provided (that is, when the thickness of the titanium-containing layer 162 is 0 nm), the electrical characteristics of the transistor become normally-on.
- the thickness T3 of the titanium-containing layer 162 is less than 25 nm, hydrogen and oxygen contained in the gate insulating layer 150 move to the conductive layer 164 through the titanium-containing layer during heat treatment in the semiconductor device manufacturing process. As a result, even oxygen that should be supplied to the oxide semiconductor layer 140 moves to the conductive layer 164, so that oxygen vacancies in the oxide semiconductor layer 140 may not be sufficiently repaired. Therefore, if the thickness T3 of the titanium-containing layer 162 is at least 25 nm or more, oxygen contained in the gate insulating layer 150 can be prevented from moving to the conductive layer 164 through the titanium-containing layer during heat treatment in the semiconductor device manufacturing process. Can be suppressed. Thereby, oxygen contained in the gate insulating layer 150 is supplied to the oxide semiconductor layer 140 during heat treatment, so that oxygen vacancies in the oxide semiconductor layer 140 can be repaired. Therefore, it is possible to prevent the transistor from being normally on.
- the thickness T3 of the titanium-containing layer 162 is 50 nm or more, the dry etching process time will be longer when forming the gate electrode 160, resulting in variations in the line width of the gate wiring. Furthermore, the gate insulating layer is removed by over-etching, resulting in variations in the thickness of the gate insulating layer. These factors cause variations in the electrical characteristics of transistors within the plane of the substrate.
- the thickness T3 of the titanium-containing layer 162 is 50% or less of the thickness T1 of the first region of the gate insulating layer 150, preferably 20% or more and 30% or less.
- the thickness T3 of the titanium-containing layer 162 is, for example, 25 nm or more and 50 nm or less.
- the thickness of the first region T1 of the gate insulating layer 150 is preferably 100 nm or more and 125 nm or less.
- the thickness T3 of the titanium-containing layer 162 is preferably 25% or more and less than 70% of the thickness T2 of the second region 154.
- the thickness T2 of the second region 154 of the gate insulating layer 150 is preferably 75 nm or more and 100 nm or less. If the thickness of the first region T1 of the gate insulating layer 150 is less than 100 nm, the electrical characteristics of the semiconductor device will become normally-on.
- an ion implantation device is used when forming the source region S and drain region D in the oxide semiconductor layer 140.
- the thickness T2 of the second region 154 exceeds 100 nm, impurities may not reach the oxide semiconductor layer 140.
- the impurities added to the source region S and the drain region D will be uneven, resulting in uneven electrical resistance. This causes in-plane variations in the electrical characteristics of the transistor.
- the thickness T2 of the second region 154 of the gate insulating layer 150 is determined by the amount removed by over-etching when forming the gate electrode 160.
- the thickness T2 of the second region 154 of the gate insulating layer 150 is preferably 75 nm or more and 100 nm or less. As will be described later, in one embodiment of the present invention, even if the thickness of the gate insulating layer 150 is greater than or equal to 100 nm and less than or equal to 125 nm, the electrical characteristics of the transistor can be prevented from becoming normally-on.
- the semiconductor device 10 may be a bottom-gate transistor in which the gate electrode is provided only below the oxide semiconductor layer, or a top-gate transistor in which the gate electrode is provided only above the oxide semiconductor layer. good.
- the above configuration is just one embodiment, and the present invention is not limited to the above configuration.
- the width of the gate electrode 105 is larger than the width of the gate electrode 160 in the D1 direction.
- the D1 direction is a direction that connects the source electrode 201 and the drain electrode 203, and is a direction that indicates the channel length L of the semiconductor device 10.
- the length in the D1 direction of the region where the oxide semiconductor layer 140 and the gate electrode 160 overlap (channel region CH) is the channel length L
- the width of the channel region CH in the D2 direction is the channel width W. be.
- Gate insulating layer 150 may be patterned.
- the gate insulating layer 150 may be patterned to expose the oxide semiconductor layer 140 in the source region S and drain region D. That is, the gate insulating layer 150 in the source region S and drain region D may be removed, and the oxide semiconductor layer 140 and the insulating layer 170 may be in contact with each other in these regions.
- FIG. 2 illustrates a configuration in which the source/drain electrode 200 does not overlap the gate electrode 105 and the gate electrode 160 in plan view
- the configuration is not limited to this.
- the source/drain electrode 200 may overlap with at least one of the gate electrode 105 and the gate electrode 160.
- the above configuration is just one embodiment, and the present invention is not limited to the above configuration.
- a rigid substrate having light-transmitting properties is used, such as a glass substrate, a quartz substrate, or a sapphire substrate.
- a substrate containing resin such as a polyimide substrate, an acrylic substrate, a siloxane substrate, a fluororesin substrate, etc.
- impurities may be introduced into the resin in order to improve the heat resistance of the substrate 100.
- the substrate 100 does not need to be transparent, so impurities that deteriorate the transparency of the substrate 100 may be used.
- the substrate 100 may be a semiconductor substrate such as a silicon substrate, a silicon carbide substrate, a compound semiconductor substrate, or a conductive substrate such as a stainless steel substrate. A substrate without this is used.
- General metal materials are used for the gate electrode 105 and the source/drain electrodes 200.
- these materials include aluminum (Al), titanium (Ti), chromium (Cr), cobalt (Co), nickel (Ni), molybdenum (Mo), hafnium (Hf), tantalum (Ta), and tungsten. (W), bismuth (Bi), silver (Ag), copper (Cu), alloys thereof, or compounds thereof.
- the above materials may be used in a single layer or in a stacked layer.
- a stacked structure of a titanium-containing layer 162 and a conductive layer 164 is used as the gate electrode 160.
- the materials used for the titanium-containing layer 162 and the conductive layer 164 are as described above.
- a general insulating material is used for the gate insulating layers 110 and 120 and the insulating layers 170 and 180.
- these insulating layers include silicon oxide (SiO x ), silicon oxynitride (SiO x N y ), silicon nitride (SiN x ), silicon nitride oxide (SiN x O y ), aluminum oxide (AlO x ), and silicon oxide.
- Inorganic insulating layers such as aluminum nitride (AlO x N y ), aluminum nitride oxide (AlN x O y ), and aluminum nitride (AlN x ) are used.
- an insulating layer containing oxygen among the above insulating layers is used.
- an inorganic insulating layer such as silicon oxide (SiO x ), silicon oxynitride (SiO x N y ), aluminum oxide (AlO x ), aluminum oxynitride (AlO x N y ) is used.
- the gate insulating layer 120 an insulating layer having a function of releasing oxygen through heat treatment is used.
- the temperature of the heat treatment at which the gate insulating layer 120 releases oxygen is, for example, 600° C. or less, 500° C. or less, 450° C. or less, or 400° C. or less. That is, for example, when a glass substrate is used as the substrate 100, the gate insulating layer 120 releases oxygen at the heat treatment temperature performed in the manufacturing process of the semiconductor device 10.
- the gate insulating layer 150 an insulating layer with few defects is used.
- the gate insulating layer The oxygen composition ratio in No. 150 is closer to the stoichiometric ratio for the insulating layer than the oxygen composition ratio in the other insulating layer.
- silicon oxide ( SiOx ) is used for each of the gate insulating layer 150 and the insulating layer 180
- the composition ratio of oxygen in the silicon oxide used as the gate insulating layer 150 is the same as that of the oxide used as the insulating layer 180.
- a layer in which no defects are observed when evaluated by electron spin resonance (ESR) may be used as the gate insulating layer 150.
- SiO x N y and AlO x N y are silicon compounds and aluminum compounds containing nitrogen (N) in a smaller proportion (x>y) than oxygen (O).
- SiN x O y and AlN x O y are silicon and aluminum compounds containing a smaller proportion of oxygen than nitrogen (x>y).
- a metal oxide containing aluminum as a main component is used as the metal oxide layer 190 (also referred to as metal oxide) used in the manufacturing process.
- an inorganic insulating layer such as aluminum oxide (AlO x ), aluminum oxynitride (AlO x N y ), aluminum nitride oxide (AlN x O y ), or aluminum nitride (AlN x ) is used.
- AlO x aluminum oxide
- AlO x N y aluminum oxynitride oxide
- AlN x O y aluminum nitride oxide
- AlN x aluminum nitride
- a metal oxide layer containing aluminum as a main component means that the proportion of aluminum contained in the metal oxide layer 190 is 1% or more of the entire metal oxide layer 190.
- the proportion of aluminum contained in the metal oxide layer 190 may be 5% or more and 70% or less, 10% or more and 60% or less, or 30% or more and 50% or less of the entire metal oxide layer
- the oxide semiconductor layer 140 a metal oxide having semiconductor characteristics is used.
- an oxide semiconductor containing two or more metals including indium (In) is used as the oxide semiconductor layer 140.
- the ratio of indium to the entire oxide semiconductor layer 140 is 50% or more.
- at least one of gallium (Ga), zinc (Zn), aluminum (Al), hafnium (Hf), yttrium (Y), zirconia (Zr), or lanthanoid is used for the oxide semiconductor layer 140. .
- Elements other than the above may be used for the oxide semiconductor layer 140.
- the oxide semiconductor layer 140 may be amorphous or crystalline.
- the oxide semiconductor layer 140 may be a mixed phase of amorphous and crystal. As described below, oxygen vacancies are likely to be formed in the oxide semiconductor layer 140 in which the ratio of indium is 50% or more. Oxygen vacancies are less likely to be formed in a crystalline oxide semiconductor than in an amorphous oxide semiconductor. Therefore, the oxide semiconductor layer 140 as described above is preferably crystalline.
- FIG. 3 is a sequence diagram showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
- 4 to 12 are cross-sectional views showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
- a gate electrode 105 is formed as a bottom gate on the substrate 100, and gate insulating layers 110 and 120 are formed on the gate electrode 105.
- GI/GE formation For example, silicon nitride is formed as the gate insulating layer 110.
- silicon oxide is formed as the gate insulating layer 120.
- the gate insulating layers 110 and 120 are formed by a CVD (Chemical Vapor Deposition) method.
- the gate insulating layer 110 can block impurities that diffuse toward the oxide semiconductor layer 140 from the substrate 100 side, for example.
- the silicon oxide used as the gate insulating layer 120 is silicon oxide that has a physical property of releasing oxygen through heat treatment.
- an oxide semiconductor layer 140 is formed on the gate insulating layer 120 ("OS film formation" in step S3002 in FIG. 3). Regarding this step, the oxide semiconductor layer 140 is sometimes formed over the substrate 100.
- the oxide semiconductor layer 140 is formed by sputtering or atomic layer deposition (ALD).
- the thickness of the oxide semiconductor layer 140 is 10 nm or more and 100 nm or less, 15 nm or more and 70 nm or less, or 20 nm or more and 40 nm or less.
- an oxide containing indium (In) and gallium (Ga) is used as the oxide semiconductor layer 140.
- the oxide semiconductor layer 140 before heat treatment (OS annealing) described below is amorphous.
- the oxide semiconductor layer 140 may be an oxide containing indium (In), gallium (Ga), and zinc (Zn), so-called IGZO.
- the oxide semiconductor layer 140 after film formation and before OS annealing is preferably in an amorphous state (a state in which the crystalline component of the oxide semiconductor is small).
- the conditions for forming the oxide semiconductor layer 140 are preferably such that the oxide semiconductor layer 140 immediately after being formed does not crystallize as much as possible.
- the oxide semiconductor layer 140 is formed by a sputtering method, the oxide semiconductor layer 140 is formed while the temperature of the object to be formed (the substrate 100 and the structure formed thereon) is controlled. Filmed.
- the temperature of the object to be film-formed increases with the film-forming process.
- microcrystals are included in the oxide semiconductor layer 140 immediately after film-forming. The microcrystals inhibit crystallization during subsequent OS annealing.
- film formation may be performed while cooling the object to be film-formed.
- the temperature of the film-forming surface of the film-forming object (hereinafter referred to as "film-forming temperature”) is 100°C or lower, 70°C or lower, 50°C or lower, or 30°C or lower.
- the object may be cooled from the surface opposite to the surface on which the film is to be formed.
- the oxide semiconductor layer 140 containing few crystal components can be formed immediately after the film formation.
- a pattern of the oxide semiconductor layer 140 is formed ("OS pattern formation" in step S3003 in FIG. 3).
- a resist mask is formed over the oxide semiconductor layer 140, and the oxide semiconductor layer 140 is etched using the resist mask.
- Wet etching may be used to etch the oxide semiconductor layer 140, or dry etching may be used.
- etching may be performed using an acidic etchant.
- oxalic acid or hydrofluoric acid may be used as the etchant.
- oxide semiconductor layer 140 After patterning the oxide semiconductor layer 140, heat treatment (OS annealing) is performed on the oxide semiconductor layer 140 ("OS annealing" in step S3004 in FIG. 3). In this embodiment, the oxide semiconductor layer 140 is crystallized by this OS annealing.
- a gate insulating layer 150 is formed on the oxide semiconductor layer 140 ("GI formation" in step S3005 in FIG. 3).
- silicon oxide is formed as the gate insulating layer 150.
- Gate insulating layer 150 is formed by a CVD method.
- the gate insulating layer 150 may be formed at a film forming temperature of 350° C. or higher.
- the thickness of the gate insulating layer 150 is 100 nm or more and 125 nm or less.
- the thickness of the gate insulating layer 150 corresponds to the thickness T1 of the first region 152.
- silicon oxide is used as the gate insulating layer.
- a process of implanting oxygen into a part of the gate insulating layer 150 may be performed.
- the gate insulating layer 150 is sometimes referred to as a "first insulating layer.”
- a metal oxide layer 190 is formed on the gate insulating layer 150 (“AlOx film formation” in step S3006 in FIG. 3).
- Metal oxide layer 190 is formed by a sputtering method. The deposition of metal oxide layer 190 implants oxygen into gate insulating layer 150 .
- the thickness of the metal oxide layer 190 is 5 nm or more and 100 nm or less, 5 nm or more and 50 nm or less, 5 nm or more and 30 nm or less, or 7 nm or more and 15 nm or less.
- aluminum oxide is used as the metal oxide layer 190.
- Aluminum oxide has high gas barrier properties.
- aluminum oxide used as the metal oxide layer 190 suppresses outward diffusion of oxygen implanted into the gate insulating layer 150 during the formation of the metal oxide layer 190.
- the process gas used in sputtering remains in the metal oxide layer 190.
- Ar may remain in the metal oxide layer 190.
- the remaining Ar can be detected by SIMS (Secondary Ion Mass Spectrometry) analysis of the metal oxide layer 190.
- the metal oxide layer 190 is etched (removed) ("AlOx removal" in step S3008 in FIG. 3).
- Wet etching or dry etching may be used to etch the metal oxide layer 190.
- DHF diluted hydrofluoric acid
- the metal oxide layer 190 formed on the entire surface is removed.
- the removal of the metal oxide layer 190 is performed without using a mask.
- the etching removes all of the metal oxide layer 190 in the region overlapping with the oxide semiconductor layer 140 formed in one pattern, at least in plan view.
- a gate electrode 160 is formed on the gate insulating layer 150 ("GE formation" in step S3009 in FIG. 3).
- a titanium-containing layer 162 and a conductive layer 164 are sequentially formed.
- the titanium-containing layer 162, the conductive layer 164, and the gate electrode 160 are formed by sputtering or atomic layer deposition.
- the gate electrode 160 preferably has a stacked structure of the titanium-containing layer 162 and the conductive layer 164.
- the thickness of the titanium-containing layer 162 is 25 nm or more and 50 nm or less.
- the thickness of the conductive layer 164 is 100 nm or more and 400 nm or less.
- the titanium-containing layer 162 has a stacked structure of a titanium layer and a nitrogen-containing titanium layer in which nitrogen is added to the titanium layer
- nitrogen may be implanted into the titanium layer using an ion implantation device.
- a nitrogen-containing titanium layer may be formed by using nitrogen gas when forming the titanium layer by sputtering. For example, within a range in which the titanium layer has a thickness of 25 nm or more and 50 nm or less, a few nm from the surface may be a region doped with nitrogen.
- the titanium-containing layer 162 and the conductive layer 164 are patterned through a photolithography process.
- the titanium-containing layer 162 and the conductive layer 164 are processed by dry etching.
- the etching rate of titanium-containing layer 162 is slower than the etching rate of conductive layer 164.
- the thickness of the titanium-containing layer 162 is 25 nm or more and 50 nm or less. Therefore, in-plane variations in the line width of the gate electrode 160 within the substrate plane can be suppressed. Furthermore, in-plane variation in the amount removed in the second region 154 of the gate insulating layer 150 can be suppressed.
- the thickness T2 of the second region 154 is set to be 75 nm or more and 100 nm or less. Further, considering the relationship between the thickness T3 of the titanium-containing layer 162 and the thickness of the gate insulating layer 150, the thickness T3 of the titanium-containing layer 162 is 25% or more and less than 70% of the thickness T2 of the second region 154. It is preferable that there be. As described above, the gate electrode 160 is formed so as to be in contact with the gate insulating layer 150 exposed by removing the metal oxide layer 190.
- the resistance of the source region S and drain region D of the oxide semiconductor layer 140 is reduced (“SD resistance reduction” in step S3010 in FIG. 3).
- impurities are implanted into the oxide semiconductor layer 140 from the gate electrode 160 side through the gate insulating layer 150 by ion implantation.
- argon (Ar), phosphorus (P), and boron (B) are implanted into the oxide semiconductor layer 140 by ion implantation.
- Oxygen vacancies are formed in the oxide semiconductor layer 140 by ion implantation, so that the resistance of the oxide semiconductor layer 140 is reduced. Since the gate electrode 160 is provided above the oxide semiconductor layer 140 functioning as the channel region CH of the semiconductor device 10, impurities are not implanted into the oxide semiconductor layer 140 in the channel region CH.
- the second region 154 of the gate insulating layer 150 has a thickness T2 of 75 nm or more and 100 nm or less. Within this range, the impurity can be uniformly added within the substrate surface in order to satisfy the acceleration conditions of the ion implanter. Further, when the thickness T2 of the second region 154 exceeds 100 nm, this is equivalent to effectively increasing the thickness of the gate insulating layer 150 in the region where the oxide semiconductor layer 140 overlaps the tapered portion of the gate electrode 105. becomes.
- FIG. 10B is an enlarged view of a part of the semiconductor device shown in FIG. 10A. Specifically, FIG. 10B is an enlarged view of the vicinity of the gate electrode 105.
- Gate electrode 105 includes an upper surface 105a and a tapered portion 105b.
- the thickness of the second region 154 is the thickness T2.
- the thickness of the region where the oxide semiconductor layer 140 overlaps with the tapered portion 105b is the thickness T4, which is thicker than the thickness T2.
- the impurity 145 can be uniformly added to the source region S and drain region D of the oxide semiconductor layer 140 as long as the thickness T4 is 125 nm or less. If the thickness T4 exceeds 125 nm, the acceleration conditions of the ion implanter may not be satisfied. In the region of the oxide semiconductor layer 140 that overlaps with the tapered portion 105b, the impurity 145 may not be added sufficiently. As a result, the resistances of the source region S and drain region D may become non-uniform within the substrate surface. Furthermore, if there is in-plane variation in the amount of removed gate insulating layer 150 during dry etching of gate electrode 160, this tendency will become more pronounced.
- insulating layers 170 and 180 are formed as interlayer films on the gate insulating layer 150 and the gate electrode 160 ("interlayer film formation" in step S3011 in FIG. 3).
- the insulating layers 170 and 180 are formed by CVD.
- silicon nitride is formed as the insulating layer 170
- silicon oxide is formed as the insulating layer 180.
- the materials used for the insulating layers 170 and 180 are not limited to those described above.
- the thickness of the insulating layer 170 is 50 nm or more and 500 nm or less.
- the thickness of the insulating layer 180 is 50 nm or more and 500 nm or less.
- openings 171 and 173 are formed in the gate insulating layer 150 and the insulating layers 170 and 180 ("contact opening” in step S3012 in FIG. 3).
- the oxide semiconductor layer 140 in the source region S is exposed through the opening 171.
- the oxide semiconductor layer 140 in the drain region D is exposed through the opening 173.
- the semiconductor shown in FIG. 1A is formed.
- the device 10 is completed.
- the mobility is 30 [cm 2 / Electrical characteristics of 35 [cm 2 /Vs] or more, or 40 [cm 2 /Vs] or more can be obtained.
- the mobility in this embodiment is the field effect mobility in the saturation region of the semiconductor device 10.
- the mobility is determined by the potential difference (Vd) between the source electrode and the drain electrode being the value obtained by subtracting the threshold voltage (Vth) of the semiconductor device 10 from the voltage (Vg) supplied to the gate electrode ( Vg ⁇ Vth) means the maximum value of field effect mobility in a region larger than Vg ⁇ Vth).
- the metal oxide layer 190 is formed and oxidation annealing is performed.
- the oxygen can be efficiently supplied to the oxide semiconductor layer 140, and oxygen vacancies can be sufficiently repaired. Therefore, even if the thickness T1 of the first region 152 of the gate insulating layer 150 is 100 nm or more and 125 nm or less, and the thickness T2 of the second region 154 is 75 nm or more and 100 nm or less, the electrical characteristics of the transistor are normal. This can prevent it from turning on.
- FIGS. 13A to 24 A semiconductor device according to an embodiment of the present invention will be described using FIGS. 13A to 24.
- the configuration of the semiconductor device 10 according to the present embodiment is similar to that of the semiconductor device 10 according to the first embodiment, but a metal oxide layer 130 (also known as a metal oxide) is formed between the gate insulating layer 120 and the oxide semiconductor layer 140.
- the semiconductor device 10 is different from the semiconductor device 10 of the first embodiment in that the semiconductor device 10 is provided with the following. In the following description, descriptions of configurations similar to those of the first embodiment will be omitted, and differences from the first embodiment will be mainly described.
- FIG. 13A is a cross-sectional view schematically showing a semiconductor device according to an embodiment of the present invention.
- FIG. 13B is an enlarged view of a portion of the semiconductor device shown in FIG. 13A.
- the semiconductor device 10 includes a gate electrode 105, gate insulating layers 110 and 120, a metal oxide layer 130, an oxide semiconductor layer 140, a gate insulating layer 150, a gate electrode 160, insulating layers 170 and 180, and a source. It includes an electrode 201 and a drain electrode 203.
- the metal oxide layer 130 is provided on the gate insulating layer 120. Metal oxide layer 130 is in contact with gate insulating layer 120.
- the oxide semiconductor layer 140 is provided on the metal oxide layer 130.
- the oxide semiconductor layer 140 is in contact with the metal oxide layer 130.
- the surface in contact with the metal oxide layer 130 is referred to as a lower surface 142.
- the end of the metal oxide layer 130 substantially coincides with the end of the oxide semiconductor layer 140.
- no semiconductor layer or oxide semiconductor layer is provided between the metal oxide layer 130 and the substrate 100.
- a metal oxide layer is provided below the oxide semiconductor layer 140 and in contact with it.
- FIGS. 13A and 13B illustrate a configuration in which the metal oxide layer 130 is in contact with the gate insulating layer 120 and the oxide semiconductor layer 140 is in contact with the metal oxide layer 130, the present invention is not limited to this configuration.
- Other layers may be provided between the gate insulating layer 120 and the metal oxide layer 130.
- Another layer may be provided between the metal oxide layer 130 and the oxide semiconductor layer 140.
- the sidewalls of the metal oxide layer 130 and the sidewalls of the oxide semiconductor layer 140 are aligned on a straight line, but the configuration is not limited to this.
- the angle of the sidewall of the metal oxide layer 130 with respect to the main surface of the substrate 100 may be different from the angle of the sidewall of the oxide semiconductor layer 140.
- the cross-sectional shape of the sidewall of at least one of the metal oxide layer 130 and the oxide semiconductor layer 140 may be curved.
- the metal oxide layer 130 is a layer containing a metal oxide mainly composed of aluminum, and has a function as a gas barrier film that blocks gases such as oxygen and hydrogen.
- the same material as the metal oxide layer 190 is used as the metal oxide layer 130.
- the material of the metal oxide layer 130 may be the same as or different from the material of the metal oxide layer 190.
- the thickness T1 of the first region 152 is different from the thickness T2 of the second region 154.
- the thickness T1 of the first region 152 is the thickness when the gate insulating layer 150 is formed in the manufacturing process.
- the thickness T2 of the second region 154 is the thickness formed by dry etching when forming the gate electrode 160.
- the planar shape of the semiconductor device 10 is the same as that in FIG. 2, so it is not shown, but in plan view, the planar pattern of the metal oxide layer 130 is substantially the same as the planar pattern of the oxide semiconductor layer 140.
- the lower surface 142 of the oxide semiconductor layer 140 is covered with the metal oxide layer 130.
- the entire lower surface 142 of the oxide semiconductor layer 140 is covered with the metal oxide layer 130.
- the present embodiment illustrates a configuration in which the entire lower surface 142 of the oxide semiconductor layer 140 is covered with the metal oxide layer 130
- the present invention is not limited to this configuration.
- a portion of the lower surface 142 of the oxide semiconductor layer 140 does not need to be in contact with the metal oxide layer 130.
- the entire lower surface 142 of the oxide semiconductor layer 140 in the channel region CH is covered with the metal oxide layer 130, and all or part of the lower surface 142 of the oxide semiconductor layer 140 in the source region S and the drain region D is covered with the metal oxide layer. 130 may not be covered. That is, all or part of the lower surface 142 of the oxide semiconductor layer 140 in the source region S and drain region D does not need to be in contact with the metal oxide layer 130.
- a part of the lower surface 142 of the oxide semiconductor layer 140 in the channel region CH is not covered with the metal oxide layer 130, and the other part of the lower surface 142 is in contact with the metal oxide layer 130. Good too.
- the semiconductor device 10 with high mobility is realized.
- oxygen contained in the oxide semiconductor layer 140 is easily reduced, so oxygen vacancies are easily formed in the oxide semiconductor layer 140.
- the oxide semiconductor layer 140 for example, the gate insulating layers 110 and 120
- hydrogen is released from layers provided closer to the substrate 100 than the oxide semiconductor layer 140 (for example, the gate insulating layers 110 and 120) in the heat treatment step of the manufacturing process.
- the oxide semiconductor layer 140 oxygen vacancies occur in the oxide semiconductor layer 140.
- the occurrence of oxygen vacancies is more pronounced as the pattern size of the oxide semiconductor layer 140 becomes larger.
- the upper surface 141 of the oxide semiconductor layer 140 is affected by a process after the oxide semiconductor layer 140 is formed (for example, a patterning process or an etching process).
- the lower surface 142 of the oxide semiconductor layer 140 is not affected as described above.
- the number of oxygen vacancies formed near the top surface 141 of the oxide semiconductor layer 140 is greater than the number of oxygen vacancies formed near the bottom surface 142 of the oxide semiconductor layer 140.
- oxygen vacancies in the oxide semiconductor layer 140 do not exist uniformly in the thickness direction of the oxide semiconductor layer 140, but exist in a non-uniform distribution in the thickness direction of the oxide semiconductor layer 140. are doing.
- the number of oxygen vacancies in the oxide semiconductor layer 140 decreases toward the lower surface 142 of the oxide semiconductor layer 140, and increases toward the upper surface 141 of the oxide semiconductor layer 140.
- the oxygen vacancies necessary for repairing the oxygen vacancies formed on the upper surface 141 side of the oxide semiconductor layer 140 are When a certain amount of oxygen is supplied, oxygen is excessively supplied to the lower surface 142 side of the oxide semiconductor layer 140. As a result, on the lower surface 142 side, defect levels different from oxygen vacancies are formed due to excess oxygen. As a result, phenomena such as characteristic fluctuations or decreases in field effect mobility occur during reliability tests. Therefore, in order to suppress such a phenomenon, it is necessary to supply oxygen to the upper surface 141 side of the oxide semiconductor layer 140 while suppressing oxygen supply to the lower surface 142 side of the oxide semiconductor layer 140.
- the above problem is a problem that was newly recognized in the process of developing the present invention, and is not a problem that has been recognized from the past.
- the characteristics change due to the reliability test. There was a trade-off relationship.
- the above problems are solved, and good initial characteristics and reliability tests of the semiconductor device 10 can be obtained.
- FIG. 14 is a sequence diagram showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
- 15 to 24 are cross-sectional views showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
- the manufacturing method a method of manufacturing the semiconductor device 10 in which aluminum oxide is used as the metal oxide layers 130 and 190 will be described.
- a gate electrode 105 is formed as a bottom gate on the substrate 100, and gate insulating layers 110 and 120 are formed on the gate electrode 105 ("Bottom" in step S2001 in FIG. 14).
- GI/GE formation For example, silicon nitride is formed as the gate insulating layer 110.
- silicon oxide is formed as the gate insulating layer 120.
- the gate insulating layers 110 and 120 are formed by a CVD (Chemical Vapor Deposition) method.
- the gate insulating layer 110 can block impurities that diffuse toward the oxide semiconductor layer 140 from the substrate 100 side, for example.
- the silicon oxide used as the gate insulating layer 120 is silicon oxide that has a physical property of releasing oxygen through heat treatment.
- a metal oxide layer 130 and an oxide semiconductor layer 140 are formed on the gate insulating layer 120 ("OS/AlOx film formation" in step S2002 in FIG. 14).
- the metal oxide layer 130 and the oxide semiconductor layer 140 are formed by sputtering or atomic layer deposition (ALD).
- the thickness of the metal oxide layer 130 is, for example, 1 nm or more and 100 nm or less, 1 nm or more and 50 nm or less, 1 nm or more and 30 nm or less, or 1 nm or more and 10 nm or less.
- aluminum oxide is used as the metal oxide layer 130.
- Aluminum oxide has high gas barrier properties.
- aluminum oxide used as the metal oxide layer 130 blocks hydrogen and oxygen released from the gate insulating layer 120 and suppresses the released hydrogen and oxygen from reaching the oxide semiconductor layer 140. do.
- the thickness of the oxide semiconductor layer 140 is 10 nm or more and 100 nm or less, 15 nm or more and 70 nm or less, or 20 nm or more and 40 nm or less.
- an oxide containing indium (In) and gallium (Ga) is used as the oxide semiconductor layer 140.
- the oxide semiconductor layer 140 before OS annealing, which will be described later, is amorphous.
- the oxide semiconductor layer 140 after film formation and before OS annealing is preferably in an amorphous state (a state in which the crystalline component of the oxide semiconductor is small).
- the conditions for forming the oxide semiconductor layer 140 are preferably such that the oxide semiconductor layer 140 immediately after being formed does not crystallize as much as possible.
- the oxide semiconductor layer 140 is formed by a sputtering method, the oxide semiconductor layer 140 is formed while the temperature of the object to be formed (the substrate 100 and the structure formed thereon) is controlled. Filmed.
- the temperature of the object to be film-formed increases with the film-forming process.
- microcrystals are included in the oxide semiconductor layer 140 immediately after film-forming. The microcrystals inhibit crystallization during subsequent OS annealing.
- film formation may be performed while cooling the object to be film-formed.
- the object to be film-formed on the opposite side of the surface to be film-formed so that the temperature of the surface to be film-formed is 100°C or less, 70°C or less, 50°C or less, or 30°C or less. It may be cooled from the side. As described above, by forming the oxide semiconductor layer 140 while cooling the film-forming target, the oxide semiconductor layer 140 containing few crystal components can be formed immediately after the film formation.
- a pattern of the oxide semiconductor layer 140 is formed ("OS pattern formation" in step S2003 in FIG. 14).
- a resist mask is formed over the oxide semiconductor layer 140, and the oxide semiconductor layer 140 is etched using the resist mask.
- Wet etching may be used to etch the oxide semiconductor layer 140, or dry etching may be used.
- etching may be performed using an acidic etchant.
- oxalic acid or hydrofluoric acid may be used as the etchant.
- oxide semiconductor layer 140 After patterning the oxide semiconductor layer 140, heat treatment (OS annealing) is performed on the oxide semiconductor layer 140 ("OS annealing" in step S2004 in FIG. 14). In this embodiment, the oxide semiconductor layer 140 is crystallized by this OS annealing.
- a pattern of the metal oxide layer 130 is formed ("AlOx pattern formation" in step S2005 in FIG. 14).
- the metal oxide layer 130 is etched using the oxide semiconductor layer 140 patterned in the above process as a mask. Wet etching or dry etching may be used to etch the metal oxide layer 130. For example, diluted hydrofluoric acid (DHF) is used for wet etching.
- DHF diluted hydrofluoric acid
- a gate insulating layer 150 is formed ("GI formation" in step S2006 in FIG. 14).
- silicon oxide is formed as the gate insulating layer 150.
- Gate insulating layer 150 is formed by a CVD method.
- the gate insulating layer 150 may be formed at a film forming temperature of 350° C. or higher.
- the thickness of the gate insulating layer 150 is, for example, 50 nm or more and 300 nm or less, 60 nm or more and 200 nm or less, or 70 nm or more and 150 nm or less.
- a process of implanting oxygen into a part of the gate insulating layer 150 may be performed.
- a metal oxide layer 190 is formed on the gate insulating layer 150 (“AlOx film formation” in step S2007 in FIG. 14).
- Metal oxide layer 190 is formed by a sputtering method. The deposition of metal oxide layer 190 implants oxygen into gate insulating layer 150 .
- the thickness of the metal oxide layer 190 is 5 nm or more and 100 nm or less, 5 nm or more and 50 nm or less, 5 nm or more and 30 nm or less, or 7 nm or more and 15 nm or less.
- aluminum oxide is used as the metal oxide layer 190.
- Aluminum oxide has high gas barrier properties.
- aluminum oxide used as the metal oxide layer 190 suppresses outward diffusion of oxygen implanted into the gate insulating layer 150 during the formation of the metal oxide layer 190.
- the process gas used in sputtering remains in the metal oxide layer 190.
- Ar may remain in the metal oxide layer 190.
- the remaining Ar can be detected by SIMS (Secondary Ion Mass Spectrometry) analysis of the metal oxide layer 190.
- Oxygen released from the gate insulating layer 120 by the oxidation annealing is blocked by the metal oxide layer 130. Therefore, oxygen is difficult to be supplied to the lower surface 142 of the oxide semiconductor layer 140. Oxygen released from the gate insulating layer 120 diffuses into the gate insulating layer 150 provided on the gate insulating layer 120 from the region where the metal oxide layer 130 is not formed, and passes through the gate insulating layer 150 to the oxide semiconductor. Layer 140 is reached. As a result, oxygen released from the gate insulating layer 120 is difficult to be supplied to the lower surface 142 of the oxide semiconductor layer 140 and is mainly supplied to the side surfaces 143 and the upper surface 141 of the oxide semiconductor layer 140.
- oxygen released from the gate insulating layer 150 is supplied to the top surface 141 and side surfaces 143 of the oxide semiconductor layer 140 by the oxidation annealing.
- hydrogen may be released from the gate insulating layers 110 and 120 by the above oxidation annealing, the hydrogen is blocked by the metal oxide layer 130.
- the oxidation annealing process suppresses the supply of oxygen to the bottom surface 142 of the oxide semiconductor layer 140 where the amount of oxygen vacancies is small, while suppressing the supply of oxygen to the top surface 141 and the bottom surface 142 of the oxide semiconductor layer 140 where the amount of oxygen vacancies is large.
- Oxygen can be supplied to the side surface 143.
- oxygen implanted into the gate insulating layer 150 is blocked by the metal oxide layer 190. Therefore, the release of the oxygen into the atmosphere is suppressed. Therefore, by the oxidation annealing, the oxygen is efficiently supplied to the oxide semiconductor layer 140, and oxygen vacancies are repaired.
- the metal oxide layer 190 is etched (removed) ("AlOx removal" in step S2009 in FIG. 14).
- Wet etching or dry etching may be used to etch the metal oxide layer 190.
- diluted hydrofluoric acid (DHF) is used for wet etching.
- a gate electrode 160 is formed on the gate insulating layer 150 ("GE formation" in step S2010 in FIG. 14).
- a titanium-containing layer 162 and a conductive layer 164 are sequentially formed.
- the titanium-containing layer 162, the conductive layer 164, and the gate electrode 160 are formed by sputtering or atomic layer deposition.
- the gate electrode 160 preferably has a stacked structure of the titanium-containing layer 162 and the conductive layer 164.
- the thickness of the titanium-containing layer 162 is 25 nm or more and 50 nm or less.
- the titanium-containing layer 162 and the conductive layer 164 are patterned through a photolithography process.
- the titanium-containing layer 162 and the conductive layer 164 are processed by dry etching.
- the etching rate of titanium-containing layer 162 is slower than the etching rate of conductive layer 164.
- the thickness of the titanium-containing layer 162 is 25 nm or more and 50 nm or less. Therefore, in-plane variations in the line width of the gate electrode 160 within the substrate plane can be suppressed. Furthermore, in-plane variation in the amount removed in the second region 154 of the gate insulating layer 150 can be suppressed.
- the thickness T2 of the second region 154 is set to be 75 nm or more and 100 nm or less.
- the gate electrode 160 is formed so as to be in contact with the gate insulating layer 150 exposed by removing the metal oxide layer 190.
- the resistance of the source region S and drain region D of the oxide semiconductor layer 140 is reduced (“SD resistance reduction” in step S2011 in FIG. 14).
- impurities are implanted into the oxide semiconductor layer 140 from the gate electrode 160 side through the gate insulating layer 150 by ion implantation.
- argon (Ar), phosphorus (P), and boron (B) are implanted into the oxide semiconductor layer 140 by ion implantation.
- Oxygen vacancies are formed in the oxide semiconductor layer 140 by ion implantation, so that the resistance of the oxide semiconductor layer 140 is reduced. Since the gate electrode 160 is provided above the oxide semiconductor layer 140 functioning as the channel region CH of the semiconductor device 10, impurities are not implanted into the oxide semiconductor layer 140 in the channel region CH.
- insulating layers 170 and 180 are formed as interlayer films on the gate insulating layer 150 and the gate electrode 160 ("interlayer film formation" in step S2012 in FIG. 14).
- the insulating layers 170 and 180 are formed by CVD.
- silicon nitride is formed as the insulating layer 170
- silicon oxide is formed as the insulating layer 180.
- the materials used for the insulating layers 170 and 180 are not limited to those described above.
- the thickness of the insulating layer 170 is 50 nm or more and 500 nm or less.
- the thickness of the insulating layer 180 is 50 nm or more and 500 nm or less.
- openings 171 and 173 are formed in the gate insulating layer 150 and the insulating layers 170 and 180 ("contact opening” in step S2013 in FIG. 14).
- the oxide semiconductor layer 140 in the source region S is exposed through the opening 171.
- the oxide semiconductor layer 140 in the drain region D is exposed through the opening 173.
- the semiconductor shown in FIG. 13A is formed. The device 10 is completed.
- the mobility is 50 [cm 2 / It is possible to obtain electrical characteristics of 55 [cm 2 /Vs] or more, or 60 [cm 2 /Vs] or more.
- the mobility in this embodiment is the field effect mobility in the saturation region of the semiconductor device 10.
- the mobility is determined by the potential difference (Vd) between the source electrode and the drain electrode being the value obtained by subtracting the threshold voltage (Vth) of the semiconductor device 10 from the voltage (Vg) supplied to the gate electrode ( Vg ⁇ Vth) means the maximum value of field effect mobility in a region larger than Vg ⁇ Vth).
- ⁇ Third embodiment> A display device using a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 25 to 29.
- FIGS. 25 to 29 In the embodiment shown below, a configuration in which the semiconductor device 10 described in the above first embodiment and second embodiment is applied to a circuit of a liquid crystal display device will be described.
- FIG. 25 is a plan view showing an outline of a display device according to an embodiment of the present invention.
- the display device 20 includes an array substrate 300, a seal portion 310, a counter substrate 320, a flexible printed circuit board 330 (FPC 330), and an IC chip 340.
- the array substrate 300 and the counter substrate 320 are bonded together by a seal portion 310.
- a plurality of pixel circuits 301 are arranged in a matrix.
- the liquid crystal region 22 is a region that overlaps a liquid crystal element 311, which will be described later, in plan view.
- the seal area 24 in which the seal part 310 is provided is an area around the liquid crystal area 22.
- the FPC 330 is provided in the terminal area 26.
- the terminal area 26 is an area where the array substrate 300 is exposed from the counter substrate 320, and is provided outside the seal area 24.
- the outside of the seal area 24 means the outside of the area where the seal part 310 is provided and the area surrounded by the seal part 310.
- IC chip 340 is provided on FPC 330.
- the IC chip 340 supplies signals for driving each pixel circuit 301.
- FIG. 26 is a block diagram showing a circuit configuration of a display device according to an embodiment of the present invention.
- a source driver circuit 302 is provided at a position adjacent to the liquid crystal region 22 in which the pixel circuit 301 is arranged in the D1 direction (column direction), and A gate driver circuit 303 is provided at an adjacent position (in the row direction).
- the source driver circuit 302 and the gate driver circuit 303 are provided in the seal area 24 described above.
- the area where the source driver circuit 302 and the gate driver circuit 303 are provided is not limited to the seal area 24, but may be any area outside the area where the pixel circuit 301 is provided.
- a source wiring 304 extends from the source driver circuit 302 in the D1 direction, and is connected to a plurality of pixel circuits 301 arranged in the D1 direction.
- a gate wiring 305 extends from the gate driver circuit 303 in the D2 direction, and is connected to the plurality of pixel circuits 301 arranged in the D2 direction.
- a terminal section 306 is provided in the terminal region 26.
- the terminal portion 306 and the source driver circuit 302 are connected by a connection wiring 307.
- the terminal portion 306 and the gate driver circuit 303 are connected by a connection wiring 307.
- the semiconductor device 10 shown in the first embodiment and the second embodiment is used as a transistor included in a pixel circuit 301, a source driver circuit 302, and a gate driver circuit 303.
- FIG. 27 is a circuit diagram showing a pixel circuit of a display device according to an embodiment of the present invention.
- the pixel circuit 301 includes elements such as a semiconductor device 10, a storage capacitor 350, and a liquid crystal element 311.
- the semiconductor device 10 has a gate electrode 160, a source electrode 201, and a drain electrode 203.
- Gate electrode 160 is connected to gate wiring 305.
- Source electrode 201 is connected to source wiring 304.
- Drain electrode 203 is connected to storage capacitor 350 and liquid crystal element 311.
- the electrode designated by the symbol "201" is referred to as a source electrode
- the electrode designated by the symbol "203" is referred to as a drain electrode.
- An electrode that functions as an electrode and is designated by the symbol "203" may function as a source electrode.
- FIG. 28 is a cross-sectional view of a display device according to an embodiment of the present invention.
- the display device 20 is a display device using the semiconductor device 10.
- the semiconductor device 10 may be used in a peripheral circuit including the source driver circuit 302 and the gate driver circuit 303.
- the configuration of the semiconductor device 10 is the same as that of the semiconductor device 10 shown in FIG. 1A, so the description will be omitted.
- An insulating layer 360 is provided on the source electrode 201 and drain electrode 203.
- a common electrode 370 that is commonly provided to a plurality of pixels is provided on the insulating layer 360.
- An insulating layer 380 is provided on the common electrode 370.
- An opening 381 is provided in the insulating layers 360 and 380.
- a pixel electrode 390 is provided on the insulating layer 380 and inside the opening 381. Pixel electrode 390 is connected to drain electrode 203.
- FIG. 29 is a plan view of a pixel electrode and a common electrode of a display device according to an embodiment of the present invention.
- the common electrode 370 has an overlapping region that overlaps with the pixel electrode 390 in plan view and a non-overlapping region that does not overlap with the pixel electrode 390.
- a voltage is supplied between the pixel electrode 390 and the common electrode 370, a transverse electric field is formed from the pixel electrode 390 in the overlapping region toward the common electrode 370 in the non-overlapping region.
- the gradation of the pixel is determined by operating the liquid crystal molecules included in the liquid crystal element 311 due to this horizontal electric field.
- FIGS. 30 and 31 A display device using a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 30 and 31.
- a configuration will be described in which the semiconductor device 10 described in the first and second embodiments is applied to a circuit of an organic EL display device.
- the outline and circuit configuration of the display device 20 are the same as those shown in FIGS. 25 and 26, so a description thereof will be omitted.
- FIG. 30 is a circuit diagram showing a pixel circuit of a display device according to an embodiment of the present invention.
- the pixel circuit 301 includes elements such as a drive transistor 11, a selection transistor 12, a storage capacitor 210, and a light emitting element DO.
- the drive transistor 11 and the selection transistor 12 have the same configuration as the semiconductor device 10.
- a source electrode of the selection transistor 12 is connected to a signal line 211, and a gate electrode of the selection transistor 12 is connected to a gate line 212.
- the source electrode of the drive transistor 11 is connected to the anode power supply line 213, and the drain electrode of the drive transistor 11 is connected to one end of the light emitting element DO.
- the other end of the light emitting element DO is connected to a cathode power line 214.
- the gate electrode of the drive transistor 11 is connected to the drain electrode of the selection transistor 12.
- the storage capacitor 210 is connected to the gate electrode and drain electrode of the drive transistor 11.
- the signal line 211 is supplied with a gradation signal that determines the light emission intensity of the light emitting element DO.
- the gate line 212 is supplied with a signal for selecting a pixel row in which the above-mentioned gradation signal is to be written.
- FIG. 31 is a cross-sectional view of a display device according to an embodiment of the present invention.
- the structure of the display device 20 shown in FIG. 31 is similar to the display device 20 shown in FIG. 28, but the structure above the insulating layer 360 of the display device 20 of FIG. The structure is different from that above 360.
- a description of the same configuration as the display device 20 in FIG. 28 will be omitted, and the differences between the two will be described.
- the display device 20 has a pixel electrode 390, a light emitting layer 392, and a common electrode 394 (light emitting element DO) above the insulating layer 360.
- the pixel electrode 390 is provided on the insulating layer 360 and inside the opening 381.
- An insulating layer 362 is provided on the pixel electrode 390.
- An opening 363 is provided in the insulating layer 362. The opening 363 corresponds to the light emitting area. That is, the insulating layer 362 defines pixels.
- a light emitting layer 392 and a common electrode 394 are provided on the pixel electrode 390 exposed through the opening 363.
- a pixel electrode 390 and a light emitting layer 392 are provided individually for each pixel.
- the common electrode 394 is provided in common to a plurality of pixels. Different materials are used for the light emitting layer 392 depending on the display color of the pixel.
- the semiconductor device described in the first embodiment and the second embodiment are applied to a liquid crystal display device and an organic EL display device are illustrated, but displays other than these display devices
- the semiconductor device may be applied to a device (for example, a self-luminous display device or an electronic paper type display device other than an organic EL display device).
- the semiconductor device described above can be applied to anything from small to medium-sized display devices to large-sized display devices without any particular limitation.
- FIGS. 32 to 37 are diagrams showing electrical characteristics of a semiconductor device according to an embodiment of the present invention.
- the electrical characteristics of the semiconductor device shown in FIGS. 32 to 37 are the electrical characteristics of the semiconductor device 10 shown in the first embodiment.
- FIGS. 32 to 37 show the electrical characteristics (Id-Vg characteristics) of the semiconductor device 10.
- the horizontal axis is the gate voltage Vg, and the vertical axis is the drain current (Id).
- the thickness T3 of the titanium-containing layer corresponds to 0 nm, 7 nm, 25 nm, 32 nm, 50 nm, and 90 nm, respectively.
- FIG. 38 is a diagram showing in-plane variations in threshold voltage of the semiconductor device 10.
- FIG. 38 shows the relationship between the thickness T3 of the titanium-containing layer of the gate insulating layer 150 and the threshold voltage of the semiconductor device. It was confirmed that when the thickness T3 of the titanium-containing layer was 0 nm, 7 nm, and 90 nm, the electrical characteristics of the semiconductor device were normally-on, and normally-off characteristics were not obtained. Furthermore, in-plane variations in the threshold voltage of the semiconductor device were confirmed. As shown in FIG. 38, it was confirmed that normally-on characteristics were exhibited when the thickness T3 of the titanium-containing layer was 25 nm, 32 nm, and 50 nm. It was also shown that in-plane variations in threshold voltage of the semiconductor device were suppressed.
- the thickness of the titanium-containing layer is preferably 50% or less of the thickness in the first region of the gate insulating layer.
- FIGS. 39 to 42 are diagrams showing electrical characteristics of a semiconductor device according to an embodiment of the present invention.
- the electrical characteristics shown in FIGS. 39 to 41 are the electrical characteristics of the semiconductor device 10 shown in the first embodiment.
- the thicknesses of the gate insulating layer of 100 nm, 125 nm, and 150 nm are all thicknesses in the first region 152. Due to dry etching when forming the gate electrode, the thickness T2 of the second region 154 of the gate insulating layer 150 was 75 nm, 100 nm, and 125 nm, respectively.
- the thickness of the first region of the oxide semiconductor layer 140 is 100 nm, and the thickness of the second region is 75 nm.
- the thickness of the first region of the oxide semiconductor layer 140 is 125 nm, and the thickness of the second region is 100 nm.
- the thickness of the first region of the oxide semiconductor layer 140 is 150 nm, and the thickness of the second region is 125 nm.
- the thickness T2 of the second region 154 of the gate insulating layer 150 of the semiconductor device in FIG. 41 is 125 nm, which exceeds 100 nm. Therefore, when ion-implanting the oxide semiconductor layer 140, impurities are not uniformly added to the oxide semiconductor layer 140 within the substrate surface, and the resistances of the source region S and drain region D become non-uniform within the substrate surface. It is thought that In particular, this is equivalent to an effective increase in the thickness of the gate insulating layer 150 in the region where the oxide semiconductor layer 140 overlaps the tapered portion of the gate electrode 105.
- the impurity is not sufficiently added, so that the resistance of the source region S and the drain region D decreases in the substrate plane. It is thought that it has become uniform. This is considered to have caused variations in the on-current of the semiconductor device within the substrate plane.
- FIG. 42 shows the relationship between the thickness T1 of the first region 152 of the gate insulating layer 150 and the threshold voltage of the semiconductor device.
- the thickness T1 of the first region 152 is less than 100 nm, the electrical characteristics of the semiconductor device are normally-on, and normally-off characteristics cannot be obtained.
- the thickness T1 of the first region 152 is 100 nm or more, it is confirmed that the drain current Id starts flowing when the gate voltage Vg is lower than 0V, which is a so-called normally-on characteristic. It was done.
- the thickness of the titanium-containing layer 162 is preferably 50% or less of the thickness of the gate insulating layer in the first region. Further, the thickness of the titanium-containing layer is preferably 25% or more and less than 70% of the thickness of the gate insulating layer in the second region.
- a semiconductor device according to an embodiment of the present invention has normally-off electrical characteristics and can suppress variations in electrical characteristics within the substrate plane. By using such a semiconductor device in a display device, it is possible to provide a good display device with suppressed variations.
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Abstract
半導体装置（10）は、絶縁表面の上に設けられた酸化物半導体層（140）と、酸化物半導体層の上に設けられたゲート絶縁層（150）と、酸化物半導体層の上にゲート絶縁層を介して設けられたゲート電極（160）と、を有し、ゲート電極は、ゲート絶縁層側から順にチタン含有層（162）及び導電層（164）を有し、ゲート絶縁層は、ゲート電極と重畳する第１領域（152）と、ゲート電極と重畳しない第２領域（154）と、を含み、チタン含有層の厚さ（T3）は、第１領域における厚さ（T1）の５０％以下である。
Description
本発明の実施形態の一つは、半導体装置及び半導体装置の製造方法に関する。特に、本発明の実施形態の一つは、チャネルとして酸化物半導体が用いられた半導体装置及び半導体装置の製造方法に関する。
近年、アモルファスシリコン、低温ポリシリコン、及び単結晶シリコンに替わり、酸化物半導体がチャネルに用いられた半導体装置の開発が進められている（例えば、特許文献１～６）。酸化物半導体がチャネルに用いられた半導体装置は、アモルファスシリコンがチャネルに用いられた半導体装置と同様に、単純な構造かつ低温プロセスで形成することができる。酸化物半導体がチャネルに用いられた半導体装置は、アモルファスシリコンがチャネルに用いられた半導体装置よりも高い移動度を有することが知られている。
酸化物半導体がチャネルに用いられた半導体装置が安定した動作をするために、その製造工程において酸化物半導体層に酸素を供給し、酸化物半導体層に形成された酸素欠損を低減することが重要である。例えば、酸化物半導体層に酸素を供給する方法の一つとして、当該絶縁層が酸素をより多く含む条件で、酸化物半導体層を覆う絶縁層を形成する技術が開示されている。
しかしながら、酸素をより多く含む条件で形成された絶縁層は欠陥を多く含む。その影響で、その欠陥に電子がトラップされることが原因と考えられる半導体装置の特性異常又は信頼性試験における特性変動が発生する。一方、欠陥の少ない絶縁層を用いると、絶縁層に含まれる酸素を多くすることができない。したがって、絶縁層から酸化物半導体層に十分に酸素を供給することができない。このように、半導体装置の特性変動の原因となる絶縁層中の欠陥を低減しつつ、酸化物半導体層に形成された酸素欠損を修復することができる構造を実現することが要求されている。
さらに、酸化物半導体層に含まれるインジウムの比率を相対的に高くすることで、高い移動度を有する半導体装置が得られる。ただし、酸化物半導体層に含まれるインジウムの比率が高い場合、酸化物半導体層に酸素欠損が形成されやすい。したがって、高い信頼性を維持したまま高い移動度を実現するためには、酸化物半導体層の周囲の絶縁層の構成を工夫する必要がある。
本発明の実施形態の一つは、信頼性及び移動度が高い半導体装置を実現することを課題の一つとする。
本発明の一実施形態に係る半導体装置は、絶縁表面の上に設けられた酸化物半導体層と、酸化物半導体層の上に設けられたゲート絶縁層と、酸化物半導体層の上にゲート絶縁層を介して設けられたゲート電極と、を有し、ゲート電極は、ゲート絶縁層側から順にチタン含有層及び導電層を有し、ゲート絶縁層は、ゲート電極と重畳する第１領域と、ゲート電極と重畳しない第２領域と、を含み、チタン含有層の厚さは、第１領域における厚さの５０％以下である。
以下に、本発明の各実施の形態について、図面を参照しつつ説明する。以下の開示はあくまで一例にすぎない。当業者が、発明の主旨を保ちつつ、実施形態の構成を適宜変更することによって容易に想到し得る構成は、当然に本発明の範囲に含有される。説明をより明確にするため、図面は実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合がある。しかし、図示された形状は、あくまで一例であって、本発明の解釈を限定しない。本明細書と各図において、既出の図に関して前述した構成と同様の構成には、同一の符号を付して、詳細な説明を適宜省略することがある。
「半導体装置」とは、半導体特性を利用することで機能しうる装置全般をいう。トランジスタ、半導体回路は半導体装置の一形態である。以下に示す実施形態の半導体装置は、例えば、表示装置、マイクロプロセッサ（Ｍｉｃｒｏ－Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：ＭＰＵ）などの集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）、又はメモリ回路に用いられるトランジスタであってもよい。
「表示装置」とは、電気光学層を用いて映像を表示する構造体を指す。例えば、表示装置という用語は、電気光学層を含む表示パネルを指す場合もあり、又は表示セルに対して他の光学部材（例えば、偏光部材、バックライト、タッチパネル等）を装着した構造体を指す場合もある。「電気光学層」には、技術的な矛盾が生じない限り、液晶層、エレクトロルミネセンス（ＥＬ）層、エレクトロクロミック（ＥＣ）層、電気泳動層が含まれ得る。したがって、後述する実施形態について、表示装置として、液晶層を含む液晶表示装置、及び有機ＥＬ層を含む有機ＥＬ表示装置を例示して説明するが、本実施形態における構造は、上述した他の電気光学層を含む表示装置へ適用することができる。
本発明の各実施の形態において、基板から酸化物半導体層に向かう方向を上又は上方という。逆に、酸化物半導体層から基板に向かう方向を下又は下方という。このように、説明の便宜上、上方又は下方という語句を用いて説明するが、例えば、基板と酸化物半導体層との上下関係が図示と異なる向きになるように配置されてもよい。以下の説明で、例えば基板上の酸化物半導体層という表現は、上記のように基板と酸化物半導体層との上下関係を説明しているに過ぎず、基板と酸化物半導体層との間に他の部材が配置されていてもよい。上方又は下方は、複数の層が積層された構造における積層順を意味するものであり、トランジスタの上方の画素電極と表現する場合、平面視において、トランジスタと画素電極とが重ならない位置関係であってもよい。一方、トランジスタの鉛直上方の画素電極と表現する場合は、平面視において、トランジスタと画素電極とが重なる位置関係を意味する。
本明細書において「αはＡ、Ｂ又はＣを含む」、「αはＡ，Ｂ及びＣのいずれかを含む」、「αはＡ，Ｂ及びＣからなる群から選択される一つを含む」、といった表現は、特に明示が無い限り、αがＡ～Ｃの複数の組み合わせを含む場合を排除しない。さらに、これらの表現は、αが他の要素を含む場合も排除しない。
なお、以下の各実施形態は、技術的な矛盾を生じない限り、互いに組み合わせることができる。
〈第１実施形態〉
図１Ａ～図１２を用いて、本発明の一実施形態に係る半導体装置について説明する。
図１Ａ～図１２を用いて、本発明の一実施形態に係る半導体装置について説明する。
［半導体装置１０の構成］
図１Ａ～図２を用いて、本発明の一実施形態に係る半導体装置１０の構成について説明する。図１Ａは、本発明の一実施形態に係る半導体装置の概要を示す断面図である。図１Ｂは、図１Ａに示す半導体装置の一部を拡大した拡大図である。図２は、本発明の一実施形態に係る半導体装置の概要を示す平面図である。
図１Ａ～図２を用いて、本発明の一実施形態に係る半導体装置１０の構成について説明する。図１Ａは、本発明の一実施形態に係る半導体装置の概要を示す断面図である。図１Ｂは、図１Ａに示す半導体装置の一部を拡大した拡大図である。図２は、本発明の一実施形態に係る半導体装置の概要を示す平面図である。
図１Ａに示すように、半導体装置１０は基板１００の上方に設けられている。半導体装置１０は、ゲート電極１０５、ゲート絶縁層１１０、１２０、酸化物半導体層１４０、ゲート絶縁層１５０、ゲート電極１６０、絶縁層１７０、１８０、ソース電極２０１、及びドレイン電極２０３を含む。ソース電極２０１及びドレイン電極２０３を特に区別しない場合、これらを併せてソース・ドレイン電極２００という場合がある。
ゲート電極１０５は基板１００の上に設けられている。ゲート絶縁層１１０及びゲート絶縁層１２０は基板１００及びゲート電極１０５の上に設けられている。酸化物半導体層１４０はゲート絶縁層１２０の上に設けられている。酸化物半導体層１４０はゲート絶縁層１２０に接している。酸化物半導体層１４０の主面のうち、ゲート絶縁層１２０に接する面を下面１４２という。
ゲート電極１６０は酸化物半導体層１４０に対向している。ゲート絶縁層１５０は、酸化物半導体層１４０とゲート電極１６０との間に設けられている。ゲート絶縁層１５０は酸化物半導体層１４０に接している。酸化物半導体層１４０の主面のうち、ゲート絶縁層１５０に接する面を上面１４１という。上面１４１と下面１４２との間の面を側面１４３という。絶縁層１７０、１８０はゲート絶縁層１５０及びゲート電極１６０の上に設けられている。絶縁層１７０、１８０には、酸化物半導体層１４０に達する開口１７１、１７３が設けられている。ソース電極２０１は開口１７１の内部に設けられている。ソース電極２０１は開口１７１の底部で酸化物半導体層１４０に接している。ドレイン電極２０３は開口１７３の内部に設けられている。ドレイン電極２０３は開口１７３の底部で酸化物半導体層１４０に接している。
ゲート電極１０５は、半導体装置１０のボトムゲートとしての機能及び酸化物半導体層１４０に対する遮光膜としての機能を備える。ゲート絶縁層１１０は、基板１００から酸化物半導体層１４０に向かって拡散する不純物を遮蔽するバリア膜としての機能を備える。ゲート絶縁層１１０、１２０は、ボトムゲートに対するゲート絶縁層としての機能を備える。
酸化物半導体層１４０は、ソース領域Ｓ、ドレイン領域Ｄ、及びチャネル領域ＣＨに区分される。チャネル領域ＣＨは、酸化物半導体層１４０のうちゲート電極１６０の鉛直下方の領域である。ソース領域Ｓは、酸化物半導体層１４０のうちゲート電極１６０と重ならない領域であって、チャネル領域ＣＨよりもソース電極２０１に近い側の領域である。ドレイン領域Ｄは、酸化物半導体層１４０のうちゲート電極１６０と重ならない領域であって、チャネル領域ＣＨよりもドレイン電極２０３に近い側の領域である。チャネル領域ＣＨにおける酸化物半導体層１４０は、半導体としての物性を備えている。ソース領域Ｓ及びドレイン領域Ｄにおける酸化物半導体層１４０は、導電体としての物性を備えている。
ゲート電極１６０は半導体装置１０のトップゲート及び酸化物半導体層１４０に対する遮光膜としての機能を備える。ゲート絶縁層１５０はトップゲートに対するゲート絶縁層としての機能を備え、製造プロセスにおける熱処理によって酸素を放出する機能を備える。絶縁層１７０、１８０はゲート電極１６０とソース・ドレイン電極２００とを絶縁し、両者間の寄生容量を低減する機能を備える。半導体装置１０の動作は、主にゲート電極１６０に供給される電圧によって制御される。ゲート電極１０５には補助的な電圧が供給される。ただし、ゲート電極１０５を単に遮光膜として用いる場合、ゲート電極１０５に特定の電圧が供給されず、ゲート電極１０５がフローティング状態であってもよい。つまり、ゲート電極１０５は単に「遮光膜」と呼ばれてもよい。
［本発明に至る過程で新たに認識された課題］
従来、酸化物半導体がチャネルに用いられたトランジスタにおいて、ゲート配線（ゲート電極）として、例えば、モリブデンタングステンなどが用いられている。ゲート配線としてモリブデンタングステン層が用いられたトランジスタは、ゲート電圧Ｖｇが０Ｖよりも低い電圧でドレイン電流Ｉｄが流れ始める、いわゆるノーマリーオンとなる問題がある。トランジスタの製造プロセスにおける熱処理の際に、ゲート絶縁層に含まれる酸素がモリブデンタングステン層に移動してしまい、酸化物半導体層に供給されない。そのため、酸化物半導体層に含まれる酸素欠損を十分に修復することができないため、トランジスタの電気特性がノーマリーオンとなってしまう。
従来、酸化物半導体がチャネルに用いられたトランジスタにおいて、ゲート配線（ゲート電極）として、例えば、モリブデンタングステンなどが用いられている。ゲート配線としてモリブデンタングステン層が用いられたトランジスタは、ゲート電圧Ｖｇが０Ｖよりも低い電圧でドレイン電流Ｉｄが流れ始める、いわゆるノーマリーオンとなる問題がある。トランジスタの製造プロセスにおける熱処理の際に、ゲート絶縁層に含まれる酸素がモリブデンタングステン層に移動してしまい、酸化物半導体層に供給されない。そのため、酸化物半導体層に含まれる酸素欠損を十分に修復することができないため、トランジスタの電気特性がノーマリーオンとなってしまう。
ゲート配線において、モリブデンタングステン層の下にチタン層を設け、チタン層及びモリブデンタングステン層の積層構造とすることで、トランジスタがノーマリーオンすることを抑制することができる。チタン層は、トランジスタの製造プロセスにおける熱処理の際に、ゲート絶縁層１５０に含まれる水素や酸素がチタン層を通じて、導電層１６４に移動することを抑制する。その一方で、チタン層のエッチングレートは、モリブデンタングステン層のエッチングレートよりも遅い。そのため、チタン層の厚さが厚いとドライエッチングの処理時間が長くなることで、ゲート配線の線幅に面内ばらつきが生じる。また、ゲート絶縁層がオーバーエッチングによって除去されてしまい、ゲート絶縁層の厚さに面内ばらつきが生じる。特に、トランジスタを製造する基板として第６世代以上の大面積基板を使用する場合、面内ばらつきの影響が大きくなる。また、チタン層の厚さが薄いと、ゲート絶縁層１５０に含まれる酸素をブロックすることができず、導電層１６４と反応してしまう。これにより、半導体装置の電気特性がノーマリーオンとなり、電気特性のばらつきが大きくなってしまう。これらの要因によって、基板面内において、トランジスタの電気特性にばらつきが生じるという問題が生じる。
ところで、酸化物半導体がチャネルに用いられたトランジスタでは、ゲート配線をマスクとしたイオン注入によってソース領域及びドレイン領域を形成することにより、チャネル長を制御することで、短チャネルのトランジスタを形成することができる。一般的に、イオン注入を使用している低温ポリシリコンがチャネルに用いられたトランジスタの製造プロセスでは、ゲート絶縁層の厚さが１００ｎｍ程度の薄さである。そのため、イオン注入装置の多くはゲート絶縁層の厚さが１００ｎｍ程度を想定した加速にて注入する仕様となっている。このようなイオン注入装置を使用して、酸化物半導体がチャネルに用いられたトランジスタのソース領域及びドレイン領域を形成するためには、ゲート絶縁層の厚さを１００ｎｍ程度とする必要がある。しかしながら、酸化物半導体がチャネルに用いられたトランジスタにおいて、ゲート絶縁層の厚さが１００ｎｍ程度である場合、酸化物半導体層に含まれる酸素欠損を十分に修復することができない。ゲート絶縁層中に含まれる酸素の量が十分でないからである。これにより、トランジスタの電気特性がノーマリーオンになりやすいという問題が生じる。ゲート絶縁層の厚さによって酸素の量を確保する必要があるため、ゲート絶縁層の厚さを薄くすることは困難である。
そこで、本発明の一実施形態では、ノーマリーオフの電気特性を有する半導体装置を提供する。また、基板面内において電気特性のばらつきが抑制された半導体装置を提供する。
本発明の一実施形態では、図１Ａ及び図１Ｂに示すように、ゲート電極１６０は、ゲート絶縁層１５０側から順に、チタン含有層１６２及び導電層１６４を有する。本明細書等において、チタン含有層１６２とは、チタンを主成分として含む層であり、例えば、チタン、窒化チタン、又は酸化チタンを含む。また、チタン含有層１６２は、チタン層に窒素又は酸素の少なくとも一つが含まれているものであってもよい。また、チタン含有層１６２は、チタン層及びチタン層に窒素が添加された窒素含有チタン層の積層構造であってもよい。チタン含有層１６２は、チタン層及びチタン層に酸素が添加された酸素含有チタン層の積層構造であってもよい。また、チタン層のうち、酸化された領域及び窒化された領域の少なくとも一方を含むものを、チタン含有層１６２として用いてもよい。導電層１６４として、モリブデン、タングステン、又はモリブデンタングステンを用いる。
また、ゲート絶縁層１５０において、ゲート電極１６０と重畳する領域（第１領域１５２という）と、ゲート電極１６０と重畳しない領域（第２領域１５４ともいう）とを有する。換言すると、ゲート電極１６０と重畳する領域は、酸化物半導体層１４０のチャネル領域ＣＨと重畳する領域である。ゲート電極１６０と重畳しない領域は、酸化物半導体層１４０のソース領域Ｓ及びドレイン領域Ｄと重畳する領域及びゲート絶縁層１２０と接する領域を含む。
図１Ｂに示すように、ゲート絶縁層１５０において、第１領域１５２の厚さＴ１は、第２領域１５４の厚さＴ２と異なっている。第１領域１５２の厚さＴ１は、製造プロセスにおいてゲート絶縁層１５０を成膜した際の厚さである。第２領域１５４の厚さＴ２はゲート電極１６０を形成する際のドライエッチングによって形成された厚さである。
上述したように、ゲート電極１６０において、チタン含有層１６２の厚さは、ゲート絶縁層１５０が除去される量（厚さ）に影響を与える。そのため、チタン含有層１６２の厚さＴ３は、第１領域１５２における厚さＴ１の厚さの５０％以下であることが好ましい。好ましくは、厚さＴ３は、厚さＴ１の２０％以上３０％以下である。例えば、チタン含有層１６２の厚さＴ３は、２５ｎｍ以上５０ｎｍ以下であることが好ましい。なお、チタン含有層１６２を設けない場合（つまり、チタン含有層１６２の厚さが０ｎｍの場合）は、トランジスタの電気特性がノーマリーオンとなってしまう。
チタン含有層１６２の厚さＴ３が２５ｎｍ未満であると、半導体装置の製造プロセスにおける熱処理の際に、ゲート絶縁層１５０に含まれる水素や酸素がチタン含有層を通じて、導電層１６４に移動する。これにより、酸化物半導体層１４０に供給されるべき酸素までもが、導電層１６４に移動してしまうことで、酸化物半導体層１４０の酸素欠損を十分に修復することができない可能性がある。そのため、チタン含有層１６２の厚さＴ３は、少なくとも２５ｎｍ以上あれば、半導体装置の製造プロセスにおける熱処理の際に、ゲート絶縁層１５０に含まれる酸素がチタン含有層を通じて導電層１６４に移動することを抑制することができる。これにより、熱処理の際に、ゲート絶縁層１５０に含まれる酸素が、酸化物半導体層１４０に供給されることで、酸化物半導体層１４０の酸素欠損を修復することができる。したがって、トランジスタがノーマリーオンしてしまうことを抑制できる。
また、チタン含有層１６２の厚さＴ３が５０ｎｍ以上であると、ゲート電極１６０を形成する際に、ドライエッチングの処理時間が長くなることで、ゲート配線の線幅にばらつきが生じる。また、ゲート絶縁層がオーバーエッチングによって除去されてしまい、ゲート絶縁層の厚さにばらつきが生じる。これらの要因によって、基板面内において、トランジスタの電気特性にばらつきが生じる。
以上説明した通り、チタン含有層１６２の厚さＴ３は、ゲート絶縁層１５０の第１領域の厚さＴ１の５０％以下とし、好ましくは、２０％以上３０％以下とする。チタン含有層１６２の厚さＴ３は、例えば、２５ｎｍ以上５０ｎｍ以下とする。これにより、トランジスタの電気特性がノーマリーオンとなってしまうことを抑制し、基板面内において、トランジスタの電気特性にばらつきが生じることを抑制することができる。
また、ゲート絶縁層１５０の第１領域Ｔ１の厚さは、１００ｎｍ以上１２５ｎｍ以下であることが好ましい。また、チタン含有層１６２の厚さＴ３は、第２領域１５４の厚さＴ２の２５％以上７０％未満であることが好ましい。例えば、ゲート絶縁層１５０の第２領域１５４の厚さＴ２は、７５ｎｍ以上１００ｎｍ以下であることが好ましい。ゲート絶縁層１５０の第１領域Ｔ１の厚さが１００ｎｍ未満であると、半導体装置の電気特性がノーマリーオンとなってしまう。
上述したように、酸化物半導体層１４０にソース領域Ｓ及びドレイン領域Ｄを形成する際に、イオン注入装置が使用される。第２領域１５４の厚さＴ２が１００ｎｍを超えると、酸化物半導体層１４０に不純物が到達しない場合がある。また、ゲート絶縁層１５０の膜厚に面内ばらつきがあると、ソース領域Ｓ及びドレイン領域Ｄに添加される不純物にむらが生じることで、電気抵抗にむらが生じる。これにより、トランジスタの電気特性に面内ばらつきが生じる。また、ゲート絶縁層１５０の第２領域１５４の厚さＴ２は、ゲート電極１６０を形成する際のオーバーエッチングにより除去される量が決定される。そのため、ゲート絶縁層１５０の第１領域１５２の厚さが１００ｎｍ未満の場合は、第２領域の厚さＴ２が必要以上に薄くなる場合がある。そのため、ゲート絶縁層１５０の第２領域１５４の厚さＴ２は、７５ｎｍ以上１００ｎｍ以下とすることが好ましい。後述するが、本発明の一実施形態では、ゲート絶縁層１５０の厚さが１００ｎｍ以上１２５ｎｍ以下であっても、トランジスタの電気特性がノーマリーオンとなってしまうことを抑制することができる。
本実施形態では、半導体装置１０として、ゲート電極が酸化物半導体層の上方及び下方の両方に設けられたデュアルゲート型トランジスタが用いられた構成を例示するが、この構成に限定されない。例えば、半導体装置１０として、ゲート電極が酸化物半導体層の下方のみに設けられたボトムゲート型トランジスタ、又はゲート電極が酸化物半導体層の上方のみに設けられたトップゲート型トランジスタが用いられてもよい。上記の構成はあくまで一実施形態に過ぎず、本発明は上記の構成に限定されない。
図２に示すように、Ｄ１方向において、ゲート電極１０５の幅はゲート電極１６０の幅より大きい。Ｄ１方向は、ソース電極２０１とドレイン電極２０３とを結ぶ方向であり、半導体装置１０のチャネル長Ｌを示す方向である。具体的には、酸化物半導体層１４０とゲート電極１６０とが重なる領域（チャネル領域ＣＨ）におけるＤ１方向の長さがチャネル長Ｌであり、当該チャネル領域ＣＨのＤ２方向の幅がチャネル幅Ｗである。
本実施形態では、ゲート絶縁層１５０が全面に形成され、ゲート絶縁層１５０に開口１７１、１７３が設けられた構成を例示したが、この構成に限定されない。ゲート絶縁層１５０がパターニングされていてもよい。例えば、ソース領域Ｓ及びドレイン領域Ｄの酸化物半導体層１４０を露出するようにゲート絶縁層１５０がパターニングされていてもよい。つまり、ソース領域Ｓ及びドレイン領域Ｄのゲート絶縁層１５０が除去され、これらの領域で酸化物半導体層１４０と絶縁層１７０とが接していてもよい。
図２では、平面視において、ソース・ドレイン電極２００がゲート電極１０５及びゲート電極１６０と重ならない構成が例示されているが、この構成に限定されない。例えば、平面視において、ソース・ドレイン電極２００がゲート電極１０５及びゲート電極１６０の少なくともいずれか一方と重なっていてもよい。上記の構成はあくまで一実施形態に過ぎず、本発明は上記の構成に限定されない。
［半導体装置１０の各部材の材質］
基板１００として、ガラス基板、石英基板、及びサファイア基板など、透光性を有する剛性基板が用いられる。基板１００が可撓性を備える必要がある場合、基板１００として、ポリイミド基板、アクリル基板、シロキサン基板、フッ素樹脂基板など、樹脂を含む基板が用いられる。基板１００として樹脂を含む基板が用いられる場合、基板１００の耐熱性を向上させるために、上記の樹脂に不純物が導入されてもよい。特に、半導体装置１０がトップエミッション型のディスプレイである場合、基板１００が透明である必要はないため、基板１００の透明度を悪化させる不純物が用いられてもよい。表示装置ではない集積回路に半導体装置１０が用いられる場合は、基板１００としてシリコン基板、炭化シリコン基板、化合物半導体基板などの半導体基板、又は、ステンレス基板などの導電性基板のように、透光性を備えない基板が用いられる。
基板１００として、ガラス基板、石英基板、及びサファイア基板など、透光性を有する剛性基板が用いられる。基板１００が可撓性を備える必要がある場合、基板１００として、ポリイミド基板、アクリル基板、シロキサン基板、フッ素樹脂基板など、樹脂を含む基板が用いられる。基板１００として樹脂を含む基板が用いられる場合、基板１００の耐熱性を向上させるために、上記の樹脂に不純物が導入されてもよい。特に、半導体装置１０がトップエミッション型のディスプレイである場合、基板１００が透明である必要はないため、基板１００の透明度を悪化させる不純物が用いられてもよい。表示装置ではない集積回路に半導体装置１０が用いられる場合は、基板１００としてシリコン基板、炭化シリコン基板、化合物半導体基板などの半導体基板、又は、ステンレス基板などの導電性基板のように、透光性を備えない基板が用いられる。
ゲート電極１０５及びソース・ドレイン電極２００として、一般的な金属材料が用いられる。例えば、これらの部材として、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、ビスマス（Ｂｉ）、銀（Ａｇ）、銅（Ｃｕ）、及びこれらの合金又はこれらの化合物が用いられる。ゲート電極１０５、ゲート電極１６０、及びソース・ドレイン電極２００として、上記の材料が単層で用いられてもよく積層で用いられてもよい。
本実施形態では、ゲート電極１６０として、チタン含有層１６２及び導電層１６４の積層構造を用いる。チタン含有層１６２として用いる材料及び導電層１６４として用いる材料は、上述した通りである。
ゲート絶縁層１１０、１２０及び絶縁層１７０、１８０として、一般的な絶縁性材料が用いられる。例えば、これらの絶縁層として、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化シリコン（ＳｉＮｘ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）、窒化酸化アルミニウム（ＡｌＮｘＯｙ）、窒化アルミニウム（ＡｌＮｘ）などの無機絶縁層が用いられる。
ゲート絶縁層１５０として、上記の絶縁層のうち酸素を含む絶縁層が用いられる。例えば、ゲート絶縁層１５０として、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）などの無機絶縁層が用いられる。
ゲート絶縁層１２０として、熱処理によって酸素を放出する機能を備える絶縁層が用いられる。例えば、ゲート絶縁層１２０が酸素を放出する熱処理の温度は、例えば、６００℃以下、５００℃以下、４５０℃以下、又は４００℃以下である。つまり、例えば、ゲート絶縁層１２０は、基板１００としてガラス基板が用いられた場合において、半導体装置１０の製造工程で行われる熱処理温度で酸素を放出する。
ゲート絶縁層１５０として、欠陥が少ない絶縁層が用いられる。例えば、ゲート絶縁層１５０における酸素の組成比と、ゲート絶縁層１５０と同様の組成の絶縁層（以下、「他の絶縁層」という）における酸素の組成比と、を比較した場合、ゲート絶縁層１５０における酸素の組成比の方が当該他の絶縁層における酸素の組成比よりも当該絶縁層に対する化学量論比に近い。具体的には、ゲート絶縁層１５０及び絶縁層１８０の各々に酸化シリコン（ＳｉＯｘ）が用いられる場合、ゲート絶縁層１５０として用いられる酸化シリコンにおける酸素の組成比は、絶縁層１８０として用いられる酸化シリコンにおける酸素の組成比に比べて、酸化シリコンの化学量論比に近い。例えば、ゲート絶縁層１５０として、電子スピン共鳴法（ＥＳＲ）で評価したときに欠陥が観測されない層が用いられてもよい。
上記のＳｉＯｘＮｙ及びＡｌＯｘＮｙは、酸素（Ｏ）よりも少ない比率（ｘ＞ｙ）の窒素（Ｎ）を含有するシリコン化合物及びアルミニウム化合物である。ＳｉＮｘＯｙ及びＡｌＮｘＯｙは、窒素よりも少ない比率（ｘ＞ｙ）の酸素を含有するシリコン化合物及びアルミニウム化合物である。
詳細は後述するが、製造工程で用いられる酸化金属層１９０（金属酸化物ともいう）として、アルミニウムを主成分とする酸化金属が用いられる。例えば、酸化金属層１９０として、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）、窒化酸化アルミニウム（ＡｌＮｘＯｙ）、窒化アルミニウム（ＡｌＮｘ）などの無機絶縁層が用いられる。「アルミニウムを主成分とする酸化金属層」とは、酸化金属層１９０に含まれるアルミニウムの比率が、酸化金属層１９０全体の１％以上であることを意味する。酸化金属層１９０に含まれるアルミニウムの比率は、酸化金属層１９０全体の５％以上７０％以下、１０％以上６０％以下、又は３０％以上５０％以下であってもよい。上記の比率は、質量比であってもよく、重量比であってもよい。
酸化物半導体層１４０として、半導体の特性を有する酸化金属が用いられる。例えば、酸化物半導体層１４０として、インジウム（Ｉｎ）を含む２以上の金属を含む酸化物半導体が用いられる。酸化物半導体層１４０の全体に対するインジウムの比率は５０％以上である。酸化物半導体層１４０として、インジウムに加えて、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、イットリウム（Ｙ）、ジルコニア（Ｚｒ）、又はランタノイドの少なくとも一つが用いられる。酸化物半導体層１４０として、上記以外の元素が用いられてもよい。
酸化物半導体層１４０はアモルファスであってもよく、結晶性であってもよい。酸化物半導体層１４０はアモルファスと結晶の混相であってもよい。下記のように、インジウムの比率が５０％以上である酸化物半導体層１４０では、酸素欠損が形成されやすい。結晶性の酸化物半導体は、アモルファスの酸化物半導体に比べて酸素欠損が形成されにくい。したがって、上記のような酸化物半導体層１４０は結晶性であることが好ましい。
［半導体装置１０の製造方法］
図３～図１２を用いて、本発明の一実施形態に係る半導体装置の製造方法について説明する。図３は、本発明の一実施形態に係る半導体装置の製造方法を示すシーケンス図である。図４～図１２は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
図３～図１２を用いて、本発明の一実施形態に係る半導体装置の製造方法について説明する。図３は、本発明の一実施形態に係る半導体装置の製造方法を示すシーケンス図である。図４～図１２は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
図３及び図４に示すように、基板１００の上にボトムゲートとしてゲート電極１０５が形成され、ゲート電極１０５の上にゲート絶縁層１１０、１２０が形成される（図３のステップＳ３００１の「Ｂｏｔｔｏｍ ＧＩ／ＧＥ形成」）。例えば、ゲート絶縁層１１０として、窒化シリコンが形成される。例えば、ゲート絶縁層１２０として、酸化シリコンが形成される。ゲート絶縁層１１０、１２０はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって成膜される。
ゲート絶縁層１１０として窒化シリコンが用いられることで、ゲート絶縁層１１０は、例えば基板１００側から酸化物半導体層１４０に向かって拡散する不純物をブロックすることができる。ゲート絶縁層１２０として用いられる酸化シリコンは、熱処理によって酸素を放出する物性を備えた酸化シリコンである。
図３及び図５に示すように、ゲート絶縁層１２０の上に酸化物半導体層１４０を形成する（図３のステップＳ３００２の「ＯＳ成膜」）。この工程について、基板１００の上に酸化物半導体層１４０を形成する、という場合がある。酸化物半導体層１４０は、スパッタリング法又は原子層堆積法（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）によって成膜される。
例えば、酸化物半導体層１４０の厚さは、１０ｎｍ以上１００ｎｍ以下、１５ｎｍ以上７０ｎｍ以下、又は２０ｎｍ以上４０ｎｍ以下である。本実施形態では、酸化物半導体層１４０として、インジウム（Ｉｎ）及びガリウム（Ｇａ）を含む酸化物が用いられる。後述する熱処理（ＯＳアニール）前の酸化物半導体層１４０はアモルファスである。また、酸化物半導体層１４０として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物、いわゆるＩＧＺＯであってもよい。
後述するＯＳアニールによって、酸化物半導体層１４０を結晶化する場合、成膜後かつＯＳアニール前の酸化物半導体層１４０はアモルファス状態（酸化物半導体の結晶成分が少ない状態）であることが好ましい。つまり、酸化物半導体層１４０の成膜条件は、成膜直後の酸化物半導体層１４０ができるだけ結晶化しない条件であることが好ましい。例えば、スパッタリング法によって酸化物半導体層１４０が成膜される場合、被成膜対象物（基板１００及びその上に形成された構造物）の温度が制御された状態で酸化物半導体層１４０が成膜される。
スパッタリング法によって被成膜対象物に対して成膜を行うと、プラズマ中で発生したイオン及びスパッタリングターゲットによって反跳した原子が被成膜対象物に衝突する。そのため、成膜処理に伴い被成膜対象物の温度が上昇する。成膜処理中の被成膜対象物の温度が上昇すると、成膜直後の状態で酸化物半導体層１４０に微結晶が含まれる。当該微結晶によって、その後のＯＳアニールによる結晶化が阻害される。上記のように被成膜対象物の温度を制御するために、例えば、被成膜対象物を冷却しながら成膜を行ってもよい。例えば、被成膜対象物の被成膜面の温度（以下、「成膜温度」という。）が１００℃以下、７０℃以下、５０℃以下、又は３０℃以下になるように、被成膜対象物を当該被成膜面の反対側の面から冷却してもよい。上記のように、被成膜対象物を冷却しながら酸化物半導体層１４０の成膜を行うことで、成膜直後の状態で結晶成分が少ない酸化物半導体層１４０を成膜することができる。
図３及び図６に示すように、酸化物半導体層１４０のパターンを形成する（図３のステップＳ３００３の「ＯＳパターン形成」）。図示しないが、酸化物半導体層１４０の上にレジストマスクを形成し、当該レジストマスクを用いて酸化物半導体層１４０をエッチングする。酸化物半導体層１４０のエッチングとして、ウェットエッチングが用いられてもよく、ドライエッチングが用いられてもよい。ウェットエッチングとして、酸性のエッチャントを用いてエッチングを行ってもよい。例えば、エッチャントとして、シュウ酸又はフッ酸を用いてもよい。
酸化物半導体層１４０のパターン形成の後に酸化物半導体層１４０に対して熱処理（ＯＳアニール）が行われる（図３のステップＳ３００４の「ＯＳアニール」）。本実施形態では、このＯＳアニールによって、酸化物半導体層１４０が結晶化する。
図３及び図７に示すように、酸化物半導体層１４０の上にゲート絶縁層１５０を成膜する（図３のステップＳ３００５の「ＧＩ形成」）。例えば、ゲート絶縁層１５０として、酸化シリコンが形成される。ゲート絶縁層１５０はＣＶＤ法によって形成される。例えば、ゲート絶縁層１５０として上記のように欠陥が少ない絶縁層を形成するために、３５０℃以上の成膜温度でゲート絶縁層１５０を成膜してもよい。本実施形態において、ゲート絶縁層１５０の厚さは、１００ｎｍ以上１２５ｎｍ以下である。当該ゲート絶縁層１５０の厚さは、第１領域１５２の厚さＴ１に相当する。ゲート絶縁層として、例えば、酸化シリコンが用いられる。ゲート絶縁層１５０を成膜した後に、ゲート絶縁層１５０の一部に酸素を打ち込む処理を行ってもよい。ゲート絶縁層１５０を「第１絶縁層」という場合がある。ゲート絶縁層１５０の上に酸化金属層１９０を成膜する（図３のステップＳ３００６の「ＡｌＯｘ成膜」）。酸化金属層１９０は、スパッタリング法によって成膜される。酸化金属層１９０の成膜によって、ゲート絶縁層１５０に酸素が打ち込まれる。
例えば、酸化金属層１９０の厚さは、５ｎｍ以上１００ｎｍ以下、５ｎｍ以上５０ｎｍ以下、５ｎｍ以上３０ｎｍ以下、又は７ｎｍ以上１５ｎｍ以下である。本実施形態では、酸化金属層１９０として酸化アルミニウムが用いられる。酸化アルミニウムはガスに対する高いバリア性を備えている。本実施形態において、酸化金属層１９０として用いられた酸化アルミニウムは、酸化金属層１９０の成膜時にゲート絶縁層１５０に打ち込まれた酸素が外方拡散することを抑制する。
例えば、酸化金属層１９０をスパッタリング法で形成した場合、酸化金属層１９０の膜中にはスパッタリングで用いられたプロセスガスが残存する。例えば、スパッタリングのプロセスガスとしてＡｒが用いられた場合、酸化金属層１９０の膜中にはＡｒが残存することがある。残存したＡｒは酸化金属層１９０に対するＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析で検出することができる。
酸化物半導体層１４０の上にゲート絶縁層１５０が成膜され、ゲート絶縁層１５０の上に酸化金属層１９０が成膜された状態で、酸化物半導体層１４０へ酸素を供給するための熱処理（酸化アニール）が行われる（図３のステップＳ３００７の「酸化アニール」）。酸化物半導体層１４０が成膜されてから酸化物半導体層１４０の上にゲート絶縁層１５０が成膜されるまでの間の工程で、酸化物半導体層１４０の上面１４１及び側面１４３には多くの酸素欠損が発生する。上記の酸化アニールによって、ゲート絶縁層１２０、１５０から放出された酸素が酸化物半導体層１４０に供給され、酸素欠損が修復される。
上記の酸化アニールにおいて、ゲート絶縁層１５０に打ち込まれた酸素は、酸化金属層１９０によってブロックされる。したがって、当該酸素が大気中に放出されることが抑制される。したがって、当該酸化アニールによって、当該酸素が効率よく酸化物半導体層１４０に供給され、酸素欠損が修復される。
図３及び図８に示すように、酸化アニールの後に、酸化金属層１９０はエッチング（除去）される（図３のステップＳ３００８の「ＡｌＯｘ除去」）。酸化金属層１９０のエッチングとして、ウェットエッチングが用いられてもよく、ドライエッチングが用いられてもよい。ウェットエッチングとして、例えば希釈フッ酸（ＤＨＦ）が用いられる。当該エッチングによって、全面に形成された酸化金属層１９０が除去される。換言すると、酸化金属層１９０の除去はマスクを用いずに行われる。さらに換言すると、当該エッチングによって、少なくとも平面視において、ある１つのパターンに形成された酸化物半導体層１４０と重なる領域の全ての酸化金属層１９０が除去される。
次に、ゲート絶縁層１５０の上にゲート電極１６０を形成する（図３のステップＳ３００９の「ＧＥ形成」）。図９に示すように、チタン含有層１６２及び導電層１６４を順に成膜する。チタン含有層１６２及び導電層１６４は、ゲート電極１６０は、スパッタリング法又は原子層堆積法によって成膜される。本実施形態では、上述したように、ゲート電極１６０は、チタン含有層１６２及び導電層１６４の積層構造を用いることが好ましい。本実施形態では、チタン含有層１６２の厚さは、２５ｎｍ以上５０ｎｍ以下である。また、導電層１６４の厚さは、１００ｎｍ以上４００ｎｍ以下である。
チタン含有層１６２として、チタン層及びチタン層に窒素が添加された窒素含有チタン層の積層構造とする場合には、イオン注入装置によって、チタン層に窒素を打ち込んでもよい。または、チタン層をスパッタリングにて成膜する際に、窒素ガスを使用することで、窒素含有チタン層を形成してもよい。例えば、チタン層の厚さが２５ｎｍ以上５０ｎｍ以下の範囲のうち、表面から数ｎｍが窒素が添加された領域であってもよい。
図１０Ａに示すように、チタン含有層１６２及び導電層１６４は、フォトリソグラフィ工程を経てパターニングされる。チタン含有層１６２及び導電層１６４は、ドライエッチングにより加工される。チタン含有層１６２のエッチングレートは、導電層１６４のエッチングレートよりも遅い。本実施形態では、チタン含有層１６２の厚さが２５ｎｍ以上５０ｎｍ以下である。そのため、基板面内におけるゲート電極１６０の線幅の面内ばらつきを抑制できる。また、ゲート絶縁層１５０の第２領域１５４において、除去される量の面内ばらつきを抑制できる。ドライエッチングによって、第２領域１５４の厚さＴ２は、７５ｎｍ以上１００ｎｍ以下となる。また、チタン含有層１６２の厚さＴ３及びゲート絶縁層１５０の厚さとの関係を考慮すると、チタン含有層１６２の厚さＴ３は、第２領域１５４の厚さＴ２の２５％以上７０％未満であることが好ましい。上記のように、ゲート電極１６０は、酸化金属層１９０が除去されることで露出したゲート絶縁層１５０と接するように形成される。
ゲート電極１６０がパターニングされた状態で、酸化物半導体層１４０のソース領域Ｓ及びドレイン領域Ｄの低抵抗化が行われる（図３のステップＳ３０１０の「ＳＤ低抵抗化」）。具体的には、イオン注入によって、ゲート電極１６０側からゲート絶縁層１５０を介して酸化物半導体層１４０に不純物が注入される。例えば、イオン注入によって、アルゴン（Ａｒ）、リン（Ｐ）、ボロン（Ｂ）が酸化物半導体層１４０に注入される。イオン注入によって酸化物半導体層１４０に酸素欠損が形成されることで、酸化物半導体層１４０が低抵抗化する。半導体装置１０のチャネル領域ＣＨとして機能する酸化物半導体層１４０の上方にはゲート電極１６０が設けられているため、チャネル領域ＣＨの酸化物半導体層１４０には不純物は注入されない。
本実施形態では、ゲート絶縁層１５０の第２領域１５４の厚さＴ２は、７５ｎｍ以上１００ｎｍ以下で形成される。この範囲であれば、イオン注入装置の加速の条件を満たすため、基板面内において均一に不純物を添加することができる。また、第２領域１５４の厚さＴ２が１００ｎｍを超える場合、酸化物半導体層１４０がゲート電極１０５のテーパー部と重なる領域においては、ゲート絶縁層１５０の厚さが実効的に増加することと等価となる。
図１０Ｂは、図１０Ａに示す半導体装置の一部を拡大した拡大図である。具体的には、図１０Ｂは、ゲート電極１０５の付近の拡大図である。ゲート電極１０５は、上面１０５ａ及びテーパー部１０５ｂを含む。酸化物半導体層１４０がゲート電極１０５の上面１０５ａと重畳する領域及びゲート電極１０５が設けられない領域においては、第２領域１５４の厚さは厚さＴ２となる。しかしながら、酸化物半導体層１４０がテーパー部１０５ｂと重畳する領域の厚さは、厚さＴ２よりも厚い、厚さＴ４となる。このような状態でイオン注入により不純物１４５を添加する場合、厚さＴ４が１２５ｎｍ以下であれば、酸化物半導体層１４０のソース領域Ｓ及びドレイン領域Ｄに均一に不純物１４５を添加することができる。厚さＴ４が１２５ｎｍを超えると、イオン注入装置の加速の条件を満たさない場合がある。酸化物半導体層１４０のテーパー部１０５ｂと重畳する領域においては、不純物１４５の添加が十分でない場合がある。これにより、ソース領域Ｓ及びドレイン領域Ｄの抵抗が基板面内において不均一となる場合がある。また、ゲート電極１６０のドライエッチングの際に、ゲート絶縁層１５０の除去量に面内ばらつきが生じていると、この傾向はより顕著となる。
図３及び図１１に示すように、ゲート絶縁層１５０及びゲート電極１６０の上に層間膜として絶縁層１７０、１８０を成膜する（図３のステップＳ３０１１の「層間膜成膜」）。絶縁層１７０、１８０はＣＶＤ法によって成膜される。例えば、絶縁層１７０として窒化シリコンが形成され、絶縁層１８０として酸化シリコンが形成される。絶縁層１７０、１８０として用いられる材料は上記に限定されない。絶縁層１７０の厚さは、５０ｎｍ以上５００ｎｍ以下である。絶縁層１８０の厚さは、５０ｎｍ以上５００ｎｍ以下である。
図３及び図１２に示すように、ゲート絶縁層１５０及び絶縁層１７０、１８０に開口１７１、１７３を形成する（図３のステップＳ３０１２の「コンタクト開孔」）。開口１７１によってソース領域Ｓの酸化物半導体層１４０が露出されている。開口１７３によってドレイン領域Ｄの酸化物半導体層１４０が露出されている。開口１７１、１７３によって露出された酸化物半導体層１４０の上及び絶縁層１８０の上にソース・ドレイン電極２００を形成することで（図３のステップＳ３０１３の「ＳＤ形成」）、図１Ａに示す半導体装置１０が完成する。
上記の製造方法で作成した半導体装置１０について、チャネル領域ＣＨのチャネル長Ｌが２μｍ以上４μｍ以下、かつ、チャネル領域ＣＨのチャネル幅が２μｍ以上２５μｍ以下の範囲において、移動度が３０［ｃｍ２／Ｖｓ］以上、３５［ｃｍ２／Ｖｓ］以上、又は４０［ｃｍ２／Ｖｓ］以上の電気特性を得ることができる。本実施形態における移動度とは半導体装置１０の飽和領域における電界効果移動度である。具体的には、当該移動度は、ソース電極とドレイン電極との間の電位差（Ｖｄ）が、ゲート電極に供給される電圧（Ｖｇ）から半導体装置１０の閾値電圧（Ｖｔｈ）を引いた値（Ｖｇ－Ｖｔｈ）より大きい領域における電界効果移動度の最大値を意味する。
本実施形態では、ゲート絶縁層１５０の成膜後に、酸化金属層１９０を成膜して酸化アニールを行っている。当該酸化アニールによって、当該酸素が効率よく酸化物半導体層１４０に供給され、酸素欠損を十分に修復することができる。したがって、ゲート絶縁層１５０の第１領域１５２の厚さＴ１が、１００ｎｍ以上１２５ｎｍ以下であり、第２領域１５４の厚さＴ２が、７５ｎｍ以上１００ｎｍ以下であっても、トランジスタの電気特性がノーマリーオンとなってしまうことを抑制できる。
〈第２実施形態〉
図１３Ａ～図２４を用いて、本発明の一実施形態に係る半導体装置について説明する。
図１３Ａ～図２４を用いて、本発明の一実施形態に係る半導体装置について説明する。
［半導体装置１０の構成］
本実施形態に係る半導体装置１０の構成は、第１実施形態の半導体装置１０と類似しているが、ゲート絶縁層１２０と酸化物半導体層１４０との間に酸化金属層１３０（金属酸化物ともいう）が設けられている点において、第１実施形態の半導体装置１０と相違する。以下の説明において、第１実施形態と同様の構成については説明を省略し、主に第１実施形態との相違点について説明する。
本実施形態に係る半導体装置１０の構成は、第１実施形態の半導体装置１０と類似しているが、ゲート絶縁層１２０と酸化物半導体層１４０との間に酸化金属層１３０（金属酸化物ともいう）が設けられている点において、第１実施形態の半導体装置１０と相違する。以下の説明において、第１実施形態と同様の構成については説明を省略し、主に第１実施形態との相違点について説明する。
図１３Ａは、本発明の一実施形態に係る半導体装置の概要を示す断面図である。図１３Ｂは、図１３Ａに示す半導体装置の一部を拡大した拡大図である。図１３Ａに示すように、半導体装置１０は、ゲート電極１０５、ゲート絶縁層１１０、１２０、酸化金属層１３０、酸化物半導体層１４０、ゲート絶縁層１５０、ゲート電極１６０、絶縁層１７０、１８０、ソース電極２０１、及びドレイン電極２０３を含む。
酸化金属層１３０はゲート絶縁層１２０の上に設けられている。酸化金属層１３０はゲート絶縁層１２０に接している。酸化物半導体層１４０は酸化金属層１３０の上に設けられている。酸化物半導体層１４０は酸化金属層１３０に接している。酸化物半導体層１４０の主面のうち、酸化金属層１３０に接する面を下面１４２という。酸化金属層１３０の端部は、酸化物半導体層１４０の端部と略一致している。
本実施形態では、酸化金属層１３０と基板１００との間に、半導体層又は酸化物半導体層は設けられていない。
本実施形態では、酸化物半導体層１４０の下に酸化金属層が接して設けられている。図１３Ａ及び図１３Ｂでは、酸化金属層１３０がゲート絶縁層１２０に接し、酸化物半導体層１４０が酸化金属層１３０に接している構成が例示されているが、この構成に限定されない。ゲート絶縁層１２０と酸化金属層１３０との間に他の層が設けられていてもよい。酸化金属層１３０と酸化物半導体層１４０との間に他の層が設けられていてもよい。
図１３Ａでは、酸化金属層１３０の側壁と酸化物半導体層１４０の側壁とが直線上に並んでいるが、この構成に限定されない。基板１００の主面に対する酸化金属層１３０の側壁の角度が酸化物半導体層１４０の側壁の角度と異なっていてもよい。酸化金属層１３０及び酸化物半導体層１４０の少なくともいずれか一方の側壁の断面形状が湾曲していてもよい。
酸化金属層１３０は、酸化金属層１９０と同様にアルミニウムを主成分とする酸化金属を含む層であり、酸素や水素などのガスを遮蔽するガスバリア膜としての機能を備える。酸化金属層１３０として酸化金属層１９０と同様の材料が用いられる。酸化金属層１３０の材料は、酸化金属層１９０の材料と同じであってもよく、異なっていてもよい。
図１３Ｂに示すように、ゲート絶縁層１５０において、第１領域１５２の厚さＴ１は、第２領域１５４の厚さＴ２と異なっている。第１領域１５２の厚さＴ１は、製造プロセスにおいてゲート絶縁層１５０を成膜した際の厚さである。第２領域１５４の厚さＴ２はゲート電極１６０を形成する際のドライエッチングによって形成された厚さである。
半導体装置１０の平面形状は図２と同様なので、図示を省略するが、平面視において、酸化金属層１３０の平面パターンは、酸化物半導体層１４０の平面パターンと略同一である。図１３Ａを参照すると、酸化物半導体層１４０の下面１４２は酸化金属層１３０によって覆われている。特に、本実施形態では、酸化物半導体層１４０の下面１４２の全てが、酸化金属層１３０によって覆われている。
本実施形態では、酸化物半導体層１４０の下面１４２の全てが酸化金属層１３０によって覆われた構成を例示したが、この構成に限定されない。例えば、酸化物半導体層１４０の下面１４２の一部が酸化金属層１３０と接していなくてもよい。例えば、チャネル領域ＣＨにおける酸化物半導体層１４０の下面１４２の全てが酸化金属層１３０によって覆われ、ソース領域Ｓ及びドレイン領域Ｄにおける酸化物半導体層１４０の下面１４２の全て又は一部が酸化金属層１３０によって覆われていなくてもよい。つまり、ソース領域Ｓ及びドレイン領域Ｄにおける酸化物半導体層１４０の下面１４２の全て又は一部が酸化金属層１３０と接していなくてもよい。ただし、上記の構成において、チャネル領域ＣＨにおける酸化物半導体層１４０の下面１４２の一部が酸化金属層１３０によって覆われておらず、当該下面１４２のその他の部分が酸化金属層１３０と接していてもよい。
酸化物半導体層１４０におけるインジウムの比率が５０％以上であることで、高移動度の半導体装置１０が実現される。一方、このような酸化物半導体層１４０では、酸化物半導体層１４０に含まれる酸素が還元されやすいため、酸化物半導体層１４０に酸素欠損が形成されやすい。
半導体装置１０では、製造プロセスの熱処理工程において、酸化物半導体層１４０よりも基板１００側に設けられる層（例えば、ゲート絶縁層１１０、１２０）から水素が放出される。その水素が酸化物半導体層１４０に到達することで、酸化物半導体層１４０に酸素欠損が発生する。この酸素欠損の発生は、酸化物半導体層１４０のパターンサイズが大きいほど顕著である。このような酸素欠損の発生を抑制するために、酸化物半導体層１４０の下面１４２に水素が到達することを抑制する必要がある。上記の内容が一つ目の課題である。
また、酸化物半導体層１４０の上面１４１は、酸化物半導体層１４０が形成された後の工程（例えば、パターニング工程又はエッチング工程）の影響を受ける。一方、酸化物半導体層１４０の下面１４２（酸化物半導体層１４０の基板１００側の面）は、上記のような影響を受けない。
したがって、酸化物半導体層１４０の上面１４１付近に形成される酸素欠損は、酸化物半導体層１４０の下面１４２付近に形成される酸素欠損より多い。つまり、酸化物半導体層１４０中の酸素欠損は、酸化物半導体層１４０の厚さ方向に一様に存在しているのではなく、酸化物半導体層１４０の厚さ方向に不均一な分布で存在している。具体的には、酸化物半導体層１４０中の酸素欠損は、酸化物半導体層１４０の下面１４２側ほど少なく、酸化物半導体層１４０の上面１４１側ほど多い。
上記のような酸素欠損分布を有する酸化物半導体層１４０に対して、一様に酸素供給処理を行う場合、酸化物半導体層１４０の上面１４１側に形成された酸素欠損を修復するために必要な量の酸素を供給すると、酸化物半導体層１４０の下面１４２側には酸素が過剰に供給される。その結果、下面１４２側では、過剰酸素によって酸素欠損とは異なる欠陥準位が形成されてしまう。その結果、信頼性試験における特性変動、又は電界効果移動度の低下などの現象が発生する。したがって、このような現象を抑制するためには、酸化物半導体層１４０の下面１４２側への酸素供給を抑制しつつ、酸化物半導体層１４０の上面１４１側へ酸素を供給する必要がある。
上記の課題は、本発明に至る過程で新たに認識された課題であり、従来から認識されていた課題ではない。従来の構成及び製造方法では、酸化物半導体層への酸素供給処理によって、半導体装置の初期特性が改善されても、信頼性試験による特性変動が発生するという、初期特性と信頼性試験との間にトレードオフの関係があった。しかし、本実施形態に係る構成によって、上記の課題が解決され、半導体装置１０の良好な初期特性及び信頼性試験を得ることができる。
［半導体装置１０の製造方法］
図１４～図２４を用いて、本発明の一実施形態に係る半導体装置の製造方法について説明する。図１４は、本発明の一実施形態に係る半導体装置の製造方法を示すシーケンス図である。図１５～図２４は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。以下の製造方法の説明では、酸化金属層１３０、１９０として酸化アルミニウムが用いられた半導体装置１０の製造方法について説明する。
図１４～図２４を用いて、本発明の一実施形態に係る半導体装置の製造方法について説明する。図１４は、本発明の一実施形態に係る半導体装置の製造方法を示すシーケンス図である。図１５～図２４は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。以下の製造方法の説明では、酸化金属層１３０、１９０として酸化アルミニウムが用いられた半導体装置１０の製造方法について説明する。
図１４及び図１５に示すように、基板１００の上にボトムゲートとしてゲート電極１０５が形成され、ゲート電極１０５の上にゲート絶縁層１１０、１２０が形成される（図１４のステップＳ２００１の「Ｂｏｔｔｏｍ ＧＩ／ＧＥ形成」）。例えば、ゲート絶縁層１１０として、窒化シリコンが形成される。例えば、ゲート絶縁層１２０として、酸化シリコンが形成される。ゲート絶縁層１１０、１２０はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって成膜される。
ゲート絶縁層１１０として窒化シリコンが用いられることで、ゲート絶縁層１１０は、例えば基板１００側から酸化物半導体層１４０に向かって拡散する不純物をブロックすることができる。ゲート絶縁層１２０として用いられる酸化シリコンは、熱処理によって酸素を放出する物性を備えた酸化シリコンである。
図１４及び図１６に示すように、ゲート絶縁層１２０の上に酸化金属層１３０及び酸化物半導体層１４０を形成する（図１４のステップＳ２００２の「ＯＳ／ＡｌＯｘ成膜」）。酸化金属層１３０及び酸化物半導体層１４０は、スパッタリング法又は原子層堆積法（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）によって成膜される。
酸化金属層１３０の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、１ｎｍ以上５０ｎｍ以下、１ｎｍ以上３０ｎｍ以下、又は１ｎｍ以上１０ｎｍ以下である。本実施形態では、酸化金属層１３０として酸化アルミニウムが用いられる。酸化アルミニウムはガスに対する高いバリア性を備えている。本実施形態において、酸化金属層１３０として用いられた酸化アルミニウムは、ゲート絶縁層１２０から放出された水素及び酸素をブロックし、放出された水素及び酸素が酸化物半導体層１４０に到達することを抑制する。
例えば、酸化物半導体層１４０の厚さは、１０ｎｍ以上１００ｎｍ以下、１５ｎｍ以上７０ｎｍ以下、又は２０ｎｍ以上４０ｎｍ以下である。本実施形態では、酸化物半導体層１４０として、インジウム（Ｉｎ）及びガリウム（Ｇａ）を含む酸化物が用いられる。後述するＯＳアニール前の酸化物半導体層１４０はアモルファスである。
後述するＯＳアニールによって、酸化物半導体層１４０を結晶化する場合、成膜後かつＯＳアニール前の酸化物半導体層１４０はアモルファス状態（酸化物半導体の結晶成分が少ない状態）であることが好ましい。つまり、酸化物半導体層１４０の成膜条件は、成膜直後の酸化物半導体層１４０ができるだけ結晶化しない条件であることが好ましい。例えば、スパッタリング法によって酸化物半導体層１４０が成膜される場合、被成膜対象物（基板１００及びその上に形成された構造物）の温度が制御された状態で酸化物半導体層１４０が成膜される。
スパッタリング法によって被成膜対象物に対して成膜を行うと、プラズマ中で発生したイオン及びスパッタリングターゲットによって反跳した原子が被成膜対象物に衝突する。そのため、成膜処理に伴い被成膜対象物の温度が上昇する。成膜処理中の被成膜対象物の温度が上昇すると、成膜直後の状態で酸化物半導体層１４０に微結晶が含まれる。当該微結晶によって、その後のＯＳアニールによる結晶化が阻害される。上記のように被成膜対象物の温度を制御するために、例えば、被成膜対象物を冷却しながら成膜を行ってもよい。例えば、被成膜対象物の被成膜面の温度が１００℃以下、７０℃以下、５０℃以下、又は３０℃以下になるように、被成膜対象物を当該被成膜面の反対側の面から冷却してもよい。上記のように、被成膜対象物を冷却しながら酸化物半導体層１４０の成膜を行うことで、成膜直後の状態で結晶成分が少ない酸化物半導体層１４０を成膜することができる。
図１４及び図１７に示すように、酸化物半導体層１４０のパターンを形成する（図１４のステップＳ２００３の「ＯＳパターン形成」）。図示しないが、酸化物半導体層１４０の上にレジストマスクを形成し、当該レジストマスクを用いて酸化物半導体層１４０をエッチングする。酸化物半導体層１４０のエッチングとして、ウェットエッチングが用いられてもよく、ドライエッチングが用いられてもよい。ウェットエッチングとして、酸性のエッチャントを用いてエッチングを行ってもよい。例えば、エッチャントとして、シュウ酸又はフッ酸を用いてもよい。
酸化物半導体層１４０のパターン形成の後に酸化物半導体層１４０に対して熱処理（ＯＳアニール）が行われる（図１４のステップＳ２００４の「ＯＳアニール」）。本実施形態では、このＯＳアニールによって、酸化物半導体層１４０が結晶化する。
図１４及び図１８に示すように、酸化金属層１３０のパターンを形成する（図１４のステップＳ２００５の「ＡｌＯｘパターン形成」）。酸化金属層１３０は、上記の工程でパターニングされた酸化物半導体層１４０をマスクとしてエッチングされる。酸化金属層１３０のエッチングとして、ウェットエッチングが用いられてもよく、ドライエッチングが用いられてもよい。ウェットエッチングとして、例えば希釈フッ酸（ＤＨＦ）が用いられる。上記のように、酸化物半導体層１４０をマスクとして酸化金属層１３０をエッチングすることで、フォトリソグラフィ工程を省略することができる。
図１４及び図１９に示すように、ゲート絶縁層１５０を成膜する（図１４のステップＳ２００６の「ＧＩ形成」）。例えば、ゲート絶縁層１５０として、酸化シリコンが形成される。ゲート絶縁層１５０はＣＶＤ法によって形成される。例えば、ゲート絶縁層１５０として上記のように欠陥が少ない絶縁層を形成するために、３５０℃以上の成膜温度でゲート絶縁層１５０を成膜してもよい。ゲート絶縁層１５０の厚さは、例えば、５０ｎｍ以上３００ｎｍ以下、６０ｎｍ以上２００ｎｍ以下、又は７０ｎｍ以上１５０ｎｍ以下である。ゲート絶縁層１５０を成膜した後に、ゲート絶縁層１５０の一部に酸素を打ち込む処理を行ってもよい。ゲート絶縁層１５０の上に酸化金属層１９０を成膜する（図１４のステップＳ２００７の「ＡｌＯｘ成膜」）。酸化金属層１９０は、スパッタリング法によって成膜される。酸化金属層１９０の成膜によって、ゲート絶縁層１５０に酸素が打ち込まれる。
例えば、酸化金属層１９０の厚さは、５ｎｍ以上１００ｎｍ以下、５ｎｍ以上５０ｎｍ以下、５ｎｍ以上３０ｎｍ以下、又は７ｎｍ以上１５ｎｍ以下である。本実施形態では、酸化金属層１９０として酸化アルミニウムが用いられる。酸化アルミニウムはガスに対する高いバリア性を備えている。本実施形態において、酸化金属層１９０として用いられた酸化アルミニウムは、酸化金属層１９０の成膜時にゲート絶縁層１５０に打ち込まれた酸素が外方拡散することを抑制する。
例えば、酸化金属層１９０をスパッタリング法で形成した場合、酸化金属層１９０の膜中にはスパッタリングで用いられたプロセスガスが残存する。例えば、スパッタリングのプロセスガスとしてＡｒが用いられた場合、酸化金属層１９０の膜中にはＡｒが残存することがある。残存したＡｒは酸化金属層１９０に対するＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析で検出することができる。
酸化物半導体層１４０の上にゲート絶縁層１５０が成膜され、ゲート絶縁層１５０の上に酸化金属層１９０が成膜された状態で、酸化物半導体層１４０へ酸素を供給するための熱処理（酸化アニール）が行われる（図１４のステップＳ２００８の「酸化アニール」）。酸化物半導体層１４０が成膜されてから酸化物半導体層１４０の上にゲート絶縁層１５０が成膜されるまでの間の工程で、酸化物半導体層１４０の上面１４１及び側面１４３には多くの酸素欠損が発生する。上記の酸化アニールによって、ゲート絶縁層１２０、１５０から放出された酸素が酸化物半導体層１４０に供給され、酸素欠損が修復される。
酸化アニールによって、ゲート絶縁層１２０から放出された酸素は、酸化金属層１３０によってブロックされる。したがって、酸化物半導体層１４０の下面１４２には酸素が供給されにくい。ゲート絶縁層１２０から放出された酸素は、酸化金属層１３０が形成されていない領域からゲート絶縁層１２０の上に設けられたゲート絶縁層１５０に拡散し、ゲート絶縁層１５０を介して酸化物半導体層１４０に到達する。その結果、ゲート絶縁層１２０から放出された酸素は、酸化物半導体層１４０の下面１４２には供給されにくく、主に酸化物半導体層１４０の側面１４３及び上面１４１に供給される。さらに、酸化アニールによって、ゲート絶縁層１５０から放出された酸素が酸化物半導体層１４０の上面１４１及び側面１４３に供給される。上記の酸化アニールによって、ゲート絶縁層１１０、１２０から水素が放出される場合があるが、当該水素は酸化金属層１３０によってブロックされる。
上記のように、酸化アニールの工程によって、酸素欠損の量が少ない酸化物半導体層１４０の下面１４２への酸素の供給を抑制しつつ、酸素欠損の量が多い酸化物半導体層１４０の上面１４１及び側面１４３への酸素供給を行うことができる。
同様に、上記の酸化アニールにおいて、ゲート絶縁層１５０に打ち込まれた酸素は、酸化金属層１９０によってブロックされる。したがって、当該酸素が大気中に放出されることが抑制される。したがって、当該酸化アニールによって、当該酸素が効率よく酸化物半導体層１４０に供給され、酸素欠損が修復される。
図１４及び図２０に示すように、酸化アニールの後に、酸化金属層１９０はエッチング（除去）される（図１４のステップＳ２００９の「ＡｌＯｘ除去」）。酸化金属層１９０のエッチングとして、ウェットエッチングが用いられてもよく、ドライエッチングが用いられてもよい。ウェットエッチングとして、例えば希釈フッ酸（ＤＨＦ）が用いられる。
次に、ゲート絶縁層１５０の上にゲート電極１６０を形成する（図１４のステップＳ２０１０の「ＧＥ形成」）。図２１に示すように、チタン含有層１６２及び導電層１６４を順に成膜する。チタン含有層１６２及び導電層１６４は、ゲート電極１６０は、スパッタリング法又は原子層堆積法によって成膜される。本実施形態では、上述したように、ゲート電極１６０は、チタン含有層１６２及び導電層１６４の積層構造を用いることが好ましい。本実施形態では、チタン含有層１６２の厚さは、２５ｎｍ以上５０ｎｍ以下である。
図２２に示すように、チタン含有層１６２及び導電層１６４は、フォトリソグラフィ工程を経てパターニングされる。チタン含有層１６２及び導電層１６４は、ドライエッチングにより加工される。チタン含有層１６２のエッチングレートは、導電層１６４のエッチングレートよりも遅い。本実施形態では、チタン含有層１６２の厚さが２５ｎｍ以上５０ｎｍ以下である。そのため、基板面内におけるゲート電極１６０の線幅の面内ばらつきを抑制できる。また、ゲート絶縁層１５０の第２領域１５４において、除去される量の面内ばらつきを抑制できる。ドライエッチングによって、第２領域１５４の厚さＴ２は、７５ｎｍ以上１００ｎｍ以下となる。上記のように、ゲート電極１６０は、酸化金属層１９０が除去されることで露出したゲート絶縁層１５０と接するように形成される。
ゲート電極１６０がパターニングされた状態で、酸化物半導体層１４０のソース領域Ｓ及びドレイン領域Ｄの低抵抗化が行われる（図１４のステップＳ２０１１の「ＳＤ低抵抗化」）。具体的には、イオン注入によって、ゲート電極１６０側からゲート絶縁層１５０を介して酸化物半導体層１４０に不純物が注入される。例えば、イオン注入によって、アルゴン（Ａｒ）、リン（Ｐ）、ボロン（Ｂ）が酸化物半導体層１４０に注入される。イオン注入によって酸化物半導体層１４０に酸素欠損が形成されることで、酸化物半導体層１４０が低抵抗化する。半導体装置１０のチャネル領域ＣＨとして機能する酸化物半導体層１４０の上方にはゲート電極１６０が設けられているため、チャネル領域ＣＨの酸化物半導体層１４０には不純物は注入されない。
図１４及び図２３に示すように、ゲート絶縁層１５０及びゲート電極１６０の上に層間膜として絶縁層１７０、１８０を成膜する（図１４のステップＳ２０１２の「層間膜成膜」）。絶縁層１７０、１８０はＣＶＤ法によって成膜される。例えば、絶縁層１７０として窒化シリコンが形成され、絶縁層１８０として酸化シリコンが形成される。絶縁層１７０、１８０として用いられる材料は上記に限定されない。絶縁層１７０の厚さは、５０ｎｍ以上５００ｎｍ以下である。絶縁層１８０の厚さは、５０ｎｍ以上５００ｎｍ以下である。
図１４及び図２４に示すように、ゲート絶縁層１５０及び絶縁層１７０、１８０に開口１７１、１７３を形成する（図１４のステップＳ２０１３の「コンタクト開孔」）。開口１７１によってソース領域Ｓの酸化物半導体層１４０が露出されている。開口１７３によってドレイン領域Ｄの酸化物半導体層１４０が露出されている。開口１７１、１７３によって露出された酸化物半導体層１４０の上及び絶縁層１８０の上にソース・ドレイン電極２００を形成することで（図１４のステップＳ２０１４の「ＳＤ形成」）、図１３Ａに示す半導体装置１０が完成する。
上記の製造方法で作成した半導体装置１０について、チャネル領域ＣＨのチャネル長Ｌが２μｍ以上４μｍ以下、かつ、チャネル領域ＣＨのチャネル幅が２μｍ以上２５μｍ以下の範囲において、移動度が５０［ｃｍ２／Ｖｓ］以上、５５［ｃｍ２／Ｖｓ］以上、又は６０［ｃｍ２／Ｖｓ］以上の電気特性を得ることができる。本実施形態における移動度とは半導体装置１０の飽和領域における電界効果移動度である。具体的には、当該移動度は、ソース電極とドレイン電極との間の電位差（Ｖｄ）が、ゲート電極に供給される電圧（Ｖｇ）から半導体装置１０の閾値電圧（Ｖｔｈ）を引いた値（Ｖｇ－Ｖｔｈ）より大きい領域における電界効果移動度の最大値を意味する。
〈第３実施形態〉
図２５～図２９を用いて、本発明の一実施形態に係る半導体装置を用いた表示装置について説明する。以下に示す実施形態では、上記の第１実施形態及び第２実施形態で説明した半導体装置１０が液晶表示装置の回路に適用された構成について説明する。
図２５～図２９を用いて、本発明の一実施形態に係る半導体装置を用いた表示装置について説明する。以下に示す実施形態では、上記の第１実施形態及び第２実施形態で説明した半導体装置１０が液晶表示装置の回路に適用された構成について説明する。
［表示装置２０の概要］
図２５は、本発明の一実施形態に係る表示装置の概要を示す平面図である。図２５に示すように、表示装置２０は、アレイ基板３００、シール部３１０、対向基板３２０、フレキシブルプリント回路基板３３０（ＦＰＣ３３０）、及びＩＣチップ３４０を有する。アレイ基板３００及び対向基板３２０はシール部３１０によって貼り合わせられている。シール部３１０に囲まれた液晶領域２２には、複数の画素回路３０１がマトリクス状に配置されている。液晶領域２２は、後述する液晶素子３１１と平面視において重なる領域である。
図２５は、本発明の一実施形態に係る表示装置の概要を示す平面図である。図２５に示すように、表示装置２０は、アレイ基板３００、シール部３１０、対向基板３２０、フレキシブルプリント回路基板３３０（ＦＰＣ３３０）、及びＩＣチップ３４０を有する。アレイ基板３００及び対向基板３２０はシール部３１０によって貼り合わせられている。シール部３１０に囲まれた液晶領域２２には、複数の画素回路３０１がマトリクス状に配置されている。液晶領域２２は、後述する液晶素子３１１と平面視において重なる領域である。
シール部３１０が設けられたシール領域２４は、液晶領域２２の周囲の領域である。ＦＰＣ３３０は端子領域２６に設けられている。端子領域２６はアレイ基板３００が対向基板３２０から露出された領域であり、シール領域２４の外側に設けられている。シール領域２４の外側とは、シール部３１０が設けられた領域及びシール部３１０によって囲まれた領域の外側を意味する。ＩＣチップ３４０はＦＰＣ３３０上に設けられている。ＩＣチップ３４０は各画素回路３０１を駆動させるための信号を供給する。
［表示装置２０の回路構成］
図２６は、本発明の一実施形態に係る表示装置の回路構成を示すブロック図である。図２６に示すように、画素回路３０１が配置された液晶領域２２に対してＤ１方向（列方向）に隣接する位置にはソースドライバ回路３０２が設けられており、液晶領域２２に対してＤ２方向（行方向）に隣接する位置にはゲートドライバ回路３０３が設けられている。ソースドライバ回路３０２及びゲートドライバ回路３０３は、上記のシール領域２４に設けられている。ただし、ソースドライバ回路３０２及びゲートドライバ回路３０３が設けられる領域はシール領域２４に限定されず、画素回路３０１が設けられた領域の外側であれば、どの領域でもよい。
図２６は、本発明の一実施形態に係る表示装置の回路構成を示すブロック図である。図２６に示すように、画素回路３０１が配置された液晶領域２２に対してＤ１方向（列方向）に隣接する位置にはソースドライバ回路３０２が設けられており、液晶領域２２に対してＤ２方向（行方向）に隣接する位置にはゲートドライバ回路３０３が設けられている。ソースドライバ回路３０２及びゲートドライバ回路３０３は、上記のシール領域２４に設けられている。ただし、ソースドライバ回路３０２及びゲートドライバ回路３０３が設けられる領域はシール領域２４に限定されず、画素回路３０１が設けられた領域の外側であれば、どの領域でもよい。
ソースドライバ回路３０２からソース配線３０４がＤ１方向に延びており、Ｄ１方向に配列された複数の画素回路３０１に接続されている。ゲートドライバ回路３０３からゲート配線３０５がＤ２方向に延びており、Ｄ２方向に配列された複数の画素回路３０１に接続されている。
端子領域２６には端子部３０６が設けられている。端子部３０６とソースドライバ回路３０２とは接続配線３０７で接続されている。同様に、端子部３０６とゲートドライバ回路３０３とは接続配線３０７で接続されている。ＦＰＣ３３０が端子部３０６に接続されることで、ＦＰＣ３３０が接続された外部機器と表示装置２０とが接続され、外部機器からの信号によって表示装置２０に設けられた各画素回路３０１が駆動する。
第１実施形態及び第２実施形態に示す半導体装置１０は、画素回路３０１、ソースドライバ回路３０２、及びゲートドライバ回路３０３に含まれるトランジスタとして用いられる。
［表示装置２０の画素回路３０１］
図２７は、本発明の一実施形態に係る表示装置の画素回路を示す回路図である。図２７に示すように、画素回路３０１は半導体装置１０、保持容量３５０、及び液晶素子３１１などの素子を含む。半導体装置１０はゲート電極１６０、ソース電極２０１、及びドレイン電極２０３を有する。ゲート電極１６０はゲート配線３０５に接続されている。ソース電極２０１はソース配線３０４に接続されている。ドレイン電極２０３は保持容量３５０及び液晶素子３１１に接続されている。本実施形態では、説明の便宜上、符号「２０１」で示された電極をソース電極といい、符号「２０３」で示された電極をドレイン電極というが、符号「２０１」で示された電極がドレイン電極として機能し、符号「２０３」で示された電極がソース電極として機能してもよい。
図２７は、本発明の一実施形態に係る表示装置の画素回路を示す回路図である。図２７に示すように、画素回路３０１は半導体装置１０、保持容量３５０、及び液晶素子３１１などの素子を含む。半導体装置１０はゲート電極１６０、ソース電極２０１、及びドレイン電極２０３を有する。ゲート電極１６０はゲート配線３０５に接続されている。ソース電極２０１はソース配線３０４に接続されている。ドレイン電極２０３は保持容量３５０及び液晶素子３１１に接続されている。本実施形態では、説明の便宜上、符号「２０１」で示された電極をソース電極といい、符号「２０３」で示された電極をドレイン電極というが、符号「２０１」で示された電極がドレイン電極として機能し、符号「２０３」で示された電極がソース電極として機能してもよい。
［表示装置２０の断面構造］
図２８は、本発明の一実施形態に係る表示装置の断面図である。図２８に示すように、表示装置２０は、半導体装置１０が用いられた表示装置である。本実施形態では、半導体装置１０が画素回路３０１に用いられた構成を例示するが、半導体装置１０がソースドライバ回路３０２及びゲートドライバ回路３０３を含む周辺回路に用いられてもよい。以下の説明において、半導体装置１０の構成は図１Ａに示す半導体装置１０と同様なので、説明を省略する。
図２８は、本発明の一実施形態に係る表示装置の断面図である。図２８に示すように、表示装置２０は、半導体装置１０が用いられた表示装置である。本実施形態では、半導体装置１０が画素回路３０１に用いられた構成を例示するが、半導体装置１０がソースドライバ回路３０２及びゲートドライバ回路３０３を含む周辺回路に用いられてもよい。以下の説明において、半導体装置１０の構成は図１Ａに示す半導体装置１０と同様なので、説明を省略する。
ソース電極２０１及びドレイン電極２０３の上に絶縁層３６０が設けられている。絶縁層３６０の上に、複数の画素に共通して設けられる共通電極３７０が設けられている。共通電極３７０の上に絶縁層３８０が設けられている。絶縁層３６０、３８０には開口３８１が設けられている。絶縁層３８０の上及び開口３８１の内部に画素電極３９０が設けられている。画素電極３９０はドレイン電極２０３に接続されている。
図２９は、本発明の一実施形態に係る表示装置の画素電極及び共通電極の平面図である。図２９に示すように、共通電極３７０は、平面視で画素電極３９０と重なる重畳領域と、画素電極３９０と重ならない非重畳領域とを有する。画素電極３９０と共通電極３７０との間に電圧を供給すると、重畳領域の画素電極３９０から非重畳領域の共通電極３７０に向かって横電界が形成される。この横電界によって液晶素子３１１に含まれる液晶分子が動作することで、画素の階調が決定される。
〈第４実施形態〉
図３０及び図３１を用いて、本発明の一実施形態に係る半導体装置を用いた表示装置について説明する。本実施形態では、上記の第１実施形態及び第２実施形態で説明した半導体装置１０が有機ＥＬ表示装置の回路に適用された構成について説明する。表示装置２０の概要及び回路構成は図２５及び図２６に示すものと同様なので、説明を省略する。
図３０及び図３１を用いて、本発明の一実施形態に係る半導体装置を用いた表示装置について説明する。本実施形態では、上記の第１実施形態及び第２実施形態で説明した半導体装置１０が有機ＥＬ表示装置の回路に適用された構成について説明する。表示装置２０の概要及び回路構成は図２５及び図２６に示すものと同様なので、説明を省略する。
［表示装置２０の画素回路３０１］
図３０は、本発明の一実施形態に係る表示装置の画素回路を示す回路図である。図３０に示すように、画素回路３０１は駆動トランジスタ１１、選択トランジスタ１２、保持容量２１０、及び発光素子ＤＯなどの素子を含む。駆動トランジスタ１１及び選択トランジスタ１２は半導体装置１０と同様の構成を備えている。選択トランジスタ１２のソース電極は信号線２１１に接続され、選択トランジスタ１２のゲート電極はゲート線２１２に接続されている。駆動トランジスタ１１のソース電極はアノード電源線２１３に接続され、駆動トランジスタ１１のドレイン電極は発光素子ＤＯの一端に接続されている。発光素子ＤＯの他端はカソード電源線２１４に接続されている。駆動トランジスタ１１のゲート電極は選択トランジスタ１２のドレイン電極に接続されている。保持容量２１０は駆動トランジスタ１１のゲート電極及びドレイン電極に接続されている。信号線２１１には、発光素子ＤＯの発光強度を決める階調信号が供給される。ゲート線２１２には、上記の階調信号を書き込む画素行を選択する信号が供給される。
図３０は、本発明の一実施形態に係る表示装置の画素回路を示す回路図である。図３０に示すように、画素回路３０１は駆動トランジスタ１１、選択トランジスタ１２、保持容量２１０、及び発光素子ＤＯなどの素子を含む。駆動トランジスタ１１及び選択トランジスタ１２は半導体装置１０と同様の構成を備えている。選択トランジスタ１２のソース電極は信号線２１１に接続され、選択トランジスタ１２のゲート電極はゲート線２１２に接続されている。駆動トランジスタ１１のソース電極はアノード電源線２１３に接続され、駆動トランジスタ１１のドレイン電極は発光素子ＤＯの一端に接続されている。発光素子ＤＯの他端はカソード電源線２１４に接続されている。駆動トランジスタ１１のゲート電極は選択トランジスタ１２のドレイン電極に接続されている。保持容量２１０は駆動トランジスタ１１のゲート電極及びドレイン電極に接続されている。信号線２１１には、発光素子ＤＯの発光強度を決める階調信号が供給される。ゲート線２１２には、上記の階調信号を書き込む画素行を選択する信号が供給される。
［表示装置２０の断面構造］
図３１は、本発明の一実施形態に係る表示装置の断面図である。図３１に示す表示装置２０の構成は、図２８に示す表示装置２０と類似しているが、図３１の表示装置２０の絶縁層３６０よりも上方の構造が図２８の表示装置２０の絶縁層３６０よりも上方の構造と相違する。以下、図３１の表示装置２０の構成のうち、図２８の表示装置２０と同様の構成については説明を省略し、両者の相違点について説明する。
図３１は、本発明の一実施形態に係る表示装置の断面図である。図３１に示す表示装置２０の構成は、図２８に示す表示装置２０と類似しているが、図３１の表示装置２０の絶縁層３６０よりも上方の構造が図２８の表示装置２０の絶縁層３６０よりも上方の構造と相違する。以下、図３１の表示装置２０の構成のうち、図２８の表示装置２０と同様の構成については説明を省略し、両者の相違点について説明する。
図３１に示すように、表示装置２０は、絶縁層３６０の上方に画素電極３９０、発光層３９２、及び共通電極３９４（発光素子ＤＯ）を有する。画素電極３９０は絶縁層３６０の上及び開口３８１の内部に設けられている。画素電極３９０の上に絶縁層３６２が設けられている。絶縁層３６２には開口３６３が設けられている。開口３６３は発光領域に対応する。つまり、絶縁層３６２は画素を画定する。開口３６３によって露出した画素電極３９０の上に発光層３９２及び共通電極３９４が設けられている。画素電極３９０及び発光層３９２は、各画素に対して個別に設けられている。一方、共通電極３９４は、複数の画素に共通して設けられている。発光層３９２は、画素の表示色に応じて異なる材料が用いられる。
第３実施形態及び第４実施形態では、第１実施形態及び第２実施形態で説明した半導体装置を液晶表示装置及び有機ＥＬ表示装置に適用した構成について例示したが、これらの表示装置以外の表示装置(例えば、有機ＥＬ表示装置以外の自発光型表示装置又は電子ペーパ型表示装置)に当該半導体装置を適用してもよい。また、中小型の表示装置から大型の表示装置まで、特に限定することなく上記半導体装置の適用が可能である。
まず、上記実施形態に係る半導体装置１０の電気特性において、ゲート電極１６０のチタン含有層の厚さＴ３の依存性について調査した結果について説明する。
［半導体装置１０の電気特性１］
図３２～図３７を用いて、上記実施形態に係る半導体装置１０の電気特性を説明する。図３２～図３７は、本発明の一実施形態に係る半導体装置の電気特性を示す図である。図３２～図３７に示す半導体装置の電気特性は、第１実施形態に示す半導体装置１０の電気特性である。
図３２～図３７を用いて、上記実施形態に係る半導体装置１０の電気特性を説明する。図３２～図３７は、本発明の一実施形態に係る半導体装置の電気特性を示す図である。図３２～図３７に示す半導体装置の電気特性は、第１実施形態に示す半導体装置１０の電気特性である。
［初期特性］
図３２～図３７に示す電気特性の測定条件は以下の通りである。
・チャネル領域ＣＨのサイズ：Ｗ／Ｌ＝６．０μｍ／３．０μｍ
・ソース・ドレイン間電圧：０．１Ｖ（点線）、１０Ｖ（実線）
・ゲート電圧：－１５Ｖ～＋１５Ｖ
・測定環境：室温、暗室
・酸化物半導体層（ＩＧＺＯ）の厚さ：３０ｎｍ
・ゲート絶縁層（酸化シリコン）の厚さ：１２５ｎｍ
・チタン含有層（チタン）の厚さ：０ｎｍ、７ｎｍ、２５ｎｍ、３２ｎｍ、５０ｎｍ、９０ｎｍ
・モリブデンタングステン層の厚さ：３００ｎｍ
・測定箇所：基板面内２０箇所
図３２～図３７に示す電気特性の測定条件は以下の通りである。
・チャネル領域ＣＨのサイズ：Ｗ／Ｌ＝６．０μｍ／３．０μｍ
・ソース・ドレイン間電圧：０．１Ｖ（点線）、１０Ｖ（実線）
・ゲート電圧：－１５Ｖ～＋１５Ｖ
・測定環境：室温、暗室
・酸化物半導体層（ＩＧＺＯ）の厚さ：３０ｎｍ
・ゲート絶縁層（酸化シリコン）の厚さ：１２５ｎｍ
・チタン含有層（チタン）の厚さ：０ｎｍ、７ｎｍ、２５ｎｍ、３２ｎｍ、５０ｎｍ、９０ｎｍ
・モリブデンタングステン層の厚さ：３００ｎｍ
・測定箇所：基板面内２０箇所
図３２～図３７では、半導体装置１０の電気特性（Ｉｄ－Ｖｇ特性）が示されている。横軸は、ゲート電圧Ｖｇであり、縦軸は、ドレイン電流（Ｉｄ）である。図３２～図３７のそれぞれは、チタン含有層の厚さＴ３は、０ｎｍ、７ｎｍ、２５ｎｍ、３２ｎｍ、５０ｎｍ、９０ｎｍのそれぞれに対応している。図３８は、半導体装置１０の閾値電圧の面内ばらつきを示す図である。
図３２、図３３、図３７に示すように、チタン含有層の厚さＴ３が０ｎｍ、７ｎｍ、及び９０ｎｍの場合、２０箇所のトランジスタの電気特性に面内ばらつきが観察された。トランジスタの電気特性はいずれも、ゲート電圧Ｖｇが０Ｖよりも低い電圧でドレイン電流Ｉｄが流れ始める、いわゆるノーマリーオンの特性を示すことが確認された。
これに対し、図３４～図３６に示すように、チタン含有層の厚さＴ３が２５ｎｍ、３２ｎｍ、及び５０ｎｍの場合は、２０箇所のトランジスタの電気特性に面内ばらつきが観察されなかった。また、トランジスタの電気特性は、ゲート電圧Ｖｇが０Ｖよりも高い電圧でドレイン電流Ｉｄが流れ始める、いわゆるノーマリオフの特性を示すことが確認された。
図３８に、ゲート絶縁層１５０のチタン含有層の厚さＴ３と半導体装置の閾値電圧との関係について示す。チタン含有層の厚さＴ３が０ｎｍ、７ｎｍ、及び９０ｎｍの場合、半導体装置の電気特性はノーマリーオンとなり、ノーマリーオフの特性が得られないことが確認された。また、半導体装置の閾値電圧に面内ばらつきが確認された。図３８に示すように、チタン含有層の厚さＴ３が２５ｎｍ、３２ｎｍ、及び５０ｎｍの場合は、ノーマリーオンの特性を示すことが確認された。また、半導体装置の閾値電圧の面内ばらつきが抑制されることが示された。
チタン含有層の厚さは、ゲート絶縁層の第１領域における厚さの５０％以下であることが好ましいことが示された。
次に、上記実施形態に係る半導体装置１０の電気特性において、ゲート絶縁層１５０の厚さの依存性について調査した結果について説明する。
［半導体装置１０の電気特性２］
図３９～図４２を用いて、上記実施形態に係る半導体装置１０の電気特性を説明する。図３９～図４１は、本発明の一実施形態に係る半導体装置の電気特性を示す図である。図３９～図４１に示す電気特性は、第１実施形態に示す半導体装置１０の電気特性である。
図３９～図４２を用いて、上記実施形態に係る半導体装置１０の電気特性を説明する。図３９～図４１は、本発明の一実施形態に係る半導体装置の電気特性を示す図である。図３９～図４１に示す電気特性は、第１実施形態に示す半導体装置１０の電気特性である。
図３９～図４１に示す電気特性の測定条件は以下の通りである。
・チャネル領域ＣＨのサイズ：Ｗ／Ｌ＝６．０μｍ／２．０μｍ
・ソース・ドレイン間電圧：０．１Ｖ（点線）、１０Ｖ（実線）
・ゲート電圧：－１５Ｖ～＋１５Ｖ
・測定環境：室温、暗室
・酸化物半導体層（ＩＧＺＯ）の厚さ：３０ｎｍ
・チタン含有層（チタン）の厚さ：２５ｎｍ
・ゲート絶縁層（酸化シリコン）の厚さ：１００ｎｍ、１２５ｎｍ、１５０ｎｍ
・モリブデンタングステン層の厚さ：３００ｎｍ
・測定箇所：基板面内２０箇所
・チャネル領域ＣＨのサイズ：Ｗ／Ｌ＝６．０μｍ／２．０μｍ
・ソース・ドレイン間電圧：０．１Ｖ（点線）、１０Ｖ（実線）
・ゲート電圧：－１５Ｖ～＋１５Ｖ
・測定環境：室温、暗室
・酸化物半導体層（ＩＧＺＯ）の厚さ：３０ｎｍ
・チタン含有層（チタン）の厚さ：２５ｎｍ
・ゲート絶縁層（酸化シリコン）の厚さ：１００ｎｍ、１２５ｎｍ、１５０ｎｍ
・モリブデンタングステン層の厚さ：３００ｎｍ
・測定箇所：基板面内２０箇所
ここで、ゲート絶縁層の厚さ１００ｎｍ、１２５ｎｍ、１５０ｎｍとは、いずれも第１領域１５２における厚さである。ゲート電極を形成する際のドライエッチングにより、ゲート絶縁層１５０の第２領域１５４の厚さＴ２は、それぞれ７５ｎｍ、１００ｎｍ、１２５ｎｍとなった。
図３９～図４１では、半導体装置１０の電気特性（Ｉｄ－Ｖｇ特性）が示されている。横軸は、ゲート電圧Ｖｇであり、縦軸は、ドレイン電流（Ｉｄ）である。図３９に示す半導体装置において、酸化物半導体層１４０の第１領域の厚さは１００ｎｍであり、第２領域の厚さは７５ｎｍである。図４０に示す半導体装置において、酸化物半導体層１４０の第１領域の厚さは１２５ｎｍであり、第２領域の厚さは１００ｎｍである。図４１に示す半導体装置において、酸化物半導体層１４０の第１領域の厚さは１５０ｎｍであり、第２領域の厚さは、１２５ｎｍである。
また、図４１においては、基板面内において半導体装置のオン電流にばらつきが確認された。図４１における半導体装置のゲート絶縁層１５０の第２領域１５４の厚さＴ２は１２５ｎｍであり、１００ｎｍを超えている。そのため、酸化物半導体層１４０のイオン注入の際に、酸化物半導体層１４０に不純物が基板面内において均一に添加されず、ソース領域Ｓ及びドレイン領域Ｄの抵抗が基板面内において不均一になったと考えられる。特に、酸化物半導体層１４０がゲート電極１０５のテーパー部と重なる領域において、ゲート絶縁層１５０の厚さが実効的に増加することと等価となる。つまり、酸化物半導体層１４０がゲート電極１０５のテーパー部と重なる領域においては、不純物の添加が十分に行われない領域となることで、ソース領域Ｓ及びドレイン領域Ｄの抵抗が基板面内において不均一になったと考えられる。これにより、基板面内における半導体装置のオン電流がばらつきが生じたと考えられる。
図４２に、ゲート絶縁層１５０の第１領域１５２の厚さＴ１と半導体装置の閾値電圧との関係について示す。第１領域１５２の厚さＴ１が１００ｎｍ未満の場合、半導体装置の電気特性はノーマリーオンとなり、ノーマリーオフの特性が得られない。図４２に示すように、第１領域１５２の厚さＴ１が１００ｎｍ以上の場合は、ゲート電圧Ｖｇが０Ｖよりも低い電圧でドレイン電流Ｉｄが流れ始める、いわゆるノーマリーオンの特性を示すことが確認された。
以上説明した通り、半導体装置のチタン含有層１６２の厚さとゲート絶縁層１５０の厚さとの間には、相関関係があることがわかる。チタン含有層１６２の厚さとゲート絶縁層１５０の厚さとの関係を考慮すると、チタン含有層の厚さは、第１領域におけるゲート絶縁層の厚さの５０％以下であることが好ましい。また、チタン含有層の厚さは、第２領域におけるゲート絶縁層の厚さの２５％以上７０％未満であることが好ましい。本発明の一実施形態に係る半導体装置によれば、ノーマリーオフの電気特性を有し、基板面内における電気特性のばらつきが抑制することができる。このような半導体装置を表示装置に用いることにより、ばらつきが抑制された良好な表示装置を提供することができる。
本発明の実施形態として上述した各実施形態は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。また、各実施形態の半導体装置及び表示装置を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
１０：半導体装置、 １１：駆動トランジスタ、 １２：選択トランジスタ、 ２０：表示装置、 ２２：液晶領域、 ２４：シール領域、 ２６：端子領域、 １００：基板、 １０５、１６０：ゲート電極、 １１０、１２０、１５０：ゲート絶縁層、 １３０、１９０：酸化金属層、 １４０：酸化物半導体層、 １４１：上面、 １４２：下面、 １４３：側面、 １７０、１８０：絶縁層、 １７１、１７３：開口、 ２００：ソース・ドレイン電極、 ２０１：ソース電極、 ２０３：ドレイン電極、 ２１０：保持容量、 ２１１：信号線、 ２１２：ゲート線、 ２１３：アノード電源線、 ２１４：カソード電源線、 ２２０：レジストマスク、 ３００：アレイ基板、 ３０１：画素回路、 ３０２：ソースドライバ回路、 ３０３：ゲートドライバ回路、 ３０４：ソース配線、 ３０５：ゲート配線、 ３０６：端子部、 ３０７：接続配線、 ３１０：シール部、 ３１１：液晶素子、 ３２０：対向基板、 ３３０：フレキシブルプリント回路基板（ＦＰＣ）、 ３４０：ＩＣチップ、 ３５０：保持容量、 ３６０、３６２：絶縁層、 ３６３、３８１：開口、 ３７０：共通電極、 ３８０：絶縁層、 ３９０：画素電極、 ３９２：発光層、 ３９４：共通電極
Claims (9)
- 絶縁表面の上に設けられた酸化物半導体層と、
前記酸化物半導体層の上に設けられたゲート絶縁層と、
前記酸化物半導体層の上に前記ゲート絶縁層を介して設けられたゲート電極と、を有し、
前記ゲート電極は、前記ゲート絶縁層側から順にチタン含有層及び導電層を有し、
前記ゲート絶縁層は、前記ゲート電極と重畳する第１領域と、前記ゲート電極と重畳しない第２領域と、を含み、
前記チタン含有層の厚さは、前記第１領域における前記ゲート絶縁層の厚さの５０％以下である、半導体装置。 - 前記チタン含有層の厚さは、２５ｎｍ以上５０ｎｍ以下である、請求項１に記載の半導体装置。
- 前記ゲート絶縁層の前記第１領域の厚さは、１００ｎｍ以上１２５ｎｍ以下である、請求項１に記載の半導体装置。
- 前記チタン含有層の厚さは、前記第２領域における前記ゲート絶縁層の厚さの２５％以上７０％未満である、請求項１に記載の半導体装置。
- 前記ゲート絶縁層の前記第２領域の厚さは、７５ｎｍ以上１００ｎｍ以下である、請求項１に記載の半導体装置。
- 前記チタン含有層は、チタン層である、請求項１に記載の半導体装置。
- 前記チタン含有層は、チタン層及び窒化チタン層を含む、請求項１に記載の半導体装置。
- 前記絶縁表面の上に、前記酸化物半導体層の下に接して設けられたアルミニウムを主成分とする酸化金属層をさらに有する、請求項１に記載の半導体装置。
- 前記酸化物半導体層は、インジウムを含む２種類の金属元素を含み、
前記酸化物半導体層において、インジウムの比率が５０％以上である、請求項１に記載の半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022-057453 | 2022-03-30 | ||
| JP2022057453 | 2022-03-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| WO2023189550A1 true WO2023189550A1 (ja) | 2023-10-05 |
Family
ID=88201616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PCT/JP2023/009877 WO2023189550A1 (ja) | 2022-03-30 | 2023-03-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| WO (1) | WO2023189550A1 (ja) |
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-
2023
- 2023-03-14 WO PCT/JP2023/009877 patent/WO2023189550A1/ja unknown
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