JP2021197416A - 半導体装置の製造方法、及び、半導体装置 - Google Patents

Abstract

【課題】ゲート絶縁層の側面における電流リークを抑制でき、かつ、酸化物半導体層の膜減りを抑制できる半導体装置の製造方法などを提供する。【解決手段】半導体装置の製造方法は、酸化物半導体層１５と、ゲート電極１８と、酸化物半導体層１５及びゲート電極１８の間に配置されるゲート絶縁層Ｉ１とを備える半導体装置の製造方法であって、酸化物半導体層１５を形成し、酸化物半導体層１５上に、ゲート絶縁層Ｉ１を形成し、ゲート絶縁層Ｉ１上に、ゲート導電膜１８Ｍを形成し、ゲート絶縁層Ｉ１の少なくとも一部をエッチングストッパとして用いて、酸化物半導体層１５を除去し得るエッチング材料によって、ゲート導電膜１８Ｍの一部を除去することによってゲート電極１８を形成する。【選択図】図１

Description

本開示は、半導体装置の製造方法、及び、半導体装置に関する。

近年、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）を含む半導体装置が、様々な分野の電子機器に活用されている。薄膜トランジスタの半導体膜には、例えば、酸化物半導体材料を用いることができる（例えば、特許文献１参照）。

特許文献１に記載された酸化物半導体材料を用いた薄膜トランジスタにおいては、比較的少ない工程数で寄生容量の小さい薄膜トランジスタを製造するために、トップゲートセルフアライン構造が採用されている。特許文献１に記載された半導体装置の製造方法においては、ゲート電極及びゲート絶縁層をドライエッチングによってパターニングした後に、ゲート絶縁層の側面を洗浄している。洗浄用の薬液として、酸化物半導体材料を溶解可能な薬液が用いられている。これにより、ゲート絶縁層の側面に付着した酸化物半導体材料に由来する成分（例えば、Ｉｎなど）を除去することで、ゲート絶縁層の側面における電流リークの発生を抑制しようとしている。

特開２０１９−１９２８５２号公報

しかしながら、特許文献１に記載された半導体装置の製造方法においては、ドライエッチングを行う際、及び、薬液で洗浄する際に、酸化物半導体層の一部がエッチングされる。酸化物半導体層が過剰にエッチングされた場合、薄膜トランジスタにおいて想定される特性を確保できなくなり得る。

本開示は、上記の問題を解決するためになされたものであり、ゲート絶縁層の側面における電流リークを抑制でき、かつ、酸化物半導体層の膜減りを抑制できる半導体装置の製造方法などを提供することを目的とする。

上記目的を達成するために、本開示の一態様に係る半導体装置の製造方法は、酸化物半導体層と、ゲート電極と、前記酸化物半導体層及び前記ゲート電極の間に配置されるゲート絶縁層とを備える半導体装置の製造方法であって、前記酸化物半導体層を形成し、前記酸化物半導体層上に、前記ゲート絶縁層を形成し、前記ゲート絶縁層上に、ゲート導電膜を形成し、前記ゲート絶縁層の少なくとも一部をエッチングストッパとして用いて、前記酸化物半導体層を除去し得るエッチング材料によって、前記ゲート導電膜の一部を除去することによって前記ゲート電極を形成する。

また、上記目的を達成するために、本開示の一態様に係る半導体装置は、酸化物半導体層と、前記酸化物半導体層の上方に配置されるゲート電極と、前記酸化物半導体層及び前記ゲート電極の間に配置されるゲート絶縁層とを備え、前記ゲート絶縁層は、前記酸化物半導体層上に配置される金属酸化膜を含み、前記ゲート電極の端縁は、前記ゲート電極の厚さ方向において、前記金属酸化膜と重なる位置に配置される。

本開示によれば、ゲート絶縁層の側面における電流リークを抑制でき、かつ、酸化物半導体層の膜減りを抑制できる半導体装置の製造方法などを提供できる。

図１は、実施の形態１に係る薄膜トランジスタの要部の構成を示す模式的な断面図である。 図２は、実施の形態１に係る薄膜トランジスタの製造方法における第一工程を示す模式的な断面図である。 図３は、実施の形態１に係る薄膜トランジスタの製造方法における第二工程を示す模式的な断面図である。 図４は、実施の形態１に係る薄膜トランジスタの製造方法における第三工程を示す模式的な断面図である。 図５は、実施の形態１に係る薄膜トランジスタの製造方法における第四工程を示す模式的な断面図である。 図６は、実施の形態１に係る薄膜トランジスタの製造方法における第五工程を示す模式的な断面図である。 図７は、実施の形態１に係る薄膜トランジスタの製造方法における第六工程を示す模式的な断面図である。 図８は、実施の形態１に係る薄膜トランジスタの製造方法における第七工程を示す模式的な断面図である。 図９は、比較例の薄膜トランジスタの要部の構成を示す模式的な断面図である。 図１０は、比較例の薄膜トランジスタのエッチング工程を示す模式的な断面図である。 図１１は、実施の形態２に係る薄膜トランジスタの要部の構成を示す模式的な断面図である。 図１２は、実施の形態２に係る薄膜トランジスタの製造方法における第一工程を示す模式的な断面図である。 図１３は、実施の形態２に係る薄膜トランジスタの製造方法における第二工程を示す模式的な断面図である。 図１４は、実施の形態２に係る薄膜トランジスタの製造方法における第三工程を示す模式的な断面図である。 図１５は、実施の形態３に係る薄膜トランジスタの要部の構成を示す模式的な断面図である。 図１６は、実施の形態３に係る薄膜トランジスタの製造方法における第一工程を示す模式的な断面図である。 図１７は、実施の形態３に係る薄膜トランジスタの製造方法における第二工程を示す模式的な断面図である。 図１８は、実施の形態３に係る薄膜トランジスタの製造方法における第三工程を示す模式的な断面図である。 図１９は、実施の形態３に係る薄膜トランジスタの製造方法における第四工程を示す模式的な断面図である。 図２０は、実施の形態４に係る薄膜トランジスタの要部の構成を示す模式的な断面図である。 図２１は、実施の形態４に係る薄膜トランジスタの製造方法における第一工程を示す模式的な断面図である。 図２２は、実施の形態４に係る薄膜トランジスタの製造方法における第二工程を示す模式的な断面図である。 図２３は、実施の形態４に係る薄膜トランジスタの製造方法における第三工程を示す模式的な断面図である。 図２４は、実施の形態４に係る薄膜トランジスタの製造方法における第四工程を示す模式的な断面図である。 図２５は、各実施の形態に係る薄膜トランジスタが適用される表示装置の機能構成を示すブロック図である。 図２６は、各実施の形態に係る薄膜トランジスタが適用される撮像装置の機能構成を示すブロック図である。 図２７は、各実施の形態に係る薄膜トランジスタが適用される電子機器の機能構成を示すブロック図である。

以下、本開示の実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本開示における一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程、並びに、工程の順序などは、一例であって本開示を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本開示における最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。

また、各図は模式図であり、必ずしも厳密に図示されたものではない。したがって、各図において縮尺などは必ずしも一致していない。なお、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。

また、本明細書において、「上方」及び「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）及び下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」及び「下方」という用語は、２つの構成要素が互いに間隔をあけて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに接する状態で配置される場合にも適用される。

（実施の形態１）
実施の形態１に係る半導体装置及びその製造方法について説明する。本実施の形態では、半導体装置の一例である薄膜トランジスタとその製造方法について説明する。

［１−１．構成］
まず、実施の形態に係る薄膜トランジスタの構成について図１を用いて説明する。図１は、本実施の形態に係る薄膜トランジスタ１０の要部の構成を示す模式的な断面図である。本実施の形態に係る薄膜トランジスタ１０は、後述する本実施の形態に係る薄膜トランジスタの製造方法を用いて製造される。薄膜トランジスタ１０は、トップゲート型の薄膜トランジスタであり、表示装置、撮像装置などの駆動素子に用いられる。薄膜トランジスタ１０は、本開示に係る半導体装置の一具体例である。

図１に示されるように、薄膜トランジスタ１０は、酸化物半導体層１５と、ゲート電極１８と、ゲート絶縁層Ｉ１とを備える。本実施の形態では、薄膜トランジスタ１０は、基板１１と、下部電極層１２と、アンダーコート膜１３及び１４と、層間絶縁膜１９、２０及び２１と、ソース・ドレイン電極２２及び２３とをさらに備える。

基板１１は、薄膜トランジスタ１０の基台となる板状部材である。本実施の形態では、基板１１は、例えば、ガラス、石英及びシリコンなどから構成されている。基板１１は、例えば、ＰＥＴ（ポリエチレンテレフタレート）、ＰＩ（ポリイミド）、ＰＣ（ポリカーボネート）、ＰＥＮ（ポリエチレンナフタレート）などの樹脂材料から構成されていてもよい。また、基板１１は、絶縁材料が成膜されたステンレス鋼（ＳＵＳ）などの金属板であってもよい。

下部電極層１２は、基板１１とアンダーコート膜１３との間に配置される導電層である。下部電極層１２は、例えば、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、銀（Ａｇ）、ネオジウム（Ｎｄ）、銅（Ｃｕ）のうちの１種を含む単体又は合金で構成される。また、下部電極層１２は、上記の少なくとも１種の金属を含む化合物、又は、２種以上の金属を含む積層膜であってもよい。また、下部電極層１２は、例えばＩＴＯなどの透明導電膜であってもよい。

アンダーコート膜１３及び１４は、基板１１から上層へ、例えばナトリウムイオンなどの物質が移動するのを防ぐためのコート膜であり、窒化シリコン（ＳｉＮ）膜、酸化シリコン（ＳｉＯ_２）膜などの絶縁材料により構成されている。アンダーコート膜１３は、基板１１及び下部電極層１２上に配置される層である。アンダーコート膜１３は、例えば、窒化シリコン（ＳｉＮ）膜である。アンダーコート膜１４は、アンダーコート膜１３上に配置される層である。アンダーコート膜１４は、例えば、酸化シリコン（ＳｉＯ_２）膜である。アンダーコート膜１３及び１４は、基板１１の一方の主面の全面にわたって形成されている。

酸化物半導体層１５は、薄膜トランジスタ１０のチャネル領域を形成する半導体層であり、アンダーコート膜１４上の所定の領域に配置される。酸化物半導体層１５は、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、スズ（Ｓｎ）、チタン（Ｔｉ）及びニオブ（Ｎｂ）のうちの少なくとも１種の元素の酸化物を主成分として含む酸化物半導体から構成されている。酸化物半導体層１５として、例えば、酸化インジウムスズ亜鉛（ＩＴＺＯ）、酸化インジウムガリウム亜鉛（ＩＧＺＯ：ＩｎＧａＺｎＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化インジウムガリウム（ＩＧＯ）、酸化インジウムスズ（ＩＴＯ）、酸化インジウム（ＩｎＯ）などを用いることができる。

ゲート絶縁層Ｉ１は、酸化物半導体層１５及びゲート電極１８の間に配置される絶縁層である。本実施の形態では、ゲート絶縁層Ｉ１は、金属酸化膜１６と、第一絶縁層１７とを含む。

金属酸化膜１６は、酸化物半導体層１５上に配置される層である。金属酸化膜１６は、酸化物半導体層１５とゲート電極１８との間に配置される。金属酸化膜１６としては、例えば、酸化アルミニウム（Ａｌ_２Ｏ_３）膜を用いることができる。酸化物半導体層１５上にこのような金属酸化膜１６を配置することにより、酸化物半導体層１５の電気抵抗を安定化させることができる。金属酸化膜１６によって、酸化物半導体層１５の電気抵抗を確実に安定化させるために、金属酸化膜１６の厚さを５ｎｍ以上としてもよい。また、第一絶縁層１７の下方の領域においては、第一絶縁層１７から、金属酸化膜１６を経由して、酸化物半導体層１５へ酸素が供給される。これにより、酸化物半導体層１５のうち、第一絶縁層１７の下方の領域にｉ型領域を形成できる。したがって、酸化物半導体層１５のうち、第一絶縁層１７の下方の領域がチャネル領域として機能する。なお、酸素が金属酸化膜１６を確実に透過できるように、金属酸化膜１６の厚さを２０ｎｍ以下としてもよい。

なお、金属酸化膜１６として、例えば、酸化チタン（ＴｉＯ_２）、酸化タングステン（ＷＯ_３）、タンタルオキサイド（Ｔａ_２Ｏ_５）、ジルコニウムオキサイド（ＺｒＯ_２）、酸化モリブデン（ＭｏＯ_３）などを用いてもよい。

第一絶縁層１７は、金属酸化膜１６上に配置される絶縁層である。本実施の形態では、第一絶縁層１７は、酸化物半導体層１５のうち、チャネル領域の上方に配置される。第一絶縁層１７は、他元素と未結合の酸素を含む。これにより、第一絶縁層１７は、酸化物半導体層１５に酸素を供給できる。また、第一絶縁層１７は、ゲート電極１８の直下に配置される。第一絶縁層１７は、基板１１の主面の上面視において、ゲート電極１８と同一形状を有している。言い換えると、薄膜トランジスタ１０は、セルフアライン構造を有する。第一絶縁層１７は、第一絶縁層１７の表面のうち、ゲート電極１８及び金属酸化膜１６のいずれとも接していない部分である側面１７Ｓを有する。第一絶縁層１７の側面１７Ｓは、ゲート電極１８の側面の各々と、第一絶縁層１７の厚さ方向（つまり、基板１１の主面に垂直な方向）において重なる位置に配置されている。本実施の形態に係る半導体装置の製造方法によれば、第一絶縁層１７の側面１７Ｓに、酸化物半導体層１５に由来する成分が付着することを抑制できる。したがって、第一絶縁層１７の側面１７Ｓにおける電流リークを抑制できる。また、第一絶縁層１７の側面１７Ｓを、酸化物半導体層１５を溶解可能な薬液を用いて洗浄する必要がないため、酸化物半導体層１５の膜減りを抑制することができる。第一絶縁層１７として、例えば、シリコン酸化膜（ＳｉＯ_ｘ）、シリコン窒化膜（ＳｉＮ_ｘ）、シリコン酸窒化膜（ＳｉＯＮ）、酸化アルミニウム膜（ＡｌＯ_ｘ）、酸化ハフニウム（ＨｆＯ_ｘ）のうちの１種よりなる単層膜、又は、それらのうちの２種以上よりなる積層膜を用いることができる。

ゲート電極１８は、酸化物半導体層１５の上方に配置される導電層である。言い換えると、ゲート電極１８は、ゲート絶縁層Ｉ１を介して酸化物半導体層１５のチャネル領域と対向している。ゲート電極１８は、印加されるゲート電圧によってチャネル領域中のキャリア密度を制御すると共に、電位を供給する配線としての機能を有する。ゲート電極１８の端縁は、ゲート電極１８の厚さ方向において、金属酸化膜１６と重なる位置に配置される。これにより、ゲート電極１８をエッチングによってパターニングする際に、金属酸化膜１６をエッチングストッパとして用いることができる。したがって、金属酸化膜１６の下方に配置される酸化物半導体層１５がエッチングによって除去されることを抑制できる。これにより、酸化物半導体層１５に由来する導電性の成分が第一絶縁層１７の側面１７Ｓに付着することを抑制できるため、側面１７Ｓにおける電流リークを抑制できる。また、酸化物半導体層１５に由来する成分を洗浄によって除去する必要がないため、洗浄による酸化物半導体層１５の膜減りを抑制できる。

ゲート電極１８は、例えば、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、銀（Ａｇ）、ネオジム（Ｎｄ）及び銅（Ｃｕ）のうちの１種を含む単体、又は、合金で構成される。また、ゲート電極１８は、上記の少なくとも１種の金属を含む化合物、又は、２種以上の金属を含む積層膜であってもよい。また、ゲート電極１８は、例えばＩＴＯなどの透明導電膜であってもよい。

層間絶縁膜１９、２０及び２１は、ゲート電極１８の上方に配置される絶縁膜である。層間絶縁膜１９、２０及び２１は、例えば基板１１の一方の主面の全面に設けられている。層間絶縁膜１９は、ゲート電極１８及びゲート絶縁層Ｉ１上に配置される。また、層間絶縁膜１９は、第一絶縁層１７の側面１７Ｓを覆う。層間絶縁膜１９として、例えば、酸化シリコン（ＳｉＯ_２）膜を用いることができる。層間絶縁膜１９として、例えば、窒化シリコン（ＳｉＮ）膜、酸窒化シリコン（ＳｉＯＮ）膜などを用いてもよい。層間絶縁膜２０は、層間絶縁膜１９上に配置される絶縁膜である。層間絶縁膜２０として、例えば、酸化アルミニウム（Ａｌ_２Ｏ_３）膜を用いることができる。層間絶縁膜２１は、層間絶縁膜２０上に配置される絶縁膜である。層間絶縁膜２１として、例えば、感光性を有する樹脂膜を用いることができる。具体的には、層間絶縁膜２１として、例えば、ポリイミド樹脂膜が用いられる。層間絶縁膜２１として、例えば、ノボラック樹脂、アクリル樹脂などを用いてもよい。

ソース・ドレイン電極２２及び２３は、薄膜トランジスタ１０のソース又はドレインとして機能する電極であり、例えば、ゲート電極１８の構成材料として列挙したものと同様の金属、透明導電膜などで構成されている。ソース・ドレイン電極２２及び２３としては、電気伝導性の良い材料が選択されてもよい。ソース・ドレイン電極２２及び２３は、層間絶縁膜１９、２０及び２１、並びに、金属酸化膜１６を貫通する接続孔を介して酸化物半導体層１５の低抵抗領域に接続されている。

［１−２．製造方法］
次に、本実施の形態に係る薄膜トランジスタ１０の製造方法について、図２〜図８を用いて説明する。図２〜図８は、本実施の形態に係る薄膜トランジスタ１０の製造方法における各工程を示す模式的な断面図である。

まず、図２に示されるように、基板１１の一方の主面の全面に、下部電極導電膜１２Ｍを、例えば、スパッタ法などを用いて形成する。下部電極導電膜１２Ｍは、下部電極層１２を形成するための導電膜である。

続いて、図３に示されるように、下部電極導電膜１２Ｍを、例えば、フォトリソグラフィ法及びウェットエッチング法を用いて所定形状にパターニングすることで、所定形状の下部電極層１２を形成する。

続いて、図４に示されるように、基板１１の一方の主面及び下部電極層１２の上方に、アンダーコート膜１３、１４及び酸化物半導体膜１５Ｍをこの順に形成する。アンダーコート膜１３及び１４は、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法を用いて形成される。酸化物半導体膜１５Ｍは、酸化物半導体層１５を形成するための半導体膜であり、例えば、スパッタ法を用いて形成される。

続いて、図５に示されるように、酸化物半導体膜１５Ｍを、例えば、フォトリソグラフィ法及びウェットエッチング法を用いて所定形状にパターニングすることで、所定形状の酸化物半導体層１５を形成する。

続いて、図６に示されるように、アンダーコート膜１４及び酸化物半導体層１５の上方に、金属酸化膜１６、第一絶縁膜１７Ｍ及びゲート導電膜１８Ｍをこの順に形成する。第一絶縁膜１７Ｍ及びゲート導電膜１８Ｍは、それぞれ、第一絶縁層１７及びゲート電極１８を形成するための膜である。金属酸化膜１６は、例えば、スパッタ法、又は、ＡＬＤ（Atomic Layer Deposition）法を用いて形成される。第一絶縁膜１７Ｍは、例えば、プラズマＣＶＤ法を用いて金属酸化膜１６上に形成される。ゲート導電膜１８Ｍは、例えば、スパッタ法などを用いて第一絶縁膜１７Ｍ上に形成される。ここで、第一絶縁膜１７Ｍは、第一絶縁層１７となる領域を含む。つまり、本工程では、酸化物半導体層１５上にゲート絶縁層Ｉ１を形成し、ゲート絶縁層Ｉ１上に、ゲート導電膜１８Ｍを形成している。

続いて、図７に示されるように、第一絶縁膜１７Ｍ及びゲート導電膜１８Ｍを、例えば、フォトリソグラフィ法及びドライエッチング法を用いて所定形状にパターニングすることで、所定形状の第一絶縁層１７及びゲート電極１８を形成する。より詳しくは、ゲート絶縁層Ｉ１のうち、金属酸化膜１６をエッチングストッパとして用いて、酸化物半導体層１５を除去し得るエッチング材料によって、ゲート導電膜１８Ｍの一部を除去することによってゲート電極１８を形成する。酸化物半導体層１５を除去し得るエッチング材料として、例えば、塩素（Ｃｌ_２）、四フッ化炭素（ＣＦ_４）を用いることができる。本実施の形態では、ドライエッチングによって、第一絶縁膜１７Ｍの一部も除去される。なお、酸化物半導体層１５を除去し得るエッチング材料は、上述した材料に限定されない。例えば、酸化物半導体層１５を除去し得るエッチング材料は、上述したような化学反応を用いるエッチング材料でなくてもよく、例えば、Ａｒプラズマなどであってもよい。

続いて、図８に示されるように、ゲート電極１８及び金属酸化膜１６の上方に、層間絶縁膜１９、２０及び２１を形成する。層間絶縁膜１９は、例えば、プラズマＣＶＤ法を用いて、ゲート電極１８及び金属酸化膜１６の上方に形成される。層間絶縁膜２０は、例えば、スパッタ法を用いて、層間絶縁膜１９の上方に形成される。層間絶縁膜２１は、例えば、ポリイミド材料などから構成される感光性樹脂を層間絶縁膜２０上に塗布し、塗布後、加熱処理（プリベーク）を行うことで形成される。

続いて、層間絶縁膜２１上に、ソース・ドレイン電極２２及び２３を形成する。このようにして、図１に示したトランジスタ１０を完成させる。

［１−３．効果］
次に、本実施の形態に係る薄膜トランジスタ１０及びその製造方法の効果について、比較例と比較しながら図９及び図１０を用いて説明する。図９は、比較例の薄膜トランジスタ９１０の要部の構成を示す模式的な断面図である。図１０は、比較例の薄膜トランジスタ９１０のエッチング工程を示す模式的な断面図である。

比較例の薄膜トランジスタ９１０は、図９に示されるように、基板１１と、下部電極層１２と、アンダーコート膜１３及び１４と、酸化物半導体層１５と、第一絶縁層１７と、ゲート電極１８と、金属酸化膜９１６と、層間絶縁膜１９、２０及び２１と、ソース・ドレイン電極２２及び２３とを備える。比較例の薄膜トランジスタ９１０は、金属酸化膜９１６が第一絶縁層１７及びゲート電極１８の上方に配置される点において、本実施の形態に係る薄膜トランジスタ１０と相違し、その他の点において一致する。

比較例の薄膜トランジスタ９１０の第一絶縁層１７及びゲート電極１８をエッチングによって形成する工程においては、図１０に示されるように、第一絶縁層１７の直下に配置される酸化物半導体層１５がエッチングストッパとして機能する。このため、このエッチング工程において、酸化物半導体層１５の一部がエッチングによって除去される。これに伴い、第一絶縁層１７の側面１７Ｓに酸化物半導体層１５に由来する導電性の成分が付着する。この導電性の成分によって、側面１７Ｓにおいてリーク電流が発生し得るため、この導電性の成分を洗浄によって除去する必要がある。この導電性の成分を確実に除去するために使用される洗浄液は、酸化物半導体層１５の一部をも除去するため、洗浄に伴って酸化物半導体層１５の一部が除去される。つまり、洗浄によって、酸化物半導体層１５が膜減りする。このような膜減りにより、薄膜トランジスタ９１０において想定される特性を確保できなくなり得る。

一方、本実施の形態に係る薄膜トランジスタ１０においては、上述したとおり、第一絶縁膜１７Ｍ及びゲート導電膜１８Ｍのエッチング工程において、酸化物半導体層１５を除去し得るエッチング材料が用いられる。しかしながら、このエッチング工程において、酸化物半導体層１５上に配置されるゲート絶縁層Ｉ１のうち金属酸化膜１６がエッチングストッパとして機能する。したがって、このエッチング工程において、酸化物半導体層１５が除去されることを抑制できる。このため、酸化物半導体層１５の膜減りを抑制できる。また、酸化物半導体層１５が除去されることを抑制できるため、酸化物半導体層１５に由来する導電性の成分が第一絶縁層１７の側面１７Ｓに付着することを抑制できる。したがって、側面１７Ｓにおける電流リークを抑制できる。また、酸化物半導体層１５に由来する成分を洗浄によって除去する必要がないため、洗浄による酸化物半導体層１５の膜減りを抑制できる。

以上のように、本実施の形態に係る薄膜トランジスタ１０の製造方法によれば、ゲート絶縁層Ｉ１に含まれる第一絶縁層１７の側面１７Ｓにおける電流リークを抑制でき、かつ、膜減りが抑制された酸化物半導体層１５を備える薄膜トランジスタ１０を実現できる。

（実施の形態２）
実施の形態２に係る半導体装置及びその製造方法について説明する。本実施の形態では、半導体装置の一例である薄膜トランジスタとその製造方法について説明する。本実施の形態に係る薄膜トランジスタは、主に、ゲート絶縁層のうち第一絶縁層がエッチングストッパとして機能する点において、実施の形態１に係る薄膜トランジスタ１０と相違する。以下、本実施の形態に係る薄膜トランジスタ及びその製造方法について、実施の形態１に係る薄膜トランジスタ１０及びその製造方法との相違点を中心に説明する。

［２−１．構成］
まず、本実施の形態に係る薄膜トランジスタの構成について、図１１を用いて説明する。図１１は、本実施の形態に係る薄膜トランジスタ１１０の要部の構成を示す模式的な断面図である。本実施の形態に係る薄膜トランジスタ１１０は、後述する本実施の形態に係る薄膜トランジスタの製造方法を用いて製造される。

薄膜トランジスタ１１０は、図１１に示されるように、酸化物半導体層１５と、ゲート電極１８と、ゲート絶縁層Ｉ２とを備える。本実施の形態では、薄膜トランジスタ１１０は、基板１１と、下部電極層１２と、アンダーコート膜１３及び１４と、層間絶縁膜１２０及び２１と、ソース・ドレイン電極２２及び２３とをさらに備える。

本実施の形態に係るゲート絶縁層Ｉ２は、第一絶縁層１１７と、金属酸化膜１６とを含む。

第一絶縁層１１７は、金属酸化膜１６上に配置される絶縁層である。本実施の形態では、第一絶縁層１１７は、酸化物半導体層１５の全面の上方に配置される。また、ゲート電極１８は、第一絶縁層１１７の上方の領域の一部だけに配置される。第一絶縁層１１７として、例えば、シリコン酸化膜（ＳｉＯ_ｘ）、シリコン窒化膜（ＳｉＮ_ｘ）、シリコン酸窒化膜（ＳｉＯＮ）、酸化アルミニウム膜（ＡｌＯ_ｘ）のうちの１種よりなる単層膜、又は、それらのうちの２種以上よりなる積層膜を用いることができる。

また、本実施の形態では、第一絶縁層１１７が、金属酸化膜１６の全面の上方に配置されている。これに伴い、本実施の形態に係る薄膜トランジスタ１１０は、実施の形態１に係る薄膜トランジスタ１０が備えるような層間絶縁膜１９を備えない。

層間絶縁膜１２０は、ゲート電極１８の上方に配置される絶縁膜である。本実施の形態では、層間絶縁膜１２０は、ゲート電極１８及び第一絶縁層１１７の上方に配置される。層間絶縁膜１２０として、例えば、酸化アルミニウム（Ａｌ_２Ｏ_３）膜を用いることができる。

ゲート絶縁層Ｉ２は、図１１に示されるように、ゲート電極１８と酸化物半導体層１５との間に配置される。ゲート電極１８の端縁は、ゲート電極１８の厚さ方向において、第一絶縁層１１７及び金属酸化膜１６と重なる位置に配置される。したがって、ゲート電極１８の端縁と酸化物半導体層１５との間の電流リークを抑制できる。また、ゲート電極１８をエッチングによってパターニングする際に、第一絶縁層１１７をエッチングストッパとして用いることができる。したがって、第一絶縁層１１７の下方に配置される酸化物半導体層１５がエッチングによって除去されることを抑制できる。したがって、酸化物半導体層１５の膜減りを抑制できる。また、酸化物半導体層１５に由来する成分を洗浄によって除去する必要がないため、洗浄による酸化物半導体層１５の膜減りを抑制できる。

［２−２．製造方法］
次に、本実施の形態に係る薄膜トランジスタ１１０の製造方法について、図１２〜図１４を用いて説明する。図１２〜図１４は、本実施の形態に係る薄膜トランジスタ１１０の製造方法における各工程を示す模式的な断面図である。

まず、図１２に示されるように、実施の形態１と同様に、基板１１上に、下部電極層１２、アンダーコート膜１３、１４、酸化物半導体層１５、及び、金属酸化膜１６を形成する。続いて、実施の形態１の第一絶縁膜１７Ｍと同様に、第一絶縁層１１７を形成する。続いて、第一絶縁層１１７上に実施の形態１と同様に、ゲート導電膜１８Ｍを形成する。

続いて、図１３に示されるように、ゲート導電膜１８Ｍを、例えば、フォトリソグラフィ法及びドライエッチング法を用いて所定形状にパターニングすることで、所定形状のゲート電極１８を形成する。より詳しくは、ゲート絶縁層Ｉ２のうち、第一絶縁層１１７をエッチングストッパとして用いて、酸化物半導体層１５を除去し得るエッチング材料によって、ゲート導電膜１８Ｍの一部を除去することによってゲート電極１８を形成する。

続いて、図１４に示されるように、ゲート電極１８及び第一絶縁層１１７の上方に、層間絶縁膜１２０を形成する。

続いて、実施の形態１と同様に、層間絶縁膜２１、ソース・ドレイン電極２２及び２３を形成することで、図１１に示されるような薄膜トランジスタ１１０を製造できる。

以上のように、本実施の形態においても、実施の形態１と同様に、ゲート導電膜１８Ｍのエッチング工程において、酸化物半導体層１５を除去し得るエッチング材料が用いられる。しかしながら、このエッチング工程において、酸化物半導体層１５上に配置されるゲート絶縁層Ｉ２のうち第一絶縁層１１７がエッチングストッパとして機能する。したがって、このエッチング工程において、酸化物半導体層１５が除去されることを抑制できる。このため、酸化物半導体層１５の膜減りを抑制できる。

また、本実施の形態では、上述のとおりゲート導電膜１８Ｍのエッチング工程において、第一絶縁層１１７はエッチングストッパとして機能し、その大部分はエッチングされずに残る。このため、ゲート電極１８の端縁は、ゲート電極１８の厚さ方向において、第一絶縁層１１７及び金属酸化膜１６と重なる位置に配置される。したがって、ゲート電極１８と酸化物半導体層１５との間の電流リークを抑制できる。

また、本実施の形態では、酸化物半導体層１５が除去されることを抑制でき、酸化物半導体層１５に由来する成分を洗浄によって除去する必要がないため、洗浄による酸化物半導体層１５の膜減りを抑制できる。

以上のように、本実施の形態に係る薄膜トランジスタ１１０の製造方法によれば、ゲート絶縁層Ｉ２に含まれる第一絶縁層１１７の側面における電流リークを抑制でき、かつ、膜減りが抑制された酸化物半導体層１５を備える薄膜トランジスタ１１０を実現できる。

また、本実施の形態に係る薄膜トランジスタ１１０は、実施の形態１に係る層間絶縁膜１９を備えないため、構成及び製造方法の簡素化が可能となる。

（実施の形態３）
実施の形態３に係る半導体装置及びその製造方法について説明する。本実施の形態では、半導体装置の一例である薄膜トランジスタとその製造方法について説明する。本実施の形態に係る薄膜トランジスタは、主に、金属酸化膜が酸化物半導体層のチャネル領域と対向する位置に開口部を有する点において実施の形態１に係る薄膜トランジスタ１０と相違する。つまり、本実施の形態に係る薄膜トランジスタは、チャネルエッチ型の薄膜トランジスタである。以下、本実施の形態に係る薄膜トランジスタ及びその製造方法について、実施の形態１に係る薄膜トランジスタ１０及びその製造方法との相違点を中心に説明する。

［３−１．構成］
まず、本実施の形態に係る薄膜トランジスタの構成について、図１５を用いて説明する。図１５は、本実施の形態に係る薄膜トランジスタ２１０の要部の構成を示す模式的な断面図である。本実施の形態に係る薄膜トランジスタ２１０は、後述する本実施の形態に係る薄膜トランジスタの製造方法を用いて製造される。

薄膜トランジスタ２１０は、図１５に示されるように、酸化物半導体層１５と、ゲート電極１８と、ゲート絶縁層Ｉ３とを備える。本実施の形態では、薄膜トランジスタ２１０は、基板１１と、下部電極層１２と、アンダーコート膜１３及び１４と、層間絶縁膜１９、２０及び２１と、ソース・ドレイン電極２２及び２３とをさらに備える。

本実施の形態に係るゲート絶縁層Ｉ３は、第一絶縁層１７と、金属酸化膜２１６とを含む。

金属酸化膜２１６は、第一開口部２１６ｈを有する点において、実施の形態１に係る金属酸化膜１６と相違し、その他の点において一致する。第一開口部２１６ｈは、酸化物半導体層１５のチャネル領域に対向する位置、つまり、金属酸化膜２１６のゲート電極１８と対向する位置に形成される貫通孔である。ゲート電極は、第一開口部２１６ｈの上方に配置される。ゲート電極１８の端縁は、ゲート電極１８の厚さ方向において、金属酸化膜２１６と重なる位置に配置される。第一開口部２１６ｈは、基板１１の主面の上面視において、ゲート電極１８とほぼ同一の形状を有し、ゲート電極１８の内側に配置される。ゲート電極１８の厚さ方向において、ゲート電極１８と金属酸化膜２１６とが重なる領域の幅は、ゲート電極１８と金属酸化膜２１６とのアライメント誤差以上であればよい。また、当該幅をアライメント誤差程度としてもよい。このように、当該幅を最小限とすることで、薄膜トランジスタ２１０における寄生容量を最小限に抑制できる。

また、本実施の形態では、第一絶縁層１７から、金属酸化膜２１６を介さずに、酸化物半導体層１５へ酸素を供給できるため、金属酸化膜２１６の厚さは、２０ｎｍより大きくてもよい。

以上のように、本実施の形態に係る薄膜トランジスタ２１０においては、図１５に示されるようにゲート電極１８の端縁は、ゲート電極１８の厚さ方向において、金属酸化膜１６と重なる位置に配置される。これにより、ゲート電極１８をエッチングによってパターニングする際に、金属酸化膜２１６をエッチングストッパとして用いることができる。したがって、金属酸化膜２１６の下方に配置される酸化物半導体層１５がエッチングによって除去されることを抑制できる。このため、酸化物半導体層１５の膜減りを抑制できる。また、酸化物半導体層１５が除去されることを抑制できるため、酸化物半導体層１５に由来する導電性の成分が第一絶縁層１７の側面１７Ｓに付着することを抑制できる。したがって、側面１７Ｓにおける電流リークを抑制できる。また、酸化物半導体層１５に由来する成分を洗浄によって除去する必要がないため、洗浄による酸化物半導体層１５の膜減りを抑制できる。

また、本実施の形態では、金属酸化膜２１６が第一開口部２１６ｈを有するため、第一絶縁層１７から酸化物半導体層１５へ、確実に酸素を供給できる。これにより、酸化物半導体層１５のうち、第一開口部２１６ｈの下方の領域にｉ型領域を確実に形成できる。

［３−２．製造方法］
次に、本実施の形態に係る薄膜トランジスタ２１０の製造方法について、図１６〜図１９を用いて説明する。図１６〜図１９は、本実施の形態に係る薄膜トランジスタ２１０の製造方法における各工程を示す模式的な断面図である。

まず、図１６に示されるように、実施の形態１と同様に、基板１１上に、下部電極層１２、アンダーコート膜１３、１４、酸化物半導体層１５、及び、金属酸化膜１６を形成する。

続いて、図１７に示されるように、金属酸化膜１６に第一開口部２１６ｈを形成することで、本実施の形態に係る金属酸化膜２１６を形成する。第一開口部２１６ｈは、例えば、フォトリソグラフィ法及びドライエッチング法を用いて形成される。

続いて、図１８に示されるように、実施の形態１と同様に、第一絶縁膜１７Ｍ及びゲート導電膜１８Ｍを形成する。

続いて、図１９に示されるように、第一絶縁膜１７Ｍ及びゲート導電膜１８Ｍを、例えば、フォトリソグラフィ法及びドライエッチング法を用いて所定形状にパターニングすることで、所定形状の第一絶縁層１７及びゲート電極１８を形成する。より詳しくは、ゲート絶縁層Ｉ３のうち、金属酸化膜２１６をエッチングストッパとして用いて、酸化物半導体層１５を除去し得るエッチング材料によって、第一絶縁膜１７Ｍ及びゲート導電膜１８Ｍの一部を除去することによって第一絶縁層１７及びゲート電極１８を形成する。

続いて、実施の形態１と同様に、層間絶縁膜１９、２０、２１、ソース・ドレイン電極２２及び２３を形成することで、図１５に示されるような薄膜トランジスタ２１０を製造できる。

以上のように、本実施の形態においても、実施の形態１と同様に、ゲート導電膜１８Ｍのエッチング工程において、酸化物半導体層１５を除去し得るエッチング材料が用いられる。しかしながら、このエッチング工程において、酸化物半導体層１５上に配置されるゲート絶縁層Ｉ３のうち金属酸化膜２１６がエッチングストッパとして機能する。したがって、このエッチング工程において、酸化物半導体層１５が除去されることを抑制できる。このため、酸化物半導体層１５の膜減りを抑制できる。

また、酸化物半導体層１５が除去されることを抑制できるため、酸化物半導体層１５に由来する導電性の成分が第一絶縁層１７の側面１７Ｓに付着することを抑制できる。したがって、側面１７Ｓにおける電流リークを抑制できる。また、酸化物半導体層１５に由来する成分を洗浄によって除去する必要がないため、洗浄による酸化物半導体層１５の膜減りを抑制できる。

（実施の形態４）
実施の形態４に係る半導体装置及びその製造方法について説明する。本実施の形態では、半導体装置の一例である薄膜トランジスタとその製造方法について説明する。本実施の形態に係る薄膜トランジスタは、実施の形態３に係る薄膜トランジスタ２１０と同様にチャネルエッチ型の薄膜トランジスタである。本実施の形態に係る薄膜トランジスタは、主に、エッチングストッパとして機能する第二絶縁層を備える点において、実施の形態３に係る薄膜トランジスタ２１０と相違する。以下、本実施の形態に係る薄膜トランジスタ及びその製造方法について、実施の形態３に係る薄膜トランジスタ２１０及びその製造方法との相違点を中心に説明する。

［４−１．構成］
まず、本実施の形態に係る薄膜トランジスタの構成について、図２０を用いて説明する。図２０は、本実施の形態に係る薄膜トランジスタ３１０の要部の構成を示す模式的な断面図である。本実施の形態に係る薄膜トランジスタ３１０は、後述する本実施の形態に係る薄膜トランジスタの製造方法を用いて製造される。

薄膜トランジスタ３１０は、図２０に示されるように、酸化物半導体層１５と、ゲート電極３１８と、ゲート絶縁層Ｉ４とを備える。本実施の形態では、薄膜トランジスタ３１０は、基板１１と、下部電極層１２と、アンダーコート膜１３及び１４と、層間絶縁膜２０及び２１と、ソース・ドレイン電極２２及び２３とをさらに備える。

本実施の形態に係るゲート絶縁層Ｉ４は、第一絶縁層３１７と、金属酸化膜２１６と、第二絶縁層３１９とを含む。

本実施の形態に係る金属酸化膜２１６は、実施の形態３に係る金属酸化膜２１６と同様の構成を有する。また、本実施の形態では、第一絶縁層３１７から、金属酸化膜２１６を介さずに、酸化物半導体層１５へ酸素を供給できるため、金属酸化膜２１６の厚さは、２０ｎｍより大きくてもよい。

第二絶縁層３１９は、金属酸化膜２１６上に配置される絶縁層である。第二絶縁層３１９は、第一開口部２１６ｈと対向する位置に配置される第二開口部３１９ｈを有する。第二開口部３１９ｈは、第一開口部２１６ｈとほぼ同じ形状及び大きさを有する。第一開口部２１６ｈと第二開口部３１９ｈとが組み合わせられることで一つの開口部が形成される。第二開口部３１９ｈは、基板１１の主面の上面視において、ゲート電極３１８とほぼ同一の形状を有し、ゲート電極３１８の内側に配置される。ゲート電極３１８の厚さ方向において、ゲート電極３１８と第二絶縁層３１９とが重なる領域の幅は、ゲート電極３１８と第二絶縁層３１９とのアライメント誤差以上であればよい。また、当該幅をアライメント誤差程度としてもよい。このように、当該幅を最小限とすることで、薄膜トランジスタ３１０における寄生容量を最小限に抑制できる。

第二絶縁層３１９として、例えば、酸化シリコン（ＳｉＯ_２）膜を用いることができる。第二絶縁層３１９として、例えば、窒化シリコン（ＳｉＮ）膜、酸窒化シリコン（ＳｉＯＮ）膜などを用いてもよい。

第一絶縁層３１７は、酸化物半導体層１５上に配置される層である。第一絶縁層３１７は、酸化物半導体層１５と、ゲート電極３１８との間に配置される。また、第一絶縁層３１７は、ゲート電極３１８の直下に配置される。第一絶縁層３１７は、基板１１の主面の上面視において、ゲート電極３１８と同一形状を有している。本実施の形態では、第一絶縁層３１７は、第一開口部２１６ｈ及び第二開口部３１９ｈに充填される。

ゲート電極３１８は、酸化物半導体層１５の上方に配置される導電層である。本実施の形態では、ゲート電極３１８は、第二開口部３１９ｈの上方に配置され、ゲート電極３１８の端縁は、ゲート電極３１８の厚さ方向において、第二絶縁層３１９と重なる位置に配置される。

以上のように、本実施の形態に係る薄膜トランジスタ３１０においては、図２０に示されるようにゲート電極３１８の端縁は、ゲート電極３１８の厚さ方向において、第二絶縁層３１９と重なる位置に配置される。したがって、第一絶縁層３１７及びゲート電極３１８をエッチングによってパターニングする際に、第二絶縁層３１９をエッチングストッパとして用いることができる。したがって、第二絶縁層３１９の下方に配置される酸化物半導体層１５がエッチングによって除去されることを抑制できる。したがって、酸化物半導体層１５の膜減りを抑制できる。また、酸化物半導体層１５が除去されることを抑制できるため、酸化物半導体層１５に由来する導電性の成分が第一絶縁層３１７の側面３１７Ｓに付着することを抑制できる。したがって、側面３１７Ｓにおける電流リークを抑制できる。また、酸化物半導体層１５に由来する成分を洗浄によって除去する必要がないため、洗浄による酸化物半導体層１５の膜減りを抑制できる。

また、本実施の形態では、金属酸化膜２１６及び第二絶縁層３１９がそれぞれ第一開口部２１６ｈ及び第二開口部３１９ｈを有するため、第一絶縁層３１７から酸化物半導体層１５へ、確実に酸素を供給できる。これにより、酸化物半導体層１５のうち、第一開口部２１６ｈの下方の領域にｉ型領域を確実に形成できる。

［４−２．製造方法］
次に、本実施の形態に係る薄膜トランジスタ３１０の製造方法について、図２１〜図２４を用いて説明する。図２１〜図２４は、本実施の形態に係る薄膜トランジスタ３１０の製造方法における各工程を示す模式的な断面図である。

まず、図２１に示されるように、実施の形態１と同様に、基板１１上に、下部電極層１２、アンダーコート膜１３、１４、酸化物半導体層１５、及び、金属酸化膜１６を形成する。続いて、金属酸化膜１６上に、第二絶縁膜３１９Ｍを形成する。第二絶縁膜３１９Ｍは、例えば、プラズマＣＶＤ法を用いて金属酸化膜１６上に形成される。

続いて、図２２に示されるように、金属酸化膜１６及び第二絶縁膜３１９Ｍにそれぞれ第一開口部２１６ｈ及び第二開口部３１９ｈを形成することで、本実施の形態に係る金属酸化膜２１６及び第二絶縁層３１９を形成する。第一開口部２１６ｈ及び第二開口部３１９ｈは、例えば、フォトリソグラフィ法及びドライエッチング法を用いて形成される。

続いて、図２３に示されるように、第一絶縁膜３１７Ｍ及びゲート導電膜３１８Ｍを形成する。第一絶縁膜３１７Ｍ及びゲート導電膜３１８Ｍは、それぞれ、実施の形態１に係る第一絶縁膜１７Ｍ及びゲート導電膜１８Ｍと同様に形成することができる。

続いて、図２４に示されるように、第一絶縁膜３１７Ｍ及びゲート導電膜３１８Ｍを、例えば、フォトリソグラフィ法及びドライエッチング法を用いて所定形状にパターニングすることで、所定形状の第一絶縁層３１７及びゲート電極３１８を形成する。より詳しくは、ゲート絶縁層Ｉ４のうち、第二絶縁層３１９をエッチングストッパとして用いて、酸化物半導体層１５を除去し得るエッチング材料によって、第一絶縁膜３１７Ｍ及びゲート導電膜３１８Ｍの一部を除去することによって第一絶縁層３１７及びゲート電極３１８を形成する。

続いて、実施の形態１と同様に、層間絶縁膜２０、２１、ソース・ドレイン電極２２及び２３を形成することで、図２０に示されるような薄膜トランジスタ３１０を製造できる。

以上のように、本実施の形態においても、実施の形態１と同様に、ゲート導電膜３１８Ｍのエッチング工程において、酸化物半導体層１５を除去し得るエッチング材料が用いられる。しかしながら、このエッチング工程において、酸化物半導体層１５上に配置されるゲート絶縁層Ｉ４のうち第二絶縁層３１９がエッチングストッパとして機能する。したがって、このエッチング工程において、酸化物半導体層１５が除去されることを抑制できる。このため、酸化物半導体層１５の膜減りを抑制できる。

また、酸化物半導体層１５が除去されることを抑制できるため、酸化物半導体層１５に由来する導電性の成分が第一絶縁層３１７の側面３１７Ｓに付着することを抑制できる。したがって、側面３１７Ｓにおける電流リークを抑制できる。また、酸化物半導体層１５に由来する成分を洗浄によって除去する必要がないため、洗浄による酸化物半導体層１５の膜減りを抑制できる。

（適用例１）
上記各実施の形態に係る薄膜トランジスタの適用例１について図２５を用いて説明する。図２５及び図２６は、それぞれ、上記各実施の形態に係る薄膜トランジスタが適用される表示装置２Ａ及び撮像装置２Ｂの機能構成を示すブロック図である。

図２５に示される表示装置２Ａは、外部から入力された映像信号、又は、内部で生成した映像信号を、映像として表示する装置である。表示装置２Ａは、例えば、有機ＥＬ（Electro Luminescence）ディスプレイ、液晶ディスプレイなどである。表示装置２Ａは、機能的には、例えば、タイミング制御部３１と、信号処理部３２と、駆動部３３と、表示画素部３４とを備える。

タイミング制御部３１は、各種のタイミング信号（つまり、制御信号）を生成するタイミングジェネレータを有しており、これらの各種のタイミング信号を基に、信号処理部３２などの駆動制御を行う処理回路である。

信号処理部３２は、例えば、外部から入力されたデジタルの映像信号に対して所定の補正を行い、それにより得られた映像信号を駆動部３３に出力する処理回路である。

駆動部３３は、例えば走査線駆動回路、信号線駆動回路などを含み、各種制御線を介して表示画素部３４の各画素を駆動する回路である。

表示画素部３４は、例えば有機ＥＬ素子、液晶表示素子などの表示素子と、表示素子を画素毎に駆動するための画素回路とを含む表示回路である。

表示装置２Ａの上記各回路のうち、例えば、駆動部３３及び表示画素部３４の一部を構成する各種回路に、上述の薄膜トランジスタが適用される。

図２６に示される撮像装置２Ｂは、例えば、画像を電気信号として取得する固体撮像装置であり、例えばＣＣＤ（Charge-Coupled Device）、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサなどを備える。撮像装置２Ｂは、機能的には、例えば、タイミング制御部３５と、駆動部３６と、撮像画素部３７と、信号処理部３８とを備える。

タイミング制御部３５は、各種のタイミング信号（つまり、制御信号）を生成するタイミングジェネレータを有しており、これらの各種のタイミング信号を基に、駆動部３６の駆動制御を行う処理回路である。

駆動部３６は、例えば、行選択回路、ＡＤ変換回路、水平転送走査回路などを含み、各種制御線を介して撮像画素部３７の各画素から信号を読み出す回路である。

撮像画素部３７は、例えば、フォトダイオードなどの撮像素子（つまり、光電変換素子）と、信号読み出しのための画素回路とを含む撮像回路である。

信号処理部３８は、撮像画素部３７から得られた信号に対して様々な信号処理を施す処理回路である。

撮像装置２Ｂの上記各回路のうち、例えば、駆動部３６及び撮像画素部３７の一部を構成する各種回路に、上記各実施の形態に係る薄膜トランジスタが適用される。

（適用例２）
上記各実施の形態に係る薄膜トランジスタの適用例２について図２７を用いて説明する。図２７は、上記各実施の形態に係る薄膜トランジスタが適用される電子機器３の機能構成を示すブロック図である。

電子機器３は、上記表示装置２Ａ、撮像装置２Ｂなどを備える機器である。電子機器３としては、例えばテレビジョン装置、パーソナルコンピュータ（ＰＣ）、スマートフォン、タブレット型ＰＣ、携帯電話機、デジタルスチルカメラ、デジタルビデオカメラなどが挙げられる。

電子機器３は、例えば上述の表示装置２Ａ（又は撮像装置２Ｂ）などを含む画像装置２と、インターフェース部４０とを有している。インターフェース部４０は、外部から各種の信号、電力などが入力される入力部である。このインターフェース部４０は、例えばタッチパネル、キーボード、操作ボタンなどのユーザインターフェースを含んでいてもよい。

このように、上記各実施の形態に係る薄膜トランジスタは、電子機器３にも適用される。

（その他の実施の形態）
以上、本開示に係る半導体装置などについて、実施の形態に基づいて説明したが、本開示に係る半導体装置などは、上記実施の形態に限定されるものではない。各実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、各実施の形態に対して本開示の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例も本開示に含まれる。

例えば、本開示に係る半導体装置は、上記各実施の形態に係る薄膜トランジスタが備えるすべての構成要素を必ずしも備えなくてもよい。例えば、本開示に係る半導体装置は、下部電極層１２、アンダーコート膜１３及び１４、層間絶縁膜１９、２０、２１及び１２０を備えなくてもよい。

本開示は、薄膜トランジスタを用いる表示装置、撮像装置などの電子機器に有用である。

１０、１１０、２１０、３１０、９１０ 薄膜トランジスタ
２ 画像装置
２Ａ 表示装置
２Ｂ 撮像装置
３ 電子機器
１１ 基板
１２ 下部電極層
１２Ｍ 下部電極導電膜
１３、１４ アンダーコート膜
１５ 酸化物半導体層
１５Ｍ 酸化物半導体膜
１６、２１６、９１６ 金属酸化膜
１７、１１７、３１７ 第一絶縁層
１７Ｍ、３１７Ｍ 第一絶縁膜
１７Ｓ、３１７Ｓ 側面
１８、３１８ ゲート電極
１８Ｍ、３１８Ｍ ゲート導電膜
１９、２０、２１、１２０ 層間絶縁膜
２２、２３ ソース・ドレイン電極
３１、３５ タイミング制御部
３２、３８ 信号処理部
３３、３６ 駆動部
３４ 表示画素部
３７ 撮像画素部
４０ インターフェース部
２１６ｈ 第一開口部
３１９ 第二絶縁層
３１９ｈ 第二開口部
３１９Ｍ 第二絶縁膜
Ｉ１、Ｉ２、Ｉ３、Ｉ４ ゲート絶縁層

Claims (11)

1. 酸化物半導体層と、ゲート電極と、前記酸化物半導体層及び前記ゲート電極の間に配置されるゲート絶縁層とを備える半導体装置の製造方法であって、
   前記酸化物半導体層を形成し、
   前記酸化物半導体層上に、前記ゲート絶縁層を形成し、
   前記ゲート絶縁層上に、ゲート導電膜を形成し、
   前記ゲート絶縁層の少なくとも一部をエッチングストッパとして用いて、前記酸化物半導体層を除去し得るエッチング材料によって、前記ゲート導電膜の一部を除去することによって前記ゲート電極を形成する
   半導体装置の製造方法。
2. 前記ゲート絶縁層は、
   前記酸化物半導体層上に配置される金属酸化膜と、
   前記金属酸化膜上に配置される第一絶縁層とを含む
   請求項１に記載の半導体装置の製造方法。
3. 前記金属酸化膜は、第一開口部を有し、
   前記ゲート電極は、前記第一開口部の上方に配置され、
   前記ゲート電極の端縁は、前記ゲート電極の厚さ方向において、前記金属酸化膜と重なる位置に配置される
   請求項２に記載の半導体装置の製造方法。
4. 前記ゲート絶縁層は、
   前記酸化物半導体層上に配置される金属酸化膜及び第一絶縁層と、
   前記金属酸化膜上に配置される第二絶縁層とを含み、
   前記金属酸化膜は、第一開口部を有し、
   前記第二絶縁層は、前記第一開口部と対向する位置に配置される第二開口部を有し、
   前記第一絶縁層は、前記第一開口部及び前記第二開口部に充填され、
   前記ゲート電極は、前記第二開口部の上方に配置され、
   前記ゲート電極の端縁は、前記ゲート電極の厚さ方向において、前記第二絶縁層と重なる位置に配置される
   請求項１に記載の半導体装置の製造方法。
5. 前記金属酸化膜は、前記エッチングストッパとして機能する
   請求項２又は３に記載の半導体装置の製造方法。
6. 前記第一絶縁層は、前記エッチングストッパとして機能する
   請求項２に記載の半導体装置の製造方法。
7. 前記第二絶縁層は、前記エッチングストッパとして機能する
   請求項４に記載の半導体装置の製造方法。
8. 前記金属酸化膜の厚さは、５ｎｍ以上、２０ｎｍ以下である
   請求項２〜７のいずれか１項に記載の半導体装置の製造方法。
9. 酸化物半導体層と、
   前記酸化物半導体層の上方に配置されるゲート電極と、
   前記酸化物半導体層及び前記ゲート電極の間に配置されるゲート絶縁層とを備え、
   前記ゲート絶縁層は、前記酸化物半導体層上に配置される金属酸化膜を含み、
   前記ゲート電極の端縁は、前記ゲート電極の厚さ方向において、前記金属酸化膜と重なる位置に配置される
   半導体装置。
10. 前記金属酸化膜の厚さは、５ｎｍ以上、２０ｎｍ以下である
    請求項９に記載の半導体装置。
11. 前記金属酸化膜は、第一開口部を有し、
    前記ゲート電極は、前記第一開口部の上方に配置される
    請求項９又は１０に記載の半導体装置。

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