JP2010239120A - 薄膜トランジスタ - Google Patents

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Abstract

【課題】電気特性が良好な薄膜トランジスタを、生産性高く作製する方法を提供する。
【解決手段】薄膜トランジスタにおいて、ゲート電極を覆うゲート絶縁層と、ゲート絶縁層に接する半導体層と、半導体層の一部に接し、ソース領域及びドレイン領域を形成する不純物半導体層と、を有し、半導体層において、ゲート絶縁層側に形成される微結晶半導体層と、当該微結晶半導体層に接する窒素を含む微結晶半導体領域とを有する。オフ電流が低く、オン電流が高い薄膜トランジスタを生産性高く作製することができる。
【選択図】図５

Description

本発明は、薄膜トランジスタ及びその作製方法、及び該薄膜トランジスタを用いた表示装置に関する。
電界効果トランジスタの一種として、絶縁表面を有する基板上に形成された半導体層にチャネル形成領域が形成される薄膜トランジスタが知られている。薄膜トランジスタに用いられる半導体層として、非晶質シリコン、微結晶シリコン及び多結晶シリコンを用いる技術が開示されている（特許文献１乃至５参照）。薄膜トランジスタの代表的な応用例は、液晶テレビジョン装置であり、表示画面を構成する各画素のスイッチングトランジスタとして実用化されている。
特開２００１−０５３２８３号公報 特開平５−１２９６０８号公報 特開２００５−０４９８３２号公報 特開平７−１３１０３０号公報 特開２００５−１９１５４６号公報
非晶質シリコン層を用いてチャネルが形成される薄膜トランジスタは、電界効果移動度及びオン電流が低いといった問題がある。一方、微結晶シリコン層を用いてチャネルが形成される薄膜トランジスタは、非晶質シリコンを用いてチャネルが形成される薄膜トランジスタと比較して、電界効果移動度が向上するもののオフ電流が高くなってしまい、十分なスイッチング特性が得られないといった問題がある。
多結晶シリコン層がチャネル形成領域となる薄膜トランジスタは、上記二種類の薄膜トランジスタよりも電界効果移動度が格段に高く、高いオン電流が得られるといった特性がある。この薄膜トランジスタは、前記した特性により、画素に設けられるスイッチング用のトランジスタのみならず、高速動作が要求されるドライバ回路をも構成することができる。
しかし、多結晶シリコン層を用いてチャネルが形成される薄膜トランジスタは、非晶質シリコン層を用いてチャネルが形成される薄膜トランジスタを形成する場合に比べ半導体層の結晶化工程が必要となり、製造コストが増大することが問題となっている。例えば、多結晶シリコン層の製造のために必要なレーザアニール技術は、レーザビームの照射面積が小さく大画面の液晶パネルを効率良く生産することができないといった問題がある。
ところで、表示パネルの製造に用いられているガラス基板は、第３世代（５５０ｍｍ×６５０ｍｍ）、第３．５世代（６００ｍｍ×７２０ｍｍ、または６２０ｍｍ×７５０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１１００ｍｍ×１３００ｍｍ）、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）と年々大型化が進んでおり、今後は第９世代（２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）へと大面積化が進むと予測されている。ガラス基板の大型化はコストミニマム設計の思想に基づいている。
これに対して、第１０世代（２９５０ｍｍ×３４００ｍｍ）におけるような大面積のマザーガラス基板に、高速動作が可能な薄膜トランジスタを、生産性良く製造することができる技術は依然として確立されておらず、そのことが産業界の問題となっている。
そこで、本発明の一態様は、電気特性が良好な薄膜トランジスタを、生産性高く作製する方法を提供することを課題とする。
本発明の一態様は、薄膜トランジスタにおいて、ゲート電極を覆うゲート絶縁層と、ゲート絶縁層に接する半導体層と、半導体層の一部に接し、ソース領域及びドレイン領域を形成する不純物半導体層と、を有し、半導体層において、ゲート絶縁層側に形成される微結晶半導体層と、当該微結晶半導体層に接する窒素を含む微結晶半導体領域とを有することを要旨とする。
また、本発明の一態様は、薄膜トランジスタにおいて、ゲート電極を覆うゲート絶縁層と、ゲート絶縁層に接する半導体層と、半導体層の一部に接し、ソース領域及びドレイン領域を形成する不純物半導体層と、を有し、半導体層において、ゲート絶縁層側に形成される微結晶半導体層と、当該微結晶半導体層に接する窒素を含む微結晶半導体領域と、当該微結晶半導体領域に接する窒素を含む非晶質半導体領域とを有することを要旨とする。
なお、上記半導体層において、ＳＩＭＳの窒素濃度プロファイルは、ゲート絶縁層側から不純物半導体層側へ増加した後、減少することを特徴とする。または、上記半導体層において、ＳＩＭＳの窒素濃度プロファイルは、ゲート絶縁層側から不純物半導体層側へ増加した後、平坦となることを特徴とする。または、上記半導体層において、ＳＩＭＳの窒素濃度プロファイルは、極大値を有することを特徴とする。このときの極大値は、１×１０２０ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０２０ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下である。
また、本発明の一態様は、薄膜トランジスタにおいて、ゲート絶縁層と、ゲート絶縁層に接する微結晶半導体層と、微結晶半導体層に接する混合層と、混合層に接する非晶質半導体を含む層と、非晶質半導体を含む層に接するソース領域及びドレイン領域とを有し、当該混合層及び非晶質半導体を含む層において、窒素を含むことを要旨とする。
また、本発明の一態様は、薄膜トランジスタにおいて、ゲート絶縁層と、ゲート絶縁層に接する微結晶半導体層と、微結晶半導体層に接する混合層と、混合層に接する非晶質半導体を含む層と、非晶質半導体を含む層に接するソース領域及びドレイン領域とを有し、当該混合層において、ＳＩＭＳの窒素濃度プロファイルはピーク濃度を有することを要旨とする。
なお、上記窒素濃度プロファイルのピーク濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０２０ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下である。また、上記混合層とは、微結晶半導体領域と、非晶質半導体領域を有する。ここでの微結晶半導体領域とは、粒径が１ｎｍ以上１０ｎｍ以下の半導体結晶粒、及び／または錐形状の結晶領域である。
さらには、上記混合層及び非晶質半導体を含む層は、窒素、ＮＨ基、またはＮＨ２基を有する。
また、上記混合層及び非晶質半導体を含む層において、隣接する微結晶半導体領域の界面（即ち、粒界）、及び微結晶半導体領域と非晶質半導体領域との界面における半導体原子のダングリングボンドがＮＨ基で架橋されて欠陥準位が低減され、キャリアの移動通路が形成される。または、ダングリングボンドがＮＨ２基で終端されて欠陥準位が低減される。
この結果、薄膜トランジスタにおいて、ソース電極またはドレイン電極に電圧が印加された場合におけるゲート絶縁層とソース領域及びドレイン領域との間の抵抗を低減することが可能であり、薄膜トランジスタのオン電流及び電界効果移動度を高めることができる。また、上記非晶質半導体を含む層は、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体であるため、バンドギャップが広くなり、トンネル電流が流れにくくなる。このため、非晶質半導体を含む層をバックチャネル側に設けることで、薄膜トランジスタのオフ電流を低減することができる。
なお、ここでは、特に測定方法が記載されていない場合は、濃度はＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）の測定値によるものである。
なお、オン電流とは、薄膜トランジスタがオン状態のときに、ソース電極とドレイン電極の間に流れる電流をいう。例えば、Ｎ型の薄膜トランジスタの場合には、ゲート電圧が薄膜トランジスタの閾値電圧よりも高いときにソース電極とドレイン電極との間に流れる電流である。
また、オフ電流とは、薄膜トランジスタがオフ状態のときに、ソース電極とドレイン電極の間に流れる電流をいう。例えば、Ｎ型の薄膜トランジスタの場合には、ゲート電圧が薄膜トランジスタの閾値電圧よりも低いときにソース電極とドレイン電極との間に流れる電流である。
以上のことから、オフ電流が低く、オン電流が高い薄膜トランジスタを生産性高く作製することができる。
薄膜トランジスタを説明する断面図である。 薄膜トランジスタを説明する断面図である。 薄膜トランジスタを説明する断面図である。 薄膜トランジスタを説明する断面図である。 薄膜トランジスタの半導体層を説明する図である。 薄膜トランジスタの半導体層を説明する図である。 薄膜トランジスタの半導体層を説明する図である。 薄膜トランジスタの半導体層を説明する図である。 薄膜トランジスタの半導体層を説明する図である。 薄膜トランジスタの半導体層を説明する図である。 薄膜トランジスタの半導体層を説明する図である。 薄膜トランジスタの作製方法を説明する断面図である。 薄膜トランジスタの作製方法を説明する断面図である。 薄膜トランジスタの作製方法に適用可能な多階調マスクを説明する図である。 薄膜トランジスタの作製方法を説明する断面図である。 薄膜トランジスタの作製方法を説明する断面図である。 薄膜トランジスタを形成する工程を説明するタイムチャートの一例である。 薄膜トランジスタを形成する工程を説明するタイムチャートの一例である。 薄膜トランジスタを形成する工程を説明するタイムチャートの一例である。 薄膜トランジスタを形成する工程を説明するタイムチャートの一例である。 ＳＩＭＳの測定結果を示す図である。 ＳＩＭＳの測定結果を示す図である。 ＳＩＭＳの測定結果を示す図である。 ＳＩＭＳの測定結果を示す図である。 表示装置を説明する断面図である。 表示装置を説明する断面図である。 薄膜トランジスタを適用した電子機器である。 薄膜トランジスタの半導体層を説明する図である。
以下、実施の形態について、図面を用いて詳細に説明する。但し、開示される発明は以下の説明に限定されず、開示される発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、開示される発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
（実施の形態１）
図１に、薄膜トランジスタの一形態の断面図を示す。図１に示す薄膜トランジスタは、基板１０１上に、ゲート電極１０３と、ゲート絶縁層１０５上に半導体層１１５と、半導体層１１５上に接するソース領域及びドレイン領域として機能する不純物半導体層１２７と、不純物半導体層１２７に接する配線１２５とを有する。また、半導体層１１５は、微結晶半導体層１１５ａと、混合層１１５ｂと、非晶質半導体を含む層１２９ｃとが、ゲート絶縁層１０５側から順に積層されている。
基板１０１としては、ガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板に透光性を要しない場合には、ステンレス合金等の金属の基板の表面に絶縁層を設けたものを用いてもよい。ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい。また、基板１０１として、第３世代（５５０ｍｍ×６５０ｍｍ）、第３．５世代（６００ｍｍ×７２０ｍｍ、または６２０ｍｍ×７５０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１１００ｍｍ×１３００ｍｍ）、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等のガラス基板を用いることができる。
ゲート電極１０３は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料、またはこれらを主成分とする合金材料を用いて、単層でまたは積層して形成することができる。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体層やＡｇＰｄＣｕ合金を用いてもよい。
ゲート電極１０３の２層の積層構造としては、アルミニウム層上にモリブデン層が積層した二層構造、銅層上にモリブデン層を積層した二層構造、銅層上に窒化チタン層若しくは窒化タンタル層を積層した二層構造、または窒化チタン層とモリブデン層とを積層した二層構造とすることが好ましい。ゲート電極１０３の三層の積層構造としては、タングステン層または窒化タングステン層と、アルミニウム及びシリコンの合金またはアルミニウムとチタンの合金の層と、窒化チタン層またはチタン層とを積層した構造とすることが好ましい。電気的抵抗が低い層上にバリア層として機能する金属層が積層されることで、電気的抵抗が低く、且つ金属層から半導体層への金属元素の拡散を防止することができる。
なお、ゲート電極１０３及び基板１０１との密着性向上として、上記の金属材料の窒化物層を、基板１０１と、ゲート電極１０３との間に設けてもよい。
ゲート絶縁層１０５は、ＣＶＤ法またはスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、または窒化酸化シリコン層を単層、または積層して形成することができる。
なお、本明細書中において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合に、組成範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。ただし、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
次に、半導体層１１５の構造について、図２を用いて示す。図１のゲート絶縁層１０５と、ソース領域及びドレイン領域として機能する不純物半導体層１２７の間の拡大図を示す。
半導体層１１５は、図２（Ａ）に示すように、微結晶半導体層１１５ａ、混合層１１５ｂ、非晶質半導体を含む層１２９ｃが積層されている。
微結晶半導体層１１５ａを構成する微結晶半導体とは、結晶構造（単結晶、多結晶を含む）を有する半導体である。微結晶半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な半導体であり、結晶粒径が２ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上８０ｎｍ以下、より好ましくは、２０ｎｍ以上５０ｎｍ以下の柱状結晶または錐形状結晶が基板表面に対して法線方向に成長している。このため、柱状結晶または錐形状結晶の界面には、結晶粒界が形成される場合もある。
微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルのピークが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークを示す。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませてもよい。さらに、ヘリウム、ネオン、アルゴン、クリプトン、キセノンなどの希ガス元素を含ませてもよく、これにより格子歪みをさらに助長させることで、微結晶の構造の安定性が増し良好な微結晶半導体が得られる。このような微結晶半導体に関する記述は、例えば、米国特許４，４０９，１３４号で開示されている。
また、微結晶半導体層１１５ａに含まれる酸素及び窒素の二次イオン質量分析法によって計測される濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３未満とすることで、微結晶半導体層１１５ａの結晶性を高めることができるため好ましい。
混合層１１５ｂ及び非晶質半導体を含む層１２９ｃには、窒素が含まれる。混合層１１５ｂに含まれる窒素の濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０２０ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下である。
図２（Ａ）に示すように、混合層１１５ｂは、微結晶半導体領域１０８ａ、及び当該微結晶半導体領域１０８ａの間に充填される非晶質半導体領域１０８ｂを有する。具体的には、微結晶半導体層１１５ａから凸状に伸びた微結晶半導体領域１０８ａと、非晶質半導体を含む層１２９ｃと同様の半導体で形成される非晶質半導体領域１０８ｂとで形成される。なお、微結晶半導体層１１５ａと混合層１１５ｂとの間に示す直線状の破線、及び混合層１１５ｂと非晶質半導体を含む層１２９ｃとの間に示す直線状の破線は、それぞれの界面を示すために表したものであり、実際には、微結晶半導体層１１５ａと混合層１１５ｂとの界面、及び混合層１１５ｂと非晶質半導体を含む層１２９ｃとの界面は不明瞭となる。
微結晶半導体領域１０８ａは、ゲート絶縁層１０５から非晶質半導体を含む層１２９ｃへ向けて、先端が狭まる凸状、または錐形状の微結晶半導体である。なお、ゲート絶縁層１０５から非晶質半導体を含む層１２９ｃへ向けて幅が広がる凸状、または錐形状の微結晶半導体であってもよい。
また、混合層１１５ｂに含まれる非晶質半導体領域１０８ｂに、微結晶半導体領域として、粒径が１ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以上５ｎｍ以下の半導体結晶粒を含む場合もある。
また、図２（Ｂ）に示すように、混合層１１５ｂは、微結晶半導体層１１５ａ上に一定の厚さで堆積した微結晶半導体領域１０８ｃと、ゲート絶縁層１０５から非晶質半導体を含む層１２９ｃへ向けて、先端が狭まる凸状、または錐形状の微結晶半導体領域１０８ａとが連続的に形成される場合がある。
なお、図２（Ａ）に示す混合層１１５ｂに含まれる微結晶半導体領域１０８ａは、微結晶半導体層１１５ａから連続的に形成される。また、図２（Ｂ）の混合層１１５ｂに含まれる微結晶半導体領域１０８ｃは、微結晶半導体層１１５ａから連続的に形成される。
また、混合層１１５ｂに含まれる非晶質半導体領域１０８ｂは非晶質半導体を含む層１２９ｃと概略同質の半導体である。
これらのことから、微結晶半導体で形成される領域と、非晶質半導体で形成される領域の界面が混合層における微結晶半導体領域１０８ａ及び非晶質半導体領域１０８ｂの界面ともいえるため、微結晶半導体領域と、非晶質半導体領域との断面における境界が凹凸状またジグザグ状であるともいえる。
混合層１１５ｂにおいて、微結晶半導体領域１０８ａが、ゲート絶縁層１０５から非晶質半導体を含む層１２９ｃへ向けて、先端が狭まる凸状の半導体結晶粒の場合は、微結晶半導体層１１５ａ側のほうが、非晶質半導体を含む層１２９ｃ側と比較して、微結晶半導体領域の割合が高い。これは、微結晶半導体層１１５ａの表面から、微結晶半導体領域１０８ａが膜厚方向に成長するが、原料ガスに窒素を含むガスを含ませる、または原料ガスに窒素を含むガスを含ませつつ、微結晶半導体膜の堆積条件よりシランに対する水素の流量を低減すると、微結晶半導体領域１０８ａの半導体結晶粒の成長が抑制され、錐状の微結晶半導体領域となるとともに、やがて非晶質半導体が堆積するためである。これは、微結晶半導体領域における窒素の固溶度が、非晶質半導体領域に比べて低いためである。
微結晶半導体層１１５ａ及び混合層１１５ｂの厚さの合計、即ち、ゲート絶縁層１０５の界面から、混合層１１５ｂの突起（凸部）の先端の距離は、３ｎｍ以上８０ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下とすることで、薄膜トランジスタのオフ電流を低減できる。
非晶質半導体を含む層１２９ｃは、混合層１１５ｂに含まれる非晶質半導体領域１０８ｂと概略同質の半導体であり窒素を含む。さらには、粒径が１ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以上５ｎｍ以下の半導体結晶粒を含む場合もある。ここでは、従来の非晶質半導体と比較して、ＣＰＭ（Ｃｏｎｓｔａｎｔ ｐｈｏｔｏｃｕｒｒｅｎｔ ｍｅｔｈｏｄ）やフォトルミネッセンス分光測定で測定されるＵｒｂａｃｈ端のエネルギーが小さく、欠陥吸収スペクトル量が少ない半導体層を、非晶質半導体を含む層１２９ｃという。即ち、従来の非晶質半導体と比較して、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体を、非晶質半導体を含む層１２９ｃという。非晶質半導体を含む層１２９ｃは、価電子帯のバンド端における準位のテール（裾）の傾きが急峻であるため、バンドギャップが広くなり、トンネル電流が流れにくくなる。このため、非晶質半導体を含む層１２９ｃをバックチャネル側に設けることで、薄膜トランジスタのオフ電流を低減することができる。また、非晶質半導体を含む層１２９ｃを設けることで、オン電流及び電界効果移動度を高めることが可能である。
なお、非晶質半導体を含む層１２９ｃの非晶質半導体とは、代表的にはアモルファスシリコンである。
また、混合層１１５ｂ及び非晶質半導体を含む層１２９ｃに含まれる窒素の代表例として、ＮＨ基、またはＮＨ２基を有してもよい。
また、図３に示すように、混合層１１５ｂが、微結晶半導体層１１５ａ及び不純物半導体層１２７の間に設けられ、混合層１１５ｂと不純物半導体層１２７との間に、非晶質半導体を含む層１２９ｃが形成されない構成としてもよい。混合層１１５ｂは、微結晶半導体領域１０８ａ、及び当該微結晶半導体領域１０８ａの間に充填される非晶質半導体領域１０８ｂを有する。具体的には、微結晶半導体層１１５ａから凸状に伸びた微結晶半導体領域１０８ａと、非晶質半導体領域１０８ｂとで形成される。図３に示す構造においては、混合層１１５ｂにおける微結晶半導体領域１０８ａの割合が低いことが好ましい。さらには、対となる不純物半導体層１２７の間、即ちキャリアが流れる領域においては、混合層１１５ｂにおける微結晶半導体領域１０８ａの割合が低いことが好ましい。この結果、薄膜トランジスタのオフ電流を低減することができる。また、混合層１１５ｂにおいて、縦方向（膜厚方向）における抵抗、即ち、半導体層と、ソース領域またはドレイン領域との間の抵抗を下げることが可能であり、薄膜トランジスタのオン電流及び電界効果移動度を高めることが可能である。
なお、図３において、混合層１１５ｂとして、図２（Ｂ）に示すような、微結晶半導体領域１０８ｃを有する混合層１１５ｂを用いてもよい。
また、図４（Ａ）に示すように、非晶質半導体を含む層１２９ｃと不純物半導体層１２７の間に、通常の非晶質半導体層１２９ｄを設けてもよい。また、図４（Ｂ）に示すように、混合層１１５ｂ及び不純物半導体層１２７の間に通常の非晶質半導体層１２９ｄを設けてもよい。このような構造により、薄膜トランジスタのオフ電流を低減することができる。
なお、図４において、混合層１１５ｂとして、図２（Ｂ）に示すような、微結晶半導体領域１０８ｃを有する混合層１１５ｂを用いてもよい。
ここで、本実施の形態で示す薄膜トランジスタの半導体層１１５の不純物元素濃度、特に窒素及び水素のＳＩＭＳによる濃度プロファイルについて、図５〜図７を用いて示す。
図５は、基板上に形成されたゲート絶縁層１０５及び半導体層１１５をＳＩＭＳで測定した、深さ方向における水素、窒素、酸素、炭素、フッ素の分布を示す濃度プロファイルと、シリコンの二次イオン強度を示す。具体的には、図１に示す、ゲート絶縁層１０５と、半導体層１１５である微結晶半導体層１１５ａ及び混合層１１５ｂ、並びに非晶質半導体を含む層１２９ｃについて示す。
ここでは、ＳＩＭＳの測定に、アルバック・ファイ株式会社製四重極型二次イオン質量分析装置、ＰＨＩ ＡＤＥＰＴ１０１０を用いた。また、加速電圧１．０ｋＶのＣｓ＋を一次イオンとして照射した。また、一次イオンの照射表面を非晶質半導体を含む層１２９ｃ側とした。
横軸に深さを示し、２００〜２３５ｎｍにおいては非晶質半導体を含む層１２９ｃが形成され、２３５〜２５５ｎｍには混合層１１５ｂが形成され、２５５〜２６０ｎｍには微結晶半導体層１１５ａが形成され、２６０〜３００ｎｍにはゲート絶縁層１０５が形成される。
左縦軸には、水素、窒素、酸素、炭素、及びフッ素の濃度を示し、右縦軸には、シリコンの二次イオン強度を示す。なお、水素、窒素、酸素、炭素、及びフッ素の濃度は、半導体層１１５における濃度を測定したものであり、ゲート絶縁層においては正確な濃度を示していない。また、ゲート絶縁層１０５及び微結晶半導体層１１５ａの界面においては、正確な濃度を示していない。
窒素濃度プロファイルは、微結晶半導体層１１５ａから混合層１１５ｂへ向けて濃度が増加する。また、混合層１１５ｂにおいて、微結晶半導体層１１５ａから連続的に増加した後、若干減少する。即ち、混合層１１５ｂにおいて、ピーク濃度（極大値）を有する。このときの窒素濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０２０ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下である。
また、非晶質半導体を含む層１２９ｃにおいては、一定濃度となる。微結晶半導体層１１５ａ及びゲート絶縁層１０５における窒素濃度プロファイルは、ノックオン効果、表面粗さ、及びＳＩＭＳ測定装置内に残留する窒素の影響により、微結晶半導体層１１５ａからゲート絶縁層１０５にかけてテールを引いているが、実際の微結晶半導体層１１５ａ及びゲート絶縁層１０５における窒素濃度は、図５より低い。
水素濃度プロファイルは、微結晶半導体層１１５ａ及び混合層１１５ｂの界面から混合層１１５ｂへ向けて濃度が増加する。また、非晶質半導体を含む層１２９ｃにおいては、略一定濃度となる。なお、ゲート絶縁層１０５と微結晶半導体層１１５ａとの界面における水素濃度プロファイルのピークはチャージの影響を受けている。このため、水素濃度プロファイルのピーク位置を、ゲート絶縁層１０５及び微結晶半導体層１１５ａの界面とすることができる。これは、チャージの影響を受け、同位置にシリコンの二次イオン強度のピークを有することからも分かる。
酸素濃度プロファイルは、微結晶半導体層１１５ａから混合層１１５ｂへかけて減少する。また、非晶質半導体を含む層１２９ｃでは、略一定濃度となる。
フッ素濃度プロファイルは、微結晶半導体層１１５ａから混合層１１５ｂへかけて減少する。また、非晶質半導体を含む層１２９ｃでは、略一定濃度となる。なお、ゲート絶縁層１０５と微結晶半導体層１１５ａとの界面におけるフッ素濃度プロファイルのピークは微結晶半導体層１１５ａの成膜中にチャンバー内の残留フッ素を取り込んだ影響を受けている。
図５に示す半導体層においては、窒素濃度が、混合層１１５ｂにおいてピーク濃度を有し、且つ非晶質半導体を含む層１２９ｃにおいて、平坦である（一定値を示す）ことを特徴とする。また、水素濃度が混合層１１５ｂにおいて増加し、非晶質半導体を含む層１２９ｃにおいて一定値を有することを特徴とする。
または、図６に示すＳＩＭＳによる、深さ方向における窒素の濃度プロファイルのモデル図のように、窒素濃度プロファイルは、微結晶半導体層１１５ａから混合層１１５ｂへ向けて濃度が増加する。また、混合層１１５ｂにおいて、窒素濃度プロファイルが、微結晶半導体層１１５ａから連続的に増加した後、混合層１１５ｂ及び非晶質半導体を含む層１２９ｃにおいて平坦となる場合がある。このとき、窒素濃度プロファイルは、混合層１１５ｂ及び非晶質半導体を含む層１２９ｃにおいて、最大濃度を示す。このときの最大の窒素濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０２０ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下である。
または、図７に示すＳＩＭＳによる、深さ方向における水素、窒素の濃度プロファイルのモデル図のように、窒素濃度プロファイルは、微結晶半導体層１１５ａから混合層１１５ｂへ向けて濃度が増加する。また、窒素濃度プロファイルは、混合層１１５ｂにおいて、微結晶半導体層１１５ａから連続的に増加した後減少し、非晶質半導体を含む層１２９ｃにおいても連続的に減少する場合がある。このとき、混合層１１５ｂにおいて、ピーク濃度（極大値）を有する。このときの窒素のピーク濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０２０ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下である。
また、図５及び図７において、窒素濃度プロファイルの極大値が、微結晶半導体層１１５ａ及び混合層１１５ｂの界面ではなく、混合層１１５ｂにある形態を示しているが、これに限定されず、微結晶半導体層１１５ａ及び混合層１１５ｂの界面に窒素濃度のプロファイルの極大値を有してもよい。
なお、微結晶半導体層１１５ａは、堆積の際、下地層に含まれる窒素の濃度や、成膜装置の処理室に含まれる窒素濃度によって、窒素の濃度プロファイルが変化する。また、微結晶半導体層１１５ａを形成する場合は、なるべく微結晶半導体層１１５ａに窒素が含まれないようにすることで、微結晶半導体層１１５ａの結晶性を高めて、薄膜トランジスタの電界効果移動度及びオン電流を高めることができる。
ここで、微結晶シリコン層中に含まれる窒素または酸素が、結晶成長に与える影響について、以下に示す。
古典分子動力学計算により、不純物元素（Ｎ原子またはＯ原子）を含む場合のＳｉの結晶化過程の解析を行った。なお、古典分子動力学法では、原子間相互作用を特徴づける経験的ポテンシャルを定義することで、各原子に働く力を評価する。各原子に古典的力学法則を適用し、ニュートンの運動方程式を数値的に解くことにより、各原子の運動（時間発展）を決定論的に追跡できる。
ここでは、ａ−Ｓｉ層中にＳｉの結晶核が生じた後の、Ｓｉの結晶成長の様子を調べるために、図８のように、ａ−Ｓｉ層中に不純物元素を含まない場合と、不純物元素（Ｎ原子、Ｏ原子）を含む場合の計算モデルを作成した。
図８（Ａ）に、不純物元素を含まないａ−Ｓｉ層に結晶核１４１が生じ、当該結晶核１４１から面方位（１００）の単結晶シリコンが成長するモデルを示す。
図８（Ｂ）には、不純物元素として０．５ａｔｏｍ％、すなわち約２．５×１０２０ａｔｏｍｓ／ｃｍ３のＯ原子１４７を含むａ−Ｓｉ層に結晶核１４１が生じ、当該結晶核１４１から面方位（１００）の単結晶シリコンが成長するモデルを示す。
また、図８（Ｃ）には、不純物元素として０．５ａｔｏｍ％、すなわち約２．５×１０２０ａｔｏｍｓ／ｃｍ３のＮ原子１４５を含むａ−Ｓｉ層に結晶核１４１が生じ、当該結晶核１４１から面方位（１００）の単結晶シリコンが成長するモデルを示す。
図８に示す上記の３つの計算モデルにおいて、１０２５℃で古典分子動力学シミュレーションを行った。
図８（Ａ）のシミュレーションによる構造変化の様子を図９に示す。具体的には０秒におけるモデルを図９（Ａ）に示し、１０２５℃で０．５ｎ秒におけるモデルを図９（Ｂ）に示し、１０２５℃で１ｎ秒におけるモデルを図９（Ｃ）に示す。
図８（Ｂ）のシミュレーションによる構造変化の様子を図１０に示す。具体的には０秒におけるモデルを図１０（Ａ）に示し、１０２５℃で０．５ｎ秒におけるモデルを図１０（Ｂ）に示し、１０２５℃で１ｎ秒におけるモデルを図１０（Ｃ）に示す。
図８（Ｃ）のシミュレーションによる構造変化の様子を図１１に示す。具体的には０秒におけるモデルを図１１（Ａ）に示し、１０２５℃で１ｎ秒におけるモデルを図１１（Ｂ）に示し、１０２５℃で２ｎ秒におけるモデルを図１１（Ｃ）に示す。
また、各計算モデルのＳｉの結晶成長速度を表１に示す。
図９（Ａ）に示す結晶核１４１が、図９（Ｂ）に示す単結晶シリコンの成長領域１５１ａ、図９（Ｃ）に示す単結晶シリコンの成長領域１５１ｂへと、成長領域が広がっていることより、ａ−Ｓｉ層中に不純物元素を含まない場合は、Ｓｉ１４３が結晶成長していることがわかる。
また、ａ−Ｓｉ層中にＯ原子１４７を有する場合は、図１０（Ａ）に示す結晶核１４１が、図１０（Ｂ）に示す単結晶シリコンの成長領域１５５ａ、図１０（Ｃ）に示す単結晶シリコンの成長領域１５５ｂへと、成長領域が広がっているが、図９に示す不純物元素を含まない場合と比較して、結晶成長領域が小さく、結晶成長速度は遅くなる。さらには、図１０（Ｃ）に示すように、Ｏ原子１４７は単結晶シリコンの成長領域１５５ｂに取り込まれており、膜全体における結晶性は比較的良いことがわかる。
しかしながら、ａ−Ｓｉ層中にＮ原子が含まれる場合、図１１（Ａ）に示す結晶核１４１が、図１１（Ｂ）に示す単結晶シリコンの成長領域１５３ａ、図１１（Ｃ）に示す単結晶シリコンの成長領域１５３ｂへと、成長領域が広がっているが、図９に示す不純物元素を含まない場合や、図１０に示すＯ原子１４７を含む場合と比較して、１０２５℃での時間を倍にしても、結晶成長領域が小さいことから、結晶成長速度が遅いことが分かる。また、図１１（Ｂ）及び図１１（Ｃ）に示すように、Ｎ原子１４５は単結晶シリコンの成長領域１５３ａ、１５３ｂに取り込まれず、微結晶半導体領域の界面、または微結晶半導体領域と非晶質半導体領域の界面に存在していることがわかる。
次に、単結晶シリコンとＳｉＮとＳｉＯ２それぞれにおけるＳｉ−ＳｉとＳｉ−ＮとＳｉ−Ｏの結合距離を表２に示す。
各計算モデルの局所的構造を２次元的に描いた模式図を図２８に示す。図２８（Ａ）は、図９（Ｃ）に示す単結晶シリコンの模式図であり、図２８（Ｂ）は図１０（Ｃ）に示すシリコン中にＯ原子を有する領域の模式図であり、図２８（Ｃ）は図１１（Ｃ）においてシリコン中にＮ原子を有する領域の模式図である。
単結晶シリコン中において、Ｎ原子もＯ原子も格子間不純物となるがＯ原子は２配位であり、且つＳｉ−Ｏ結合距離はＳｉ−Ｎ結合距離よりも短いため、Ｓｉ−Ｓｉ結合の間に割り込みやすく、Ｓｉ−Ｏ−Ｓｉとなっても比較的歪みが小さい。一方、Ｎ原子は３配位で、Ｓｉ−Ｎ結合距離はＳｉ−Ｏ結合距離より長く、Ｓｉ中で歪みを生じやすい。このため、Ｎ原子は、Ｏ原子よりシリコンの結晶化を抑制すると考えられる。図２８（Ｄ）は、＜１１１＞構造の単結晶シリコン中のＳｉ−Ｓｉ結合において、不純物であるＯ原子が結合している図である。不純物Ｏ原子は単結晶シリコンにおいて格子間位置を占め、＜１１１＞Ｓｉ−Ｓｉ結合の間に割り込む形になっている。
以上のことから、配位数と、Ｓｉとの結合距離に起因する歪みが原因となり、Ｏ原子の格子間不純物よりＮ原子の方が、シリコンの結晶性を低減すると考えられる。
これらのことから、混合層において、結晶成長する際は、窒素が結晶成長領域に取り込まれず、異なる微結晶半導体領域の界面に窒素が偏析する。また、窒素により結晶成長が阻害される。これらのため、混合層において、結晶成長が阻害され、異なる微結晶半導体領域の界面、及び微結晶半導体領域と非晶質半導体領域との界面において、結晶成長時に微結晶半導体領域に取り込まれなかった窒素が偏析する。この結果、異なる微結晶半導体領域の界面、及び微結晶半導体領域と非晶質半導体領域との界面において、窒素濃度が増加する。このため、混合層の窒素濃度が高くなる。
また、窒素により、結晶成長が阻害され、非晶質半導体領域が増加するに従って、水素濃度プロファイルが徐々に増加している。微結晶半導体領域においては、シリコン同士の結合割合が高いため、水素濃度は低い。一方、非晶質半導体領域では、シリコン同士の結合割合が低く、シリコンの未結合手が微結晶半導体領域と比較して多い。当該結合手に水素が結合すると仮定すると、水素濃度が高くなる。これらのことから、ＳＩＭＳの濃度プロファイルにおいて、水素の濃度が徐々に増加することから、結晶性が低減していることが分かる、また、水素濃度が一定となることから、非晶質半導体領域が形成されていることがわかる。また、微結晶半導体領域が、錐形状となっていることがわかる。
混合層１１５ｂにおいて、錐形状の微結晶半導体領域１０８ａを有するため、ソース電極またはドレイン電極に電圧が印加されたときの縦方向（膜厚方向）における抵抗、即ち、微結晶半導体層１１５ａ、混合層１１５ｂ、及び非晶質半導体を含む層１２９ｃの抵抗を下げることが可能である。
また、混合層１１５ｂは、窒素を有することが好ましい。これは、微結晶半導体領域１０８ａに含まれる異なる微結晶半導体領域の界面、または微結晶半導体領域１０８ａと非晶質半導体領域１０８ｂとの界面において、窒素、代表的にはＮＨ基、またはＮＨ２基が、シリコン原子のダングリングボンドと結合すると、欠陥が低減するためである。このため、窒素濃度を１×１０２０ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０２０ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下とすることで、シリコン原子のダングリングボンドを窒素、好ましくはＮＨ基で架橋しやすくなり、キャリアが流れやすくなる。または、上記した界面における半導体原子のダングリングボンドがＮＨ２基で終端されて、欠陥準位が消失する。この結果、オン状態でソース電極及びドレイン電極の間に電圧が印加されたときの縦方向（厚さ方向）の抵抗が低減する。即ち、薄膜トランジスタの電界効果移動度とオン電流が増加する。
また、混合層１１５ｂの酸素濃度を窒素濃度より低減することにより微結晶半導体領域１０８ａと非晶質半導体領域１０８ｂとの界面や、半導体結晶粒同士の界面における欠陥における、キャリアの移動を阻害する結合を低減することができる。
このため、チャネル形成領域を微結晶半導体層１１５ａで形成し、チャネル形成領域とソース領域及びドレイン領域として機能する不純物半導体層１２７の間に、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体層で形成される非晶質半導体を含む層１２９ｃを設けることで、薄膜トランジスタのオフ電流を低減する。また、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体層で形成される非晶質半導体を含む層１２９ｃを設けることで、オン電流及び電界効果移動度を高めることが可能である。また、錐形状の微結晶半導体領域１０８ａを有する混合層１１５ｂと、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体で形成される非晶質半導体を含む層１２９ｃとを設けることで、さらに、オン電流及び電界効果移動度を高めることが可能である。
図１に示す一対の不純物半導体層１２７は、リンが添加されたアモルファスシリコン、リンが添加された微結晶シリコン等で形成する。なお、薄膜トランジスタとして、ｐチャネル型薄膜トランジスタを形成する場合は、不純物半導体層１２７は、ボロンが添加された微結晶シリコン、ボロンが添加されたアモルファスシリコン等で形成する。なお、混合層１１５ｂ、または非晶質半導体を含む層１２９ｃと、配線１２５とがオーミックコンタクトをする場合は、不純物半導体層１２７を形成しなくともよい。
図１に示す配線１２５は、アルミニウム、銅、チタン、ネオジム、スカンジウム、モリブデン、クロム、タンタル若しくはタングステン等により単層で、または積層して形成することができる。または、ヒロック防止元素が添加されたアルミニウム合金（ゲート電極１０３に用いることができるＡｌ−Ｎｄ合金等）により形成してもよい。不純物半導体層１２７と接する側の層を、チタン、タンタル、モリブデン、タングステンまたはこれらの元素の窒化物により形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としても良い。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、若しくはタングステン、またはこれらの元素の窒化物で挟んだ積層構造としてもよい。
図１乃至図７に示す薄膜トランジスタは、オフ電流を低減すると共に、オン電流及び電界効果移動度を高めることが可能である。また、チャネル形成領域を微結晶半導体層で形成するため、劣化が少なく、電気特性の信頼性が高い。さらには、オン電流が高いため、アモルファスシリコンをチャネル形成領域に用いた薄膜トランジスタと比較して、チャネル形成領域の面積、即ち薄膜トランジスタの占有面積を低減することが可能であり、薄膜トランジスタの高集積化が可能である。
（実施の形態２）
本実施の形態では、実施の形態１に示す薄膜トランジスタの作製方法について図１２乃至図１４を参照して説明する。
ここでは、同一の基板上に形成する薄膜トランジスタを全て同じ導電性に統一すると、工程数を抑えることができ、好ましい。そのため、本実施の形態では、ｎ型の薄膜トランジスタの作製方法について説明する。
はじめに、図１で示した薄膜トランジスタの作製工程を、以下に示す。
図１２（Ａ）に示すように、基板１０１上にゲート電極１０３を形成する。次に、ゲート電極１０３を覆うゲート絶縁層１０５を形成した後に、第１の半導体層１０６を形成する。
ゲート電極１０３は、基板１０１上に、スパッタリング法または真空蒸着法を用いて実施の形態１で示した材料により導電層を形成し、該導電層上にフォトリソグラフィ法またはインクジェット法等によりマスクを形成し、該マスクを用いて導電層をエッチングして形成することができる。また、銀、金または銅等の導電性ナノペーストをインクジェット法により基板上に吐出し、焼成することで形成することもできる。ここでは、基板１０１上に導電層を形成し、第１のフォトリソグラフィ工程で形成したレジストマスクによりエッチングして、ゲート電極１０３を形成する。
なお、フォトリソグラフィ工程においては、レジストを基板全面に塗布してもよいが、レジストマスクを形成する領域に印刷法によりレジストを印刷した後、露光することで、レジストを節約することが可能であり、コスト削減が可能である。また、露光機を用いてレジストを露光する代わりに、レーザビーム直描装置によってレジストを露光してもよい。
また、ゲート電極１０３の側面は、テーパー形状とすることで、ゲート電極１０３上に形成する半導体層及び配線層の、段差の箇所における配線切れを低減することができる。ゲート電極１０３の側面をテーパー形状にするためには、レジストマスクを後退させつつエッチングを行えばよい。
また、ゲート電極１０３を形成する工程でゲート配線（走査線）及び容量配線も同時に形成することができる。なお、走査線とは画素を選択する配線をいい、容量配線とは画素の容量素子の一方の電極に接続された配線をいう。ただし、これに限定されず、ゲート配線及び容量配線の一方または双方と、ゲート電極１０３とは別工程で形成してもよい。
ゲート絶縁層１０５は、ＣＶＤ法またはスパッタリング法等を用いて、実施の形態１で示した材料を用いて形成することができる。ゲート絶縁層１０５のＣＶＤ法による形成工程においてグロー放電プラズマの生成は、３ＭＨｚから３０ＭＨｚ、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚの高周波電力、または３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表的には６０ＭＨｚを印加することで行われる。また、ゲート絶縁層１０５は、高周波数（１ＧＨｚ以上）のマイクロ波プラズマＣＶＤ装置を用いて形成してもよい。マイクロ波プラズマＣＶＤ装置を用いてゲート絶縁層１０５を形成すると、ゲート電極と、ドレイン電極及びソース電極との間の耐圧を向上させることができるため、信頼性の高い薄膜トランジスタを得ることができる。
また、ゲート絶縁層１０５として、有機シランガスを用いたＣＶＤ法により酸化シリコン層を形成することで、後に形成する第１の半導体層の結晶性を高めることが可能であるため、薄膜トランジスタのオン電流及び電界効果移動度を高めることができる。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
第１の半導体層１０６としては、微結晶半導体層、代表的には、微結晶シリコン層、微結晶シリコンゲルマニウム層、微結晶ゲルマニウム層等を用いて形成する。第１の半導体層１０６の厚さは、厚さ３〜１０ｎｍ、好ましくは３〜５ｎｍと薄くすることで、後に形成される第２の半導体層において、複数の錐形状の突起（凸部）で形成される微結晶半導体領域の長さを制御し、薄膜トランジスタのオン電流及びオフ電流を制御することができる。
第１の半導体層１０６は、プラズマＣＶＤ装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより形成する。または、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、ヘリウム、ネオン、アルゴン、クリプトン、キセノン等の希ガスとを混合し、グロー放電プラズマにより形成する。シリコンまたはゲルマニウムを含む堆積性気体の流量に対して、水素の流量を１０〜２０００倍、好ましくは１０〜２００倍に希釈して、微結晶シリコン、微結晶シリコンゲルマニウム、微結晶ゲルマニウム等を形成する。
シリコンまたはゲルマニウムを含む堆積性気体の代表例としては、ＳｉＨ４、Ｓｉ２Ｈ６、ＧｅＨ４、Ｇｅ２Ｈ６等がある。
第１の半導体層１０６の原料ガスとして、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを用いることで、第１の半導体層１０６の成膜速度が高まる。また、成膜速度が高まることで、第１の半導体層１０６に混入される不純物量が低減するため、第１の半導体層１０６の結晶性を高めることができる。このため、薄膜トランジスタのオン電流及び電界効果移動度が高まると共に、薄膜トランジスタの生産性を高めることができる。
第１の半導体層１０６を形成する際の、グロー放電プラズマの生成は、３ＭＨｚから３０ＭＨｚ、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚのＨＦ帯の高周波電力、または３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表的には、６０ＭＨｚを印加することで行われる。また、１ＧＨｚ以上のマイクロ波の高周波電力を印加することで行われる。なお、ＶＨＦ帯やマイクロ波の高周波電力を用いることで、成膜速度を高めることが可能である。更には、ＨＦ帯の高周波電力と、ＶＨＦ帯の高周波電力を重畳させることで、大面積基板においてもプラズマのムラを低減し、均一性を高めることができると共に、成膜速度を高めることができる。
なお、第１の半導体層１０６を形成する前に、ＣＶＤ装置の処理室内の気体を排気しながら、シリコンまたはゲルマニウムを含む堆積性気体を導入して、処理室内の不純物元素を除去することで、後に形成される薄膜トランジスタのゲート絶縁層１０５及び第１の半導体層１０６における不純物量を低減することが可能であり、薄膜トランジスタの電気特性を向上させることができる。
次に、図１２（Ｂ）に示すように、第１の半導体層１０６上に第２の半導体層１０７を堆積して、混合層１０７ｂ及び非晶質半導体を含む層１０７ｃを形成する。次に、第２の半導体層１０７上に、不純物半導体層１０９、及び導電層１１１を形成する。次に、導電層１１１上に第２のレジストマスク１１３を形成する。
第１の半導体層１０６（微結晶半導体層）を種結晶として、部分的に結晶成長させる条件で、混合層１０７ｂ及び非晶質半導体を含む層１０７ｃを形成する。
第２の半導体層１０７は、プラズマＣＶＤ装置の処理室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、窒素を含む気体とを混合し、グロー放電プラズマにより形成する。窒素を含む気体としては、アンモニア、窒素、フッ化窒素、塩化窒素、クロロアミン、フルオロアミン等がある。
このとき、シリコンまたはゲルマニウムを含む堆積性気体と、水素との流量比は、第１の半導体層１０６と同様に微結晶半導体層を形成する条件を用い、原料ガスに窒素を含む気体を用いることで、第１の半導体層１０６の堆積条件よりも、結晶成長を低減する条件とすることができる。この結果、第２の半導体層１０７において、混合層１０７ｂ、及び欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体層で形成される非晶質半導体を含む層１０７ｃを形成することができる。
ここでは、第２の半導体層１０７を形成する条件の代表例は、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量が１０〜２０００倍、好ましくは１０〜２００倍である。なお、通常の非晶質半導体層を形成する条件の代表例は、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量は０〜５倍である。
また、第２の半導体層１０７の原料ガスに、ヘリウム、ネオン、アルゴン、クリプトン、キセノン等の希ガスを導入することで、成膜速度を高めることができる。
なお、第２の半導体層１０７の原料ガスに、ヘリウム、ネオン、アルゴン、クリプトン、キセノン等の希ガスを導入する場合は、第２の半導体層１０７の結晶性が上昇してしまい、薄膜トランジスタのオフ電流が高くなるため、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、窒素を含む気体との混合比を制御することが好ましい。代表的には、非晶質性を高める条件である水素に対するシリコンまたはゲルマニウムを含む堆積性気体を増やす条件とすることで、混合層１０７ｂ、及び非晶質半導体を含む層１０７ｃの結晶性と非晶質性を制御することが可能である。
第２の半導体層１０７の堆積初期においては、原料ガスに窒素を含む気体が含まれるため、部分的に、結晶成長が抑制され、錐形状の微結晶半導体領域が成長すると共に、非晶質半導体領域が形成される。さらに、錐形状の微結晶半導体領域の結晶成長が停止し、非晶質半導体を含む層が形成される。なお、錐形状の微結晶半導体領域が成長する前に、第１の半導体層１０６を種結晶として、第１の半導体層１０６上全体に微結晶半導体層が堆積される場合もある。
このことから、図１に示す微結晶半導体層１１５ａは、図１２（Ａ）に示す第１の半導体層１０６に相当する。
また、図１に示す混合層１１５ｂは、図１２（Ｂ）に示す第２の半導体層１０７の混合層１０７ｂに相当する。
また、図１に示す非晶質半導体を含む層１２９ｃは、図１２（Ｂ）に示す第２の半導体層１０７の非晶質半導体を含む層１０７ｃに相当する。
不純物半導体層１０９は、プラズマＣＶＤ装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、フォスフィン（水素希釈またはシラン希釈）とを混合し、グロー放電プラズマにより形成する。シリコンまたはゲルマニウムを含む堆積性気体を水素で希釈して、リンが添加されたアモルファスシリコン、またはリンが添加された微結晶シリコンを形成する。なお、ｐ型の薄膜トランジスタを作製する場合は、不純物半導体層１０９として、フォスフィンの代わりに、ジボランを用いて、グロー放電プラズマにより形成すればよい。
導電層１１１は、図１に示す配線１２５と同様の材料を適宜用いることができる。導電層１１１は、ＣＶＤ法、スパッタリング法または真空蒸着法を用いて形成する。また、導電層１１１は、銀、金または銅等の導電性ナノペーストを用いてスクリーン印刷法またはインクジェット法等を用いて吐出し、焼成することで形成しても良い。
第２のフォトリソグラフィ工程によりレジストマスク１１３を形成する。レジストマスク１１３は厚さの異なる領域を有する。このようなレジストマスクは、多階調マスクを用いて形成することができる。多階調マスクを用いることで、使用するフォトマスクの枚数を低減し、作製工程数が削減できるため好ましい。本実施の形態において、第１の半導体層１０６、第２の半導体層１０７のパターンを形成する工程と、ソース領域とドレイン領域を形成する工程において、多階調マスクを用いることができる。
多階調マスクとは、多段階の光量で露光を行うことが可能なマスクであり、代表的には、露光領域、半露光領域及び未露光領域の３段階の光量で露光を行う。多階調マスクを用いることで、一度の露光及び現像工程によって、複数（代表的には二種類）の厚さを有するレジストマスクを形成することができる。そのため、多階調マスクを用いることで、フォトマスクの枚数を削減することができる。
図１４（Ａ−１）及び図１４（Ｂ−１）は、代表的な多階調マスクの断面図を示す。図１４（Ａ−１）にはグレートーンマスク１８０を示し、図１４（Ｂ−１）にはハーフトーンマスク１８５を示す。
図１４（Ａ−１）に示すグレートーンマスク１８０は、透光性を有する基板１８１上に遮光層により形成された遮光部１８２、及び遮光層のパターンにより設けられた回折格子部１８３で構成されている。
回折格子部１８３は、露光に用いる光の解像度限界以下の間隔で設けられたスリット、ドットまたはメッシュ等を有することで、光の透過率を制御する。なお、回折格子部１８３に設けられるスリット、ドットまたはメッシュは周期的なものであってもよいし、非周期的なものであってもよい。
透光性を有する基板１８１としては、石英等を用いることができる。遮光部１８２及び回折格子部１８３を構成する遮光層は、クロムまたは酸化クロム等により設けられる。
グレートーンマスク１８０に露光するための光を照射した場合、図１４（Ａ−２）に示すように、遮光部１８２に重畳する領域における透光率は０％となり、遮光部１８２または回折格子部１８３が設けられていない領域における透光率は１００％となる。また、回折格子部１８３における透光率は、概ね１０〜７０％の範囲であり、回折格子のスリット、ドットまたはメッシュの間隔等により調整可能である。
図１４（Ｂ−１）に示すハーフトーンマスク１８５は、透光性を有する基板１８６上に半透光層により形成された半透光部１８７、及び遮光層により形成された遮光部１８８で構成されている。
半透光部１８７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉ等の層を用いて形成することができる。遮光部１８８は、グレートーンマスクの遮光層と同様の材料を用いて形成すればよく、好ましくはクロムまたは酸化クロム等により設けられる。
ハーフトーンマスク１８５に露光するための光を照射した場合、図１４（Ｂ−２）に示すように、遮光部１８８に重畳する領域における透光率は０％となり、遮光部１８８または半透光部１８７が設けられていない領域における透光率は１００％となる。また、半透光部１８７における透光率は、概ね１０〜７０％の範囲であり、形成する材料の種類または形成する膜厚等により、調整可能である。
多階調マスクを用いて露光して現像を行うことで、厚さの異なる領域を有するレジストマスクを形成することができる。
次に、レジストマスク１１３を用いて、第１の半導体層１０６、第２の半導体層１０７、不純物半導体層１０９、及び導電層１１１をエッチングする。この工程により、第１の半導体層１０６、第２の半導体層１０７、不純物半導体層１０９及び導電層１１１を素子毎に分離し、第３の半導体層１１５、不純物半導体層１１７、及び導電層１１９を形成する。なお、第３の半導体層１１５は、微結晶半導体層１１５ａ、混合層１１５ｂ、及び非晶質半導体を含む層１１５ｃを有する（図１２（Ｃ）を参照）。
次に、レジストマスク１１３を後退させて、分離されたレジストマスク１２３を形成する。レジストマスクの後退には、酸素プラズマによるアッシングを用いればよい。ここでは、ゲート電極上で分離するようにレジストマスク１１３をアッシングすることで、レジストマスク１２３を形成することができる（図１３（Ａ）参照）。
次に、レジストマスク１２３を用いて導電層１１９をエッチングし、ソース電極及びドレイン電極として機能する配線１２５を形成する（図１３（Ｂ）を参照）。導電層１１９のエッチングは、ウェットエッチングを用いることが好ましい。ウェットエッチングにより、導電層が等方的にエッチングされる。その結果、導電層はレジストマスク１２３よりも内側に後退し、配線１２５が形成される。配線１２５は、ソース電極またはドレイン電極のみならず信号線としても機能する。ただし、これに限定されず、信号線とソース電極及びドレイン電極とは別に設けてもよい。
次に、レジストマスク１２３を用いて、非晶質半導体を含む層１１５ｃ、及び不純物半導体層１１７のそれぞれ一部をエッチングする。ここでは、ドライエッチングを用いる。本工程までで、表面に凹部を有する非晶質半導体を含む層１２９ｃ、ソース領域及びドレイン領域として機能する不純物半導体層１２７を形成する。この後、レジストマスク１２３を除去する（図１３（Ｃ）参照）。
なお、ここでは、導電層１１９をウェットエッチングし、非晶質半導体を含む層１１５ｃ、及び不純物半導体層１１７のそれぞれ一部をドライエッチングしたため、導電層１１９が等方的にエッチングされ、配線１２５の側面と、不純物半導体層１２７の側面は一致せず、配線１２５の側面の外側に、不純物半導体層１２７の側面が形成される形状となる。
また、導電層１１９をエッチングし、レジストマスク１２３を除去した後、不純物半導体層１１７及び非晶質半導体を含む層１１５ｃの一部をエッチングしてもよい。当該エッチングより、配線１２５を用いて不純物半導体層１１７をエッチングするため、配線１２５及び不純物半導体層１２７のそれぞれ側面が概略一致する。
次に、ドライエッチングを行ってもよい。ドライエッチングの条件は、露出している非晶質半導体を含む層１２９ｃにダメージが入らず、且つ非晶質半導体を含む層１２９ｃに対するエッチングレートが低い条件を用いる。つまり、露出している非晶質半導体を含む層１２９ｃ表面にほとんどダメージを与えず、且つ露出している非晶質半導体を含む層１２９ｃの厚さがほとんど減少しない条件を用いる。エッチングガスとしては、Ｃｌ２に代表される塩素系ガス、ＣＦ４、またはＮ２等を用いる。また、エッチング方法については特に限定はなく、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、電子サイクロトン共鳴プラズマ（ＥＣＲ：Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）方式、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）方式等を用いることができる。
次に、非晶質半導体を含む層１２９ｃの表面をプラズマ処理、代表的には水プラズマ処理、アンモニアプラズマ処理、窒素プラズマ処理等を行ってもよい。
水プラズマ処理は、水蒸気（Ｈ２Ｏ蒸気）に代表される、水を主成分とするガスを反応空間に導入し、プラズマを生成して、行うことができる。
上記したように、不純物半導体層１２７を形成した後に、非晶質半導体を含む層１２９ｃにダメージを与えない条件で更なるドライエッチングを行うことで、露出した非晶質半導体を含む層１２９ｃ上に存在する残渣などの不純物を除去することができる。また、ドライエッチングに続けて水プラズマ処理を行うことで、レジストマスクの残渣を除去することができる。また、プラズマ処理を行うことで、ソース領域とドレイン領域との間の絶縁を確実なものにすることができ、完成する薄膜トランジスタのオフ電流を低減し、電気的特性のばらつきを低減することができる。
以上の工程により、少ないマスク数で、チャネル形成領域が微結晶半導体層で形成される薄膜トランジスタを作製することができる。また、オフ電流が低く、オン電流及び電界効果移動度が高い薄膜トランジスタを生産性高く作製することができる。
（実施の形態３）
本実施の形態では、実施の形態２とは異なる薄膜トランジスタの作製方法について、図１２、図１５及び図１６を用いて示す。
実施の形態２と同様に、基板１０１上にゲート電極１０３を形成する。次に、ゲート電極１０３を覆うゲート絶縁層１０５、第１の半導体層１０６を形成する（図１２（Ａ）参照）。次に、実施の形態２と同様に、第１の半導体層１０６から結晶成長させて、第２の半導体層１０７（混合層１０７ｂ、非晶質半導体を含む層１０７ｃ）を形成する。次に、第２の半導体層１０７上に不純物半導体層１０９を形成する。その後、不純物半導体層１０９上にレジストマスク（図示せず。）を形成する（図１５（Ａ）を参照）。
次に、レジストマスクを用いて、第２の半導体層１０７及び不純物半導体層１０９をエッチングする。この工程により、第２の半導体層１０７及び不純物半導体層１０９を素子毎に分離し、第２の半導体層１１５（微結晶半導体層１１５ａ、混合層１１５ｂ、非晶質半導体を含む層１１５ｃ）、及び不純物半導体層１１７を形成する（図１５（Ｂ）を参照）。
次に、ゲート絶縁層１０５、第２の半導体層１１５、及び不純物半導体層１１７上に導電層１１１を形成する（図１５（Ｃ）参照）。
次に、導電層１１１上にレジストマスク（図示せず。）を形成し、当該レジストマスクを用いて導電層１１１をエッチングして、ソース電極及びドレイン電極として機能する配線１３３を形成する（図１６（Ａ）参照）。
次に、不純物半導体層１１７をエッチングして、ソース領域及びドレイン領域として機能する不純物半導体層１２７を形成する。また、非晶質半導体を含む層１１５ｃをエッチングして、凹部を有する非晶質半導体を含む層１２９ｃを形成する（図１６（Ｂ）参照）。
以上の工程により、薄膜トランジスタを作製することができる。
なお、配線１３３を形成した後、レジストマスクを除去せず不純物半導体層１１７と非晶質半導体を含む層１１５ｃの一部をエッチングしたが、当該レジストマスクを除去した後、不純物半導体層１１７及び非晶質半導体を含む層１１５ｃの一部をエッチングしてもよい。当該エッチングより、配線１３３をマスクとして不純物半導体層１１７をエッチングするため、配線１３３及び不純物半導体層１２７のそれぞれ側面が概略一致する。
次に、レジストマスクを除去した後、ドライエッチングを行うとよい。ドライエッチングの条件は、露出している非晶質半導体を含む層１２９ｃにダメージが入らず、且つ非晶質半導体を含む層１２９ｃに対するエッチングレートが低い条件を用いる。つまり、露出している非晶質半導体を含む層１２９ｃ表面にほとんどダメージを与えず、且つ露出している非晶質半導体を含む層１２９ｃの厚さがほとんど減少しない条件を用いる。
次に、非晶質半導体を含む層１２９ｃの表面に水プラズマ、アンモニアプラズマ、窒素プラズマ等を照射してもよい。
水プラズマ処理は、水蒸気（Ｈ２Ｏ蒸気）に代表される、水を主成分とするガスを反応空間に導入し、プラズマを生成して、行うことができる。
上記したように、非晶質半導体を含む層１２９ｃを形成した後に、非晶質半導体を含む層１２９ｃにダメージを与えない条件で更なるドライエッチングを行うことで、非晶質半導体を含む層１２９ｃ上に存在する残渣などの不純物を除去することができる。また、ドライエッチングに続けて水プラズマ処理を行うことで、レジストマスクの残渣を除去することができる。プラズマ処理を行うことで、ソース領域とドレイン領域との間の絶縁を確実なものにすることができ、薄膜トランジスタのオフ電流を低減し、電気的特性のばらつきを低減することができる。
以上の工程により、チャネル形成領域が微結晶半導体層で形成される薄膜トランジスタを作製することができる。また、オフ電流が低く、オン電流及び電界効果移動度が高い薄膜トランジスタを生産性高く作製することができる。
（実施の形態４）
本実施の形態では、実施の形態２及び実施の形態３で適用可能なゲート絶縁層から不純物半導体層の形成工程について、図１７に示すタイムチャートを参照して以下に説明する。なお、ゲート絶縁層は、窒化シリコン層上に酸化窒化シリコン層を積層して形成する。
まず、ゲート電極１０３が形成された基板１０１を、ＣＶＤ装置の処理室内にて加熱しつつ、窒化シリコンの堆積に用いる材料ガスを処理室内に導入する（図１７の予備処理２０１）。ここでは、一例として、ＳｉＨ４の流量を４０ｓｃｃｍ、Ｈ２の流量を５００ｓｃｃｍ、Ｎ２の流量を５５０ｓｃｃｍ、ＮＨ３の流量を１４０ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を１００Ｐａ、基板の温度を２８０℃とし、３７０Ｗの出力によりプラズマ放電を行うことで、約１１０ｎｍの窒化シリコン層を形成する。その後、ＳｉＨ４の供給のみを停止して数秒（ここでは、５秒）後にプラズマの放電を停止させる（図１７のＳｉＮ形成２０３）。これは、処理室内にＳｉＨ４が存在する状態でプラズマの放電を停止させると、シリコンを主成分とする粒状物または粉状物が形成され、歩留まりを低下させる原因となるためである。
次に、窒化シリコン層の堆積に用いた材料ガスを排気し、酸化窒化シリコン層の堆積に用いる材料ガスを処理室内に導入する（図１７のガス置換２０５）。ここでは、一例として、ＳｉＨ４の流量を３０ｓｃｃｍ、Ｎ２Ｏの流量を１２００ｓｃｃｍとし、材料ガスを導入して安定させ、処理室内の圧力を４０Ｐａ、基板の温度を２８０℃として５０Ｗの出力によりプラズマ放電を行うことで、約１１０ｎｍの酸化窒化シリコン層を形成する。その後、窒化シリコン層と同様に、ＳｉＨ４の供給のみを停止し、その数秒（ここでは、５秒）後にプラズマの放電を停止させる（図１７のＳｉＯＮ形成２０７）。
上記の工程により、ゲート絶縁層１０５を形成することができる。ゲート絶縁層１０５の形成後、基板１０１を処理室から搬出する（図１７のｕｎｌｏａｄ２２５）。
基板１０１を処理室から搬出した後、処理室に、例えばＮＦ３ガスを導入し、処理室内をクリーニングする（図１７のクリーニング処理２２７）。その後、処理室に非晶質シリコン層を形成する処理を行う（図１７のプレコート処理２２９）。この処理により、処理室の内壁に非晶質シリコン層が形成される。その後、基板１０１を処理室内に搬入する（図１７のｌｏａｄ２３１）。
次に、第１の半導体層１０６の堆積に用いる材料ガスを処理室内に導入する（図１７のガス置換２０９）。次に、ゲート絶縁層１０５上に第１の半導体層１０６を形成する。ここでは、一例として、ＳｉＨ４の流量を１０ｓｃｃｍ、Ｈ２の流量を１５００ｓｃｃｍ、Ａｒの流量を１５００ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、５０Ｗの出力によりプラズマ放電を行うことで、第１の半導体層１０６として、約５ｎｍの微結晶シリコン層を形成することができる。その後、上記した窒化シリコン層等の形成と同様に、ＳｉＨ４の供給のみを停止し、その数秒（ここでは、５秒）後にプラズマの放電を停止させる（図１７の第１の半導体層形成２１１）。
次に、第１の半導体層１０６の表面に窒素を供給する。ここでは、第１の半導体層１０６の表面をアンモニアに曝すことで窒素を供給する（ここでは、フラッシュ処理という。）（図１７のフラッシュ処理２１３）。また、アンモニアには水素を含ませてもよい。または、アンモニアの代わりに窒素ガスを処理室に導入してもよい。または、アンモニアと窒素ガスを処理室に導入してもよい。ここでは、一例として、処理室内の圧力は概ね２０Ｐａ〜３０Ｐａ、基板の温度は２８０℃とし、処理時間は６０秒間とする。なお、本工程の処理では基板１０１をアンモニアに曝すのみであるが、プラズマ処理を行ってもよい。その後、これらのガスを排気し、第２の半導体層１０７の堆積に用いるガスを導入する（図１７のガス置換２１５）。
次に、第２の半導体層１０７を形成する。ここでは、一例として、ＳｉＨ４の流量を３０ｓｃｃｍ、Ｈ２の流量を１５００ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数１３．５６ＭＨｚ、ＲＦ電源の電力５０Ｗの出力によりプラズマ放電を行うことで、約１５０ｎｍの第２の半導体層１０７を形成することができる。
第２の半導体層１０７の形成工程において、フラッシュ処理により処理室内に導入されたアンモニアがプラズマ放電により分解され、第２の半導体層１０７の堆積中にアンモニアから分解された窒素が取り込まれ、窒素を含む混合層及び非晶質半導体を含む層が形成される。さらに、アンモニアが分解されＮＨ基またはＮＨ２基が形成されることで、第２の半導体層１０７が堆積される際に、ダングリングボンドをＮＨ基で架橋することができる。または、ダングリングボンドをＮＨ２基で終端することができる。なお、処理室に窒素を有するガスとして、窒素ガスを導入した場合は、プラズマ放電により、当該窒素ガスと、第２の半導体層１０７の原料ガスである、水素ガスとが反応し、ＮＨ基またはＮＨ２基を生成する。また、当該ＮＨ基が第２の半導体層１０７の異なるダングリングボンドを架橋する。または、当該ＮＨ２基が第２の半導体層１０７の異なるダングリングボンドを終端して、欠陥準位が消失する。
その後、上記した窒化シリコン層等の形成と同様に、ＳｉＨ４の供給のみを停止し、その数秒（ここでは、５秒）後にプラズマの放電を停止させる（図１７の第２の半導体層形成２１７）。その後、これらのガスを排気し、不純物半導体層１０９の堆積に用いるガスを導入する（図１７のガス置換２１９）。
このような方法により形成した第２の半導体層１０７において、二次イオン質量分析法によって計測される窒素濃度は、実施の形態１で示すように、第２の半導体層１０７の堆積初期では、窒素が微結晶半導体領域の界面に偏析する。この後、非晶質半導体を含む層に窒素が含まれる。しかしながら、第２の半導体層１０７が堆積されるにつれ、ＣＶＤ装置の処理室の窒素量が低減する。このため、混合層１０７ｂにおいて窒素のピーク濃度を有した後、非晶質半導体を含む層１０７ｃにおいて、堆積方向に従って窒素濃度が減少する。
なお、図１７の破線２３５ａに示すように、第２の半導体層形成２１７において、アンモニアを処理室内に流してもよい。または、アンモニアの代わりに、図１７の破線２３５ｂに示すように、窒素ガスを流してもよい。または、アンモニア及び窒素ガスを流してもよい。または、アンモニア及び窒素の代わりに、フッ化窒素、塩化窒素、クロロアミン、フルオロアミン等を流してもよい。この結果、第２の半導体層１０７の窒素濃度が高まり、第２の半導体層１０７に含まれるダングリングボンドが架橋され、欠陥準位が低減する。または、ダングリングボンドが終端され、欠陥準位が低減する。
このような方法により形成した第２の半導体層１０７において、二次イオン質量分析法によって計測される窒素濃度は、混合層１０７ｂでピーク濃度（極大値）を有し、非晶質半導体を含む層１０７ｃの堆積方向に対して一定な濃度となる。
また、第２の半導体層形成２１７において、破線２３６で示すように、原料ガスとして希ガスを用いてもよい。この結果、第２の半導体層１０７の成長速度を速めることが可能である。
次に、第２の半導体層１０７上の全面に不純物半導体層１０９を形成する。不純物半導体層１０９は、後の工程でパターン形成されてソース領域及びドレイン領域として機能する不純物半導体層１２７となるものである。まず、不純物半導体層１０９の堆積に用いる材料ガスを処理室内に導入する。ここでは、一例として、ＳｉＨ４の流量を１００ｓｃｃｍ、ＰＨ３をＨ２により０．５ｖｏｌ％まで希釈した混合ガスの流量を１７０ｓｃｃｍとして材料ガスを導入して安定させる。処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、６０Ｗの出力によりプラズマ放電を行うことで、約５０ｎｍのリンを含むアモルファスシリコン層を形成することができる。その後、上記した窒化シリコン層等の形成と同様に、ＳｉＨ４の供給のみを停止し、その数秒（ここでは、５秒）後にプラズマの放電を停止させる（図１７の不純物半導体層形成２２１）。その後、これらのガスを排気する（図１７の排気２２３）。
以上説明したように、不純物半導体層１０９までを形成することができる。
以上の工程により、窒素を有する微結晶半導体領域、及び窒素を有する非晶質半導体領域を形成することができる。即ち、錐形状の微結晶半導体領域と、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体を作製することができる。この結果、オン電流及び電界効果移動度が高く、オフ電流の低い薄膜トランジスタを作製することができる。
（実施の形態５）
本実施の形態では、実施の形態２及び実施の形態３で適用可能なゲート絶縁層から不純物半導体層の形成工程について説明する。
本実施の形態では、第２の半導体層１０７の形成前に処理室内をクリーニングし、その後チャンバー内壁を窒化シリコン層で覆うことで、第２の半導体層１０７に窒素を含ませて、窒素濃度を制御する。ゲート絶縁層１０５の形成方法は実施の形態４と同様であるため、ここでは、第１の半導体層１０６から不純物半導体層１０９の形成までについて、図１８を参照して以下に説明する。
ゲート絶縁層１０５上の全面に第１の半導体層１０６を形成する。まず、第１の半導体層１０６の堆積に用いる材料ガスを処理室内に導入する。ここでは、一例として、実施の形態２と同様の方法により、第１の半導体層１０６として約５ｎｍの微結晶シリコン層を形成する。その後、プラズマの放電を停止させる（図１８の第１の半導体層形成２１１）。その後、基板１０１を処理室から搬出する（図１８のｕｎｌｏａｄ２２５）。
基板１０１を処理室から搬出した後、処理室に、例えばＮＦ３ガスを導入し、処理室内をクリーニングする（図１８のクリーニング処理２２７）。その後、処理室内に窒化シリコン層を形成する処理を行う（図１８のプレコート処理２３３）。窒化シリコン層としては、実施の形態２のゲート絶縁層で形成した窒化シリコン層と同様の条件を用いる。この処理により、処理室の内壁に窒化シリコン層が形成される。その後、基板１０１を処理室内に搬入する（図１８のｌｏａｄ２３１）。
なお、クリーニング処理２２７は行わなくてもよい。この結果、スループットを向上させることができる。
次に、第２の半導体層１０７の堆積に用いる材料ガスを処理室内に導入する（図１８のガス置換２１５）。次に、第２の半導体層１０７を形成する。ここでは、実施の形態２と同様に、厚さ１５０ｎｍの第２の半導体層１０７を形成する。その後、プラズマの放電を停止させる（図１８の第２の半導体層形成２１７）。
第２の半導体層１０７の形成工程において、処理室内に形成された窒化シリコン層がプラズマに曝されると、窒素が解離し、第２の半導体層１０７の堆積中に当該窒素が取り込まれ、窒素を含む混合層及び非晶質半導体を含む層が形成される。さらに、窒化シリコン層がプラズマに曝されＮＨ基またはＮＨ２基が形成されることで、第２の半導体層１０７が堆積される際に、ダングリングボンドをＮＨ基で架橋することができる。または、ダングリングボンドをＮＨ２基で終端することができる。
このような方法により形成した第２の半導体層１０７において、二次イオン質量分析法によって計測される窒素濃度は、実施の形態１で示すように、第２の半導体層１０７の堆積初期では、窒素が微結晶半導体領域の界面に偏析する。この後、非晶質半導体を含む層に窒素が含まれる。しかしながら、第２の半導体層１０７が堆積されるにつれ、ＣＶＤ装置の処理室の窒素量が低減する。このため、混合層１０７ｂにおいて窒素のピーク濃度を有した後、非晶質半導体を含む層１０７ｃにおいて、堆積方向に従って窒素濃度が減少する。
なお、図１８の破線２３７ａに示すように、第２の半導体層形成２１７において、アンモニアを処理室内に流してもよい。または、アンモニアの代わりに破線２３７ｂに示すように窒素ガスを流してもよい。または、アンモニア及び窒素ガスを流しても良い。または、アンモニア及び窒素の代わりに、フッ化窒素、塩化窒素、クロロアミン、フルオロアミン等を流してもよい。この結果、第２の半導体層１０７の窒素濃度が高まり、第２の半導体層１０７のダングリングボンドが架橋され、欠陥準位が低減する。または、第２の半導体層１０７のダングリングボンドが終端され、欠陥準位が低減する。
このような方法により形成した第２の半導体層１０７において、二次イオン質量分析法によって計測される窒素濃度は、混合層１０７ｂでピーク濃度（極大値）を有し、非晶質半導体を含む層１０７ｃの堆積方向に対して一定な濃度となる。
また、第２の半導体層形成２１７において、破線２３８で示すように、原料ガスとして希ガスを用いてもよい。この結果、第２の半導体層１０７の成長速度を速めることが可能である。
その後、これらのガスを排気し、不純物半導体層１０９の堆積に用いるガスを導入する（図１８のガス置換２１９）。また、実施の形態１と同様に、不純物半導体層１０９を形成する（図１８の不純物半導体層形成２２１）。その後、不純物半導体層１０９の原料ガスを排気する（図１８の排気２２３）。
当該工程において、処理室内にプレコート処理において導入されたアンモニアがプラズマ放電により解離し、プラズマ中に窒素が含まれる。また、処理室内の内壁に形成された窒化シリコン層がプラズマに曝されることにより、窒化シリコンの一部が解離し、プラズマ中に窒素が含まれる。この結果、第２の半導体層に窒素を有せしめることができる。
さらに、本実施の形態において、第２の半導体層１０７を形成する処理室には、窒素を有するガスが供給され、更にはＮＨ基またはＮＨ２基が生成される。上記したように、ＮＨ基は半導体層に含まれるダングリングボンドを架橋する。また、ＮＨ２基は半導体層に含まれるダングリングボンドを終端する。このため、窒素を有するガスを供給した処理室において、第２の半導体層１０７を形成することで、ダングリングボンドを架橋したＮＨ基を有する半導体層を形成することができる。または、ダングリングボンドを終端したＮＨ２基を有する半導体層を形成することができる。また、混合層において、窒素を含む微結晶半導体領域を形成することができる。
さらに、第２の半導体層を形成する直前に処理室の内壁を窒化シリコン層により覆うことで、窒素濃度を制御することが可能であり、第２の半導体層を形成することができる。
また、処理室の内壁を窒化シリコン層で覆うことで、処理室の内壁を構成する元素等が第２の半導体層１０７に混入することをも防ぐことができる。
なお、上記の説明では、第１の半導体層１０６を形成した処理室と同様の処理室で第２の半導体層１０７を形成したため、第１の半導体層１０６の形成後にクリーニング処理とプレコート処理を行う形態について説明したが、本実施の形態は、実施の形態２乃至実施の形態４と組み合わせて実施してもよい。すなわち、第１の半導体層１０６を堆積した後、処理室内に窒化シリコン層を形成し、更にフラッシュ処理２１３してもよい。
以上の工程により、窒素を有する微結晶半導体領域、及び窒素を有する非晶質半導体領域を形成することができる。即ち、錐形状の微結晶半導体領域と、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体を作製することができる。この結果、オン電流及び電界効果移動度が高く、オフ電流の低い薄膜トランジスタを作製することができる。
（実施の形態６）
本実施の形態では、実施の形態２及び実施の形態３で適用可能なゲート絶縁層から不純物半導体層の形成工程について説明する。
本実施の形態では、第２の半導体層１０７の処理室内に堆積ガスとして窒素を混入させることで、第２の半導体層１０７の窒素濃度を制御する。ゲート絶縁層１０５の形成から第１の半導体層１０６の形成方法は、実施の形態１と同様である。ここでは、第１の半導体層１０６から不純物半導体層１０９の形成までについて、図１９を参照して以下に説明する。
ゲート絶縁層１０５上の全面に第１の半導体層１０６を形成する。まず、第１の半導体層１０６の堆積に用いる材料ガスを処理室内に導入する。ここでは、一例として、実施の形態１と同様の方法により、第１の半導体層１０６として約５ｎｍの微結晶シリコン層を形成する。その後、プラズマの放電を停止させる（図１９の第１の半導体層形成２１１）。その後、これらのガスを排気し、第２の半導体層１０７の堆積に用いるガスを導入する（図１９のガス置換２１５）。
次に、第２の半導体層１０７を形成する。ここでは、一例として、ＳｉＨ４の流量を３０ｓｃｃｍ、Ｈ２の流量を１４２５ｓｃｃｍ、１０００ｐｐｍのＮＨ３（水素希釈）の流量を２５ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数１３．５６ＭＨｚ、ＲＦ電源の電力５０Ｗの出力によりプラズマ放電を行い、約１５０ｎｍの第２の半導体層１０７を形成する。当該工程において、アンモニアがプラズマ放電により解離し、プラズマ中に窒素が含まれ、第２の半導体層に窒素が含まれる。また、プラズマ中にＮＨ基が生成されると、第２の半導体層が堆積される際に、ダングリングボンドを架橋することができる。また、プラズマ中にＮＨ２基が生成されると、第２の半導体層が堆積される際に、ダングリングボンドを終端することができる（図１９の第２の半導体層形成２１７）。
なお、処理室に窒素を有するガスとして、第２の半導体層形成２１７において、アンモニアの代わりに破線２３２に示すように窒素ガスを流してもよい。または、アンモニア及び窒素ガスを流しても良い。または、アンモニア及び窒素の代わりに、フッ化窒素、塩化窒素、クロロアミン、フルオロアミン等を流してもよい。この結果、第２の半導体層１０７の窒素濃度が高まり、第２の半導体層１０７のダングリングボンドが架橋され、欠陥準位が低減する。または、第２の半導体層１０７のダングリングボンドが終端され、欠陥準位が低減する。
このような方法により形成した第２の半導体層１０７において、二次イオン質量分析法によって計測される窒素濃度は、混合層１０７ｂでピーク濃度（極大値）を有し、非晶質半導体を含む層１０７ｃの堆積方向に対して一定な濃度となる。
また、第２の半導体層形成２１７において、破線２３４で示すように、原料ガスとして希ガスを用いてもよい。この結果、第２の半導体層１０７の成長速度を速めることが可能である。
その後、これらのガスを排気し、不純物半導体層１０９の堆積に用いるガスを導入する（図１９のガス置換２１９）。また、実施の形態２と同様に、不純物半導体層１０９を形成する（図１９の不純物半導体層形成２２１）。その後、不純物半導体層１０９の原料ガスを排気する（図１９の排気２２３）。
以上の工程により、窒素を有する微結晶半導体領域、及び窒素を有する非晶質半導体領域を形成することができる。即ち、錐形状の微結晶半導体領域と、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体を作製することができる。この結果、オン電流及び電界効果移動度が高く、オフ電流の低い薄膜トランジスタを作製することができる。
（実施の形態７）
本実施の形態では、実施の形態２及び実施の形態３で適用可能なゲート絶縁層から不純物半導体層の形成工程について、図２０を用いて示す。
本実施の形態では、第２の半導体層１０７を形成する方法として、実施の形態２において、第１の半導体層形成２１１処理の後、フラッシュ処理２１３で窒素を有するガスを処理室内に導入すると共に、第２の半導体層１０７を形成している途中で（即ち、第２の半導体層形成２１７において）、実線２３９ａで示すように窒素を有するガスを再度処理室内に導入する（図２０参照）。窒素を有するガスとして、ここではアンモニアを用いる。なお、アンモニアの代わりに破線２３９ｂのように窒素ガスを用いてもよい。または、アンモニア及び窒素ガスを用いてもよい。または、アンモニア及び窒素の代わりに、フッ化窒素、塩化窒素、クロロアミン、フルオロアミン等を流してもよい。この結果、第２の半導体層１０７の堆積初期及び堆積途中において、窒素濃度が高くなり欠陥準位を低減することができる。
または、第２の半導体層１０７に、窒素を添加する方法として、実施の形態５において、第１の半導体層１０６を形成した後、処理室内に窒化シリコン層を形成すると共に、第２の半導体層１０７を形成している途中で、窒素を有するガスを再度処理室内に導入してもよい。窒素を有するガスとして、ここではアンモニアを用いる。なお、アンモニアの代わりに窒素ガスを用いてもよい。または、アンモニア及び窒素ガスを用いてもよい。または、アンモニア及び窒素の代わりに、フッ化窒素、塩化窒素、クロロアミン、フルオロアミン等を流してもよい。この結果、第２の半導体層１０７の堆積初期及び堆積途中において、窒素濃度が高くなり欠陥準位を低減することができる。
次に、これらのガスを排気し、不純物半導体層１０９の堆積に用いるガスを導入する（図２０のガス置換２１９）。また、実施の形態２と同様に、不純物半導体層１０９を形成する（図２０の不純物半導体層形成２２１）。その後、不純物半導体層１０９の原料ガスを排気する（図２０の排気２２３）。
以上の工程により、窒素を有する微結晶半導体領域、及び窒素を有する非晶質半導体領域を形成することができる。即ち、錐形状の微結晶半導体領域と、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体を作製することができる。この結果、オン電流及び電界効果移動度が高く、オフ電流の低い薄膜トランジスタを作製することができる。
（実施の形態８）
本実施の形態では、チャネル長が１０μｍ以下と短い薄膜トランジスタにおいて、ソース領域及びドレイン領域の抵抗を低減することが可能な形態について、以下に示す。ここでは、実施の形態１を用いて説明するが、適宜他の実施の形態に適用可能である。
不純物半導体層１０９を、リンが添加された微結晶シリコン、またはボロンが添加された微結晶シリコンで形成する場合は、図１２（Ｂ）に示す第２の半導体層１０７において、混合層１０７ｂまたは非晶質半導体を含む層１０７ｃと、不純物半導体層１０９との間に、微結晶半導体層、代表的には微結晶シリコン層を形成することで、不純物半導体層１０９の堆積初期に低密度層が形成されず、微結晶半導体層を種結晶として、不純物半導体層１０９を結晶成長させることが可能であるため、界面の特性を向上させることができる。この結果、不純物半導体層１０９と、混合層１０７ｂまたは非晶質半導体を含む層１０７ｃとの界面に生じる抵抗を低減することができる。この結果、薄膜トランジスタのソース領域、半導体層、及びドレイン領域を流れる電流量を増加させ、オン電流及び電界効果移動度の増加させることが可能となる。
（実施の形態９）
本実施の形態では、実施の形態１乃至実施の形態８で示す薄膜トランジスタを用いることが可能な、素子基板、及び当該素子基板を有する表示装置について、以下に示す。表示装置としては、液晶表示装置、発光表示装置、電子ペーパー等があるが、上記実施の形態の薄膜トランジスタは他の表示装置の素子基板にも用いることができる。ここでは、上記実施の形態１で示す薄膜トランジスタを有する液晶表示装置、代表的には、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）型の液晶表示装置について、図２５及び図２６を用いて説明する。
図２５において、液晶表示装置の画素部の断面構造を示す。基板３０１上に、上記実施の形態で作製される薄膜トランジスタ３０３及び容量素子３０５が形成される。また、薄膜トランジスタ３０３上に形成される絶縁層３０８上に画素電極３０９が形成される。薄膜トランジスタ３０３のソース電極またはドレイン電極３０７と、画素電極３０９とは、絶縁層３０８に設けられる開口部において、接続される。画素電極３０９上には配向膜３１１が形成される。
容量素子３０５は、薄膜トランジスタ３０３のゲート電極３０２と同時に形成される容量配線３０４と、ゲート絶縁層３０６と、画素電極３０９とで構成される。
基板３０１から配向膜３１１までの積層体を素子基板３１３という。
対向基板３２１には、薄膜トランジスタ３０３への光の入射を遮断する遮光層３２３と、着色層３２５とが形成される。また、遮光層３２３及び着色層３２５上に平坦化層３２７が形成される。平坦化層３２７上に対向電極３２９が形成され、対向電極３２９上に配向膜３３１が形成される。
なお、対向基板３２１上の、遮光層３２３、着色層３２５、及び平坦化層３２７により、カラーフィルタとして機能する。なお、遮光層３２３、平坦化層３２７の何れか一方、または両方は、対向基板３２１上に形成されていなくともよい。
また、着色層は、可視光の波長範囲のうち、任意の波長範囲の光を優先的に透過させる機能を有する。通常は、赤色波長範囲の光、青色波長範囲の光、及び緑色波長範囲の光、それぞれを優先的に透過させる着色層を組み合わせて、カラーフィルタに用いることが多い。しかしながら、着色層の組み合わせに関しては、これに限られない。
基板３０１及び対向基板３２１は、シール材（図示しない）で固定され、基板３０１、対向基板３２１、及びシール材の内側に液晶が充填される。また、基板３０１及び対向基板３２１の間隔を保つために、スペーサ３４１が設けられている。
画素電極３０９、液晶層３４３、及び対向電極３２９が重なり合うことで、液晶素子が形成されている。
図２６に、図２５とは異なる液晶表示装置を示す。ここでは、対向基板３２１側に着色層が形成されず、薄膜トランジスタ３０３が形成される基板３０１側に着色層が形成されることを特徴とする。
図２６において、液晶表示装置の画素部の断面構造を示す。基板３０１上に、上記実施の形態で作製される薄膜トランジスタ３０３及び容量素子３０５が形成される。
また、薄膜トランジスタ３０３上に形成される絶縁層３０８上に、着色層３５１が形成される。また、着色層３５１上には、着色層３５１に含まれる不純物が液晶層３４３に混入するのを防ぐために、保護層３５３が形成される。着色層３５１及び保護層３５３上に、画素電極３０９が形成される。着色層３５１は、各画素毎に、任意の波長範囲の光（赤色、青色、または緑色）を優先的に透過させる層で形成すればよい。また、着色層３５１は平坦化層としても機能するため、液晶層３４３の配向ムラを低減することができる。
薄膜トランジスタ３０３のソース電極またはドレイン電極３０７と、画素電極３０９とは、絶縁層３０８、着色層３５１、及び保護層３５３に設けられる開口部において、接続される。画素電極３０９上には配向膜３１１が形成される。
容量素子３０５は、薄膜トランジスタ３０３のゲート電極３０２と同時に形成される容量配線３０４と、ゲート絶縁層３０６と、画素電極３０９とで構成される。
基板３０１から配向膜３１１までの積層体を素子基板３５５という。
対向基板３２１には、薄膜トランジスタ３０３への光の入射を遮断する遮光層３２３と、遮光層３２３及び対向基板３２１を覆う平坦化層３２７が形成される。平坦化層３２７上に対向電極３２９が形成され、対向電極３２９上に配向膜３３１が形成される。
画素電極３０９、液晶層３４３、及び対向電極３２９が重なり合うことで、液晶素子が形成されている。
なお、ここでは、液晶表示装置として、ＶＡ型の液晶表示装置を示したが、これに限定されない。すなわち、実施の形態１に示す薄膜トランジスタを用いて形成した素子基板を、ＦＦＳ型の液晶表示装置、ＩＰＳ型の液晶表示装置、ＴＮ型の液晶表示装置またはその他の液晶表示装置に用いることができる。
本実施の形態の液晶表示装置は、オン電流及び電界効果移動度が高くオフ電流が低い薄膜トランジスタを画素トランジスタとして用いているため、液晶表示装置の表示画質を高めることができる。また、薄膜トランジスタの大きさを小さくしても、薄膜トランジスタの電気特性が低減されないため、薄膜トランジスタの面積を小さくすることで、液晶表示装置の開口率を向上させることができる。または、画素の面積を小さくすることが可能であり、液晶表示装置の解像度を高めることができる。
また、図２６に示す液晶表示装置は、遮光層３２３と、着色層３５１を同一基板上に形成しない。このため、着色層３５１の形成におけるマスクずれを回避できる。このため、遮光層３２３の面積を大きくする必要がなくなり、画素における開口率を向上させることができる。
（実施の形態１０）
実施の形態９で示す素子基板３１３において、配向膜３１１を形成せず、発光素子を設けることにより、当該素子基板を発光表示装置や、発光装置に用いることができる。発光表示装置や発光装置は、発光素子として代表的には、エレクトロルミネッセンスを利用する発光素子がある。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって大別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
本実施の形態の発光表示装置及び発光装置は、オン電流及び電界効果移動度が高くオフ電流が低い薄膜トランジスタを画素トランジスタとして用いているため、画質が良好（例えば、高コントラスト）であり、且つ消費電力の低い発光表示装置及び発光装置を作製することができる。
（実施の形態１１）
上記実施の形態に係る薄膜トランジスタを有する表示装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、電子ペーパー、デジタルカメラやデジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。特に、実施の形態９及び実施の形態１０で示したように、上記実施の形態に係る薄膜トランジスタを液晶表示装置、発光装置、電気泳動方式表示装置などに適用することにより、電子機器の表示部に用いることができる。以下に具体的に例示する。
上記実施の形態に係る薄膜トランジスタを有する半導体装置は、電子ペーパーに適用することができる。電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、電車などの乗り物の車内広告、デジタルサイネージ、ＰＩＤ（Ｐｕｂｌｉｃ Ｉｎｆｏｍａｔｉｏｎ Ｄｉｓｐｌａｙ）、クレジットカード等の各種カードにおける表示等に適用することができる。電子機器の一例を図２７に示す。
図２７（Ａ）は、電子書籍の一例を示している。例えば、電子書籍は、筐体１７００および筐体１７０１の２つの筐体で構成されている。筐体１７００および筐体１７０１は、蝶番１７０４により一体になっており、開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体１７００は表示部１７０２が組み込まれ、筐体１７０１には表示部１７０３が組み込まれている。表示部１７０２および表示部１７０３は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図２７（Ａ）では表示部１７０２）に文章を表示し、左側の表示部（図２７（Ａ）では表示部１７０３）に画像を表示することができる。
また、図２７（Ａ）では、筐体１７００に操作部などを備えた例を示している。例えば、筐体１７００において、電源１７０５、操作キー１７０６、スピーカ１７０７などを備えている。操作キー１７０６により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングディバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍は、電子辞書としての機能を持たせた構成としてもよい。
また、電子書籍は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
図２７（Ｂ）は、デジタルフォトフレームの一例を示している。例えば、デジタルフォトフレームは、筐体１７１１に表示部１７１２が組み込まれている。表示部１７１２は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
なお、デジタルフォトフレームは、操作部、外部接続用端子（ＵＳＢ端子、ＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像データを取り込み、取り込んだ画像データを表示部１７１２に表示させることができる。
また、デジタルフォトフレームは、無線で情報を送受信出来る構成としてもよい。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図２７（Ｃ）は、テレビジョン装置の一例を示している。テレビジョン装置は、筐体１７２１に表示部１７２２が組み込まれている。表示部１７２２により、映像を表示することが可能である。また、ここでは、スタンド１７２３により筐体１７２１を支持した構成を示している。表示部１７２２は、実施の形態９及び実施の形態１０に示した表示装置を適用することができる。
テレビジョン装置の操作は、筐体１７２１が備える操作スイッチや、別体のリモコン操作機により行うことができる。リモコン操作機が備える操作キーにより、チャンネルや音量の操作を行うことができ、表示部１７２２に表示される映像を操作することができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
なお、テレビジョン装置は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
図２７（Ｄ）は、携帯電話機の一例を示している。携帯電話機は、筐体１７３１に組み込まれた表示部１７３２の他、操作ボタン１７３３、１７３７、外部接続ポート１７３４、スピーカ１７３５、マイク１７３６などを備えている。表示部１７３２には、実施の形態９及び実施の形態１０に示した表示装置を適用することができる。
図２７（Ｄ）に示す携帯電話機は、表示部１７３２がタッチパネルになっており、指などの接触により、表示部１７３２の表示内容を操作することができる。また、電話の発信、或いはメールの作成は、表示部１７３２を指などで接触することにより行うことができる。
表示部１７３２の画面は主として３つのモードがある。第１は、画像の表示を主とする表示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示モードと入力モードの２つのモードが混合した表示＋入力モードである。
例えば、電話の発信、或いはメールを作成する場合は、表示部１７３２を文字の入力を主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合、表示部１７３２の画面の大部分の領域にキーボードまたは番号ボタンを表示させることが好ましい。
また、携帯電話機内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを有する検出装置を設けることで、携帯電話機の向き（縦または横）を判断して、表示部１７３２の表示情報を自動的に切り替えるようにすることができる。
また、画面モードの切り替えは、表示部１７３２の接触、または筐体１７３１の操作ボタン１７３７の操作により行われる。また、表示部１７３２に表示される画像の種類によって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画のデータであれば表示モード、テキストデータであれば入力モードに切り替えることができる。
また、入力モードにおいて、表示部１７３２の光センサで検出される信号を検知し、表示部１７３２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モードから表示モードに切り替えるように制御してもよい。
表示部１７３２は、イメージセンサとして機能させることもできる。例えば、表示部１７３２を掌や指で触れることで、掌紋、指紋等をイメージセンサで撮像することで、本人認証を行うことができる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
本実施例では、絶縁層、微結晶半導体層、混合層、及び非晶質半導体を含む層の断面構造と、不純物元素の濃度について、図２１乃至図２４を用いて説明する。
以下に試料の作製方法を示す。
ガラス基板（旭ガラス社製ＡＮ１００）上に、絶縁層として、酸化シリコン層を形成した。
ここでは、プラズマＣＶＤ法により厚さ１００ｎｍの酸化シリコン層を形成した。このときの堆積条件は、オルトケイ酸テトラエチル（Ｔｅｔｒａｅｔｈｙｌ Ｏｒｔｈｏｓｉｌｉｃａｔｅ：ＴＥＯＳ）の流量を１５ｓｃｃｍ、Ｏ２の流量を７５０ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を１００Ｐａ、上部電極の温度を３００℃、下部電極の温度を２９７℃とし、ＲＦ電源周波数を２７ＭＨｚ、ＲＦ電源の電力を３００Ｗとしてプラズマ放電を行った。
次に、絶縁層上に微結晶半導体層、混合層、及び非晶質半導体を含む層を連続的に形成した。
ここでは、微結晶半導体層として、厚さ５ｎｍの微結晶シリコン層を形成した。このときの堆積条件を以下に示す。材料ガスを、流量１０ｓｃｃｍＳｉＨ４、及び流量１５００ｓｃｃｍのＨ２とし、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を５０Ｗとしてプラズマ放電を行った。
次に、微結晶半導体層上に混合層及び非晶質半導体を含む層を形成した。ここでは、混合層及び非晶質半導体を含む層として、厚さ１４５ｎｍの窒素を有するシリコン層を形成した。このときの堆積条件を以下に示す。材料ガスを、流量２０ｓｃｃｍのＳｉＨ４、流量１４７５ｓｃｃｍのＨ２、及び流量２５ｓｃｃｍの１０００ｐｐｍＮＨ３（水素希釈）とし、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を５０Ｗとしてプラズマ放電を行った。
なお、微結晶半導体層上に上記条件で窒素を有するシリコン層を堆積すると、堆積初期では、微結晶半導体層を種結晶として、結晶成長するものの、原料ガスに含まれるＮＨ３の窒素によって、結晶性が抑制され、徐々に非晶質半導体領域が増加する。微結晶半導体領域が含まれる層が混合層となり、結晶成長せず、非晶質半導体領域のみの層が非晶質半導体を含む層となる。
次に、保護層として、非晶質半導体を含む層上に、厚さ１００ｎｍのアモルファスシリコンを形成した。このときの堆積条件を以下に示す。材料ガスを、流量２８０ｓｃｃｍのＳｉＨ４、及び流量３００ｓｃｃｍのＨ２とし、堆積温度を２８０℃、圧力１７０Ｐａ、ＲＦ電源の周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を６０Ｗとしてプラズマ放電を行った。
次に、上記試料をイオンミリング加工した断面ＴＥＭ（透過型電子顕微鏡法）像と、ＳＩＭＳで不純物元素の濃度を測定した結果を重ね合わせた図を図２１に示す。また、図２１において、微結晶半導体層、混合層、及び非晶質半導体を含む層の拡大図を図２２に示す。図２１及び図２２は保護層を表面として１次イオンを照射して、ＳＩＭＳ測定を行った。
ここでは、ＳＩＭＳの測定装置として、アルバック・ファイ株式会社製四重極型二次イオン質量分析装置、ＰＨＩ ＡＤＥＰＴ１０１０を用いた。また、加速電圧３ｋＶのＣｓ＋を一次イオンとして照射した。
図２１及び図２２において、横軸は深さを示し、左縦軸は水素、炭素、窒素、酸素、及びフッ素の濃度を示す。右縦軸は、シリコンの二次イオン強度を示す。
横軸において、深さが０ｎｍから１００ｎｍは保護層１６７を示し、深さが１００ｎｍから２４５ｎｍ近傍は非晶質半導体を含む層及び混合層の堆積条件で形成した領域１６５を示し、深さが２４５ｎｍから２５０ｎｍは微結晶半導体層１６３を示し、深さが２５０ｎｍから右側は絶縁層１６１を示す。
図２２より、ＴＥＭ像を見ると、深さが約２２５ｎｍから２５０ｎｍの領域においては、格子縞が見えることから、微結晶半導体領域が形成されていることが分かる。また、ＳＩＭＳの測定結果から、深さが約２４０ｎｍで窒素濃度プロファイルの極大値を有する。これは、混合層及び非晶質半導体を含む層の堆積条件、即ち結晶化を抑制する窒素を含む条件においては、堆積初期では、微結晶半導体層を種結晶として、結晶成長するが、窒素は微結晶半導体領域には取り込まれにくく、窒素濃度が低い。しかしながら、結晶成長が進むにつれて、微結晶半導体領域に取り込まれなかった窒素の濃度が高まり、結晶成長が阻害されると共に、非晶質半導体領域が形成される。この結果、異なる微結晶半導体領域の界面、及び微結晶半導体領域と非晶質半導体領域の界面に窒素が偏析し、窒素濃度が高まる。非晶質半導体領域においては、窒素が含まれるため、結晶成長しない領域、即ち、非晶質半導体領域のみの領域においては、窒素濃度が一定（ここでは、１×１０２０ａｔｏｍｓ／ｃｍ３）となる。
また、水素濃度が、深さ約２４２ｎｍから徐々に増加していることから、非晶質半導体領域が徐々に増えていることがわかる。さらに、深さ２１３ｎｍから水素濃度が一定（ここでは、４×１０２１ａｔｏｍｓ／ｃｍ３）となっていることから、微結晶半導体領域が形成されず非晶質半導体領域が形成されていることがわかる。
微結晶半導体領域においては、シリコン同士の結合割合が高いため、水素濃度は低い。一方、非晶質半導体領域では、シリコン同士の結合割合が低く、シリコンの未結合手が微結晶半導体領域と比較して多い。当該未結合手に水素が結合すると仮定すると、水素濃度が高くなる。これらのことから、ＳＩＭＳの濃度プロファイルにおいて、水素の濃度が徐々に増加することから、結晶性が低減していることが分かる、また、水素濃度が一定となることから、非晶質半導体領域が形成されていることがわかる。即ち、絶縁層界面から微結晶半導体層、混合層へかけて結晶性が徐々に低下し、非晶質半導体を含む層では、非晶質半導体領域を有することが分かる。
炭素濃度は、深さが約２２５ｎｍから２５０ｎｍの領域においては、３×１０１７ａｔｏｍｓ／ｃｍ３から７×１０１９ａｔｏｍｓ／ｃｍ３、深さが約１３１ｎｍから２２５ｎｍの領域においては、５×１０１６ａｔｏｍｓ／ｃｍ３から３×１０１７ａｔｏｍｓ／ｃｍ３である。
酸素濃度は、深さが約２２５ｎｍから２５０ｎｍの領域においては、２×１０１７ａｔｏｍｓ／ｃｍ３から２×１０１９ａｔｏｍｓ／ｃｍ３、深さが約１３１ｎｍから２２５ｎｍの領域においては、４×１０１６ａｔｏｍｓ／ｃｍ３から３×１０１７ａｔｏｍｓ／ｃｍ３である。
フッ素濃度は、深さが約２２５ｎｍから２５０ｎｍの領域においては、６×１０１６ａｔｏｍｓ／ｃｍ３から４×１０１７ａｔｏｍｓ／ｃｍ３、深さが約１３１ｎｍから２２５ｎｍの領域においては、３×１０１６ａｔｏｍｓ／ｃｍ３から６×１０１６ａｔｏｍｓ／ｃｍ３である。
次に、上記試料をＴＥＭで観察した結果と、ＳＳＤＰ（Ｓｕｂｓｔｒａｔｅ Ｓｉｄｅ Ｄｅｐｔｈ Ｐｒｏｆｉｌｅ） ＳＩＭＳで不純物元素の濃度を測定した結果を重ね合わせた図を図２３に示す。また、図２３において、微結晶半導体層、混合層、及び非晶質半導体を含む層の拡大図を図２４に示す。図２３及び図２４はＳＳＤＰ ＳＩＭＳで測定したため、基板を表面として１次イオンを照射して、ＳＩＭＳ測定を行った。これは、表面側の層の元素が基板へ押し込まれる現象（ノックオン効果）によって、分解能が低下し、混合層の不純物元素の濃度、特に窒素の濃度の測定精度が低下しているか否かを調べるために行った。
ＴＥＭ像に関しては、図２１及び図２２と同様であるため、ここでは、ＳＳＤＰ ＳＩＭＳの測定結果について述べる。なお、縦軸及び横軸は、図２１及び図２２と同様である。
図２４より、ＴＥＭ像を見ると、深さが約２２５ｎｍから２５０ｎｍの領域においては、格子縞が見えることから、結晶領域が形成されていることが分かる。図２４より、ＳＳＤＰ ＳＩＭＳの測定結果から、深さが約２３７ｎｍで窒素濃度プロファイルの極大値を有する。非晶質構造においては、窒素が含まれるため、結晶成長しない領域、即ち、非晶質構造のみの領域においては、窒素濃度が一定（ここでは、１×１０２０ａｔｏｍｓ／ｃｍ３）となる。
また、水素濃度が、深さ約２４７ｎｍから徐々に増加している。さらに、深さ２１２ｎｍから水素濃度が一定（ここでは、４×１０２１ａｔｏｍｓ／ｃｍ３）となっている。
炭素濃度は、深さが約２２５ｎｍから２４７ｎｍの領域においては、１×１０１８ａｔｏｍｓ／ｃｍ３から２×１０１９ａｔｏｍｓ／ｃｍ３、深さが約１３４ｎｍから２２５ｎｍの領域においては、２×１０１７ａｔｏｍｓｃｍ３から１×１０１８ａｔｏｍｓ／ｃｍ３である。
酸素濃度は、深さが約２２５ｎｍから２４７ｎｍの領域においては、２×１０２０ａｔｏｍｓ／ｃｍ３から４×１０２１ａｔｏｍｓ／ｃｍ３、深さが約１３４ｎｍから２２５ｎｍの領域においては、８×１０１８ａｔｏｍｓ／ｃｍ３から２×１０２０ａｔｏｍｓ／ｃｍ３である。
フッ素濃度は、深さが約２２５ｎｍから２４７ｎｍの領域においては、４×１０１７ａｔｏｍｓ／ｃｍ３から８×１０１７ａｔｏｍｓ／ｃｍ３、深さが約１３４ｎｍから２２５ｎｍの領域においては、１×１０１７ａｔｏｍｓ／ｃｍ３から４×１０１７ａｔｏｍｓ／ｃｍ３である。
図２２と比較して、図２４において、酸素、炭素、及びフッ素の濃度が高いのは、ノックオン効果が原因である。しかしながら、窒素及び水素の濃度と、窒素のプロファイルの極大値は、図２２及び図２４において同じである。このことから、本実施例に示す微結晶半導体層、混合層、及び非晶質半導体を含む層において、混合層において窒素濃度プロファイルのピーク濃度を有し、非晶質半導体を含む層において、窒素の濃度プロファイルが平坦である。また、混合層に含まれる微結晶半導体領域において、１×１０２０ａｔｏｍｓ／ｃｍ３〜２×１０２１ａｔｏｍｓ／ｃｍ３の窒素を含む。また、非晶質半導体を含む層において、１×１０２０ａｔｏｍｓ／ｃｍ３の窒素を含む。

Claims (13)

  1. 基板上に、ゲート電極を覆うゲート絶縁層と、
    前記ゲート絶縁層に接する半導体層と、
    前記半導体層の一部に接し、ソース領域及びドレイン領域を形成する不純物半導体層と、
    を有し、
    前記半導体層におけるＳＩＭＳの窒素濃度プロファイルは、前記ゲート絶縁層側から不純物半導体層へ向けて上昇した後、減少することを特徴とする薄膜トランジスタ。
  2. 基板上に、ゲート電極を覆うゲート絶縁層と、
    前記ゲート絶縁層に接する半導体層と、
    前記半導体層の一部に接し、ソース領域及びドレイン領域を形成する不純物半導体層と、
    を有し、
    前記半導体層におけるＳＩＭＳの窒素濃度プロファイルは、前記ゲート絶縁層側から不純物半導体層へ向けて上昇した後、一定値を示すことを特徴とする薄膜トランジスタ。
  3. 請求項１または２において、前記ＳＩＭＳの窒素濃度プロファイルは、前記半導体層のゲート絶縁層側において極大値を有することを特徴とする薄膜トランジスタ。
  4. 請求項３において、前記極大値は、１×１０２０ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下であることを特徴とする薄膜トランジスタ。
  5. 基板上に、ゲート電極を覆うゲート絶縁層と、
    前記ゲート絶縁層に接する微結晶半導体層と、
    前記微結晶半導体層に接する混合層と、
    前記混合層に接する非晶質半導体を含む層と、
    前記非晶質半導体を含む層上に形成される一対の不純物半導体層とを有し、
    前記微結晶半導体層において、ＳＩＭＳの窒素濃度プロファイルは前記ゲート絶縁層側から前記非晶質半導体を含む層へ向けて上昇し、
    前記混合層において、前記ＳＩＭＳの窒素濃度プロファイルはピーク濃度を有し、
    前記非晶質半導体を含む層において、前記前記ＳＩＭＳの窒素濃度プロファイルは平坦であることを特徴とする薄膜トランジスタ。
  6. 基板上に、ゲート電極を覆うゲート絶縁層と、
    前記ゲート絶縁層に接する微結晶半導体層と、
    前記微結晶半導体層に接する混合層と、
    前記混合層に接する非晶質半導体を含む層と、
    前記非晶質半導体を含む層上に形成される一対の不純物半導体層とを有し、
    前記微結晶半導体層において、ＳＩＭＳの窒素濃度プロファイルは前記ゲート絶縁層側から前記非晶質半導体を含む層へ向けて上昇し、
    前記混合層及び前記非晶質半導体を含む層において、前記ＳＩＭＳの窒素濃度プロファイルは一定濃度を有することを特徴とする薄膜トランジスタ。
  7. 基板上に、ゲート電極を覆うゲート絶縁層と、
    前記ゲート絶縁層に接する微結晶半導体層と、
    前記微結晶半導体層に接する混合層と、
    前記混合層に接する非晶質半導体を含む層と、
    前記非晶質半導体を含む層上に形成される一対の不純物半導体層とを有し、
    前記微結晶半導体層において、ＳＩＭＳの窒素濃度プロファイルは前記ゲート絶縁層側から前記非晶質半導体を含む層へ向けて上昇し、
    前記混合層において、前記ＳＩＭＳの窒素濃度プロファイルはピーク濃度を有し、
    前記非晶質半導体を含む層において、前記前記ＳＩＭＳの窒素濃度プロファイルは前記一対の不純物半導体層へ向けて減少することを特徴とする薄膜トランジスタ。
  8. 請求項５乃至７のいずれか一項において、前記ピーク濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下であることを特徴とする薄膜トランジスタ。
  9. 請求項５乃至８のいずれか一項において、前記混合層は、非晶質半導体領域及び微結晶半導体領域を有することを特徴とする薄膜トランジスタ。
  10. 請求項９において、前記微結晶半導体領域は、粒径が１ｎｍ以上１０ｎｍ以下の半導体結晶粒であることを特徴とする薄膜トランジスタ。
  11. 請求項９において、前記微結晶半導体領域は、錐形状であることを特徴とする薄膜トランジスタ。
  12. 請求項９において、前記微結晶半導体領域は、錐形状の微結晶半導体領域と、粒径が１ｎｍ以上１０ｎｍ以下の半導体結晶粒とを有することを特徴とする薄膜トランジスタ。
  13. 請求項１１または１２において、前記錐形状の微結晶半導体領域は、前記ゲート絶縁層側から前記不純物半導体層側に向けて、幅が狭くなる錐形状であることを特徴とする薄膜トランジスタ。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150079274A (ko) * 2013-12-31 2015-07-08 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5436017B2 (ja) * 2008-04-25 2014-03-05 株式会社半導体エネルギー研究所 半導体装置
KR101602252B1 (ko) * 2008-06-27 2016-03-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 트랜지스터, 반도체장치 및 전자기기
US8772627B2 (en) 2009-08-07 2014-07-08 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device and manufacturing method thereof
US8476744B2 (en) * 2009-12-28 2013-07-02 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with channel including microcrystalline and amorphous semiconductor regions
TWI538218B (zh) 2010-09-14 2016-06-11 半導體能源研究所股份有限公司 薄膜電晶體
US8338240B2 (en) 2010-10-01 2012-12-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing transistor
JP5224012B2 (ja) * 2010-12-08 2013-07-03 日新電機株式会社 シリコン酸窒化膜の形成方法及び半導体デバイス
CN102738229B (zh) * 2011-03-31 2015-01-28 无锡维赛半导体有限公司 功率晶体管结构及其制作方法
KR102088462B1 (ko) 2013-07-03 2020-05-28 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법
US9166188B1 (en) * 2014-06-10 2015-10-20 Arolltech Co., Ltd. Organic light emitting diode device
CN104766859B (zh) * 2015-04-28 2017-09-01 深圳市华星光电技术有限公司 Tft基板的制作方法及其结构
CN105140290B (zh) * 2015-06-26 2019-01-29 深圳市华星光电技术有限公司 一种薄膜晶体管、阵列基板和液晶显示面板
US20170104033A1 (en) * 2015-10-13 2017-04-13 Shenzhen China Star Optoelectronics Technology Co., Ltd. Array substrate and manufacturing method for the same
CN107946366A (zh) * 2017-11-06 2018-04-20 深圳市华星光电技术有限公司 一种薄膜晶体管、阵列基板及阵列基板的制备方法
CN108615771A (zh) * 2018-07-02 2018-10-02 惠科股份有限公司 一种薄膜晶体管及其制造方法、以及显示面板
JP6753450B2 (ja) * 2018-11-12 2020-09-09 セイコーエプソン株式会社 電気光学装置用基板、電気光学装置、電子機器
KR20200121941A (ko) 2019-04-16 2020-10-27 삼성디스플레이 주식회사 표시 패널 및 표시 패널의 제조 방법
KR102603741B1 (ko) * 2021-10-21 2023-11-17 주식회사 원익큐엔씨 불화 대상물의 불화 가공 방법 및 이에 의해 불화 가공된 부품

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03278466A (ja) * 1990-03-27 1991-12-10 Toshiba Corp 薄膜トランジスタおよびその製造方法
JPH05175503A (ja) * 1991-10-23 1993-07-13 Kyocera Corp 薄膜トランジスタおよびその製造方法
JPH05226656A (ja) * 1992-02-13 1993-09-03 Hitachi Ltd 薄膜半導体装置及びその製造方法
JPH05243574A (ja) * 1992-02-27 1993-09-21 Kyocera Corp 半導体装置
JPH06169083A (ja) * 1992-11-30 1994-06-14 Hitachi Ltd 半導体装置およびその製造方法
JPH10242468A (ja) * 1997-02-26 1998-09-11 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2005136434A (ja) * 2004-12-27 2005-05-26 Renesas Technology Corp 半導体装置
JP2005167051A (ja) * 2003-12-04 2005-06-23 Sony Corp 薄膜トランジスタおよび薄膜トランジスタの製造方法
WO2008018478A1 (fr) * 2006-08-09 2008-02-14 Mitsui Mining & Smelting Co., Ltd. Structure de jonction de dispositif
JP2008124392A (ja) * 2006-11-15 2008-05-29 Sharp Corp 半導体装置、その製造方法及び表示装置
JP2008300868A (ja) * 2008-08-04 2008-12-11 Advanced Lcd Technologies Development Center Co Ltd 半導体装置の半製品およびその非晶質半導体層の結晶化方法
JP2009049385A (ja) * 2007-07-20 2009-03-05 Semiconductor Energy Lab Co Ltd 液晶表示装置
JP2009049388A (ja) * 2007-07-20 2009-03-05 Semiconductor Energy Lab Co Ltd 表示装置の作製方法

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5091334A (en) 1980-03-03 1992-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JPS56122123A (en) 1980-03-03 1981-09-25 Shunpei Yamazaki Semiamorphous semiconductor
JPS5771126A (en) 1980-10-21 1982-05-01 Semiconductor Energy Lab Co Ltd Semiamorhous semiconductor
JPS5892217A (ja) 1981-11-28 1983-06-01 Semiconductor Energy Lab Co Ltd 半導体装置作製方法
JPS5972781A (ja) 1982-10-20 1984-04-24 Semiconductor Energy Lab Co Ltd 光電変換半導体装置
US5221631A (en) 1989-02-17 1993-06-22 International Business Machines Corporation Method of fabricating a thin film transistor having a silicon carbide buffer layer
JP2839529B2 (ja) 1989-02-17 1998-12-16 株式会社東芝 薄膜トランジスタ
EP0449539B1 (en) 1990-03-27 1996-07-03 Kabushiki Kaisha Toshiba Ohmic contact for thin film transistor
US7115902B1 (en) 1990-11-20 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
US5514879A (en) 1990-11-20 1996-05-07 Semiconductor Energy Laboratory Co., Ltd. Gate insulated field effect transistors and method of manufacturing the same
KR950013784B1 (ko) 1990-11-20 1995-11-16 가부시키가이샤 한도오따이 에네루기 겐큐쇼 반도체 전계효과 트랜지스터 및 그 제조방법과 박막트랜지스터
US5849601A (en) 1990-12-25 1998-12-15 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
US7098479B1 (en) 1990-12-25 2006-08-29 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
JPH04266019A (ja) 1991-02-20 1992-09-22 Canon Inc 成膜方法
JP3255942B2 (ja) 1991-06-19 2002-02-12 株式会社半導体エネルギー研究所 逆スタガ薄膜トランジスタの作製方法
EP0535979A3 (en) 1991-10-02 1993-07-21 Sharp Kabushiki Kaisha A thin film transistor and a method for producing the same
JPH05129608A (ja) 1991-10-31 1993-05-25 Sharp Corp 半導体装置
US6835523B1 (en) 1993-05-09 2004-12-28 Semiconductor Energy Laboratory Co., Ltd. Apparatus for fabricating coating and method of fabricating the coating
JPH06326312A (ja) 1993-05-14 1994-11-25 Toshiba Corp アクティブマトリクス型表示装置
JP3157985B2 (ja) 1993-06-10 2001-04-23 三菱電機株式会社 薄膜トランジスタおよびその製造方法
US5932302A (en) 1993-07-20 1999-08-03 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating with ultrasonic vibration a carbon coating
JPH07131030A (ja) 1993-11-05 1995-05-19 Sony Corp 表示用薄膜半導体装置及びその製造方法
TW303526B (ja) 1994-12-27 1997-04-21 Matsushita Electric Ind Co Ltd
US5677236A (en) 1995-02-24 1997-10-14 Mitsui Toatsu Chemicals, Inc. Process for forming a thin microcrystalline silicon semiconductor film
JPH10275913A (ja) 1997-03-28 1998-10-13 Sanyo Electric Co Ltd 半導体装置、半導体装置の製造方法及び薄膜トランジスタの製造方法
US5920772A (en) 1997-06-27 1999-07-06 Industrial Technology Research Institute Method of fabricating a hybrid polysilicon/amorphous silicon TFT
US6246070B1 (en) * 1998-08-21 2001-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device provided with semiconductor circuit made of semiconductor element and method of fabricating the same
JP2000277439A (ja) 1999-03-25 2000-10-06 Kanegafuchi Chem Ind Co Ltd 結晶質シリコン系薄膜のプラズマｃｖｄ方法およびシリコン系薄膜光電変換装置の製造方法
JP2001007024A (ja) 1999-06-18 2001-01-12 Sanyo Electric Co Ltd 多結晶シリコン膜の形成方法
JP2001053283A (ja) 1999-08-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
GB0017471D0 (en) 2000-07-18 2000-08-30 Koninkl Philips Electronics Nv Thin film transistors and their manufacture
JP5072157B2 (ja) * 2001-09-27 2012-11-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100436181B1 (ko) 2002-04-16 2004-06-12 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판 제조방법
JP2004014958A (ja) 2002-06-11 2004-01-15 Fuji Electric Holdings Co Ltd 薄膜多結晶太陽電池とその製造方法
WO2004086487A1 (ja) 2003-03-26 2004-10-07 Semiconductor Energy Laboratory Co. Ltd. 半導体装置およびその作製方法
JP4748954B2 (ja) 2003-07-14 2011-08-17 株式会社半導体エネルギー研究所 液晶表示装置
JP4480968B2 (ja) 2003-07-18 2010-06-16 株式会社半導体エネルギー研究所 表示装置
JP2005045166A (ja) * 2003-07-25 2005-02-17 Toshiba Corp 半導体装置及びその製造方法
JP2005050905A (ja) 2003-07-30 2005-02-24 Sharp Corp シリコン薄膜太陽電池の製造方法
JP5159021B2 (ja) 2003-12-02 2013-03-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI372463B (en) 2003-12-02 2012-09-11 Semiconductor Energy Lab Laser irradiation apparatus, laser irradiation method, and method for manufacturing semiconductor device
JP2009071289A (ja) 2007-08-17 2009-04-02 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP5311955B2 (ja) * 2007-11-01 2013-10-09 株式会社半導体エネルギー研究所 表示装置の作製方法
JP5527966B2 (ja) * 2007-12-28 2014-06-25 株式会社半導体エネルギー研究所 薄膜トランジスタ
JP5416460B2 (ja) * 2008-04-18 2014-02-12 株式会社半導体エネルギー研究所 薄膜トランジスタおよび薄膜トランジスタの作製方法
KR101703511B1 (ko) 2008-06-27 2017-02-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 트랜지스터

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03278466A (ja) * 1990-03-27 1991-12-10 Toshiba Corp 薄膜トランジスタおよびその製造方法
JPH05175503A (ja) * 1991-10-23 1993-07-13 Kyocera Corp 薄膜トランジスタおよびその製造方法
JPH05226656A (ja) * 1992-02-13 1993-09-03 Hitachi Ltd 薄膜半導体装置及びその製造方法
JPH05243574A (ja) * 1992-02-27 1993-09-21 Kyocera Corp 半導体装置
JPH06169083A (ja) * 1992-11-30 1994-06-14 Hitachi Ltd 半導体装置およびその製造方法
JPH10242468A (ja) * 1997-02-26 1998-09-11 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2005167051A (ja) * 2003-12-04 2005-06-23 Sony Corp 薄膜トランジスタおよび薄膜トランジスタの製造方法
JP2005136434A (ja) * 2004-12-27 2005-05-26 Renesas Technology Corp 半導体装置
WO2008018478A1 (fr) * 2006-08-09 2008-02-14 Mitsui Mining & Smelting Co., Ltd. Structure de jonction de dispositif
JP2008124392A (ja) * 2006-11-15 2008-05-29 Sharp Corp 半導体装置、その製造方法及び表示装置
JP2009049385A (ja) * 2007-07-20 2009-03-05 Semiconductor Energy Lab Co Ltd 液晶表示装置
JP2009049388A (ja) * 2007-07-20 2009-03-05 Semiconductor Energy Lab Co Ltd 表示装置の作製方法
JP2008300868A (ja) * 2008-08-04 2008-12-11 Advanced Lcd Technologies Development Center Co Ltd 半導体装置の半製品およびその非晶質半導体層の結晶化方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150079274A (ko) * 2013-12-31 2015-07-08 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
KR102230653B1 (ko) 2013-12-31 2021-03-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법

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