KR20110126745A - 박막 트랜지스터 - Google Patents

박막 트랜지스터 Download PDF

Info

Publication number
KR20110126745A
KR20110126745A KR1020117023407A KR20117023407A KR20110126745A KR 20110126745 A KR20110126745 A KR 20110126745A KR 1020117023407 A KR1020117023407 A KR 1020117023407A KR 20117023407 A KR20117023407 A KR 20117023407A KR 20110126745 A KR20110126745 A KR 20110126745A
Authority
KR
South Korea
Prior art keywords
layer
semiconductor
semiconductor layer
region
microcrystalline
Prior art date
Application number
KR1020117023407A
Other languages
English (en)
Other versions
KR101650917B1 (ko
Inventor
히데카즈 미야이리
타케요시 와타베
타카시 시마즈
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20110126745A publication Critical patent/KR20110126745A/ko
Application granted granted Critical
Publication of KR101650917B1 publication Critical patent/KR101650917B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors
    • H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78678—Polycrystalline or microcrystalline silicon transistor with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)

Abstract

전기 특성이 양호한 박막 트랜지스터를 생산성 높게 제작하는 방법을 제공한다.
박막 트랜지스터에 있어서, 게이트 전극을 덮는 게이트 절연층과, 게이트 절연층에 접하는 반도체층과, 반도체층의 일부에 접하고, 소스 영역 및 드레인 영역을 형성하는 불순물 반도체층을 가지고, 반도체층에 있어서, 게이트 절연층측에 형성되는 미결정 반도체층과, 이 미결정 반도체층에 접하는 질소를 포함하는 미결정 반도체 영역을 가진다. 오프 전류가 낮고, 온 전류가 높은 박막 트랜지스터를 생산성 높게 제작할 수 있다.

Description

박막 트랜지스터{THIN FILM TRANSISTOR}
본 발명은, 박막 트랜지스터 및 그 제작 방법 및 이 박막 트랜지스터를 이용한 표시 장치에 관한 것이다.
전계 효과 트랜지스터의 일종으로서, 절연 표면을 가지는 기판 위에 형성된 반도체층에 채널 형성 영역이 형성되는 박막 트랜지스터가 알려져 있다. 박막 트랜지스터에 이용되는 반도체층으로서, 비정질 실리콘, 미결정 실리콘 및 다결정 실리콘을 이용하는 기술이 개시되어 있다(특허문헌 1 내지 5 참조). 박막 트랜지스터의 대표적인 응용예는, 액정 텔레비전 장치이며, 표시 화면을 구성하는 각 화소의 스위칭 트랜지스터로서 실용화되어 있다.
일본국 특개 2001-053283호 공보 일본국 특개평 5-129608호 공보 일본국 특개 2005-049832호 공보 일본국 특개평 7-131030호 공보 일본국 특개 2005-191546호 공보
비정질 실리콘층을 이용하여 채널이 형성되는 박막 트랜지스터는, 전계 효과 이동도 및 온 전류가 낮다는 문제가 있다. 한편, 미결정 실리콘층을 이용하여 채널이 형성되는 박막 트랜지스터는, 비정질 실리콘을 이용하여 채널이 형성되는 박막 트랜지스터와 비교하여, 전계 효과 이동도가 향상되지만, 오프 전류가 높아지게 되어, 충분한 스위칭 특성을 얻을 수 없다는 문제가 있다.
다결정 실리콘층이 채널 형성 영역이 되는 박막 트랜지스터는, 상기 2종류의 박막 트랜지스터보다 전계 효과 이동도가 현격히 높고, 높은 온 전류를 얻을 수 있다는 특성이 있다. 이 박막 트랜지스터는, 상기한 특성에 의해, 화소에 설치되는 스위칭용의 트랜지스터뿐만 아니라, 고속 동작이 요구되는 드라이버 회로도 구성할 수 있다.
그러나, 다결정 실리콘층을 이용하여 채널이 형성되는 박막 트랜지스터는 비정질 실리콘층을 이용하여 채널이 형성되는 박막 트랜지스터를 형성하는 경우에 비해 반도체층의 결정화 공정이 필요하고, 제조 비용이 증대되는 것이 문제가 되고 있다. 예를 들면, 다결정 실리콘층의 제조를 위해 필요한 레이저 어닐 기술은 레이저 빔의 조사 면적이 작고 대화면의 액정 패널을 효율 좋게 생산할 수 없다는 문제가 있다.
그런데, 표시 패널의 제조에 이용되고 있는 유리 기판은, 제 3 세대(550 mm×650 mm), 제 3.5 세대(600 mm×720 mm, 또는 620 mm×750 mm), 제 4 세대(680 mm×880 mm, 또는 730 mm×920 mm), 제 5 세대(1100 mm×1300 mm), 제 6 세대(1500 mm×1850 mm), 제 7 세대(1870 mm×2200 mm), 제 8 세대(2200 mm×2400 mm)로 해마다 대형화가 진행되어, 앞으로는 제 9 세대(2400 mm×2800 mm, 2450 mm×3050 mm), 제 10 세대(2950 mm×3400 mm)로 대면적화가 진행될 것이라 예측되고 있다. 유리 기판의 대형화는 코스트 미니멈(cost minimum) 설계의 사상에 기초하고 있다.
이것에 대해서, 제 10 세대(2950 mm×3400 mm)에서와 같은 대면적의 마더 유리 기판에, 고속 동작이 가능한 박막 트랜지스터를 생산성 좋게 제조할 수 있는 기술은 여전히 확립되어 있지 않고, 그것이 산업계의 문제가 되고 있다.
따라서, 본 발명의 일양태는, 전기 특성이 양호한 박막 트랜지스터를 생산성 높게 제작하는 방법을 제공하는 것을 과제로 한다.
본 발명의 일양태는, 박막 트랜지스터에 있어서, 게이트 전극을 덮는 게이트 절연층과, 게이트 절연층에 접하는 반도체층과, 반도체층의 일부에 접하고, 소스 영역 및 드레인 영역을 형성하는 불순물 반도체층을 가지고, 반도체층에 있어서, 게이트 절연층측에 형성되는 미결정 반도체층과, 이 미결정 반도체층에 접하는 질소를 포함하는 미결정 반도체 영역을 가지는 것을 요지로 한다.
또한, 본 발명의 일양태는, 박막 트랜지스터에 있어서, 게이트 전극을 덮는 게이트 절연층과, 게이트 절연층에 접하는 반도체층과, 반도체층의 일부에 접하고, 소스 영역 및 드레인 영역을 형성하는 불순물 반도체층을 가지고, 반도체층에 있어서, 게이트 절연층측에 형성되는 미결정 반도체층과, 이 미결정 반도체층에 접하는 질소를 포함하는 미결정 반도체 영역과, 이 미결정 반도체 영역에 접하는 질소를 포함하는 비정질 반도체 영역을 가지는 것을 요지로 한다.
또한, 상기 반도체층에 있어서, SIMS의 질소 농도 프로파일은 게이트 절연층측으로부터 불순물 반도체층측으로 증가한 후, 감소하는 것을 특징으로 한다. 또는, 상기 반도체층에 있어서, SIMS의 질소 농도 프로파일은 게이트 절연층측으로부터 불순물 반도체층측으로 증가한 후, 평탄하게 되는 것을 특징으로 한다. 또는, 상기 반도체층에 있어서, SIMS의 질소 농도 프로파일은 극대값을 가지는 것을 특징으로 한다. 이 때의 극대값은, 1×1020 atoms/cm3 이상 1×1021 atoms/cm3 이하, 바람직하게는 2×1020 atoms/cm3 이상 1×1021 atoms/cm3 이하이다.
또한, 본 발명의 일양태는, 박막 트랜지스터에 있어서, 게이트 절연층과, 게이트 절연층에 접하는 미결정 반도체층과, 미결정 반도체층에 접하는 혼합층과, 혼합층에 접하는 비정질 반도체를 포함하는 층과, 비정질 반도체를 포함하는 층에 접하는 소스 영역 및 드레인 영역을 가지고, 이 혼합층 및 비정질 반도체를 포함하는 층에 있어서, 질소를 포함하는 것을 요지로 한다.
또한, 본 발명의 일양태는, 박막 트랜지스터에 있어서, 게이트 절연층과, 게이트 절연층에 접하는 미결정 반도체층과, 미결정 반도체층에 접하는 혼합층과, 혼합층에 접하는 비정질 반도체를 포함하는 층과, 비정질 반도체를 포함하는 층에 접하는 소스 영역 및 드레인 영역을 가지고, 이 혼합층에 있어서, SIMS의 질소 농도 프로파일은 피크 농도를 가지는 것을 요지로 한다.
또한, 상기 질소 농도 프로파일의 피크 농도는, 1×1020 atoms/cm3 이상 1×1021 atoms/cm3 이하, 바람직하게는 2×1020 atoms/cm3 이상 1×1021 atoms/cm3 이하이다. 또한, 상기 혼합층은 미결정 반도체 영역과 비정질 반도체 영역을 가진다. 여기서의 미결정 반도체 영역이란, 입경이 1 nm 이상 10 nm 이하의 반도체 결정립, 및/또는 뿔 형상의 결정 영역이다.
또한, 상기 혼합층 및 비정질 반도체를 포함하는 층은, 질소, NH기, 또는 NH2기를 가진다.
또한, 상기 혼합층 및 비정질 반도체를 포함하는 층에 있어서, 인접하는 미결정 반도체 영역의 계면(즉, 입계), 및 미결정 반도체 영역과 비정질 반도체 영역과의 계면에 있어서의 반도체 원자의 댕글링 본드가 NH기로 가교(架橋)되고 결함 준위가 저감되어, 캐리어의 이동 통로가 형성된다. 또는, 댕글링 본드가 NH2기로 종단되어 결함 준위가 저감된다.
이 결과, 박막 트랜지스터에 있어서, 소스 전극 또는 드레인 전극에 전압이 인가된 경우의 게이트 절연층과 소스 영역 및 드레인 영역 사이의 저항을 저감하는 것이 가능하고, 박막 트랜지스터의 온 전류 및 전계 효과 이동도를 높일 수 있다. 또한, 상기 비정질 반도체를 포함하는 층은 결함이 적고, 가전자대(價電子帶)의 밴드단에서의 준위의 테일의 기울기가 급준한 질서성이 높은 반도체이기 때문에, 밴드 갭이 넓어져, 터널 전류가 흐르기 어려워진다. 따라서, 비정질 반도체를 포함하는 층을 백 채널측에 형성함으로써, 박막 트랜지스터의 오프 전류를 저감할 수 있다.
또한, 여기에서는, 특별히 측정 방법이 기재되지 않은 경우, 농도는 SIMS(Secondary Ion Mass Spectrometry)의 측정값에 의한 것이다.
또한, 온 전류란, 박막 트랜지스터가 온 상태일 때에, 소스 전극과 드레인 전극의 사이에 흐르는 전류를 말한다. 예를 들면, N형의 박막 트랜지스터의 경우에는, 게이트 전압이 박막 트랜지스터의 스레시홀드 전압보다 높을 때에 소스 전극과 드레인 전극과의 사이에 흐르는 전류이다.
또한, 오프 전류란, 박막 트랜지스터가 오프 상태일 때에, 소스 전극과 드레인 전극의 사이에 흐르는 전류를 말한다. 예를 들면, N형의 박막 트랜지스터의 경우에는, 게이트 전압이 박막 트랜지스터의 스레시홀드 전압보다 낮을 때에 소스 전극과 드레인 전극과의 사이에 흐르는 전류이다.
이상으로부터, 오프 전류가 낮고, 온 전류가 높은 박막 트랜지스터를 생산성 높게 제작할 수 있다.
도 1은 박막 트랜지스터를 설명하는 단면도이다.
도 2는 박막 트랜지스터를 설명하는 단면도이다.
도 3은 박막 트랜지스터를 설명하는 단면도이다.
도 4는 박막 트랜지스터를 설명하는 단면도이다.
도 5는 박막 트랜지스터의 반도체층을 설명하는 도면이다.
도 6은 박막 트랜지스터의 반도체층을 설명하는 도면이다.
도 7은 박막 트랜지스터의 반도체층을 설명하는 도면이다.
도 8은 박막 트랜지스터의 반도체층을 설명하는 도면이다.
도 9는 박막 트랜지스터의 반도체층을 설명하는 도면이다.
도 10은 박막 트랜지스터의 반도체층을 설명하는 도면이다.
도 11은 박막 트랜지스터의 반도체층을 설명하는 도면이다.
도 12는 박막 트랜지스터의 제작 방법을 설명하는 단면도이다.
도 13은 박막 트랜지스터의 제작 방법을 설명하는 단면도이다.
도 14는 박막 트랜지스터의 제작 방법으로 적용할 수 있는 다계조 마스크를 설명하는 도면이다.
도 15는 박막 트랜지스터의 제작 방법을 설명하는 단면도이다.
도 16은 박막 트랜지스터의 제작 방법을 설명하는 단면도이다.
도 17은 박막 트랜지스터를 형성하는 공정을 설명하는 타임 차트의 일례이다.
도 18은 박막 트랜지스터를 형성하는 공정을 설명하는 타임 차트의 일례이다.
도 19는 박막 트랜지스터를 형성하는 공정을 설명하는 타임 차트의 일례이다.
도 20은 박막 트랜지스터를 형성하는 공정을 설명하는 타임 차트의 일례이다.
도 21은 SIMS의 측정 결과를 나타내는 도면이다.
도 22는 SIMS의 측정 결과를 나타내는 도면이다.
도 23은 SIMS의 측정 결과를 나타내는 도면이다.
도 24는 SIMS의 측정 결과를 나타내는 도면이다.
도 25는 표시 장치를 설명하는 단면도이다.
도 26은 표시 장치를 설명하는 단면도이다.
도 27은 박막 트랜지스터를 적용한 전자기기이다.
도 28은 박막 트랜지스터의 반도체층을 설명하는 도면이다.
이하, 실시형태에 대하여, 도면을 이용하여 상세하게 설명한다. 단, 개시되는 발명은 이하의 설명에 한정되는 것은 아니고, 개시되는 발명의 취지 및 그 범위로부터 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 개시되는 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 발명의 구성에 있어서, 동일 부분 또는 같은 기능을 가지는 부분에는 동일한 부호를 다른 도면 간에 공통으로 이용하고, 그 반복 설명은 생략한다.
(실시형태 1)
도 1에, 박막 트랜지스터의 일 형태의 단면도를 나타낸다. 도 1에 나타낸 박막 트랜지스터는 기판(101) 위에, 게이트 전극(103)과, 게이트 절연층(105) 위에 반도체층(115)과, 반도체층(115) 위에 접하는 소스 영역 및 드레인 영역으로서 기능하는 불순물 반도체층(127)과, 불순물 반도체층(127)에 접하는 배선(125)을 가진다. 또한, 반도체층(115)은 미결정 반도체층(115a)과, 혼합층(115b)과, 비정질 반도체를 포함하는 층(129c)이 게이트 절연층(105)측으로부터 순차로 적층되어 있다.
기판(101)으로서는, 유리 기판, 세라믹 기판 외에, 본 제작 공정의 처리 온도에 견딜 수 있을 정도의 내열성을 가지는 플라스틱 기판 등을 이용할 수 있다. 또한, 기판에 투광성을 필요로 하지 않는 경우에는, 스테인리스 스틸 합금 등의 금속의 기판의 표면에 절연층을 형성한 것을 이용해도 좋다. 유리 기판으로서는, 예를 들면, 바륨 붕규산 유리, 알루미노 붕규산 유리 혹은 알루미노 붕규산 유리 등의 무알칼리 유리 기판을 이용하면 좋다. 또한, 기판(101)으로서, 제 3 세대(550 mm×650 mm), 제 3.5 세대(600 mm×720 mm, 또는 620 mm×750 mm), 제 4 세대(680 mm×880 mm, 또는 730 mm×920 mm), 제 5 세대(1100 mm×1300 mm), 제 6 세대(1500 mm×1850 mm), 제 7 세대(1870 mm×2200 mm), 제 8 세대(2200 mm×2400 mm), 제 9 세대(2400 mm×2800 mm, 2450 mm×3050 mm), 제 10 세대(2950 mm×3400 mm) 등의 유리 기판을 이용할 수 있다.
게이트 전극(103)은 몰리브덴, 티탄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료, 또는 이것들을 주성분으로 하는 합금 재료를 이용하여, 단층으로 또는 적층하여 형성할 수 있다. 또한, 인 등의 불순물 원소를 도핑한 다결정 실리콘으로 대표되는 반도체층이나 AgPdCu 합금을 이용해도 좋다.
게이트 전극(103)의 2층의 적층 구조로서는, 알루미늄층 위에 몰리브덴층이 적층한 2층 구조, 구리층 위에 몰리브덴층을 적층한 2층 구조, 구리층 위에 질화티탄층 혹은 질화탄탈층을 적층한 2층 구조, 또는 질화티탄층과 몰리브덴층을 적층한 2층 구조로 하는 것이 바람직하다. 게이트 전극(103)의 3층의 적층 구조로서는, 텅스텐층 또는 질화텅스텐층과, 알루미늄 및 실리콘의 합금 또는 알루미늄과 티탄의 합금의 층과, 질화티탄층 또는 티탄층을 적층한 구조로 하는 것이 바람직하다. 전기적 저항이 낮은 층 위에 배리어층으로서 기능하는 금속층이 적층됨으로써, 전기적 저항이 낮고, 또한 금속층으로부터 반도체층으로 금속 원소가 확산하는 것을 방지할 수 있다.
또한, 게이트 전극(103) 및 기판(101)과의 밀착성 향상으로서, 상기의 금속 재료의 질화물층을 기판(101)과 게이트 전극(103)과의 사이에 형성해도 좋다.
게이트 절연층(105)은 CVD법 또는 스퍼터링법 등을 이용하여, 산화실리콘층, 질화실리콘층, 산화질화실리콘층, 또는 질화산화실리콘층을 단층, 또는 적층하여 형성할 수 있다.
또한, 본 명세서 중에 있어서, 산화질화실리콘이란, 그 조성으로서 질소보다 산소의 함유량이 많은 것으로서, 바람직하게는, 러더퍼드 후방 산란법(RBS：Rutherford Backscattering Spectrometry) 및 수소 전방 산란법(HFS：Hydrogen Forward Scattering Spectrometry)을 이용하여 측정한 경우에, 조성 범위로서 산소가 50∼70 원자%, 질소가 0.5∼15 원자%, 실리콘이 25∼35 원자%, 수소가 0.1∼10 원자%의 범위로 포함되는 것을 말한다. 또한, 질화산화실리콘이란, 그 조성으로서 산소보다 질소의 함유량이 많은 것으로서, 바람직하게는, RBS 및 HFS를 이용하여 측정한 경우에, 조성 범위로서 산소가 5∼30 원자%, 질소가 20∼55 원자%, 실리콘이 25∼35 원자%, 수소가 10∼30 원자%의 범위로 포함되는 것을 말한다. 단, 산화질화실리콘 또는 질화산화실리콘을 구성하는 원자의 합계를 100 원자%로 했을 때, 질소, 산소, 실리콘 및 수소의 함유 비율이 상기의 범위 내에 포함되는 것으로 한다.
다음에, 반도체층(115)의 구조에 대하여, 도 2를 이용하여 나타낸다. 도 1의 게이트 절연층(105)과, 소스 영역 및 드레인 영역으로서 기능하는 불순물 반도체층(127) 사이의 확대도를 나타낸다.
반도체층(115)은, 도 2(A)에 나타낸 바와 같이, 미결정 반도체층(115a), 혼합층(115b), 비정질 반도체를 포함하는 층(129c)이 적층되어 있다.
미결정 반도체층(115a)을 구성하는 미결정 반도체란, 결정 구조(단결정, 다결정을 포함함)를 가지는 반도체이다. 미결정 반도체는, 자유 에너지적으로 안정적인 제 3 상태를 가지는 반도체로서, 단거리 질서를 가지고 격자 변형을 가지는 결정질의 반도체이며, 결정립경이 2 nm 이상 200 nm 이하, 바람직하게는 10 nm 이상 80 nm 이하, 보다 바람직하게는, 20 nm 이상 50 nm 이하의 주상(柱狀) 결정 또는 뿔 형상 결정이 기판 표면에 대하여 법선 방향으로 성장한 것이다. 따라서, 주상 결정 또는 뿔 형상 결정의 계면에는, 결정립계가 형성되는 경우도 있다.
미결정 반도체의 대표예인 미결정 실리콘은, 그 라만 스펙트럼의 피크가 단결정 실리콘을 나타내는 520 cm-1보다 저파수측으로 시프트된다. 즉, 단결정 실리콘을 나타내는 520 cm-1과 아몰퍼스(amorphous) 실리콘을 나타내는 480 cm-1의 사이에 미결정 실리콘의 라만 스펙트럼의 피크를 나타낸다. 또한, 미결합수(댕글링 본드)를 종단하기 위해 수소 또는 할로겐을 적어도 1 원자% 또는 그 이상 포함시켜도 좋다. 또한, 헬륨, 네온, 아르곤, 크립톤, 크세논 등의 희가스 원소를 포함시켜도 좋고, 이것에 의해 격자 변형을 더욱 조장시킴으로써, 미결정의 구조의 안정성이 증가하여 양호한 미결정 반도체를 얻을 수 있다. 이러한 미결정 반도체에 관한 기술은 예를 들면, 미국 특허 4,409,134호에 개시되어 있다.
또한, 미결정 반도체층(115a)에 포함되는 산소 및 질소의 2차 이온 질량 분석법에 의해 계측되는 농도를, 1×1018 atoms/cm3 미만으로 함으로써, 미결정 반도체층(115a)의 결정성을 높일 수 있기 때문에 바람직하다.
혼합층(115b) 및 비정질 반도체를 포함하는 층(129c)에는 질소가 포함된다. 혼합층(115b)에 포함되는 질소의 농도는, 1×1020 atoms/cm3 이상 1×1021 atoms/cm3 이하, 바람직하게는 2×1020 atoms/cm3 이상 1×1021 atoms/cm3 이하이다.
도 2(A)에 나타낸 바와 같이, 혼합층(115b)은 미결정 반도체 영역(108a), 및 이 미결정 반도체 영역(108a)의 사이에 충전되는 비정질 반도체 영역(108b)을 가진다. 구체적으로는, 미결정 반도체층(115a)으로부터 볼록 형상으로 연장한 미결정 반도체 영역(108a)과, 비정질 반도체를 포함하는 층(129c)과 같은 반도체로 형성되는 비정질 반도체 영역(108b)으로 형성된다. 또한, 미결정 반도체층(115a)과 혼합층(115b) 사이에 나타낸 직선 형상의 파선, 및 혼합층(115b)과 비정질 반도체를 포함하는 층(129c) 사이에 나타낸 직선 형상의 파선은, 각각의 계면을 나타내기 위해 표시한 것으로, 실제로는, 미결정 반도체층(115a)과 혼합층(115b)과의 계면, 및 혼합층(115b)과 비정질 반도체를 포함하는 층(129c)의 계면은 불분명하게 된다.
미결정 반도체 영역(108a)은 게이트 절연층(105)으로부터 비정질 반도체를 포함하는 층(129c)을 향하여, 선단이 좁아지는 볼록 형상, 또는 뿔 형상의 미결정 반도체이다. 또한, 게이트 절연층(105)으로부터 비정질 반도체를 포함하는 층(129c)을 향하여 폭이 넓어지는 볼록 형상, 또는 뿔 형상의 미결정 반도체여도 좋다.
또한, 혼합층(115b)에 포함되는 비정질 반도체 영역(108b)에, 미결정 반도체 영역으로서 입경이 1 nm 이상 10 nm 이하, 바람직하게는 1 nm 이상 5 nm 이하의 반도체 결정립을 포함하는 경우도 있다.
또한, 도 2(B)에 나타낸 바와 같이, 혼합층(115b)은 미결정 반도체층(115a) 위에 일정한 두께로 퇴적한 미결정 반도체 영역(108c)과, 게이트 절연층(105)으로부터 비정질 반도체를 포함하는 층(129c)을 향하여, 선단이 좁아지는 볼록 형상, 또는 뿔 형상의 미결정 반도체 영역(108a)이 연속적으로 형성되는 경우가 있다.
또한, 도 2(A)에 나타낸 혼합층(115b)에 포함되는 미결정 반도체 영역(108a)은 미결정 반도체층(115a)으로부터 연속적으로 형성된다. 또한, 도 2(B)의 혼합층(115b)에 포함되는 미결정 반도체 영역(108c)은 미결정 반도체층(115a)으로부터 연속적으로 형성된다.
또한, 혼합층(115b)에 포함되는 비정질 반도체 영역(108b)은 비정질 반도체를 포함하는 층(129c)과 대략 동질의 반도체이다.
이러한 것으로부터, 미결정 반도체로 형성되는 영역과 비정질 반도체로 형성되는 영역의 계면이 혼합층에 있어서의 미결정 반도체 영역(108a) 및 비정질 반도체 영역(108b)의 계면이라고도 할 수 있기 때문에, 미결정 반도체 영역과 비정질 반도체 영역과의 단면에 있어서의 경계가 요철 형상 또는 지그재그 형상이라고도 할 수 있다.
혼합층(115b)에 있어서, 미결정 반도체 영역(108a)이 게이트 절연층(105)으로부터 비정질 반도체를 포함하는 층(129c)을 향하여, 선단이 좁아지는 볼록 형상의 반도체 결정립인 경우에는, 미결정 반도체층(115a)측이 비정질 반도체를 포함하는 층(129c)측과 비교하여, 미결정 반도체 영역의 비율이 높다. 이것은 미결정 반도체층(115a)의 표면으로부터, 미결정 반도체 영역(108a)이 막두께 방향으로 성장하지만, 원료 가스에 질소를 포함하는 가스를 포함시키거나, 또는 원료 가스에 질소를 포함하는 가스를 포함시키면서, 미결정 반도체막의 퇴적 조건보다 실란에 대한 수소의 유량을 저감하면, 미결정 반도체 영역(108a)의 반도체 결정립의 성장이 억제되어, 뿔 형상의 미결정 반도체 영역이 됨과 동시에, 결국 비정질 반도체가 퇴적하기 때문이다. 이것은, 미결정 반도체 영역에서의 질소의 고용도(固溶度)가, 비정질 반도체 영역에 비해 낮기 때문이다.
미결정 반도체층(115a) 및 혼합층(115b)의 두께의 합계, 즉, 게이트 절연층(105)의 계면으로부터, 혼합층(115b)의 돌기(볼록부)의 선단의 거리는, 3 nm 이상 80 nm 이하, 바람직하게는 5 nm 이상 50 nm 이하로 함으로써, 박막 트랜지스터의 오프 전류를 저감할 수 있다.
비정질 반도체를 포함하는 층(129c)은 혼합층(115b)에 포함되는 비정질 반도체 영역(108b)과 대략 동질의 반도체이며 질소를 포함한다. 또한, 입경이 1 nm 이상 10 nm 이하, 바람직하게는 1 nm 이상 5 nm 이하의 반도체 결정립을 포함하는 경우도 있다. 여기에서는, 종래의 비정질 반도체와 비교하여, CPM(Constant Photocurrent Method)나 포토 루미네슨스 분광 측정으로 측정되는 Urbach단의 에너지가 작고, 결함 흡수 스펙트럼량이 적은 반도체층을, 비정질 반도체를 포함하는 층(129c)이라고 한다. 즉, 종래의 비정질 반도체와 비교하여, 결함이 적고, 가전자대의 밴드단에서의 준위의 테일의 기울기가 급준한 질서성이 높은 반도체를 비정질 반도체를 포함하는 층(129c)라고 한다. 비정질 반도체를 포함하는 층(129c)은, 가전자대의 밴드단에서의 준위의 테일의 기울기가 급준하기 때문에, 밴드 갭이 넓어져, 터널 전류가 흐르기 어려워진다. 이 때문에, 비정질 반도체를 포함하는 층(129c)을 백 채널측에 형성함으로써, 박막 트랜지스터의 오프 전류를 저감할 수 있다. 또한, 비정질 반도체를 포함하는 층(129c)을 형성함으로써, 온 전류 및 전계 효과 이동도를 높이는 것이 가능하다.
또한, 비정질 반도체를 포함하는 층(129c)의 비정질 반도체는 대표적으로는 아몰퍼스 실리콘이다.
또한, 혼합층(115b) 및 비정질 반도체를 포함하는 층(129c)에 포함되는 질소의 대표예로서 NH기, 또는 NH2기를 가져도 좋다.
또한, 도 3에 나타낸 바와 같이, 혼합층(115b)이 미결정 반도체층(115a) 및 불순물 반도체층(127)의 사이에 형성되고, 혼합층(115b)과 불순물 반도체층(127)과의 사이에 비정질 반도체를 포함하는 층(129c)이 형성되지 않은 구성으로 해도 좋다. 혼합층(115b)은 미결정 반도체 영역(108a), 및 이 미결정 반도체 영역(108a)의 사이에 충전되는 비정질 반도체 영역(108b)을 가진다. 구체적으로는, 미결정 반도체층(115a)으로부터 볼록 형상으로 연장된 미결정 반도체 영역(108a)과, 비정질 반도체 영역(108b)으로 형성된다. 도 3에 나타낸 구조에 있어서는, 혼합층(115b)에서의 미결정 반도체 영역(108a)의 비율이 낮은 것이 바람직하다. 또한, 쌍이 되는 불순물 반도체층(127)의 사이, 즉 캐리어가 흐르는 영역에 있어서는, 혼합층(115b)에서의 미결정 반도체 영역(108a)의 비율이 낮은 것이 바람직하다. 이 결과, 박막 트랜지스터의 오프 전류를 저감할 수 있다. 또한, 혼합층(115b)에 있어서, 종 방향(막두께 방향)에서의 저항, 즉, 반도체층과, 소스 영역 또는 드레인 영역 사이의 저항을 낮추는 것이 가능하고, 박막 트랜지스터의 온 전류 및 전계 효과 이동도를 높이는 것이 가능하다.
또한, 도 3에 있어서, 혼합층(115b)으로서 도 2(B)에 나타낸 바와 같은, 미결정 반도체 영역(108c)을 가지는 혼합층(115b)을 이용해도 좋다.
또한, 도 4(A)에 나타낸 바와 같이, 비정질 반도체를 포함하는 층(129c)과 불순물 반도체층(127)의 사이에, 통상의 비정질 반도체층(129d)을 형성해도 좋다. 또한, 도 4(B)에 나타낸 바와 같이, 혼합층(115b) 및 불순물 반도체층(127)의 사이에 통상의 비정질 반도체층(129d)을 형성해도 좋다. 이러한 구조에 의해, 박막 트랜지스터의 오프 전류를 저감할 수 있다.
또한, 도 4에 있어서, 혼합층(115b)으로서 도 2(B)에 나타낸 바와 같은, 미결정 반도체 영역(108c)을 가지는 혼합층(115b)을 이용해도 좋다.
여기서, 본 실시형태에 나타낸 박막 트랜지스터의 반도체층(115)의 불순물 원소 농도, 특히 질소 및 수소의 SIMS에 의한 농도 프로파일에 대하여, 도 5∼도 7을 이용하여 나타낸다.
도 5는, 기판 위에 형성된 게이트 절연층(105) 및 반도체층(115)을 SIMS로 측정한, 깊이 방향에서의 수소, 질소, 산소, 탄소, 불소의 분포를 나타내는 농도 프로파일과 실리콘의 2차 이온 강도를 나타낸다. 구체적으로는, 도 1에 나타낸, 게이트 절연층(105)과, 반도체층(115)인 미결정 반도체층(115a) 및 혼합층(115b), 및 비정질 반도체를 포함하는 층(129c)에 대하여 나타낸다.
여기에서는, SIMS의 측정에, ULVAC-PHI 주식회사에서 제조한 4중 극형 2차 이온 질량 분석 장치, PHI ADEPT1010을 이용했다. 또한, 가속 전압 1.0 kV의 Cs＋를 1차 이온으로서 조사했다. 또한, 1차 이온의 조사 표면을 비정질 반도체를 포함하는 층(129c)측으로 했다.
횡축에 깊이를 나타내고, 200∼235 nm에서는 비정질 반도체를 포함하는 층(129c)이 형성되고, 235∼255 nm에는 혼합층(115b)이 형성되고, 255∼260 nm에는 미결정 반도체층(115a)이 형성되고, 260∼300 nm에는 게이트 절연층(105)이 형성된다.
왼쪽 종축에는 수소, 질소, 산소, 탄소, 및 불소의 농도를 나타내고, 오른쪽 종축에는 실리콘의 2차 이온 강도를 나타낸다. 또한, 수소, 질소, 산소, 탄소, 및 불소의 농도는 반도체층(115)에 있어서의 농도를 측정한 것이고, 게이트 절연층에서는 정확한 농도를 나타내지 않았다. 또한, 게이트 절연층(105) 및 미결정 반도체층(115a)의 계면에서는 정확한 농도를 나타내지 않았다.
질소 농도 프로파일은 미결정 반도체층(115a)으로부터 혼합층(115b)을 향하여 농도가 증가한다. 또한, 혼합층(115b)에 있어서, 미결정 반도체층(115a)으로부터 연속적으로 증가한 후, 약간 감소한다. 즉, 혼합층(115b)에 있어서, 피크 농도(극대값)를 가진다. 이 때의 질소 농도는, 1×1020 atoms/cm3 이상 1×1021 atoms/cm3 이하, 바람직하게는 2×1020 atoms/cm3 이상 1×1021 atoms/cm3 이하이다.
또한, 비정질 반도체를 포함하는 층(129c)에서는 일정 농도가 된다. 미결정 반도체층(115a) 및 게이트 절연층(105)에 있어서의 질소 농도 프로파일은 노크 온 효과, 표면 조도, 및 SIMS 측정 장치 내에 잔류하는 질소의 영향에 의해, 미결정 반도체층(115a)으로부터 게이트 절연층(105)에 걸쳐 테일을 가지지만, 실제의 미결정 반도체층(115a) 및 게이트 절연층(105)에서의 질소 농도는 도 5보다 낮다.
수소 농도 프로파일은 미결정 반도체층(115a) 및 혼합층(115b)의 계면으로부터 혼합층(115b)을 향하여 농도가 증가한다. 또한, 비정질 반도체를 포함하는 층(129c)에 있어서는, 대략 일정 농도가 된다. 또한, 게이트 절연층(105)과 미결정 반도체층(115a)과의 계면에서의 수소 농도 프로파일의 피크는 차지(charge)의 영향을 받고 있다. 따라서, 수소 농도 프로파일의 피크 위치를 게이트 절연층(105) 및 미결정 반도체층(115a)의 계면으로 할 수 있다. 이것은 차지의 영향을 받아 같은 위치에 실리콘의 2차 이온 강도의 피크를 가지는 것으로부터도 알 수 있다.
산소 농도 프로파일은 미결정 반도체층(115a)으로부터 혼합층(115b)에 걸쳐 감소한다. 또한, 비정질 반도체를 포함하는 층(129c)에서는 대략 일정 농도가 된다.
불소 농도 프로파일은 미결정 반도체층(115a)으로부터 혼합층(115b)에 걸쳐 감소한다. 또한, 비정질 반도체를 포함하는 층(129c)에서는 대략 일정 농도가 된다. 또한, 게이트 절연층(105)과 미결정 반도체층(115a)의 계면에서의 불소 농도 프로파일의 피크는 미결정 반도체층(115a)의 성막 중에 체임버 내의 잔류 불소로 인한 영향을 받고 있다.
도 5에 나타낸 반도체층에서는, 질소 농도가 혼합층(115b)에 있어서 피크 농도를 가지고, 또한 비정질 반도체를 포함하는 층(129c)에 있어서, 평탄한(일정값을 나타냄) 것을 특징으로 한다. 또한, 수소 농도가 혼합층(115b)에서 증가하고, 비정질 반도체를 포함하는 층(129c)에서 일정값을 가지는 것을 특징으로 한다.
또는, 도 6에 나타낸 SIMS에 의한, 깊이 방향에서의 질소의 농도 프로파일의 모델도와 같이, 질소 농도 프로파일은 미결정 반도체층(115a)으로부터 혼합층(115b)을 향하여 농도가 증가한다. 또한, 혼합층(115b)에 있어서, 질소 농도 프로파일이 미결정 반도체층(115a)으로부터 연속적으로 증가한 후, 혼합층(115b) 및 비정질 반도체를 포함하는 층(129c)에 있어서 평탄하게 되는 경우가 있다. 이 때, 질소 농도 프로파일은 혼합층(115b) 및 비정질 반도체를 포함하는 층(129c)에서 최대 농도를 나타낸다. 이 때의 최대의 질소 농도는, 1×1020 atoms/cm3 이상 1×1021 atoms/cm3 이하, 바람직하게는 2×1020 atoms/cm3 이상 1×1021 atoms/cm3 이하이다.
또는, 도 7에 나타낸 SIMS에 의한, 깊이 방향에서의 수소, 질소의 농도 프로파일의 모델도와 같이, 질소 농도 프로파일은 미결정 반도체층(115a)으로부터 혼합층(115b)을 향하여 농도가 증가한다. 또한, 질소 농도 프로파일은 혼합층(115b)에 있어서, 미결정 반도체층(115a)으로부터 연속적으로 증가한 후 감소하고, 비정질 반도체를 포함하는 층(129c)에 있어서도 연속적으로 감소하는 경우가 있다. 이 때, 혼합층(115b)에 있어서, 피크 농도(극대값)를 가진다. 이 때의 질소의 피크 농도는, 1×1020 atoms/cm3 이상 1×1021 atoms/cm3 이하, 바람직하게는 2×1020 atoms/cm3 이상 1×1021 atoms/cm3 이하이다.
또한, 도 5 및 도 7에 있어서, 질소 농도 프로파일의 극대값이 미결정 반도체층(115a) 및 혼합층(115b)의 계면이 아니라, 혼합층(115b)에 있는 형태를 나타내고 있지만, 이것에 한정되는 것은 아니고, 미결정 반도체층(115a) 및 혼합층(115b)의 계면에 질소 농도의 프로파일의 극대값을 가져도 좋다.
또한, 미결정 반도체층(115a)은 퇴적 시, 하지층에 포함되는 질소의 농도나, 성막 장치의 처리실에 포함되는 질소 농도에 의해, 질소의 농도 프로파일이 변화한다. 또한, 미결정 반도체층(115a)을 형성하는 경우는, 가능한 한 미결정 반도체층(115a)에 질소가 포함되지 않게 함으로써, 미결정 반도체층(115a)의 결정성을 높일 수 있고, 박막 트랜지스터의 전계 효과 이동도 및 온 전류를 높일 수 있다.
여기서, 미결정 실리콘층 중에 포함되는 질소 또는 산소가 결정 성장에 주는 영향에 대하여, 이하에 나타낸다.
고전 분자 동역학 계산에 의해, 불순물 원소(N 원자 또는 O 원자)를 포함하는 경우의 Si의 결정화 과정의 해석을 행하였다. 또한, 고전 분자 동역학법에서는, 원자간 상호 작용을 특징짓는 경험적 퍼텐셜을 정의함으로써, 각 원자에 기능하는 힘을 평가한다. 각 원자에 고전적 역학 법칙을 적용하여, 뉴턴의 운동 방정식을 수치적으로 푸는 것에 의해, 각 원자의 운동(시간 발전)을 결정론적으로 추적할 수 있다.
여기에서는, a-Si층 중에 Si의 결정핵이 생긴 후의, Si의 결정 성장의 양태를 조사하기 위해, 도 8과 같이, a-Si층 중에 불순물 원소를 포함하지 않는 경우와, 불순물 원소(N 원자, O 원자)를 포함하는 경우의 계산 모델을 작성했다.
도 8(A)에, 불순물 원소를 포함하지 않는 a-Si층에 결정핵(141)이 생기고, 이 결정핵(141)으로부터 면방위(100)의 단결정 실리콘이 성장하는 모델을 나타낸다.
도 8(B)에는, 불순물 원소로서 0.5 atom%, 즉 약 2.5×1020 atoms/cm3의 O 원자(147)를 포함하는 a-Si층에 결정핵(141)이 생기고, 이 결정핵(141)으로부터 면방위(100)의 단결정 실리콘이 성장하는 모델을 나타낸다.
또한, 도 8(C)에는, 불순물 원소로서 0.5 atom%, 즉 약 2.5×1020 atoms/cm3의 N 원자(145)를 포함하는 a-Si층에 결정핵(141)이 생기고, 이 결정핵(141)으로부터 면방위(100)의 단결정 실리콘이 성장하는 모델을 나타낸다.
도 8에 나타낸 상기의 3개의 계산 모델에 있어서, 1025℃에서 고전 분자 동역학 시뮬레이션을 행하였다.
도 8(A)의 시뮬레이션에 의한 구조 변화의 양태를 도 9에 나타낸다. 구체적으로는 0초에서의 모델을 도 9(A)에 나타내고, 1025℃, 0.5 n초에서의 모델을 도 9(B)에 나타내고, 1025℃, 1 n초에서의 모델을 도 9(C)에 나타낸다.
도 8(B)의 시뮬레이션에 의한 구조 변화의 양태를 도 10에 나타낸다. 구체적으로는 0초에서의 모델을 도 10(A)에 나타내고, 1025℃, 0.5 n초에서의 모델을 도 10(B)에 나타내고, 1025℃, 1 n초에서의 모델을 도 10(C)에 나타낸다.
도 8(C)의 시뮬레이션에 의한 구조 변화의 양태를 도 11에 나타낸다. 구체적으로는 0초에서의 모델을 도 11(A)에 나타내고, 1025℃, 1 n초에서의 모델을 도 11(B)에 나타내고, 1025℃, 2 n초에서의 모델을 도 11(C)에 나타낸다.
또한, 각 계산 모델의 Si의 결정 성장 속도를 표 1에 나타낸다.
불순물 원소 결정 성장 속도 (nm/n초)
① 없음 1.1
② N 원자 0.21
③ O 원자 0.80
도 9(A)에 나타낸 결정핵(141)이, 도 9(B)에 나타낸 단결정 실리콘의 성장 영역(151a), 도 9(C)에 나타낸 단결정 실리콘의 성장 영역(151b)과, 성장 영역이 넓어져 있는 것에 의해, a-Si층 중에 불순물 원소를 포함하지 않는 경우는 Si(143)가 결정 성장하고 있는 것을 알 수 있다.
또한, a-Si층 중에 O 원자(147)를 가지는 경우는, 도 10(A)에 나타낸 결정핵(141)이 도 10(B)에 나타낸 단결정 실리콘의 성장 영역(155a), 도 10(C)에 나타낸 단결정 실리콘의 성장 영역(155b)으로 성장 영역이 넓어져 있지만, 도 9에 나타낸 불순물 원소를 포함하지 않는 경우와 비교하여, 결정 성장 영역이 작고, 결정 성장 속도는 늦어진다. 또한, 도 10(C)에 나타낸 바와 같이, O 원자(147)는 단결정 실리콘의 성장 영역(155b)에 포함되어 있고, 막전체에서의 결정성은 비교적 좋은 것을 알 수 있다.
그러나, a-Si층 중에 N 원자가 포함되는 경우, 도 11(A)에 나타낸 결정핵(141)이 도 11(B)에 나타낸 단결정 실리콘의 성장 영역(153a), 도 11(C)에 나타낸 단결정 실리콘의 성장 영역(153b)으로 성장 영역이 넓어져 있지만, 도 9에 나타낸 불순물 원소를 포함하지 않는 경우나, 도 10에 나타낸 O 원자(147)를 포함하는 경우와 비교하여, 1025℃에서의 시간을 배로 하더라도, 결정 성장 영역이 작기 때문에, 결정 성장 속도가 늦다는 것을 알 수 있다. 또한, 도 11(B) 및 도 11(C)에 나타낸 바와 같이, N 원자(145)는 단결정 실리콘의 성장 영역(153a, 153b)에 포함되지 않고, 미결정 반도체 영역의 계면, 또는 미결정 반도체 영역과 비정질 반도체 영역의 계면에 존재하고 있는 것을 알 수 있다.
다음에, 단결정 실리콘과 SiN와 SiO2 각각에서의 Si-Si와 Si-N과 Si-O의 결합 거리를 표 2에 나타낸다.
평균 결합 거리 (nm)
① Si-Si 0.235
② Si-Ni 0.175
③ Si-O 0.145
각 계산 모델의 국소적 구조를 2차원적으로 묘사한 모식도를 도 28에 나타낸다. 도 28(A)은 도 9(C)에 나타낸 단결정 실리콘의 모식도이며, 도 28(B)은 도 10(C)에 나타낸 실리콘 중에 O 원자를 가지는 영역의 모식도이며, 도 28(C)은 도 11(C)에서 실리콘 중에 N 원자를 가지는 영역의 모식도이다.
단결정 실리콘 중에서, N 원자도 O 원자도 격자간 불순물이 되지만 O 원자는 2배 정도이며, 또한 Si-O 결합 거리는 Si-N 결합 거리보다 짧기 때문에, Si-Si 결합의 사이에 끼어들기 쉽고, Si-O-Si가 되어도 비교적 변형이 작다. 한편, N 원자는 3배위이고, Si-N 결합 거리는 Si-O 결합 거리보다 길고, Si 중에서 변형을 일으키기 쉽다. 따라서, N 원자는 O 원자보다 실리콘의 결정화를 억제한다고 생각된다. 도 28(D)은 ＜111＞ 구조의 단결정 실리콘 중의 Si-Si 결합에서 불순물인 O 원자가 결합하고 있는 도면이다. 불순물 O 원자는 단결정 실리콘에 있어서 격자간 위치를 차지하고, ＜111＞ Si-Si 결합 사이에 끼어드는 형태로 되어 있다.
이상으로부터, 배위수와, Si의 결합 거리에 기인하는 변형이 원인이 되어, O 원자의 격자간 불순물보다 N 원자가 실리콘의 결정성을 저감한다고 생각된다.
이러한 것으로부터, 혼합층에 있어서, 결정 성장할 때는 질소가 결정 성장 영역에 포함되지 않고, 다른 미결정 반도체 영역의 계면에 질소가 편석한다. 또한, 질소에 의해 결정 성장이 저해된다. 따라서 혼합층에 있어서, 결정 성장이 저해되고, 다른 미결정 반도체 영역의 계면, 및 미결정 반도체 영역과 비정질 반도체 영역과의 계면에 있어서, 결정 성장시에 미결정 반도체 영역에 포함되지 않았던 질소가 편석한다. 이 결과, 다른 미결정 반도체 영역의 계면, 및 미결정 반도체 영역과 비정질 반도체 영역과의 계면에 있어서, 질소 농도가 증가한다. 따라서, 혼합층의 질소 농도가 높아진다.
또한, 질소에 의해, 결정 성장이 저해되고, 비정질 반도체 영역이 증가함에 따라, 수소 농도 프로파일이 서서히 증가한다. 미결정 반도체 영역에서는, 실리콘들간의 결합 비율이 높기 때문에, 수소 농도는 낮다. 한편, 비정질 반도체 영역에서는 실리콘들간의 결합 비율이 낮고, 실리콘의 미결합수가 미결정 반도체 영역과 비교하여 많다. 이 결합수에 수소가 결합한다고 가정하면 수소 농도가 높아진다. 이러한 것으로부터, SIMS의 농도 프로파일에 있어서, 수소의 농도가 서서히 증가하는 것으로부터, 결정성이 저감한다는 것을 알 수 있다. 또한, 수소 농도가 일정하게 되는 것으로부터, 비정질 반도체 영역이 형성된다는 것을 알 수 있다. 또한, 미결정 반도체 영역이 뿔 형상으로 된다는 것을 알 수 있다.
혼합층(115b)에 있어서, 뿔 형상의 미결정 반도체 영역(108a)을 가지기 때문에, 소스 전극 또는 드레인 전극에 전압이 인가되었을 때의 종 방향(막두께 방향)에서의 저항, 즉, 미결정 반도체층(115a), 혼합층(115b), 및 비정질 반도체를 포함하는 층(129c)의 저항을 낮추는 것이 가능하다.
또한, 혼합층(115b)은 질소를 가지는 것이 바람직하다. 이것은 미결정 반도체 영역(108a)에 포함되는 다른 미결정 반도체 영역의 계면, 또는 미결정 반도체 영역(108a)과 비정질 반도체 영역(108b)과의 계면에 있어서, 질소, 대표적으로는 NH기, 또는 NH2기가 실리콘 원자의 댕글링 본드와 결합하면, 결함이 저감하기 때문이다. 따라서, 질소 농도를 1×1020 atoms/cm3 이상 1×1021 atoms/cm3 이하, 바람직하게는 2×1020 atoms/cm3 이상 1×1021 atoms/cm3 이하로 함으로써, 실리콘 원자의 댕글링 본드를 질소, 바람직하게는 NH기로 가교하기 쉬워지고, 캐리어가 흐르기 쉬워진다. 또는, 상기한 계면에 있어서의 반도체 원자의 댕글링 본드가 NH2기로 종단되어, 결함 준위가 소실된다. 이 결과, 온 상태에서 소스 전극 및 드레인 전극의 사이에 전압이 인가되었을 때의 종 방향(두께 방향)의 저항이 저감한다. 즉, 박막 트랜지스터의 전계 효과 이동도와 온 전류가 증가한다.
또한, 혼합층(115b)의 산소 농도를 질소 농도보다 저감함으로써 미결정 반도체 영역(108a)과 비정질 반도체 영역(108b)과의 계면이나, 반도체 결정립들간의 계면의 결함에 있어서 캐리어의 이동을 저해하는 결합을 저감할 수 있다.
따라서, 채널 형성 영역을 미결정 반도체층(115a)에서 형성하여, 채널 형성 영역과 소스 영역 및 드레인 영역으로서 기능하는 불순물 반도체층(127)의 사이에, 결함이 적고, 가전자대의 밴드단에서의 준위의 테일의 기울기가 급준한 질서성이 높은 반도체층에서 형성되는 비정질 반도체를 포함하는 층(129c)을 형성함으로써, 박막 트랜지스터의 오프 전류를 저감한다. 또한, 결함이 적고, 가전자대의 밴드단에서의 준위의 테일의 기울기가 급준한 질서성이 높은 반도체층에서 형성되는 비정질 반도체를 포함하는 층(129c)을 형성함으로서, 온 전류 및 전계 효과 이동도를 높이는 것이 가능하다. 또한, 뿔 형상의 미결정 반도체 영역(108a)을 가지는 혼합층(115b)과, 결함이 적고, 가전자대의 밴드단에서의 준위의 테일의 기울기가 급준한 질서성이 높은 반도체로 형성되는 비정질 반도체를 포함하는 층(129c)을 형성함으로써, 온 전류 및 전계 효과 이동도를 더욱 높이는 것이 가능하다.
도 1에 나타낸 한쌍의 불순물 반도체층(127)은 인이 첨가된 아몰퍼스 실리콘, 인이 첨가된 미결정 실리콘 등으로 형성한다. 또한, 박막 트랜지스터로서, p 채널형 박막 트랜지스터를 형성하는 경우, 불순물 반도체층(127)은 붕소가 첨가된 미결정 실리콘, 붕소가 첨가된 아몰퍼스 실리콘 등으로 형성한다. 또한, 혼합층(115b), 또는 비정질 반도체를 포함하는 층(129c)과, 배선(125)이 오믹 컨택트를 하는 경우에는, 불순물 반도체층(127)을 형성하지 않아도 좋다.
도 1에 나타낸 배선(125)은 알루미늄, 구리, 티탄, 네오디뮴, 스칸듐, 몰리브덴, 크롬, 탄탈 혹은 텅스텐 등에 의해 단층으로, 또는 적층하여 형성할 수 있다. 또는, 힐록 방지 원소가 첨가된 알루미늄 합금(게이트 전극(103)에 이용할 수 있는 Al-Nd 합금 등)에 의해 형성해도 좋다. 불순물 반도체층(127)과 접하는 측의 층을 티탄, 탄탈, 몰리브덴, 텅스텐 또는 이들 원소의 질화물에 의해 형성하고, 그 위에 알루미늄 또는 알루미늄 합금을 형성한 적층 구조로 해도 좋다. 또한, 알루미늄 또는 알루미늄 합금의 상면 및 하면을 티탄, 탄탈, 몰리브덴, 혹은 텅스텐, 또는 이들 원소의 질화물로 끼운 적층 구조로 해도 좋다.
도 1 내지 도 7에 나타낸 박막 트랜지스터는, 오프 전류를 저감함과 동시에, 온 전류 및 전계 효과 이동도를 높이는 것이 가능하다. 또한, 채널 형성 영역을 미결정 반도체층으로 형성되기 때문에, 열화가 적고, 전기 특성의 신뢰성이 높다. 또한, 온 전류가 높기 때문에, 아몰퍼스 실리콘을 채널 형성 영역에 이용한 박막 트랜지스터와 비교하여, 채널 형성 영역의 면적, 즉 박막 트랜지스터의 점유 면적을 저감하는 것이 가능하고, 박막 트랜지스터의 고집적화가 가능하다.
(실시형태 2)
본 실시형태에서는, 실시형태 1에 나타낸 박막 트랜지스터의 제작 방법에 대하여 도 12 내지 도 14를 참조하여 설명한다.
여기에서는, 동일한 기판 위에 형성하는 박막 트랜지스터를 모두 같은 도전성으로 통일하면, 공정수를 억제할 수 있어 바람직하다. 따라서, 본 실시형태에서는, n형의 박막 트랜지스터의 제작 방법에 대하여 설명한다.
먼저, 도 1에 나타낸 박막 트랜지스터의 제작 공정을 이하에 나타낸다.
도 12(A)에 나타낸 바와 같이, 기판(101) 위에 게이트 전극(103)을 형성한다. 다음에, 게이트 전극(103)을 덮는 게이트 절연층(105)을 형성한 후에, 제 1 반도체층(106)을 형성한다.
게이트 전극(103)은, 기판(101) 위에, 스퍼터링법 또는 진공 증착법을 이용하여 실시형태 1에 나타낸 재료에 의해 도전층을 형성하고, 이 도전층 위에 포토리소그래피법 또는 잉크젯법 등에 의해 마스크를 형성하고, 이 마스크를 이용하여 도전층을 에칭하여 형성할 수 있다. 또한, 은, 금 또는 구리 등의 도전성 나노 페이스트를 잉크젯법에 의해 기판 위에 토출하고, 소성함으로써 형성할 수도 있다. 여기에서는, 기판(101) 위에 도전층을 형성하고, 제 1 포토리소그래피 공정으로 형성한 레지스트 마스크에 의해 에칭하여, 게이트 전극(103)을 형성한다.
또한, 포토리소그래피 공정에서는, 레지스트를 기판 전면에 도포해도 좋지만, 레지스트 마스크를 형성하는 영역에 인쇄법에 의해 레지스트를 인쇄한 후, 노광함으로서, 레지스트를 절약하는 것이 가능하고, 비용 삭감이 가능하다. 또한, 노광기를 이용하여 레지스트를 노광하는 대신에, 레이저 빔 직묘 장치에 의해 레지스트를 노광해도 좋다.
또한, 게이트 전극(103)의 측면은 테이퍼 형상으로 함으로써, 게이트 전극(103) 위에 형성하는 반도체층 및 배선층의, 단차의 개소에서의 배선이 절단되는 것을 저감할 수 있다. 게이트 전극(103)의 측면을 테이퍼 형상으로 하기 위해서는, 레지스트 마스크를 후퇴시키면서 에칭을 행하면 좋다.
또한, 게이트 전극(103)을 형성하는 공정으로 게이트 배선(주사선) 및 용량 배선도 동시에 형성할 수 있다. 또한, 주사선은 화소를 선택하는 배선을 말하고, 용량 배선은 화소의 용량 소자의 한쪽의 전극에 접속된 배선을 말한다. 단, 이것에 한정되는 것은 아니고, 게이트 배선 및 용량 배선의 한쪽 또는 쌍방과, 게이트 전극(103)과는 별도의 공정으로 형성해도 좋다.
게이트 절연층(105)은 CVD법 또는 스퍼터링법 등을 이용하여, 실시형태 1에 나타낸 재료를 이용하여 형성할 수 있다. 게이트 절연층(105)의 CVD법에 의한 형성 공정에서 글로우 방전 플라즈마의 생성은, 3 MHz에서 30 MHz, 대표적으로는 13.56 MHz, 27.12 MHz의 고주파 전력, 또는 30 MHz보다 크고 300 MHz 정도까지의 VHF대의 고주파 전력, 대표적으로는 60 MHz를 인가함으로서 행해진다. 또한, 게이트 절연층(105)은 고주파수(1 GHz 이상)의 마이크로파 플라즈마 CVD 장치를 이용하여 형성해도 좋다. 마이크로파 플라즈마 CVD 장치를 이용하여 게이트 절연층(105)을 형성하면, 게이트 전극과, 드레인 전극 및 소스 전극 사이의 내압을 향상시킬 수 있기 때문에, 신뢰성이 높은 박막 트랜지스터를 얻을 수 있다.
또한, 게이트 절연층(105)으로서 유기 실란 가스를 이용한 CVD법에 의해 산화실리콘층을 형성함으로써, 후에 형성하는 제 1 반도체층의 결정성을 높이는 것이 가능하기 때문에, 박막 트랜지스터의 온 전류 및 전계 효과 이동도를 높일 수 있다. 유기 실란 가스로서는, 규산에틸(TEOS：화학식 Si(OC2H5)4), 테트라메틸실란(TMS：화학식 Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 이용할 수 있다.
제 1 반도체층(106)으로서는, 미결정 반도체층, 대표적으로는, 미결정 실리콘층, 미결정 실리콘 게르마늄층, 미결정 게르마늄층 등을 이용하여 형성한다. 제 1 반도체층(106)의 두께는, 두께 3∼10 nm, 바람직하게는 3∼5 nm로 얇게 함으로써, 후에 형성되는 제 2 반도체층에 있어서, 복수의 뿔 형상의 돌기(볼록부)로 형성되는 미결정 반도체 영역의 길이를 제어하여, 박막 트랜지스터의 온 전류 및 오프 전류를 제어할 수 있다.
제 1 반도체층(106)은 플라즈마 CVD 장치의 반응실 내에 있어서, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체와, 수소를 혼합하여, 글로우 방전 플라즈마에 의해 형성한다. 또는, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체와, 수소와, 헬륨, 네온, 아르곤, 크립톤, 크세논 등의 희가스를 혼합하여, 글로우 방전 플라즈마에 의해 형성한다. 실리콘 또는 게르마늄을 포함하는 퇴적성 기체의 유량에 대하여, 수소의 유량을 10∼2000배, 바람직하게는 10∼200배로 희석하여, 미결정 실리콘, 미결정 실리콘 게르마늄, 미결정 게르마늄 등을 형성한다.
실리콘 또는 게르마늄을 포함하는 퇴적성 기체의 대표예로서는, SiH4, Si2H6, GeH4, Ge2H6 등이 있다.
제 1 반도체층(106)의 원료 가스로서, 헬륨, 아르곤, 네온, 크립톤, 크세논 등의 희가스를 이용함으로써, 제 1 반도체층(106)의 성막 속도가 높아진다. 또한, 성막 속도가 높아짐으로써, 제 1 반도체층(106)에 혼입되는 불순물량이 저감하기 때문에, 제 1 반도체층(106)의 결정성을 높일 수 있다. 따라서, 박막 트랜지스터의 온 전류 및 전계 효과 이동도가 높아짐과 동시에, 박막 트랜지스터의 생산성을 높일 수 있다.
제 1 반도체층(106)을 형성할 때의 글로우 방전 플라즈마의 생성은 3 MHz에서 30 MHz, 대표적으로는 13.56 MHz, 27.12 MHz의 HF대의 고주파 전력, 또는 30 MHz보다 크고 300 MHz 정도까지의 VHF대의 고주파 전력, 대표적으로는, 60 MHz를 인가함으로써 행해진다. 또한, 1 GHz 이상의 마이크로파의 고주파 전력을 인가함으로써 행해진다. 또한, VHF대나 마이크로파의 고주파 전력을 이용함으로써, 성막 속도를 높이는 것이 가능하다. 또한, HF대의 고주파 전력과 VHF대의 고주파 전력을 중첩시킴으로써, 대면적 기판에 있어서도 플라즈마의 편차를 저감하여, 균일성을 높일 수 있음과 동시에, 성막 속도를 높일 수 있다.
또한, 제 1 반도체층(106)을 형성하기 전에, CVD 장치의 처리실 내의 기체를 배기하면서, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체를 도입하여, 처리실 내의 불순물 원소를 제거함으로써, 후에 형성되는 박막 트랜지스터의 게이트 절연층(105) 및 제 1 반도체층(106)에서의 불순물량을 저감하는 것이 가능하고, 박막 트랜지스터의 전기 특성을 향상시킬 수 있다.
다음에, 도 12(B)에 나타낸 바와 같이, 제 1 반도체층(106) 위에 제 2 반도체층(107)을 퇴적하고, 혼합층(107b) 및 비정질 반도체를 포함하는 층(107c)을 형성한다. 다음에, 제 2 반도체층(107) 위에, 불순물 반도체층(109), 및 도전층(111)을 형성한다. 다음에, 도전층(111) 위에 제 2 레지스트 마스크(113)를 형성한다.
제 1 반도체층(106)(미결정 반도체층)을 종(種) 결정으로 하여, 부분적으로 결정 성장시키는 조건에서, 혼합층(107b) 및 비정질 반도체를 포함하는 층(107c)을 형성한다.
제 2 반도체층(107)은 플라즈마 CVD 장치의 처리실 내에 있어서, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체와, 수소와, 질소를 포함하는 기체를 혼합하여, 글로우 방전 플라즈마에 의해 형성한다. 질소를 포함하는 기체로서는 암모니아, 질소, 불화질소, 염화질소, 클로로아민, 플루오로아민 등이 있다.
이 때, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체와 수소와의 유량비는, 제 1 반도체층(106)과 마찬가지로 미결정 반도체층을 형성하는 조건을 이용하여, 원료 가스에 질소를 포함하는 기체를 이용함으로써, 제 1 반도체층(106)의 퇴적 조건보다 결정 성장을 저감하는 조건으로 할 수 있다. 이 결과, 제 2 반도체층(107)에 있어서, 혼합층(107b), 및 결함이 적고, 가전자대의 밴드단에서의 준위의 테일의 기울기가 급준한 질서성이 높은 반도체층으로 형성되는 비정질 반도체를 포함하는 층(107c)을 형성할 수 있다.
여기에서는, 제 2 반도체층(107)을 형성하는 조건의 대표예는, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체의 유량에 대한 수소의 유량이 10∼2000배, 바람직하게는 10∼200배이다. 또한, 통상의 비정질 반도체층을 형성하는 조건의 대표예는, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체의 유량에 대한 수소의 유량은 0∼5배이다.
또한, 제 2 반도체층(107)의 원료 가스에, 헬륨, 네온, 아르곤, 크립톤, 크세논 등의 희가스를 도입함으로써, 성막 속도를 높일 수 있다.
또한, 제 2 반도체층(107)의 원료 가스에, 헬륨, 네온, 아르곤, 크립톤, 크세논 등의 희가스를 도입하는 경우는, 제 2 반도체층(107)의 결정성이 상승하게 되어, 박막 트랜지스터의 오프 전류가 높아지기 때문에, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체와, 수소와, 질소를 포함하는 기체와의 혼합비를 제어하는 것이 바람직하다. 대표적으로는, 비정질성을 높이는 조건인 수소에 대한 실리콘 또는 게르마늄을 포함하는 퇴적성 기체를 늘리는 조건으로 함으로써, 혼합층(107b), 및 비정질 반도체를 포함하는 층(107c)의 결정성과 비정질성을 제어하는 것이 가능하다.
제 2 반도체층(107)의 퇴적 초기에는, 원료 가스에 질소를 포함하는 기체가 포함되기 때문에, 부분적으로 결정 성장이 억제되어, 뿔 형상의 미결정 반도체 영역이 성장함과 동시에, 비정질 반도체 영역이 형성된다. 또한, 뿔 형상의 미결정 반도체 영역의 결정 성장이 정지하여, 비정질 반도체를 포함하는 층이 형성된다. 또한, 뿔 형상의 미결정 반도체 영역이 성장하기 전에, 제 1 반도체층(106)을 종 결정으로 하여, 제 1 반도체층(106) 위의 전체에 미결정 반도체층이 퇴적되는 경우도 있다.
이것으로부터, 도 1에 나타낸 미결정 반도체층(115a)은 도 12(A)에 나타낸 제 1 반도체층(106)에 상당한다.
또한, 도 1에 나타낸 혼합층(115b)은 도 12(B)에 나타낸 제 2 반도체층(107)의 혼합층(107b)에 상당한다.
또한, 도 1에 나타낸 비정질 반도체를 포함하는 층(129c)은 도 12(B)에 나타낸 제 2 반도체층(107)의 비정질 반도체를 포함하는 층(107c)에 상당한다.
불순물 반도체층(109)은 플라즈마 CVD 장치의 반응실 내에 있어서, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체와, 수소와, 포스핀(수소 희석 또는 실란 희석)을 혼합하여, 글로우 방전 플라즈마에 의해 형성한다. 실리콘 또는 게르마늄을 포함하는 퇴적성 기체를 수소로 희석하고, 인이 첨가된 아몰퍼스 실리콘, 또는 인이 첨가된 미결정 실리콘을 형성한다. 또한, p형의 박막 트랜지스터를 제작하는 경우는, 불순물 반도체층(109)으로서, 포스핀 대신에 디보란을 이용하고, 글로우 방전 플라즈마에 의해 형성하면 좋다.
도전층(111)은 도 1에 나타낸 배선(125)과 같은 재료를 적절히 이용할 수 있다. 도전층(111)은 CVD법, 스퍼터링법 또는 진공 증착법을 이용하여 형성한다. 또한, 도전층(111)은 은,금 또는 구리 등의 도전성 나노 페이스트를 이용하여 스크린 인쇄법 또는 잉크젯법 등을 이용하여 토출하고, 소성함으로써 형성해도 좋다.
제 2 포토리소그래피 공정에 의해 레지스트 마스크(113)를 형성한다. 레지스트 마스크(113)는 두께가 다른 영역을 가진다. 이러한 레지스트 마스크는 다계조 마스크를 이용하여 형성할 수 있다. 다계조 마스크를 이용함으로써, 사용하는 포토마스크의 매수를 저감하여, 제작 공정수를 삭감할 수 있기 때문에 바람직하다. 본 실시형태에 있어서, 제 1 반도체층(106), 제 2 반도체층(107)의 패턴을 형성하는 공정과, 소스 영역과 드레인 영역을 형성하는 공정에서, 다계조 마스크를 이용할 수 있다.
다계조 마스크란, 다단계의 광량으로 노광을 행하는 것이 가능한 마스크이며, 대표적으로는, 노광 영역, 반노광 영역 및 미노광 영역의 3 단계의 광량으로 노광을 행한다. 다계조 마스크를 이용함으로써, 한 번의 노광 및 현상 공정에 의해, 복수(대표적으로는 2종류)의 두께를 가지는 레지스트 마스크를 형성할 수 있다. 따라서, 다계조 마스크를 이용함으로써, 포토마스크의 매수를 삭감할 수 있다.
도 14(A-1) 및 도 14(B-1)는, 대표적인 다계조 마스크의 단면도를 나타낸다. 도 14(A-1)에는 그레이톤 마스크(180)를 나타내고, 도 14(B-1)에는 하프톤 마스크(185)를 나타낸다.
도 14(A-1)에 나타낸 그레이톤 마스크(180)는 투광성을 가지는 기판(181) 위에 차광층에 의해 형성된 차광부(182), 및 차광층의 패턴에 의해 형성된 회절 격자부(183)로 구성되어 있다.
회절 격자부(183)는 노광에 이용하는 광의 해상도 한계 이하의 간격으로 설치된 슬릿, 도트 또는 메쉬 등을 가짐으로써, 광의 투과율을 제어한다. 또한, 회절 격자부(183)에 설치되는 슬릿, 도트 또는 메쉬는 주기적인 것이어도 좋고, 비주기적인 것이어도 좋다.
투광성을 가지는 기판(181)으로서는, 석영 등을 이용할 수 있다. 차광부(182) 및 회절 격자부(183)를 구성하는 차광층은 크롬 또는 산화크롬 등에 의해 형성된다.
그레이톤 마스크(180)에 노광하기 위한 광을 조사한 경우, 도 14(A-2)에 나타낸 바와 같이, 차광부(182)에 중첩하는 영역에 있어서의 투광율은 0%가 되고, 차광부(182) 또는 회절 격자부(183)가 형성되지 않은 영역에서의 투광율은 100%가 된다. 또한, 회절 격자부(183)에서의 투광율은 대략 10∼70%의 범위이며, 회절 격자의 슬릿, 도트 또는 메쉬의 간격 등에 의해 조정 가능하다.
도 14(B-1)에 나타낸 하프톤 마스크(185)는 투광성을 가지는 기판(186) 위에 반투광층에 의해 형성된 반투광부(187), 및 차광층에 의해 형성된 차광부(188)로 구성되어 있다.
반투광부(187)는, MoSiN, MoSi, MoSiO, MoSiON, CrSi 등의 층을 이용하여 형성할 수 있다. 차광부(188)는 그레이톤 마스크의 차광층과 같은 재료를 이용하여 형성하면 좋고, 바람직하게는 크롬 또는 산화크롬 등에 의해 형성된다.
하프톤 마스크(185)에 노광하기 위한 광을 조사한 경우, 도 14(B-2)에 나타낸 바와 같이, 차광부(188)에 중첩하는 영역에서의 투광율은 0%가 되고, 차광부(188) 또는 반투광부(187)가 형성되지 않은 영역에서의 투광율은 100%가 된다. 또한, 반투광부(187)에서의 투광율은 대략 10∼70%의 범위이며, 형성하는 재료의 종류 또는 형성하는 막두께 등에 의해, 조정 가능하다.
다계조 마스크를 이용하여 노광하여 현상을 행함으로써, 두께가 다른 영역을 가지는 레지스트 마스크를 형성할 수 있다.
다음에, 레지스트 마스크(113)를 이용하여, 제 1 반도체층(106), 제 2 반도체층(107), 불순물 반도체층(109), 및 도전층(111)을 에칭한다. 이 공정에 의해, 제 1 반도체층(106), 제 2 반도체층(107), 불순물 반도체층(109) 및 도전층(111)을 소자마다 분리하고, 제 3 반도체층(115), 불순물 반도체층(117), 및 도전층(119)을 형성한다. 또한, 제 3 반도체층(115)은 미결정 반도체층(115a), 혼합층(115b), 및 비정질 반도체를 포함하는 층(115c)을 가진다(도 12(C)를 참조).
다음에, 레지스트 마스크(113)를 후퇴시켜, 분리된 레지스트 마스크(123)를 형성한다. 레지스트 마스크의 후퇴에는, 산소 플라즈마에 의한 애싱을 이용하면 좋다. 여기에서는, 게이트 전극 위에서 분리하도록 레지스트 마스크(113)를 애싱함으로써, 레지스트 마스크(123)를 형성할 수 있다(도 13(A) 참조).
다음에, 레지스트 마스크(123)를 이용하여 도전층(119)을 에칭하고, 소스 전극 및 드레인 전극으로서 기능하는 배선(125)을 형성한다(도 13(B)을 참조). 도전층(119)의 에칭은 웨트 에칭을 이용하는 것이 바람직하다. 웨트 에칭에 의해, 도전층이 등방적으로 에칭된다. 그 결과, 도전층은 레지스트 마스크(123)보다 내측으로 후퇴하여, 배선(125)이 형성된다. 배선(125)은 소스 전극 또는 드레인 전극뿐만 아니라 신호선으로서도 기능한다. 단, 이것에 한정되지 않고, 신호선과 소스 전극 및 드레인 전극과는 별도로 설치해도 좋다.
다음에, 레지스트 마스크(123)를 이용하여, 비정질 반도체를 포함하는 층(115c), 및 불순물 반도체층(117)의 각각 일부를 에칭한다. 여기에서는, 드라이 에칭을 이용한다. 본 공정까지로, 표면에 오목부를 가지는 비정질 반도체를 포함하는 층(129c), 소스 영역 및 드레인 영역으로서 기능하는 불순물 반도체층(127)을 형성한다. 이 후, 레지스트 마스크(123)를 제거한다(도 13(C) 참조).
또한, 여기에서는, 도전층(119)을 웨트 에칭하고, 비정질 반도체를 포함하는 층(115c), 및 불순물 반도체층(117)의 각각 일부를 드라이 에칭했기 때문에, 도전층(119)이 등방적으로 에칭되고, 배선(125)의 측면과 불순물 반도체층(127)의 측면은 일치하지 않고, 배선(125)의 측면의 외측에, 불순물 반도체층(127)의 측면이 형성되는 형상이 된다.
또한, 도전층(119)을 에칭하고, 레지스트 마스크(123)를 제거한 후, 불순물 반도체층(117) 및 비정질 반도체를 포함하는 층(115c)의 일부를 에칭해도 좋다. 이 에칭으로부터, 배선(125)을 이용하여 불순물 반도체층(117)을 에칭하기 때문에, 배선(125) 및 불순물 반도체층(127)의 각각 측면이 대략 일치한다.
다음에, 드라이 에칭을 행하여도 좋다. 드라이 에칭의 조건은 노출하고 있는 비정질 반도체를 포함하는 층(129c)에 대미지를 입히지 않고, 또한 비정질 반도체를 포함하는 층(129c)에 대한 에칭 레이트가 낮은 조건을 이용한다. 즉, 노출하고 있는 비정질 반도체를 포함하는 층(129c) 표면에 거의 대미지를 주지 않고, 또한 노출하고 있는 비정질 반도체를 포함하는 층(129c)의 두께가 거의 감소하지 않는 조건을 이용한다. 에칭 가스로서는, Cl2로 대표되는 염소계 가스, CF4, 또는 N2 등을 이용한다. 또한, 에칭 방법에 대해서는 특별히 한정되는 것은 아니고, 유도 결합형 플라즈마(ICP：Inductively Coupled Plasma) 방식, 용량 결합형 플라즈마(CCP：Capacitively Coupled Plasma) 방식, 전자 사이클로트론 공명 플라즈마(ECR：Electron Cyclotron Resonance) 방식, 반응성 이온 에칭(RIE：Reactive Ion Etching) 방식 등을 이용할 수 있다.
다음에, 비정질 반도체를 포함하는 층(129c)의 표면을 플라즈마 처리, 대표적으로는 물 플라즈마 처리, 암모니아 플라즈마 처리, 질소 플라즈마 처리 등을 행하여도 좋다.
물 플라즈마 처리는, 수증기(H2O 증기)로 대표되는 물을 주성분으로 하는 가스를 반응 공간에 도입하고, 플라즈마를 생성하여 행할 수 있다.
상기한 바와 같이, 불순물 반도체층(127)을 형성한 후에, 비정질 반도체를 포함하는 층(129c)에 대미지를 주지 않는 조건에서 드라이 에칭을 더 행함으로써, 노출한 비정질 반도체를 포함하는 층(129c) 위에 존재하는 잔사(殘渣) 등의 불순물을 제거할 수 있다. 또한, 드라이 에칭에 이어 물 플라즈마 처리를 행함으로써, 레지스트 마스크의 잔사를 제거할 수 있다. 또한, 플라즈마 처리를 행함으로써, 소스 영역과 드레인 영역 사이의 절연을 확실하게 할 수 있어, 완성하는 박막 트랜지스터의 오프 전류를 저감하고, 전기적 특성의 편차를 저감할 수 있다.
이상의 공정에 의해, 적은 마스크수로 채널 형성 영역이 미결정 반도체층으로 형성되는 박막 트랜지스터를 제작할 수 있다. 또한, 오프 전류가 낮고, 온 전류 및 전계 효과 이동도가 높은 박막 트랜지스터를 생산성 높게 제작할 수 있다.
(실시형태 3)
본 실시형태에서는, 실시형태 2와는 다른 박막 트랜지스터의 제작 방법에 대하여, 도 12, 도 15 및 도 16을 이용하여 나타낸다.
실시형태 2와 마찬가지로, 기판(101) 위에 게이트 전극(103)을 형성한다. 다음에, 게이트 전극(103)을 덮는 게이트 절연층(105), 제 1 반도체층(106)을 형성한다(도 12(A) 참조). 다음에, 실시형태 2와 마찬가지로, 제 1 반도체층(106)으로부터 결정 성장시켜, 제 2 반도체층(107)(혼합층(107b), 비정질 반도체를 포함하는 층(107c))을 형성한다. 다음에, 제 2 반도체층(107) 위에 불순물 반도체층(109)을 형성한다. 그 후, 불순물 반도체층(109) 위에 레지스트 마스크(도시하지 않음)를 형성한다(도 15(A)를 참조).
다음에, 레지스트 마스크를 이용하여, 제 2 반도체층(107) 및 불순물 반도체층(109)을 에칭한다. 이 공정에 의해, 제 2 반도체층(107) 및 불순물 반도체층(109)을 소자마다 분리하여, 제 2 반도체층(115)(미결정 반도체층(115a), 혼합층(115b), 비정질 반도체를 포함하는 층(115c)), 및 불순물 반도체층(117)을 형성한다(도 15(B)를 참조).
다음에, 게이트 절연층(105), 제 2 반도체층(115), 및 불순물 반도체층(117) 위에 도전층(111)을 형성한다(도 15(C) 참조).
다음에, 도전층(111) 위에 레지스트 마스크(도시하지 않음)를 형성하고, 이 레지스트 마스크를 이용하여 도전층(111)을 에칭하여, 소스 전극 및 드레인 전극으로서 기능하는 배선(133)을 형성한다(도 16(A) 참조).
다음에, 불순물 반도체층(117)을 에칭하여, 소스 영역 및 드레인 영역으로서 기능하는 불순물 반도체층(127)을 형성한다. 또한, 비정질 반도체를 포함하는 층(115c)을 에칭하여, 오목부를 가지는 비정질 반도체를 포함하는 층(129c)를 형성한다(도 16(B) 참조).
이상의 공정에 의해, 박막 트랜지스터를 제작할 수 있다.
또한, 배선(133)을 형성한 후, 레지스트 마스크를 제거하지 않고 불순물 반도체층(117)과 비정질 반도체를 포함하는 층(115c)의 일부를 에칭했지만, 이 레지스트 마스크를 제거한 후, 불순물 반도체층(117) 및 비정질 반도체를 포함하는 층(115c)의 일부를 에칭해도 좋다. 이 에칭에 의해, 배선(133)을 마스크로 하여 불순물 반도체층(117)을 에칭하기 때문에, 배선(133) 및 불순물 반도체층(127)의 각각 측면이 대략 일치한다.
다음에, 레지스트 마스크를 제거한 후, 드라이 에칭을 행하면 좋다. 드라이 에칭의 조건은 노출되는 비정질 반도체를 포함하는 층(129c)에 대미지를 입히지 않고, 또한 비정질 반도체를 포함하는 층(129c)에 대한 에칭 레이트가 낮은 조건을 이용한다. 즉, 노출되고 있는 비정질 반도체를 포함하는 층(129c) 표면에 거의 대미지를 주지 않고, 또한 노출되고 있는 비정질 반도체를 포함하는 층(129c)의 두께가 거의 감소하지 않는 조건을 이용한다.
다음에, 비정질 반도체를 포함하는 층(129c)의 표면에 물 플라즈마, 암모니아 플라즈마, 질소 플라즈마 등을 조사해도 좋다.
물 플라즈마 처리는, 수증기(H2O 증기)로 대표되는, 물을 주성분으로 하는 가스를 반응 공간에 도입하고, 플라즈마를 생성하여, 행할 수 있다.
상기한 바와 같이, 비정질 반도체를 포함하는 층(129c)을 형성한 후에, 비정질 반도체를 포함하는 층(129c)에 대미지를 주지 않는 조건에서 드라이 에칭을 더 행함으로써, 비정질 반도체를 포함하는 층(129c) 위에 존재하는 잔사 등의 불순물을 제거할 수 있다. 또한, 드라이 에칭에 이어 물 플라즈마 처리를 행함으로써, 레지스트 마스크의 잔사를 제거할 수 있다. 플라즈마 처리를 행함으로써, 소스 영역과 드레인 영역과의 사이의 절연을 확실하게 할 수 있어, 박막 트랜지스터의 오프 전류를 저감하고, 전기적 특성의 편차를 저감할 수 있다.
이상의 공정에 의해, 채널 형성 영역이 미결정 반도체층에서 형성되는 박막 트랜지스터를 제작할 수 있다. 또한, 오프 전류가 낮고, 온 전류 및 전계 효과 이동도가 높은 박막 트랜지스터를 생산성 높게 제작할 수 있다.
(실시형태 4)
본 실시형태에서는, 실시형태 2 및 실시형태 3에 적용할 수 있는 게이트 절연층으로부터 불순물 반도체층의 형성 공정에 대하여, 도 17에 나타낸 타임 차트를 참조하여 이하에 설명한다. 또한, 게이트 절연층은 질화실리콘층 위에 산화질화실리콘층을 적층하여 형성한다.
먼저, 게이트 전극(103)이 형성된 기판(101)을 CVD 장치의 처리실 내에서 가열하면서, 질화실리콘의 퇴적에 이용하는 재료 가스를 처리실 내에 도입한다(도 17의 예비 처리(201)). 여기에서는, 일례로서, SiH4의 유량을 40 sccm, H2의 유량을 500 sccm, N2의 유량을 550 sccm, NH3의 유량을 140 sccm으로 하여, 재료 가스를 도입하여 안정시키고, 처리실 내의 압력을 100 Pa, 기판의 온도를 280℃로 하고, 370 W의 출력에 의해 플라즈마 방전을 행함으로써, 약 110 nm의 질화실리콘층을 형성한다. 그 후, SiH4의 공급만을 정지하고 몇초(여기에서는, 5초) 후에 플라즈마의 방전을 정지시킨다(도 17의 SiN 형성(203)). 이것은, 처리실 내에 SiH4가 존재하는 상태에서 플라즈마의 방전을 정지시키면, 실리콘을 주성분으로 하는 입상물 또는 분상물이 형성되어, 수율을 저하시키는 원인이 되기 때문이다.
다음에, 질화실리콘층의 퇴적에 이용한 재료 가스를 배기하고, 산화질화실리콘층의 퇴적에 이용하는 재료 가스를 처리실 내에 도입한다(도 17의 가스 치환(205)). 여기에서는, 일례로서 SiH4의 유량을 30 sccm, N2O의 유량을 1200 sccm으로 하고, 재료 가스를 도입하여 안정시키고, 처리실 내의 압력을 40 Pa, 기판의 온도를 280℃로 하여 50 W의 출력에 의해 플라즈마 방전을 행함으로써, 약 110 nm의 산화질화실리콘층을 형성한다. 그 후, 질화실리콘층과 마찬가지로, SiH4의 공급만을 정지하고, 그 몇초(여기에서는, 5초) 후에 플라즈마의 방전을 정지시킨다(도 17의 SiON 형성(207)).
상기의 공정에 의해, 게이트 절연층(105)을 형성할 수 있다. 게이트 절연층(105)의 형성 후, 기판(101)을 처리실로부터 반출한다(도 17의 언로드(225)).
기판(101)을 처리실로부터 반출한 후, 처리실에, 예를 들면 NF3 가스를 도입하여, 처리실 내를 클리닝한다(도 17의 클리닝 처리(227)). 그 후, 처리실에 비정질 실리콘층을 형성하는 처리를 행한다(도 17의 프리코트 처리(229)). 이 처리에 의해, 처리실의 내벽에 비정질 실리콘층이 형성된다. 그 후, 기판(101)을 처리실 내에 반입한다(도 17의 로드(231)).
다음에, 제 1 반도체층(106)의 퇴적에 이용하는 재료 가스를 처리실 내에 도입한다(도 17의 가스 치환(209)). 다음에, 게이트 절연층(105) 위에 제 1 반도체층(106)을 형성한다. 여기에서는, 일례로서, SiH4의 유량을 10 sccm, H2의 유량을 1500 sccm, Ar의 유량을 1500 sccm으로 하고, 재료 가스를 도입하여 안정시키고, 처리실 내의 압력을 280 Pa, 기판의 온도를 280℃로 하고, 50 W의 출력에 의해 플라즈마 방전을 행함으로써, 제 1 반도체층(106)으로서, 약 5 nm의 미결정 실리콘층을 형성할 수 있다. 그 후, 상기한 질화실리콘층 등의 형성과 마찬가지로, SiH4의 공급만을 정지하고, 그 몇초(여기에서는, 5초) 후에 플라즈마의 방전을 정지시킨다(도 17의 제 1 반도체층 형성(211)).
다음에, 제 1 반도체층(106)의 표면에 질소를 공급한다. 여기에서는, 제 1 반도체층(106)의 표면을 암모니아에 노출함으로써 질소를 공급한다(여기에서는, 플래시 처리라고 함)(도 17의 플래시 처리(213)). 또한, 암모니아에는 수소를 포함시켜도 좋다. 또는, 암모니아 대신에 질소 가스를 처리실에 도입해도 좋다. 또는, 암모니아와 질소 가스를 처리실에 도입해도 좋다. 여기에서는, 일례로서 처리실 내의 압력은 대략 20 Pa∼30 Pa, 기판의 온도는 280℃로 하고, 처리 시간은 60초간으로 한다. 또한, 본 공정의 처리에서는 기판(101)을 단지 암모니아에 노출할 뿐이지만, 플라즈마 처리를 행하여도 좋다. 그 후, 이들 가스를 배기하고, 제 2 반도체층(107)의 퇴적에 이용하는 가스를 도입한다(도 17의 가스 치환(215)).
다음에, 제 2 반도체층(107)을 형성한다. 여기에서는, 일례로서 SiH4의 유량을 30 sccm, H2의 유량을 1500 sccm으로 하고 재료 가스를 도입하여 안정시키고, 처리실 내의 압력을 280 Pa, 기판의 온도를 280℃로 하고, RF 전원 주파수 13.56 MHz, RF 전원의 전력 50 W의 출력에 의해 플라즈마 방전을 행함으로써, 약 150 nm의 제 2 반도체층(107)을 형성할 수 있다.
제 2 반도체층(107)의 형성 공정에 있어서, 플래시 처리에 의해 처리실 내에 도입된 암모니아가 플라즈마 방전에 의해 분해되고, 제 2 반도체층(107)의 퇴적 중에 암모니아로부터 분해된 질소가 얻어지고, 질소를 포함하는 혼합층 및 비정질 반도체를 포함하는 층이 형성된다. 또한, 암모니아가 분해되고 NH기 또는 NH2기가 형성됨으로써, 제 2 반도체층(107)이 퇴적될 때에, 댕글링 본드를 NH기로 가교할 수 있다. 또는, 댕글링 본드를 NH2기로 종단할 수 있다. 또한, 처리실에 질소를 가지는 가스로서, 질소 가스를 도입한 경우는 플라즈마 방전에 의해, 이 질소 가스와 제 2 반도체층(107)의 원료 가스인 수소 가스가 반응하여, NH기 또는 NH2기를 생성한다. 또한, 이 NH기가 제 2 반도체층(107)의 다른 댕글링 본드를 가교한다. 또는, 이 NH2기가 제 2 반도체층(107)의 다른 댕글링 본드를 종단하여, 결함 준위가 소실된다.
그 후, 상기한 질화실리콘층 등의 형성과 마찬가지로, SiH4의 공급만을 정지하고, 그 몇초(여기에서는, 5초) 후에 플라즈마의 방전을 정지시킨다(도 17의 제 2 반도체층 형성(217)). 그 후, 이들 가스를 배기하여, 불순물 반도체층(109)의 퇴적에 이용하는 가스를 도입한다(도 17의 가스 치환(219)).
이와 같은 방법에 의해 형성한 제 2 반도체층(107)에 있어서, 2차 이온 질량 분석법에 의해 계측되는 질소 농도는 실시형태 1에 나타낸 바와 같이, 제 2 반도체층(107)의 퇴적 초기에는 질소가 미결정 반도체 영역의 계면에 편석한다. 이 후, 비정질 반도체를 포함하는 층에 질소가 포함된다. 그러나, 제 2 반도체층(107)이 퇴적됨에 따라, CVD 장치의 처리실의 질소량이 저감된다. 따라서, 혼합층(107b)에서 질소의 피크 농도를 가진 후, 비정질 반도체를 포함하는 층(107c)에서, 퇴적 방향에 따라 질소 농도가 감소한다.
또한, 도 17의 파선(235a)으로 나타낸 바와 같이, 제 2 반도체층 형성(217)에 있어서, 암모니아를 처리실 내에 흘려도 좋다. 또는, 암모니아 대신에, 도 17의 파선(235b)에 나타낸 바와 같이, 질소 가스를 흘려도 좋다. 또는, 암모니아 및 질소 가스를 흘려도 좋다. 또는, 암모니아 및 질소 대신에, 불화질소, 염화질소, 클로로아민, 플루오로아민 등을 흘려도 좋다. 이 결과, 제 2 반도체층(107)의 질소 농도가 높아지고, 제 2 반도체층(107)에 포함되는 댕글링 본드가 가교되어, 결함 준위가 저감된다. 또는, 댕글링 본드가 종단되어 결함 준위가 저감된다.
이와 같은 방법에 의해 형성한 제 2 반도체층(107)에 있어서, 2차 이온 질량 분석법에 의해 계측되는 질소 농도는, 혼합층(107b)에서 피크 농도(극대값)를 가지고, 비정질 반도체를 포함하는 층(107c)의 퇴적 방향에 대하여 일정한 농도가 된다.
또한, 제 2 반도체층 형성(217)에 있어서, 파선(236)으로 나타낸 바와 같이, 원료 가스로서 희가스를 이용해도 좋다. 이 결과, 제 2 반도체층(107)의 성장 속도를 빨리 하는 것이 가능하다.
다음에, 제 2 반도체층(107) 위의 전면에 불순물 반도체층(109)을 형성한다. 불순물 반도체층(109)은 후의 공정에서 패턴 형성되어 소스 영역 및 드레인 영역으로서 기능하는 불순물 반도체층(127)이 되는 것이다. 먼저, 불순물 반도체층(109)의 퇴적에 이용하는 재료 가스를 처리실 내에 도입한다. 여기에서는, 일례로서 SiH4의 유량을 100 sccm, PH3를 H2에 의해 0.5 vol%까지 희석한 혼합 가스의 유량을 170 sccm으로 하여 재료 가스를 도입하여 안정시킨다. 처리실 내의 압력을 280 Pa, 기판의 온도를 280℃로 하고, 60 W의 출력에 의해 플라즈마 방전을 행함으로써, 약 50 nm의 인을 포함하는 아몰퍼스 실리콘층을 형성할 수 있다. 그 후, 상기한 질화실리콘층 등의 형성과 마찬가지로, SiH4의 공급만을 정지하고, 그 몇초(여기에서는, 5초) 후에 플라즈마의 방전을 정지시킨다(도 17의 불순물 반도체층 형성(221)). 그 후, 이들 가스를 배기한다(도 17의 배기(223)).
이상 설명한 바와 같이, 불순물 반도체층(109)까지를 형성할 수 있다.
이상의 공정에 의해, 질소를 가지는 미결정 반도체 영역, 및 질소를 가지는 비정질 반도체 영역을 형성할 수 있다. 즉, 뿔 형상의 미결정 반도체 영역과, 결함이 적고, 가전자대의 밴드단에서의 준위의 테일의 기울기가 급준한 질서성이 높은 반도체를 제작할 수 있다. 이 결과, 온 전류 및 전계 효과 이동도가 높고, 오프 전류가 낮은 박막 트랜지스터를 제작할 수 있다.
(실시형태 5)
본 실시형태에서는, 실시형태 2 및 실시형태 3에 적용할 수 있는 게이트 절연층으로부터 불순물 반도체층의 형성 공정에 대하여 설명한다.
본 실시형태에서는, 제 2 반도체층(107)의 형성 전에 처리실 내를 클리닝하고, 그 후 체임버 내벽을 질화실리콘층으로 덮음으로써, 제 2 반도체층(107)에 질소를 포함시키고, 질소 농도를 제어한다. 게이트 절연층(105)의 형성 방법은 실시형태 4와 마찬가지이므로, 여기에서는, 제 1 반도체층(106)으로부터 불순물 반도체층(109)의 형성까지에 대하여, 도 18을 참조하여 이하에 설명한다.
게이트 절연층(105) 위의 전면에 제 1 반도체층(106)을 형성한다. 먼저, 제 1 반도체층(106)의 퇴적에 이용하는 재료 가스를 처리실 내에 도입한다. 여기에서는, 일례로서 실시형태 2와 같은 방법에 의해, 제 1 반도체층(106)으로서 약 5 nm의 미결정 실리콘층을 형성한다. 그 후, 플라즈마의 방전을 정지시킨다(도 18의 제 1 반도체층 형성(211)). 그 후, 기판(101)을 처리실로부터 반출한다(도 18의 언로드(225)).
기판(101)을 처리실로부터 반출한 후, 처리실에, 예를 들면 NF3 가스를 도입하고, 처리실 내를 클리닝한다(도 18의 클리닝 처리(227)). 그 후, 처리실 내에 질화실리콘층을 형성하는 처리를 행한다(도 18의 프리코트 처리(233)). 질화실리콘층으로서는, 실시형태 2의 게이트 절연층으로 형성한 질화실리콘층과 같은 조건을 이용한다. 이 처리에 의해, 처리실의 내벽에 질화실리콘층이 형성된다. 그 후, 기판(101)을 처리실 내에 반입한다(도 18의 로드(231)).
또한, 클리닝 처리(227)는 행하지 않아도 좋다. 이 결과, 스루풋을 향상시킬 수 있다.
다음에, 제 2 반도체층(107)의 퇴적에 이용하는 재료 가스를 처리실 내에 도입한다(도 18의 가스 치환(215)). 다음에, 제 2 반도체층(107)을 형성한다. 여기에서는, 실시형태 2와 마찬가지로, 두께 150 nm의 제 2 반도체층(107)을 형성한다. 그 후, 플라즈마의 방전을 정지시킨다(도 18의 제 2 반도체층 형성(217)).
제 2 반도체층(107)의 형성 공정에 있어서, 처리실 내에 형성된 질화실리콘층이 플라즈마에 노출되면, 질소가 해리하여, 제 2 반도체층(107)의 퇴적 중에 이 질소가 얻어지고, 질소를 포함하는 혼합층 및 비정질 반도체를 포함하는 층이 형성된다. 또한, 질화실리콘층이 플라즈마에 노출되어 NH기 또는 NH2기가 형성됨으로써, 제 2 반도체층(107)이 퇴적될 때, 댕글링 본드를 NH기로 가교할 수 있다. 또는, 댕글링 본드를 NH2기로 종단할 수 있다.
이와 같은 방법에 의해 형성한 제 2 반도체층(107)에 있어서, 2차 이온 질량 분석법에 의해 계측되는 질소 농도는, 실시형태 1에 나타낸 바와 같이, 제 2 반도체층(107)의 퇴적 초기에는 질소가 미결정 반도체 영역의 계면에 편석한다. 이 후, 비정질 반도체를 포함하는 층에 질소가 포함된다. 그러나, 제 2 반도체층(107)이 퇴적됨에 따라, CVD 장치의 처리실의 질소량이 저감한다. 이 때문에, 혼합층(107b)에서 질소의 피크 농도를 가진 후, 비정질 반도체를 포함하는 층(107c)에 있어서, 퇴적 방향에 따라 질소 농도가 감소한다.
또한, 도 18의 파선(237a)으로 나타낸 바와 같이, 제 2 반도체층 형성(217)에 있어서, 암모니아를 처리실 내에 흘려도 좋다. 또는, 암모니아 대신에 파선(237b)으로 나타낸 바와 같이 질소 가스를 흘려도 좋다. 또는, 암모니아 및 질소 가스를 흘려도 좋다. 또는, 암모니아 및 질소 대신, 불화질소, 염화질소, 클로로아민, 플루오로아민 등을 흘려도 좋다. 이 결과, 제 2 반도체층(107)의 질소 농도가 높아지고, 제 2 반도체층(107)의 댕글링 본드가 가교되어, 결함 준위가 저감한다. 또는, 제 2 반도체층(107)의 댕글링 본드가 종단되어, 결함 준위가 저감한다.
이와 같은 방법에 의해 형성한 제 2 반도체층(107)에 있어서, 2차 이온 질량 분석법에 의해 계측되는 질소 농도는 혼합층(107b)에서 피크 농도(극대값)를 가지고, 비정질 반도체를 포함하는 층(107c)의 퇴적 방향에 대하여 일정한 농도가 된다.
또한, 제 2 반도체층 형성(217)에 있어서, 파선(238)으로 나타낸 바와 같이, 원료 가스로서 희가스를 이용해도 좋다. 이 결과, 제 2 반도체층(107)의 성장 속도를 빨리 하는 것이 가능하다.
그 후, 이들 가스를 배기하여, 불순물 반도체층(109)의 퇴적에 이용하는 가스를 도입한다(도 18의 가스 치환(219)). 또한, 실시형태 1과 마찬가지로, 불순물 반도체층(109)을 형성한다(도 18의 불순물 반도체층 형성(221)). 그 후, 불순물 반도체층(109)의 원료 가스를 배기한다(도 18의 배기(223)).
이 공정에 있어서, 처리실 내에 프리코트 처리에 있어서 도입된 암모니아가 플라즈마 방전에 의해 해리되고, 플라즈마 중에 질소가 포함된다. 또한, 처리실 내의 내벽에 형성된 질화실리콘층이 플라즈마에 노출됨으로써, 질화실리콘의 일부가 해리되어, 플라즈마 중에 질소가 포함된다. 이 결과, 제 2 반도체층에 질소를 가지게 할 수 있다.
또한, 본 실시형태에 있어서, 제 2 반도체층(107)을 형성하는 처리실에는 질소를 가지는 가스가 공급되고, 또한, NH기 또는 NH2기가 생성된다. 상기한 바와 같이, NH기는 반도체층에 포함되는 댕글링 본드를 가교한다. 또한, NH2기는 반도체층에 포함되는 댕글링 본드를 종단한다. 따라서, 질소를 가지는 가스를 공급한 처리실에 있어서, 제 2 반도체층(107)을 형성함으로써, 댕글링 본드를 가교한 NH기를 가지는 반도체층을 형성할 수 있다. 또는, 댕글링 본드를 종단한 NH2기를 가지는 반도체층을 형성할 수 있다. 또한, 혼합층에 있어서, 질소를 포함하는 미결정 반도체 영역을 형성할 수 있다.
또한, 제 2 반도체층을 형성하기 직전에 처리실의 내벽을 질화실리콘층에 의해 덮음으로써, 질소 농도를 제어하는 것이 가능하고, 제 2 반도체층을 형성할 수 있다.
또한, 처리실의 내벽을 질화실리콘층으로 덮음으로써, 처리실의 내벽을 구성하는 원소 등이 제 2 반도체층(107)에 혼입하는 것도 막을 수 있다.
또한, 상기의 설명에서는, 제 1 반도체층(106)을 형성한 처리실과 같은 처리실에서 제 2 반도체층(107)을 형성했기 때문에, 제 1 반도체층(106)의 형성 후에 클리닝 처리와 프리코트 처리를 행하는 형태에 대하여 설명했지만, 본 실시형태는, 실시형태 2 내지 실시형태 4와 조합하여 실시해도 좋다. 즉, 제 1 반도체층(106)을 퇴적한 후, 처리실 내에 질화실리콘층을 형성하고, 플래시 처리(213)를 더 행하여도 좋다.
이상의 공정에 의해, 질소를 가지는 미결정 반도체 영역, 및 질소를 가지는 비정질 반도체 영역을 형성할 수 있다. 즉, 뿔 형상의 미결정 반도체 영역과, 결함이 적고, 가전자대의 밴드단에서의 준위의 테일의 기울기가 급준한 질서성이 높은 반도체를 제작할 수 있다. 이 결과, 온 전류 및 전계 효과 이동도가 높고, 오프 전류가 낮은 박막 트랜지스터를 제작할 수 있다.
(실시형태 6)
본 실시형태에서는, 실시형태 2 및 실시형태 3에 적용할 수 있는 게이트 절연층으로부터 불순물 반도체층의 형성 공정에 대하여 설명한다.
본 실시형태에서는, 제 2 반도체층(107)의 처리실 내에 퇴적 가스로서 질소를 혼입시킴으로써, 제 2 반도체층(107)의 질소 농도를 제어한다. 게이트 절연층(105)의 형성으로부터 제 1 반도체층(106)의 형성 방법은 실시형태 1과 마찬가지이다. 여기에서는, 제 1 반도체층(106)으로부터 불순물 반도체층(109)의 형성까지에 대하여, 도 19를 참조하여 이하에 설명한다.
게이트 절연층(105) 위의 전면에 제 1 반도체층(106)을 형성한다. 먼저, 제 1 반도체층(106)의 퇴적에 이용하는 재료 가스를 처리실 내에 도입한다. 여기에서는, 일례로서 실시형태 1과 같은 방법에 의해, 제 1 반도체층(106)으로서 약 5 nm의 미결정 실리콘층을 형성한다. 그 후, 플라즈마의 방전을 정지시킨다(도 19의 제 1 반도체층 형성(211)). 그 후, 이들 가스를 배기하고, 제 2 반도체층(107)의 퇴적에 이용하는 가스를 도입한다(도 19의 가스 치환(215)).
다음에, 제 2 반도체층(107)을 형성한다. 여기에서는, 일례로서 SiH4의 유량을 30 sccm, H2의 유량을 1425 sccm, 1000 ppm의 NH3(수소 희석)의 유량을 25 sccm으로 하고 재료 가스를 도입하여 안정시키고, 처리실 내의 압력을 280 Pa, 기판의 온도를 280℃로 하고, RF 전원 주파수 13.56 MHz, RF 전원의 전력 50 W의 출력에 의해 플라즈마 방전을 행하여, 약 150 nm의 제 2 반도체층(107)을 형성한다. 이 공정에 있어서, 암모니아가 플라즈마 방전에 의해 해리되고, 플라즈마 중에 질소가 포함되고, 제 2 반도체층에 질소가 포함된다. 또한, 플라즈마 중에 NH기가 생성되면, 제 2 반도체층이 퇴적될 때, 댕글링 본드를 가교할 수 있다. 또한, 플라즈마 중에 NH2기가 생성되면, 제 2 반도체층이 퇴적될 때, 댕글링 본드를 종단할 수 있다(도 19의 제 2 반도체층 형성(217)).
또한, 처리실에 질소를 가지는 가스로서, 제 2 반도체층 형성(217)에 있어서, 암모니아 대신에 파선(232)으로 나타낸 바와 같이 질소 가스를 흘려도 좋다. 또는, 암모니아 및 질소 가스를 흘려도 좋다. 또는, 암모니아 및 질소 대신에, 불화질소, 염화질소, 클로로아민, 플루오로아민 등을 흘려도 좋다. 이 결과, 제 2 반도체층(107)의 질소 농도가 높아지고, 제 2 반도체층(107)의 댕글링 본드가 가교되어, 결함 준위가 저감한다. 또는, 제 2 반도체층(107)의 댕글링 본드가 종단되어, 결함 준위가 저감한다.
이와 같은 방법에 의해 형성한 제 2 반도체층(107)에 있어서, 2차 이온 질량 분석법에 의해 계측되는 질소 농도는, 혼합층(107b)에서 피크 농도(극대값)를 가지고, 비정질 반도체를 포함하는 층(107c)의 퇴적 방향에 대하여 일정한 농도가 된다.
또한, 제 2 반도체층 형성(217)에 있어서, 파선(234)으로 나타낸 바와 같이, 원료 가스로서 희가스를 이용해도 좋다. 이 결과, 제 2 반도체층(107)의 성장 속도를 빨리 하는 것이 가능하다.
그 후, 이들 가스를 배기하고, 불순물 반도체층(109)의 퇴적에 이용하는 가스를 도입한다(도 19의 가스 치환(219)). 또한, 실시형태 2와 마찬가지로, 불순물 반도체층(109)을 형성한다(도 19의 불순물 반도체층 형성(221)). 그 후, 불순물 반도체층(109)의 원료 가스를 배기한다(도 19의 배기(223)).
이상의 공정에 의해, 질소를 가지는 미결정 반도체 영역, 및 질소를 가지는 비정질 반도체 영역을 형성할 수 있다. 즉, 뿔 형상의 미결정 반도체 영역과, 결함이 적고, 가전자대의 밴드단에서의 준위의 테일의 기울기가 급준한 질서성이 높은 반도체를 제작할 수 있다. 이 결과, 온 전류 및 전계 효과 이동도가 높고, 오프 전류가 낮은 박막 트랜지스터를 제작할 수 있다.
(실시형태 7)
본 실시형태에서는, 실시형태 2 및 실시형태 3에 적용할 수 있는 게이트 절연층으로부터 불순물 반도체층의 형성 공정에 대하여, 도 20을 이용하여 나타낸다.
본 실시형태에서는, 제 2 반도체층(107)을 형성하는 방법으로서 실시형태 2에 있어서, 제 1 반도체층 형성(211) 처리 후, 플래시 처리(213)에 의해 질소를 가지는 가스를 처리실 내에 도입함과 동시에, 제 2 반도체층(107)을 형성하고 있는 도중에(즉, 제 2 반도체층 형성(217)에 있어서), 실선(239a)으로 나타낸 바와 같이 질소를 가지는 가스를 재차 처리실 내에 도입한다(도 20 참조). 질소를 가지는 가스로서 여기에서는 암모니아를 이용한다. 또한, 암모니아 대신에 파선(239b)과 같이 질소 가스를 이용해도 좋다. 또는, 암모니아 및 질소 가스를 이용해도 좋다. 또는, 암모니아 및 질소 대신에, 불화질소, 염화질소, 클로로아민, 플루오로아민 등을 흘려도 좋다. 이 결과, 제 2 반도체층(107)의 퇴적 초기 및 퇴적 도중에 있어서, 질소 농도가 높아져 결함 준위를 저감할 수 있다.
또는, 제 2 반도체층(107)에, 질소를 첨가하는 방법으로서 실시형태 5에 있어서, 제 1 반도체층(106)을 형성한 후, 처리실 내에 질화실리콘층을 형성함과 동시에, 제 2 반도체층(107)을 형성하고 있는 도중에, 질소를 가지는 가스를 재차 처리실 내에 도입해도 좋다. 질소를 가지는 가스로서, 여기에서는 암모니아를 이용한다. 또한, 암모니아 대신에 질소 가스를 이용해도 좋다. 또는, 암모니아 및 질소 가스를 이용해도 좋다. 또는, 암모니아 및 질소 대신에, 불화질소, 염화질소, 클로로아민, 플루오로아민 등을 흘려도 좋다. 이 결과, 제 2 반도체층(107)의 퇴적 초기 및 퇴적 도중에 있어서, 질소 농도가 높아져 결함 준위를 저감할 수 있다.
다음에, 이들 가스를 배기하고, 불순물 반도체층(109)의 퇴적에 이용하는 가스를 도입한다(도 20의 가스 치환(219)). 또한, 실시형태 2와 마찬가지로, 불순물 반도체층(109)을 형성한다(도 20의 불순물 반도체층 형성(221)). 그 후, 불순물 반도체층(109)의 원료 가스를 배기한다(도 20의 배기(223)).
이상의 공정에 의해, 질소를 가지는 미결정 반도체 영역, 및 질소를 가지는 비정질 반도체 영역을 형성할 수 있다. 즉, 뿔 형상의 미결정 반도체 영역과, 결함이 적고, 가전자대의 밴드단에서의 준위의 테일의 기울기가 급준한 질서성이 높은 반도체를 제작할 수 있다. 이 결과, 온 전류 및 전계 효과 이동도가 높고, 오프 전류가 낮은 박막 트랜지스터를 제작할 수 있다.
(실시형태 8)
본 실시형태에서는, 채널 길이가 10μm 이하로 짧은 박막 트랜지스터에 있어서, 소스 영역 및 드레인 영역의 저항을 저감하는 것이 가능한 형태에 대하여 이하에 나타낸다. 여기에서는, 실시형태 1을 이용하여 설명하지만, 적절히 다른 실시형태에 적용할 수 있다.
불순물 반도체층(109)을 인이 첨가된 미결정 실리콘, 또는 붕소가 첨가된 미결정 실리콘으로 형성하는 경우는 도 12(B)에 나타낸 제 2 반도체층(107)에서 있어서, 혼합층(107b) 또는 비정질 반도체를 포함하는 층(107c)과, 불순물 반도체층(109)과의 사이에, 미결정 반도체층, 대표적으로는 미결정 실리콘층을 형성함으로써, 불순물 반도체층(109)의 퇴적 초기에 저밀도층이 형성되지 않고, 미결정 반도체층을 종 결정으로서, 불순물 반도체층(109)을 결정 성장시키는 것이 가능하기 때문에, 계면의 특성을 향상시킬 수 있다. 이 결과, 불순물 반도체층(109)과, 혼합층(107b) 또는 비정질 반도체를 포함하는 층(107c)과의 계면에 생기는 저항을 저감할 수 있다. 이 결과, 박막 트랜지스터의 소스 영역, 반도체층, 및 드레인 영역을 흐르는 전류량을 증가시켜, 온 전류 및 전계 효과 이동도의 증가시키는 것이 가능하게 된다.
(실시형태 9)
본 실시형태에서는, 실시형태 1 내지 실시형태 8에 나타낸 박막 트랜지스터를 이용할 수 있는 소자 기판, 및 이 소자 기판을 가지는 표시 장치에 대하여, 이하에 나타낸다. 표시 장치로서는 액정 표시 장치, 발광 표시 장치, 전자 페이퍼 등이 있지만, 상기 실시형태의 박막 트랜지스터는 다른 표시 장치의 소자 기판에도 이용할 수 있다. 여기에서는, 상기 실시형태 1에 나타낸 박막 트랜지스터를 가지는 액정 표시 장치, 대표적으로는, VA(Vertical Alignment)형의 액정 표시 장치에 대하여, 도 25 및 도 26을 이용하여 설명한다.
도 25에 있어서, 액정 표시 장치의 화소부의 단면 구조를 나타낸다. 기판(301) 위에, 상기 실시형태로 제작되는 박막 트랜지스터(303) 및 용량 소자(305)가 형성된다. 또한, 박막 트랜지스터(303) 위에 형성되는 절연층(308) 위에 화소 전극(309)이 형성된다. 박막 트랜지스터(303)의 소스 전극 또는 드레인 전극(307)과, 화소 전극(309)은 절연층(308)에 형성되는 개구부에서 접속된다. 화소 전극(309) 위에는 배향막(311)이 형성된다.
용량 소자(305)는 박막 트랜지스터(303)의 게이트 전극(302)과 동시에 형성되는 용량 배선(304)과, 게이트 절연층(306)과, 화소 전극(309)으로 구성된다.
기판(301)으로부터 배향막(311)까지의 적층체를 소자 기판(313)이라고 한다.
대향 기판(321)에는, 박막 트랜지스터(303)에의 광의 입사를 차단하는 차광층(323)과 착색층(325)이 형성된다. 또한, 차광층(323) 및 착색층(325) 위에 평탄화층(327)이 형성된다. 평탄화층(327) 위에 대향 전극(329)이 형성되고, 대향 전극(329) 위에 배향막(331)이 형성된다.
또한, 대향 기판(321) 위의, 차광층(323), 착색층(325), 및 평탄화층(327)에 의해, 컬러 필터로서 기능한다. 또한, 차광층(323), 평탄화층(327)의 어느 한쪽, 또는 양쪽 모두는 대향 기판(321) 위에 형성되어 있지 않아도 좋다.
또한, 착색층은 가시광의 파장 범위 중, 임의의 파장 범위의 광을 우선적으로 투과시키는 기능을 가진다. 통상은, 적색 파장 범위의 광, 청색 파장 범위의 광, 및 녹색 파장 범위의 광, 각각을 우선적으로 투과시키는 착색층을 조합하여, 컬러 필터에 이용하는 일이 많다. 그러나, 착색층의 조합에 관해서는, 이것에 한정되지 않는다.
기판(301) 및 대향 기판(321)은 시일재(도시하지 않음)로 고정되고, 기판(301), 대향 기판(321), 및 시일재의 내측에 액정이 충전된다. 또한, 기판(301) 및 대향 기판(321)의 간격을 유지하기 위해, 스페이서(341)가 설치되어 있다.
화소 전극(309), 액정층(343), 및 대향 전극(329)이 서로 중첩됨으로써, 액정 소자가 형성되어 있다.
도 26에, 도 25와는 다른 액정 표시 장치를 나타낸다. 여기에서는, 대향 기판(321)측에 착색층이 형성되지 않고, 박막 트랜지스터(303)가 형성되는 기판(301)측에 착색층이 형성되는 것을 특징으로 한다.
도 26에 있어서, 액정 표시 장치의 화소부의 단면 구조를 나타낸다. 기판(301) 위에, 상기 실시형태로 제작되는 박막 트랜지스터(303) 및 용량 소자(305)가 형성된다.
또한, 박막 트랜지스터(303) 위에 형성되는 절연층(308) 위에, 착색층(351)이 형성된다. 또한, 착색층(351) 위에는, 착색층(351)에 포함되는 불순물이 액정층(343)에 혼입하는 것을 막기 위해, 보호층(353)이 형성된다. 착색층(351) 및 보호층(353) 위에, 화소 전극(309)이 형성된다. 착색층(351)은 각 화소마다, 임의의 파장 범위의 광(적색, 청색, 또는 녹색)을 우선적으로 투과시키는 층으로 형성하면 좋다. 또한, 착색층(351)은 평탄화층으로서도 기능하기 때문에, 액정층(343)의 배향 편차를 저감할 수 있다.
박막 트랜지스터(303)의 소스 전극 또는 드레인 전극(307)과, 화소 전극(309)은 절연층(308), 착색층(351), 및 보호층(353)에 형성되는 개구부에서 접속된다. 화소 전극(309) 위에는 배향막(311)이 형성된다.
용량 소자(305)는 박막 트랜지스터(303)의 게이트 전극(302)과 동시에 형성되는 용량 배선(304)과, 게이트 절연층(306)과, 화소 전극(309)으로 구성된다.
기판(301)으로부터 배향막(311)까지의 적층체를 소자 기판(355)이라고 한다.
대향 기판(321)에는 박막 트랜지스터(303)로의 광의 입사를 차단하는 차광층(323)과, 차광층(323) 및 대향 기판(321)을 덮는 평탄화층(327)이 형성된다. 평탄화층(327) 위에 대향 전극(329)이 형성되고, 대향 전극(329) 위에 배향막(331)이 형성된다.
화소 전극(309), 액정층(343), 및 대향 전극(329)이 서로 중첩됨으로써, 액정 소자가 형성되어 있다.
또한, 여기에서는, 액정 표시 장치로서 VA형의 액정 표시 장치를 나타냈지만, 이것에 한정되지 않는다. 즉, 실시형태 1에 나타낸 박막 트랜지스터를 이용하여 형성한 소자 기판을, FFS형의 액정 표시 장치, IPS형의 액정 표시 장치, TN형의 액정 표시 장치 또는 그 외의 액정 표시 장치에 이용할 수 있다.
본 실시형태의 액정 표시 장치는 온 전류 및 전계 효과 이동도가 높고 오프 전류가 낮은 박막 트랜지스터를 화소 트랜지스터로서 이용하기 때문에, 액정 표시 장치의 표시 화질을 높일 수 있다. 또한, 박막 트랜지스터의 크기를 작게 해도 박막 트랜지스터의 전기 특성이 저감되지 않기 때문에, 박막 트랜지스터의 면적을 작게 함으로써, 액정 표시 장치의 개구율을 향상시킬 수 있다. 또는, 화소의 면적을 작게 하는 것이 가능하고, 액정 표시 장치의 해상도를 높일 수 있다.
또한, 도 26에 나타낸 액정 표시 장치는 차광층(323)과 착색층(351)을 동일 기판 위에 형성하지 않는다. 이 때문에, 착색층(351)의 형성에서의 마스크의 어긋남을 회피할 수 있다. 이 때문에, 차광층(323)의 면적을 크게 할 필요가 없어져, 화소에서의 개구율을 향상시킬 수 있다.
(실시형태 10)
실시형태 9에 나타낸 소자 기판(313)에 있어서, 배향막(311)을 형성하지 않고, 발광소자를 형성함으로써, 이 소자 기판을 발광 표시 장치나, 발광 장치에 이용할 수 있다. 발광 표시 장치나 발광 장치는, 발광소자로서 대표적으로는, 일렉트로 루미네슨스를 이용하는 발광소자가 있다. 일렉트로 루미네슨스를 이용하는 발광소자는 발광 재료가 유기 화합물인지, 무기 화합물인지에 따라 크게 구별되고, 일반적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 불리고 있다.
본 실시형태의 발광 표시 장치 및 발광 장치는, 온 전류 및 전계 효과 이동도가 높고 오프 전류가 낮은 박막 트랜지스터를 화소 트랜지스터로서 이용하고 있기 때문에, 화질이 양호(예를 들면, 고콘트라스트)하고, 또한, 소비 전력이 낮은 발광 표시 장치 및 발광 장치를 제작할 수 있다.
(실시형태 11)
상기 실시형태에 관한 박막 트랜지스터를 가지는 표시 장치는, 다양한 전자기기(유기기도 포함함)에 적용할 수 있다. 전자기기로서는, 예를 들면, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 전자 페이퍼, 디지털 카메라나 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대전화기(휴대전화, 휴대전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생장치, 파칭코기 등의 대형 게임기 등을 들 수 있다. 특히, 실시형태 9 및 실시형태 10에 나타낸 바와 같이, 상기 실시형태에 관한 박막 트랜지스터를 액정 표시 장치, 발광 장치, 전기 영동 방식 표시 장치 등에 적용함으로써, 전자기기의 표시부에 이용할 수 있다. 이하에 구체적으로 예시한다.
상기 실시형태에 관한 박막 트랜지스터를 가지는 반도체 장치는 전자 페이퍼에 적용할 수 있다. 전자 페이퍼는 정보를 표시하는 것이라면 모든 분야의 전자기기에 이용하는 것이 가능하다. 예를 들면, 전자 페이퍼를 이용하여, 전자 서적(전자 북), 포스터, 전철 등의 탈 것의 차내 광고, 디지털 사이니지, PID(Public Infomation Display), 신용카드 등의 각종 카드에서의 표시 등에 적용할 수 있다. 전자기기의 일례를 도 27에 나타낸다.
도 27(A)는 전자 서적의 일례를 나타낸다. 예를 들면, 전자 서적은, 케이스(1700) 및 케이스(1701)의 2개의 케이스로 구성되어 있다. 케이스(1700) 및 케이스(1701)는, 경첩(1704)에 의해 일체로 되어 있어, 개폐 동작을 행할 수 있다. 이러한 구성에 의해, 종이 서적과 같은 동작을 행하는 것이 가능하게 된다.
케이스(1700)에는 표시부(1702)가 짜넣어지고, 케이스(1701)에는 표시부(1703)가 짜넣어져 있다. 표시부(1702) 및 표시부(1703)는, 이어지는 화면을 표시하는 구성으로 해도 좋고, 다른 화면을 표시하는 구성으로 해도 좋다. 다른 화면을 표시하는 구성으로 함으로써, 예를 들면 우측의 표시부(도 27(A)에서는 표시부(1702))에 문장을 표시하고, 좌측의 표시부(도 27(A)에서는 표시부(1703))에 화상을 표시할 수 있다.
또한, 도 27(A)에서는, 케이스(1700)에 조작부 등을 구비한 예를 나타낸다. 예를 들면, 케이스(1700)에 있어서, 전원(1705), 조작 키(1706), 스피커(1707) 등을 구비하고 있다. 조작 키(1706)에 의해, 페이지를 보낼 수 있다. 또한, 케이스의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비한 구성으로 해도 좋다. 또한, 케이스의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 구비한 구성으로 해도 좋다. 또한, 전자 서적은 전자 사전으로서의 기능을 갖게 한 구성으로 해도 좋다.
또한, 전자 서적은 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다. 무선에 의해, 전자 서적 서버로부터, 소망의 서적 데이터 등을 구입하여, 다운로드하는 구성으로 하는 것도 가능하다.
도 27(B)는 디지털 포토 프레임의 일례를 나타내고 있다. 예를 들면, 디지털 포토 프레임은 케이스(1711)에 표시부(1712)가 짜넣어져 있다. 표시부(1712)는 각종 화상을 표시하는 것이 가능하고, 예를 들면 디지털 카메라 등으로 촬영한 화상 데이터를 표시시킴으로써, 통상의 포토 프레임과 같이 기능시킬 수 있다.
또한, 디지털 포토 프레임은 조작부, 외부 접속용 단자(USB 단자, USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 구비한 구성으로 한다. 이러한 구성은, 표시부와 동일면에 짜넣어져 있어도 좋지만, 측면이나 이면에 구비하면 디자인성이 향상되기 때문에 바람직하다. 예를 들면, 디지털 포토 프레임의 기록 매체 삽입부에 디지털 카메라로 촬영한 화상 데이터를 기억한 메모리를 삽입하여 화상 데이터를 전송하고, 전송된 화상 데이터를 표시부(1712)에 표시시킬 수 있다.
또한, 디지털 포토 프레임은 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다. 무선에 의해, 소망의 화상 데이터를 전송하고, 표시시키는 구성으로 할 수도 있다.
도 27(C)는 텔레비전 장치의 일례를 나타내고 있다. 텔레비전 장치는 케이스(1721)에 표시부(1722)가 짜넣어져 있다. 표시부(1722)에 의해, 영상을 표시하는 것이 가능하다. 또한, 여기에서는, 스탠드(1723)에 의해 케이스(1721)를 지지한 구성을 나타내고 있다. 표시부(1722)는, 실시형태 9 및 실시형태 10에 나타낸 표시 장치를 적용할 수 있다.
텔레비전 장치의 조작은, 케이스(1721)가 구비하는 조작 스위치나, 별체의 리모콘 조작기에 의해 행할 수 있다. 리모콘 조작기가 구비하는 조작 키에 의해, 채널이나 음량의 조작을 행할 수 있고, 표시부(1722)에 표시되는 영상을 조작할 수 있다. 또한, 리모콘 조작기에, 이 리모콘 조작기로부터 출력하는 정보를 표시하는 표시부를 형성하는 구성으로 해도 좋다.
또한, 텔레비전 장치는, 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반의 텔레비전 방송의 수신을 행할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 한방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 혹은 수신자들간 등)의 정보통신을 행하는 것도 가능하다.
도 27(D)는, 휴대전화기의 일례를 나타내고 있다. 휴대전화기는 케이스(1731)에 짜넣어진 표시부(1732) 외에, 조작 버튼(1733, 1737), 외부 접속 포트(1734), 스피커(1735), 마이크(1736) 등을 구비하고 있다. 표시부(1732)에는, 실시형태 9 및 실시형태 10에 나타낸 표시 장치를 적용할 수 있다.
도 27(D)에 나타낸 휴대전화기는 표시부(1732)가 터치 패널로 되어 있어, 손가락 등의 접촉에 의해, 표시부(1732)의 표시 내용을 조작할 수 있다. 또한, 전화의 발신, 혹은 메세지의 작성은 표시부(1732)를 손가락 등으로 터치함으로써 행할 수 있다.
표시부(1732)의 화면은 주로 3개의 모드가 있다. 제 1은 화상의 표시를 주로 하는 표시 모드이며, 제 2는 문자 등의 정보의 입력을 주로 하는 입력 모드이다. 제 3은 표시 모드와 입력 모드의 2개의 모드가 혼합된 표시＋입력 모드이다.
예를 들면, 전화의 발신, 혹은 메세지를 작성하는 경우에는, 표시부(1732)를 문자의 입력을 주로 하는 문자 입력 모드로 하고, 화면에 표시시킨 문자의 입력 조작을 행하면 좋다. 이 경우, 표시부(1732)의 화면의 대부분의 영역에 키보드 또는 번호 버튼을 표시시키는 것이 바람직하다.
또한, 휴대전화기 내부에, 자이로스코프, 가속도 센서 등의 기울기를 검출하는 센서를 가지는 검출 장치를 형성함으로써, 휴대전화기의 방향(세로 또는 가로)을 판단하여, 표시부(1732)의 표시 정보를 자동적으로 바꾸도록 할 수 있다.
또한, 화면 모드의 전환은 표시부(1732)의 접촉, 또는 케이스(1731)의 조작 버튼(1737)의 조작에 의해 행해진다. 또한, 표시부(1732)에 표시되는 화상의 종류에 따라 전환하도록 할 수도 있다. 예를 들면, 표시부에 표시하는 화상 신호가 동영상의 데이터라면 표시 모드, 텍스트 데이터라면 입력 모드로 전환할 수 있다.
또한, 입력 모드에 있어서, 표시부(1732)의 광 센서에 의해 검출되는 신호를 검지하여, 표시부(1732)의 터치 조작에 의한 입력이 일정 기간 없는 경우에는, 화면의 모드를 입력 모드로부터 표시 모드로 전환하도록 제어해도 좋다.
표시부(1732)는, 이미지 센서로서 기능시킬 수도 있다. 예를 들면, 표시부(1732)를 손바닥이나 손가락으로 터치함으로써, 장문, 지문 등을 이미지 센서로 촬상하여, 본인 인증을 행할 수 있다. 또한, 표시부에 근적외광을 발광하는 백 라이트 또는 근적외광을 발광하는 센싱용 광원을 이용하면, 손가락 정맥, 손바닥 정맥 등을 촬상할 수도 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
[실시예 1]
본 실시예에서는, 절연층, 미결정 반도체층, 혼합층, 및 비정질 반도체를 포함하는 층의 단면 구조와, 불순물 원소의 농도에 대하여, 도 21 내지 도 24를 이용하여 설명한다.
이하에 시료의 제작 방법을 나타낸다.
유리 기판(아사히 유리사 제조 AN100) 위에, 절연층으로서 산화실리콘층을 형성했다.
여기에서는, 플라즈마 CVD법에 의해 두께 100 nm의 산화실리콘층을 형성했다. 이 때의 퇴적 조건은, 오르토 규산 테트라에틸(Tetraethyl OrthoSilicate：TEOS)의 유량을 15 sccm, O2의 유량을 750 sccm으로 하고 재료 가스를 도입하여 안정시키고, 처리실 내의 압력을 100 Pa, 상부 전극의 온도를 300℃, 하부 전극의 온도를 297℃로 하고, RF 전원 주파수를 27 MHz, RF 전원의 전력을 300 W로 하여 플라즈마 방전을 행하였다.
다음에, 절연층 위에 미결정 반도체층, 혼합층, 및 비정질 반도체를 포함하는 층을 연속적으로 형성했다.
여기에서는, 미결정 반도체층으로서 두께 5 nm의 미결정 실리콘층을 형성했다. 이 때의 퇴적 조건을 이하에 나타낸다. 재료 가스를, 유량 10 sccm의 SiH4, 및 유량 1500 sccm의 H2로 하고, 처리실 내의 압력을 280 Pa, 기판의 온도를 280℃로 하고, RF 전원 주파수를 13.56 MHz, RF 전원의 전력을 50 W로 하여 플라즈마 방전을 행하였다.
다음에, 미결정 반도체층 위에 혼합층 및 비정질 반도체를 포함하는 층을 형성했다. 여기에서는, 혼합층 및 비정질 반도체를 포함하는 층으로서 두께 145 nm의 질소를 가지는 실리콘층을 형성했다. 이 때의 퇴적 조건을 이하에 나타낸다. 재료 가스를 유량 20 sccm의 SiH4, 유량 1475 sccm의 H2, 및 유량 25 sccm의 1000 ppm의 NH3(수소 희석)로 하고, 처리실 내의 압력을 280 Pa, 기판의 온도를 280℃로 하고, RF 전원 주파수를 13.56 MHz, RF 전원의 전력을 50 W로 하여 플라즈마 방전을 행하였다.
또한, 미결정 반도체층 위에 상기 조건으로 질소를 가지는 실리콘층을 퇴적하면, 퇴적 초기에는 미결정 반도체층을 종 결정으로서 결정 성장하지만, 원료 가스에 포함되는 NH3의 질소에 의해 결정성이 억제되어, 서서히 비정질 반도체 영역이 증가한다. 미결정 반도체 영역이 포함되는 층이 혼합층이 되어, 결정 성장하지 않고, 비정질 반도체 영역의 층만이 비정질 반도체를 포함하는 층이 된다.
다음에, 보호층으로서 비정질 반도체를 포함하는 층 위에, 두께 100 nm의 아몰퍼스 실리콘을 형성했다. 이 때의 퇴적 조건을 이하에 나타낸다. 재료 가스를 유량 280 sccm의 SiH4, 및 유량 300 sccm의 H2로 하고, 퇴적 온도를 280℃, 압력 170 Pa, RF 전원의 주파수를 13.56 MHz, RF 전원의 전력을 60 W로 하여 플라즈마 방전을 행하였다.
다음에, 상기 시료를 이온 밀링 가공한 단면 TEM(투과형 전자 현미경법)상과, SIMS로 불순물 원소의 농도를 측정한 결과를 중첩시킨 도면을 도 21에 나타낸다. 또한, 도 21에 있어서, 미결정 반도체층, 혼합층, 및 비정질 반도체를 포함하는 층의 확대도를 도 22에 나타낸다. 도 21 및 도 22는 보호층을 표면으로 하여 1차 이온을 조사하고, SIMS 측정을 행하였다.
여기에서는, SIMS의 측정 장치로서, ULVAC-PHI 주식회사에서 제조한 4중 극형 2차 이온 질량 분석 장치, PHI ADEPT1010을 이용했다. 또한, 가속 전압 3 kV의 Cs＋를 일차 이온으로서 조사했다.
도 21 및 도 22에 있어서, 횡축은 깊이를 나타내고, 왼쪽 종축은 수소, 탄소, 질소, 산소, 및 불소의 농도를 나타낸다. 오른쪽 종축은 실리콘의 2차 이온 강도를 나타낸다.
횡축에 있어서, 깊이가 0 nm에서 100 nm는 보호층(167)을 나타내고, 깊이가 100 nm에서 245 nm 근방은 비정질 반도체를 포함하는 층 및 혼합층의 퇴적 조건으로 형성한 영역(165)을 나타내고, 깊이가 245 nm에서 250 nm는 미결정 반도체층(163)을 나타내고, 깊이가 250 nm로부터 우측은 절연층(161)을 나타낸다.
도 22로부터, TEM상을 보면, 깊이가 약 225 nm에서 250 nm의 영역에서는, 격자 무늬가 보이는 것으로부터, 미결정 반도체 영역이 형성되어 있는 것을 알 수 있다. 또한, SIMS의 측정 결과로부터, 깊이가 약 240 nm이고 질소 농도 프로파일의 극대값을 가진다. 이것은, 혼합층 및 비정질 반도체를 포함하는 층의 퇴적 조건, 즉 결정화를 억제하는 질소를 포함하는 조건에 있어서는, 퇴적 초기에는, 미결정 반도체층을 종 결정으로서 결정 성장하지만, 질소는 미결정 반도체 영역에는 얻어지기 어렵고, 질소 농도가 낮다. 그러나, 결정 성장이 진행됨에 따라, 미결정 반도체 영역에 얻어지지 않았던 질소의 농도가 높아져, 결정 성장이 저해됨과 동시에, 비정질 반도체 영역이 형성된다. 이 결과, 다른 미결정 반도체 영역의 계면, 및 미결정 반도체 영역과 비정질 반도체 영역의 계면에 질소가 편석하고, 질소 농도가 높아진다. 비정질 반도체 영역에 있어서는, 질소가 포함되기 때문에, 결정 성장하지 않는 영역, 즉, 비정질 반도체 영역만의 영역에 있어서는, 질소 농도가 일정(여기에서는, 1×1020 atoms/cm3)하게 된다.
또한, 수소 농도가 깊이 약 242 nm로부터 서서히 증가하고 있는 것으로부터, 비정질 반도체 영역이 서서히 증가하고 있는 것을 알 수 있다. 또한 깊이 213 nm로부터 수소 농도가 일정(여기에서는, 4×1021 atoms/cm3)하게 되어 있는 것으로부터, 미결정 반도체 영역이 형성되지 않고 비정질 반도체 영역이 형성되어 있는 것을 알 수 있다.
미결정 반도체 영역에 있어서는, 실리콘들간의 결합 비율이 높기 때문에, 수소 농도는 낮다. 한편, 비정질 반도체 영역에서는, 실리콘들간의 결합 비율이 낮고, 실리콘의 미결합수가 미결정 반도체 영역과 비교해 많다. 이 미결합수에 수소가 결합한다고 가정하면, 수소 농도가 높아진다. 이러한 것으로부터, SIMS의 농도 프로파일에 있어서, 수소의 농도가 서서히 증가하는 것으로부터, 결정성이 저감하고 있다는 것을 알 수 있다. 또한, 수소 농도가 일정하게 되는 것으로부터, 비정질 반도체 영역이 형성되어 있는 것을 알 수 있다. 즉, 절연층 계면으로부터 미결정 반도체층, 혼합층에 걸쳐 결정성이 서서히 저하되어, 비정질 반도체를 포함하는 층에서는, 비정질 반도체 영역을 가지는 것을 알 수 있다.
탄소 농도는, 깊이가 약 225 nm에서 250 nm의 영역에서는, 3×1017 atoms/cm3에서 7×1019 atoms/cm3, 깊이가 약 131 nm에서 225 nm의 영역에서는, 5×1016 atoms/cm3에서 3×1017 atoms/cm3이다.
산소 농도는, 깊이가 약 225 nm에서 250 nm의 영역에서는, 2×1017 atoms/cm3에서 2×1019 atoms/cm3, 깊이가 약 131 nm에서 225 nm의 영역에서는, 4×1016 atoms/cm3에서 3×1017 atoms/cm3이다.
불소 농도는, 깊이가 약 225 nm에서 250 nm의 영역에서는, 6×1016 atoms/cm3에서 4×1017 atoms/cm3, 깊이가 약 131 nm에서 225 nm의 영역에서는, 3×1016 atoms/cm3에서 6×1016 atoms/cm3이다.
다음에, 상기 시료를 TEM으로 관찰한 결과와 SSDP(Substrate Side Depth Profile) SIMS로 불순물 원소의 농도를 측정한 결과를 중첩시킨 도면을 도 23에 나타낸다. 또한, 도 23에 있어서, 미결정 반도체층, 혼합층, 및 비정질 반도체를 포함하는 층의 확대도를 도 24에 나타낸다. 도 23 및 도 24는 SSDP SIMS로 측정했기 때문에, 기판을 표면으로 하여 1차 이온을 조사하여, SIMS 측정을 행하였다. 이것은, 표면측의 층의 원소가 기판에 밀어넣어지는 현상(노크 온 효과)에 의해, 분해능이 저하되고, 혼합층의 불순물 원소의 농도, 특히 질소의 농도의 측정 정밀도가 저하되어 있는지 여부를 조사하기 위해 행하였다.
TEM상에 관해서는, 도 21 및 도 22와 같기 때문에, 여기에서는, SSDP SIMS의 측정 결과에 대하여 설명한다. 또한, 종축 및 횡축은 도 21 및 도 22와 같다.
도 24로부터, TEM상을 보면, 깊이가 약 225 nm에서 250 nm의 영역에서는, 격자 무늬가 보이는 것으로부터, 결정 영역이 형성되어 있는 것을 알 수 있다. 도 24로부터, SSDP SIMS의 측정 결과로부터, 깊이가 약 237 nm에서 질소 농도 프로파일의 극대값을 가진다. 비정질 구조에 있어서는, 질소가 포함되기 때문에, 결정 성장하지 않는 영역, 즉, 단지 비정질 구조만을 포함하는 영역에서는, 질소 농도가 일정(여기에서는, 1×1020 atoms/cm3)하게 된다.
또한, 수소 농도가 깊이 약 247 nm로부터 서서히 증가한다. 또한, 깊이 212 nm로부터 수소 농도가 일정(여기에서는, 4×1021 atoms/cm3)하게 되어 있다.
탄소 농도는, 깊이가 약 225 nm에서 247 nm의 영역에서는, 1×1018 atoms/cm3에서 2×1019 atoms/cm3, 깊이가 약 134 nm에서 225 nm의 영역에서는, 2×1017 atoms/cm3에서 1×1018 atoms/cm3이다.
산소 농도는, 깊이가 약 225 nm에서 247 nm의 영역에서는 2×1020 atoms/cm3에서 4×1021 atoms/cm3, 깊이가 약 134 nm에서 225 nm의 영역에서는 8×1018 atoms/cm3에서 2×1020 atoms/cm3이다.
불소 농도는, 깊이가 약 225 nm에서 247 nm의 영역에 있어서는, 4×1017 atoms/cm3에서 8×1017 atoms/cm3, 깊이가 약 134 nm에서 225 nm의 영역에 있어서는, 1×1017 atoms/cm3에서 4×1017 atoms/cm3이다.
도 22와 비교하여, 도 24에서, 산소, 탄소, 및 불소의 농도가 높은 것은 노크 온 효과가 원인이다. 그러나, 질소 및 수소의 농도와, 질소의 프로파일의 극대값은 도 22 및 도 24에서와 같다. 이것으로부터, 본 실시예에 나타낸 미결정 반도체층, 혼합층, 및 비정질 반도체를 포함하는 층에 있어서, 혼합층에서 질소 농도 프로파일의 피크 농도를 가지고, 비정질 반도체를 포함하는 층에서 질소의 농도 프로파일이 평탄하다. 또한, 혼합층에 포함되는 미결정 반도체 영역에 있어서, 1×1020 atoms/cm3∼2×1021 atoms/cm3의 질소를 포함한다. 또한, 비정질 반도체를 포함하는 층에 있어서, 1×1020 atoms/cm3의 질소를 포함한다.
101 : 기판 103 : 게이트 전극
105 : 게이ㅌ 절연층 106, 107 : 반도체층
109 : 불순물 반도체층 111 : 도전층
113 ; 레지스트 마스크 125 : 배선
167 : 보호층 188 : 차광부
304 : 박막 트랜지스터 308 : 절연층
1701 : 하우징 1703 : 디스플레이부
1723 : 스탠드 1735 : 스피커

Claims (26)

  1. 기판 위에 게이트 전극과,
    상기 게이트 전극을 덮는 게이트 절연층과,
    상기 게이트 절연층에 접하는 반도체층과,
    상기 반도체층의 일부에 접하고, 소스 영역 및 드레인 영역을 형성하는 불순물 반도체층을 가지고,
    상기 반도체층에서 SIMS의 질소 농도 프로파일은 상기 게이트 절연층측으로부터 상기 불순물 반도체층을 향하여 극대값으로 상승한 후, 감소하는, 박막 트랜지스터.
  2. 제 1 항에 있어서,
    상기 반도체층 내에서 극대값의 질소 농도 프로파일을 가지는 상기 반도체층 영역은 상기 불순물 반도체층보다 상기 게이트 절연층측에 근접하게 위치하는, 박막 트랜지스터.
  3. 제 1 항에 있어서,
    상기 극대값은, 1×1020 atoms/cm3 이상 1×1021 atoms/cm3 이하인, 박막 트랜지스터.
  4. 기판 위에 게이트 전극과,
    상기 게이트 전극을 덮는 게이트 절연층과,
    상기 게이트 절연층에 접하는 반도체층과,
    상기 반도체층의 일부에 접하고, 소스 영역 및 드레인 영역을 형성하는 불순물 반도체층을 가지고,
    상기 반도체층에서 SIMS의 질소 농도 프로파일은 상기 게이트 절연층측으로부터 상기 불순물 반도체층을 향하여 극대값으로 상승한 후, 일정값을 나타내는, 박막 트랜지스터.
  5. 제 4 항에 있어서,
    상기 극대값은, 1×1020 atoms/cm3 이상 1×1021 atoms/cm3 이하인, 박막 트랜지스터.
  6. 기판 위에 게이트 전극과,
    상기 게이트 전극을 덮는 게이트 절연층과,
    상기 게이트 절연층에 접하는 미결정 반도체층과,
    상기 미결정 반도체층에 접하는 혼합층과,
    상기 혼합층에 접하는 비정질 반도체를 포함하는 층과,
    상기 비정질 반도체를 포함하는 층 위에 형성되는 한 쌍의 불순물 반도체층을 가지고,
    상기 미결정 반도체층에서 SIMS의 질소 농도 프로파일은 상기 게이트 절연층측으로부터 상기 비정질 반도체를 포함하는 층을 향하여 상승하고,
    상기 혼합층에 있어서, 상기 SIMS의 질소 농도 프로파일은 피크 농도를 가지고,
    상기 비정질 반도체를 포함하는 층에 있어서, 상기 SIMS의 질소 농도 프로파일은 평탄한, 박막 트랜지스터.
  7. 제 6 항에 있어서,
    상기 극대값은, 1×1020 atoms/cm3 이상 1×1021 atoms/cm3 이하인, 박막 트랜지스터.
  8. 제 6 항에 있어서,
    상기 혼합층은 비정질 반도체 영역 및 미결정 반도체 영역을 가지는, 박막 트랜지스터.
  9. 제 8 항에 있어서,
    상기 미결정 반도체 영역은 입경이 1 nm 이상 10 nm 이하의 반도체 결정립인, 박막 트랜지스터.
  10. 제 8 항에 있어서,
    상기 미결정 반도체 영역은, 뿔 형상인, 박막 트랜지스터.
  11. 제 8 항에 있어서,
    상기 미결정 반도체 영역은, 뿔 형상의 미결정 반도체 영역과 입경이 1 nm 이상 10 nm 이하의 반도체 결정립을 가지는, 박막 트랜지스터.
  12. 제 8 항에 있어서,
    상기 뿔 형상의 미결정 반도체 영역은, 상기 게이트 절연층측으로부터 상기 불순물 반도체층측을 향하여, 폭이 좁아지는 뿔 형상인, 박막 트랜지스터.
  13. 기판 위에 게이트 전극과,
    상기 게이트 전극을 덮는 게이트 절연층과,
    상기 게이트 절연층에 접하는 미결정 반도체층과,
    상기 미결정 반도체층에 접하는 혼합층과,
    상기 혼합층에 접하는 비정질 반도체를 포함하는 층과,
    상기 비정질 반도체를 포함하는 층 위에 형성되는 한 쌍의 불순물 반도체층을 가지고,
    상기 미결정 반도체층에 있어서, SIMS의 질소 농도 프로파일은 상기 게이트 절연층측으로부터 상기 비정질 반도체를 포함하는 층을 향하여 상승하고,
    상기 혼합층 및 상기 비정질 반도체를 포함하는 층에 있어서, 상기 SIMS의 질소 농도 프로파일은 평탄한, 박막 트랜지스터.
  14. 제 13 항에 있어서,
    상기 극대값은, 1×1020 atoms/cm3 이상 1×1021 atoms/cm3 이하인, 박막 트랜지스터.
  15. 제 13 항에 있어서,
    상기 혼합층은 비정질 반도체 영역 및 미결정 반도체 영역을 가지는, 박막 트랜지스터.
  16. 제 15 항에 있어서,
    상기 미결정 반도체 영역은 입경이 1 nm 이상 10 nm 이하의 반도체 결정립ㅇ을 포함하는, 박막 트랜지스터.
  17. 제 15 항에 있어서,
    상기 미결정 반도체 영역은, 뿔 형상인, 박막 트랜지스터.
  18. 제 15 항에 있어서,
    상기 미결정 반도체 영역은, 뿔 형상의 미결정 반도체 영역과 입경이 1 nm 이상 10 nm 이하의 반도체 결정립을 가지는, 박막 트랜지스터.
  19. 제 15 항에 있어서,
    상기 뿔 형상의 미결정 반도체 영역은, 상기 게이트 절연층측으로부터 상기 불순물 반도체층측을 향하여, 폭이 좁아지는 뿔 형상인, 박막 트랜지스터.
  20. 기판 위에 게이트 전극과,
    상기 게이트 전극을 덮는 게이트 절연층과,
    상기 게이트 절연층에 접하는 미결정 반도체층과,
    상기 미결정 반도체층에 접하는 혼합층과,
    상기 혼합층에 접하는 비정질 반도체를 포함하는 층과,
    상기 비정질 반도체를 포함하는 층 위에 형성되는 한 쌍의 불순물 반도체층을 가지고,
    상기 미결정 반도체층에 있어서, SIMS의 질소 농도 프로파일은 상기 게이트 절연층측으로부터 상기 비정질 반도체를 포함하는 층을 향하여 상승하고,
    상기 혼합층에 있어서, 상기 SIMS의 질소 농도 프로파일은 피크 농도를 가지고,
    상기 비정질 반도체를 포함하는 층에 있어서, 상기 SIMS의 질소 농도 프로파일은 상기 한 쌍의 불순물 반도체층을 향하여 감소하는, 박막 트랜지스터.
  21. 제 20 항에 있어서,
    상기 피크 농도는, 1×1020 atoms/cm3 이상 1×1021 atoms/cm3 이하인, 박막 트랜지스터.
  22. 제 20 항에 있어서,
    상기 혼합층은 비정질 반도체 영역 및 미결정 반도체 영역을 가지는, 박막 트랜지스터.
  23. 제 22 항에 있어서,
    상기 미결정 반도체 영역은 입경이 1 nm 이상 10 nm 이하의 반도체 결정립ㅇ을 포함하는, 박막 트랜지스터.
  24. 제 22 항에 있어서,
    상기 미결정 반도체 영역은, 뿔 형상인, 박막 트랜지스터.
  25. 제 22 항에 있어서,
    상기 미결정 반도체 영역은, 뿔 형상의 미결정 반도체 영역과 입경이 1 nm 이상 10 nm 이하의 반도체 결정립을 가지는, 박막 트랜지스터.
  26. 제 22 항에 있어서,
    상기 뿔 형상의 미결정 반도체 영역은, 상기 게이트 절연층측으로부터 상기 불순물 반도체층측을 향하여, 폭이 좁아지는 뿔 형상인, 박막 트랜지스터.
KR1020117023407A 2009-03-09 2010-02-15 박막 트랜지스터 KR101650917B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009055549 2009-03-09
JPJP-P-2009-055549 2009-03-09

Publications (2)

Publication Number Publication Date
KR20110126745A true KR20110126745A (ko) 2011-11-23
KR101650917B1 KR101650917B1 (ko) 2016-08-24

Family

ID=42677437

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020117023407A KR101650917B1 (ko) 2009-03-09 2010-02-15 박막 트랜지스터

Country Status (6)

Country Link
US (2) US8304775B2 (ko)
JP (1) JP5506448B2 (ko)
KR (1) KR101650917B1 (ko)
CN (2) CN103730515B (ko)
TW (1) TWI484639B (ko)
WO (1) WO2010103906A1 (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5436017B2 (ja) * 2008-04-25 2014-03-05 株式会社半導体エネルギー研究所 半導体装置
WO2009157573A1 (en) * 2008-06-27 2009-12-30 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, semiconductor device and electronic device
US8772627B2 (en) 2009-08-07 2014-07-08 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device and manufacturing method thereof
US8476744B2 (en) * 2009-12-28 2013-07-02 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with channel including microcrystalline and amorphous semiconductor regions
TWI538218B (zh) 2010-09-14 2016-06-11 半導體能源研究所股份有限公司 薄膜電晶體
US8338240B2 (en) 2010-10-01 2012-12-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing transistor
US9058982B2 (en) * 2010-12-08 2015-06-16 Nissin Electric Co., Ltd. Silicon oxynitride film and method for forming same, and semiconductor device
CN102738229B (zh) * 2011-03-31 2015-01-28 无锡维赛半导体有限公司 功率晶体管结构及其制作方法
KR102088462B1 (ko) 2013-07-03 2020-05-28 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법
KR102230653B1 (ko) * 2013-12-31 2021-03-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
US9166188B1 (en) * 2014-06-10 2015-10-20 Arolltech Co., Ltd. Organic light emitting diode device
CN104766859B (zh) * 2015-04-28 2017-09-01 深圳市华星光电技术有限公司 Tft基板的制作方法及其结构
CN105140290B (zh) * 2015-06-26 2019-01-29 深圳市华星光电技术有限公司 一种薄膜晶体管、阵列基板和液晶显示面板
US20170104033A1 (en) * 2015-10-13 2017-04-13 Shenzhen China Star Optoelectronics Technology Co., Ltd. Array substrate and manufacturing method for the same
CN107946366A (zh) * 2017-11-06 2018-04-20 深圳市华星光电技术有限公司 一种薄膜晶体管、阵列基板及阵列基板的制备方法
CN108615771A (zh) * 2018-07-02 2018-10-02 惠科股份有限公司 一种薄膜晶体管及其制造方法、以及显示面板
JP6753450B2 (ja) * 2018-11-12 2020-09-09 セイコーエプソン株式会社 電気光学装置用基板、電気光学装置、電子機器
KR20200121941A (ko) * 2019-04-16 2020-10-27 삼성디스플레이 주식회사 표시 패널 및 표시 패널의 제조 방법

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910017676A (ko) * 1990-03-27 1991-11-05 아오이 죠이치 박막트랜지스터
JPH05129608A (ja) 1991-10-31 1993-05-25 Sharp Corp 半導体装置
JPH07131030A (ja) 1993-11-05 1995-05-19 Sony Corp 表示用薄膜半導体装置及びその製造方法
KR0173497B1 (ko) * 1993-06-10 1999-02-01 기다오까 다까시 박막트랜지스터 및 그의 제조방법
JP2001053283A (ja) 1999-08-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2004504721A (ja) * 2000-07-18 2004-02-12 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 薄膜トランジスタ及びその製造方法
JP2005045166A (ja) * 2003-07-25 2005-02-17 Toshiba Corp 半導体装置及びその製造方法
JP2005049832A (ja) 2003-07-14 2005-02-24 Semiconductor Energy Lab Co Ltd 液晶表示装置
JP2005191546A (ja) 2003-12-02 2005-07-14 Semiconductor Energy Lab Co Ltd レーザ照射装置、レーザ照射方法及び半導体装置の作製方法

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5091334A (en) 1980-03-03 1992-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JPS56122123A (en) 1980-03-03 1981-09-25 Shunpei Yamazaki Semiamorphous semiconductor
JPS5771126A (en) 1980-10-21 1982-05-01 Semiconductor Energy Lab Co Ltd Semiamorhous semiconductor
JPS5892217A (ja) 1981-11-28 1983-06-01 Semiconductor Energy Lab Co Ltd 半導体装置作製方法
JPS5972781A (ja) 1982-10-20 1984-04-24 Semiconductor Energy Lab Co Ltd 光電変換半導体装置
US5221631A (en) 1989-02-17 1993-06-22 International Business Machines Corporation Method of fabricating a thin film transistor having a silicon carbide buffer layer
JP2839529B2 (ja) 1989-02-17 1998-12-16 株式会社東芝 薄膜トランジスタ
DE69120574T2 (de) 1990-03-27 1996-11-28 Toshiba Kawasaki Kk Ohmscher Kontakt-Dünnschichttransistor
US5849601A (en) 1990-12-25 1998-12-15 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
KR950013784B1 (ko) 1990-11-20 1995-11-16 가부시키가이샤 한도오따이 에네루기 겐큐쇼 반도체 전계효과 트랜지스터 및 그 제조방법과 박막트랜지스터
US5514879A (en) 1990-11-20 1996-05-07 Semiconductor Energy Laboratory Co., Ltd. Gate insulated field effect transistors and method of manufacturing the same
US7115902B1 (en) 1990-11-20 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
US7098479B1 (en) 1990-12-25 2006-08-29 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
JPH04266019A (ja) 1991-02-20 1992-09-22 Canon Inc 成膜方法
JP3255942B2 (ja) 1991-06-19 2002-02-12 株式会社半導体エネルギー研究所 逆スタガ薄膜トランジスタの作製方法
EP0535979A3 (en) 1991-10-02 1993-07-21 Sharp Kabushiki Kaisha A thin film transistor and a method for producing the same
JPH05175503A (ja) * 1991-10-23 1993-07-13 Kyocera Corp 薄膜トランジスタおよびその製造方法
JPH05226656A (ja) * 1992-02-13 1993-09-03 Hitachi Ltd 薄膜半導体装置及びその製造方法
JP2851741B2 (ja) * 1992-02-27 1999-01-27 京セラ株式会社 半導体装置
JPH06169083A (ja) * 1992-11-30 1994-06-14 Hitachi Ltd 半導体装置およびその製造方法
US6835523B1 (en) 1993-05-09 2004-12-28 Semiconductor Energy Laboratory Co., Ltd. Apparatus for fabricating coating and method of fabricating the coating
JPH06326312A (ja) 1993-05-14 1994-11-25 Toshiba Corp アクティブマトリクス型表示装置
US6183816B1 (en) 1993-07-20 2001-02-06 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating the coating
TW303526B (ko) 1994-12-27 1997-04-21 Matsushita Electric Ind Co Ltd
US5677236A (en) 1995-02-24 1997-10-14 Mitsui Toatsu Chemicals, Inc. Process for forming a thin microcrystalline silicon semiconductor film
JP3602679B2 (ja) * 1997-02-26 2004-12-15 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JPH10275913A (ja) 1997-03-28 1998-10-13 Sanyo Electric Co Ltd 半導体装置、半導体装置の製造方法及び薄膜トランジスタの製造方法
US5920772A (en) 1997-06-27 1999-07-06 Industrial Technology Research Institute Method of fabricating a hybrid polysilicon/amorphous silicon TFT
US6246070B1 (en) * 1998-08-21 2001-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device provided with semiconductor circuit made of semiconductor element and method of fabricating the same
JP2000277439A (ja) 1999-03-25 2000-10-06 Kanegafuchi Chem Ind Co Ltd 結晶質シリコン系薄膜のプラズマｃｖｄ方法およびシリコン系薄膜光電変換装置の製造方法
JP2001007024A (ja) 1999-06-18 2001-01-12 Sanyo Electric Co Ltd 多結晶シリコン膜の形成方法
JP5072157B2 (ja) * 2001-09-27 2012-11-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100436181B1 (ko) 2002-04-16 2004-06-12 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판 제조방법
JP2004014958A (ja) 2002-06-11 2004-01-15 Fuji Electric Holdings Co Ltd 薄膜多結晶太陽電池とその製造方法
WO2004086487A1 (ja) 2003-03-26 2004-10-07 Semiconductor Energy Laboratory Co. Ltd. 半導体装置およびその作製方法
JP4480968B2 (ja) 2003-07-18 2010-06-16 株式会社半導体エネルギー研究所 表示装置
JP2005050905A (ja) 2003-07-30 2005-02-24 Sharp Corp シリコン薄膜太陽電池の製造方法
KR101188356B1 (ko) 2003-12-02 2012-10-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 레이저 조사장치, 레이저 조사방법 및 반도체장치의제조방법
JP2005167051A (ja) * 2003-12-04 2005-06-23 Sony Corp 薄膜トランジスタおよび薄膜トランジスタの製造方法
JP2005136434A (ja) * 2004-12-27 2005-05-26 Renesas Technology Corp 半導体装置
JPWO2008018478A1 (ja) * 2006-08-09 2009-12-24 三井金属鉱業株式会社 素子の接合構造
JP2008124392A (ja) * 2006-11-15 2008-05-29 Sharp Corp 半導体装置、その製造方法及び表示装置
TWI521292B (zh) * 2007-07-20 2016-02-11 半導體能源研究所股份有限公司 液晶顯示裝置
TWI456663B (zh) * 2007-07-20 2014-10-11 Semiconductor Energy Lab 顯示裝置之製造方法
JP2009071289A (ja) 2007-08-17 2009-04-02 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP5311955B2 (ja) 2007-11-01 2013-10-09 株式会社半導体エネルギー研究所 表示装置の作製方法
JP5527966B2 (ja) * 2007-12-28 2014-06-25 株式会社半導体エネルギー研究所 薄膜トランジスタ
JP5416460B2 (ja) * 2008-04-18 2014-02-12 株式会社半導体エネルギー研究所 薄膜トランジスタおよび薄膜トランジスタの作製方法
EP2291856A4 (en) 2008-06-27 2015-09-23 Semiconductor Energy Lab THIN FILM TRANSISTOR
JP2008300868A (ja) * 2008-08-04 2008-12-11 Advanced Lcd Technologies Development Center Co Ltd 半導体装置の半製品およびその非晶質半導体層の結晶化方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910017676A (ko) * 1990-03-27 1991-11-05 아오이 죠이치 박막트랜지스터
JPH05129608A (ja) 1991-10-31 1993-05-25 Sharp Corp 半導体装置
KR0173497B1 (ko) * 1993-06-10 1999-02-01 기다오까 다까시 박막트랜지스터 및 그의 제조방법
JPH07131030A (ja) 1993-11-05 1995-05-19 Sony Corp 表示用薄膜半導体装置及びその製造方法
JP2001053283A (ja) 1999-08-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2004504721A (ja) * 2000-07-18 2004-02-12 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 薄膜トランジスタ及びその製造方法
JP2005049832A (ja) 2003-07-14 2005-02-24 Semiconductor Energy Lab Co Ltd 液晶表示装置
JP2005045166A (ja) * 2003-07-25 2005-02-17 Toshiba Corp 半導体装置及びその製造方法
JP2005191546A (ja) 2003-12-02 2005-07-14 Semiconductor Energy Lab Co Ltd レーザ照射装置、レーザ照射方法及び半導体装置の作製方法

Also Published As

Publication number Publication date
US20100224879A1 (en) 2010-09-09
US8604481B2 (en) 2013-12-10
TW201104870A (en) 2011-02-01
US20130270525A1 (en) 2013-10-17
CN102349159A (zh) 2012-02-08
CN103730515A (zh) 2014-04-16
KR101650917B1 (ko) 2016-08-24
TWI484639B (zh) 2015-05-11
JP2010239120A (ja) 2010-10-21
US8304775B2 (en) 2012-11-06
JP5506448B2 (ja) 2014-05-28
CN102349159B (zh) 2014-03-12
WO2010103906A1 (en) 2010-09-16
CN103730515B (zh) 2016-08-17

Similar Documents

Publication Publication Date Title
KR101650917B1 (ko) 박막 트랜지스터
JP5525215B2 (ja) 半導体装置の作製方法
US8956934B2 (en) Thin film transistor and method for manufacturing the same
TWI535028B (zh) 薄膜電晶體
JP5542277B2 (ja) 微結晶半導体膜及び薄膜トランジスタの作製方法
CN101540342B (zh) 薄膜晶体管及显示装置
US8557687B2 (en) Method for forming microcrystalline semiconductor film and method for manufacturing thin film transistor
US8569120B2 (en) Method for manufacturing thin film transistor
JP5495775B2 (ja) 半導体装置
JP2010192877A (ja) 薄膜トランジスタの作製方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190718

Year of fee payment: 4