JP4480968B2 - 表示装置 - Google Patents

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Description

本発明は、表示装置に関し、特にセミアモルファス薄膜半導体を用いた素子で構成された表示装置に関する。また、表示装置を有する電子機器に関する。
近年、通信技術の進歩に伴って、インターネットが普及している。今後は更に動画の伝送やより多くの情報伝達が予想される。それに伴いパーソナルコンピュータも一般家庭、企業に普及している。液晶テレビなどの大型表示装置も多数生産され普及しつつある。
また、表示装置の中でも、薄膜トランジスタ（以下薄膜トランジスタをＴＦＴと表記する）を用いた表示装置の製品化、特に液晶表示装置の製品化が進められている。薄膜トランジスタを用いたアクティブマトリクス型表示装置では、パッシブ型の表示装置にくらべて、コントラスト、表示階調数などにおいて優れた画質をユーザーに対して提供できる。
このようなＴＦＴを用いた表示装置では、アモルファス半導体でチャネル形成領域を形成したＴＦＴ（以下、アモルファスＴＦＴと記す。）を用いたものが広く普及している。アモルファスＴＦＴはガラス基板上に、逆スタガ構造のＴＦＴを形成し、表示装置に含まれる画素の１つ１つに、ＴＦＴを配置して画素を制御することによって表示をおこなっている。
アモルファスＴＦＴを用いた液晶表示装置の平面図を図４（Ａ）に示す。図４（Ａ）において、従来の液晶表示装置は、アモルファスＴＦＴ基板４０１、対向基板４０２、画素部４０３、ソース信号線駆動ＬＳＩ４０５、ゲート信号線駆動ＬＳＩ４０６、ＦＰＣ４０７などによって構成されている。信号線駆動ＬＳＩは単結晶ＬＳＩを基板４０１上に実装している。ＦＰＣ４０７によって外部から信号線駆動ＬＳＩ４０５、４０６に信号が供給される。図４（Ａ）ではＬＳＩを基板４０１上に実装しているが、ＦＰＣ上に実装したものもある。
図４（Ａ）の点線部分の断面を記載したものが図４（Ｂ）であり、液晶はＴＦＴ基板４０１と対向基板４０２の間に挟まれシール材４０８によって封止される。
前述したようなアモルファスＴＦＴで構成した液晶表示装置には以下のような課題があった。アモルファスＴＦＴを用いた液晶表示装置では単結晶シリコンを用いたトランジスタと比較して、トランジスタ特性たとえば移動度、しきい値の値が劣っているという問題があった。
たとえば、トランジスタの移動度を例にとると、Ｎｃｈ単結晶トランジスタでは６００〜８００ｃｍ2／Ｖｓであるのに対して、アモルファスＴＦＴにおいては０．５ｃｍ2／Ｖｓ程度である。このように、電気特性的には１／１０００であるので、単結晶トランジスタのように自由に電気回路を構成することができない。液晶表示値において、画素を駆動することは可能であるが、信号線を駆動することは、能力的に不可能であった。
そのため、アモルファスＴＦＴを用いた液晶表示装置においては、信号線を駆動する駆動回路は、単結晶トランジスタを用いたＬＳＩを使って構成していた。このようなＬＳＩを使うことによって、信号線の駆動は可能であるが、駆動回路は外部またはガラス基板上で接続する必要があり、実装コストの上昇、接続部における信頼性の低下などの不具合があった。
一方、ガラス基板上にポリシリコンＴＦＴを形成し、画素と駆動回路を一体形成した表示装置が開発されている。ポリシリコンＴＦＴは１００〜２００ｃｍ2／Ｖｓ程度の移動度が実現できるため、駆動回路の一体化が可能である。しかし、ポリシリコンＴＦＴを形成するためには、レーザー結晶化や熱処理、ドーピングなどの工程が増加し、また、それらの装置上の制約から、アモルファスＴＦＴほどガラス基板を大きくできず、コストが下がらないという問題があった。
以上のような問題を解決するため、画素、および信号線駆動回路、とくにゲート信号線駆動回路をセミアモルファス半導体（以下ＳＡＳと表記）で構成し、信号線駆動回路と一体形成することによって、外部駆動回路またはその接続点を削減し、実装コスト、接続部における信頼性を改善することができる。しかし、ＳＡＳにて画素を構成した場合は、ポリシリコンＴＦＴに比べてＳＡＳＴＦＴのしきい値電圧が大きいため、信号線を駆動するための振幅を大きく取らねばならず、電源電圧を高くしなければならないという問題があった。
図２に従来の信号線駆動回路のバッファ回路部を示す。これはシフトレジスタの信号を緩衝させ、ゲート信号線を駆動するものである。図２のバッファ回路は３つの段２２６、２２７、２２８によって構成されている。１段目回路２２６は入力端子２０１から入力された信号を反転するインバータ（ＴＦＴ２０６、２０７で構成）と、ＴＦＴ２０８、２１０、２１１、容量２０９で構成されるブートストラップ回路、２段目回路２２７を駆動するＴＦＴ２１２、２１３によって構成される。２段目回路２２７はＴＦＴ２１４、２１６、２１７、容量２１５によって構成されるブートストラップ回路、３段目回路２２８を駆動するＴＦＴ２１８、２１８によって構成される。３段目回路２２８はＴＦＴ２２０、２２２、２２３、容量２２１によって構成されるブートストラップ回路、出力端子２０２を駆動するＴＦＴ２２４、２２５によって構成される。これらの３段のバッファ回路はいずれも同じ電源電位２０３に接続される。
図３に単極性トランジスタを用いたシフトレジスタの具体例を示す。ここではＮｃｈを想定して説明をおこなう。Ｐｃｈの場合は信号が逆となるが基本動作は変わらない。図３はシフトレジスタ1段分の回路である。図３において、ＵＤ、ＵＤｂは操作方向を切り換える信号であり、それらの信号によって、ＴＦＴ３０１〜３０４が動作し、ＬＩ１、ＬＩ２、ＲＩ１、ＲＩ２より、シフトレジスタ本体に入力される信号が選択される。
シフトレジスタ本体はＴＦＴ３０５〜３０７、３１０、３１１によって構成され、シフトした出力をＯＵＴに出力する。ＲＥＳＥＴ信号は初期設定をおこなうためのものでＴＦＴ３０９によっておこなわれる。このシフトレジスタがＯＵＴをハイとするとき、容量３１４に蓄えられた電荷は放電経路が無いため、保持される。すなわちＴＦＴ３１０のゲートソース間電圧は変化しないまま、出力端子ＯＵＴがハイすなわち電源電位まで上昇するため、ＴＦＴ３１０のゲート電位は高電位電源３１３より高くなる。そのため、ＴＦＴ３１０のゲートがつながるＴＦＴ３０６は電源３１３より大きな電圧がかかるため、信頼性上問題になっていた。
特に電源３１３は前述した理由により、もともと高い電圧が必要であり、それよりさらに高い電圧がＴＦＴ３０６には加わるため問題になる。
よって、本発明では単極性トランジスタに適したレベルシフト回路を提供し、それをバッファ回路に用いることにより、画素を駆動する電源電位は必要な電位をのこしたまま、シフトレジスタの電源電位を下げることが可能である。これによって、シフトレジスタの電源電位を超える電圧がブートストラップによって発生しても、信頼性を悪化させることを防ぐことが可能になる。
本発明は、基板上に複数の走査線と、複数の画素と、走査線駆動回路を有する表示装置において、画素および走査線駆動回路はチャネル部を形成する半導体がセミアモルファス半導体であるＴＦＴ（セミアモルファスＴＦＴ）を有し、且つ基板上に一体形成されており、走査線駆動回路はシフトレジスタと、レベルシフタとを有することを特徴としている。
本発明は、基板上に複数の走査線と、複数の画素と、走査線駆動回路を有する表示装置において、画素および走査線駆動回路はチャネル部を形成する半導体がセミアモルファス半導体であるＴＦＴを有し、且つ基板上に一体形成されており、走査線駆動回路はシフトレジスタと、レベルシフタと、第１の電源端子と、第２の電源端子を有し、シフトレジスタは第１の電源端子に接続され、レベルシフタの出力部は第２の電源に接続されることを特徴としている。
本発明は、基板上に複数の走査線と、複数の画素と、走査線駆動回路を有する表示装置において、画素および走査線駆動回路はチャネル部を形成する半導体がセミアモルファス半導体であるＴＦＴを有し、且つ基板上に一体形成されており、走査線駆動回路はレベルシフタと、第１の電源端子と、第２の電源端子とを有し、シフトレジスタは、ゲートが第１の電源に接続され、ソースに信号入力がされる第１のＴＦＴと、ゲートが第１のＴＦＴのドレインに接続され、ドレインが第２の電源端子に接続される第２のＴＦＴと、一端が第２のＴＦＴのゲートに接続され、他端が第２のＴＦＴのソースに接続される容量素子とを有することを特徴としている。
本発明は、上記の表示装置において、第１の電源端子は第２の電源端子より低い電圧に接続されることを特徴としている。
本発明は上記の表示装置において、ＴＦＴはＮ型であることを特徴としている。
本発明は、上記の表示装置において、表示装置は液晶表示装置であることを特徴としている。
本発明は、上記の表示装置において、表示装置は自発光表示装置であることを特徴としている。
本発明は、上記の表示装置において、表示装置はＥＬ材料を用いた表示装置であることを特徴としている。
本発明は、上記の表示装置を備える電子機器である。
上記のように本発明では、単極性トランジスタ回路に適したレベルシフト回路を採用することによって、画素を駆動する電源電位を下げることなく、シフトレジスタの電源電位をさげることが可能となる。従って、ブートストラップ構成のシフトレジスタを採用しても、ＴＦＴの劣化を防止することができる。
以上によって、本発明では製造に負担の少ないＴＦＴ、すなわちチャネル部を形成する半導体がセミアモルファス半導体であるＴＦＴを用いて、信号線駆動回路、特にゲート信号線駆動回路を内蔵した表示装置を提供することができる。
以下、本発明の実施形態を、図面を用いて説明する。
図１に本発明の実施形態を示す。図１は従来のバッファ回路と同様に３段構成の回路になっているが、１段目回路１２６、３段目回路１２８はバッファ回路として、２段目回路１２７はレベルシフタとして機能する。
１段目回路１２６は従来例で示したものと同様構成であり、入力端子１０１より入力された信号を反転するインバータ回路（ＴＦＴ１０６、１０７で構成）と、ＴＦＴ１０８、１１０、１１１、容量１０９で構成されるブートストラップ回路、レベルシフタ１２７を駆動するＴＦＴ１１２、１１３より構成される。しかし電源電圧が従来と異なり画素を駆動する電源電位１０４より低い電源電位１０３によって動作している。この電源電位はシフトレジスタと同じ電源電位に設定し、ブートストラップ構成を採用しても素子劣化が発生しない電源電位とする。
２段目回路１２７はＴＦＴ２１４の接続を従来例と変えている。ＴＦＴ１１４、１１６、１１７、容量１１５でブートストラップ回路を構成し、ＴＦＴ１１８，１１９で３段目回路１２８を駆動するのは同じであるが、ＴＦＴ２１４の電源電位は１段目回路１２６と同じに設定し、ＴＦＴ１１６、１１８の電源電位は画素駆動電源電位１０４に接続している。このような接続をおこなうことにより、１段目回路の振幅を、画素駆動電源電位と同じ振幅にレベルシフトすることができる。
３段目回路１２８は従来のバッファ回路と同じであり、ＴＦＴ１２０、１２２，１２３、容量１２１でブートストラップ回路を構成し、ＴＦＴ１２４、１２５で出力端子１０２を駆動する。
このように本実施例に示すようなレベルシフト回路を用いることによって、シフトレジスタを信頼性上問題ない電源電位で使用し、画素駆動はそれより高い電源電位で駆動することが可能になる。
上記回路を構成するためのＴＦＴは、チャネル部を形成する半導体がセミアモルファス半導体であるＴＦＴである。ＴＦＴの構造は、代表的には逆スタガ型（ボトムゲート型）であるが、順スタガ型（或いは、トップゲート型）の構造であっても良い。なおセミアモルファスＴＦＴはｐ型よりもｎ型の方が、移動度が高いので駆動回路に用いるのにより適しているが、本発明ではＴＦＴはｎ型であってもｐ型であってもどちらでも良い。いずれの極性のＴＦＴを用いる場合でも、同一の基板上に形成するＴＦＴを全て同じ極性にそろえておくことが、工程数を抑えるためにも望ましい。
図５は本発明のレベルシフタを採用したゲート信号線駆動回路のブロック図である。ゲート信号線駆動回路は図に示すように、シフトレジスタとレベルシフタを含むバッファ回路で構成される。シフトレジスタは第１の電源端子に、ゲート信号線を駆動する部分は第２の電源端子に接続され、第１の電源端子に接続される電源電圧を、第２の電源端子に接続される電源電圧より低くすることによって、シフトレジスタの信頼性の低下を防止することが可能になる。
図６に本発明のレベルシフタのレイアウト図を示す。ゲート信号線は負荷が重く、とくに表示部の面積が大きな表示装置ではより顕著となる、そのため、図６に示す例ではゲート信号線を駆動する最終段はトランジスタのゲート幅を４００μｍとして、その電流能力を確保している。
次に、本発明の表示装置の、具体的な作製方法について説明する。以下では液晶表示装置を例に取り説明をおこなう。
第１の基板１０はガラスや石英などの他に、プラスチック材料を用いることができる。また、ステンレスやアルミニウムなどの金属材料の上に絶縁膜を形成したものを用いても良い。この第１の基板１０上にゲート電極及びゲート配線（走査線）を形成するための導電膜１１を形成する。第１導電膜１１にはクロム、モリブデン、チタン、タンタル、タングステン、アルミニウムなどの金属材料またはその合金材料を用いる。この導電膜１１はスパッタリング法や真空蒸着法で形成することができる。（図７（Ａ））
導電膜１１をエッチング加工してゲート電極１２、１３を形成する。ゲート電極上には第１の半導体膜や配線層を形成するので、その端部がテーパー状になるように加工することが望ましい。また導電膜１１を、アルミニウムを主成分とする材料で形成する場合には、エッチング加工後に陽極酸化処理などをして表面を絶縁化しておくと良い。また、図示しないがこの工程でゲート電極に接続する配線も同時に形成することができる。（図７（Ｂ））
次に、図７（Ｃ）に示すように、第１絶縁膜１４と第２絶縁膜１５は、ゲート電極１２、１３の上層に形成することでゲート絶縁膜として機能させることができる。この場合、第１絶縁膜１４として酸化珪素膜、第２絶縁膜１５として窒化珪素膜を形成することが好ましい。これらの絶縁膜はグロー放電分解法やスパッタリング法で形成することができる。特に、低い成膜温度でゲートリーク電流に少ない緻密な絶縁膜を形成するには、アルゴンなどの希ガス元素を反応ガスに含ませ、形成される絶縁膜中に混入させると良い。
そして、このような第１絶縁膜１４、第２絶縁膜１５上に、第１の半導体膜１６を形成する。第１の半導体膜１６は、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体を含む膜で形成する。この半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、その粒径を０．５〜４０ｎｍとして非単結晶半導体中に分散させて存在せしめることが可能である。すなわち、ラマンスペクトルが５２０ｃｍ-1よりも低波数側にシフトしているものとして観測されるものである。平均的な結晶粒径は０．５〜４０ｎｍであり、非単結晶半導体中に分散させて存在せしている。また、未結合手（ダングリングボンド）の中和剤として水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。このような半導体をセミアモルファス半導体（ＳＡＳ）と呼ぶ。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで安定性が増し良好なＳＡＳが得られる。このようなＳＡＳ半導体に関する記述は、例えば、特許第３０６５５２８号で開示されている。
このＳＡＳは珪化物気体をグロー放電分解することにより得ることができる。代表的な珪化物気体としては、ＳｉＨ4であり、その他にもＳｉ2Ｈ6、ＳｉＨ2Ｃｌ2、ＳｉＨＣｌ3、ＳｉＣｌ4、ＳｉＦ4などを用いることができる。この珪化物気体を水素、水素とヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して用いることでＳＡＳの形成を容易なものとすることができる。希釈率は１０倍〜１０００倍の範囲で珪化物気体を希釈することが好ましい。勿論、グロー放電分解による被膜の反応生成は減圧下で行うが、圧力は概略０．１Ｐａ〜１３３Ｐａの範囲で行えば良い。グロー放電を形成するための電源周波数は１ＭＨｚ〜１２０ＭＨｚ、好ましくは１３ＭＨｚ〜６０ＭＨｚである。高周波電力は適宜設定すれば良い。基板加熱温度は３００度以下が好ましく、１００〜２００度の基板加熱温度が推奨される。ここで、主に成膜時に取り込まれる不純物元素として、酸素、窒素、炭素などの大気成分に由来する不純物は１×１０20ｃｍ-1以下とすることが望ましく、特に、酸素濃度は５×１０19ｃｍ-3以下、好ましくは１×１０19ｃｍ-3以下となるようにすることが好ましい。
また、珪化物気体中に、ＣＨ4、Ｃ2Ｈ6などの炭化物気体、ＧｅＨ4、ＧｅＦ4などのゲルマニウム化気体を混入させて、エネルギーバンド幅を１．５〜２．４ｅＶ、若しくは０．９〜１．１ｅＶに調節しても良い。
また、ＳＡＳは、価電子制御を目的とした不純物元素を意図的に添加しないときに弱いｎ型の電気伝導性を示す。これは、ＳＡＳ中に含まれる不純物によるもので、代表的には酸素がｎ型の伝導性を付与するものとして考えられている。ＳＡＳに含まれる酸素は、成膜時の高周波電力密度に応じても変化する。本発明において第１の半導体膜１６中の酸素濃度は５×１０19atoms/cm3以下、好ましくは１×１０19atoms/cm3以下とすることが望ましい。勿論、この酸素の全てがドナーとして機能する訳ではないので、導電型を制御するには、それに応じた量の不純物元素を添加することとなる。
ここで、ＴＦＴのチャネル形成領域を設ける第１の半導体膜に対しては、ｐ型を付与する不純物元素を、この成膜と同時に、或いは成膜後に添加することで、しきい値制御をすることが可能となる。ｐ型を付与する不純物元素としては、代表的には硼素であり、Ｂ2Ｈ6、ＢＦ3などの不純物気体を１ｐｐｍ〜１０００ｐｐｍの割合で珪化物気体に混入させると良い。そしてボロンの濃度を１×１０14〜６×１０16ｃｍ-3とすると良い。
次に、図８（Ａ）に示すように第２の半導体膜１７を形成する。第２の半導体膜１７は、価電子制御を目的とした不純物元素を意図的に添加しないで形成したものであり、第１の半導体膜１６と同様にＳＡＳで形成することが好ましい。この第２の半導体膜１７は、ソース及びドレインを形成する一導電型を有する第３の半導体膜１８と第１の半導体膜１６との間に形成することで、バッファ層（緩衝層）的な働きを持っている。従って、弱ｎ型の電気伝導性を持って第１の半導体膜１６に対して、同じ導電型で一導電型を有する第３の半導体膜１８を形成する場合には必ずしも必要ない。しきい値制御をする目的において、ｐ型を付与する不純物元素を添加する場合には、第２の半導体膜１７は段階的に不純物濃度を変化させる効果を持ち、接合形成を良好にする上で好ましい形態となる。すなわち、形成されるＴＦＴにおいては、チャネル形成領域とソースまたはドレイン領域の間に形成される低濃度不純物領域（ＬＤＤ領域）としての機能を持たせることが可能となる。
一導電型を有する第３の半導体膜１８はｎチャネル型のＴＦＴを形成する場合には、代表的な不純物元素としてリンを添加すれば良く、珪化物気体にＰＨ3などの不純物気体を加えれば良い。一導電型を有する第３の半導体膜１８は、価電子制御がされていることを除けば、ＳＡＳのような半導体、非晶質半導体、または微結晶半導体で形成されるものである。
このようにして形成されるＴＦＴは、チャネル形成領域がソースとドレインの間、およびＬＤＤ領域の間に挟まれて形成されず、電界集中や電流集中を緩和できる構造を有している。
以上、第１絶縁膜１４から一導電型を有する第３の半導体膜１８までは大気に触れさせることなく連続して形成することが可能である。すなわち、大気成分や大気中に浮遊する汚染不純物元素に汚染されることなく各積層界面を形成することができるので、ＴＦＴ特性のばらつきを低減することができる。
次に、フォトレジストを用いてマスク１９を形成し、第１の半導体膜１６、第２の半導体膜１７、一導電型を有する第３の半導体膜１８をエッチングして島状に分離形成する。（図８（Ｂ））
その後、ソース及びドレインに接続する配線を形成するための第２導電膜２０を形成する。第２導電層２０はアルミニウム、またはアルミニウムを主成分とする導電性材料で形成するが、半導体膜と接する側の層をチタン、タンタル、モリブデンまたはこれらの元素の窒化物で形成した積層構造としても良い。アルミニウムには耐熱性を向上させるためにチタン、シリコン、スカンジウム、ネオジウム、銅などの元素を０．５〜５原子％添加させても良い。（図８（Ｃ））
次にマスク２１を形成する。マスク２１はソースおよびドレインと接続する配線を形成するためにパターン形成されたマスクであり、同時に一導電型を有する第３の半導体膜１８を取り除きチャネル形成領域を形成するためのエッチングマスクとして併用されるものである。アルミニウムまたはこれを主成分とする導電膜のエチングはＢＣｌ3、Ｃｌ2などの塩化物気体を用いて行えば良い。このエッチング加工で配線２３〜２６を形成する。また、チャネル形成領域を形成するためのエッチングにはＳＦ6、ＮＦ3、ＣＦ4などのフッ化物気体を用いてエッチングを行うが、この場合には下地となる第１の半導体膜１６とのエッチング選択比をとれないので、処理時間を適宜調整して行うこととなる。以上のようにして、チャネルエッチ型のＴＦＴの構造を形成することができる。（図９（Ａ））
次に、チャネル形成領域の保護を目的とした第３絶縁膜２７を、窒化珪素膜で形成する。この窒化珪素膜はスパッタリング法やグロー放電分解法で形成可能であるが、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜であることが要求される。この目的において、珪素をターゲットとして、窒素とアルゴンなどの希ガス元素を混合させたスパッタガスで高周波スパッタリングされた窒化珪素膜で、膜中の希ガス元素を含ませることにより緻密化が促進されることとなる。また、グロー放電分解法においても、珪化物気体をアルゴンなどの珪化物気体で１００倍〜５００倍に希釈して形成された窒化珪素膜は、１００度以下の低温においても緻密な膜を形成可能であり好ましい。さらに必要があれば第４絶縁膜２８を酸化珪素膜で積層形成しても良い。第３絶縁膜２７と第４絶縁膜２８はパッシベーション膜に相当する。
次に、第３絶縁膜２７および／または第４絶縁膜２８上に、平坦化膜２９を形成する。平坦化膜２９は、アクリル、ポリイミド、ポリアミドなどの有機樹脂、またはシロキサン系材料を出発材料として形成されたＳｉ−Ｏ結合とＳｉ−ＣＨx結晶手を含む絶縁膜で形成することが好ましい。次に、第３絶縁膜２７、第４絶縁膜２８、平坦化膜２９にコンタクトホールを形成し、平坦化膜２９上に、各配線２３〜２６と接続される配線３０〜３３を形成する。（図９（Ｂ））
配線３０〜３３は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金もしくは化合物で形成することができる。またこれらの導電膜を積層して用いても良い。例えば１層目がＴａで２層目がＷ、１層目がＴａＮで２層目がＡｌ、１層目がＴａＮで２層目がＣｕ、１層目がＴｉで２層目がＡｌで３層目がＴｉといった組み合わせも考えられる。また１層目と２層目のいずれか一方にＡｇＰｄＣｕ合金を用いても良い。Ｗ、ＡｌとＳｉの合金（Ａｌ−Ｓｉ）、ＴｉＮを順次積層した３層構造としてもよい。Ｗの代わりに窒化タングステンを用いてもよいし、ＡｌとＳｉの合金（Ａｌ−Ｓｉ）に代えてＡｌとＴｉの合金膜（Ａｌ−Ｔｉ）を用いてもよいし、ＴｉＮに代えてＴｉを用いてもよい。
次に図１０（Ａ）に示すように、配線３３に接するように、平坦化膜２９上画素電極３５を形成する。図１０では、画素電極３５を透明導電膜で形成し、透過型の液晶表示装置を作製する例を示すが、本発明の液晶表示装置はこの構成に限定されない。光を反射しやすい導電膜を用いて画素電極を形成することで、反射型の液晶表示装置を形成することができる。この場合、配線３３の一部を画素電極として用いることができる。
以上のようにして形成されたチャネルエッチ型のＴＦＴは、ＳＡＳでチャネル形成領域を構成することにより２〜１０ｃｍ2／Ｖ・ｓｅｃの電界効果移動度を得ることができる。従って、このＴＦＴを画素のスイッチング用素子として、さらに走査線（ゲート線）側の駆動回路を形成する素子として利用することができる。
このような、画素のスイッチング素子と走査線側の駆動回路を同じＴＦＴで素子基板は、ゲート電極形成用マスク、半導体領域形成用マスク、配線形成用マスク、コンタクトホール形成用マスク、画素電極形成用マスクの合計５枚のマスクで形成することができる。
次に、配線３２または配線３３上に、スペーサ３６を絶縁膜で形成する。なお図１０（Ａ）では、配線３２上にスペーサ３６を、酸化珪素を用いて形成した例を示している。画素電極３５とスペーサ３６は、いずれを先に形成しても良い。
そして、配線３０〜３３、スペーサ３６、画素電極３５を覆うように、配向膜３７を成膜し、ラビング処理を施す。
次に図１０（Ｂ）に示すように、液晶を封止するためのシール材４０を形成する。一方、透明導電膜を用いた対向電極４３と、ラビング処理が施された配向膜４４とが形成された第２の基板４２を用意する。そして、シール材４０で囲まれた領域に液晶４１を滴下し、別途用意しておいた第２の基板４２を、対向電極４３と画素電極３５とが向かい合うように、シール材４０を用いて貼り合わせる。なおシール材４０にはフィラーが混入されていても良い。
なお、カラーフィルタや、ディスクリネーションを防ぐための遮蔽膜（ブラックマトリクス）などが形成されていても良い。また、偏光板５１を、第１の基板１０のＴＦＴが形成されている面とは逆の面に貼り合わせ、また第２の基板４２の対向電極４３が形成されている面とは逆の面に、偏光板５２を貼り合わせておく。
画素電極３５または対向電極４３に用いられる透明導電膜は、ＩＴＯ、ＩＺＯ、ＩＴＳＯの他、酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合した材料を用いることができる。画素電極３５と液晶４１と対向電極３５が重なり合うことで、液晶素子５５が形成されている。
上述した液晶の注入は、ディスペンサ式（滴下式）を用いているが、本発明はこれに限定されない。第２の基板を貼り合わせてから毛細管現象を用いて液晶を注入するディップ式（汲み上げ式）を用いていても良い。
図１１（Ａ）に本発明を用いた液晶表示装置の平面図を示す。図１１（Ａ）に示す液晶表示装置はセミアモルファスＴＦＴ基板１１０１、対向基板１１０２、画素部１１０３、ゲート信号線駆動回路１１０４、ソース信号線駆動回路１１０５、ＦＰＣ１１０６より構成されている。また、図１１（Ｂ）に液晶表示装置の点線部分の断面図を示す。液晶材料はＴＦＴ基板１１０１、対向基板１１０２にはさまれ、シール材１１０７によって封止される。
前述したように本発明ではセミアモルファスＴＦＴにてゲート信号線駆動回路１１０４を一体形成している。このように一体形成をおこなうことによって、Ｓ実装コストの低減や、接続部の信頼性の向上をはかることができる。
また、図１１（Ａ）に示す例ではソース信号線駆動回路１１０５をＴＦＴ基板１１０１上に実装している。この例においては、ソース信号線駆動回路１１０５を別なガラス基板上に形成し、画素部の横方向と同じ長さの駆動回路チップを形成し、実装している。このように、ガラス上に駆動回路チップを作ることで単結晶チップを使用するよりコストの低減が見込める。ソース信号線駆動回路の実装はガラス上に形成したチップに限定されず、従来例で示したように、単結晶チップをＴＦＴ基板１１０１上に実装しても良いし、ＦＰＣ上に実装しても良い。
図１２は本発明の用いた液晶表示装置の画素部の等価回路を示したものである。画素部１２０１はＳ１、Ｓ２、〜Ｓｘで示されるソース信号線、Ｇ１、Ｇ２、〜Ｇｙで示されるゲート信号線、Ｃ１、Ｃ２〜Ｃｙで示される容量線、および複数の画素で構成される。画素１２０２は画素ＴＦＴ１２０３、画素電極１２０５、保持容量１２０４で構成される。
セミアモルファスＴＦＴで画素ＴＦＴを構成する場合、アモルファスＴＦＴに比べて、セミアモルファスＴＦＴはオフ電流が大きいという欠点があるため、図１２に示すように、画素ＴＦＴをダブルゲートとして、オフ電流を低減している。図１２ではダブルゲートで記載してあるが、トリプルゲートＴＦＴ以上のマルチゲートＴＦＴを用いても良い。
図１３は本発明を自発光型表示装置の適応した場合の画素部分の断面図である。図１３には発光素子として、ＥＬ素子をもちいた場合の例を示している。ＴＦＴ基板１３０１上にセミアモルファスＴＦＴを用いた画素ＴＦＴ１３０６を構成し、そのドレイン電極と接続する電極１３０２を形成する。その後、絶縁膜１３０７を成膜、パターニングし、電極部分１３０２の開口をおこなう。次に発光部となる有機材料１３０１を成膜し、電極１３０４を形成する。これらの有機材料、電極材料は公知のものを使用することができる。材料の組み合わせによって、発光方向を、上面発光、下面発光、または両面発光とすることが可能である。電極１３０４の上方領域１３０５は外界と遮断され、封止がおこなわれる。この封止によって、外部の水分などが入り込むのを防止し、ＥＬ材料が劣化するのを防止する。
図１４に本発明を使用した自発光型表示装置の画素の構成を示す。図１４に示した画素はソース信号線Ｓ１、ゲート信号線Ｇ１、電源供給線Ｖ１、スイッチングＴＦＴ１４０１、駆動ＴＦＴ１４０２、発光素子１４０３、電極１４０４、保持容量１４０５によって構成される。セミアモルファスＴＦＴを用いた画素ＴＦＴではＮｃｈＴＦＴを用いることが多いため、ここではスイッチングＴＦＴ１４０１、駆動ＴＦＴ１４０２はＮｃｈとしているが、Ｎｃｈに限定されない。
セミアモルファスＴＦＴで画素ＴＦＴを構成する場合、アモルファスＴＦＴに比べて、セミアモルファスＴＦＴはオフ電流が大きいという欠点があるため、図１４に示すように、画素ＴＦＴをダブルゲートとして、オフ電流を低減している。図１４ではダブルゲートで記載してあるが、トリプルゲートＴＦＴ以上のマルチゲートＴＦＴを用いても良い。
図１４では２ＴＦＴ構成の画素を構成の実施例を示したが、本発明においては他の画素構成も使用可能であり、公知の他の画素構成も使用することができる。
以上のようにして作製される表示装置は各種電子機器の表示部として用いることができる。以下に、本発明を用いて形成された表示装置を表示媒体として組み込んだ電子機器について説明する。
その様な電子機器としては、テレビ、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、ゲーム機、カーナビゲーション、パーソナルコンピュータ、などが挙げられる。それらの一例を図１２に示す。
図１５（Ａ）はテレビであり、筐体３００１、支持台３００２、表示部３００３、スピーカー部３００４、ビデオ入力端子３００５等を含む。本発明の表示装置を表示部３００３に用いることで、テレビを構成することができる。
図１５（Ｂ）はノートパソコンであり、本体３１０１、筐体３１０２、表示部３１０３、キーボード３１０４、外部接続ポート３１０５、ポインティングマウス３１０６等を含む。本発明の表示装置を表示部３１０３に使用することで小型軽量のノートパソコンを構成することができる。
図１５（Ｃ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体３２０１、筐体３２０２、記録媒体（ＣＤ、ＬＤまたはＤＶＤ等）読込部３２０５、操作スイッチ３２０６、表示部（ａ）３２０３、表示部（ｂ）３２０４等を含む。表示部Ａは主として画像情報を表示し、表示部Ｂは主として文字情報を表示するが、本発明の表示装置は主として記録媒体を備えた画像再生装置の表示部（ａ）に用いることができる。なお、記録媒体を備えた画像再生装置としては、ＣＤ再生装置、ゲーム機器などに本発明を用いることで小型軽量な画像再生装置を構成することができる。
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施形態１、実施例１〜６のどのような組み合わせからなる構成を用いても実現することができる。
本発明の実施形態を示す図。 従来の単極性のバッファ回路を示す図。 従来の単極性シフトレジスタを示す図。 従来のアモルファス液晶表示装置を示す図。 本発明のゲート信号線駆動回路の実施例を示す図。 本発明のゲート信号線駆動回路の実施例を示す図。 本発明の工程断面図を示す図。 本発明の工程断面図を示す図。 本発明の工程断面図を示す図。 本発明の工程断面図を示す図。 本発明を用いた液晶表示装置を示す図。 本発明を用いた液晶表示装置の画素を示す図。 本発明を用いた自発光表示装置を示す図。 本発明を用いた自発光表示装置の画素を示す図。 本発明の表示装置を用いた電子機器を示す図。

Claims (10)

  1. 基板上に複数の走査線と、複数の画素と、走査線駆動回路を有する表示装置において、
    前記画素および前記走査線駆動回路は前記基板上に一体形成されており、
    前記画素はチャネル部を形成する半導体がセミアモルファス半導体であるＴＦＴを有し、
    前記走査線駆動回路はレベルシフタと、第１の電源端子と、第２の電源端子とを有し、
    前記レベルシフタは、チャネル部を形成する半導体がセミアモルファス半導体である第１のＴＦＴおよび第２のＴＦＴと、容量素子とを有し、
    前記第１のＴＦＴのゲートは前記第１の電源端子に接続され、前記第１のＴＦＴのソースには信号が入力され、
    前記第２のＴＦＴのゲートは前記第１のＴＦＴのドレインに接続され、前記第２のＴＦＴのドレインは前記第２の電源端子に接続され、
    前記容量素子の一方の端子は前記第２のＴＦＴのゲートに接続され、前記容量素子の他方の端子は前記第２のＴＦＴのソースに接続され、
    前記第１の電源端子の電位は前記第２の電源端子の電位より低いことを特徴とした表示装置。
  2. 基板上に複数の走査線と、複数の画素と、走査線駆動回路を有する表示装置において、
    前記画素および前記走査線駆動回路は前記基板上に一体形成されており、
    前記画素はチャネル部を形成する半導体がセミアモルファス半導体であるＴＦＴを有し、
    前記走査線駆動回路はシフトレジスタと、レベルシフタと、第１の電源端子と、第２の電源端子とを有し、
    前記シフトレジスタは前記第１の電源端子に接続され、
    前記レベルシフタは、チャネル部を形成する半導体がセミアモルファス半導体である第１のＴＦＴおよび第２のＴＦＴと、容量素子とを有し、
    前記第１のＴＦＴのゲートは前記第１の電源端子に接続され、前記第１のＴＦＴのソースには信号が入力され、
    前記第２のＴＦＴのゲートは前記第１のＴＦＴのドレインに接続され、前記第２のＴＦＴのドレインは前記第２の電源端子に接続され、
    前記容量素子の一方の端子は前記第２のＴＦＴのゲートに接続され、前記容量素子の他方の端子は前記第２のＴＦＴのソースに接続され、
    前記第１の電源端子の電位は前記第２の電源端子の電位より低いことを特徴とした表示装置。
  3. 基板上に複数の走査線と、複数の画素と、走査線駆動回路を有する表示装置において、
    前記画素および前記走査線駆動回路は前記基板上に一体形成されており、
    前記画素はチャネル部を形成する半導体がセミアモルファス半導体であるＴＦＴを有し、
    前記走査線駆動回路はレベルシフタと、第１の電源端子と、第２の電源端子と、第３の電源端子とを有し、
    前記レベルシフタは、チャネル部を形成する半導体がセミアモルファス半導体である第１のＴＦＴ、第２のＴＦＴおよび第３のＴＦＴと、容量素子とを有し、
    前記第１のＴＦＴのゲートは前記第１の電源端子に接続され、前記第１のＴＦＴのソースには信号が入力され、
    前記第２のＴＦＴのゲートは前記第１のＴＦＴのドレインに接続され、前記第２のＴＦＴのドレインは前記第２の電源端子に接続され、
    前記第３のＴＦＴのゲートには第２の信号が入力され、前記第３のＴＦＴのドレインは前記第２のＴＦＴのソースに接続され、前記第３のＴＦＴのソースは前記第３の電源端子に接続され、
    前記容量素子の一方の端子は前記第２のＴＦＴのゲートに接続され、前記容量素子の他方の端子は前記第２のＴＦＴのソースに接続され、
    前記第１の電源端子の電位は前記第２の電源端子の電位より低いことを特徴とした表示装置。
  4. 基板上に複数の走査線と、複数の画素と、走査線駆動回路を有する表示装置において、
    前記画素および前記走査線駆動回路は前記基板上に一体形成されており、
    前記画素はチャネル部を形成する半導体がセミアモルファス半導体であるＴＦＴを有し、
    前記走査線駆動回路はシフトレジスタと、レベルシフタと、第１の電源端子と、第２の電源端子と、第３の電源端子とを有し、
    前記シフトレジスタは前記第１の電源端子に接続され、
    前記レベルシフタは、チャネル部を形成する半導体がセミアモルファス半導体である第１のＴＦＴ、第２のＴＦＴおよび第３のＴＦＴと、容量素子とを有し、
    前記第１のＴＦＴのゲートは前記第１の電源端子に接続され、前記第１のＴＦＴのソースには信号が入力され、
    前記第２のＴＦＴのゲートは前記第１のＴＦＴのドレインに接続され、前記第２のＴＦＴのドレインは前記第２の電源端子に接続され、
    前記第３のＴＦＴのゲートには第２の信号が入力され、前記第３のＴＦＴのドレインは前記第２のＴＦＴのソースに接続され、前記第３のＴＦＴのソースは前記第３の電源端子に接続され、
    前記容量素子の一方の端子は前記第２のＴＦＴのゲートに接続され、前記容量素子の他方の端子は前記第２のＴＦＴのソースに接続され、
    前記第１の電源端子の電位は前記第２の電源端子の電位より低いことを特徴とした表示装置。
  5. 請求項１または請求項２に記載の表示装置において、前記画素のＴＦＴおよび前記走査線駆動回路の第１および第２のＴＦＴはいずれもＮ型であることを特徴とした表示装置。
  6. 請求項３または請求項４に記載の表示装置において、前記画素のＴＦＴおよび前記走査線駆動回路の第１乃至第３のＴＦＴはいずれもＮ型であることを特徴とした表示装置。
  7. 請求項１乃至請求項６のいずれか一項に記載の表示装置において、前記表示装置は液晶表示装置であることを特徴とした表示装置。
  8. 請求項１乃至請求項６のいずれか一項に記載の表示装置において、前記表示装置は自発光表示装置であることを特徴とした表示装置。
  9. 請求項８に記載の表示装置において、前記表示装置はＥＬ材料を用いた表示装置であることを特徴とした表示装置。
  10. 請求項１乃至請求項９のいずれか一項に記載の表示装置を備える電子機器。

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