JP4531175B2 - 半導体装置の作製方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は絶縁表面を有する基板上に薄膜トランジスタで構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示装置に代表される電気光学装置および電気光学装置を搭載した電子機器の構成に関する。なお、本願明細書において半導体装置とは、半導体特性を利用することで機能する装置全般を指し、上記電気光学装置およびその電気光学装置を搭載した電子機器を範疇に含んでいる。
【０００２】
【従来の技術】
薄膜トランジスタ（以下、ＴＦＴと記す）を透明ガラス基板上に形成して、アクティブマトリクス型の液晶表示装置を作製する技術開発が注目を集めている。特に結晶構造を有する半導体膜を活性層にしたＴＦＴ（結晶質ＴＦＴ）は高移動度が得られることから、同一基板上に機能回路を集積させて高精細な画像表示を実現することが可能になった。
【０００３】
本願明細書において、前記結晶構造を有する半導体膜とは、単結晶半導体、多結晶半導体、微結晶半導体を含むものであり、さらに、特開平７−１３０６５２号公報、特開平８−７８３２９号公報、特開平１０−１３５４６８号公報、または特開平１０−１３５４６９号公報で開示された半導体を含んでいる。
【０００４】
アクティブマトリクス型液晶表示装置を構成するためには、画素マトリクス回路（以下画素部と記す）だけでも１００〜２００万個の結晶質ＴＦＴが必要となり、さらに周辺に設けられる機能回路を付加するとそれ以上の結晶質ＴＦＴが必要であった。液晶表示装置に要求される仕様は厳しく、画像表示を安定して行うためには、個々の結晶質ＴＦＴの信頼性を確保することが必要であった。
【０００５】
ＴＦＴの特性はオン状態とオフ状態の２つの状態に分けて考えることができる。オン状態の特性からは、オン電流、移動度、Ｓ値、しきい値などの特性を知ることができ、オフ状態の特性ではオフ電流が重視されている。
【０００６】
アクティブマトリクス型液晶表示装置の画素部はｎチャネル型ＴＦＴを２次元に配置して構成され、振幅１５〜２０Ｖ程度の電圧を印加して駆動される。ここでは、オン状態の特性を満足させることはもとより、オフ電流を十分低減させておく必要があった。
【０００７】
一方、画素部の周辺に設けられる駆動回路はＣＭＯＳ回路を基本として構成され、シフトレジスタ、レベルシフタ、バッファ回路、サンプリング回路から成っている。これらの回路においては、主にオン状態の特性が重視された。
【０００８】
しかし、結晶質ＴＦＴはオフ電流が高くなりやすいという問題点があった。
【０００９】
また、結晶質ＴＦＴは信頼性の面で依然ＬＳＩなどに用いられるＭＯＳトランジスタ（単結晶半導体基板上に作製されるトランジスタ）に及ばないとされている。例えば、結晶質ＴＦＴを連続駆動させると移動度やオン電流（ＴＦＴがオン状態にある時に流れる電流）の低下、オフ電流（ＴＦＴがオフ状態にある時に流れる電流）の増加といった劣化現象が観測されることがあった。この原因はホットキャリア効果であり、ドレイン近傍の高電界によって発生したホットキャリアが劣化現象を引き起こすものと考えられた。
【００１０】
ＭＯＳトランジスタでは、オフ電流を下げ、ドレイン近傍の高電界を緩和する方法として、低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造が知られている。この構造はチャネル領域の外側に低濃度の不純物領域を設けたものであり、この低濃度不純物領域をＬＤＤ領域と呼んでいる。
【００１１】
当然のことながら、結晶質ＴＦＴでもＬＤＤ構造を形成することは知られていた。例えば、特開平７−２０２２１０号公報には、ゲート電極を互いに幅の異なる２層構造とし、上層の幅を下層の幅よりも小さく形成し、そのゲート電極をマスクとしてイオン注入を行うことにより、ゲート電極の厚さが異なることによるイオンの侵入深さの違いを利用して、一回のイオン注入でＬＤＤ領域を形成している。そして、ＬＤＤ領域の直上にゲート電極がある構造、すなわちゲートオーバーラップ構造となっている。
【００１２】
ゲートオーバーラップ構造は、ＧＯＬＤ（Gate-drain Overlapped LDD）構造、ＬＡＴＩＤ（Large-tilt-angle implanted drain）構造、または、ＩＴＬＤＤ（Inverse T LDD）構造等として知られている。そして、ドレイン近傍の高電界を緩和してホットキャリア効果を防ぎ、信頼性を向上させることができた。例えば、「Mutsuko Hatano,Hajime Akimoto and Takeshi Sakai,IEDM97 TECHNICAL DIGEST,p523-526,1997」では、シリコンで形成したサイドウォールによるＧＯＬＤ構造であるが、他の構造のＴＦＴと比べ、きわめて優れた信頼性が得られることが確認されている。
【００１３】
しかしながら、同論文に公開された構造では通常のＬＤＤ構造に比べてオフ電流が大きくなってしまうという問題があり、そのための対策が必要であった。特に、画素マトリクス回路を構成するｎチャネル型ＴＦＴ（以下画素ＴＦＴと記す）では、オフ電流が増加すると、消費電力が増えたり画像表示に異常が現れたりするので、ＧＯＬＤ構造の結晶質ＴＦＴをそのまま適用することはできなかった。
【００１４】
【発明が解決しようとする課題】
本発明はこのような問題点を解決するための技術であり、ＭＯＳトランジスタと同等かそれ以上の信頼性を達成すると同時に、オン状態とオフ状態の両方で良好な特性が得られる結晶質ＴＦＴを実現することを課題とする。そして、そのような結晶質ＴＦＴで回路を形成した半導体回路を有する信頼性の高い半導体装置を実現することを課題とする。
【００１５】
【課題を解決するための手段】
図２０は、これまでの知見を基にして、ＴＦＴの構造とそのとき得られるＶｇ−Ｉｄ（ゲート電圧対ドレイン電流）特性を模式的に示したものである。図２０（１Ａ）は、半導体層がチャネル領域、ソース領域、ドレイン領域から構成される最も基本的なＴＦＴの構造を示す。また、図２０（１Ｂ）はｎチャネル型ＴＦＴのＶｇ−Ｉｄ特性を示し、＋Ｖｇ側はＴＦＴのオン状態を、−Ｖｇ側はオフ状態の特性を示している。そして、実線は初期状態の特性であり、破線は劣化状態の特性を示している。この構造ではオン電流とオフ電流が共に高くなり、また劣化も大きい。従って、通常はこの構造のままで使用することはなかった。
【００１６】
図２０（２Ａ）の構造は、図２０（１Ａ）の構造にＬＤＤ領域が設けられたものであり、ゲート電極とはオーバーラップしないＬＤＤ構造である。このとき図２０（２Ｂ）に示すように、オフ電流をある程度抑えることは可能であったが、オン電流の劣化を防ぐことはできなかった。また、図２０（３Ａ）の構造は、ＬＤＤ領域がゲート電極と完全にオーバーラップした構造で、ＧＯＬＤ構造とも呼ばれるものである。このとき図２０（３Ｂ）に示すように、オン電流の劣化を抑えることはできるが、ＬＤＤ構造よりもオフ電流が増加してしまう欠点があった。
【００１７】
従って、図２０（１Ａ）、（２Ａ）、（３Ａ）に示す構造では、画素部に必要なオン領域の特性とオフ領域の特性を、信頼性の問題を含めて同時に満足させることはできなかった。しかし、図２０（４Ａ）に示すようにＬＤＤ領域をゲート電極とオーバーラップさせた部分と、オーバーラップさせない部分とを形成するような構造とした。この構造を採用することで、オン電流の劣化を十分に抑制し、かつ、オフ電流を低減することが可能となった。
【００１８】
ここで図２０（４Ａ）の構造は以下の考察により導かれるものであった。図２０（３Ａ）に示したような構造で、ｎチャネル型ＴＦＴのゲート電極に負の電圧が印加されたとき、即ちオフ状態において、ゲート電極とオーバーラップして形成されたＬＤＤ領域では、負電圧の増加と共にゲート絶縁膜との界面にホールが誘起されて、ドレイン領域、ＬＤＤ領域、チャネル領域をつなぐ少数キャリアによる電流経路が形成される。このとき、ドレイン領域に正の電圧が印加されていると、ホールはソース領域側に流れるため、これがオフ電流の増加原因と考えられた。
【００１９】
このような電流経路を途中で遮断するために、ゲート電圧が印加されても少数キャリアが蓄積されないＬＤＤ領域を設ければ良いと考えた。本発明はこのような構成を有する薄膜トランジスタと、この薄膜トランジスタを用いた回路に関するものである。
【００２０】
従って、本発明の構成は、半導体層と前記半導体層に接して形成されたゲート絶縁膜と前記ゲート絶縁膜に接して形成されたゲート電極とを有する半導体装置において、前記ゲート電極は、前記ゲート絶縁膜に接して形成された半導体膜からなるゲート電極の第１層目と、前記ゲート電極の第１層目に接して形成されたゲート電極の第２層目とを有し、前記半導体層は、チャネル形成領域と、一導電型の第１の不純物領域と、前記チャネル形成領域と前記一導電型の第１の不純物領域とに挟まれ、かつ、前記チャネル形成領域に接する一導電型の第２の不純物領域とを有し、前記一導電型の第２の不純物領域の一部は、前記ゲート絶縁膜を介して前記ゲート電極の第１層目と重なっていることを特徴としている。
【００２１】
また、他の発明の構成は、半導体層と、前記半導体層に接して形成されたゲート絶縁膜と前記ゲート絶縁膜に接して形成されたゲート電極とを有する半導体装置において、前記ゲート電極は、前記ゲート絶縁膜に接して形成された半導体膜からなるゲート電極の第１層目と、前記ゲート電極の第１層目に接し、前記ゲート電極の第１層目の内側に形成されるゲート電極の第２層目とを有し、前記半導体層は、チャネル形成領域と、一導電型の第１の不純物領域と、前記チャネル形成領域と前記一導電型の第１の不純物領域とに挟まれ、かつ、前記チャネル形成領域に接する一導電型の第２の不純物領域とを有し、前記一導電型の第２の不純物領域の一部は、前記ゲート絶縁膜を介して前記ゲート電極の第１層目と重なっていることを特徴としている。
【００２２】
また、他の発明の構成は、半導体層と、前記半導体層に接して形成されたゲート絶縁膜と前記ゲート絶縁膜に接して形成されたゲート電極とを有する半導体装置において、前記ゲート電極は、前記ゲート絶縁膜に接して形成された半導体膜からなるゲート電極の第１層目と、前記ゲート電極の第１層目に接し、チャネル長方向の長さが、前記ゲート電極の第１層目よりも短く形成されたゲート電極の第２層目とを有し、前記半導体層は、チャネル形成領域と、一導電型の第１の不純物領域と、前記チャネル形成領域と前記一導電型の第１の不純物領域とに挟まれ、かつ、前記チャネル形成領域に接する一導電型の第２の不純物領域とを有し、前記一導電型の第２の不純物領域の一部は、前記ゲート絶縁膜を介して前記ゲート電極の第１層目と重なっていることを特徴としている。
【００２３】
また、他の発明の構成は、半導体層と前記半導体層に接して形成されたゲート絶縁膜と前記ゲート絶縁膜に接して形成されたゲート電極とを有する半導体装置において、前記ゲート電極は、チャネル長方向の長さが互いに異なる２層構造を有し、前記ゲート絶縁膜に接して形成された半導体膜からなるゲート電極の第１層目と、前記ゲート電極の第１層目に接し、前記ゲート電極の第１層目のチャネル長方向の長さよりも短く形成されたゲート電極の第２層目とから成り、前記半導体層は、チャネル形成領域と、一導電型の第１の不純物領域と、前記チャネル形成領域と前記一導電型の第１の不純物領域とに挟まれ、かつ、前記チャネル形成領域に接する一導電型の第２の不純物領域とを有し、前記一導電型の第２の不純物領域の一部は、前記ゲート絶縁膜を介して前記ゲート電極の第１層目と重なっていることを特徴としている。
【００２４】
前記第２の不純物領域における一導電型の不純物元素の濃度は、前記第１の不純物領域における一導電型の不純物元素の濃度よりも低いことを前提としている。
【００２５】
また、本発明は、一導電型の半導体層と前記半導体層に接して形成された絶縁膜と前記絶縁膜に接して形成された半導体膜からなる電極とから容量を形成していて、前記一導電型の半導体層が、前記第１の不純物領域と連続していることを特徴としている。
【００２６】
また、他の発明の構成は、ｎチャネル型薄膜トランジスタを含む画素部を有する半導体装置において、前記ｎチャネル型薄膜トランジスタのゲート電極は、ゲート絶縁膜に接して形成された半導体膜からなるゲート電極の第１層目と、前記ゲート電極の第１層目に接して形成されたゲート電極の第２層目とを有し、前記ｎチャネル型薄膜トランジスタの半導体層は、チャネル形成領域と、一導電型の第１の不純物領域と、前記チャネル形成領域と前記一導電型の第１の不純物領域とに挟まれ、かつ、前記チャネル形成領域に接する一導電型の第２の不純物領域とを有し、前記一導電型の第２の不純物領域の一部は、前記ゲート絶縁膜を介して、前記ゲート電極の第１層目と重なっていることを特徴としている。
【００２７】
また、他の発明の構成は、ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタとで形成されたＣＭＯＳ回路を有する半導体装置において、前記ｎチャネル型薄膜トランジスタのゲート電極は、ゲート絶縁膜に接して形成された半導体膜からなるゲート電極の第１層目と、前記ゲート電極の第１層目に接して形成されたゲート電極の第２層目とを有し、前記ｎチャネル型薄膜トランジスタの半導体層は、チャネル形成領域と、一導電型の第１の不純物領域と、前記チャネル形成領域と前記一導電型の第１の不純物領域とに挟まれ、かつ、前記チャネル形成領域に接する一導電型の第２の不純物領域とを有し、前記一導電型の第２の不純物領域の一部は、前記ゲート絶縁膜を介して前記ゲート電極の第１層目と重なっていることを特徴としている。
【００２８】
また、他の発明の構成は、ｎチャネル型薄膜トランジスタを含む画素部と、ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタとで形成されたＣＭＯＳ回路とを有する半導体装置において、前記ｎチャネル型薄膜トランジスタのゲート電極は、ゲート絶縁膜に接して形成された半導体膜からなるゲート電極の第１層目と、前記ゲート電極の第１層目に接して形成されたゲート電極の第２層目とを有し、前記ｎチャネル型薄膜トランジスタの半導体層は、チャネル形成領域と、一導電型の第１の不純物領域と、前記チャネル形成領域と前記一導電型の第１の不純物領域とに挟まれ、かつ、前記チャネル形成領域に接する一導電型の第２の不純物領域とを有し、前記一導電型の第２の不純物領域の一部は、前記ゲート絶縁膜を介して前記ゲート電極の第１層目と重なっていることを特徴としている。
【００２９】
上記発明の構成において、前記ｎチャネル型薄膜トランジスタのゲート電極の第２層目は、チャネル長方向の長さが、前記ゲート電極の第１層目よりも短く形成されているものである。
【００３０】
また、上記発明の構成において、一導電型の半導体層と、該半導体層に接して形成された絶縁膜と前記絶縁膜に接して形成された半導体膜からなる電極とから成る容量を有し、前記容量がｎチャネル型またはｐチャネル型薄膜トランジスタに接続されていることを特徴としている。前記一導電型の半導体層は、前記ｎチャネル型またはｐチャネル型薄膜トランジスタの半導体層と連続して設けることができる。
【００３１】
さらに、本発明の構成において、前記ゲート電極の第１層目はシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）から選ばれた一種または複数種の元素、あるいは前記元素を主成分とする化合物であり、前記ゲート電極の第２層目はチタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から選ばれた一種または複数種の元素、あるいは前記元素を主成分とする化合物であることが望ましい。
【００３２】
そして、本発明の構成は、基板上に半導体層を形成する工程と、前記半導体層に接してゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に接して第１の導電膜を形成する工程と、前記第１の導電膜に接して第２の導電膜を形成する工程と、前記第２の導電膜からゲート電極の第２層目を形成する工程と、一導電型の不純物元素を前記半導体層に選択的に添加する第１の不純物添加の工程と、前記第１の導電膜からゲート電極の第１層目を形成する工程と、一導電型の不純物元素を前記半導体層に選択的に添加する第２の不純物添加の工程とを有することを特徴とする。
【００３３】
また、他の発明の構成は、基板上に半導体層を形成する工程と、前記半導体層に接してゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に接して第１の導電膜を形成する工程と、前記第１の導電膜に接して第２の導電膜を形成する工程と、前記第２の導電膜からゲート電極の第２層目を形成する工程と、一導電型の不純物元素を前記半導体層に選択的に添加する第１の不純物添加の工程と、前記第１の導電膜からゲート電極の第１層目を形成する工程と、一導電型の不純物元素を前記半導体層に選択的に添加する第２の不純物添加の工程と、前記ゲート電極の第１層目の一部を除去する工程とを有することを特徴とする。
【００３４】
また、他の発明の構成は、基板上に、第１の半導体層と第２の半導体層を形成する工程と、前記第１の半導体層と第２の半導体層に接してゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に接して第１の導電膜を形成する工程と、前記第１の導電膜に接して第２の導電膜を形成する工程と、前記第２の導電膜からゲート電極の第２層目を形成する工程と、一導電型の不純物元素を少なくとも前記第１の半導体層に選択的に添加する第１の不純物添加の工程と、一導電型とは反対の導電型の不純物元素を前記第２の半導体層に選択的に添加する第３の不純物添加の工程と、前記第１の導電膜からゲート電極の第１層目を形成する工程と、一導電型の不純物元素を少なくとも前記第１の半導体層に選択的に添加する第２の不純物添加の工程とを有することを特徴とする。
【００３５】
また、他の発明の構成は、基板上に第１の半導体層と第２の半導体層を形成する工程と、前記第１の半導体層と第２の半導体層に接してゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に接して第１の導電膜を形成する工程と、前記第１の導電膜に接して第２の導電膜を形成する工程と、前記第２の導電膜からゲート電極の第２層目を形成する工程と、一導電型の不純物元素を少なくとも前記第１の半導体層に選択的に添加する第１の不純物添加の工程と、一導電型とは反対の導電型の不純物元素を前記第２の半導体層に選択的に添加する第３の不純物添加の工程と、前記第１の導電膜からゲート電極の第１層目を形成する工程と、一導電型の不純物元素を少なくとも前記第１の半導体層に選択的に添加する第２の不純物添加の工程と、前記ゲート電極の第１層目の一部を除去する工程とを有することを特徴とする。
【００３６】
また、他の発明の構成は、基板上に第１の半導体層と第２の半導体層を形成する工程と、前記第１の半導体層と第２の半導体層に接してゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に接して第１の導電膜を形成する工程と、前記第１の導電膜に接して第２の導電膜を形成する工程と、前記第２の導電膜からゲート電極の第２層目を形成する工程と、一導電型の不純物元素を少なくとも前記第１の半導体層に選択的に添加する第１の不純物添加の工程と、一導電型とは反対の導電型の不純物元素を前記第２の半導体層に選択的に添加する第３の不純物添加の工程と、前記第１の導電膜からゲート電極の第１層目を形成する工程と、一導電型の不純物元素を少なくとも前記第１の半導体層に選択的に添加する第２の不純物添加の工程と、前記ゲート電極の第１層目の一部を除去する工程とを有することを特徴とする。
【００３７】
上記発明の構成において、前記ゲート電極の第１層目はシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）から選ばれた一種または複数種の元素、あるいは前記元素を主成分とする化合物から形成されるものであり、前記ゲート電極の第２層目はチタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から選ばれた一種または複数種の元素、あるいは前記元素を主成分とする化合物から形成されることを特徴とする。
【発明の実施の形態】
［実施形態１］
本発明の実施の形態を図１と図２により説明する。ここでは、基板上にｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを同時に作製し、ＣＭＯＳ回路の基本構成であるインバータ回路を形成する実施形態について示す。
【００３８】
絶縁表面を有する基板１０１は、ガラス基板、プラスチック基板、セラミックス基板などを用いることができる。また、酸化シリコン膜などの絶縁膜を表面に形成したシリコン基板やステンレス基板を用いても良い。また、石英基板を使用することも可能である。
【００３９】
そして、基板１０１のＴＦＴが形成される表面には、窒化シリコン膜からなる下地膜１０２と酸化シリコン膜からなる下地膜１０３が形成されている。これらの下地膜はプラズマＣＶＤ法やスパッタ法で形成すれば良く、基板１０１から不純物が半導体層へ拡散することを防ぐために設けるものである。例えば、窒化シリコン膜からなる下地膜１０２を２０〜１００ｎｍ、代表的には５０ｎｍの厚さに形成し、さらに酸化シリコン膜ならなる下地膜１０３を５０〜５００ｎｍ、代表的には１５０〜２００ｎｍの厚さに形成すれば良い。
【００４０】
勿論、下地膜を窒化シリコン膜からなる下地膜１０２または、酸化シリコン膜ならなる下地膜１０３のみで形成することも可能であるが、ＴＦＴの信頼性のを考慮すると２層構造とすることが望ましい。
【００４１】
前記下地膜１０３に接して形成される半導体層は、プラズマＣＶＤ法、減圧ＣＶＤ法、スパッタ法などの成膜法で形成される非晶質半導体を、レーザー結晶化法や熱処理による固相成長法で結晶化された、結晶質半導体を用いることが望ましい。また、前記成膜法で形成される微結晶半導体を適用することも可能である。ここで適用できる半導体材料は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、またシリコンゲルマニウム合金、炭化シリコンがあり、その他にガリウム砒素などの化合物半導体材料を用いることもできる。
【００４２】
または、基板１０１上に形成する半導体層は、単結晶シリコン層を形成したＳＯＩ（Silicon On Insulators）基板としても良い。ＳＯＩ基板にはその構造や作製方法によっていくつかの種類が知られているが、代表的には、ＳＩＭＯＸ（Separation by Implanted Oxygen）、ＥＬＴＲＡＮ（Epitaxial Layer Transfer：キャノン社の登録商標）基板、Smart-Cut（SOITEC社の登録商標）などを使用することができる。勿論、その他のＳＯＩ基板を使用することも可能である。
【００４３】
半導体層は１０〜１００ｎｍ、代表的には５０ｎｍの厚さで形成されるものである。また、プラズマＣＶＤ法で作製される非晶質半導体膜には１０〜４０atom％の濃度で水素が含まれているが、好ましくは４００〜５００℃の熱処理で水素を膜中から脱離させ、含有水素量を５atom％以下としておくことが望ましい。また、非晶質シリコン膜をスパッタ法や蒸着法などの他の作製方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくことが望ましい。
【００４４】
ここで、下地膜と非晶質半導体膜とはいずれもプラズマＣＶＤ法で作製されるものであり、このとき下地膜と非晶質半導体膜を真空中で連続して形成しても良い。下地膜を形成後、その表面が大気雰囲気にさらされないことにより、表面の汚染を防ぐことが可能となり、作製されるＴＦＴの特性バラツキを低減させることができた。
【００４５】
非晶質半導体膜を結晶化する工程は、公知のレーザー結晶化技術または熱結晶化の技術を用いれば良い。特に、触媒元素を用いた熱結晶化の技術により結晶質半導体膜を形成すると優れたＴＦＴ特性を得ることができる。
【００４６】
こうして形成された結晶質半導体膜をパターニングして、島状の半導体層１０４、１０５を形成した。
【００４７】
次に、島状の半導体層１０４、１０５を覆って、酸化シリコンまたは窒化シリコンを主成分とするゲート絶縁膜１０６を形成する。ゲート絶縁膜１０６は、プラズマＣＶＤ法やスパッタ法で形成されるものであり、その厚さを１０〜２００ｎｍ、好ましくは５０〜１５０ｎｍとして形成すれば良い。
【００４８】
そして、ゲート絶縁膜１０６の表面にゲート電極の第１層目となる第１の導電膜１０７と、ゲート電極の第２層目となる第２の導電膜１０８とを形成した。第１の導電膜１０７はＳｉまたはＧｅを主成分とした半導体膜であり、この半導体膜にはｎ型あるいはｐ型の導電型を付与する不純物元素が添加されていても良い。そして、第１の導電膜１０７の厚さは５〜５０ｎｍ、好ましくは１０〜３０ｎｍで形成すれば良い。
【００４９】
ゲート絶縁膜１０６とゲート電極の第１層目となる第１の導電膜１０７の厚さの管理は重要であった。これは、後に実施される第１の不純物添加の工程において、ｎ型を付与する不純物をゲート絶縁膜１０６とゲート電極の第１層目となる第１の導電膜１０７を通過させて、半導体層１０４、１０５に添加するためであった。実際には、ゲート絶縁膜１０６とゲート電極の第１層目となる第１の導電膜１０７の厚さと、添加する前記不純物の濃度を考慮して、第１の不純物添加の工程条件を決定されるものであった。前記膜厚範囲であれば前記不純物元素を半導体層に添加することは可能であった。しかし、ゲート絶縁膜１０６やゲート電極の第１層目となる第１の導電膜１０７の厚さが予定された本来の値よりも１０％以上変動すると、添加される不純物濃度が減少してしまうためであった。
【００５０】
ゲート電極の第２層目となる第２の導電膜１０８は、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から選ばれた元素、あるいはこれらの元素を主成分とする化合物で形成すれば良い。これはゲート電極の電気抵抗を下げるために考慮されるものであり、例えば、Ｍｏ−Ｗ化合物を用いても良い。第２の導電膜１０８の厚さは、２００〜１０００ｎｍ、代表的には４００ｎｍに形成すれば良い。（図１（Ａ））
【００５１】
次に公知のパターニング技術を使ってレジストマスクを形成し、第２の導電膜１０８の一部を除去する工程を行った。そして、図１（Ｂ）に示すようにゲート電極の第２層目１０９、１１０を第１の導電膜１０７上に形成した。ゲート電極の第２層目のチャネル長方向の長さは、要求されるＴＦＴの特性に応じて適宣決められるものであるが、ここでは３μｍとした。
【００５２】
そして、ｎ型を付与する第１の不純物元素を添加する工程を行った。結晶質半導体材料に対してｎ型を付与する不純物元素としては、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）などが知られているが、ここでは、リンを用い、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。この工程では、ゲート絶縁膜１０６と第１の導電膜１０７を通してその下の半導体層にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定した。半導体層に添加されるリンの濃度は、１×１０16〜５×１０19atoms/cm3（代表的には１×１０17〜５×１０18atoms/cm3）の範囲にするのが好ましく、ここでは１×１０18atoms/cm3とした。そして、半導体層にリンが添加された領域１１１、１１２、１１３、１１４が形成された。ここで形成されたリンが添加された領域の一部は、ＬＤＤ領域として機能する第２の不純物領域とされるものである。(図１（Ｂ）)
【００５３】
次にｎチャネル型ＴＦＴが形成される領域にレジストマスク１１８を形成した。そして、エッチングにより第１の導電膜１０７が露出している領域を除去した。その結果、第１の導電膜１２１、１２２がｎチャネル型ＴＦＴが形成される領域に島状に残った。
【００５４】
そして、ｐチャネル型ＴＦＴが形成される領域のみに、ｐ型を付与する第３の不純物元素を添加するの工程を行った。ｐ型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、が知られているが、ここではボロンをその不純物元素として、ジボラン（Ｂ2Ｈ6）を用いてイオンドープ法で添加した。ここでも加速電圧を８０ｋｅＶとして、２×１０20atoms/cm3の濃度にボロンを添加した。そして、図１（Ｃ）に示すようにボロンが高濃度に添加された第３の不純物領域１１９、１２０が形成された。(図１（Ｃ）)
【００５５】
そして、レジストマスク１１８を完全に除去した後、レジストマスク１２３、１２４を形成した。レジストマスク１２３はｎチャネル型ＴＦＴにおいて、ソース領域およびドレイン領域となる第１の不純物領域を形成するためのマスクとして利用するものである。即ち、レジストマスク１２３の形状により、半導体層１０４がある領域において第１の不純物領域が形成される領域の面積を自由に設定することができる。
【００５６】
ここでは、図１（Ｃ）に示すように、レジストマスク１２３を形成し、ｎ型を付与する第２の不純物元素を添加する工程を行った。そして、ソース領域となる第１の不純物領域１２５とドレイン領域となる第１の不純物領域１２６がそれぞれ形成された。ここでは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。この工程でも、ゲート絶縁膜１０６を通してその下の半導体層にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定した。この領域のリンの濃度はｎ型を付与する第１の不純物元素を添加する工程と比較して高濃度であり、１×１０20〜１×１０21atoms/cm3（代表的には１×１０20〜５×１０20atoms/cm3）とするのが好ましく、ここでは１×１０20atoms/cm3とした。
【００５７】
この工程に先立って、レジストマスク１２３を用い、エッチングにより第１の導電膜１２１、１２２が露出している領域を除去しておいた。こうすることにより、ｎ型を付与する第２の不純物元素を添加する工程を効果的に実施することができた。（図１（Ｄ））
【００５８】
さらに、レジストマスク１２３、１２４を除去して新たにレジストマスク１３０、１３１を形成した。この工程において、ｎチャネル型ＴＦＴに形成されるレジストマスク１３０のチャネル長方向の長さはＴＦＴの構造を決める上で重要であった。レジストマスク１３０は第１の導電膜１２７の一部を除去する目的で設けられるものであり、このレジストマスクの長さにより、第２の不純物領域がゲート電極と重なる領域と、重ならない領域をある範囲で自由に決めることができた。（図１（Ｅ））
【００５９】
そして図１（Ｆ）に示すようにゲート電極の第１層目１３２が形成された。
【００６０】
そして、ゲート絶縁膜１０６、ゲート電極の第１層目１３２、ゲート電極の第２層目１０９、１１０の表面に窒化シリコン膜１３３を形成した。さらにその上に第１の層間絶縁膜１３４を形成した。窒化シリコン膜１３３は５０ｎｍの厚さで形成され、第１の層間絶縁膜１３４は酸化シリコン膜で９５０ｎｍの厚さに形成した。
【００６１】
ここで形成された窒化シリコン膜１３３は次の熱処理の工程を行うために必要なものであった。これはゲート電極の第２層目１０９，１１０の表面が酸化することを防ぐ目的において効果的であった。
【００６２】
熱処理の工程は、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために行う必要があった。この工程は、電気加熱炉を用いた熱アニール法や、前述のエキシマレーザーを用いたレーザーアニール法や、ハロゲンランプを用いたラピットサーマルアニール法（ＲＴＡ法）で行えば良い。しかし、レーザーアニール法は低い基板加熱温度で活性をすることができるが、ゲート電極の下にかくれる領域まで活性化させることは困難であった。従って、ここでは熱アニール法で活性化の工程を行った。加熱処理は、窒素雰囲気中において３００〜７００℃、好ましくは３５０〜５５０℃、ここでは４５０℃、２時間の処理を行った。
【００６３】
第１の層間絶縁膜１３４と窒化シリコン膜１３３はその後、パターニングでそれぞれのＴＦＴのソース領域と、ドレイン領域に達するコンタクトホールが形成された。そして、ソース電極１３５、１３６とドレイン電極１３７を形成した。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むＡｌ膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の電極として用いた。
【００６４】
以上の工程で、ＣＭＯＳ回路のｎチャネル型ＴＦＴにはチャネル形成領域１３８、第１の不純物領域１４０、１４１、第２の不純物領域１３９が形成された。ここで、第２の不純物領域は、ゲート電極と重なる領域（ＧＯＬＤ領域）１３９ａと、ゲート電極と重ならない領域（ＬＤＤ領域）１３９ｂがそれぞれ形成された。そして、第１の不純物領域１４０はソース領域として、第１の不純物領域１４１はドレイン領域となった。
【００６５】
一方、ｐチャネル型ＴＦＴは、チャネル形成領域１４２、第３の不純物領域１４３、１４４が形成された。そして、第３の不純物領域１４３はソース領域として、第３の不純物領域１４４はドレイン領域となった。（図２（Ａ））
【００６６】
図２（Ａ）はインバータ回路の断面構造図であり、図２（Ｂ）で示すインバータ回路の上面図のＡ−Ａ' 断面構造を示している。尚、図２（Ｃ）に示すインバータ回路図における各端子部ａ、ｂ、ｃは、インバータ回路の上面図に示す各端子と対応している。
【００６７】
図１と図２では、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的に組み合わせて成るＣＭＯＳ回路を例にして示したが、ｎチャネル型ＴＦＴを用いたＮＭＯＳ回路や、液晶表示装置の画素部に本願発明を適用することもできる。
【００６８】
［実施形態２］
本発明によれば、図３に示すように、ＬＤＤ領域となる第２の不純物領域を、ゲート電極の第１層目３０２と重なる第２の不純物領域３０５ａ、３０６ａとゲート電極と重ならない第２の不純物領域３０５ｂ、３０６ｂとに分けることができる。すなわち、ゲート電極とオーバーラップするＬＤＤ領域と、オーバーラップしないＬＤＤ領域が形成される。この領域の作り分けは、フォトレジストによるマスクで容易に実施可能であり、第１の不純物添加の工程と、第１の不純物領域を形成する第２の不純物添加の工程により行われた。
【００６９】
すなわち、図３（Ａ）に示すＬＤＤ領域のそれぞれの長さＸ１、Ｘ２、およびＹ１、Ｙ２の長さをある範囲で任意に設定することができる。ここで、ｎチャネル型ＴＦＴの信頼性を含めた特性を考慮すると、第１の不純物領域（ドレイン領域）３０８側に設けられる第２の不純物領域３０６ａ、３０６ｂは必須のものであったが、ゲート電極を挟んでその反対側に設けられる第２の不純物領域３０５ａ、３０５ｂは、ｎチャネル型ＴＦＴの動作環境を考慮して適宣設ければ良いものであった。
【００７０】
これは、同一基板上に駆動電圧の異なる回路を作製するときにきわめて便利な方法であった。図３には、液晶表示装置のロジック回路部、バッファ回路部、アナログスイッチ部、および画素部に使用するＴＦＴの設計値の一例を示す。このとき、それぞれのＴＦＴの駆動電圧を考慮して、チャネル長はもとより、ゲート電極と重なる第２の不純物領域３０５ａ、３０６ａとゲート電極と重ならない第２の不純物領域３０５ｂ、３０６ｂの長さを設定することが可能となる。
【００７１】
例えば、液晶表示装置のドライバ回路のロジック回路部ＴＦＴや、バッファ回路部のＴＦＴは基本的にオン特性が重視されるので、いわゆるＧＯＬＤ構造でも良く、ゲート電極と重ならない第２の不純物領域３０６ｂは必ずしも設ける必要はない。しかしあえて設ける場合は駆動電圧を考慮してＸ１の値を０.１〜４μｍ、代表的には０．５〜３μｍの範囲で設定すれば良い。いずれにしても、耐圧を考慮してゲート電極と重ならない第２の不純物領域３０６ｂの値は、駆動電圧が高くなるにしたがって大きくすることが望ましい。また、このとき第１の不純物領域（ソース領域）３０７側には第２の不純物領域３０５ａ、３０５ｂをあえて設ける必要はなかった。
【００７２】
また、サンプリング回路や、画素部に設けるＴＦＴはオフ電流が増加しては困るので、例えば、チャネル長３μｍとしてゲート電極と重なる第２の不純物領域３０５ａ、３０６ａを１．５μｍとし、ゲート電極と重ならない第２の不純物領域３０５ｂ、３０６ｂを１．５μｍとすれば良かった。勿論、本発明はここで示す設計値に限定されるものでなく、適宣決定すれば良いものである。
【００７３】
以上のように、本発明において、ゲート電極の第１層目と、ゲート電極の第２層目とのチャネル長方向の長さは、作製するＴＦＴの構造と深い関係があった。ゲート電極の第２層目のチャネル長方向の長さは、チャネル長Ｌにほぼ相当するものであった。このときＬは０．１〜１０μｍ、代表的には０．２〜５μｍの値とすれば良かった。
【００７４】
そして、第２の不純物領域３０５、３０６がゲート電極と重なる長さＹ１、Ｙ２は、ゲート電極の第１層目３０２の長さと密接な関係にある。Ｙ１、Ｙ２の長さは、０．１〜４μｍ、代表的には０．５〜３μｍで形成することが望ましい。また、第２の不純物領域３０５、３０６がゲート電極と重ならない長さＸ１、Ｘ２は、前述のように必ずしも設ける必要がない場合もあるが、通常は０．１〜３μｍ、代表的には０．３〜２μｍとするのが良い。いずれにしても、ＴＦＴの動作状態を考慮して適宣決めると良い。
【００７５】
ｎチャネル型ＴＦＴにおいてＬＤＤ領域は、第２の不純物領域３０６ａ、３０６ｂだけでも良い。また画素部のｎチャネル型ＴＦＴのように、両極の電圧が印加されるような場合には、チャネル形成領域３０４を中心としてソース領域側３０７とドレイン領域側３０８の両方に設けることが望ましい。
【００７６】
一方、ｐチャネル型ＴＦＴに対しては、チャネル形成領域３０４と、ソース領域３０７、ドレイン領域３０８だけを形成すれば良い。勿論、本発明のｎチャネル型ＴＦＴと同様の構造としても良いが、ｐチャネル型ＴＦＴはもともと信頼性が高いため、オン電流を稼いでｎチャネル型ＴＦＴとの特性バランスをとった方が好ましい。本願発明を図１に示すようにＣＭＯＳ回路に適用する場合には、特にこの特性のバランスをとることが重要である。但し、本発明の構造をｐチャネル型ＴＦＴに適用しても何ら問題はない。
【００７７】
［実施例１］
本実施例では、本願発明の構成を図４〜図６を用い、画素部とその周辺に設けられる駆動回路の基本形態であるＣＭＯＳ回路を同時に作製する方法について説明する。
【００７８】
図４において、基板４０１には、例えばコーニング社の１７３７ガラス基板に代表される無アルカリガラス基板を用いた。そして、基板４０１のＴＦＴが形成される表面に、下地膜４０２をプラズマＣＶＤ法やスパッタ法で形成した。下地膜４０２は図示していないが、窒化シリコン膜を２５〜１００ｎｍ、ここでは５０ｎｍの厚さに、酸化シリコン膜を５０〜３００ｎｍ、ここでは１５０ｎｍの厚さに形成した。また、下地膜４０２は、窒化シリコン膜や窒化酸化シリコン膜のみを用いても良い。
【００７９】
下地膜４０２は上記材料の１層で形成しても良いし、２層以上の積層構造としても良い。いずれにしてもその厚さが１００〜３００nm程度になるように形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される第１の酸化窒化シリコン膜を１０〜１００nmの厚さに形成し、ＳｉＨ4、Ｎ2Ｏから作製される第２の酸化窒化シリコン膜を１００〜２００ｎｍの厚さに積層形成した２層構造として下地膜４０２を形成しても良い。
【００８０】
次に、この下地膜４０２の上に５０ｎｍの厚さの、非晶質シリコン膜をプラズマＣＶＤ法で形成した。非晶質シリコン膜は含有水素量にもよるが、好ましくは４００〜５５０℃で数時間加熱して脱水素処理を行い、含有水素量を５atom％以下として、結晶化の工程を行うことが望ましい。また、非晶質シリコン膜をスパッタ法や蒸着法などの他の作製方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくことが望ましい。
【００８１】
ここで、下地膜と非晶質シリコン膜とはいずれもプラズマＣＶＤ法で作製されるものであり、このとき下地膜と非晶質シリコン膜を真空中で連続して形成しても良い。下地膜を形成後、一旦大気雰囲気にさらされない工程にすることにより、表面の汚染を防ぐことが可能となり、作製されるＴＦＴの特性バラツキを低減させることができた。
【００８２】
非晶質シリコン膜を結晶化する工程は、公知のレーザー結晶化技術または熱結晶化の技術を用いれば良い。本実施例では、パルス発振型のＫｒＦエキシマレーザー光を線状に集光して非晶質シリコン膜に照射して結晶質シリコン膜を形成した。
【００８３】
尚、本実施例では半導体層を非晶質シリコン膜から結晶質シリコン膜を形成したが、微結晶シリコン膜を用いても構わないし、直接結晶質シリコン膜を成膜しても良い。
【００８４】
こうして形成された結晶質シリコン膜をパターニングして、島状の半導体層４０３、４０４、４０５を形成した。
【００８５】
次に、島状の半導体層４０３、４０４、４０５を覆って、酸化シリコンまたは窒化シリコンを主成分とするゲート絶縁膜４０６を形成した。ゲート絶縁膜４０６は、プラズマＣＶＤ法でＮ2ＯとＳｉＨ4を原料とした窒化酸化シリコン膜を１０〜２００ｎｍ、好ましくは５０〜１５０ｎｍの厚さで形成すれば良い。ここでは１００ｎｍの厚さに形成した。
【００８６】
そして、ゲート絶縁膜４０６の表面にゲート電極の第１層目となる第１の導電膜４０７と、ゲート電極の第２層目となる第２の導電膜４０８とを形成した。第１の導電膜４０７はＳｉ、Ｇｅから選ばれた一種の元素、またはこれらの元素を主成分とする半導体膜で形成すれば良い。また、第１の導電膜４０７の厚さは５〜５００ｎｍ、好ましくは１０〜３０ｎｍとする必要がある。ここでは、２０ｎｍの厚さでＳｉ膜を形成した。
【００８７】
第１の導電膜として使用する半導体膜にはｎ型あるいはｐ型の導電型を付与する不純物元素が添加されていても良い。この半導体膜の作製法は公知の方法に従えば良く、例えば、減圧ＣＶＤ法で基板温度を４５０〜５００℃として、ジシラン（Ｓｉ2Ｈ6）を２５０ＳＣＣＭ、ヘリウム（Ｈｅ）を３００ＳＣＣＭ導入して作製することができる。このとき同時に、Ｓｉ2Ｈ6に対してＰＨ3を０．１〜２％混入させてｎ型の半導体膜を形成しても良い。
【００８８】
ゲート電極の第２層目となる第２の導電膜は、Ｔｉ、Ｔａ、Ｗ、Ｍｏから選ばれた元素、あるいはこれらの元素を主成分とする化合物で形成すば良い。これはゲート電極の電気抵抗を下げるために考慮されるものであり、例えば、Ｍｏ−Ｗ化合物を用いても良い。ここでは、Ｔａを使用し、スパッタ法で、２００〜１０００ｎｍ、代表的には４００ｎｍの厚さに形成した。（図４（Ａ））
【００８９】
Ｔａ膜を用いる場合には、同様にスパッタ法で形成することが可能である。Ｔａ膜はスパッタガスにＡｒを用いる。また、これらのスパッタガス中に適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。α相のＴａ膜の抵抗率は２０μΩcm程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０μΩcm程度でありゲート電極とするには不向きである。しかし、ＴａＮ膜はα相に近い結晶構造を持つので、この上にＴａ膜を形成すればα相のＴａ膜が容易に得られる。従って、Ｔａ膜の成膜に先立って１０〜５０ｎｍの厚さでＴａＮ膜を形成しておいても良い。Ｔａ膜は抵抗率を１０〜５０μΩcmの範囲ですることが好ましい。
【００９０】
その他にＷ膜を用いることも可能であり、その場合はＷをターゲットとしたスパッタ法で、アルゴン（Ａｒ）ガスと窒素（Ｎ2）ガスを導入して導電層（Ａ）をＷ膜で２００nmの厚さに形成する。また、Ｗ膜を６フッ化タングステン（ＷＦ6）を用いて熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。
【００９１】
次に公知のパターニング技術を使ってレジストマスクを形成し、第２の導電膜４０８をエッチングしてゲート電極の第２層目を形成する工程を行った。第２の導電膜４０８はＴａ膜で形成されているので、ドライエッチング法により行った。ドライエッチングの条件として、Ｃｌ2を８０ＳＣＣＭ導入して１００ｍＴｏｒｒ、で５００Ｗの高周波電力を投入して行った。そして、図４（Ｂ）に示すようにゲート電極の第２層目４０９、４１０、４１２、４１３と、配線４１１を形成した。ゲート電極の第２層目のチャネル長方向の長さは、ＣＭＯＳ回路を形成するゲート電極の第２層目４０９、４１０で３μｍとし、また、画素部はマルチゲートの構造となっていて、ゲート電極の第２層目４１２、４１３の各々の長さを２μｍとした。
【００９２】
エッチング後わずかに残さが確認されたが、ＳＰＸ洗浄液やＥＫＣなどの溶液で洗浄することにより除去することができた。
【００９３】
また、第２の導電膜４０８はウエットエッチング法で除去することもできた。例えば、Ｔａの場合、フッ酸系のエッチング液で容易に除去することができた。
【００９４】
また、画素ＴＦＴのドレイン側に保持容量を設ける構造となっている。このとき、第２の導電膜と同じ材料で保持容量の配線電極４１４が形成される。
【００９５】
そして、ｎ型を付与する第１の不純物元素を添加する工程を行った。この工程は第２の不純物領域を形成するための工程であった。ここでは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。この工程では、ゲート絶縁膜４０６と第１の導電膜４０７を通してその下の半導体層にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定した。半導体層に添加されるリンの濃度は、１×１０16〜５×１０19atoms/cm3（代表的には１×１０17〜５×１０18atoms/cm3）の範囲にするのが好ましく、ここでは１×１０18atoms/cm3とした。そして、半導体層にリンが添加された領域４１５、４１６、４１７、４１８、４１９、４２０、４２１、４２２が形成された。(図４（Ｂ）)
【００９６】
このとき、第１の導電膜４０７で、ゲート電極の第２層目４０９、４１０、４１２、４１３と重ならない領域にもリンが添加された。この領域のリン濃度は特に規定されるものではないが、第１の導電膜の抵抗率を下げる効果が得られた。
【００９７】
次にｎチャネル型ＴＦＴを形成する領域をレジストマスク４２９、４３１で、配線が形成される領域をレジストマスク４３０で覆って、第１の導電膜４０７の一部を除去する工程を行った。ここでは、ドライエッチング法により行った。第１の導電膜４０７はＳｉであり、ドライエッチングの条件として、ＣＦ4を５０ＳＣＣＭ、Ｏ2を４５ＳＣＣＭ導入して５０ｍＴｏｒｒ、で２００Ｗの高周波電力を投入して行った。その結果、第１の導電膜４３４、４２３、４３５が残った。
【００９８】
そして、ｐチャネル型ＴＦＴが形成される領域に、ｐ型を付与する第３の不純物元素を添加するの工程を行った。ここではジボラン（Ｂ2Ｈ6）を用いてイオンドープ法で添加した。ここでも加速電圧を８０ｋｅＶとして、２×１０20atoms/cm3の濃度にボロンを添加した。そして、図４（Ｃ）に示すようにボロンが高濃度に添加された第３の不純物領域４３２、４３３が形成された。 (図４（Ｃ）)
【００９９】
さらに、レジストマスク４２９、４３０、４３１を完全に除去して、再度レジストマスク４３６、４３７、４３８、４３９、４４０、４４１を形成した。そして、レジストマスク４３６、４３９、４４０、４４１を用い、第１の導電膜をエッチングし、新たに第１の導電膜４４２、４４３、４４４、４４５を形成した。
【０１００】
レジストマスク４３６は９μｍの長さで、レジストマスク４３９、４４０は７μｍの長さで形成した。その結果、ｎ型を付与する第１の不純物添加の工程でリンが添加され、本工程でレジストマスク４３６、４３９、４４０で覆われた領域が、第２の不純物領域として画定した。
【０１０１】
そして、ｎ型を付与する第２の不純物元素を添加する工程を行った。ここでは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。この工程でも、ゲート絶縁膜３０６を通してその下の半導体層にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定した。そして、リンが添加された領域４４６、４４７、４４８、４４９、４５０が形成された。この領域のリンの濃度はｎ型を付与する第１の不純物元素を添加する工程と比較して高濃度であり、１×１０20〜１×１０21atoms/cm3とするのが好ましく、ここでは１×１０20atoms/cm3とした。（図５（Ａ））
【０１０２】
さらに、レジストマスク４３６、４３７、４３８、４３９、４４０、４４１を除去して新たにレジストマスク４５１、４５２、４５３、４５４、４５５、４５６を形成した。この工程において、ｎチャネル型ＴＦＴに形成されるレジストマスク４５１、４５４、４５５のチャネル長方向の長さはＴＦＴの構造を決める上で重要であった。レジストマスク４５１、４５４、４５５は第１の導電膜４４２、４４３、４４４の一部を除去する目的で設けられるものであり、このレジストマスクの長さにより、第２の不純物領域がゲート電極と重なる領域と、重ならない領域をある範囲で自由に決めることができた。（図５（Ｂ））
【０１０３】
そして図５（Ｃ）に示すようにゲート電極の第１層目４５７、４５８、４５９、４６０が形成された。ここで、ゲート電極の第１層目４５７のチャネル長方向の長さは６μｍ、ゲート電極の第１層目４５８、４５９のチャネル長方向の長さは４μｍとした。
【０１０４】
また、画素部には、保持容量部の電極４６０が形成された。
【０１０５】
図５（Ｃ）までの工程が終了したら、窒化シリコン膜４６１、第１の層間絶縁膜４６２を形成する工程を行った。最初に窒化シリコン膜４６１を５０ｎｍの厚さに成膜した。窒化シリコン膜４６１はプラズマＣＶＤ法で形成され、ＳｉＨ4を５ＳＣＣＭ、ＮＨ3を４０ＳＣＣＭ、Ｎ2を１００ＳＣＣＭ導入して０．７Ｔｏｒｒ、３００Ｗの高周波電力を投入した。そして、続いて第１の層間絶縁膜４６２として酸化シリコン膜をＴＥＯＳを５００ＳＣＣＭ、Ｏ2を５０ＳＣＣＭ導入し１Ｔｏｒｒ、２００Ｗの高周波電力を投入して９５０ｎｍの厚さに成膜した。
【０１０６】
そして、熱処理の工程を行った。熱処理の工程は、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために行う必要があった。この工程は、電気加熱炉を用いた熱アニール法や、前述のエキシマレーザーを用いたレーザーアニール法や、ハロゲンランプを用いたラピットサーマルアニール法（ＲＴＡ法）で行えば良い。ここでは熱アニール法で活性化の工程を行った。加熱処理は、窒素雰囲気中において３００〜７００℃、好ましくは３５０〜５５０℃、ここでは４５０℃、２時間の処理を行った。
【０１０７】
第１の層間絶縁膜４６２と窒化シリコン膜４６１はその後、パターニングでそれぞれのＴＦＴのソース領域と、ドレイン領域に達するコンタクトホールが形成された。そして、ソース電極４６３、４６４、４６５とドレイン電極４６７、４６８を形成した。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むＡｌ膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の電極として用いた。
【０１０８】
そして、ソース電極４６３、４６４、４６５とドレイン電極４６７、４６８と、第１の層間絶縁膜４６２を覆ってパッシベーション膜４６９を形成した。パッシベーション膜４６９は、窒化シリコン膜で５０ｎｍの厚さで形成した。さらに、有機樹脂からなる第２の層間絶縁膜４７０を約１０００ｎｍの厚さに形成した。有機樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機樹脂膜を用いることもできる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した。
【０１０９】
以上の工程で、ＣＭＯＳ回路のｎチャネル型ＴＦＴにはチャネル形成領域４７１、第１の不純物領域４７４、４７５、第２の不純物領域４７２、４７３が形成された。ここで、第２の不純物領域は、ゲート電極と重なる領域（ＧＯＬＤ領域）４７２ａ、４７３ａが１．５μｍの長さに、ゲート電極と重ならない領域（ＬＤＤ領域）４７２ｂ、４７３ｂが１．５μｍの長さにそれぞれ形成された。そして、第１の不純物領域４７４はソース領域として、第１の不純物領域４７５はドレイン領域となった。
【０１１０】
ｐチャネル型ＴＦＴは、同様にクラッド構造のゲート電極が形成され、チャネル形成領域４７６、第３の不純物領域４７７、４７８が形成された。そして、第３の不純物領域４７７はソース領域として、第３の不純物領域４７８はドレイン領域となった。
【０１１１】
また、画素部のｎチャネル型ＴＦＴはマルチゲートであり、チャネル形成領域４７９、４８４と第１の不純物領域４８２、４８３、４８７と第２の不純物領域４８０、４８１、４８５、４８６が形成された。ここで第２の不純物領域は、ゲート電極と重なる領域４８０ａ、４８１ａ、４８５ａ、４８６ａと重ならない領域４８０ｂ、４８１ｂ、４８５ｂ、４８６ｂとが形成された。
【０１１２】
こうして図６に示すように、基板４０１上にＣＭＯＳ回路と、画素部が形成されたアクティブマトリクス基板が作製された。また、画素部のｎチャネル型ＴＦＴのドレイン側には、保持容量部が同時に形成された。
【０１１３】
［実施例２］
本実施例では、実施例１と同じ工程で図５（Ａ）に示す状態得た後、他の方法でゲート電極の第１層目の一部を除去する例を図７を用いて説明する。
【０１１４】
まず、図５（Ａ）で形成したレジストマスク４３６、４３７、４３８、４３９、４４０、４４１をそのまま使用して、エッチングにより、第１のゲート導電膜４４２、４４３、４４４の一部を図７（Ａ）に示すように除去した。
【０１１５】
ここでのエッチングの工程は、ゲート電極の第１層目がシリコン膜である場合、ドライエッチング法により、ＳＦ6を４０ＳＣＣＭ、Ｏ2を１０ＳＣＣＭ導入して、１００ｍＴｏｒｒ、２００Ｗの高周波電力を印加して行うことができた。
【０１１６】
このドライエッチングの条件では、下地にあるゲート絶縁膜との選択比は高く、ゲート絶縁膜４０６はほとんどエッチングされなかった。
【０１１７】
ここでは、レジストマスク４３６は、ＴＦＴのチャネル長方向に対して９μｍ、また、レジストマスク４３９、４４０は７μｍの長さで形成されていた。そして、ここではドライエッチングにより第１の導電膜を１．５μｍずつ除去して、ゲート電極の第１層目４５７、４５８、４５９、４６０を形成した。
【０１１８】
以降の工程は実施例１に従えば良く、図６に示すように窒化シリコン膜４６１、第１の層間絶縁膜４６２、ソース電極４６３、４６４、４６５、ドレイン電極４６７、４６８、パッシベーション膜４６９、第２の層間絶縁膜４７０を形成して、図４（Ｃ）に示すアクティブマトリクス基板が形成された。
【０１１９】
［実施例３］
本実施例では、実施例１と同じ工程で図５（Ａ）に示す状態得た後、他の方法でゲート電極の第１層目の一部を除去する例を図８を用いて説明する。
【０１２０】
まず、図５（Ａ）で形成したレジストマスク４３６、４３７、４３８、４３９、４４０、４４１を完全に除去して、再度フォトレジストを膜を形成し、裏面からの露光によるパターニングの工程を行った。このとき、図８（Ａ）に示すようにゲート電極がマスクとなって、自己整合的にレジストマスク８０１、８０２、８０３、８０４、８０５、８０６が形成された。裏面からの露光は直接光と散乱光を利用して行うもので、光強度や露光時間などの露光条件の調節により、図８（Ａ）に示すようにレジストマスクをゲート電極上の内側に形成することができた。
【０１２１】
但し、レジストマスク８０２、８０３はゲート電極４１０、配線４１１を保護するためのものであり、必ずしも必要なものでなく実施者が適宣設ければ良いものである。
【０１２２】
そして、ゲート電極の第１層目のマスクされていない領域をドライエッチング法により除去した。ドライエッチングの条件は実施例１と同様に行った。エッチングが終了した後レジストマスク８０１、８０２、８０３、８０４、８０５を除去した。
【０１２３】
以降の工程は実施例１に従えば良く、図６に示すように窒化シリコン膜４６１、第１の層間絶縁膜４６２、ソース電極４６３、４６４、４６５、ドレイン電極４６７、４６８、パッシベーション膜４６９、第２の層間絶縁膜４７０を形成して、図４（Ｃ）に示すアクティブマトリクス基板が形成された。
【０１２４】
［実施例４］
本実施例では、実施例１において半導体層として用いる結晶質半導体膜を、触媒元素を用いた熱結晶化法により形成する例を示す。触媒元素を用いる場合、特開平７−１３０６５２号公報、特開平８−７８３２９号公報で開示された技術を用いることが望ましい。
【０１２５】
ここで、特開平７−１３０６５２号公報に開示されている技術を本願発明に適用する場合の例を図１２に示す。まず基板１２０１に酸化シリコン膜１２０２を設け、その上に非晶質シリコン膜１２０３を形成した。さらに、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布してニッケル含有層１２０４を形成した。（図１２（Ａ））
【０１２６】
次に、５００℃、１時間の脱水素工程の後、５００〜６５０℃で４〜１２時間、例えば５５０℃、８時間の熱処理を行い、結晶質シリコン膜１２０５を形成した。こうして得られた結晶質シリコン膜１２０５は非常に優れた結晶質を有した。（図１２（Ｂ））
【０１２７】
また、特開平８−７８３２９号公報で開示された技術は、触媒元素を選択的に添加することによって、非晶質半導体膜の選択的な結晶化を可能としたものである。同技術を本願発明に適用した場合について、図１３で説明する。
【０１２８】
まず、ガラス基板１３０１に酸化シリコン膜１３０２を設け、その上に非晶質シリコン膜１３０３、酸化シリコン膜１３０４を連続的に形成した。この時、酸化シリコン膜１３０４の厚さは１５０ｎｍとした。
【０１２９】
次に酸化シリコン膜１３０４をパターニングして、選択的に開孔部１３０５を形成し、その後、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布した。これにより、ニッケル含有層１３０６が形成され、ニッケル含有層１３０６は開孔部１３０５の底部のみで非晶質シリコン膜１３０２と接触した。（図１３（Ａ））
【０１３０】
次に、５００〜６５０℃で４〜２４時間、例えば５７０℃、１４時間の熱処理を行い、結晶質シリコン膜１３０７を形成した。この結晶化の過程では、ニッケルが接した非晶質シリコン膜の部分が最初に結晶化し、そこから横方向へと結晶化が進行する。こうして形成された結晶質シリコン膜１３０７は棒状または針状の結晶が集合して成り、その各々の結晶は巨視的に見ればある特定の方向性をもって成長しているため、結晶性が揃っているという利点がある。(図１３（Ｂ）)
【０１３１】
尚、上記２つの技術において使用可能な触媒元素は、ニッケル（Ｎｉ）の以外にも、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、といった元素を用いても良い。
【０１３２】
以上のような技術を用いて結晶質半導体膜（結晶質シリコン膜や結晶質シリコンゲルマニウム膜などを含む）を形成し、パターニングを行えば、結晶質ＴＦＴの半導体層を形成することができる。本実施例の技術を用いて、結晶質半導体膜から作製されたＴＦＴは、優れた特性が得られるが、そのため高い信頼性を要求されてあいた。しかしながら、本願発明のＴＦＴ構造を採用することで、本実施例の技術を最大限に生かしたＴＦＴを作製することが可能となった。
【０１３３】
［実施例５］
本実施例は、実施例１で用いられる半導体層を形成する方法として、非晶質半導体膜を初期膜として前記触媒元素を用いて結晶質半導体膜を形成した後で、その触媒元素を結晶質半導体膜から除去する工程を行った例を示す。本実施例ではその方法として、特開平１０−２４７７３５、特開平１０−１３５４６８号公報または特開平１０−１３５４６９号公報に記載された技術を用いた。
【０１３４】
同公報に記載された技術は、非晶質半導体膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタリング作用を用いて除去する技術である。同技術を用いることで、結晶質半導体膜中の触媒元素の濃度を１×１０17atms/cm3以下、好ましくは１×１０16atms/cm3にまで低減することができる。
【０１３５】
本実施例の構成について図１４を用いて説明する。ここではコーニング社の１７３７基板に代表される無アルカリガラス基板を用いた。図１４（Ａ）では、実施例４で示した結晶化の技術を用いて、下地１４０２、結晶質シリコン膜１４０３が形成された状態を示している。そして、結晶質シリコン膜１４０３の表面にマスク用の酸化シリコン膜１４０４が１５０ｎｍの厚さに形成され、パターニングにより開孔部が設けられ、結晶質シリコン膜を露出させた領域を設けてある。そして、リンを添加する工程を実施して、結晶質シリコン膜にリンが添加された領域１４０５が設けられた。
【０１３６】
この状態で、窒素雰囲気中で５５０〜８００℃、５〜２４時間、例えば６００℃、１２時間の熱処理を行うと、結晶質シリコン膜にリンが添加された領域１４０５がゲッタリングサイトとして働き、結晶質シリコン膜１４０３に残存していた触媒元素はリンが添加された領域１４０５に偏析させることができた。
【０１３７】
そして、マスク用の酸化シリコン膜１４０４と、リンが添加された領域１４０５とをエッチングして除去することにより、結晶化の工程で使用した触媒元素の濃度を１×１０17atms/cm3以下にまで低減された結晶質シリコン膜を得ることができた。この結晶質シリコン膜はそのまま実施例１で示した本願発明のＴＦＴの半導体層として使用することができた。
【０１３８】
［実施例６］
本実施例では、実施例１で示した本願発明のＴＦＴを作製する工程において、半導体層とゲート絶縁膜を形成する他の実施形態を示す。そして、本実施例の構成を図１５で説明する。
【０１３９】
ここでは、少なくとも７００〜１１００℃程度の耐熱性を有する基板が必要であり、石英基板１５０１が用いられた。そして実施例４及び実施例５で示した技術を用い、結晶質半導体が形成され、これをＴＦＴの半導体層にするために、島状にパターニングして半導体層１５０２、１５０３を形成した。そして、半導体層１５０２、１５０３を覆って、ゲート絶縁膜１５０４を酸化シリコンを主成分とする膜で形成した。本実施例では、プラズマＣＶＤ法で窒化酸化シリコン膜を７０ｎｍの厚さで形成した。（図１５（Ａ））
【０１４０】
そして、ハロゲン（代表的には塩素）と酸素を含む雰囲気中で熱処理を行った。本実施例では、９５０℃、３０分とした。尚、処理温度は７００〜１１００℃の範囲で選択すれば良く、処理時間も１０分から８時間の間で選択すれば良かった。（図１５（Ｂ））
【０１４１】
その結果、本実施例の条件では、半導体層１５０２、１５０３とゲート絶縁膜１５０４との界面で熱酸化膜が形成され、ゲート絶縁膜１５０７が形成された。また、ハロゲン雰囲気での酸化の過程で、ゲート絶縁膜１５０４と半導体層１５０２、１５０３に含まれる不純物で、特に金属不純物元素はハロゲンと化合物を形成し、気相中に除去することができた。
【０１４２】
以上の工程で作製されたゲート絶縁膜１５０７は、絶縁耐圧が高く半導体層１５０５、１５０６とゲート絶縁膜１５０７の界面は非常に良好なものであった。本願発明のＴＦＴの構成を得るためには、以降の工程は実施例１に従えば良かった。
【０１４３】
［実施例７］
本実施例では、実施例４で示した方法で結晶質半導体膜を形成し、実施例１で示す工程でアクティブマトリクス基板を作製方法において、結晶化の工程で使用した触媒元素をゲッタリングにより除去する例を示す。まず、実施例１において、図４（Ａ）で示される半導体層４０３、４０４、４０５は、触媒元素を用いて作製された結晶質シリコン膜であった。このとき、結晶化の工程で用いられた触媒元素が半導体層中に残存するので、ゲッタリングの工程を実施することが望ましかった。
【０１４４】
ここでは、図４（Ｃ）に示す工程までそのまま実施した。そして、レジストマスク４２９、４３０、４３１を除去した。
【０１４５】
そして、図１６に示すように、新たなレジストマスク１６０１、１６０２、１６０３、１６０４、１６０５、１６０６を形成した。そして、ｎ型を付与する第２の不純物添加の工程を行った。そして、半導体層にリンが添加された領域１６１１、１６１２、１６１３、１６１４、１６１５、１６１６、１６１７が形成された。
【０１４６】
ここで、リンが添加された領域１６１３、１６１４にはすでにｐ型を付与する不純物元素であるボロンが添加されているが、このときリン濃度は１×１０20〜１×１０21atoms/cm3であり、ボロンに対して１／２程度の濃度で添加されるので、ｐチャネル型ＴＦＴの特性には何ら影響を及ぼさなかった。
【０１４７】
この状態で、窒素雰囲気中で４００〜８００℃、１〜２４時間、例えば６００℃、１２時間の加熱処理の工程を行った。この工程により、添加されたｎ型及びｐ型を付与する不純物元素を活性化することができた。さらに、前記リンが添加されている領域がゲッタリングサイトとなり、結晶化の工程の後残存していた触媒元素を偏析させることができた。その結果、チャネル形成領域から触媒元素を除去することができた。（図１６（Ｂ））
【０１４８】
図１６（Ｂ）の工程が終了したら、以降の工程は実施例１の工程に従い、図６状態を形成することにより、アクティブマトリクス基板を作製することができた。
【０１４９】
［実施例８］
本実施例では、実施例１で作製されたアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。
【０１５０】
図６の状態のアクティブマトリクス基板に対して、図１１（Ａ）に示すように遮光膜１１０１、第３の層間絶縁膜１１０２を形成した。遮光膜１１０１は顔料を含む有機樹脂膜や、Ｔｉ、Ｃｒなどの金属膜を用いると良い。また、第３の層間絶縁膜１１０２は、ポリイミドなどの有機樹脂膜で形成した。そして、第３の層間絶縁膜１１０２と第２の層間絶縁膜４７０、パッシベーション膜４６９にドレイン電極４６８に達するコンタクトホールを形成し、画素電極１１０３を形成した。画素電極１１０３は、透過型液晶表示装置とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれば良い。ここでは透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成し、画素電極１１０３を形成した。
【０１５１】
透明導電膜の材料のエッチング処理は塩酸系の溶液により行う。しかし、ＩＴＯのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）を用いても良い。酸化インジウム酸化亜鉛合金は表面平滑性に優れ、ＩＴＯと比較して熱安定性にも優れているという特徴をもつ。同様に、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを用いることができる。
【０１５２】
次に、図１１（Ｂ）に示すように、配向膜１１０４を第３の層間絶縁膜１１０２と画素電極１１０３形成する。通常液晶表示素子の配向膜にはポリイミド樹脂が多く用いられている。対向側の基板１１０５には、透明導電膜１１０６と、配向膜１１０７とを形成した。配向膜は形成された後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って平行配向するようにした。
【０１５３】
上記の工程を経て、画素部と、ＣＭＯＳ回路が形成されたアクティブマトリクス基板と対向基板とを、公知のセル組み工程によってシール材やスペーサ（共に図示せず）などを介して貼りあわせる。その後、両基板の間に液晶材料１１０８を注入し、封止剤（図示せず）によって完全に封止した。よって図１１（Ｂ）に示すアクティブマトリクス型液晶表示装置が完成した。
【０１５４】
次に本実施例のアクティブマトリクス型液晶表示装置の構成を、図９と図１０を用いて説明する。図９は本実施例のアクティブマトリクス基板の斜視図である。アクティブマトリクス基板は、ガラス基板４０１上に形成された、画素部９０１と、走査（ゲート）線駆動回路９０２と、信号(ソース)線駆動回路９０３で構成される。画素部の画素ＴＦＴ９００はｎチャネル型ＴＦＴであり、周辺に設けられる駆動回路はＣＭＯＳ回路を基本として構成されている。走査（ゲート）線駆動回路９０２と、信号（ソース）線駆動回路９０３はそれぞれゲート配線１００２とソース配線１００３で画素部９０１に接続されている。
【０１５５】
図１０（Ａ）は画素部９０１の上面図であり、ほぼ１画素の上面図である。画素部にはｎチャネル型ＴＦＴが設けられている。ゲート配線１００２に連続して形成されるゲート電極１０２０は、図示されていないゲート絶縁膜を介してその下の半導体層１００１と交差している。図示はしていないが、半導体層には、ソース領域、ドレイン領域、第１の不純物領域が形成されている。また、画素ＴＦＴのドレイン側には、半導体層と、ゲート絶縁膜と、第１及びゲート電極の第２層目と同じ材料で形成された電極とから、保持容量１００７が形成されている。そして、保持容量１００７に接続した容量配線１０２１が、ゲート配線１００２と平行に設けられている。また、図１０（Ａ）で示すＡ―Ａ‘に沿った断面構造は、図６に示す画素部の断面図に対応している。
【０１５６】
一方、図１０（Ｂ）に示すＣＭＯＳ回路では、ゲート配線１０１０から延在するゲート電極４０９、４１０が、図示されていないゲート絶縁膜を介してその下の半導体層４０３、４０４とそれぞれ交差している。図示はしていないが、同様にｎチャネル型ＴＦＴの半導体層には、ソース領域、ドレイン領域、第１の不純物領域が形成されている。また、ｐチャネル型ＴＦＴの半導体層にはソース領域とドレイン領域が形成されている。そして、その位置関係は、Ｂ―Ｂ‘に沿った断面構造は、図６に示す画素部の断面図に対応している。
【０１５７】
本実施例では、画素ＴＦＴ９００をダブルゲートの構造としているが、シングルゲートの構造でも良いし、トリプルゲートとしたマルチゲート構造にしても構わない。本実施例のアクティブマトリクス基板の構造は、本実施例の構造に限定されるものではない。本願発明の構造は、ゲート電極の構造と、ゲート絶縁膜を介して設けられた半導体層のソース領域と、ドレイン領域と、その他の不純物領域の構成に特徴があるので、それ以外の構成については実施者が適宣決定すれば良い。
【０１５８】
［実施例９］
図１７は、実施例８で示したアクティブマトリクス型液晶表示装置の回路構成の一例を示す。本実施例のアクティブマトリクス型液晶表示装置は、ソース信号線側駆動回路１７０１、ゲート信号線側駆動回路（Ａ）１７０７、ゲート信号線側駆動回路（Ｂ）１７１１、プリチャージ回路１７１２、画素部１７０６を有している。
【０１５９】
ソース信号線側駆動回路１７０１は、シフトレジスタ回路１７０２、レベルシフタ回路１７０３、バッファ回路１７０４、サンプリング回路１７０５を備えている。
【０１６０】
また、ゲート信号線側駆動回路（Ａ）１７０７は、シフトレジスタ回路１７０８、レベルシフタ回路１７０９、バッファ回路１７１０を備えている。ゲート信号線側駆動回路（Ｂ）１７１１も同様な構成である。
【０１６１】
ここで、それぞれの回路の駆動電圧の一例を示すと、シフトレジスタ回路１７０２、１７０８は１０〜１６Ｖであり、レベルシフタ回路１７０３、１７０９、バッファ回路１７０４、１７１０、サンプリング回路１７０５画素部１７０６は１４〜１６Ｖであった。サンプリング回路１７０５画素部１７０６は印加される電圧の振幅であり、通常極性反転された電圧が交互に印加されていた。
【０１６２】
本発明は、ｎチャネル型ＴＦＴの駆動電圧を考慮して、ＬＤＤ領域となる第２の不純物領域の長さを同一基板上で異ならしめることが容易であり、それぞれの回路を構成するＴＦＴに対して、最適な形状を同一工程で作り込むことができた。
【０１６３】
図１８（Ａ）はシフトレジスタ回路のＴＦＴの構成例を示している。シフトレジスタ回路のｎチャネル型ＴＦＴはシングルゲートであり、ドレイン側にのみＬＤＤ領域となる第２の不純物領域が設けられている。ここで、ゲート電極とオーバーラップするＬＤＤ領域（ＧＯＬＤ領域）１８０３ａとオーバーラップしないＬＤＤ領域１８０３ｂの長さは、例えば、図３（Ｃ）に従えば良く、１８０３ａを２．０μｍ、１８０３ｂを１．０μｍとして形成することができる。
【０１６４】
図１８（Ｂ）はレベルシフタ回路、バッファ回路のＴＦＴの構成例を示している。これらの回路のｎチャネル型ＴＦＴはダブルゲートとしてあり、ドレイン側にＬＤＤ領域となる第２の不純物領域が設けられている。例えば、ゲート電極とオーバーラップするＬＤＤ領域（ＧＯＬＤ領域）１８１２ａ、１８１３ａの長さを２．５μｍとし、オーバーラップしないＬＤＤ領域１８１２ｂ、１８１３ｂの長さはを２．５μｍとすることができる。
【０１６５】
図１８（Ｃ）はサンプリング回路のＴＦＴの構成例を示している。この回路のｎチャネル型ＴＦＴはシングルゲートであるが、極性反転されるために、ソース側およびドレイン側の両方にＬＤＤ領域となる第２の不純物領域が設けられている。ゲート電極とオーバーラップするＬＤＤ領域（ＧＯＬＤ領域）１８１４ａと１８１５ａ、及びオーバーラップしないＬＤＤ領域１８１４ｂと１８１５ｂの長さは、それぞれ等しくすることが好ましく、例えば、ゲート電極とオーバーラップするＬＤＤ領域（ＧＯＬＤ領域）１８１４ａと１８１５ａを１．５μｍ、オーバーラップしないＬＤＤ領域１８１４ｂと１８１５ｂの長さを１．０μｍとすることができる。
【０１６６】
図１８（Ｄ）は画素部の構成例を示している。この回路のｎチャネル型ＴＦＴはマルチゲートであるが、極性反転されるために、ソース側およびドレイン側の両方にＬＤＤ領域となる第２の不純物領域が設けられている。例えば、ゲート電極とオーバーラップするＬＤＤ領域（ＧＯＬＤ領域）１８１６ａと１８１７ａを１．５μｍ、オーバーラップしないＬＤＤ領域１８１６ｂと１８１６ｂの長さを１．５μｍとすることができる。
【０１６７】
［実施例１０］
本実施例では、本願発明を用いてＥＬ（エレクトロルミネッセンス）表示装置を作製した例について説明する。
【０１６８】
図３２（Ａ）は本願発明を用いたＥＬ表示装置の上面図である。図３２（Ａ）において、４０１０は基板、４０１１は画素部、４０１２はソース側駆動回路、４０１３はゲート側駆動回路であり、それぞれの駆動回路は配線４０１４〜４０１６を経てＦＰＣ４０１７に至り、外部機器へと接続される。
【０１６９】
このとき、少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてカバー材６０００、シーリング材（ハウジング材ともいう）７０００、密封材（第２のシーリング材）７００１が設けられている。
【０１７０】
また、図３２（Ｂ）は本実施例のＥＬ表示装置の断面構造であり、基板４０１０、下地膜４０２１の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している。）４０２２及び画素部用ＴＦＴ４０２３（但し、ここではＥＬ素子への電流を制御するＴＦＴだけ図示している。）が形成されている。
【０１７１】
本願発明は、駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３に際して用いることができる。
【０１７２】
本願発明を用いて駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３が完成したら、樹脂材料でなる層間絶縁膜（平坦化膜）４０２６の上に画素部用ＴＦＴ４０２３のドレインと電気的に接続する透明導電膜でなる画素電極４０２７を形成する。画素電極４０２７が透明導電膜である場合、画素部用ＴＦＴとしては、ｐチャネル型ＴＦＴを用いることが好ましい。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極４０２７を形成したら、絶縁膜４０２８を形成し、画素電極４０２７上に開口部を形成する。
【０１７３】
次に、ＥＬ層４０２９を形成する。ＥＬ層４０２９は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０１７４】
本実施例では、シャドーマスクを用いて蒸着法によりＥＬ層を形成する。シャドーマスクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光のＥＬ表示装置とすることもできる。
【０１７５】
ＥＬ層４０２９を形成したら、その上に陰極４０３０を形成する。陰極４０３０とＥＬ層４０２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でＥＬ層４０２９と陰極４０３０を連続成膜するか、ＥＬ層４０２９を不活性雰囲気で形成し、大気解放しないで陰極４０３０を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０１７６】
なお、本実施例では陰極４０３０として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的にはＥＬ層４０２９上に蒸着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００ｎｍ厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極４０３０は４０３１で示される領域において配線４０１６に接続される。配線４０１６は陰極４０３０に所定の電圧を与えるための電源供給線であり、導電性ペースト材料４０３２を介してＦＰＣ４０１７に接続される。
【０１７７】
４０３１に示された領域において陰極４０３０と配線４０１６とを電気的に接続するために、層間絶縁膜４０２６及び絶縁膜４０２８にコンタクトホールを形成する必要がある。これらは層間絶縁膜４０２６のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜４０２８のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜４０２８をエッチングする際に、層間絶縁膜４０２６まで一括でエッチングしても良い。この場合、層間絶縁膜４０２６と絶縁膜４０２８が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０１７８】
このようにして形成されたＥＬ素子の表面を覆って、パッシベーション膜６００３、充填材６００４、カバー材６０００が形成される。
【０１７９】
さらに、ＥＬ素子部を囲むようにして、カバー材７０００と基板４０１０の内側にシーリング材が設けられ、さらにシーリング材７０００の外側には密封材（第２のシーリング材）７００１が形成される。
【０１８０】
このとき、この充填材６００４は、カバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０１８１】
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０１８２】
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０１８３】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０１８４】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光性を有する必要がある。
【０１８５】
また、配線４０１６はシーリング材７０００および密封材７００１と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材７０００および密封材７００１の下を通ってＦＰＣ４０１７に電気的に接続される。
【０１８６】
さらに異なる形態のＥＬ表示装置を作製した例について、図３３（Ａ）、（Ｂ）を用いて説明する。図３２（Ａ）、（Ｂ）と同じ番号のものは同じ部分を指しているので説明は省略する。
【０１８７】
図３３（Ａ）は本実施例のＥＬ表示装置の上面図であり、図３３（Ａ）をＡ-Ａ'で切断した断面図を図３３（Ｂ）に示す。
【０１８８】
図３２で示したものと同様にして、ＥＬ素子の表面を覆ってパッシベーション膜６００３までを形成する。
【０１８９】
さらに、ＥＬ素子を覆うようにして充填材６００４を設ける。この充填材６００４は、カバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０１９０】
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０１９１】
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０１９２】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０１９３】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光性を有する必要がある。
【０１９４】
次に、充填材６００４を用いてカバー材６０００を接着した後、充填材６００４の側面（露呈面）を覆うようにフレーム材６００１を取り付ける。フレーム材６００１はシーリング材（接着剤として機能する）６００２によって接着される。このとき、シーリング材６００２としては、光硬化性樹脂を用いるのが好ましいが、ＥＬ層の耐熱性が許せば熱硬化性樹脂を用いても良い。なお、シーリング材６００２はできるだけ水分や酸素を透過しない材料であることが望ましい。また、シーリング材６００２の内部に乾燥剤を添加してあっても良い。
【０１９５】
また、配線４０１６はシーリング材６００２と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材６００２の下を通ってＦＰＣ４０１７に電気的に接続される。
【０１９６】
ＥＬ表示装置の画素部の詳細な断面構造を図３４に、上面構造を図３５（Ａ）に、回路図を図３５（Ｂ）に示す。図３４、図３５（Ａ）及び図３５（Ｂ）では共通の符号を用いるので互いに参照すれば良い。
【０１９７】
図３４において、基板３００１上に設けられたスイッチング用ＴＦＴ３００２は本発明のｎチャネル型ＴＦＴを用いて形成される（実施例１〜７参照）。本実施例ではダブルゲート構造としているが、構造及び作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実質的に二つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。また、本願発明のｐチャネル型ＴＦＴを用いて形成しても構わない。
【０１９８】
また、電流制御用ＴＦＴ３００３は本発明のｎチャネル型ＴＦＴを用いて形成される。このとき、スイッチング用ＴＦＴ３００２のドレイン配線３０３５は配線３０３６によって電流制御用ＴＦＴのゲート電極３０３７に電気的に接続されている。また、３０３８で示される配線は、スイッチング用ＴＦＴ３００２のゲート電極３０３９a、３０３９bを電気的に接続するゲート配線である。
【０１９９】
このとき、電流制御用ＴＦＴ３００３が本発明の構造であることは非常に重要な意味を持つ。電流制御用ＴＦＴはＥＬ素子を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、電流制御用ＴＦＴのドレイン側に、ゲート絶縁膜を介してゲート電極に重なるようにＧＯＬＤ領域（第２の不純物領域）を設ける本発明の構造は極めて有効である。
【０２００】
また、本実施例では電流制御用ＴＦＴ３００３をシングルゲート構造で図示しているが、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０２０１】
また、図３５（Ａ）に示すように、電流制御用ＴＦＴ３００３のゲート電極３０３７となる配線は３００４で示される領域で、電流制御用ＴＦＴ３００３のドレイン配線３０４０と絶縁膜を介して重なる。このとき、３００４で示される領域ではコンデンサが形成される。このコンデンサ３００４は電流制御用ＴＦＴ３００３のゲートにかかる電圧を保持するためのコンデンサとして機能する。なお、ドレイン配線３０４０は電流供給線（電源線）３００６に接続され、常に一定の電圧が加えられている。
【０２０２】
スイッチング用ＴＦＴ３００２及び電流制御用ＴＦＴ３００３の上には第１パッシベーション膜３０４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜３０４２が形成される。平坦化膜３０４２を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０２０３】
また、３０４３は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ３００３のドレインに電気的に接続される。この場合においては、電流制御用ＴＦＴとしてｎチャネル型ＴＦＴを用いることが好ましい。画素電極３０４３としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【０２０４】
また、絶縁膜（好ましくは樹脂）で形成されたバンク３０４４a、３０４４bにより形成された溝（画素に相当する）の中に発光層３０４５が形成される。なお、ここでは一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
【０２０５】
なお、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
【０２０６】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０ｎｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
【０２０７】
但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。
【０２０８】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０２０９】
本実施例では発光層３０４５の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）でなる正孔注入層３０４６を設けた積層構造のＥＬ層としている。そして、正孔注入層３０４６の上には透明導電膜でなる陽極３０４７が設けられる。本実施例の場合、発光層３０４５で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【０２１０】
陽極３０４７まで形成された時点でＥＬ素子３００５が完成する。なお、ここでいうＥＬ素子３００５は、画素電極（陰極）３０４３、発光層３０４５、正孔注入層３０４６及び陽極３０４７で形成されたコンデンサを指す。図３５（Ａ）に示すように画素電極３０４３は画素の面積にほぼ一致するため、画素全体がＥＬ素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【０２１１】
ところで、本実施例では、陽極３０４７の上にさらに第２パッシベーション膜３０４８を設けている。第２パッシベーション膜３０４８としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これによりＥＬ表示装置の信頼性が高められる。
【０２１２】
以上のように本願発明のＥＬ表示パネルは図３４のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電流制御用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能なＥＬ表示パネルが得られる。
【０２１３】
なお、図３４の構成は、実施例１〜７構成と自由に組み合わせて実施することが可能である。また、実施例１２の電子機器の表示部として本実施例のＥＬ表示装置を用いることは有効である。
【０２１４】
また、画素部の他の構成として、ＥＬ素子３００５の構造を反転させた構造について説明する。説明には図３６を用いる。なお、図３４の構造と異なる点はＥＬ素子の部分と電流制御用ＴＦＴだけであるので、その他の説明は省略することとする。
【０２１５】
図３６において、電流制御用ＴＦＴ３１０３は本発明のｐチャネル型ＴＦＴを用いて形成される。作製プロセスは実施例１〜７を参照すれば良い。
【０２１６】
図３６では、画素電極（陽極）３０５０として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【０２１７】
そして、絶縁膜でなるバンク３０５１a、３０５１bが形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層３０５２が形成される。その上にはカリウムアセチルアセトネート（ａｃａｃＫと表記される）でなる電子注入層３０５３、アルミニウム合金でなる陰極３０５４が形成される。この場合、陰極３０５４がパッシベーション膜としても機能する。こうしてＥＬ素子３１０１が形成される。
【０２１８】
発光層３０５２で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。
【０２１９】
なお、図３６の構成は、実施例１〜７の構成と自由に組み合わせて実施することが可能である。また、実施例１２の電子機器の表示部として本実施例のＥＬ表示パネルを用いることは有効である。
【０２２０】
図３５（Ｂ）に示した回路図とは異なる構造の画素とした場合の例について図２１（Ａ）〜（Ｃ）に示す。なお、本実施例において、３２０１はスイッチング用ＴＦＴ３２０２のソース配線、３２０３はスイッチング用ＴＦＴ３２０２のゲート配線、３２０４は電流制御用ＴＦＴ、３２０５はコンデンサ、３２０６、３２０８は電流供給線、３２０７はＥＬ素子とする。
【０２２１】
図２１（Ａ）は、二つの画素間で電流供給線３２０６を共通とした場合の例である。即ち、二つの画素が電流供給線３２０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２２２】
また、図２１（Ｂ）は、電流供給線３２０８をゲート配線３２０３と平行に設けた場合の例である。なお、図２１（Ｂ）では電流供給線３２０８とゲート配線３２０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線３２０８とゲート配線３２０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０２２３】
また、図２１（Ｃ）は、図２１（Ｂ）の構造と同様に電流供給線３２０８をゲート配線３２０３ａ、３２０３ｂと平行に設け、さらに、二つの画素を電流供給線３２０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線３２０８をゲート配線３２０３ａ、３２０３ｂのいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２２４】
なお、図２１で示す回路の構成は、実施例１〜７の構成と自由に組み合わせて実施することが可能である。また、実施例１２の電子機器の表示部として本実施例の画素構造を有するＥＬ表示表示装置を用いることは有効である。
【０２２５】
図３５（Ａ）、（Ｂ）では電流制御用ＴＦＴ３００３のゲートにかかる電圧を保持するためにコンデンサ３００４を設ける構造としているが、コンデンサ３００４を省略することも可能である。電流制御用ＴＦＴ３００３として実施例１〜７に示すような本発明のｎチャネル型ＴＦＴを用いているため、ゲート絶縁膜を介してゲート電極に重なるように設けられたＧＯＬＤ領域（第２の不純物領域）を有している。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施例ではこの寄生容量をコンデンサ３００４の代わりとして積極的に用いる点に特徴がある。
【０２２６】
この寄生容量のキャパシタンスは、上記ゲート電極とＧＯＬＤ領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれるＧＯＬＤ領域の長さによって決まる。
【０２２７】
また、図２１（Ａ）、（Ｂ）、（Ｃ）の構造においても同様に、コンデンサ３２０５を省略することは可能である。
【０２２８】
なお、このような構成は、実施例１〜７の構成と自由に組み合わせて実施することが可能である。また、実施例１２の電子機器の表示部として本実施例の画素構造を有するＥＬ表示装置を用いることは有効である。
【０２２９】
［実施例１１］
上述の本発明の液晶表示装置にはネマチック液晶以外にも様々な液晶を用いることが可能である。例えば、1998, SID, "Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability" by H. Furue et al.や、1997, SID DIGEST, 841, "A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time" by T. Yoshida et al.や、1996, J. Mater. Chem. 6(4), 671-673, "Thresholdless antiferroelectricity in liquid crystals and its application to displays" by S. Inui et al.や、米国特許第5594569 号に開示された液晶を用いることが可能である。
【０２３０】
等方相−コレステリック相−カイラルスメクティック相転移系列を示す強誘電性液晶（ＦＬＣ）を用い、ＤＣ電圧を印加しながらコレステリック相−カイラルスメクティック相転移をさせ、かつコーンエッジをほぼラビング方向に一致させた単安定ＦＬＣの電気光学特性を図２２に示す。図２２に示すような強誘電性液晶による表示モードは「Ｈａｌｆ−Ｖ字スイッチングモード」と呼ばれている。図２２に示すグラフの縦軸は透過率（任意単位）、横軸は印加電圧である。「Ｈａｌｆ−Ｖ字スイッチングモード」については、寺田らの”Ｈａｌｆ−Ｖ字スイッチングモードＦＬＣＤ”、第４６回応用物理学関係連合講演会講演予稿集、１９９９年３月、第１３１６頁、および吉原らの”強誘電性液晶による時分割フルカラーＬＣＤ”、液晶第３巻第３号第１９０頁に詳しい。
【０２３１】
図２２に示されるように、このような強誘電性混合液晶を用いると、低電圧駆動かつ階調表示が可能となることがわかる。本発明の液晶表示装置には、このような電気光学特性を示す強誘電性液晶も用いることができる。
【０２３２】
また、ある温度域において反強誘電相を示す液晶を反強誘電性液晶（ＡＦＬＣ）という。反強誘電性液晶を有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液晶は、いわゆるＶ字型の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。
【０２３３】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。
【０２３４】
なお、このような無しきい値反強誘電性混合液晶を本発明の液晶表示装置に用いることによって低電圧駆動が実現されるので、低消費電力化が実現される。
【０２３５】
［実施例１２］
本実施例では、本発明のＴＦＴ回路によるアクティブマトリクス型液晶表示装置を組み込んだ半導体装置について図１９、図２３、図２４で説明する。
【０２３６】
このような半導体装置には、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話等）、ビデオカメラ、スチルカメラ、パーソナルコンピュータ、テレビ等が挙げられる。それらの一例を図１９、図２３、図２４に示す。
【０２３７】
図１９（Ａ）は携帯電話であり、本体９００１、音声出力部９００２、音声入力部９００３、表示装置９００４、操作スイッチ９００５、アンテナ９００６から構成されている。本願発明は音声出力部９００２、音声入力部９００３、及びアクティブマトリクス基板を備えた表示装置９００４に適用することができる。
【０２３８】
図１９（Ｂ）はビデオカメラであり、本体９１０１、表示装置９１０２、音声入力部９１０３、操作スイッチ９１０４、バッテリー９１０５、受像部９１０６から成っている。本願発明は音声入力部９１０３、及びアクティブマトリクス基板を備えた表示装置９１０２、受像部９１０６に適用することができる。
【０２３９】
図１９（Ｃ）はモバイルコンピュータであり、本体９２０１、カメラ部９２０２、受像部９２０３、操作スイッチ９２０４、表示装置９２０５で構成されている。本願発明は受像部９２０３、及びアクティブマトリクス基板を備えた表示装置９２０５に適用することができる。
【０２４０】
図１９（Ｄ）はヘッドマウントディスプレイであり、本体９３０１、表示装置９３０２、アーム部９３０３で構成される。本願発明は表示装置９３０２に適用することができる。また、表示されていないが、その他の信号制御用回路に使用することもできる。
【０２４１】
図１９（Ｅ）は携帯書籍であり、本体９５０１、表示装置９５０２、９５０３、記憶媒体９５０４、操作スイッチ９５０５、アンテナ９５０６から構成されており、ミニディスク（ＭＤ）やＤＶＤに記憶されたデータや、アンテナで受信したデータを表示するものである。表示装置９５０２、９５０３は直視型の表示装置であり、本発明はこの適用することができる。
【０２４２】
図２３（Ａ）はパーソナルコンピュータであり、本体２４０１、画像入力部２４０２、表示装置２４０３、キーボード２４０４で構成される。
【０２４３】
図２３（Ｂ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４１３、表示装置２４１４、スピーカ部２４１５、記録媒体２４１６、操作スイッチ２４１７で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示装置２４１４やその他の信号制御回路に適用することができる。
【０２４４】
図２３（Ｃ）はデジタルカメラであり、本体２４１８、表示装置２４１９、接眼部２４２０、操作スイッチ２４２１、受像部（図示しない）で構成される。本願発明を表示装置２４１９やその他の信号制御回路に適用することができる。
【０２４５】
図２４（Ａ）はフロント型プロジェクターであり、表示装置２６０１、スクリーン２６０２で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。
【０２４６】
図２４（Ｂ）はリア型プロジェクターであり、本体２７０１、表示装置２７０２、ミラー２７０３、スクリーン２７０４で構成される。本発明は表示装置２７０２（特に５０〜１００インチの場合に効果的である）やその他の信号制御回路に適用することができる。
【０２４７】
なお、図２４（Ｃ）は、図２４（Ａ）及び図２４（Ｂ）中における表示装置２６０１、２７０２の構造の一例を示した図である。表示装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０５〜２８０７、ダイクロイックミラー２８０３、２８０４、光学レンズ２８０８、２８０９、２８３８、プリズム２８１１、液晶表示装置２８１０、投射光学系２８１２で構成される。投射光学系２８１２は、投射レンズを備えた光学系で構成される。本実施例は液晶表示装置２８１０を三つ使用する三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図２４（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０２４８】
また、図２４（Ｄ）は、図２４（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、光源２８１３、２８１４、合成プリズム２８１５、コリメータレンズ２８１６、２８２０、レンズアレイ２８１７、２８１８、偏光変換素子２８１９で構成される。なお、図２４（Ｄ）に示した光源光学系は光源を２つ用いたが、光源を３〜４つ、あるいはそれ以上用いてもよく、勿論、光源を１つ用いてもよい。また、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等を設けてもよい。
【０２４９】
また、ここでは図示しなかったが、本発明はその他にも、イメージセンサやＥＬ型表示素子に適用することも可能である。このように、本願発明の適用範囲はきわめて広く、あらゆる分野の電子機器に適用することが可能である。
【０２５０】
［実施例１３］
本発明の他の実施の形態を図２５〜図２９を用いて説明する。本実施例では、画素部の画素ＴＦＴと保持容量、及び画素部の周辺に設ける駆動回路のＴＦＴを同時に作製する方法について詳細に説明する。
【０２５１】
本実施例で示すＴＦＴのゲート電極は実施形態１または実施例１で示したように２層構造を有している。しかし、その第１層目と第２層目とはいずれもＴａ、Ｗ、Ｔｉ、Ｍｏから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成する点が異なる。その場合における最も好ましい組み合わせは、第１層目をＴａまたは窒化タンタル（ＴａＮ）、若しくは窒化タンタル（ＴａＮ）とＴａの積層構造で形成し、第２層目をＷで形成することである。これらの材料はＡｌやＣｕなどと比べ熱的に安定であり、また腐蝕しにくいので本発明のＴＦＴのプロセスに好適に用いることができる。
【０２５２】
しかし、ゲート電極の第１層目に半導体膜を用いる場合も同様であるが、Ｔａ、Ｗ、Ｔｉ、Ｍｏから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料は面積抵抗が約１０Ωかそれ以上の値であり、画面サイズが４インチクラスかそれ以上の表示装置を作製する場合には必ずしも適していない。画面サイズの大型化に伴って基板上において配線を引回す長さが必然的に増大し、配線抵抗の影響による信号の遅延時間の問題を無視することができなくなるためである。また、配線抵抗を下げる目的で配線の幅を太くすると、画素部以外の周辺の領域の面積が増大し表示装置の外観を著しく損ねることになる。
【０２５３】
例えば画素密度がＶＧＡの場合、４８０本のゲート配線と６４０本のソース配線が形成され、ＸＧＡの場合には７６８本のゲート配線と１０２４本のソース配線が形成される。表示領域の画面サイズは、１３インチクラスの場合対角線の長さは３４０ｍｍとなり、１８インチクラスの場合には４６０ｍｍとなる。本実施例ではこのような表示装置において遅延時間の問題を解決し、また配線に要する面積を最小限とする方法を示す。
【０２５４】
まず、図２５（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板２５０１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜２５０２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜２５０２ａを１０〜２００nm（好ましくは５０〜１００nm）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜２５０２ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。本実施例では下地膜２５０２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造で形成しても良い。
【０２５５】
島状半導体層２５０３〜２５０６は、非晶質構造を有する半導体膜をレーザー結晶化法や熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層２５０３〜２５０６の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【０２５６】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜４００mJ/cm2(代表的には２００〜３００mJ/cm2)とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。
【０２５７】
ゲート絶縁膜２５０７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０ｎｍの厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【０２５８】
そして、ゲート絶縁膜２５０７上にゲート電極を形成するための第１の導電膜２５０８と第２の導電膜２５０９とを形成する。本実施例では、第１の導電膜２５０８をＴａで５０〜１００ｎｍの厚さに形成し、第２の導電膜をＷで１００〜３００ｎｍの厚さに形成する。
【０２５９】
Ｔａ膜はスパッタ法で形成し、ＴａのターゲットをＡｒでスパッタする。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することができる。また、α相のＴａ膜の抵抗率は２０μΩcm程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０μΩcm程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０ｎｍ程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることができる。
【０２６０】
Ｗ膜はＷをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。
【０２６１】
次に図２５（Ｂ）に示すように、レジストによるマスク２５１０〜２５１４を形成し、ゲート電極を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。
【０２６２】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０nm程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１のテーパー形状の導電層２５１５〜２５１９（第１の導電層２５１５ａ〜２５１９ａと第２の導電層２５１５ｂ〜２５１９ｂ）が形成される。
【０２６３】
そして、第１のドーピング処理を行いｎ型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法若しくはイオン注入法で行えば良い。イオントドープ法では、ドーズ量を１×１０13〜５×１０14atoms/cm2とし、加速電圧を６０〜１００ｋｅＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。この場合、導電層２５１５〜２５１４がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域２５２０〜２５２３が形成される。第１の不純物領域２５２０〜２５２３には１×１０20〜１×１０21atomic/cm3の濃度範囲でｎ型を付与する不純物元素が添加される。
【０２６４】
次に図２５（Ｃ）に示すように、第２のエッチング処理を行う。同様にＩＣＰエッチング法を用い、エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、１Paの圧力でコイル型の電極に５００ＷのＲＦ電力(13.56MHz)を供給し、プラズマを生成して行う。基板側（試料ステージ）には２０WのＲＦ（13.56MHz）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりＷ膜を選択的に異方性エッチングし、第２の導電層を第１の矩形状の導電層２５２４〜２５２８とする。このとき第１のテーパー形状の導電層２５１５ａ〜２５１４ａはそのまま残る。
【０２６５】
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することができる。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスにＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度には大きな差が生じ、Ｗ膜の選択的なエッチングが可能となる。
【０２６６】
その後、図２６（Ａ）に示すように、第３のエッチング処理を行う。この条件は第１のエッチング処理と同じ条件で行い、端部に１５〜４５°の角度でテーパー部を有する第３の形状の導電層２５３４〜２５３７が形成される。導電層上のレジストによるマスクは、このエッチング時に同時に侵蝕され、第３のエッチング処理により第１の導電層と第２の導電層から成る第２のテーパー形状の導電層２５３４〜２５３８（第１の導電層２５３４ａ〜２５３８ａと第２の導電層２５３４ｂ〜２５３８ｂ）が形成される。
【０２６７】
この状態から、図２６（Ｂ）に示すように第４のエッチング処理を行う。この条件は第２のエッチング処理と同じ条件でエッチングを行い、Ｗ膜を選択的に異方性エッチングして第２の導電層を第２の矩形状の導電層２５３９〜２５４３とする。このとき第２のテーパー形状の導電層２５３４ａ〜２５３８ａはそのまま残る。
【０２６８】
そして、第１のドーピング処理よりもドーズ量を下げ高加速電圧の条件でｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０１３／ｃｍ２のドーズ量で行い、図２６（Ｂ）で島状半導体層に形成された第１の不純物領域の内側の領域に新な不純物領域を形成する。ドーピングは、第２の矩形状の導電層２５３９〜２５４３を不純物元素に対するマスクとして用い、第２のテーパー形状の導電層２５３４ａ〜２５３８ａの下側の領域にも不純物元素が添加されるようなドーピング条件を用いる。従って、第２のテーパー形状の導電層２５３４ａ〜２５３８ａと重なる第３の不純物領域２５４８〜２５５１と、第１の不純物領域と第３の不純物領域との間の第２の不純物領域とが形成される。ｎ型を付与する不純物元素は、第２の不純物領域で１×１０１７〜１×１０１９ａｔｏｍｓ／ｃｍ３の濃度となるようにし、第３の不純物領域で１×１０１６〜１×１０１８ａｔｏｍｓ／ｃｍ３の濃度となるようにする。
【０２６９】
そして図２６（Ｃ）に示すように、ｐチャネル型ＴＦＴを形成する島状半導体層２５０４に一導電型とは逆の導電型の第４の不純物領域２５５５を形成する。第２の矩形状の導電層２５４０を不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層２５０３、２５０５、２５０６は、レジストのマスク２５５２〜２５５４で全面を被覆しておく。不純物領域２５５５はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。その領域の不純物濃度は２×１０20〜２×１０21atoms/cm3となるようにする。
【０２７０】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。また、第２の矩形状の導電層２５３９〜２５４３とする。このとき第２のテーパー形状の導電層２５３４ａ〜２５３８ａが一体となってゲート電極として機能する。
【０２７１】
こうして導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５００℃で４時間の熱処理を行う。
【０２７２】
この熱処理において、第２の矩形状の導電層２５３９〜２５４３は表面から５〜８０nmの厚さで窒化タングステンから成る導電層２５３４ｃ〜２５３８ｃが形成される。さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い（図２７（Ａ））。
【０２７３】
活性化および水素化処理の後、ゲート配線を低抵抗の導電性材料で形成する。低抵抗の導電性材料はＡｌやＣｕを主成分とするものであり、このような材料でゲート配線を形成する。本実施例ではＡｌを用いる例を示し、Ｔｉ膜を５０〜１００ｎｍ形成し、その上にＴｉを０．１〜２重量％含むＡｌ膜を低抵抗導電層として全面に形成する（図示せず）。厚さは２００〜４００nm（好ましくは２５０〜３５０nm）で形成する。そして、所定のレジストパターンを形成し、エッチング処理して、ゲート配線２５５６、２５５７を形成する。このとき同じ材料で画素部に設ける保持容量と接続する容量線２５５８も形成する。このゲート配線と容量配線のエッチング処理は、リン酸系のエッチング溶液によるウエットエッチングで行うと、下地との選択加工性を保って形成することができる。（図２７（Ｂ））
【０２７４】
図２７（Ｃ）において、第１の層間絶縁膜２５５９は酸化窒化シリコン膜から１００〜２００ｎｍの厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜２５６０を形成する。そして、島状半導体層のソース領域とコンタクトを形成するソース配線２５６１〜２５６４とドレイン領域とコンタクトを形成するドレイン配線２５６５〜２５６７と画素電極２５６８を形成してアクティブマトリクス基板を完成させることができる。
【０２７５】
このアクティブマトリクス基板には駆動回路２７０６と画素部２７０７が形成されている。駆動回路２７０６にはｎチャネル型ＴＦＴ２７０１、２７０３とｐチャネル型ＴＦＴ２７０２が形成され、画素部２７０７にはｎチャネル型ＴＦＴから成る画素ＴＦＴ２７０４と画素ＴＦＴに接続する保持容量２７０５を有している。
【０２７６】
ｎチャネル型ＴＦＴ２７０１にはチャネル形成領域２５６９、ゲート電極を形成する第２のテーパー形状の導電層２５３４ａと重なる第３の不純物領域２５７０（ＧＯＬＤ領域）、ゲート電極の外側に形成される第２の不純物領域２５７１（ＬＤＤ領域）とソース領域として機能する第１の不純物領域２５７２、ドレイン領域として機能する第１の不純物領域２５７３を有している。
【０２７７】
ｐチャネル型ＴＦＴ２７０２にはチャネル形成領域２５７４、ゲート電極を形成する第２のテーパー形状の導電層２５３５ａと重なる第４の不純物領域２５７５、ゲート電極の外側に形成される第４の不純物領域２５７６、ソース領域として機能する第４の不純物領域２５７７、ドレイン領域として機能する第４の不純物領域２５７８を有している。
【０２７８】
ｎチャネル型ＴＦＴ２７０３にはチャネル形成領域２５７９、ゲート電極を形成する第２のテーパー形状の導電層２５３６ａと重なる第３の不純物領域２５８０（ＧＯＬＤ領域）、ゲート電極の外側に形成される第２の不純物領域２５８１（ＬＤＤ領域）とソース領域として機能する第１の不純物領域２５８２、ドレイン領域として機能する第１の不純物領域２５８３を有している。
【０２７９】
画素ＴＦＴ２７０４にはチャネル形成領域２５８４、２５８５、ゲート電極を形成する第２のテーパー形状の導電層２５３７ａと重なる第３の不純物領域１２５８５，２５８７（ＧＯＬＤ領域）、ゲート電極の外側に形成される第２の不純物領域２５８６、２５８９（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域２５９０、２５９１，２５９２を有している。また、保持容量２７０５の一方の電極として機能する半導体層２５９３には不純物元素が添加されず、２５９４、２５９５にはｎ型を付与する不純物元素が添加されている。
【０２８０】
図２８（Ａ）、（Ｂ）はアクティブマトリクス基板の上面図の一部を示し、図２８（Ａ）のＢ−Ｂ'断面および図２８（Ｂ）のＣ−Ｃ'断面は図２７（Ｃ）のＢ−Ｂ'およびＣ−Ｃ'に対応している。図２８（Ａ）、（Ｂ）ではゲート絶縁膜、第１の層間絶縁膜、第２の層間絶縁膜を省略して示しているが、島状半導体層２５０３、２５０４、２５０６の図示されていないソースおよびドレイン領域にソース配線２５６１、２５６２、２５６４とドレイン配線２５６５、２５６６及び画素電極２５６８がコンタクトホールを介して接続している。また、図２８（Ａ）のＤ−Ｄ'断面および図２８（Ｂ）のＥ−Ｅ'断面を図２９（Ａ）と（Ｂ）にそれぞれ示す。図２９（Ａ）において、ゲート配線２５５６はゲート電極２５３４と、また図２９（Ｂ）においてゲート配線２５５７はゲート電極２５３７と島状半導体層２５０３、２５０６の外側で重なるように形成され、ゲート電極と低抵抗導電層とがコンタクトホールを介さずに接触して電気的に導通している。このようにゲート線を低抵抗導電材料で形成することにより、配線抵抗を十分低減できる。従って、画素部（画面サイズ）が４インチクラス以上の表示装置に適用することができる。
【０２８１】
［実施例１４］
本実施例では、ゲート配線をＣｕで形成する例について示す。まず、実施例１３と同様にして、図２７（Ａ）で説明する工程まで行う。その後、図３０に示すように第１パッシベーション層３００１を２０〜１００ｎｍの厚さで形成する。これは窒化シリコン膜または窒化酸化シリコン膜で形成すると良い。
【０２８２】
そして、酸化シリコン膜、酸化窒化シリコン膜などを用いて１〜５μｍの厚さで層間絶縁膜３００２を形成する。ＴＥＯＳを用いたプラズマＣＶＤ法で、酸化シリコン膜から成る層間膜を形成すると表面の平坦性に優れるので良い。層間絶縁膜３００２に配線を形成するための開溝３０３０〜３０３２を形成し、その後全面にスパッタ法で窒化タンタル膜から成るバリア層３００３を１００〜２００ｎｍの厚さで形成する。窒化タンタル膜はＣｕの拡散を防ぐ層となる。さらにスパッタ法でＣｕ膜を成膜し、シード層３００４を形成する。シード層の厚さは２００〜８００ｎｍとする。そして、硫酸銅を用いたメッキ法によりＣｕ層３００５を１〜１０μｍの厚さで形成する。メッキ法以外でも、Ｃｕ層をスパッタ法で形成し、４５０℃の熱処理でリフローさせて平坦化を実現することもできる（図３０（Ａ））。
【０２８３】
次に、ＣＭＰ（Chemical-Mechanical Polishing：化学的・機械的ポリッシング）法を用いて図３１（Ａ）まで形成された状態でＣｕメッキ層の表面から研磨を始め、層間絶縁膜３００２が露出するまで行い図３０（Ｂ）に示すように、表面を平坦化する。こうしてＣｕ配線が形成される。ＣＭＰのスラリーは砥粒と酸化剤と添加剤から成り、砥粒にはアルミナかシリカを用いる。酸化剤には硝酸鉄、過酸化水素、過ヨウ素酸カリウム等を用いる。こうしてバリア層３００６、シード層３００７、Ｃｕ層３００８から成る配線３０１５が形成される。その他、配線３０１６は同様にバリア層３００９、シード層３０１０、Ｃｕ層３０１１から成り、配線３０１７は同様にバリア層３０１２、シード層３０１３、Ｃｕ層３０１４から形成される（図３０（Ｂ））。
【０２８４】
そして、これらの配線３０１５〜３０１７を覆うように第２のパッシベーション膜３０１８を１００〜１０００ｎｍの厚さで窒化シリコン膜または酸化窒化シリコン膜で形成する。そして、ソース配線３０１９〜３０２２とドレイン配線３０２３〜３０２５と画素電極３０２６を形成する。駆動回路２７０６のｎチャネル型ＴＦＴ２７０１、ｐチャネル型ＴＦＴ２７０２、ｎチャネル型ＴＦＴ２７０３と画素部２７０７の画素ＴＦＴ２７０４、保持容量２７０５は実施例１３と同様な構成とする（図３０（Ｃ））。
【０２８５】
図３０（Ｃ）におけるＢ−Ｂ'断面及びＣ−Ｃ'断面を説明する上面図は実施例１３で示した図２８の上面図と配線の構成が異なることを省けば同等なものとなる。本実施例における、図２８（Ａ）のＤ−Ｄ'断面および図２８（Ｂ）のＥ−Ｅ'断面を図３１（Ａ）と（Ｂ）にそれぞれ示す。図３１（Ａ）において、ゲート配線３０１５はゲート電極２５３４と、また図３１（Ｂ）においてゲート配線３０１６はゲート電極２５３７と島状半導体層２５０３、２５０６の外側で重なるように形成され、ゲート電極と低抵抗導電層とがコンタクトホールを介さずに接触して電気的に導通している。このようにゲート配線を低抵抗導電材料で形成することにより、配線抵抗を十分低減できる。従って、画素部（画面サイズ）が４インチクラス以上の表示装置に適用することができる。また、Ｃｕ配線はＡｌを用いて形成するゲート配線と比べエレクトロマイグレーションに対する耐性が高いので、実施例１０で示したＥＬ表示装置のように画素を電流で駆動する表示装置に適している。特に、ＥＬ表示装置に形成される電流供給線を本実施例で示した配線の構造を適用すると良い。
【０２８６】
【発明の効果】
本願発明を実施することで、安定した結晶質ＴＦＴ動作を得ることができた。その結果、結晶質ＴＦＴで作製されたＣＭＯＳ回路を含む半導体装置、また、具体的には液晶表示装置の画素部や、その周辺に設けられる駆動回路の信頼性を高め、長時間の使用に耐える液晶表示装置を得ることができた。
【０２８７】
また、本発明によれば、ｎチャネル型ＴＦＴのチャネル形成領域とドレイン領域との間に形成される第２の不純物領域において、その第２の不純物領域がゲート電極と重なる領域（ＧＯＬＤ領域）と重ならない領域（ＬＤＤ領域）の長さを容易に作り分けることが可能である。具体的には、ＴＦＴの駆動電圧に応じて第２の不純物領域がゲート電極と重なる領域（ＧＯＬＤ領域）と重ならない領域（ＬＤＤ領域）の長さを決めることも可能であり、このことは、同一基板内において異なる駆動電圧でＴＦＴ動作させる場合に、それぞれの駆動電圧に応じたＴＦＴを同一工程で作製することを可能とした。
【０２８８】
また、本発明のこのような特徴は、駆動電圧や要求されるＴＦＴ特性が画素部とドライバ回路で異なるアクティブマトリクス型の液晶表示装置においてきわめて適したものであった。
【図面の簡単な説明】
【図１】 ＴＦＴの作製工程を示す断面図。
【図２】 インバータ回路断面図、上面図、回路図。
【図３】 ゲート電極と第２の不純物領域との位置関係を説明する図。
【図４】 ＴＦＴの作製工程を示す断面図。
【図５】 ＴＦＴの作製工程を示す断面図。
【図６】 アクティブマトリクス基板断面図。
【図７】 ＴＦＴの作製工程を示す断面図。
【図８】 ＴＦＴの作製工程を示す断面図。
【図９】 アクティブマトリクス基板の斜視図。
【図１０】 アクティブマトリクス回路とＣＭＯＳ回路の部分上面図。
【図１１】 液晶表示装置の作製工程を示す断面図。
【図１２】 結晶質シリコン膜の作製工程を示す図。
【図１３】 結晶質シリコン膜の作製工程を示す図。
【図１４】 結晶質シリコン膜の作製工程を示す図。
【図１５】 結晶質シリコン膜の作製工程を示す図。
【図１６】 ＴＦＴの作製工程を示す断面図。
【図１７】 アクティブマトリクス型液晶表示装置の一実施形態の回路ブロック図。
【図１８】 本発明のＴＦＴの構成例を示す図。
【図１９】 半導体装置の一例を示す図。
【図２０】 ＴＦＴの構造と電気特性を説明する図。
【図２１】 アクティブマトリクス型ＥＬ表示装置の画素部の回路図。
【図２２】 無しきい値反強誘電性液晶の光透過率特性を示す図。
【図２３】 半導体装置の一例を示す図。
【図２４】 半導体装置の一例を示す図。
【図２５】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を説明する断面図。
【図２６】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を説明する断面図。
【図２７】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を説明する断面図。
【図２８】 画素ＴＦＴ、駆動回路のＴＦＴの構造を説明する上面図。
【図２９】 画素ＴＦＴ、駆動回路のＴＦＴの構造を説明する断面図。
【図３０】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を説明する断面図。
【図３１】 画素ＴＦＴ、駆動回路のＴＦＴの構造を説明する断面図。
【図３２】 アクティブマトリクス型ＥＬ表示装置の上面図及び断面図。
【図３３】 アクティブマトリクス型ＥＬ表示装置の上面図及び断面図。
【図３４】 アクティブマトリクス型ＥＬ表示装置の画素部の断面図。
【図３５】 アクティブマトリクス型ＥＬ表示装置の画素部の上面図及び回路図。
【図３６】 アクティブマトリクス型ＥＬ表示装置の画素部の断面図。
【発明の属する技術分野】
本発明は絶縁表面を有する基板上に薄膜トランジスタで構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示装置に代表される電気光学装置および電気光学装置を搭載した電子機器の構成に関する。なお、本願明細書において半導体装置とは、半導体特性を利用することで機能する装置全般を指し、上記電気光学装置およびその電気光学装置を搭載した電子機器を範疇に含んでいる。
【０００２】
【従来の技術】
薄膜トランジスタ（以下、ＴＦＴと記す）を透明ガラス基板上に形成して、アクティブマトリクス型の液晶表示装置を作製する技術開発が注目を集めている。特に結晶構造を有する半導体膜を活性層にしたＴＦＴ（結晶質ＴＦＴ）は高移動度が得られることから、同一基板上に機能回路を集積させて高精細な画像表示を実現することが可能になった。
【０００３】
本願明細書において、前記結晶構造を有する半導体膜とは、単結晶半導体、多結晶半導体、微結晶半導体を含むものであり、さらに、特開平７−１３０６５２号公報、特開平８−７８３２９号公報、特開平１０−１３５４６８号公報、または特開平１０−１３５４６９号公報で開示された半導体を含んでいる。
【０００４】
アクティブマトリクス型液晶表示装置を構成するためには、画素マトリクス回路（以下画素部と記す）だけでも１００〜２００万個の結晶質ＴＦＴが必要となり、さらに周辺に設けられる機能回路を付加するとそれ以上の結晶質ＴＦＴが必要であった。液晶表示装置に要求される仕様は厳しく、画像表示を安定して行うためには、個々の結晶質ＴＦＴの信頼性を確保することが必要であった。
【０００５】
ＴＦＴの特性はオン状態とオフ状態の２つの状態に分けて考えることができる。オン状態の特性からは、オン電流、移動度、Ｓ値、しきい値などの特性を知ることができ、オフ状態の特性ではオフ電流が重視されている。
【０００６】
アクティブマトリクス型液晶表示装置の画素部はｎチャネル型ＴＦＴを２次元に配置して構成され、振幅１５〜２０Ｖ程度の電圧を印加して駆動される。ここでは、オン状態の特性を満足させることはもとより、オフ電流を十分低減させておく必要があった。
【０００７】
一方、画素部の周辺に設けられる駆動回路はＣＭＯＳ回路を基本として構成され、シフトレジスタ、レベルシフタ、バッファ回路、サンプリング回路から成っている。これらの回路においては、主にオン状態の特性が重視された。
【０００８】
しかし、結晶質ＴＦＴはオフ電流が高くなりやすいという問題点があった。
【０００９】
また、結晶質ＴＦＴは信頼性の面で依然ＬＳＩなどに用いられるＭＯＳトランジスタ（単結晶半導体基板上に作製されるトランジスタ）に及ばないとされている。例えば、結晶質ＴＦＴを連続駆動させると移動度やオン電流（ＴＦＴがオン状態にある時に流れる電流）の低下、オフ電流（ＴＦＴがオフ状態にある時に流れる電流）の増加といった劣化現象が観測されることがあった。この原因はホットキャリア効果であり、ドレイン近傍の高電界によって発生したホットキャリアが劣化現象を引き起こすものと考えられた。
【００１０】
ＭＯＳトランジスタでは、オフ電流を下げ、ドレイン近傍の高電界を緩和する方法として、低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造が知られている。この構造はチャネル領域の外側に低濃度の不純物領域を設けたものであり、この低濃度不純物領域をＬＤＤ領域と呼んでいる。
【００１１】
当然のことながら、結晶質ＴＦＴでもＬＤＤ構造を形成することは知られていた。例えば、特開平７−２０２２１０号公報には、ゲート電極を互いに幅の異なる２層構造とし、上層の幅を下層の幅よりも小さく形成し、そのゲート電極をマスクとしてイオン注入を行うことにより、ゲート電極の厚さが異なることによるイオンの侵入深さの違いを利用して、一回のイオン注入でＬＤＤ領域を形成している。そして、ＬＤＤ領域の直上にゲート電極がある構造、すなわちゲートオーバーラップ構造となっている。
【００１２】
ゲートオーバーラップ構造は、ＧＯＬＤ（Gate-drain Overlapped LDD）構造、ＬＡＴＩＤ（Large-tilt-angle implanted drain）構造、または、ＩＴＬＤＤ（Inverse T LDD）構造等として知られている。そして、ドレイン近傍の高電界を緩和してホットキャリア効果を防ぎ、信頼性を向上させることができた。例えば、「Mutsuko Hatano,Hajime Akimoto and Takeshi Sakai,IEDM97 TECHNICAL DIGEST,p523-526,1997」では、シリコンで形成したサイドウォールによるＧＯＬＤ構造であるが、他の構造のＴＦＴと比べ、きわめて優れた信頼性が得られることが確認されている。
【００１３】
しかしながら、同論文に公開された構造では通常のＬＤＤ構造に比べてオフ電流が大きくなってしまうという問題があり、そのための対策が必要であった。特に、画素マトリクス回路を構成するｎチャネル型ＴＦＴ（以下画素ＴＦＴと記す）では、オフ電流が増加すると、消費電力が増えたり画像表示に異常が現れたりするので、ＧＯＬＤ構造の結晶質ＴＦＴをそのまま適用することはできなかった。
【００１４】
【発明が解決しようとする課題】
本発明はこのような問題点を解決するための技術であり、ＭＯＳトランジスタと同等かそれ以上の信頼性を達成すると同時に、オン状態とオフ状態の両方で良好な特性が得られる結晶質ＴＦＴを実現することを課題とする。そして、そのような結晶質ＴＦＴで回路を形成した半導体回路を有する信頼性の高い半導体装置を実現することを課題とする。
【００１５】
【課題を解決するための手段】
図２０は、これまでの知見を基にして、ＴＦＴの構造とそのとき得られるＶｇ−Ｉｄ（ゲート電圧対ドレイン電流）特性を模式的に示したものである。図２０（１Ａ）は、半導体層がチャネル領域、ソース領域、ドレイン領域から構成される最も基本的なＴＦＴの構造を示す。また、図２０（１Ｂ）はｎチャネル型ＴＦＴのＶｇ−Ｉｄ特性を示し、＋Ｖｇ側はＴＦＴのオン状態を、−Ｖｇ側はオフ状態の特性を示している。そして、実線は初期状態の特性であり、破線は劣化状態の特性を示している。この構造ではオン電流とオフ電流が共に高くなり、また劣化も大きい。従って、通常はこの構造のままで使用することはなかった。
【００１６】
図２０（２Ａ）の構造は、図２０（１Ａ）の構造にＬＤＤ領域が設けられたものであり、ゲート電極とはオーバーラップしないＬＤＤ構造である。このとき図２０（２Ｂ）に示すように、オフ電流をある程度抑えることは可能であったが、オン電流の劣化を防ぐことはできなかった。また、図２０（３Ａ）の構造は、ＬＤＤ領域がゲート電極と完全にオーバーラップした構造で、ＧＯＬＤ構造とも呼ばれるものである。このとき図２０（３Ｂ）に示すように、オン電流の劣化を抑えることはできるが、ＬＤＤ構造よりもオフ電流が増加してしまう欠点があった。
【００１７】
従って、図２０（１Ａ）、（２Ａ）、（３Ａ）に示す構造では、画素部に必要なオン領域の特性とオフ領域の特性を、信頼性の問題を含めて同時に満足させることはできなかった。しかし、図２０（４Ａ）に示すようにＬＤＤ領域をゲート電極とオーバーラップさせた部分と、オーバーラップさせない部分とを形成するような構造とした。この構造を採用することで、オン電流の劣化を十分に抑制し、かつ、オフ電流を低減することが可能となった。
【００１８】
ここで図２０（４Ａ）の構造は以下の考察により導かれるものであった。図２０（３Ａ）に示したような構造で、ｎチャネル型ＴＦＴのゲート電極に負の電圧が印加されたとき、即ちオフ状態において、ゲート電極とオーバーラップして形成されたＬＤＤ領域では、負電圧の増加と共にゲート絶縁膜との界面にホールが誘起されて、ドレイン領域、ＬＤＤ領域、チャネル領域をつなぐ少数キャリアによる電流経路が形成される。このとき、ドレイン領域に正の電圧が印加されていると、ホールはソース領域側に流れるため、これがオフ電流の増加原因と考えられた。
【００１９】
このような電流経路を途中で遮断するために、ゲート電圧が印加されても少数キャリアが蓄積されないＬＤＤ領域を設ければ良いと考えた。本発明はこのような構成を有する薄膜トランジスタと、この薄膜トランジスタを用いた回路に関するものである。
【００２０】
従って、本発明の構成は、半導体層と前記半導体層に接して形成されたゲート絶縁膜と前記ゲート絶縁膜に接して形成されたゲート電極とを有する半導体装置において、前記ゲート電極は、前記ゲート絶縁膜に接して形成された半導体膜からなるゲート電極の第１層目と、前記ゲート電極の第１層目に接して形成されたゲート電極の第２層目とを有し、前記半導体層は、チャネル形成領域と、一導電型の第１の不純物領域と、前記チャネル形成領域と前記一導電型の第１の不純物領域とに挟まれ、かつ、前記チャネル形成領域に接する一導電型の第２の不純物領域とを有し、前記一導電型の第２の不純物領域の一部は、前記ゲート絶縁膜を介して前記ゲート電極の第１層目と重なっていることを特徴としている。
【００２１】
また、他の発明の構成は、半導体層と、前記半導体層に接して形成されたゲート絶縁膜と前記ゲート絶縁膜に接して形成されたゲート電極とを有する半導体装置において、前記ゲート電極は、前記ゲート絶縁膜に接して形成された半導体膜からなるゲート電極の第１層目と、前記ゲート電極の第１層目に接し、前記ゲート電極の第１層目の内側に形成されるゲート電極の第２層目とを有し、前記半導体層は、チャネル形成領域と、一導電型の第１の不純物領域と、前記チャネル形成領域と前記一導電型の第１の不純物領域とに挟まれ、かつ、前記チャネル形成領域に接する一導電型の第２の不純物領域とを有し、前記一導電型の第２の不純物領域の一部は、前記ゲート絶縁膜を介して前記ゲート電極の第１層目と重なっていることを特徴としている。
【００２２】
また、他の発明の構成は、半導体層と、前記半導体層に接して形成されたゲート絶縁膜と前記ゲート絶縁膜に接して形成されたゲート電極とを有する半導体装置において、前記ゲート電極は、前記ゲート絶縁膜に接して形成された半導体膜からなるゲート電極の第１層目と、前記ゲート電極の第１層目に接し、チャネル長方向の長さが、前記ゲート電極の第１層目よりも短く形成されたゲート電極の第２層目とを有し、前記半導体層は、チャネル形成領域と、一導電型の第１の不純物領域と、前記チャネル形成領域と前記一導電型の第１の不純物領域とに挟まれ、かつ、前記チャネル形成領域に接する一導電型の第２の不純物領域とを有し、前記一導電型の第２の不純物領域の一部は、前記ゲート絶縁膜を介して前記ゲート電極の第１層目と重なっていることを特徴としている。
【００２３】
また、他の発明の構成は、半導体層と前記半導体層に接して形成されたゲート絶縁膜と前記ゲート絶縁膜に接して形成されたゲート電極とを有する半導体装置において、前記ゲート電極は、チャネル長方向の長さが互いに異なる２層構造を有し、前記ゲート絶縁膜に接して形成された半導体膜からなるゲート電極の第１層目と、前記ゲート電極の第１層目に接し、前記ゲート電極の第１層目のチャネル長方向の長さよりも短く形成されたゲート電極の第２層目とから成り、前記半導体層は、チャネル形成領域と、一導電型の第１の不純物領域と、前記チャネル形成領域と前記一導電型の第１の不純物領域とに挟まれ、かつ、前記チャネル形成領域に接する一導電型の第２の不純物領域とを有し、前記一導電型の第２の不純物領域の一部は、前記ゲート絶縁膜を介して前記ゲート電極の第１層目と重なっていることを特徴としている。
【００２４】
前記第２の不純物領域における一導電型の不純物元素の濃度は、前記第１の不純物領域における一導電型の不純物元素の濃度よりも低いことを前提としている。
【００２５】
また、本発明は、一導電型の半導体層と前記半導体層に接して形成された絶縁膜と前記絶縁膜に接して形成された半導体膜からなる電極とから容量を形成していて、前記一導電型の半導体層が、前記第１の不純物領域と連続していることを特徴としている。
【００２６】
また、他の発明の構成は、ｎチャネル型薄膜トランジスタを含む画素部を有する半導体装置において、前記ｎチャネル型薄膜トランジスタのゲート電極は、ゲート絶縁膜に接して形成された半導体膜からなるゲート電極の第１層目と、前記ゲート電極の第１層目に接して形成されたゲート電極の第２層目とを有し、前記ｎチャネル型薄膜トランジスタの半導体層は、チャネル形成領域と、一導電型の第１の不純物領域と、前記チャネル形成領域と前記一導電型の第１の不純物領域とに挟まれ、かつ、前記チャネル形成領域に接する一導電型の第２の不純物領域とを有し、前記一導電型の第２の不純物領域の一部は、前記ゲート絶縁膜を介して、前記ゲート電極の第１層目と重なっていることを特徴としている。
【００２７】
また、他の発明の構成は、ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタとで形成されたＣＭＯＳ回路を有する半導体装置において、前記ｎチャネル型薄膜トランジスタのゲート電極は、ゲート絶縁膜に接して形成された半導体膜からなるゲート電極の第１層目と、前記ゲート電極の第１層目に接して形成されたゲート電極の第２層目とを有し、前記ｎチャネル型薄膜トランジスタの半導体層は、チャネル形成領域と、一導電型の第１の不純物領域と、前記チャネル形成領域と前記一導電型の第１の不純物領域とに挟まれ、かつ、前記チャネル形成領域に接する一導電型の第２の不純物領域とを有し、前記一導電型の第２の不純物領域の一部は、前記ゲート絶縁膜を介して前記ゲート電極の第１層目と重なっていることを特徴としている。
【００２８】
また、他の発明の構成は、ｎチャネル型薄膜トランジスタを含む画素部と、ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタとで形成されたＣＭＯＳ回路とを有する半導体装置において、前記ｎチャネル型薄膜トランジスタのゲート電極は、ゲート絶縁膜に接して形成された半導体膜からなるゲート電極の第１層目と、前記ゲート電極の第１層目に接して形成されたゲート電極の第２層目とを有し、前記ｎチャネル型薄膜トランジスタの半導体層は、チャネル形成領域と、一導電型の第１の不純物領域と、前記チャネル形成領域と前記一導電型の第１の不純物領域とに挟まれ、かつ、前記チャネル形成領域に接する一導電型の第２の不純物領域とを有し、前記一導電型の第２の不純物領域の一部は、前記ゲート絶縁膜を介して前記ゲート電極の第１層目と重なっていることを特徴としている。
【００２９】
上記発明の構成において、前記ｎチャネル型薄膜トランジスタのゲート電極の第２層目は、チャネル長方向の長さが、前記ゲート電極の第１層目よりも短く形成されているものである。
【００３０】
また、上記発明の構成において、一導電型の半導体層と、該半導体層に接して形成された絶縁膜と前記絶縁膜に接して形成された半導体膜からなる電極とから成る容量を有し、前記容量がｎチャネル型またはｐチャネル型薄膜トランジスタに接続されていることを特徴としている。前記一導電型の半導体層は、前記ｎチャネル型またはｐチャネル型薄膜トランジスタの半導体層と連続して設けることができる。
【００３１】
さらに、本発明の構成において、前記ゲート電極の第１層目はシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）から選ばれた一種または複数種の元素、あるいは前記元素を主成分とする化合物であり、前記ゲート電極の第２層目はチタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から選ばれた一種または複数種の元素、あるいは前記元素を主成分とする化合物であることが望ましい。
【００３２】
そして、本発明の構成は、基板上に半導体層を形成する工程と、前記半導体層に接してゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に接して第１の導電膜を形成する工程と、前記第１の導電膜に接して第２の導電膜を形成する工程と、前記第２の導電膜からゲート電極の第２層目を形成する工程と、一導電型の不純物元素を前記半導体層に選択的に添加する第１の不純物添加の工程と、前記第１の導電膜からゲート電極の第１層目を形成する工程と、一導電型の不純物元素を前記半導体層に選択的に添加する第２の不純物添加の工程とを有することを特徴とする。
【００３３】
また、他の発明の構成は、基板上に半導体層を形成する工程と、前記半導体層に接してゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に接して第１の導電膜を形成する工程と、前記第１の導電膜に接して第２の導電膜を形成する工程と、前記第２の導電膜からゲート電極の第２層目を形成する工程と、一導電型の不純物元素を前記半導体層に選択的に添加する第１の不純物添加の工程と、前記第１の導電膜からゲート電極の第１層目を形成する工程と、一導電型の不純物元素を前記半導体層に選択的に添加する第２の不純物添加の工程と、前記ゲート電極の第１層目の一部を除去する工程とを有することを特徴とする。
【００３４】
また、他の発明の構成は、基板上に、第１の半導体層と第２の半導体層を形成する工程と、前記第１の半導体層と第２の半導体層に接してゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に接して第１の導電膜を形成する工程と、前記第１の導電膜に接して第２の導電膜を形成する工程と、前記第２の導電膜からゲート電極の第２層目を形成する工程と、一導電型の不純物元素を少なくとも前記第１の半導体層に選択的に添加する第１の不純物添加の工程と、一導電型とは反対の導電型の不純物元素を前記第２の半導体層に選択的に添加する第３の不純物添加の工程と、前記第１の導電膜からゲート電極の第１層目を形成する工程と、一導電型の不純物元素を少なくとも前記第１の半導体層に選択的に添加する第２の不純物添加の工程とを有することを特徴とする。
【００３５】
また、他の発明の構成は、基板上に第１の半導体層と第２の半導体層を形成する工程と、前記第１の半導体層と第２の半導体層に接してゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に接して第１の導電膜を形成する工程と、前記第１の導電膜に接して第２の導電膜を形成する工程と、前記第２の導電膜からゲート電極の第２層目を形成する工程と、一導電型の不純物元素を少なくとも前記第１の半導体層に選択的に添加する第１の不純物添加の工程と、一導電型とは反対の導電型の不純物元素を前記第２の半導体層に選択的に添加する第３の不純物添加の工程と、前記第１の導電膜からゲート電極の第１層目を形成する工程と、一導電型の不純物元素を少なくとも前記第１の半導体層に選択的に添加する第２の不純物添加の工程と、前記ゲート電極の第１層目の一部を除去する工程とを有することを特徴とする。
【００３６】
また、他の発明の構成は、基板上に第１の半導体層と第２の半導体層を形成する工程と、前記第１の半導体層と第２の半導体層に接してゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に接して第１の導電膜を形成する工程と、前記第１の導電膜に接して第２の導電膜を形成する工程と、前記第２の導電膜からゲート電極の第２層目を形成する工程と、一導電型の不純物元素を少なくとも前記第１の半導体層に選択的に添加する第１の不純物添加の工程と、一導電型とは反対の導電型の不純物元素を前記第２の半導体層に選択的に添加する第３の不純物添加の工程と、前記第１の導電膜からゲート電極の第１層目を形成する工程と、一導電型の不純物元素を少なくとも前記第１の半導体層に選択的に添加する第２の不純物添加の工程と、前記ゲート電極の第１層目の一部を除去する工程とを有することを特徴とする。
【００３７】
上記発明の構成において、前記ゲート電極の第１層目はシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）から選ばれた一種または複数種の元素、あるいは前記元素を主成分とする化合物から形成されるものであり、前記ゲート電極の第２層目はチタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から選ばれた一種または複数種の元素、あるいは前記元素を主成分とする化合物から形成されることを特徴とする。
【発明の実施の形態】
［実施形態１］
本発明の実施の形態を図１と図２により説明する。ここでは、基板上にｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを同時に作製し、ＣＭＯＳ回路の基本構成であるインバータ回路を形成する実施形態について示す。
【００３８】
絶縁表面を有する基板１０１は、ガラス基板、プラスチック基板、セラミックス基板などを用いることができる。また、酸化シリコン膜などの絶縁膜を表面に形成したシリコン基板やステンレス基板を用いても良い。また、石英基板を使用することも可能である。
【００３９】
そして、基板１０１のＴＦＴが形成される表面には、窒化シリコン膜からなる下地膜１０２と酸化シリコン膜からなる下地膜１０３が形成されている。これらの下地膜はプラズマＣＶＤ法やスパッタ法で形成すれば良く、基板１０１から不純物が半導体層へ拡散することを防ぐために設けるものである。例えば、窒化シリコン膜からなる下地膜１０２を２０〜１００ｎｍ、代表的には５０ｎｍの厚さに形成し、さらに酸化シリコン膜ならなる下地膜１０３を５０〜５００ｎｍ、代表的には１５０〜２００ｎｍの厚さに形成すれば良い。
【００４０】
勿論、下地膜を窒化シリコン膜からなる下地膜１０２または、酸化シリコン膜ならなる下地膜１０３のみで形成することも可能であるが、ＴＦＴの信頼性のを考慮すると２層構造とすることが望ましい。
【００４１】
前記下地膜１０３に接して形成される半導体層は、プラズマＣＶＤ法、減圧ＣＶＤ法、スパッタ法などの成膜法で形成される非晶質半導体を、レーザー結晶化法や熱処理による固相成長法で結晶化された、結晶質半導体を用いることが望ましい。また、前記成膜法で形成される微結晶半導体を適用することも可能である。ここで適用できる半導体材料は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、またシリコンゲルマニウム合金、炭化シリコンがあり、その他にガリウム砒素などの化合物半導体材料を用いることもできる。
【００４２】
または、基板１０１上に形成する半導体層は、単結晶シリコン層を形成したＳＯＩ（Silicon On Insulators）基板としても良い。ＳＯＩ基板にはその構造や作製方法によっていくつかの種類が知られているが、代表的には、ＳＩＭＯＸ（Separation by Implanted Oxygen）、ＥＬＴＲＡＮ（Epitaxial Layer Transfer：キャノン社の登録商標）基板、Smart-Cut（SOITEC社の登録商標）などを使用することができる。勿論、その他のＳＯＩ基板を使用することも可能である。
【００４３】
半導体層は１０〜１００ｎｍ、代表的には５０ｎｍの厚さで形成されるものである。また、プラズマＣＶＤ法で作製される非晶質半導体膜には１０〜４０atom％の濃度で水素が含まれているが、好ましくは４００〜５００℃の熱処理で水素を膜中から脱離させ、含有水素量を５atom％以下としておくことが望ましい。また、非晶質シリコン膜をスパッタ法や蒸着法などの他の作製方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくことが望ましい。
【００４４】
ここで、下地膜と非晶質半導体膜とはいずれもプラズマＣＶＤ法で作製されるものであり、このとき下地膜と非晶質半導体膜を真空中で連続して形成しても良い。下地膜を形成後、その表面が大気雰囲気にさらされないことにより、表面の汚染を防ぐことが可能となり、作製されるＴＦＴの特性バラツキを低減させることができた。
【００４５】
非晶質半導体膜を結晶化する工程は、公知のレーザー結晶化技術または熱結晶化の技術を用いれば良い。特に、触媒元素を用いた熱結晶化の技術により結晶質半導体膜を形成すると優れたＴＦＴ特性を得ることができる。
【００４６】
こうして形成された結晶質半導体膜をパターニングして、島状の半導体層１０４、１０５を形成した。
【００４７】
次に、島状の半導体層１０４、１０５を覆って、酸化シリコンまたは窒化シリコンを主成分とするゲート絶縁膜１０６を形成する。ゲート絶縁膜１０６は、プラズマＣＶＤ法やスパッタ法で形成されるものであり、その厚さを１０〜２００ｎｍ、好ましくは５０〜１５０ｎｍとして形成すれば良い。
【００４８】
そして、ゲート絶縁膜１０６の表面にゲート電極の第１層目となる第１の導電膜１０７と、ゲート電極の第２層目となる第２の導電膜１０８とを形成した。第１の導電膜１０７はＳｉまたはＧｅを主成分とした半導体膜であり、この半導体膜にはｎ型あるいはｐ型の導電型を付与する不純物元素が添加されていても良い。そして、第１の導電膜１０７の厚さは５〜５０ｎｍ、好ましくは１０〜３０ｎｍで形成すれば良い。
【００４９】
ゲート絶縁膜１０６とゲート電極の第１層目となる第１の導電膜１０７の厚さの管理は重要であった。これは、後に実施される第１の不純物添加の工程において、ｎ型を付与する不純物をゲート絶縁膜１０６とゲート電極の第１層目となる第１の導電膜１０７を通過させて、半導体層１０４、１０５に添加するためであった。実際には、ゲート絶縁膜１０６とゲート電極の第１層目となる第１の導電膜１０７の厚さと、添加する前記不純物の濃度を考慮して、第１の不純物添加の工程条件を決定されるものであった。前記膜厚範囲であれば前記不純物元素を半導体層に添加することは可能であった。しかし、ゲート絶縁膜１０６やゲート電極の第１層目となる第１の導電膜１０７の厚さが予定された本来の値よりも１０％以上変動すると、添加される不純物濃度が減少してしまうためであった。
【００５０】
ゲート電極の第２層目となる第２の導電膜１０８は、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から選ばれた元素、あるいはこれらの元素を主成分とする化合物で形成すれば良い。これはゲート電極の電気抵抗を下げるために考慮されるものであり、例えば、Ｍｏ−Ｗ化合物を用いても良い。第２の導電膜１０８の厚さは、２００〜１０００ｎｍ、代表的には４００ｎｍに形成すれば良い。（図１（Ａ））
【００５１】
次に公知のパターニング技術を使ってレジストマスクを形成し、第２の導電膜１０８の一部を除去する工程を行った。そして、図１（Ｂ）に示すようにゲート電極の第２層目１０９、１１０を第１の導電膜１０７上に形成した。ゲート電極の第２層目のチャネル長方向の長さは、要求されるＴＦＴの特性に応じて適宣決められるものであるが、ここでは３μｍとした。
【００５２】
そして、ｎ型を付与する第１の不純物元素を添加する工程を行った。結晶質半導体材料に対してｎ型を付与する不純物元素としては、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）などが知られているが、ここでは、リンを用い、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。この工程では、ゲート絶縁膜１０６と第１の導電膜１０７を通してその下の半導体層にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定した。半導体層に添加されるリンの濃度は、１×１０16〜５×１０19atoms/cm3（代表的には１×１０17〜５×１０18atoms/cm3）の範囲にするのが好ましく、ここでは１×１０18atoms/cm3とした。そして、半導体層にリンが添加された領域１１１、１１２、１１３、１１４が形成された。ここで形成されたリンが添加された領域の一部は、ＬＤＤ領域として機能する第２の不純物領域とされるものである。(図１（Ｂ）)
【００５３】
次にｎチャネル型ＴＦＴが形成される領域にレジストマスク１１８を形成した。そして、エッチングにより第１の導電膜１０７が露出している領域を除去した。その結果、第１の導電膜１２１、１２２がｎチャネル型ＴＦＴが形成される領域に島状に残った。
【００５４】
そして、ｐチャネル型ＴＦＴが形成される領域のみに、ｐ型を付与する第３の不純物元素を添加するの工程を行った。ｐ型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、が知られているが、ここではボロンをその不純物元素として、ジボラン（Ｂ2Ｈ6）を用いてイオンドープ法で添加した。ここでも加速電圧を８０ｋｅＶとして、２×１０20atoms/cm3の濃度にボロンを添加した。そして、図１（Ｃ）に示すようにボロンが高濃度に添加された第３の不純物領域１１９、１２０が形成された。(図１（Ｃ）)
【００５５】
そして、レジストマスク１１８を完全に除去した後、レジストマスク１２３、１２４を形成した。レジストマスク１２３はｎチャネル型ＴＦＴにおいて、ソース領域およびドレイン領域となる第１の不純物領域を形成するためのマスクとして利用するものである。即ち、レジストマスク１２３の形状により、半導体層１０４がある領域において第１の不純物領域が形成される領域の面積を自由に設定することができる。
【００５６】
ここでは、図１（Ｃ）に示すように、レジストマスク１２３を形成し、ｎ型を付与する第２の不純物元素を添加する工程を行った。そして、ソース領域となる第１の不純物領域１２５とドレイン領域となる第１の不純物領域１２６がそれぞれ形成された。ここでは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。この工程でも、ゲート絶縁膜１０６を通してその下の半導体層にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定した。この領域のリンの濃度はｎ型を付与する第１の不純物元素を添加する工程と比較して高濃度であり、１×１０20〜１×１０21atoms/cm3（代表的には１×１０20〜５×１０20atoms/cm3）とするのが好ましく、ここでは１×１０20atoms/cm3とした。
【００５７】
この工程に先立って、レジストマスク１２３を用い、エッチングにより第１の導電膜１２１、１２２が露出している領域を除去しておいた。こうすることにより、ｎ型を付与する第２の不純物元素を添加する工程を効果的に実施することができた。（図１（Ｄ））
【００５８】
さらに、レジストマスク１２３、１２４を除去して新たにレジストマスク１３０、１３１を形成した。この工程において、ｎチャネル型ＴＦＴに形成されるレジストマスク１３０のチャネル長方向の長さはＴＦＴの構造を決める上で重要であった。レジストマスク１３０は第１の導電膜１２７の一部を除去する目的で設けられるものであり、このレジストマスクの長さにより、第２の不純物領域がゲート電極と重なる領域と、重ならない領域をある範囲で自由に決めることができた。（図１（Ｅ））
【００５９】
そして図１（Ｆ）に示すようにゲート電極の第１層目１３２が形成された。
【００６０】
そして、ゲート絶縁膜１０６、ゲート電極の第１層目１３２、ゲート電極の第２層目１０９、１１０の表面に窒化シリコン膜１３３を形成した。さらにその上に第１の層間絶縁膜１３４を形成した。窒化シリコン膜１３３は５０ｎｍの厚さで形成され、第１の層間絶縁膜１３４は酸化シリコン膜で９５０ｎｍの厚さに形成した。
【００６１】
ここで形成された窒化シリコン膜１３３は次の熱処理の工程を行うために必要なものであった。これはゲート電極の第２層目１０９，１１０の表面が酸化することを防ぐ目的において効果的であった。
【００６２】
熱処理の工程は、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために行う必要があった。この工程は、電気加熱炉を用いた熱アニール法や、前述のエキシマレーザーを用いたレーザーアニール法や、ハロゲンランプを用いたラピットサーマルアニール法（ＲＴＡ法）で行えば良い。しかし、レーザーアニール法は低い基板加熱温度で活性をすることができるが、ゲート電極の下にかくれる領域まで活性化させることは困難であった。従って、ここでは熱アニール法で活性化の工程を行った。加熱処理は、窒素雰囲気中において３００〜７００℃、好ましくは３５０〜５５０℃、ここでは４５０℃、２時間の処理を行った。
【００６３】
第１の層間絶縁膜１３４と窒化シリコン膜１３３はその後、パターニングでそれぞれのＴＦＴのソース領域と、ドレイン領域に達するコンタクトホールが形成された。そして、ソース電極１３５、１３６とドレイン電極１３７を形成した。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むＡｌ膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の電極として用いた。
【００６４】
以上の工程で、ＣＭＯＳ回路のｎチャネル型ＴＦＴにはチャネル形成領域１３８、第１の不純物領域１４０、１４１、第２の不純物領域１３９が形成された。ここで、第２の不純物領域は、ゲート電極と重なる領域（ＧＯＬＤ領域）１３９ａと、ゲート電極と重ならない領域（ＬＤＤ領域）１３９ｂがそれぞれ形成された。そして、第１の不純物領域１４０はソース領域として、第１の不純物領域１４１はドレイン領域となった。
【００６５】
一方、ｐチャネル型ＴＦＴは、チャネル形成領域１４２、第３の不純物領域１４３、１４４が形成された。そして、第３の不純物領域１４３はソース領域として、第３の不純物領域１４４はドレイン領域となった。（図２（Ａ））
【００６６】
図２（Ａ）はインバータ回路の断面構造図であり、図２（Ｂ）で示すインバータ回路の上面図のＡ−Ａ' 断面構造を示している。尚、図２（Ｃ）に示すインバータ回路図における各端子部ａ、ｂ、ｃは、インバータ回路の上面図に示す各端子と対応している。
【００６７】
図１と図２では、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的に組み合わせて成るＣＭＯＳ回路を例にして示したが、ｎチャネル型ＴＦＴを用いたＮＭＯＳ回路や、液晶表示装置の画素部に本願発明を適用することもできる。
【００６８】
［実施形態２］
本発明によれば、図３に示すように、ＬＤＤ領域となる第２の不純物領域を、ゲート電極の第１層目３０２と重なる第２の不純物領域３０５ａ、３０６ａとゲート電極と重ならない第２の不純物領域３０５ｂ、３０６ｂとに分けることができる。すなわち、ゲート電極とオーバーラップするＬＤＤ領域と、オーバーラップしないＬＤＤ領域が形成される。この領域の作り分けは、フォトレジストによるマスクで容易に実施可能であり、第１の不純物添加の工程と、第１の不純物領域を形成する第２の不純物添加の工程により行われた。
【００６９】
すなわち、図３（Ａ）に示すＬＤＤ領域のそれぞれの長さＸ１、Ｘ２、およびＹ１、Ｙ２の長さをある範囲で任意に設定することができる。ここで、ｎチャネル型ＴＦＴの信頼性を含めた特性を考慮すると、第１の不純物領域（ドレイン領域）３０８側に設けられる第２の不純物領域３０６ａ、３０６ｂは必須のものであったが、ゲート電極を挟んでその反対側に設けられる第２の不純物領域３０５ａ、３０５ｂは、ｎチャネル型ＴＦＴの動作環境を考慮して適宣設ければ良いものであった。
【００７０】
これは、同一基板上に駆動電圧の異なる回路を作製するときにきわめて便利な方法であった。図３には、液晶表示装置のロジック回路部、バッファ回路部、アナログスイッチ部、および画素部に使用するＴＦＴの設計値の一例を示す。このとき、それぞれのＴＦＴの駆動電圧を考慮して、チャネル長はもとより、ゲート電極と重なる第２の不純物領域３０５ａ、３０６ａとゲート電極と重ならない第２の不純物領域３０５ｂ、３０６ｂの長さを設定することが可能となる。
【００７１】
例えば、液晶表示装置のドライバ回路のロジック回路部ＴＦＴや、バッファ回路部のＴＦＴは基本的にオン特性が重視されるので、いわゆるＧＯＬＤ構造でも良く、ゲート電極と重ならない第２の不純物領域３０６ｂは必ずしも設ける必要はない。しかしあえて設ける場合は駆動電圧を考慮してＸ１の値を０.１〜４μｍ、代表的には０．５〜３μｍの範囲で設定すれば良い。いずれにしても、耐圧を考慮してゲート電極と重ならない第２の不純物領域３０６ｂの値は、駆動電圧が高くなるにしたがって大きくすることが望ましい。また、このとき第１の不純物領域（ソース領域）３０７側には第２の不純物領域３０５ａ、３０５ｂをあえて設ける必要はなかった。
【００７２】
また、サンプリング回路や、画素部に設けるＴＦＴはオフ電流が増加しては困るので、例えば、チャネル長３μｍとしてゲート電極と重なる第２の不純物領域３０５ａ、３０６ａを１．５μｍとし、ゲート電極と重ならない第２の不純物領域３０５ｂ、３０６ｂを１．５μｍとすれば良かった。勿論、本発明はここで示す設計値に限定されるものでなく、適宣決定すれば良いものである。
【００７３】
以上のように、本発明において、ゲート電極の第１層目と、ゲート電極の第２層目とのチャネル長方向の長さは、作製するＴＦＴの構造と深い関係があった。ゲート電極の第２層目のチャネル長方向の長さは、チャネル長Ｌにほぼ相当するものであった。このときＬは０．１〜１０μｍ、代表的には０．２〜５μｍの値とすれば良かった。
【００７４】
そして、第２の不純物領域３０５、３０６がゲート電極と重なる長さＹ１、Ｙ２は、ゲート電極の第１層目３０２の長さと密接な関係にある。Ｙ１、Ｙ２の長さは、０．１〜４μｍ、代表的には０．５〜３μｍで形成することが望ましい。また、第２の不純物領域３０５、３０６がゲート電極と重ならない長さＸ１、Ｘ２は、前述のように必ずしも設ける必要がない場合もあるが、通常は０．１〜３μｍ、代表的には０．３〜２μｍとするのが良い。いずれにしても、ＴＦＴの動作状態を考慮して適宣決めると良い。
【００７５】
ｎチャネル型ＴＦＴにおいてＬＤＤ領域は、第２の不純物領域３０６ａ、３０６ｂだけでも良い。また画素部のｎチャネル型ＴＦＴのように、両極の電圧が印加されるような場合には、チャネル形成領域３０４を中心としてソース領域側３０７とドレイン領域側３０８の両方に設けることが望ましい。
【００７６】
一方、ｐチャネル型ＴＦＴに対しては、チャネル形成領域３０４と、ソース領域３０７、ドレイン領域３０８だけを形成すれば良い。勿論、本発明のｎチャネル型ＴＦＴと同様の構造としても良いが、ｐチャネル型ＴＦＴはもともと信頼性が高いため、オン電流を稼いでｎチャネル型ＴＦＴとの特性バランスをとった方が好ましい。本願発明を図１に示すようにＣＭＯＳ回路に適用する場合には、特にこの特性のバランスをとることが重要である。但し、本発明の構造をｐチャネル型ＴＦＴに適用しても何ら問題はない。
【００７７】
［実施例１］
本実施例では、本願発明の構成を図４〜図６を用い、画素部とその周辺に設けられる駆動回路の基本形態であるＣＭＯＳ回路を同時に作製する方法について説明する。
【００７８】
図４において、基板４０１には、例えばコーニング社の１７３７ガラス基板に代表される無アルカリガラス基板を用いた。そして、基板４０１のＴＦＴが形成される表面に、下地膜４０２をプラズマＣＶＤ法やスパッタ法で形成した。下地膜４０２は図示していないが、窒化シリコン膜を２５〜１００ｎｍ、ここでは５０ｎｍの厚さに、酸化シリコン膜を５０〜３００ｎｍ、ここでは１５０ｎｍの厚さに形成した。また、下地膜４０２は、窒化シリコン膜や窒化酸化シリコン膜のみを用いても良い。
【００７９】
下地膜４０２は上記材料の１層で形成しても良いし、２層以上の積層構造としても良い。いずれにしてもその厚さが１００〜３００nm程度になるように形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される第１の酸化窒化シリコン膜を１０〜１００nmの厚さに形成し、ＳｉＨ4、Ｎ2Ｏから作製される第２の酸化窒化シリコン膜を１００〜２００ｎｍの厚さに積層形成した２層構造として下地膜４０２を形成しても良い。
【００８０】
次に、この下地膜４０２の上に５０ｎｍの厚さの、非晶質シリコン膜をプラズマＣＶＤ法で形成した。非晶質シリコン膜は含有水素量にもよるが、好ましくは４００〜５５０℃で数時間加熱して脱水素処理を行い、含有水素量を５atom％以下として、結晶化の工程を行うことが望ましい。また、非晶質シリコン膜をスパッタ法や蒸着法などの他の作製方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくことが望ましい。
【００８１】
ここで、下地膜と非晶質シリコン膜とはいずれもプラズマＣＶＤ法で作製されるものであり、このとき下地膜と非晶質シリコン膜を真空中で連続して形成しても良い。下地膜を形成後、一旦大気雰囲気にさらされない工程にすることにより、表面の汚染を防ぐことが可能となり、作製されるＴＦＴの特性バラツキを低減させることができた。
【００８２】
非晶質シリコン膜を結晶化する工程は、公知のレーザー結晶化技術または熱結晶化の技術を用いれば良い。本実施例では、パルス発振型のＫｒＦエキシマレーザー光を線状に集光して非晶質シリコン膜に照射して結晶質シリコン膜を形成した。
【００８３】
尚、本実施例では半導体層を非晶質シリコン膜から結晶質シリコン膜を形成したが、微結晶シリコン膜を用いても構わないし、直接結晶質シリコン膜を成膜しても良い。
【００８４】
こうして形成された結晶質シリコン膜をパターニングして、島状の半導体層４０３、４０４、４０５を形成した。
【００８５】
次に、島状の半導体層４０３、４０４、４０５を覆って、酸化シリコンまたは窒化シリコンを主成分とするゲート絶縁膜４０６を形成した。ゲート絶縁膜４０６は、プラズマＣＶＤ法でＮ2ＯとＳｉＨ4を原料とした窒化酸化シリコン膜を１０〜２００ｎｍ、好ましくは５０〜１５０ｎｍの厚さで形成すれば良い。ここでは１００ｎｍの厚さに形成した。
【００８６】
そして、ゲート絶縁膜４０６の表面にゲート電極の第１層目となる第１の導電膜４０７と、ゲート電極の第２層目となる第２の導電膜４０８とを形成した。第１の導電膜４０７はＳｉ、Ｇｅから選ばれた一種の元素、またはこれらの元素を主成分とする半導体膜で形成すれば良い。また、第１の導電膜４０７の厚さは５〜５００ｎｍ、好ましくは１０〜３０ｎｍとする必要がある。ここでは、２０ｎｍの厚さでＳｉ膜を形成した。
【００８７】
第１の導電膜として使用する半導体膜にはｎ型あるいはｐ型の導電型を付与する不純物元素が添加されていても良い。この半導体膜の作製法は公知の方法に従えば良く、例えば、減圧ＣＶＤ法で基板温度を４５０〜５００℃として、ジシラン（Ｓｉ2Ｈ6）を２５０ＳＣＣＭ、ヘリウム（Ｈｅ）を３００ＳＣＣＭ導入して作製することができる。このとき同時に、Ｓｉ2Ｈ6に対してＰＨ3を０．１〜２％混入させてｎ型の半導体膜を形成しても良い。
【００８８】
ゲート電極の第２層目となる第２の導電膜は、Ｔｉ、Ｔａ、Ｗ、Ｍｏから選ばれた元素、あるいはこれらの元素を主成分とする化合物で形成すば良い。これはゲート電極の電気抵抗を下げるために考慮されるものであり、例えば、Ｍｏ−Ｗ化合物を用いても良い。ここでは、Ｔａを使用し、スパッタ法で、２００〜１０００ｎｍ、代表的には４００ｎｍの厚さに形成した。（図４（Ａ））
【００８９】
Ｔａ膜を用いる場合には、同様にスパッタ法で形成することが可能である。Ｔａ膜はスパッタガスにＡｒを用いる。また、これらのスパッタガス中に適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。α相のＴａ膜の抵抗率は２０μΩcm程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０μΩcm程度でありゲート電極とするには不向きである。しかし、ＴａＮ膜はα相に近い結晶構造を持つので、この上にＴａ膜を形成すればα相のＴａ膜が容易に得られる。従って、Ｔａ膜の成膜に先立って１０〜５０ｎｍの厚さでＴａＮ膜を形成しておいても良い。Ｔａ膜は抵抗率を１０〜５０μΩcmの範囲ですることが好ましい。
【００９０】
その他にＷ膜を用いることも可能であり、その場合はＷをターゲットとしたスパッタ法で、アルゴン（Ａｒ）ガスと窒素（Ｎ2）ガスを導入して導電層（Ａ）をＷ膜で２００nmの厚さに形成する。また、Ｗ膜を６フッ化タングステン（ＷＦ6）を用いて熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。
【００９１】
次に公知のパターニング技術を使ってレジストマスクを形成し、第２の導電膜４０８をエッチングしてゲート電極の第２層目を形成する工程を行った。第２の導電膜４０８はＴａ膜で形成されているので、ドライエッチング法により行った。ドライエッチングの条件として、Ｃｌ2を８０ＳＣＣＭ導入して１００ｍＴｏｒｒ、で５００Ｗの高周波電力を投入して行った。そして、図４（Ｂ）に示すようにゲート電極の第２層目４０９、４１０、４１２、４１３と、配線４１１を形成した。ゲート電極の第２層目のチャネル長方向の長さは、ＣＭＯＳ回路を形成するゲート電極の第２層目４０９、４１０で３μｍとし、また、画素部はマルチゲートの構造となっていて、ゲート電極の第２層目４１２、４１３の各々の長さを２μｍとした。
【００９２】
エッチング後わずかに残さが確認されたが、ＳＰＸ洗浄液やＥＫＣなどの溶液で洗浄することにより除去することができた。
【００９３】
また、第２の導電膜４０８はウエットエッチング法で除去することもできた。例えば、Ｔａの場合、フッ酸系のエッチング液で容易に除去することができた。
【００９４】
また、画素ＴＦＴのドレイン側に保持容量を設ける構造となっている。このとき、第２の導電膜と同じ材料で保持容量の配線電極４１４が形成される。
【００９５】
そして、ｎ型を付与する第１の不純物元素を添加する工程を行った。この工程は第２の不純物領域を形成するための工程であった。ここでは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。この工程では、ゲート絶縁膜４０６と第１の導電膜４０７を通してその下の半導体層にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定した。半導体層に添加されるリンの濃度は、１×１０16〜５×１０19atoms/cm3（代表的には１×１０17〜５×１０18atoms/cm3）の範囲にするのが好ましく、ここでは１×１０18atoms/cm3とした。そして、半導体層にリンが添加された領域４１５、４１６、４１７、４１８、４１９、４２０、４２１、４２２が形成された。(図４（Ｂ）)
【００９６】
このとき、第１の導電膜４０７で、ゲート電極の第２層目４０９、４１０、４１２、４１３と重ならない領域にもリンが添加された。この領域のリン濃度は特に規定されるものではないが、第１の導電膜の抵抗率を下げる効果が得られた。
【００９７】
次にｎチャネル型ＴＦＴを形成する領域をレジストマスク４２９、４３１で、配線が形成される領域をレジストマスク４３０で覆って、第１の導電膜４０７の一部を除去する工程を行った。ここでは、ドライエッチング法により行った。第１の導電膜４０７はＳｉであり、ドライエッチングの条件として、ＣＦ4を５０ＳＣＣＭ、Ｏ2を４５ＳＣＣＭ導入して５０ｍＴｏｒｒ、で２００Ｗの高周波電力を投入して行った。その結果、第１の導電膜４３４、４２３、４３５が残った。
【００９８】
そして、ｐチャネル型ＴＦＴが形成される領域に、ｐ型を付与する第３の不純物元素を添加するの工程を行った。ここではジボラン（Ｂ2Ｈ6）を用いてイオンドープ法で添加した。ここでも加速電圧を８０ｋｅＶとして、２×１０20atoms/cm3の濃度にボロンを添加した。そして、図４（Ｃ）に示すようにボロンが高濃度に添加された第３の不純物領域４３２、４３３が形成された。 (図４（Ｃ）)
【００９９】
さらに、レジストマスク４２９、４３０、４３１を完全に除去して、再度レジストマスク４３６、４３７、４３８、４３９、４４０、４４１を形成した。そして、レジストマスク４３６、４３９、４４０、４４１を用い、第１の導電膜をエッチングし、新たに第１の導電膜４４２、４４３、４４４、４４５を形成した。
【０１００】
レジストマスク４３６は９μｍの長さで、レジストマスク４３９、４４０は７μｍの長さで形成した。その結果、ｎ型を付与する第１の不純物添加の工程でリンが添加され、本工程でレジストマスク４３６、４３９、４４０で覆われた領域が、第２の不純物領域として画定した。
【０１０１】
そして、ｎ型を付与する第２の不純物元素を添加する工程を行った。ここでは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。この工程でも、ゲート絶縁膜３０６を通してその下の半導体層にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定した。そして、リンが添加された領域４４６、４４７、４４８、４４９、４５０が形成された。この領域のリンの濃度はｎ型を付与する第１の不純物元素を添加する工程と比較して高濃度であり、１×１０20〜１×１０21atoms/cm3とするのが好ましく、ここでは１×１０20atoms/cm3とした。（図５（Ａ））
【０１０２】
さらに、レジストマスク４３６、４３７、４３８、４３９、４４０、４４１を除去して新たにレジストマスク４５１、４５２、４５３、４５４、４５５、４５６を形成した。この工程において、ｎチャネル型ＴＦＴに形成されるレジストマスク４５１、４５４、４５５のチャネル長方向の長さはＴＦＴの構造を決める上で重要であった。レジストマスク４５１、４５４、４５５は第１の導電膜４４２、４４３、４４４の一部を除去する目的で設けられるものであり、このレジストマスクの長さにより、第２の不純物領域がゲート電極と重なる領域と、重ならない領域をある範囲で自由に決めることができた。（図５（Ｂ））
【０１０３】
そして図５（Ｃ）に示すようにゲート電極の第１層目４５７、４５８、４５９、４６０が形成された。ここで、ゲート電極の第１層目４５７のチャネル長方向の長さは６μｍ、ゲート電極の第１層目４５８、４５９のチャネル長方向の長さは４μｍとした。
【０１０４】
また、画素部には、保持容量部の電極４６０が形成された。
【０１０５】
図５（Ｃ）までの工程が終了したら、窒化シリコン膜４６１、第１の層間絶縁膜４６２を形成する工程を行った。最初に窒化シリコン膜４６１を５０ｎｍの厚さに成膜した。窒化シリコン膜４６１はプラズマＣＶＤ法で形成され、ＳｉＨ4を５ＳＣＣＭ、ＮＨ3を４０ＳＣＣＭ、Ｎ2を１００ＳＣＣＭ導入して０．７Ｔｏｒｒ、３００Ｗの高周波電力を投入した。そして、続いて第１の層間絶縁膜４６２として酸化シリコン膜をＴＥＯＳを５００ＳＣＣＭ、Ｏ2を５０ＳＣＣＭ導入し１Ｔｏｒｒ、２００Ｗの高周波電力を投入して９５０ｎｍの厚さに成膜した。
【０１０６】
そして、熱処理の工程を行った。熱処理の工程は、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために行う必要があった。この工程は、電気加熱炉を用いた熱アニール法や、前述のエキシマレーザーを用いたレーザーアニール法や、ハロゲンランプを用いたラピットサーマルアニール法（ＲＴＡ法）で行えば良い。ここでは熱アニール法で活性化の工程を行った。加熱処理は、窒素雰囲気中において３００〜７００℃、好ましくは３５０〜５５０℃、ここでは４５０℃、２時間の処理を行った。
【０１０７】
第１の層間絶縁膜４６２と窒化シリコン膜４６１はその後、パターニングでそれぞれのＴＦＴのソース領域と、ドレイン領域に達するコンタクトホールが形成された。そして、ソース電極４６３、４６４、４６５とドレイン電極４６７、４６８を形成した。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むＡｌ膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の電極として用いた。
【０１０８】
そして、ソース電極４６３、４６４、４６５とドレイン電極４６７、４６８と、第１の層間絶縁膜４６２を覆ってパッシベーション膜４６９を形成した。パッシベーション膜４６９は、窒化シリコン膜で５０ｎｍの厚さで形成した。さらに、有機樹脂からなる第２の層間絶縁膜４７０を約１０００ｎｍの厚さに形成した。有機樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機樹脂膜を用いることもできる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した。
【０１０９】
以上の工程で、ＣＭＯＳ回路のｎチャネル型ＴＦＴにはチャネル形成領域４７１、第１の不純物領域４７４、４７５、第２の不純物領域４７２、４７３が形成された。ここで、第２の不純物領域は、ゲート電極と重なる領域（ＧＯＬＤ領域）４７２ａ、４７３ａが１．５μｍの長さに、ゲート電極と重ならない領域（ＬＤＤ領域）４７２ｂ、４７３ｂが１．５μｍの長さにそれぞれ形成された。そして、第１の不純物領域４７４はソース領域として、第１の不純物領域４７５はドレイン領域となった。
【０１１０】
ｐチャネル型ＴＦＴは、同様にクラッド構造のゲート電極が形成され、チャネル形成領域４７６、第３の不純物領域４７７、４７８が形成された。そして、第３の不純物領域４７７はソース領域として、第３の不純物領域４７８はドレイン領域となった。
【０１１１】
また、画素部のｎチャネル型ＴＦＴはマルチゲートであり、チャネル形成領域４７９、４８４と第１の不純物領域４８２、４８３、４８７と第２の不純物領域４８０、４８１、４８５、４８６が形成された。ここで第２の不純物領域は、ゲート電極と重なる領域４８０ａ、４８１ａ、４８５ａ、４８６ａと重ならない領域４８０ｂ、４８１ｂ、４８５ｂ、４８６ｂとが形成された。
【０１１２】
こうして図６に示すように、基板４０１上にＣＭＯＳ回路と、画素部が形成されたアクティブマトリクス基板が作製された。また、画素部のｎチャネル型ＴＦＴのドレイン側には、保持容量部が同時に形成された。
【０１１３】
［実施例２］
本実施例では、実施例１と同じ工程で図５（Ａ）に示す状態得た後、他の方法でゲート電極の第１層目の一部を除去する例を図７を用いて説明する。
【０１１４】
まず、図５（Ａ）で形成したレジストマスク４３６、４３７、４３８、４３９、４４０、４４１をそのまま使用して、エッチングにより、第１のゲート導電膜４４２、４４３、４４４の一部を図７（Ａ）に示すように除去した。
【０１１５】
ここでのエッチングの工程は、ゲート電極の第１層目がシリコン膜である場合、ドライエッチング法により、ＳＦ6を４０ＳＣＣＭ、Ｏ2を１０ＳＣＣＭ導入して、１００ｍＴｏｒｒ、２００Ｗの高周波電力を印加して行うことができた。
【０１１６】
このドライエッチングの条件では、下地にあるゲート絶縁膜との選択比は高く、ゲート絶縁膜４０６はほとんどエッチングされなかった。
【０１１７】
ここでは、レジストマスク４３６は、ＴＦＴのチャネル長方向に対して９μｍ、また、レジストマスク４３９、４４０は７μｍの長さで形成されていた。そして、ここではドライエッチングにより第１の導電膜を１．５μｍずつ除去して、ゲート電極の第１層目４５７、４５８、４５９、４６０を形成した。
【０１１８】
以降の工程は実施例１に従えば良く、図６に示すように窒化シリコン膜４６１、第１の層間絶縁膜４６２、ソース電極４６３、４６４、４６５、ドレイン電極４６７、４６８、パッシベーション膜４６９、第２の層間絶縁膜４７０を形成して、図４（Ｃ）に示すアクティブマトリクス基板が形成された。
【０１１９】
［実施例３］
本実施例では、実施例１と同じ工程で図５（Ａ）に示す状態得た後、他の方法でゲート電極の第１層目の一部を除去する例を図８を用いて説明する。
【０１２０】
まず、図５（Ａ）で形成したレジストマスク４３６、４３７、４３８、４３９、４４０、４４１を完全に除去して、再度フォトレジストを膜を形成し、裏面からの露光によるパターニングの工程を行った。このとき、図８（Ａ）に示すようにゲート電極がマスクとなって、自己整合的にレジストマスク８０１、８０２、８０３、８０４、８０５、８０６が形成された。裏面からの露光は直接光と散乱光を利用して行うもので、光強度や露光時間などの露光条件の調節により、図８（Ａ）に示すようにレジストマスクをゲート電極上の内側に形成することができた。
【０１２１】
但し、レジストマスク８０２、８０３はゲート電極４１０、配線４１１を保護するためのものであり、必ずしも必要なものでなく実施者が適宣設ければ良いものである。
【０１２２】
そして、ゲート電極の第１層目のマスクされていない領域をドライエッチング法により除去した。ドライエッチングの条件は実施例１と同様に行った。エッチングが終了した後レジストマスク８０１、８０２、８０３、８０４、８０５を除去した。
【０１２３】
以降の工程は実施例１に従えば良く、図６に示すように窒化シリコン膜４６１、第１の層間絶縁膜４６２、ソース電極４６３、４６４、４６５、ドレイン電極４６７、４６８、パッシベーション膜４６９、第２の層間絶縁膜４７０を形成して、図４（Ｃ）に示すアクティブマトリクス基板が形成された。
【０１２４】
［実施例４］
本実施例では、実施例１において半導体層として用いる結晶質半導体膜を、触媒元素を用いた熱結晶化法により形成する例を示す。触媒元素を用いる場合、特開平７−１３０６５２号公報、特開平８−７８３２９号公報で開示された技術を用いることが望ましい。
【０１２５】
ここで、特開平７−１３０６５２号公報に開示されている技術を本願発明に適用する場合の例を図１２に示す。まず基板１２０１に酸化シリコン膜１２０２を設け、その上に非晶質シリコン膜１２０３を形成した。さらに、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布してニッケル含有層１２０４を形成した。（図１２（Ａ））
【０１２６】
次に、５００℃、１時間の脱水素工程の後、５００〜６５０℃で４〜１２時間、例えば５５０℃、８時間の熱処理を行い、結晶質シリコン膜１２０５を形成した。こうして得られた結晶質シリコン膜１２０５は非常に優れた結晶質を有した。（図１２（Ｂ））
【０１２７】
また、特開平８−７８３２９号公報で開示された技術は、触媒元素を選択的に添加することによって、非晶質半導体膜の選択的な結晶化を可能としたものである。同技術を本願発明に適用した場合について、図１３で説明する。
【０１２８】
まず、ガラス基板１３０１に酸化シリコン膜１３０２を設け、その上に非晶質シリコン膜１３０３、酸化シリコン膜１３０４を連続的に形成した。この時、酸化シリコン膜１３０４の厚さは１５０ｎｍとした。
【０１２９】
次に酸化シリコン膜１３０４をパターニングして、選択的に開孔部１３０５を形成し、その後、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布した。これにより、ニッケル含有層１３０６が形成され、ニッケル含有層１３０６は開孔部１３０５の底部のみで非晶質シリコン膜１３０２と接触した。（図１３（Ａ））
【０１３０】
次に、５００〜６５０℃で４〜２４時間、例えば５７０℃、１４時間の熱処理を行い、結晶質シリコン膜１３０７を形成した。この結晶化の過程では、ニッケルが接した非晶質シリコン膜の部分が最初に結晶化し、そこから横方向へと結晶化が進行する。こうして形成された結晶質シリコン膜１３０７は棒状または針状の結晶が集合して成り、その各々の結晶は巨視的に見ればある特定の方向性をもって成長しているため、結晶性が揃っているという利点がある。(図１３（Ｂ）)
【０１３１】
尚、上記２つの技術において使用可能な触媒元素は、ニッケル（Ｎｉ）の以外にも、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、といった元素を用いても良い。
【０１３２】
以上のような技術を用いて結晶質半導体膜（結晶質シリコン膜や結晶質シリコンゲルマニウム膜などを含む）を形成し、パターニングを行えば、結晶質ＴＦＴの半導体層を形成することができる。本実施例の技術を用いて、結晶質半導体膜から作製されたＴＦＴは、優れた特性が得られるが、そのため高い信頼性を要求されてあいた。しかしながら、本願発明のＴＦＴ構造を採用することで、本実施例の技術を最大限に生かしたＴＦＴを作製することが可能となった。
【０１３３】
［実施例５］
本実施例は、実施例１で用いられる半導体層を形成する方法として、非晶質半導体膜を初期膜として前記触媒元素を用いて結晶質半導体膜を形成した後で、その触媒元素を結晶質半導体膜から除去する工程を行った例を示す。本実施例ではその方法として、特開平１０−２４７７３５、特開平１０−１３５４６８号公報または特開平１０−１３５４６９号公報に記載された技術を用いた。
【０１３４】
同公報に記載された技術は、非晶質半導体膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタリング作用を用いて除去する技術である。同技術を用いることで、結晶質半導体膜中の触媒元素の濃度を１×１０17atms/cm3以下、好ましくは１×１０16atms/cm3にまで低減することができる。
【０１３５】
本実施例の構成について図１４を用いて説明する。ここではコーニング社の１７３７基板に代表される無アルカリガラス基板を用いた。図１４（Ａ）では、実施例４で示した結晶化の技術を用いて、下地１４０２、結晶質シリコン膜１４０３が形成された状態を示している。そして、結晶質シリコン膜１４０３の表面にマスク用の酸化シリコン膜１４０４が１５０ｎｍの厚さに形成され、パターニングにより開孔部が設けられ、結晶質シリコン膜を露出させた領域を設けてある。そして、リンを添加する工程を実施して、結晶質シリコン膜にリンが添加された領域１４０５が設けられた。
【０１３６】
この状態で、窒素雰囲気中で５５０〜８００℃、５〜２４時間、例えば６００℃、１２時間の熱処理を行うと、結晶質シリコン膜にリンが添加された領域１４０５がゲッタリングサイトとして働き、結晶質シリコン膜１４０３に残存していた触媒元素はリンが添加された領域１４０５に偏析させることができた。
【０１３７】
そして、マスク用の酸化シリコン膜１４０４と、リンが添加された領域１４０５とをエッチングして除去することにより、結晶化の工程で使用した触媒元素の濃度を１×１０17atms/cm3以下にまで低減された結晶質シリコン膜を得ることができた。この結晶質シリコン膜はそのまま実施例１で示した本願発明のＴＦＴの半導体層として使用することができた。
【０１３８】
［実施例６］
本実施例では、実施例１で示した本願発明のＴＦＴを作製する工程において、半導体層とゲート絶縁膜を形成する他の実施形態を示す。そして、本実施例の構成を図１５で説明する。
【０１３９】
ここでは、少なくとも７００〜１１００℃程度の耐熱性を有する基板が必要であり、石英基板１５０１が用いられた。そして実施例４及び実施例５で示した技術を用い、結晶質半導体が形成され、これをＴＦＴの半導体層にするために、島状にパターニングして半導体層１５０２、１５０３を形成した。そして、半導体層１５０２、１５０３を覆って、ゲート絶縁膜１５０４を酸化シリコンを主成分とする膜で形成した。本実施例では、プラズマＣＶＤ法で窒化酸化シリコン膜を７０ｎｍの厚さで形成した。（図１５（Ａ））
【０１４０】
そして、ハロゲン（代表的には塩素）と酸素を含む雰囲気中で熱処理を行った。本実施例では、９５０℃、３０分とした。尚、処理温度は７００〜１１００℃の範囲で選択すれば良く、処理時間も１０分から８時間の間で選択すれば良かった。（図１５（Ｂ））
【０１４１】
その結果、本実施例の条件では、半導体層１５０２、１５０３とゲート絶縁膜１５０４との界面で熱酸化膜が形成され、ゲート絶縁膜１５０７が形成された。また、ハロゲン雰囲気での酸化の過程で、ゲート絶縁膜１５０４と半導体層１５０２、１５０３に含まれる不純物で、特に金属不純物元素はハロゲンと化合物を形成し、気相中に除去することができた。
【０１４２】
以上の工程で作製されたゲート絶縁膜１５０７は、絶縁耐圧が高く半導体層１５０５、１５０６とゲート絶縁膜１５０７の界面は非常に良好なものであった。本願発明のＴＦＴの構成を得るためには、以降の工程は実施例１に従えば良かった。
【０１４３】
［実施例７］
本実施例では、実施例４で示した方法で結晶質半導体膜を形成し、実施例１で示す工程でアクティブマトリクス基板を作製方法において、結晶化の工程で使用した触媒元素をゲッタリングにより除去する例を示す。まず、実施例１において、図４（Ａ）で示される半導体層４０３、４０４、４０５は、触媒元素を用いて作製された結晶質シリコン膜であった。このとき、結晶化の工程で用いられた触媒元素が半導体層中に残存するので、ゲッタリングの工程を実施することが望ましかった。
【０１４４】
ここでは、図４（Ｃ）に示す工程までそのまま実施した。そして、レジストマスク４２９、４３０、４３１を除去した。
【０１４５】
そして、図１６に示すように、新たなレジストマスク１６０１、１６０２、１６０３、１６０４、１６０５、１６０６を形成した。そして、ｎ型を付与する第２の不純物添加の工程を行った。そして、半導体層にリンが添加された領域１６１１、１６１２、１６１３、１６１４、１６１５、１６１６、１６１７が形成された。
【０１４６】
ここで、リンが添加された領域１６１３、１６１４にはすでにｐ型を付与する不純物元素であるボロンが添加されているが、このときリン濃度は１×１０20〜１×１０21atoms/cm3であり、ボロンに対して１／２程度の濃度で添加されるので、ｐチャネル型ＴＦＴの特性には何ら影響を及ぼさなかった。
【０１４７】
この状態で、窒素雰囲気中で４００〜８００℃、１〜２４時間、例えば６００℃、１２時間の加熱処理の工程を行った。この工程により、添加されたｎ型及びｐ型を付与する不純物元素を活性化することができた。さらに、前記リンが添加されている領域がゲッタリングサイトとなり、結晶化の工程の後残存していた触媒元素を偏析させることができた。その結果、チャネル形成領域から触媒元素を除去することができた。（図１６（Ｂ））
【０１４８】
図１６（Ｂ）の工程が終了したら、以降の工程は実施例１の工程に従い、図６状態を形成することにより、アクティブマトリクス基板を作製することができた。
【０１４９】
［実施例８］
本実施例では、実施例１で作製されたアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。
【０１５０】
図６の状態のアクティブマトリクス基板に対して、図１１（Ａ）に示すように遮光膜１１０１、第３の層間絶縁膜１１０２を形成した。遮光膜１１０１は顔料を含む有機樹脂膜や、Ｔｉ、Ｃｒなどの金属膜を用いると良い。また、第３の層間絶縁膜１１０２は、ポリイミドなどの有機樹脂膜で形成した。そして、第３の層間絶縁膜１１０２と第２の層間絶縁膜４７０、パッシベーション膜４６９にドレイン電極４６８に達するコンタクトホールを形成し、画素電極１１０３を形成した。画素電極１１０３は、透過型液晶表示装置とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれば良い。ここでは透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成し、画素電極１１０３を形成した。
【０１５１】
透明導電膜の材料のエッチング処理は塩酸系の溶液により行う。しかし、ＩＴＯのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）を用いても良い。酸化インジウム酸化亜鉛合金は表面平滑性に優れ、ＩＴＯと比較して熱安定性にも優れているという特徴をもつ。同様に、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを用いることができる。
【０１５２】
次に、図１１（Ｂ）に示すように、配向膜１１０４を第３の層間絶縁膜１１０２と画素電極１１０３形成する。通常液晶表示素子の配向膜にはポリイミド樹脂が多く用いられている。対向側の基板１１０５には、透明導電膜１１０６と、配向膜１１０７とを形成した。配向膜は形成された後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って平行配向するようにした。
【０１５３】
上記の工程を経て、画素部と、ＣＭＯＳ回路が形成されたアクティブマトリクス基板と対向基板とを、公知のセル組み工程によってシール材やスペーサ（共に図示せず）などを介して貼りあわせる。その後、両基板の間に液晶材料１１０８を注入し、封止剤（図示せず）によって完全に封止した。よって図１１（Ｂ）に示すアクティブマトリクス型液晶表示装置が完成した。
【０１５４】
次に本実施例のアクティブマトリクス型液晶表示装置の構成を、図９と図１０を用いて説明する。図９は本実施例のアクティブマトリクス基板の斜視図である。アクティブマトリクス基板は、ガラス基板４０１上に形成された、画素部９０１と、走査（ゲート）線駆動回路９０２と、信号(ソース)線駆動回路９０３で構成される。画素部の画素ＴＦＴ９００はｎチャネル型ＴＦＴであり、周辺に設けられる駆動回路はＣＭＯＳ回路を基本として構成されている。走査（ゲート）線駆動回路９０２と、信号（ソース）線駆動回路９０３はそれぞれゲート配線１００２とソース配線１００３で画素部９０１に接続されている。
【０１５５】
図１０（Ａ）は画素部９０１の上面図であり、ほぼ１画素の上面図である。画素部にはｎチャネル型ＴＦＴが設けられている。ゲート配線１００２に連続して形成されるゲート電極１０２０は、図示されていないゲート絶縁膜を介してその下の半導体層１００１と交差している。図示はしていないが、半導体層には、ソース領域、ドレイン領域、第１の不純物領域が形成されている。また、画素ＴＦＴのドレイン側には、半導体層と、ゲート絶縁膜と、第１及びゲート電極の第２層目と同じ材料で形成された電極とから、保持容量１００７が形成されている。そして、保持容量１００７に接続した容量配線１０２１が、ゲート配線１００２と平行に設けられている。また、図１０（Ａ）で示すＡ―Ａ‘に沿った断面構造は、図６に示す画素部の断面図に対応している。
【０１５６】
一方、図１０（Ｂ）に示すＣＭＯＳ回路では、ゲート配線１０１０から延在するゲート電極４０９、４１０が、図示されていないゲート絶縁膜を介してその下の半導体層４０３、４０４とそれぞれ交差している。図示はしていないが、同様にｎチャネル型ＴＦＴの半導体層には、ソース領域、ドレイン領域、第１の不純物領域が形成されている。また、ｐチャネル型ＴＦＴの半導体層にはソース領域とドレイン領域が形成されている。そして、その位置関係は、Ｂ―Ｂ‘に沿った断面構造は、図６に示す画素部の断面図に対応している。
【０１５７】
本実施例では、画素ＴＦＴ９００をダブルゲートの構造としているが、シングルゲートの構造でも良いし、トリプルゲートとしたマルチゲート構造にしても構わない。本実施例のアクティブマトリクス基板の構造は、本実施例の構造に限定されるものではない。本願発明の構造は、ゲート電極の構造と、ゲート絶縁膜を介して設けられた半導体層のソース領域と、ドレイン領域と、その他の不純物領域の構成に特徴があるので、それ以外の構成については実施者が適宣決定すれば良い。
【０１５８】
［実施例９］
図１７は、実施例８で示したアクティブマトリクス型液晶表示装置の回路構成の一例を示す。本実施例のアクティブマトリクス型液晶表示装置は、ソース信号線側駆動回路１７０１、ゲート信号線側駆動回路（Ａ）１７０７、ゲート信号線側駆動回路（Ｂ）１７１１、プリチャージ回路１７１２、画素部１７０６を有している。
【０１５９】
ソース信号線側駆動回路１７０１は、シフトレジスタ回路１７０２、レベルシフタ回路１７０３、バッファ回路１７０４、サンプリング回路１７０５を備えている。
【０１６０】
また、ゲート信号線側駆動回路（Ａ）１７０７は、シフトレジスタ回路１７０８、レベルシフタ回路１７０９、バッファ回路１７１０を備えている。ゲート信号線側駆動回路（Ｂ）１７１１も同様な構成である。
【０１６１】
ここで、それぞれの回路の駆動電圧の一例を示すと、シフトレジスタ回路１７０２、１７０８は１０〜１６Ｖであり、レベルシフタ回路１７０３、１７０９、バッファ回路１７０４、１７１０、サンプリング回路１７０５画素部１７０６は１４〜１６Ｖであった。サンプリング回路１７０５画素部１７０６は印加される電圧の振幅であり、通常極性反転された電圧が交互に印加されていた。
【０１６２】
本発明は、ｎチャネル型ＴＦＴの駆動電圧を考慮して、ＬＤＤ領域となる第２の不純物領域の長さを同一基板上で異ならしめることが容易であり、それぞれの回路を構成するＴＦＴに対して、最適な形状を同一工程で作り込むことができた。
【０１６３】
図１８（Ａ）はシフトレジスタ回路のＴＦＴの構成例を示している。シフトレジスタ回路のｎチャネル型ＴＦＴはシングルゲートであり、ドレイン側にのみＬＤＤ領域となる第２の不純物領域が設けられている。ここで、ゲート電極とオーバーラップするＬＤＤ領域（ＧＯＬＤ領域）１８０３ａとオーバーラップしないＬＤＤ領域１８０３ｂの長さは、例えば、図３（Ｃ）に従えば良く、１８０３ａを２．０μｍ、１８０３ｂを１．０μｍとして形成することができる。
【０１６４】
図１８（Ｂ）はレベルシフタ回路、バッファ回路のＴＦＴの構成例を示している。これらの回路のｎチャネル型ＴＦＴはダブルゲートとしてあり、ドレイン側にＬＤＤ領域となる第２の不純物領域が設けられている。例えば、ゲート電極とオーバーラップするＬＤＤ領域（ＧＯＬＤ領域）１８１２ａ、１８１３ａの長さを２．５μｍとし、オーバーラップしないＬＤＤ領域１８１２ｂ、１８１３ｂの長さはを２．５μｍとすることができる。
【０１６５】
図１８（Ｃ）はサンプリング回路のＴＦＴの構成例を示している。この回路のｎチャネル型ＴＦＴはシングルゲートであるが、極性反転されるために、ソース側およびドレイン側の両方にＬＤＤ領域となる第２の不純物領域が設けられている。ゲート電極とオーバーラップするＬＤＤ領域（ＧＯＬＤ領域）１８１４ａと１８１５ａ、及びオーバーラップしないＬＤＤ領域１８１４ｂと１８１５ｂの長さは、それぞれ等しくすることが好ましく、例えば、ゲート電極とオーバーラップするＬＤＤ領域（ＧＯＬＤ領域）１８１４ａと１８１５ａを１．５μｍ、オーバーラップしないＬＤＤ領域１８１４ｂと１８１５ｂの長さを１．０μｍとすることができる。
【０１６６】
図１８（Ｄ）は画素部の構成例を示している。この回路のｎチャネル型ＴＦＴはマルチゲートであるが、極性反転されるために、ソース側およびドレイン側の両方にＬＤＤ領域となる第２の不純物領域が設けられている。例えば、ゲート電極とオーバーラップするＬＤＤ領域（ＧＯＬＤ領域）１８１６ａと１８１７ａを１．５μｍ、オーバーラップしないＬＤＤ領域１８１６ｂと１８１６ｂの長さを１．５μｍとすることができる。
【０１６７】
［実施例１０］
本実施例では、本願発明を用いてＥＬ（エレクトロルミネッセンス）表示装置を作製した例について説明する。
【０１６８】
図３２（Ａ）は本願発明を用いたＥＬ表示装置の上面図である。図３２（Ａ）において、４０１０は基板、４０１１は画素部、４０１２はソース側駆動回路、４０１３はゲート側駆動回路であり、それぞれの駆動回路は配線４０１４〜４０１６を経てＦＰＣ４０１７に至り、外部機器へと接続される。
【０１６９】
このとき、少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてカバー材６０００、シーリング材（ハウジング材ともいう）７０００、密封材（第２のシーリング材）７００１が設けられている。
【０１７０】
また、図３２（Ｂ）は本実施例のＥＬ表示装置の断面構造であり、基板４０１０、下地膜４０２１の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している。）４０２２及び画素部用ＴＦＴ４０２３（但し、ここではＥＬ素子への電流を制御するＴＦＴだけ図示している。）が形成されている。
【０１７１】
本願発明は、駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３に際して用いることができる。
【０１７２】
本願発明を用いて駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３が完成したら、樹脂材料でなる層間絶縁膜（平坦化膜）４０２６の上に画素部用ＴＦＴ４０２３のドレインと電気的に接続する透明導電膜でなる画素電極４０２７を形成する。画素電極４０２７が透明導電膜である場合、画素部用ＴＦＴとしては、ｐチャネル型ＴＦＴを用いることが好ましい。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極４０２７を形成したら、絶縁膜４０２８を形成し、画素電極４０２７上に開口部を形成する。
【０１７３】
次に、ＥＬ層４０２９を形成する。ＥＬ層４０２９は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０１７４】
本実施例では、シャドーマスクを用いて蒸着法によりＥＬ層を形成する。シャドーマスクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光のＥＬ表示装置とすることもできる。
【０１７５】
ＥＬ層４０２９を形成したら、その上に陰極４０３０を形成する。陰極４０３０とＥＬ層４０２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でＥＬ層４０２９と陰極４０３０を連続成膜するか、ＥＬ層４０２９を不活性雰囲気で形成し、大気解放しないで陰極４０３０を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０１７６】
なお、本実施例では陰極４０３０として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的にはＥＬ層４０２９上に蒸着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００ｎｍ厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極４０３０は４０３１で示される領域において配線４０１６に接続される。配線４０１６は陰極４０３０に所定の電圧を与えるための電源供給線であり、導電性ペースト材料４０３２を介してＦＰＣ４０１７に接続される。
【０１７７】
４０３１に示された領域において陰極４０３０と配線４０１６とを電気的に接続するために、層間絶縁膜４０２６及び絶縁膜４０２８にコンタクトホールを形成する必要がある。これらは層間絶縁膜４０２６のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜４０２８のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜４０２８をエッチングする際に、層間絶縁膜４０２６まで一括でエッチングしても良い。この場合、層間絶縁膜４０２６と絶縁膜４０２８が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０１７８】
このようにして形成されたＥＬ素子の表面を覆って、パッシベーション膜６００３、充填材６００４、カバー材６０００が形成される。
【０１７９】
さらに、ＥＬ素子部を囲むようにして、カバー材７０００と基板４０１０の内側にシーリング材が設けられ、さらにシーリング材７０００の外側には密封材（第２のシーリング材）７００１が形成される。
【０１８０】
このとき、この充填材６００４は、カバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０１８１】
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０１８２】
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０１８３】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０１８４】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光性を有する必要がある。
【０１８５】
また、配線４０１６はシーリング材７０００および密封材７００１と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材７０００および密封材７００１の下を通ってＦＰＣ４０１７に電気的に接続される。
【０１８６】
さらに異なる形態のＥＬ表示装置を作製した例について、図３３（Ａ）、（Ｂ）を用いて説明する。図３２（Ａ）、（Ｂ）と同じ番号のものは同じ部分を指しているので説明は省略する。
【０１８７】
図３３（Ａ）は本実施例のＥＬ表示装置の上面図であり、図３３（Ａ）をＡ-Ａ'で切断した断面図を図３３（Ｂ）に示す。
【０１８８】
図３２で示したものと同様にして、ＥＬ素子の表面を覆ってパッシベーション膜６００３までを形成する。
【０１８９】
さらに、ＥＬ素子を覆うようにして充填材６００４を設ける。この充填材６００４は、カバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０１９０】
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０１９１】
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０１９２】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０１９３】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光性を有する必要がある。
【０１９４】
次に、充填材６００４を用いてカバー材６０００を接着した後、充填材６００４の側面（露呈面）を覆うようにフレーム材６００１を取り付ける。フレーム材６００１はシーリング材（接着剤として機能する）６００２によって接着される。このとき、シーリング材６００２としては、光硬化性樹脂を用いるのが好ましいが、ＥＬ層の耐熱性が許せば熱硬化性樹脂を用いても良い。なお、シーリング材６００２はできるだけ水分や酸素を透過しない材料であることが望ましい。また、シーリング材６００２の内部に乾燥剤を添加してあっても良い。
【０１９５】
また、配線４０１６はシーリング材６００２と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材６００２の下を通ってＦＰＣ４０１７に電気的に接続される。
【０１９６】
ＥＬ表示装置の画素部の詳細な断面構造を図３４に、上面構造を図３５（Ａ）に、回路図を図３５（Ｂ）に示す。図３４、図３５（Ａ）及び図３５（Ｂ）では共通の符号を用いるので互いに参照すれば良い。
【０１９７】
図３４において、基板３００１上に設けられたスイッチング用ＴＦＴ３００２は本発明のｎチャネル型ＴＦＴを用いて形成される（実施例１〜７参照）。本実施例ではダブルゲート構造としているが、構造及び作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実質的に二つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。また、本願発明のｐチャネル型ＴＦＴを用いて形成しても構わない。
【０１９８】
また、電流制御用ＴＦＴ３００３は本発明のｎチャネル型ＴＦＴを用いて形成される。このとき、スイッチング用ＴＦＴ３００２のドレイン配線３０３５は配線３０３６によって電流制御用ＴＦＴのゲート電極３０３７に電気的に接続されている。また、３０３８で示される配線は、スイッチング用ＴＦＴ３００２のゲート電極３０３９a、３０３９bを電気的に接続するゲート配線である。
【０１９９】
このとき、電流制御用ＴＦＴ３００３が本発明の構造であることは非常に重要な意味を持つ。電流制御用ＴＦＴはＥＬ素子を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、電流制御用ＴＦＴのドレイン側に、ゲート絶縁膜を介してゲート電極に重なるようにＧＯＬＤ領域（第２の不純物領域）を設ける本発明の構造は極めて有効である。
【０２００】
また、本実施例では電流制御用ＴＦＴ３００３をシングルゲート構造で図示しているが、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０２０１】
また、図３５（Ａ）に示すように、電流制御用ＴＦＴ３００３のゲート電極３０３７となる配線は３００４で示される領域で、電流制御用ＴＦＴ３００３のドレイン配線３０４０と絶縁膜を介して重なる。このとき、３００４で示される領域ではコンデンサが形成される。このコンデンサ３００４は電流制御用ＴＦＴ３００３のゲートにかかる電圧を保持するためのコンデンサとして機能する。なお、ドレイン配線３０４０は電流供給線（電源線）３００６に接続され、常に一定の電圧が加えられている。
【０２０２】
スイッチング用ＴＦＴ３００２及び電流制御用ＴＦＴ３００３の上には第１パッシベーション膜３０４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜３０４２が形成される。平坦化膜３０４２を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０２０３】
また、３０４３は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ３００３のドレインに電気的に接続される。この場合においては、電流制御用ＴＦＴとしてｎチャネル型ＴＦＴを用いることが好ましい。画素電極３０４３としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【０２０４】
また、絶縁膜（好ましくは樹脂）で形成されたバンク３０４４a、３０４４bにより形成された溝（画素に相当する）の中に発光層３０４５が形成される。なお、ここでは一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
【０２０５】
なお、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
【０２０６】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０ｎｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
【０２０７】
但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。
【０２０８】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０２０９】
本実施例では発光層３０４５の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）でなる正孔注入層３０４６を設けた積層構造のＥＬ層としている。そして、正孔注入層３０４６の上には透明導電膜でなる陽極３０４７が設けられる。本実施例の場合、発光層３０４５で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【０２１０】
陽極３０４７まで形成された時点でＥＬ素子３００５が完成する。なお、ここでいうＥＬ素子３００５は、画素電極（陰極）３０４３、発光層３０４５、正孔注入層３０４６及び陽極３０４７で形成されたコンデンサを指す。図３５（Ａ）に示すように画素電極３０４３は画素の面積にほぼ一致するため、画素全体がＥＬ素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【０２１１】
ところで、本実施例では、陽極３０４７の上にさらに第２パッシベーション膜３０４８を設けている。第２パッシベーション膜３０４８としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これによりＥＬ表示装置の信頼性が高められる。
【０２１２】
以上のように本願発明のＥＬ表示パネルは図３４のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電流制御用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能なＥＬ表示パネルが得られる。
【０２１３】
なお、図３４の構成は、実施例１〜７構成と自由に組み合わせて実施することが可能である。また、実施例１２の電子機器の表示部として本実施例のＥＬ表示装置を用いることは有効である。
【０２１４】
また、画素部の他の構成として、ＥＬ素子３００５の構造を反転させた構造について説明する。説明には図３６を用いる。なお、図３４の構造と異なる点はＥＬ素子の部分と電流制御用ＴＦＴだけであるので、その他の説明は省略することとする。
【０２１５】
図３６において、電流制御用ＴＦＴ３１０３は本発明のｐチャネル型ＴＦＴを用いて形成される。作製プロセスは実施例１〜７を参照すれば良い。
【０２１６】
図３６では、画素電極（陽極）３０５０として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【０２１７】
そして、絶縁膜でなるバンク３０５１a、３０５１bが形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層３０５２が形成される。その上にはカリウムアセチルアセトネート（ａｃａｃＫと表記される）でなる電子注入層３０５３、アルミニウム合金でなる陰極３０５４が形成される。この場合、陰極３０５４がパッシベーション膜としても機能する。こうしてＥＬ素子３１０１が形成される。
【０２１８】
発光層３０５２で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。
【０２１９】
なお、図３６の構成は、実施例１〜７の構成と自由に組み合わせて実施することが可能である。また、実施例１２の電子機器の表示部として本実施例のＥＬ表示パネルを用いることは有効である。
【０２２０】
図３５（Ｂ）に示した回路図とは異なる構造の画素とした場合の例について図２１（Ａ）〜（Ｃ）に示す。なお、本実施例において、３２０１はスイッチング用ＴＦＴ３２０２のソース配線、３２０３はスイッチング用ＴＦＴ３２０２のゲート配線、３２０４は電流制御用ＴＦＴ、３２０５はコンデンサ、３２０６、３２０８は電流供給線、３２０７はＥＬ素子とする。
【０２２１】
図２１（Ａ）は、二つの画素間で電流供給線３２０６を共通とした場合の例である。即ち、二つの画素が電流供給線３２０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２２２】
また、図２１（Ｂ）は、電流供給線３２０８をゲート配線３２０３と平行に設けた場合の例である。なお、図２１（Ｂ）では電流供給線３２０８とゲート配線３２０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線３２０８とゲート配線３２０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０２２３】
また、図２１（Ｃ）は、図２１（Ｂ）の構造と同様に電流供給線３２０８をゲート配線３２０３ａ、３２０３ｂと平行に設け、さらに、二つの画素を電流供給線３２０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線３２０８をゲート配線３２０３ａ、３２０３ｂのいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２２４】
なお、図２１で示す回路の構成は、実施例１〜７の構成と自由に組み合わせて実施することが可能である。また、実施例１２の電子機器の表示部として本実施例の画素構造を有するＥＬ表示表示装置を用いることは有効である。
【０２２５】
図３５（Ａ）、（Ｂ）では電流制御用ＴＦＴ３００３のゲートにかかる電圧を保持するためにコンデンサ３００４を設ける構造としているが、コンデンサ３００４を省略することも可能である。電流制御用ＴＦＴ３００３として実施例１〜７に示すような本発明のｎチャネル型ＴＦＴを用いているため、ゲート絶縁膜を介してゲート電極に重なるように設けられたＧＯＬＤ領域（第２の不純物領域）を有している。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施例ではこの寄生容量をコンデンサ３００４の代わりとして積極的に用いる点に特徴がある。
【０２２６】
この寄生容量のキャパシタンスは、上記ゲート電極とＧＯＬＤ領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれるＧＯＬＤ領域の長さによって決まる。
【０２２７】
また、図２１（Ａ）、（Ｂ）、（Ｃ）の構造においても同様に、コンデンサ３２０５を省略することは可能である。
【０２２８】
なお、このような構成は、実施例１〜７の構成と自由に組み合わせて実施することが可能である。また、実施例１２の電子機器の表示部として本実施例の画素構造を有するＥＬ表示装置を用いることは有効である。
【０２２９】
［実施例１１］
上述の本発明の液晶表示装置にはネマチック液晶以外にも様々な液晶を用いることが可能である。例えば、1998, SID, "Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability" by H. Furue et al.や、1997, SID DIGEST, 841, "A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time" by T. Yoshida et al.や、1996, J. Mater. Chem. 6(4), 671-673, "Thresholdless antiferroelectricity in liquid crystals and its application to displays" by S. Inui et al.や、米国特許第5594569 号に開示された液晶を用いることが可能である。
【０２３０】
等方相−コレステリック相−カイラルスメクティック相転移系列を示す強誘電性液晶（ＦＬＣ）を用い、ＤＣ電圧を印加しながらコレステリック相−カイラルスメクティック相転移をさせ、かつコーンエッジをほぼラビング方向に一致させた単安定ＦＬＣの電気光学特性を図２２に示す。図２２に示すような強誘電性液晶による表示モードは「Ｈａｌｆ−Ｖ字スイッチングモード」と呼ばれている。図２２に示すグラフの縦軸は透過率（任意単位）、横軸は印加電圧である。「Ｈａｌｆ−Ｖ字スイッチングモード」については、寺田らの”Ｈａｌｆ−Ｖ字スイッチングモードＦＬＣＤ”、第４６回応用物理学関係連合講演会講演予稿集、１９９９年３月、第１３１６頁、および吉原らの”強誘電性液晶による時分割フルカラーＬＣＤ”、液晶第３巻第３号第１９０頁に詳しい。
【０２３１】
図２２に示されるように、このような強誘電性混合液晶を用いると、低電圧駆動かつ階調表示が可能となることがわかる。本発明の液晶表示装置には、このような電気光学特性を示す強誘電性液晶も用いることができる。
【０２３２】
また、ある温度域において反強誘電相を示す液晶を反強誘電性液晶（ＡＦＬＣ）という。反強誘電性液晶を有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液晶は、いわゆるＶ字型の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。
【０２３３】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。
【０２３４】
なお、このような無しきい値反強誘電性混合液晶を本発明の液晶表示装置に用いることによって低電圧駆動が実現されるので、低消費電力化が実現される。
【０２３５】
［実施例１２］
本実施例では、本発明のＴＦＴ回路によるアクティブマトリクス型液晶表示装置を組み込んだ半導体装置について図１９、図２３、図２４で説明する。
【０２３６】
このような半導体装置には、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話等）、ビデオカメラ、スチルカメラ、パーソナルコンピュータ、テレビ等が挙げられる。それらの一例を図１９、図２３、図２４に示す。
【０２３７】
図１９（Ａ）は携帯電話であり、本体９００１、音声出力部９００２、音声入力部９００３、表示装置９００４、操作スイッチ９００５、アンテナ９００６から構成されている。本願発明は音声出力部９００２、音声入力部９００３、及びアクティブマトリクス基板を備えた表示装置９００４に適用することができる。
【０２３８】
図１９（Ｂ）はビデオカメラであり、本体９１０１、表示装置９１０２、音声入力部９１０３、操作スイッチ９１０４、バッテリー９１０５、受像部９１０６から成っている。本願発明は音声入力部９１０３、及びアクティブマトリクス基板を備えた表示装置９１０２、受像部９１０６に適用することができる。
【０２３９】
図１９（Ｃ）はモバイルコンピュータであり、本体９２０１、カメラ部９２０２、受像部９２０３、操作スイッチ９２０４、表示装置９２０５で構成されている。本願発明は受像部９２０３、及びアクティブマトリクス基板を備えた表示装置９２０５に適用することができる。
【０２４０】
図１９（Ｄ）はヘッドマウントディスプレイであり、本体９３０１、表示装置９３０２、アーム部９３０３で構成される。本願発明は表示装置９３０２に適用することができる。また、表示されていないが、その他の信号制御用回路に使用することもできる。
【０２４１】
図１９（Ｅ）は携帯書籍であり、本体９５０１、表示装置９５０２、９５０３、記憶媒体９５０４、操作スイッチ９５０５、アンテナ９５０６から構成されており、ミニディスク（ＭＤ）やＤＶＤに記憶されたデータや、アンテナで受信したデータを表示するものである。表示装置９５０２、９５０３は直視型の表示装置であり、本発明はこの適用することができる。
【０２４２】
図２３（Ａ）はパーソナルコンピュータであり、本体２４０１、画像入力部２４０２、表示装置２４０３、キーボード２４０４で構成される。
【０２４３】
図２３（Ｂ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４１３、表示装置２４１４、スピーカ部２４１５、記録媒体２４１６、操作スイッチ２４１７で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示装置２４１４やその他の信号制御回路に適用することができる。
【０２４４】
図２３（Ｃ）はデジタルカメラであり、本体２４１８、表示装置２４１９、接眼部２４２０、操作スイッチ２４２１、受像部（図示しない）で構成される。本願発明を表示装置２４１９やその他の信号制御回路に適用することができる。
【０２４５】
図２４（Ａ）はフロント型プロジェクターであり、表示装置２６０１、スクリーン２６０２で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。
【０２４６】
図２４（Ｂ）はリア型プロジェクターであり、本体２７０１、表示装置２７０２、ミラー２７０３、スクリーン２７０４で構成される。本発明は表示装置２７０２（特に５０〜１００インチの場合に効果的である）やその他の信号制御回路に適用することができる。
【０２４７】
なお、図２４（Ｃ）は、図２４（Ａ）及び図２４（Ｂ）中における表示装置２６０１、２７０２の構造の一例を示した図である。表示装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０５〜２８０７、ダイクロイックミラー２８０３、２８０４、光学レンズ２８０８、２８０９、２８３８、プリズム２８１１、液晶表示装置２８１０、投射光学系２８１２で構成される。投射光学系２８１２は、投射レンズを備えた光学系で構成される。本実施例は液晶表示装置２８１０を三つ使用する三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図２４（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０２４８】
また、図２４（Ｄ）は、図２４（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、光源２８１３、２８１４、合成プリズム２８１５、コリメータレンズ２８１６、２８２０、レンズアレイ２８１７、２８１８、偏光変換素子２８１９で構成される。なお、図２４（Ｄ）に示した光源光学系は光源を２つ用いたが、光源を３〜４つ、あるいはそれ以上用いてもよく、勿論、光源を１つ用いてもよい。また、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等を設けてもよい。
【０２４９】
また、ここでは図示しなかったが、本発明はその他にも、イメージセンサやＥＬ型表示素子に適用することも可能である。このように、本願発明の適用範囲はきわめて広く、あらゆる分野の電子機器に適用することが可能である。
【０２５０】
［実施例１３］
本発明の他の実施の形態を図２５〜図２９を用いて説明する。本実施例では、画素部の画素ＴＦＴと保持容量、及び画素部の周辺に設ける駆動回路のＴＦＴを同時に作製する方法について詳細に説明する。
【０２５１】
本実施例で示すＴＦＴのゲート電極は実施形態１または実施例１で示したように２層構造を有している。しかし、その第１層目と第２層目とはいずれもＴａ、Ｗ、Ｔｉ、Ｍｏから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成する点が異なる。その場合における最も好ましい組み合わせは、第１層目をＴａまたは窒化タンタル（ＴａＮ）、若しくは窒化タンタル（ＴａＮ）とＴａの積層構造で形成し、第２層目をＷで形成することである。これらの材料はＡｌやＣｕなどと比べ熱的に安定であり、また腐蝕しにくいので本発明のＴＦＴのプロセスに好適に用いることができる。
【０２５２】
しかし、ゲート電極の第１層目に半導体膜を用いる場合も同様であるが、Ｔａ、Ｗ、Ｔｉ、Ｍｏから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料は面積抵抗が約１０Ωかそれ以上の値であり、画面サイズが４インチクラスかそれ以上の表示装置を作製する場合には必ずしも適していない。画面サイズの大型化に伴って基板上において配線を引回す長さが必然的に増大し、配線抵抗の影響による信号の遅延時間の問題を無視することができなくなるためである。また、配線抵抗を下げる目的で配線の幅を太くすると、画素部以外の周辺の領域の面積が増大し表示装置の外観を著しく損ねることになる。
【０２５３】
例えば画素密度がＶＧＡの場合、４８０本のゲート配線と６４０本のソース配線が形成され、ＸＧＡの場合には７６８本のゲート配線と１０２４本のソース配線が形成される。表示領域の画面サイズは、１３インチクラスの場合対角線の長さは３４０ｍｍとなり、１８インチクラスの場合には４６０ｍｍとなる。本実施例ではこのような表示装置において遅延時間の問題を解決し、また配線に要する面積を最小限とする方法を示す。
【０２５４】
まず、図２５（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板２５０１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜２５０２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜２５０２ａを１０〜２００nm（好ましくは５０〜１００nm）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜２５０２ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。本実施例では下地膜２５０２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造で形成しても良い。
【０２５５】
島状半導体層２５０３〜２５０６は、非晶質構造を有する半導体膜をレーザー結晶化法や熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層２５０３〜２５０６の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【０２５６】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜４００mJ/cm2(代表的には２００〜３００mJ/cm2)とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。
【０２５７】
ゲート絶縁膜２５０７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０ｎｍの厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【０２５８】
そして、ゲート絶縁膜２５０７上にゲート電極を形成するための第１の導電膜２５０８と第２の導電膜２５０９とを形成する。本実施例では、第１の導電膜２５０８をＴａで５０〜１００ｎｍの厚さに形成し、第２の導電膜をＷで１００〜３００ｎｍの厚さに形成する。
【０２５９】
Ｔａ膜はスパッタ法で形成し、ＴａのターゲットをＡｒでスパッタする。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することができる。また、α相のＴａ膜の抵抗率は２０μΩcm程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０μΩcm程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０ｎｍ程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることができる。
【０２６０】
Ｗ膜はＷをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。
【０２６１】
次に図２５（Ｂ）に示すように、レジストによるマスク２５１０〜２５１４を形成し、ゲート電極を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。
【０２６２】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０nm程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１のテーパー形状の導電層２５１５〜２５１９（第１の導電層２５１５ａ〜２５１９ａと第２の導電層２５１５ｂ〜２５１９ｂ）が形成される。
【０２６３】
そして、第１のドーピング処理を行いｎ型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法若しくはイオン注入法で行えば良い。イオントドープ法では、ドーズ量を１×１０13〜５×１０14atoms/cm2とし、加速電圧を６０〜１００ｋｅＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。この場合、導電層２５１５〜２５１４がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域２５２０〜２５２３が形成される。第１の不純物領域２５２０〜２５２３には１×１０20〜１×１０21atomic/cm3の濃度範囲でｎ型を付与する不純物元素が添加される。
【０２６４】
次に図２５（Ｃ）に示すように、第２のエッチング処理を行う。同様にＩＣＰエッチング法を用い、エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、１Paの圧力でコイル型の電極に５００ＷのＲＦ電力(13.56MHz)を供給し、プラズマを生成して行う。基板側（試料ステージ）には２０WのＲＦ（13.56MHz）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりＷ膜を選択的に異方性エッチングし、第２の導電層を第１の矩形状の導電層２５２４〜２５２８とする。このとき第１のテーパー形状の導電層２５１５ａ〜２５１４ａはそのまま残る。
【０２６５】
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することができる。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスにＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度には大きな差が生じ、Ｗ膜の選択的なエッチングが可能となる。
【０２６６】
その後、図２６（Ａ）に示すように、第３のエッチング処理を行う。この条件は第１のエッチング処理と同じ条件で行い、端部に１５〜４５°の角度でテーパー部を有する第３の形状の導電層２５３４〜２５３７が形成される。導電層上のレジストによるマスクは、このエッチング時に同時に侵蝕され、第３のエッチング処理により第１の導電層と第２の導電層から成る第２のテーパー形状の導電層２５３４〜２５３８（第１の導電層２５３４ａ〜２５３８ａと第２の導電層２５３４ｂ〜２５３８ｂ）が形成される。
【０２６７】
この状態から、図２６（Ｂ）に示すように第４のエッチング処理を行う。この条件は第２のエッチング処理と同じ条件でエッチングを行い、Ｗ膜を選択的に異方性エッチングして第２の導電層を第２の矩形状の導電層２５３９〜２５４３とする。このとき第２のテーパー形状の導電層２５３４ａ〜２５３８ａはそのまま残る。
【０２６８】
そして、第１のドーピング処理よりもドーズ量を下げ高加速電圧の条件でｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０１３／ｃｍ２のドーズ量で行い、図２６（Ｂ）で島状半導体層に形成された第１の不純物領域の内側の領域に新な不純物領域を形成する。ドーピングは、第２の矩形状の導電層２５３９〜２５４３を不純物元素に対するマスクとして用い、第２のテーパー形状の導電層２５３４ａ〜２５３８ａの下側の領域にも不純物元素が添加されるようなドーピング条件を用いる。従って、第２のテーパー形状の導電層２５３４ａ〜２５３８ａと重なる第３の不純物領域２５４８〜２５５１と、第１の不純物領域と第３の不純物領域との間の第２の不純物領域とが形成される。ｎ型を付与する不純物元素は、第２の不純物領域で１×１０１７〜１×１０１９ａｔｏｍｓ／ｃｍ３の濃度となるようにし、第３の不純物領域で１×１０１６〜１×１０１８ａｔｏｍｓ／ｃｍ３の濃度となるようにする。
【０２６９】
そして図２６（Ｃ）に示すように、ｐチャネル型ＴＦＴを形成する島状半導体層２５０４に一導電型とは逆の導電型の第４の不純物領域２５５５を形成する。第２の矩形状の導電層２５４０を不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層２５０３、２５０５、２５０６は、レジストのマスク２５５２〜２５５４で全面を被覆しておく。不純物領域２５５５はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。その領域の不純物濃度は２×１０20〜２×１０21atoms/cm3となるようにする。
【０２７０】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。また、第２の矩形状の導電層２５３９〜２５４３とする。このとき第２のテーパー形状の導電層２５３４ａ〜２５３８ａが一体となってゲート電極として機能する。
【０２７１】
こうして導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５００℃で４時間の熱処理を行う。
【０２７２】
この熱処理において、第２の矩形状の導電層２５３９〜２５４３は表面から５〜８０nmの厚さで窒化タングステンから成る導電層２５３４ｃ〜２５３８ｃが形成される。さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い（図２７（Ａ））。
【０２７３】
活性化および水素化処理の後、ゲート配線を低抵抗の導電性材料で形成する。低抵抗の導電性材料はＡｌやＣｕを主成分とするものであり、このような材料でゲート配線を形成する。本実施例ではＡｌを用いる例を示し、Ｔｉ膜を５０〜１００ｎｍ形成し、その上にＴｉを０．１〜２重量％含むＡｌ膜を低抵抗導電層として全面に形成する（図示せず）。厚さは２００〜４００nm（好ましくは２５０〜３５０nm）で形成する。そして、所定のレジストパターンを形成し、エッチング処理して、ゲート配線２５５６、２５５７を形成する。このとき同じ材料で画素部に設ける保持容量と接続する容量線２５５８も形成する。このゲート配線と容量配線のエッチング処理は、リン酸系のエッチング溶液によるウエットエッチングで行うと、下地との選択加工性を保って形成することができる。（図２７（Ｂ））
【０２７４】
図２７（Ｃ）において、第１の層間絶縁膜２５５９は酸化窒化シリコン膜から１００〜２００ｎｍの厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜２５６０を形成する。そして、島状半導体層のソース領域とコンタクトを形成するソース配線２５６１〜２５６４とドレイン領域とコンタクトを形成するドレイン配線２５６５〜２５６７と画素電極２５６８を形成してアクティブマトリクス基板を完成させることができる。
【０２７５】
このアクティブマトリクス基板には駆動回路２７０６と画素部２７０７が形成されている。駆動回路２７０６にはｎチャネル型ＴＦＴ２７０１、２７０３とｐチャネル型ＴＦＴ２７０２が形成され、画素部２７０７にはｎチャネル型ＴＦＴから成る画素ＴＦＴ２７０４と画素ＴＦＴに接続する保持容量２７０５を有している。
【０２７６】
ｎチャネル型ＴＦＴ２７０１にはチャネル形成領域２５６９、ゲート電極を形成する第２のテーパー形状の導電層２５３４ａと重なる第３の不純物領域２５７０（ＧＯＬＤ領域）、ゲート電極の外側に形成される第２の不純物領域２５７１（ＬＤＤ領域）とソース領域として機能する第１の不純物領域２５７２、ドレイン領域として機能する第１の不純物領域２５７３を有している。
【０２７７】
ｐチャネル型ＴＦＴ２７０２にはチャネル形成領域２５７４、ゲート電極を形成する第２のテーパー形状の導電層２５３５ａと重なる第４の不純物領域２５７５、ゲート電極の外側に形成される第４の不純物領域２５７６、ソース領域として機能する第４の不純物領域２５７７、ドレイン領域として機能する第４の不純物領域２５７８を有している。
【０２７８】
ｎチャネル型ＴＦＴ２７０３にはチャネル形成領域２５７９、ゲート電極を形成する第２のテーパー形状の導電層２５３６ａと重なる第３の不純物領域２５８０（ＧＯＬＤ領域）、ゲート電極の外側に形成される第２の不純物領域２５８１（ＬＤＤ領域）とソース領域として機能する第１の不純物領域２５８２、ドレイン領域として機能する第１の不純物領域２５８３を有している。
【０２７９】
画素ＴＦＴ２７０４にはチャネル形成領域２５８４、２５８５、ゲート電極を形成する第２のテーパー形状の導電層２５３７ａと重なる第３の不純物領域１２５８５，２５８７（ＧＯＬＤ領域）、ゲート電極の外側に形成される第２の不純物領域２５８６、２５８９（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域２５９０、２５９１，２５９２を有している。また、保持容量２７０５の一方の電極として機能する半導体層２５９３には不純物元素が添加されず、２５９４、２５９５にはｎ型を付与する不純物元素が添加されている。
【０２８０】
図２８（Ａ）、（Ｂ）はアクティブマトリクス基板の上面図の一部を示し、図２８（Ａ）のＢ−Ｂ'断面および図２８（Ｂ）のＣ−Ｃ'断面は図２７（Ｃ）のＢ−Ｂ'およびＣ−Ｃ'に対応している。図２８（Ａ）、（Ｂ）ではゲート絶縁膜、第１の層間絶縁膜、第２の層間絶縁膜を省略して示しているが、島状半導体層２５０３、２５０４、２５０６の図示されていないソースおよびドレイン領域にソース配線２５６１、２５６２、２５６４とドレイン配線２５６５、２５６６及び画素電極２５６８がコンタクトホールを介して接続している。また、図２８（Ａ）のＤ−Ｄ'断面および図２８（Ｂ）のＥ−Ｅ'断面を図２９（Ａ）と（Ｂ）にそれぞれ示す。図２９（Ａ）において、ゲート配線２５５６はゲート電極２５３４と、また図２９（Ｂ）においてゲート配線２５５７はゲート電極２５３７と島状半導体層２５０３、２５０６の外側で重なるように形成され、ゲート電極と低抵抗導電層とがコンタクトホールを介さずに接触して電気的に導通している。このようにゲート線を低抵抗導電材料で形成することにより、配線抵抗を十分低減できる。従って、画素部（画面サイズ）が４インチクラス以上の表示装置に適用することができる。
【０２８１】
［実施例１４］
本実施例では、ゲート配線をＣｕで形成する例について示す。まず、実施例１３と同様にして、図２７（Ａ）で説明する工程まで行う。その後、図３０に示すように第１パッシベーション層３００１を２０〜１００ｎｍの厚さで形成する。これは窒化シリコン膜または窒化酸化シリコン膜で形成すると良い。
【０２８２】
そして、酸化シリコン膜、酸化窒化シリコン膜などを用いて１〜５μｍの厚さで層間絶縁膜３００２を形成する。ＴＥＯＳを用いたプラズマＣＶＤ法で、酸化シリコン膜から成る層間膜を形成すると表面の平坦性に優れるので良い。層間絶縁膜３００２に配線を形成するための開溝３０３０〜３０３２を形成し、その後全面にスパッタ法で窒化タンタル膜から成るバリア層３００３を１００〜２００ｎｍの厚さで形成する。窒化タンタル膜はＣｕの拡散を防ぐ層となる。さらにスパッタ法でＣｕ膜を成膜し、シード層３００４を形成する。シード層の厚さは２００〜８００ｎｍとする。そして、硫酸銅を用いたメッキ法によりＣｕ層３００５を１〜１０μｍの厚さで形成する。メッキ法以外でも、Ｃｕ層をスパッタ法で形成し、４５０℃の熱処理でリフローさせて平坦化を実現することもできる（図３０（Ａ））。
【０２８３】
次に、ＣＭＰ（Chemical-Mechanical Polishing：化学的・機械的ポリッシング）法を用いて図３１（Ａ）まで形成された状態でＣｕメッキ層の表面から研磨を始め、層間絶縁膜３００２が露出するまで行い図３０（Ｂ）に示すように、表面を平坦化する。こうしてＣｕ配線が形成される。ＣＭＰのスラリーは砥粒と酸化剤と添加剤から成り、砥粒にはアルミナかシリカを用いる。酸化剤には硝酸鉄、過酸化水素、過ヨウ素酸カリウム等を用いる。こうしてバリア層３００６、シード層３００７、Ｃｕ層３００８から成る配線３０１５が形成される。その他、配線３０１６は同様にバリア層３００９、シード層３０１０、Ｃｕ層３０１１から成り、配線３０１７は同様にバリア層３０１２、シード層３０１３、Ｃｕ層３０１４から形成される（図３０（Ｂ））。
【０２８４】
そして、これらの配線３０１５〜３０１７を覆うように第２のパッシベーション膜３０１８を１００〜１０００ｎｍの厚さで窒化シリコン膜または酸化窒化シリコン膜で形成する。そして、ソース配線３０１９〜３０２２とドレイン配線３０２３〜３０２５と画素電極３０２６を形成する。駆動回路２７０６のｎチャネル型ＴＦＴ２７０１、ｐチャネル型ＴＦＴ２７０２、ｎチャネル型ＴＦＴ２７０３と画素部２７０７の画素ＴＦＴ２７０４、保持容量２７０５は実施例１３と同様な構成とする（図３０（Ｃ））。
【０２８５】
図３０（Ｃ）におけるＢ−Ｂ'断面及びＣ−Ｃ'断面を説明する上面図は実施例１３で示した図２８の上面図と配線の構成が異なることを省けば同等なものとなる。本実施例における、図２８（Ａ）のＤ−Ｄ'断面および図２８（Ｂ）のＥ−Ｅ'断面を図３１（Ａ）と（Ｂ）にそれぞれ示す。図３１（Ａ）において、ゲート配線３０１５はゲート電極２５３４と、また図３１（Ｂ）においてゲート配線３０１６はゲート電極２５３７と島状半導体層２５０３、２５０６の外側で重なるように形成され、ゲート電極と低抵抗導電層とがコンタクトホールを介さずに接触して電気的に導通している。このようにゲート配線を低抵抗導電材料で形成することにより、配線抵抗を十分低減できる。従って、画素部（画面サイズ）が４インチクラス以上の表示装置に適用することができる。また、Ｃｕ配線はＡｌを用いて形成するゲート配線と比べエレクトロマイグレーションに対する耐性が高いので、実施例１０で示したＥＬ表示装置のように画素を電流で駆動する表示装置に適している。特に、ＥＬ表示装置に形成される電流供給線を本実施例で示した配線の構造を適用すると良い。
【０２８６】
【発明の効果】
本願発明を実施することで、安定した結晶質ＴＦＴ動作を得ることができた。その結果、結晶質ＴＦＴで作製されたＣＭＯＳ回路を含む半導体装置、また、具体的には液晶表示装置の画素部や、その周辺に設けられる駆動回路の信頼性を高め、長時間の使用に耐える液晶表示装置を得ることができた。
【０２８７】
また、本発明によれば、ｎチャネル型ＴＦＴのチャネル形成領域とドレイン領域との間に形成される第２の不純物領域において、その第２の不純物領域がゲート電極と重なる領域（ＧＯＬＤ領域）と重ならない領域（ＬＤＤ領域）の長さを容易に作り分けることが可能である。具体的には、ＴＦＴの駆動電圧に応じて第２の不純物領域がゲート電極と重なる領域（ＧＯＬＤ領域）と重ならない領域（ＬＤＤ領域）の長さを決めることも可能であり、このことは、同一基板内において異なる駆動電圧でＴＦＴ動作させる場合に、それぞれの駆動電圧に応じたＴＦＴを同一工程で作製することを可能とした。
【０２８８】
また、本発明のこのような特徴は、駆動電圧や要求されるＴＦＴ特性が画素部とドライバ回路で異なるアクティブマトリクス型の液晶表示装置においてきわめて適したものであった。
【図面の簡単な説明】
【図１】 ＴＦＴの作製工程を示す断面図。
【図２】 インバータ回路断面図、上面図、回路図。
【図３】 ゲート電極と第２の不純物領域との位置関係を説明する図。
【図４】 ＴＦＴの作製工程を示す断面図。
【図５】 ＴＦＴの作製工程を示す断面図。
【図６】 アクティブマトリクス基板断面図。
【図７】 ＴＦＴの作製工程を示す断面図。
【図８】 ＴＦＴの作製工程を示す断面図。
【図９】 アクティブマトリクス基板の斜視図。
【図１０】 アクティブマトリクス回路とＣＭＯＳ回路の部分上面図。
【図１１】 液晶表示装置の作製工程を示す断面図。
【図１２】 結晶質シリコン膜の作製工程を示す図。
【図１３】 結晶質シリコン膜の作製工程を示す図。
【図１４】 結晶質シリコン膜の作製工程を示す図。
【図１５】 結晶質シリコン膜の作製工程を示す図。
【図１６】 ＴＦＴの作製工程を示す断面図。
【図１７】 アクティブマトリクス型液晶表示装置の一実施形態の回路ブロック図。
【図１８】 本発明のＴＦＴの構成例を示す図。
【図１９】 半導体装置の一例を示す図。
【図２０】 ＴＦＴの構造と電気特性を説明する図。
【図２１】 アクティブマトリクス型ＥＬ表示装置の画素部の回路図。
【図２２】 無しきい値反強誘電性液晶の光透過率特性を示す図。
【図２３】 半導体装置の一例を示す図。
【図２４】 半導体装置の一例を示す図。
【図２５】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を説明する断面図。
【図２６】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を説明する断面図。
【図２７】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を説明する断面図。
【図２８】 画素ＴＦＴ、駆動回路のＴＦＴの構造を説明する上面図。
【図２９】 画素ＴＦＴ、駆動回路のＴＦＴの構造を説明する断面図。
【図３０】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を説明する断面図。
【図３１】 画素ＴＦＴ、駆動回路のＴＦＴの構造を説明する断面図。
【図３２】 アクティブマトリクス型ＥＬ表示装置の上面図及び断面図。
【図３３】 アクティブマトリクス型ＥＬ表示装置の上面図及び断面図。
【図３４】 アクティブマトリクス型ＥＬ表示装置の画素部の断面図。
【図３５】 アクティブマトリクス型ＥＬ表示装置の画素部の上面図及び回路図。
【図３６】 アクティブマトリクス型ＥＬ表示装置の画素部の断面図。
Claims (4)
- 基板上に半導体層を形成し、
前記半導体層に接してゲート絶縁膜を形成し、
前記ゲート絶縁膜に接して半導体膜からなる第１の導電膜を形成し、
前記第１の導電膜に接して第２の導電膜を形成し、
前記第２の導電膜から第２の導電層を形成し、
前記第２の導電層をマスクとして一導電型を付与する不純物元素を前記半導体層に添加することにより第１の不純物領域を形成し、
前記第２の導電層よりも幅が広くなるように前記第１の導電膜から第１の導電層を形成し、
前記第１の導電層及び前記第２の導電層をマスクとして一導電型を付与する不純物元素を前記半導体層に添加することにより第２の不純物領域を形成し、
前記第１の導電層のうち、前記第１の不純物領域と重なる領域の一部を除去することを特徴とする半導体装置の作製方法。 - 基板上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層に接してゲート絶縁膜を形成し、
前記ゲート絶縁膜に接して半導体膜からなる第１の導電膜を形成し、
前記第１の導電膜に接して第２の導電膜を形成し、
前記第２の導電膜から前記第１の半導体層上の第２の導電層と、前記第２の半導体層上の第４の導電層とを形成し、
前記第２の導電層をマスクとして一導電型を付与する不純物元素を少なくとも前記第１の半導体層に選択的に添加することにより第１の不純物領域を形成し、
前記第４の導電層と同じ幅となるように前記第１の導電膜から第３の導電層を形成し、
前記第３の導電層及び前記第４の導電層をマスクとして一導電型とは逆の導電型を付与する不純物元素を前記第２の半導体層に選択的に添加することにより第３の不純物領域を形成し、
前記第２の導電層よりも幅が広くなるように前記第１の導電膜から第１の導電層を形成し、
前記第１の導電層及び前記第２の導電層をマスクとして一導電型を付与する不純物元素を少なくとも前記第１の半導体層に選択的に添加することにより第２の不純物領域を形成し、
前記第１の導電層のうち、前記第１の不純物領域と重なる領域の一部を除去することを特徴とする半導体装置の作製方法。 - 請求項１または請求項２において、
前記第１の導電層はシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）から選ばれた一種または複数種の元素、あるいは前記元素を主成分とする化合物から形成されることを特徴とする半導体装置の作製方法。 - 請求項１乃至請求項３のいずれか一において、
前記第２の導電層はチタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から選ばれた一種または複数種の元素、あるいは前記元素を主成分とする化合物から形成されることを特徴とする半導体装置の作製方法。
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