JP2000228527A

JP2000228527A - 半導体装置およびその作製方法

Info

Publication number: JP2000228527A
Application number: JP11345498A
Authority: JP
Inventors: Shunpei Yamazaki; 舜平山崎; Hisashi Otani; 久大谷; Hideomi Suzawa; 英臣須沢; Toru Takayama; 徹高山
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1998-12-03
Filing date: 1999-12-03
Publication date: 2000-08-15
Anticipated expiration: 2019-12-03
Also published as: JP4531175B2

Abstract

(57)【要約】【課題】ＭＯＳトランジスタと同等かそれ以上の信頼
性を達成すると同時に、オン状態とオフ状態の両方で良
好な特性が得られる結晶質ＴＦＴを実現することを課題
とする。そして、そのような結晶質ＴＦＴで回路を形成
した半導体回路を有する信頼性の高い半導体装置を実現
することを課題とする。【解決手段】半導体層とゲート絶縁膜とゲート電極と
を有する半導体装置において、ゲート電極をゲート絶縁
膜に接して形成される半導体膜とから成る第１層目と、
金属材料から成る第２層目とから形成され、半導体層は
チャネル形成領域と一導電型の第１の不純物領域とチャ
ネル形成領域と一導電型の第１の不純物領域とに挟ま
れ、かつチャネル形成領域に接する一導電型の第２の不
純物領域とを有し、一導電型の第２の不純物領域の一部
は前記ゲート絶縁膜を介して前記ゲート電極の第１層目
と重なっていることを特徴としている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は絶縁表面を有する基
板上に薄膜トランジスタで構成された回路を有する半導
体装置およびその作製方法に関する。例えば、液晶表示
装置に代表される電気光学装置および電気光学装置を搭
載した電子機器の構成に関する。なお、本願明細書にお
いて半導体装置とは、半導体特性を利用することで機能
する装置全般を指し、上記電気光学装置およびその電気
光学装置を搭載した電子機器を範疇に含んでいる。

【０００２】

【従来の技術】薄膜トランジスタ（以下、ＴＦＴと記
す）を透明ガラス基板上に形成して、アクティブマトリ
クス型の液晶表示装置を作製する技術開発が注目を集め
ている。特に結晶構造を有する半導体膜を活性層にした
ＴＦＴ（結晶質ＴＦＴ）は高移動度が得られることか
ら、同一基板上に機能回路を集積させて高精細な画像表
示を実現することが可能になった。

【０００３】本願明細書において、前記結晶構造を有す
る半導体膜とは、単結晶半導体、多結晶半導体、微結晶
半導体を含むものであり、さらに、特開平７−１３０６
５２号公報、特開平８−７８３２９号公報、特開平１０
−１３５４６８号公報、または特開平１０−１３５４６
９号公報で開示された半導体を含んでいる。

【０００４】アクティブマトリクス型液晶表示装置を構
成するためには、画素マトリクス回路（以下画素部と記
す）だけでも１００〜２００万個の結晶質ＴＦＴが必要
となり、さらに周辺に設けられる機能回路を付加すると
それ以上の結晶質ＴＦＴが必要であった。液晶表示装置
に要求される仕様は厳しく、画像表示を安定して行うた
めには、個々の結晶質ＴＦＴの信頼性を確保することが
必要であった。

【０００５】ＴＦＴの特性はオン状態とオフ状態の２つ
の状態に分けて考えることができる。オン状態の特性か
らは、オン電流、移動度、Ｓ値、しきい値などの特性を
知ることができ、オフ状態の特性ではオフ電流が重視さ
れている。

【０００６】アクティブマトリクス型液晶表示装置の画
素部はｎチャネル型ＴＦＴを２次元に配置して構成さ
れ、振幅１５〜２０Ｖ程度の電圧を印加して駆動され
る。ここでは、オン状態の特性を満足させることはもと
より、オフ電流を十分低減させておく必要があった。

【０００７】一方、画素部の周辺に設けられる駆動回路
はＣＭＯＳ回路を基本として構成され、シフトレジス
タ、レベルシフタ、バッファ回路、サンプリング回路か
ら成っている。これらの回路においては、主にオン状態
の特性が重視された。

【０００８】しかし、結晶質ＴＦＴはオフ電流が高くな
りやすいという問題点があった。

【０００９】また、結晶質ＴＦＴは信頼性の面で依然Ｌ
ＳＩなどに用いられるＭＯＳトランジスタ（単結晶半導
体基板上に作製されるトランジスタ）に及ばないとされ
ている。例えば、結晶質ＴＦＴを連続駆動させると移動
度やオン電流（ＴＦＴがオン状態にある時に流れる電
流）の低下、オフ電流（ＴＦＴがオフ状態にある時に流
れる電流）の増加といった劣化現象が観測されることが
あった。この原因はホットキャリア効果であり、ドレイ
ン近傍の高電界によって発生したホットキャリアが劣化
現象を引き起こすものと考えられた。

【００１０】ＭＯＳトランジスタでは、オフ電流を下
げ、ドレイン近傍の高電界を緩和する方法として、低濃
度ドレイン（ＬＤＤ：Lightly Doped Drain）構造が知
られている。この構造はチャネル領域の外側に低濃度の
不純物領域を設けたものであり、この低濃度不純物領域
をＬＤＤ領域と呼んでいる。

【００１１】当然のことながら、結晶質ＴＦＴでもＬＤ
Ｄ構造を形成することは知られていた。例えば、特開平
７−２０２２１０号公報には、ゲート電極を互いに幅の
異なる２層構造とし、上層の幅を下層の幅よりも小さく
形成し、そのゲート電極をマスクとしてイオン注入を行
うことにより、ゲート電極の厚さが異なることによるイ
オンの侵入深さの違いを利用して、一回のイオン注入で
ＬＤＤ領域を形成している。そして、ＬＤＤ領域の直上
にゲート電極がある構造、すなわちゲートオーバーラッ
プ構造となっている。

【００１２】ゲートオーバーラップ構造は、ＧＯＬＤ
（Gate-drain Overlapped LDD）構造、ＬＡＴＩＤ（L
arge-tilt-angle implanted drain）構造、または、Ｉ
ＴＬＤＤ（Inverse T LDD）構造等として知られてい
る。そして、ドレイン近傍の高電界を緩和してホットキ
ャリア効果を防ぎ、信頼性を向上させることができた。
例えば、「Mutsuko Hatano,Hajime Akimoto and Take
shi Sakai,IEDM97 TECHNICAL DIGEST,p523-526,1997」
では、シリコンで形成したサイドウォールによるＧＯＬ
Ｄ構造であるが、他の構造のＴＦＴと比べ、きわめて優
れた信頼性が得られることが確認されている。

【００１３】しかしながら、同論文に公開された構造で
は通常のＬＤＤ構造に比べてオフ電流が大きくなってし
まうという問題があり、そのための対策が必要であっ
た。特に、画素マトリクス回路を構成するｎチャネル型
ＴＦＴ（以下画素ＴＦＴと記す）では、オフ電流が増加
すると、消費電力が増えたり画像表示に異常が現れたり
するので、ＧＯＬＤ構造の結晶質ＴＦＴをそのまま適用
することはできなかった。

【００１４】

【発明が解決しようとする課題】本発明はこのような問
題点を解決するための技術であり、ＭＯＳトランジスタ
と同等かそれ以上の信頼性を達成すると同時に、オン状
態とオフ状態の両方で良好な特性が得られる結晶質ＴＦ
Ｔを実現することを課題とする。そして、そのような結
晶質ＴＦＴで回路を形成した半導体回路を有する信頼性
の高い半導体装置を実現することを課題とする。

【００１５】

【課題を解決するための手段】図２０は、これまでの知
見を基にして、ＴＦＴの構造とそのとき得られるＶｇ−
Ｉｄ（ゲート電圧対ドレイン電流）特性を模式的に示し
たものである。図２０（１Ａ）は、半導体層がチャネル
領域、ソース領域、ドレイン領域から構成される最も基
本的なＴＦＴの構造を示す。また、図２０（１Ｂ）はｎ
チャネル型ＴＦＴのＶｇ−Ｉｄ特性を示し、＋Ｖｇ側は
ＴＦＴのオン状態を、−Ｖｇ側はオフ状態の特性を示し
ている。そして、実線は初期状態の特性であり、破線は
劣化状態の特性を示している。この構造ではオン電流と
オフ電流が共に高くなり、また劣化も大きい。従って、
通常はこの構造のままで使用することはなかった。

【００１６】図２０（２Ａ）の構造は、図２０（１Ａ）
の構造にＬＤＤ領域が設けられたものであり、ゲート電
極とはオーバーラップしないＬＤＤ構造である。このと
き図２０（２Ｂ）に示すように、オフ電流をある程度抑
えることは可能であったが、オン電流の劣化を防ぐこと
はできなかった。また、図２０（３Ａ）の構造は、ＬＤ
Ｄ領域がゲート電極と完全にオーバーラップした構造
で、ＧＯＬＤ構造とも呼ばれるものである。このとき図
２０（３Ｂ）に示すように、オン電流の劣化を抑えるこ
とはできるが、ＬＤＤ構造よりもオフ電流が増加してし
まう欠点があった。

【００１７】従って、図２０（１Ａ）、（２Ａ）、（３
Ａ）に示す構造では、画素部に必要なオン領域の特性と
オフ領域の特性を、信頼性の問題を含めて同時に満足さ
せることはできなかった。しかし、図２０（４Ａ）に示
すようにＬＤＤ領域をゲート電極とオーバーラップさせ
た部分と、オーバーラップさせない部分とを形成するよ
うな構造とした。この構造を採用することで、オン電流
の劣化を十分に抑制し、かつ、オフ電流を低減すること
が可能となった。

【００１８】ここで図２０（４Ａ）の構造は以下の考察
により導かれるものであった。図２０（３Ａ）に示した
ような構造で、ｎチャネル型ＴＦＴのゲート電極に負の
電圧が印加されたとき、即ちオフ状態において、ゲート
電極とオーバーラップして形成されたＬＤＤ領域では、
負電圧の増加と共にゲート絶縁膜との界面にホールが誘
起されて、ドレイン領域、ＬＤＤ領域、チャネル領域を
つなぐ少数キャリアによる電流経路が形成される。この
とき、ドレイン領域に正の電圧が印加されていると、ホ
ールはソース領域側に流れるため、これがオフ電流の増
加原因と考えられた。

【００１９】このような電流経路を途中で遮断するため
に、ゲート電圧が印加されても少数キャリアが蓄積され
ないＬＤＤ領域を設ければ良いと考えた。本発明はこの
ような構成を有する薄膜トランジスタと、この薄膜トラ
ンジスタを用いた回路に関するものである。

【００２０】従って、本発明の構成は、半導体層と前記
半導体層に接して形成されたゲート絶縁膜と前記ゲート
絶縁膜に接して形成されたゲート電極とを有する半導体
装置において、前記ゲート電極は、前記ゲート絶縁膜に
接して形成された半導体膜からなるゲート電極の第１層
目と、前記ゲート電極の第１層目に接して形成されたゲ
ート電極の第２層目とを有し、前記半導体層は、チャネ
ル形成領域と、一導電型の第１の不純物領域と、前記チ
ャネル形成領域と前記一導電型の第１の不純物領域とに
挟まれ、かつ、前記チャネル形成領域に接する一導電型
の第２の不純物領域とを有し、前記一導電型の第２の不
純物領域の一部は、前記ゲート絶縁膜を介して前記ゲー
ト電極の第１層目と重なっていることを特徴としてい
る。

【００２１】また、他の発明の構成は、半導体層と、前
記半導体層に接して形成されたゲート絶縁膜と前記ゲー
ト絶縁膜に接して形成されたゲート電極とを有する半導
体装置において、前記ゲート電極は、前記ゲート絶縁膜
に接して形成された半導体膜からなるゲート電極の第１
層目と、前記ゲート電極の第１層目に接し、前記ゲート
電極の第１層目の内側に形成されるゲート電極の第２層
目とを有し、前記半導体層は、チャネル形成領域と、一
導電型の第１の不純物領域と、前記チャネル形成領域と
前記一導電型の第１の不純物領域とに挟まれ、かつ、前
記チャネル形成領域に接する一導電型の第２の不純物領
域とを有し、前記一導電型の第２の不純物領域の一部
は、前記ゲート絶縁膜を介して前記ゲート電極の第１層
目と重なっていることを特徴としている。

【００２２】また、他の発明の構成は、半導体層と、前
記半導体層に接して形成されたゲート絶縁膜と前記ゲー
ト絶縁膜に接して形成されたゲート電極とを有する半導
体装置において、前記ゲート電極は、前記ゲート絶縁膜
に接して形成された半導体膜からなるゲート電極の第１
層目と、前記ゲート電極の第１層目に接し、チャネル長
方向の長さが、前記ゲート電極の第１層目よりも短く形
成されたゲート電極の第２層目とを有し、前記半導体層
は、チャネル形成領域と、一導電型の第１の不純物領域
と、前記チャネル形成領域と前記一導電型の第１の不純
物領域とに挟まれ、かつ、前記チャネル形成領域に接す
る一導電型の第２の不純物領域とを有し、前記一導電型
の第２の不純物領域の一部は、前記ゲート絶縁膜を介し
て前記ゲート電極の第１層目と重なっていることを特徴
としている。

【００２３】また、他の発明の構成は、半導体層と前記
半導体層に接して形成されたゲート絶縁膜と前記ゲート
絶縁膜に接して形成されたゲート電極とを有する半導体
装置において、前記ゲート電極は、チャネル長方向の長
さが互いに異なる２層構造を有し、前記ゲート絶縁膜に
接して形成された半導体膜からなるゲート電極の第１層
目と、前記ゲート電極の第１層目に接し、前記ゲート電
極の第１層目のチャネル長方向の長さよりも短く形成さ
れたゲート電極の第２層目とから成り、前記半導体層
は、チャネル形成領域と、一導電型の第１の不純物領域
と、前記チャネル形成領域と前記一導電型の第１の不純
物領域とに挟まれ、かつ、前記チャネル形成領域に接す
る一導電型の第２の不純物領域とを有し、前記一導電型
の第２の不純物領域の一部は、前記ゲート絶縁膜を介し
て前記ゲート電極の第１層目と重なっていることを特徴
としている。

【００２４】前記第２の不純物領域における一導電型の
不純物元素の濃度は、前記第１の不純物領域における一
導電型の不純物元素の濃度よりも低いことを前提として
いる。

【００２５】また、本発明は、一導電型の半導体層と前
記半導体層に接して形成された絶縁膜と前記絶縁膜に接
して形成された半導体膜からなる電極とから容量を形成
していて、前記一導電型の半導体層が、前記第１の不純
物領域と連続していることを特徴としている。

【００２６】また、他の発明の構成は、ｎチャネル型薄
膜トランジスタを含む画素部を有する半導体装置におい
て、前記ｎチャネル型薄膜トランジスタのゲート電極
は、ゲート絶縁膜に接して形成された半導体膜からなる
ゲート電極の第１層目と、前記ゲート電極の第１層目に
接して形成されたゲート電極の第２層目とを有し、前記
ｎチャネル型薄膜トランジスタの半導体層は、チャネル
形成領域と、一導電型の第１の不純物領域と、前記チャ
ネル形成領域と前記一導電型の第１の不純物領域とに挟
まれ、かつ、前記チャネル形成領域に接する一導電型の
第２の不純物領域とを有し、前記一導電型の第２の不純
物領域の一部は、前記ゲート絶縁膜を介して、前記ゲー
ト電極の第１層目と重なっていることを特徴としてい
る。

【００２７】また、他の発明の構成は、ｎチャネル型薄
膜トランジスタとｐチャネル型薄膜トランジスタとで形
成されたＣＭＯＳ回路を有する半導体装置において、前
記ｎチャネル型薄膜トランジスタのゲート電極は、ゲー
ト絶縁膜に接して形成された半導体膜からなるゲート電
極の第１層目と、前記ゲート電極の第１層目に接して形
成されたゲート電極の第２層目とを有し、前記ｎチャネ
ル型薄膜トランジスタの半導体層は、チャネル形成領域
と、一導電型の第１の不純物領域と、前記チャネル形成
領域と前記一導電型の第１の不純物領域とに挟まれ、か
つ、前記チャネル形成領域に接する一導電型の第２の不
純物領域とを有し、前記一導電型の第２の不純物領域の
一部は、前記ゲート絶縁膜を介して前記ゲート電極の第
１層目と重なっていることを特徴としている。

【００２８】また、他の発明の構成は、ｎチャネル型薄
膜トランジスタを含む画素部と、ｎチャネル型薄膜トラ
ンジスタとｐチャネル型薄膜トランジスタとで形成され
たＣＭＯＳ回路とを有する半導体装置において、前記ｎ
チャネル型薄膜トランジスタのゲート電極は、ゲート絶
縁膜に接して形成された半導体膜からなるゲート電極の
第１層目と、前記ゲート電極の第１層目に接して形成さ
れたゲート電極の第２層目とを有し、前記ｎチャネル型
薄膜トランジスタの半導体層は、チャネル形成領域と、
一導電型の第１の不純物領域と、前記チャネル形成領域
と前記一導電型の第１の不純物領域とに挟まれ、かつ、
前記チャネル形成領域に接する一導電型の第２の不純物
領域とを有し、前記一導電型の第２の不純物領域の一部
は、前記ゲート絶縁膜を介して前記ゲート電極の第１層
目と重なっていることを特徴としている。

【００２９】上記発明の構成において、前記ｎチャネル
型薄膜トランジスタのゲート電極の第２層目は、チャネ
ル長方向の長さが、前記ゲート電極の第１層目よりも短
く形成されているものである。

【００３０】また、上記発明の構成において、一導電型
の半導体層と、該半導体層に接して形成された絶縁膜と
前記絶縁膜に接して形成された半導体膜からなる電極と
から成る容量を有し、前記容量がｎチャネル型またはｐ
チャネル型薄膜トランジスタに接続されていることを特
徴としている。前記一導電型の半導体層は、前記ｎチャ
ネル型またはｐチャネル型薄膜トランジスタの半導体層
と連続して設けることができる。

【００３１】さらに、本発明の構成において、前記ゲー
ト電極の第１層目はシリコン（Ｓｉ）、ゲルマニウム
（Ｇｅ）から選ばれた一種または複数種の元素、あるい
は前記元素を主成分とする化合物であり、前記ゲート電
極の第２層目はチタン（Ｔｉ）、タンタル（Ｔａ）、タ
ングステン（Ｗ）、モリブデン（Ｍｏ）から選ばれた一
種または複数種の元素、あるいは前記元素を主成分とす
る化合物であることが望ましい。

【００３２】そして、本発明の構成は、基板上に半導体
層を形成する工程と、前記半導体層に接してゲート絶縁
膜を形成する工程と、前記ゲート絶縁膜に接して第１の
導電膜を形成する工程と、前記第１の導電膜に接して第
２の導電膜を形成する工程と、前記第２の導電膜からゲ
ート電極の第２層目を形成する工程と、一導電型の不純
物元素を前記半導体層に選択的に添加する第１の不純物
添加の工程と、前記第１の導電膜からゲート電極の第１
層目を形成する工程と、一導電型の不純物元素を前記半
導体層に選択的に添加する第２の不純物添加の工程とを
有することを特徴とする。

【００３３】また、他の発明の構成は、基板上に半導体
層を形成する工程と、前記半導体層に接してゲート絶縁
膜を形成する工程と、前記ゲート絶縁膜に接して第１の
導電膜を形成する工程と、前記第１の導電膜に接して第
２の導電膜を形成する工程と、前記第２の導電膜からゲ
ート電極の第２層目を形成する工程と、一導電型の不純
物元素を前記半導体層に選択的に添加する第１の不純物
添加の工程と、前記第１の導電膜からゲート電極の第１
層目を形成する工程と、一導電型の不純物元素を前記半
導体層に選択的に添加する第２の不純物添加の工程と、
前記ゲート電極の第１層目の一部を除去する工程とを有
することを特徴とする。

【００３４】また、他の発明の構成は、基板上に、第１
の半導体層と第２の半導体層を形成する工程と、前記第
１の半導体層と第２の半導体層に接してゲート絶縁膜を
形成する工程と、前記ゲート絶縁膜に接して第１の導電
膜を形成する工程と、前記第１の導電膜に接して第２の
導電膜を形成する工程と、前記第２の導電膜からゲート
電極の第２層目を形成する工程と、一導電型の不純物元
素を少なくとも前記第１の半導体層に選択的に添加する
第１の不純物添加の工程と、一導電型とは反対の導電型
の不純物元素を前記第２の半導体層に選択的に添加する
第３の不純物添加の工程と、前記第１の導電膜からゲー
ト電極の第１層目を形成する工程と、一導電型の不純物
元素を少なくとも前記第１の半導体層に選択的に添加す
る第２の不純物添加の工程とを有することを特徴とす
る。

【００３５】また、他の発明の構成は、基板上に第１の
半導体層と第２の半導体層を形成する工程と、前記第１
の半導体層と第２の半導体層に接してゲート絶縁膜を形
成する工程と、前記ゲート絶縁膜に接して第１の導電膜
を形成する工程と、前記第１の導電膜に接して第２の導
電膜を形成する工程と、前記第２の導電膜からゲート電
極の第２層目を形成する工程と、一導電型の不純物元素
を少なくとも前記第１の半導体層に選択的に添加する第
１の不純物添加の工程と、一導電型とは反対の導電型の
不純物元素を前記第２の半導体層に選択的に添加する第
３の不純物添加の工程と、前記第１の導電膜からゲート
電極の第１層目を形成する工程と、一導電型の不純物元
素を少なくとも前記第１の半導体層に選択的に添加する
第２の不純物添加の工程と、前記ゲート電極の第１層目
の一部を除去する工程とを有することを特徴とする。

【００３６】また、他の発明の構成は、基板上に第１の
半導体層と第２の半導体層を形成する工程と、前記第１
の半導体層と第２の半導体層に接してゲート絶縁膜を形
成する工程と、前記ゲート絶縁膜に接して第１の導電膜
を形成する工程と、前記第１の導電膜に接して第２の導
電膜を形成する工程と、前記第２の導電膜からゲート電
極の第２層目を形成する工程と、一導電型の不純物元素
を少なくとも前記第１の半導体層に選択的に添加する第
１の不純物添加の工程と、一導電型とは反対の導電型の
不純物元素を前記第２の半導体層に選択的に添加する第
３の不純物添加の工程と、前記第１の導電膜からゲート
電極の第１層目を形成する工程と、一導電型の不純物元
素を少なくとも前記第１の半導体層に選択的に添加する
第２の不純物添加の工程と、前記ゲート電極の第１層目
の一部を除去する工程とを有することを特徴とする。

【００３７】上記発明の構成において、前記ゲート電極
の第１層目はシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）
から選ばれた一種または複数種の元素、あるいは前記元
素を主成分とする化合物から形成されるものであり、前
記ゲート電極の第２層目はチタン（Ｔｉ）、タンタル
（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）か
ら選ばれた一種または複数種の元素、あるいは前記元素
を主成分とする化合物から形成されることを特徴とす
る。

【発明の実施の形態】［実施形態１］本発明の実施の形
態を図１と図２により説明する。ここでは、基板上にｎ
チャネル型ＴＦＴとｐチャネル型ＴＦＴを同時に作製
し、ＣＭＯＳ回路の基本構成であるインバータ回路を形
成する実施形態について示す。

【００３８】絶縁表面を有する基板１０１は、ガラス基
板、プラスチック基板、セラミックス基板などを用いる
ことができる。また、酸化シリコン膜などの絶縁膜を表
面に形成したシリコン基板やステンレス基板を用いても
良い。また、石英基板を使用することも可能である。

【００３９】そして、基板１０１のＴＦＴが形成される
表面には、窒化シリコン膜からなる下地膜１０２と酸化
シリコン膜からなる下地膜１０３が形成されている。こ
れらの下地膜はプラズマＣＶＤ法やスパッタ法で形成す
れば良く、基板１０１から不純物が半導体層へ拡散する
ことを防ぐために設けるものである。例えば、窒化シリ
コン膜からなる下地膜１０２を２０〜１００ｎｍ、代表
的には５０ｎｍの厚さに形成し、さらに酸化シリコン膜
ならなる下地膜１０３を５０〜５００ｎｍ、代表的には
１５０〜２００ｎｍの厚さに形成すれば良い。

【００４０】勿論、下地膜を窒化シリコン膜からなる下
地膜１０２または、酸化シリコン膜ならなる下地膜１０
３のみで形成することも可能であるが、ＴＦＴの信頼性
のを考慮すると２層構造とすることが望ましい。

【００４１】前記下地膜１０３に接して形成される半導
体層は、プラズマＣＶＤ法、減圧ＣＶＤ法、スパッタ法
などの成膜法で形成される非晶質半導体を、レーザー結
晶化法や熱処理による固相成長法で結晶化された、結晶
質半導体を用いることが望ましい。また、前記成膜法で
形成される微結晶半導体を適用することも可能である。
ここで適用できる半導体材料は、シリコン（Ｓｉ）、ゲ
ルマニウム（Ｇｅ）、またシリコンゲルマニウム合金、
炭化シリコンがあり、その他にガリウム砒素などの化合
物半導体材料を用いることもできる。

【００４２】または、基板１０１上に形成する半導体層
は、単結晶シリコン層を形成したＳＯＩ（Silicon On
Insulators）基板としても良い。ＳＯＩ基板にはその
構造や作製方法によっていくつかの種類が知られている
が、代表的には、ＳＩＭＯＸ（Separation by Implan
ted Oxygen）、ＥＬＴＲＡＮ（Epitaxial Layer Tra
nsfer：キャノン社の登録商標）基板、Smart-Cut（SOIT
EC社の登録商標）などを使用することができる。勿論、
その他のＳＯＩ基板を使用することも可能である。

【００４３】半導体層は１０〜１００ｎｍ、代表的には
５０ｎｍの厚さで形成されるものである。また、プラズ
マＣＶＤ法で作製される非晶質半導体膜には１０〜４０
atom％の濃度で水素が含まれているが、好ましくは４０
０〜５００℃の熱処理で水素を膜中から脱離させ、含有
水素量を５atom％以下としておくことが望ましい。ま
た、非晶質シリコン膜をスパッタ法や蒸着法などの他の
作製方法で形成しても良いが、膜中に含まれる酸素、窒
素などの不純物元素を十分低減させておくことが望まし
い。

【００４４】ここで、下地膜と非晶質半導体膜とはいず
れもプラズマＣＶＤ法で作製されるものであり、このと
き下地膜と非晶質半導体膜を真空中で連続して形成して
も良い。下地膜を形成後、その表面が大気雰囲気にさら
されないことにより、表面の汚染を防ぐことが可能とな
り、作製されるＴＦＴの特性バラツキを低減させること
ができた。

【００４５】非晶質半導体膜を結晶化する工程は、公知
のレーザー結晶化技術または熱結晶化の技術を用いれば
良い。特に、触媒元素を用いた熱結晶化の技術により結
晶質半導体膜を形成すると優れたＴＦＴ特性を得ること
ができる。

【００４６】こうして形成された結晶質半導体膜をパタ
ーニングして、島状の半導体層１０４、１０５を形成し
た。

【００４７】次に、島状の半導体層１０４、１０５を覆
って、酸化シリコンまたは窒化シリコンを主成分とする
ゲート絶縁膜１０６を形成する。ゲート絶縁膜１０６
は、プラズマＣＶＤ法やスパッタ法で形成されるもので
あり、その厚さを１０〜２００ｎｍ、好ましくは５０〜
１５０ｎｍとして形成すれば良い。

【００４８】そして、ゲート絶縁膜１０６の表面にゲー
ト電極の第１層目となる第１の導電膜１０７と、ゲート
電極の第２層目となる第２の導電膜１０８とを形成し
た。第１の導電膜１０７はＳｉまたはＧｅを主成分とし
た半導体膜であり、この半導体膜にはｎ型あるいはｐ型
の導電型を付与する不純物元素が添加されていても良
い。そして、第１の導電膜１０７の厚さは５〜５０ｎ
ｍ、好ましくは１０〜３０ｎｍで形成すれば良い。

【００４９】ゲート絶縁膜１０６とゲート電極の第１層
目となる第１の導電膜１０７の厚さの管理は重要であっ
た。これは、後に実施される第１の不純物添加の工程に
おいて、ｎ型を付与する不純物をゲート絶縁膜１０６と
ゲート電極の第１層目となる第１の導電膜１０７を通過
させて、半導体層１０４、１０５に添加するためであっ
た。実際には、ゲート絶縁膜１０６とゲート電極の第１
層目となる第１の導電膜１０７の厚さと、添加する前記
不純物の濃度を考慮して、第１の不純物添加の工程条件
を決定されるものであった。前記膜厚範囲であれば前記
不純物元素を半導体層に添加することは可能であった。
しかし、ゲート絶縁膜１０６やゲート電極の第１層目と
なる第１の導電膜１０７の厚さが予定された本来の値よ
りも１０％以上変動すると、添加される不純物濃度が減
少してしまうためであった。

【００５０】ゲート電極の第２層目となる第２の導電膜
１０８は、チタン（Ｔｉ）、タンタル（Ｔａ）、タング
ステン（Ｗ）、モリブデン（Ｍｏ）から選ばれた元素、
あるいはこれらの元素を主成分とする化合物で形成すれ
ば良い。これはゲート電極の電気抵抗を下げるために考
慮されるものであり、例えば、Ｍｏ−Ｗ化合物を用いて
も良い。第２の導電膜１０８の厚さは、２００〜１００
０ｎｍ、代表的には４００ｎｍに形成すれば良い。（図
１（Ａ））

【００５１】次に公知のパターニング技術を使ってレジ
ストマスクを形成し、第２の導電膜１０８の一部を除去
する工程を行った。そして、図１（Ｂ）に示すようにゲ
ート電極の第２層目１０９、１１０を第１の導電膜１０
７上に形成した。ゲート電極の第２層目のチャネル長方
向の長さは、要求されるＴＦＴの特性に応じて適宣決め
られるものであるが、ここでは３μｍとした。

【００５２】そして、ｎ型を付与する第１の不純物元素
を添加する工程を行った。結晶質半導体材料に対してｎ
型を付与する不純物元素としては、リン（Ｐ）、砒素
（Ａｓ）、アンチモン（Ｓｂ）などが知られているが、
ここでは、リンを用い、フォスフィン（ＰＨ₃）を用い
たイオンドープ法で行った。この工程では、ゲート絶縁
膜１０６と第１の導電膜１０７を通してその下の半導体
層にリンを添加するために、加速電圧は８０ｋｅＶと高
めに設定した。半導体層に添加されるリンの濃度は、１
×１０¹⁶〜５×１０¹⁹atoms/cm³（代表的には１×１０
¹⁷〜５×１０¹⁸atoms/cm³）の範囲にするのが好まし
く、ここでは１×１０¹⁸atoms/cm³とした。そして、半
導体層にリンが添加された領域１１１、１１２、１１
３、１１４が形成された。ここで形成されたリンが添加
された領域の一部は、ＬＤＤ領域として機能する第２の
不純物領域とされるものである。(図１（Ｂ）)

【００５３】次にｎチャネル型ＴＦＴが形成される領域
にレジストマスク１１８を形成した。そして、エッチン
グにより第１の導電膜１０７が露出している領域を除去
した。その結果、第１の導電膜１２１、１２２がｎチャ
ネル型ＴＦＴが形成される領域に島状に残った。

【００５４】そして、ｐチャネル型ＴＦＴが形成される
領域のみに、ｐ型を付与する第３の不純物元素を添加す
るの工程を行った。ｐ型を付与する不純物元素として
は、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム
（Ｇａ）、が知られているが、ここではボロンをその不
純物元素として、ジボラン（Ｂ₂Ｈ₆）を用いてイオンド
ープ法で添加した。ここでも加速電圧を８０ｋｅＶとし
て、２×１０²⁰atoms/cm³の濃度にボロンを添加した。
そして、図１（Ｃ）に示すようにボロンが高濃度に添加
された第３の不純物領域１１９、１２０が形成された。
(図１（Ｃ）)

【００５５】そして、レジストマスク１１８を完全に除
去した後、レジストマスク１２３、１２４を形成した。
レジストマスク１２３はｎチャネル型ＴＦＴにおいて、
ソース領域およびト゛レイン領域となる第１の不純物領域を
形成するためのマスクとして利用するものである。即
ち、レジストマスク１２３の形状により、半導体層１０
４がある領域において第１の不純物領域が形成される領
域の面積を自由に設定することができる。

【００５６】ここでは、図１（Ｃ）に示すように、レジ
ストマスク１２３を形成し、ｎ型を付与する第２の不純
物元素を添加する工程を行った。そして、ソース領域と
なる第１の不純物領域１２５とドレイン領域となる第１
の不純物領域１２６がそれぞれ形成された。ここでは、
フォスフィン（ＰＨ₃）を用いたイオンドープ法で行っ
た。この工程でも、ゲート絶縁膜１０６を通してその下
の半導体層にリンを添加するために、加速電圧は８０ｋ
ｅＶと高めに設定した。この領域のリンの濃度はｎ型を
付与する第１の不純物元素を添加する工程と比較して高
濃度であり、１×１０²⁰〜１×１０²¹atoms/cm³（代表
的には１×１０²⁰〜５×１０²⁰atoms/cm³）とするのが
好ましく、ここでは１×１０²⁰atoms/cm³とした。

【００５７】この工程に先立って、レジストマスク１２
３を用い、エッチングにより第１の導電膜１２１、１２
２が露出している領域を除去しておいた。こうすること
により、ｎ型を付与する第２の不純物元素を添加する工
程を効果的に実施することができた。（図１（Ｄ））

【００５８】さらに、レジストマスク１２３、１２４を
除去して新たにレジストマスク１３０、１３１を形成し
た。この工程において、ｎチャネル型ＴＦＴに形成され
るレジストマスク１３０のチャネル長方向の長さはＴＦ
Ｔの構造を決める上で重要であった。レジストマスク１
３０は第１の導電膜１２７の一部を除去する目的で設け
られるものであり、このレジストマスクの長さにより、
第２の不純物領域がゲート電極と重なる領域と、重なら
ない領域をある範囲で自由に決めることができた。（図
１（Ｅ））

【００５９】そして図１（Ｆ）に示すようにゲート電極
の第１層目１３２が形成された。

【００６０】そして、ゲート絶縁膜１０６、ゲート電極
の第１層目１３２、ゲート電極の第２層目１０９、１１
０の表面に窒化シリコン膜１３３を形成した。さらにそ
の上に第１の層間絶縁膜１３４を形成した。窒化シリコ
ン膜１３３は５０ｎｍの厚さで形成され、第１の層間絶
縁膜１３４は酸化シリコン膜で９５０ｎｍの厚さに形成
した。

【００６１】ここで形成された窒化シリコン膜１３３は
次の熱処理の工程を行うために必要なものであった。こ
れはゲート電極の第２層目１０９，１１０の表面が酸化
することを防ぐ目的において効果的であった。

【００６２】熱処理の工程は、それぞれの濃度で添加さ
れたｎ型またはｐ型を付与する不純物元素を活性化する
ために行う必要があった。この工程は、電気加熱炉を用
いた熱アニール法や、前述のエキシマレーザーを用いた
レーザーアニール法や、ハロゲンランプを用いたラピッ
トサーマルアニール法（ＲＴＡ法）で行えば良い。しか
し、レーザーアニール法は低い基板加熱温度で活性をす
ることができるが、ゲート電極の下にかくれる領域まで
活性化させることは困難であった。従って、ここでは熱
アニール法で活性化の工程を行った。加熱処理は、窒素
雰囲気中において３００〜７００℃、好ましくは３５０
〜５５０℃、ここでは４５０℃、２時間の処理を行っ
た。

【００６３】第１の層間絶縁膜１３４と窒化シリコン膜
１３３はその後、パターニングでそれぞれのＴＦＴのソ
ース領域と、ドレイン領域に達するコンタクトホールが
形成された。そして、ソース電極１３５、１３６とドレ
イン電極１３７を形成した。図示していないが、本実施
例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むＡ
ｌ膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続
して形成した３層構造の電極として用いた。

【００６４】以上の工程で、ＣＭＯＳ回路のｎチャネル
型ＴＦＴにはチャネル形成領域１３８、第１の不純物領
域１４０、１４１、第２の不純物領域１３９が形成され
た。ここで、第２の不純物領域は、ゲート電極と重なる
領域（ＧＯＬＤ領域）１３９ａと、ゲート電極と重なら
ない領域（ＬＤＤ領域）１３９ｂがそれぞれ形成され
た。そして、第１の不純物領域１４０はソース領域とし
て、第１の不純物領域１４１はドレイン領域となった。

【００６５】一方、ｐチャネル型ＴＦＴは、チャネル形
成領域１４２、第３の不純物領域１４３、１４４が形成
された。そして、第３の不純物領域１４３はソース領域
として、第３の不純物領域１４４はドレイン領域となっ
た。（図２（Ａ））

【００６６】図２（Ａ）はインバータ回路の断面構造図
であり、図２（Ｂ）で示すインバータ回路の上面図のＡ
−Ａ' 断面構造を示している。尚、図２（Ｃ）に示すイ
ンバータ回路図における各端子部ａ、ｂ、ｃは、インバ
ータ回路の上面図に示す各端子と対応している。

【００６７】図１と図２では、ｎチャネル型ＴＦＴとｐ
チャネル型ＴＦＴとを相補的に組み合わせて成るＣＭＯ
Ｓ回路を例にして示したが、ｎチャネル型ＴＦＴを用い
たＮＭＯＳ回路や、液晶表示装置の画素部に本願発明を
適用することもできる。

【００６８】［実施形態２］本発明によれば、図３に示
すように、ＬＤＤ領域となる第２の不純物領域を、ゲー
ト電極の第１層目３０２と重なる第２の不純物領域３０
５ａ、３０６ａとゲート電極と重ならない第２の不純物
領域３０５ｂ、３０６ｂとに分けることができる。すな
わち、ゲート電極とオーバーラップするＬＤＤ領域と、
オーバーラップしないＬＤＤ領域が形成される。この領
域の作り分けは、フォトレジストによるマスクで容易に
実施可能であり、第１の不純物添加の工程と、第１の不
純物領域を形成する第２の不純物添加の工程により行わ
れた。

【００６９】すなわち、図３（Ａ）に示すＬＤＤ領域の
それぞれの長さＸ１、Ｘ２、およびＹ１、Ｙ２の長さを
ある範囲で任意に設定することができる。ここで、ｎチ
ャネル型ＴＦＴの信頼性を含めた特性を考慮すると、第
１の不純物領域（ドレイン領域）３０８側に設けられる
第２の不純物領域３０６ａ、３０６ｂは必須のものであ
ったが、ゲート電極を挟んでその反対側に設けられる第
２の不純物領域３０５ａ、３０５ｂは、ｎチャネル型Ｔ
ＦＴの動作環境を考慮して適宣設ければ良いものであっ
た。

【００７０】これは、同一基板上に駆動電圧の異なる回
路を作製するときにきわめて便利な方法であった。図３
には、液晶表示装置のロジック回路部、バッファ回路
部、アナログスイッチ部、および画素部に使用するＴＦ
Ｔの設計値の一例を示す。このとき、それぞれのＴＦＴ
の駆動電圧を考慮して、チャネル長はもとより、ゲート
電極と重なる第２の不純物領域３０５ａ、３０６ａとゲ
ート電極と重ならない第２の不純物領域３０５ｂ、３０
６ｂの長さを設定することが可能となる。

【００７１】例えば、液晶表示装置のドライバ回路のロ
ジック回路部ＴＦＴや、バッファ回路部のＴＦＴは基本
的にオン特性が重視されるので、いわゆるＧＯＬＤ構造
でも良く、ゲート電極と重ならない第２の不純物領域３
０６ｂは必ずしも設ける必要はない。しかしあえて設け
る場合は駆動電圧を考慮してＸ１の値を０.１〜４μ
ｍ、代表的には０．５〜３μｍの範囲で設定すれば良
い。いずれにしても、耐圧を考慮してゲート電極と重な
らない第２の不純物領域３０６ｂの値は、駆動電圧が高
くなるにしたがって大きくすることが望ましい。また、
このとき第１の不純物領域（ソース領域）３０７側には
第２の不純物領域３０５ａ、３０５ｂをあえて設ける必
要はなかった。

【００７２】また、サンプリング回路や、画素部に設け
るＴＦＴはオフ電流が増加しては困るので、例えば、チ
ャネル長３μｍとしてゲート電極と重なる第２の不純物
領域３０５ａ、３０６ａを１．５μｍとし、ゲート電極
と重ならない第２の不純物領域３０５ｂ、３０６ｂを
１．５μｍとすれば良かった。勿論、本発明はここで示
す設計値に限定されるものでなく、適宣決定すれば良い
ものである。

【００７３】以上のように、本発明において、ゲート電
極の第１層目と、ゲート電極の第２層目とのチャネル長
方向の長さは、作製するＴＦＴの構造と深い関係があっ
た。ゲート電極の第２層目のチャネル長方向の長さは、
チャネル長Ｌにほぼ相当するものであった。このときＬ
は０．１〜１０μｍ、代表的には０．２〜５μｍの値と
すれば良かった。

【００７４】そして、第２の不純物領域３０５、３０６
がゲート電極と重なる長さＹ１、Ｙ２は、ゲート電極の
第１層目３０２の長さと密接な関係にある。Ｙ１、Ｙ２
の長さは、０．１〜４μｍ、代表的には０．５〜３μｍ
で形成することが望ましい。また、第２の不純物領域３
０５、３０６がゲート電極と重ならない長さＸ１、Ｘ２
は、前述のように必ずしも設ける必要がない場合もある
が、通常は０．１〜３μｍ、代表的には０．３〜２μｍ
とするのが良い。いずれにしても、ＴＦＴの動作状態を
考慮して適宣決めると良い。

【００７５】ｎチャネル型ＴＦＴにおいてＬＤＤ領域
は、第２の不純物領域３０６ａ、３０６ｂだけでも良
い。また画素部のｎチャネル型ＴＦＴのように、両極の
電圧が印加されるような場合には、チャネル形成領域３
０４を中心としてソース領域側３０７とドレイン領域側
３０８の両方に設けることが望ましい。

【００７６】一方、ｐチャネル型ＴＦＴに対しては、チ
ャネル形成領域３０４と、ソース領域３０７、ドレイン
領域３０８だけを形成すれば良い。勿論、本発明のｎチ
ャネル型ＴＦＴと同様の構造としても良いが、ｐチャネ
ル型ＴＦＴはもともと信頼性が高いため、オン電流を稼
いでｎチャネル型ＴＦＴとの特性バランスをとった方が
好ましい。本願発明を図１に示すようにＣＭＯＳ回路に
適用する場合には、特にこの特性のバランスをとること
が重要である。但し、本発明の構造をｐチャネル型ＴＦ
Ｔに適用しても何ら問題はない。

【００７７】［実施例１］本実施例では、本願発明の構
成を図４〜図６を用い、画素部とその周辺に設けられる
駆動回路の基本形態であるＣＭＯＳ回路を同時に作製す
る方法について説明する。

【００７８】図４において、基板４０１には、例えばコ
ーニング社の１７３７ガラス基板に代表される無アルカ
リガラス基板を用いた。そして、基板４０１のＴＦＴが
形成される表面に、下地膜４０２をプラズマＣＶＤ法や
スパッタ法で形成した。下地膜４０２は図示していない
が、窒化シリコン膜を２５〜１００ｎｍ、ここでは５０
ｎｍの厚さに、酸化シリコン膜を５０〜３００ｎｍ、こ
こでは１５０ｎｍの厚さに形成した。また、下地膜４０
２は、窒化シリコン膜や窒化酸化シリコン膜のみを用い
ても良い。

【００７９】下地膜４０２は上記材料の１層で形成して
も良いし、２層以上の積層構造としても良い。いずれに
してもその厚さが１００〜３００nm程度になるように形
成する。例えば、プラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃、
Ｎ₂Ｏから作製される第１の酸化窒化シリコン膜を１０
〜１００nmの厚さに形成し、ＳｉＨ₄、Ｎ₂Ｏから作製さ
れる第２の酸化窒化シリコン膜を１００〜２００ｎｍの
厚さに積層形成した２層構造として下地膜４０２を形成
しても良い。

【００８０】次に、この下地膜４０２の上に５０ｎｍの
厚さの、非晶質シリコン膜をプラズマＣＶＤ法で形成し
た。非晶質シリコン膜は含有水素量にもよるが、好まし
くは４００〜５５０℃で数時間加熱して脱水素処理を行
い、含有水素量を５atom％以下として、結晶化の工程を
行うことが望ましい。また、非晶質シリコン膜をスパッ
タ法や蒸着法などの他の作製方法で形成しても良いが、
膜中に含まれる酸素、窒素などの不純物元素を十分低減
させておくことが望ましい。

【００８１】ここで、下地膜と非晶質シリコン膜とはい
ずれもプラズマＣＶＤ法で作製されるものであり、この
とき下地膜と非晶質シリコン膜を真空中で連続して形成
しても良い。下地膜を形成後、一旦大気雰囲気にさらさ
れない工程にすることにより、表面の汚染を防ぐことが
可能となり、作製されるＴＦＴの特性バラツキを低減さ
せることができた。

【００８２】非晶質シリコン膜を結晶化する工程は、公
知のレーザー結晶化技術または熱結晶化の技術を用いれ
ば良い。本実施例では、パルス発振型のＫｒＦエキシマ
レーザー光を線状に集光して非晶質シリコン膜に照射し
て結晶質シリコン膜を形成した。

【００８３】尚、本実施例では半導体層を非晶質シリコ
ン膜から結晶質シリコン膜を形成したが、微結晶シリコ
ン膜を用いても構わないし、直接結晶質シリコン膜を成
膜しても良い。

【００８４】こうして形成された結晶質シリコン膜をパ
ターニングして、島状の半導体層４０３、４０４、４０
５を形成した。

【００８５】次に、島状の半導体層４０３、４０４、４
０５を覆って、酸化シリコンまたは窒化シリコンを主成
分とするゲート絶縁膜４０６を形成した。ゲート絶縁膜
４０６は、プラズマＣＶＤ法でＮ₂ＯとＳｉＨ₄を原料と
した窒化酸化シリコン膜を１０〜２００ｎｍ、好ましく
は５０〜１５０ｎｍの厚さで形成すれば良い。ここでは
１００ｎｍの厚さに形成した。

【００８６】そして、ゲート絶縁膜４０６の表面にゲー
ト電極の第１層目となる第１の導電膜４０７と、ゲート
電極の第２層目となる第２の導電膜４０８とを形成し
た。第１の導電膜４０７はＳｉ、Ｇｅから選ばれた一種
の元素、またはこれらの元素を主成分とする半導体膜で
形成すれば良い。また、第１の導電膜４０７の厚さは５
〜５００ｎｍ、好ましくは１０〜３０ｎｍとする必要が
ある。ここでは、２０ｎｍの厚さでＳｉ膜を形成した。

【００８７】第１の導電膜として使用する半導体膜には
ｎ型あるいはｐ型の導電型を付与する不純物元素が添加
されていても良い。この半導体膜の作製法は公知の方法
に従えば良く、例えば、減圧ＣＶＤ法で基板温度を４５
０〜５００℃として、ジシラン（Ｓｉ₂Ｈ₆）を２５０Ｓ
ＣＣＭ、ヘリウム（Ｈｅ）を３００ＳＣＣＭ導入して作
製することができる。このとき同時に、Ｓｉ₂Ｈ₆に対し
てＰＨ₃を０．１〜２％混入させてｎ型の半導体膜を形
成しても良い。

【００８８】ゲート電極の第２層目となる第２の導電膜
は、Ｔｉ、Ｔａ、Ｗ、Ｍｏから選ばれた元素、あるいは
これらの元素を主成分とする化合物で形成すば良い。こ
れはゲート電極の電気抵抗を下げるために考慮されるも
のであり、例えば、Ｍｏ−Ｗ化合物を用いても良い。こ
こでは、Ｔａを使用し、スパッタ法で、２００〜１００
０ｎｍ、代表的には４００ｎｍの厚さに形成した。（図
４（Ａ））

【００８９】Ｔａ膜を用いる場合には、同様にスパッタ
法で形成することが可能である。Ｔａ膜はスパッタガス
にＡｒを用いる。また、これらのスパッタガス中に適量
のＸｅやＫｒを加えておくと、形成する膜の内部応力を
緩和して膜の剥離を防止することができる。α相のＴａ
膜の抵抗率は２０μΩcm程度でありゲート電極に使用す
ることができるが、β相のＴａ膜の抵抗率は１８０μΩ
cm程度でありゲート電極とするには不向きである。しか
し、ＴａＮ膜はα相に近い結晶構造を持つので、この上
にＴａ膜を形成すればα相のＴａ膜が容易に得られる。
従って、Ｔａ膜の成膜に先立って１０〜５０ｎｍの厚さ
でＴａＮ膜を形成しておいても良い。Ｔａ膜は抵抗率を
１０〜５０μΩcmの範囲ですることが好ましい。

【００９０】その他にＷ膜を用いることも可能であり、
その場合はＷをターゲットとしたスパッタ法で、アルゴ
ン（Ａｒ）ガスと窒素（Ｎ₂）ガスを導入して導電層
（Ａ）をＷ膜で２００nmの厚さに形成する。また、Ｗ膜
を６フッ化タングステン（ＷＦ ₆）を用いて熱ＣＶＤ法
で形成することもできる。いずれにしてもゲート電極と
して使用するためには低抵抗化を図る必要があり、Ｗ膜
の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ
膜は結晶粒を大きくすることで低抵抗率化を図ることが
できるが、Ｗ膜中に酸素などの不純物元素が多い場合に
は結晶化が阻害され高抵抗化する。このことより、スパ
ッタ法による場合、純度９９．９９９９％のＷターゲッ
トを用い、さらに成膜時に気相中からの不純物の混入が
ないように十分配慮してＷ膜を形成することにより、抵
抗率９〜２０μΩｃｍを実現することができる。

【００９１】次に公知のパターニング技術を使ってレジ
ストマスクを形成し、第２の導電膜４０８をエッチング
してゲート電極の第２層目を形成する工程を行った。第
２の導電膜４０８はＴａ膜で形成されているので、ドラ
イエッチング法により行った。ドライエッチングの条件
として、Ｃｌ₂を８０ＳＣＣＭ導入して１００ｍＴｏｒ
ｒ、で５００Ｗの高周波電力を投入して行った。そし
て、図４（Ｂ）に示すようにゲート電極の第２層目４０
９、４１０、４１２、４１３と、配線４１１を形成し
た。ゲート電極の第２層目のチャネル長方向の長さは、
ＣＭＯＳ回路を形成するゲート電極の第２層目４０９、
４１０で３μｍとし、また、画素部はマルチゲートの構
造となっていて、ゲート電極の第２層目４１２、４１３
の各々の長さを２μｍとした。

【００９２】エッチング後わずかに残さが確認された
が、ＳＰＸ洗浄液やＥＫＣなどの溶液で洗浄することに
より除去することができた。

【００９３】また、第２の導電膜４０８はウエットエッ
チング法で除去することもできた。例えば、Ｔａの場
合、フッ酸系のエッチング液で容易に除去することがで
きた。

【００９４】また、画素ＴＦＴのドレイン側に保持容量
を設ける構造となっている。このとき、第２の導電膜と
同じ材料で保持容量の配線電極４１４が形成される。

【００９５】そして、ｎ型を付与する第１の不純物元素
を添加する工程を行った。この工程は第２の不純物領域
を形成するための工程であった。ここでは、フォスフィ
ン（ＰＨ₃）を用いたイオンドープ法で行った。この工
程では、ゲート絶縁膜４０６と第１の導電膜４０７を通
してその下の半導体層にリンを添加するために、加速電
圧は８０ｋｅＶと高めに設定した。半導体層に添加され
るリンの濃度は、１×１０¹⁶〜５×１０¹⁹atoms/cm
³（代表的には１×１０¹⁷〜５×１０¹⁸atoms/cm³）の範
囲にするのが好ましく、ここでは１×１０¹⁸atoms/cm³
とした。そして、半導体層にリンが添加された領域４１
５、４１６、４１７、４１８、４１９、４２０、４２
１、４２２が形成された。(図４（Ｂ）)

【００９６】このとき、第１の導電膜４０７で、ゲート
電極の第２層目４０９、４１０、４１２、４１３と重な
らない領域にもリンが添加された。この領域のリン濃度
は特に規定されるものではないが、第１の導電膜の抵抗
率を下げる効果が得られた。

【００９７】次にｎチャネル型ＴＦＴを形成する領域を
レジストマスク４２９、４３１で、配線が形成される領
域をレジストマスク４３０で覆って、第１の導電膜４０
７の一部を除去する工程を行った。ここでは、ドライエ
ッチング法により行った。第１の導電膜４０７はＳｉで
あり、ドライエッチングの条件として、ＣＦ₄を５０Ｓ
ＣＣＭ、Ｏ₂を４５ＳＣＣＭ導入して５０ｍＴｏｒｒ、
で２００Ｗの高周波電力を投入して行った。その結果、
第１の導電膜４３４、４２３、４３５が残った。

【００９８】そして、ｐチャネル型ＴＦＴが形成される
領域に、ｐ型を付与する第３の不純物元素を添加するの
工程を行った。ここではジボラン（Ｂ₂Ｈ₆）を用いてイ
オンドープ法で添加した。ここでも加速電圧を８０ｋｅ
Ｖとして、２×１０²⁰atoms/cm³の濃度にボロンを添加
した。そして、図４（Ｃ）に示すようにボロンが高濃度
に添加された第３の不純物領域４３２、４３３が形成さ
れた。 (図４（Ｃ）)

【００９９】さらに、レジストマスク４２９、４３０、
４３１を完全に除去して、再度レジストマスク４３６、
４３７、４３８、４３９、４４０、４４１を形成した。
そして、レジストマスク４３６、４３９、４４０、４４
１を用い、第１の導電膜をエッチングし、新たに第１の
導電膜４４２、４４３、４４４、４４５を形成した。

【０１００】レジストマスク４３６は９μｍの長さで、
レジストマスク４３９、４４０は７μｍの長さで形成し
た。その結果、ｎ型を付与する第１の不純物添加の工程
でリンが添加され、本工程でレジストマスク４３６、４
３９、４４０で覆われた領域が、第２の不純物領域とし
て画定した。

【０１０１】そして、ｎ型を付与する第２の不純物元素
を添加する工程を行った。ここでは、フォスフィン（Ｐ
Ｈ₃）を用いたイオンドープ法で行った。この工程で
も、ゲート絶縁膜３０６を通してその下の半導体層にリ
ンを添加するために、加速電圧は８０ｋｅＶと高めに設
定した。そして、リンが添加された領域４４６、４４
７、４４８、４４９、４５０が形成された。この領域の
リンの濃度はｎ型を付与する第１の不純物元素を添加す
る工程と比較して高濃度であり、１×１０²⁰〜１×１０
²¹atoms/cm³とするのが好ましく、ここでは１×１０²⁰a
toms/cm³とした。（図５（Ａ））

【０１０２】さらに、レジストマスク４３６、４３７、
４３８、４３９、４４０、４４１を除去して新たにレジ
ストマスク４５１、４５２、４５３、４５４、４５５、
４５６を形成した。この工程において、ｎチャネル型Ｔ
ＦＴに形成されるレジストマスク４５１、４５４、４５
５のチャネル長方向の長さはＴＦＴの構造を決める上で
重要であった。レジストマスク４５１、４５４、４５５
は第１の導電膜４４２、４４３、４４４の一部を除去す
る目的で設けられるものであり、このレジストマスクの
長さにより、第２の不純物領域がゲート電極と重なる領
域と、重ならない領域をある範囲で自由に決めることが
できた。（図５（Ｂ））

【０１０３】そして図５（Ｃ）に示すようにゲート電極
の第１層目４５７、４５８、４５９、４６０が形成され
た。ここで、ゲート電極の第１層目４５７のチャネル長
方向の長さは６μｍ、ゲート電極の第１層目４５８、４
５９のチャネル長方向の長さは４μｍとした。

【０１０４】また、画素部には、保持容量部の電極４６
０が形成された。

【０１０５】図５（Ｃ）までの工程が終了したら、窒化
シリコン膜４６１、第１の層間絶縁膜４６２を形成する
工程を行った。最初に窒化シリコン膜４６１を５０ｎｍ
の厚さに成膜した。窒化シリコン膜４６１はプラズマＣ
ＶＤ法で形成され、ＳｉＨ₄を５ＳＣＣＭ、ＮＨ₃を４０
ＳＣＣＭ、Ｎ₂を１００ＳＣＣＭ導入して０．７Ｔｏｒ
ｒ、３００Ｗの高周波電力を投入した。そして、続いて
第１の層間絶縁膜４６２として酸化シリコン膜をＴＥＯ
Ｓを５００ＳＣＣＭ、Ｏ₂を５０ＳＣＣＭ導入し１Ｔｏ
ｒｒ、２００Ｗの高周波電力を投入して９５０ｎｍの厚
さに成膜した。

【０１０６】そして、熱処理の工程を行った。熱処理の
工程は、それぞれの濃度で添加されたｎ型またはｐ型を
付与する不純物元素を活性化するために行う必要があっ
た。この工程は、電気加熱炉を用いた熱アニール法や、
前述のエキシマレーザーを用いたレーザーアニール法
や、ハロゲンランプを用いたラピットサーマルアニール
法（ＲＴＡ法）で行えば良い。ここでは熱アニール法で
活性化の工程を行った。加熱処理は、窒素雰囲気中にお
いて３００〜７００℃、好ましくは３５０〜５５０℃、
ここでは４５０℃、２時間の処理を行った。

【０１０７】第１の層間絶縁膜４６２と窒化シリコン膜
４６１はその後、パターニングでそれぞれのＴＦＴのソ
ース領域と、ドレイン領域に達するコンタクトホールが
形成された。そして、ソース電極４６３、４６４、４６
５とドレイン電極４６７、４６８を形成した。図示して
いないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎ
ｍ、Ｔｉを含むＡｌ膜３００ｎｍ、Ｔｉ膜１５０ｎｍを
スパッタ法で連続して形成した３層構造の電極として用
いた。

【０１０８】そして、ソース電極４６３、４６４、４６
５とドレイン電極４６７、４６８と、第１の層間絶縁膜
４６２を覆ってパッシベーション膜４６９を形成した。
パッシベーション膜４６９は、窒化シリコン膜で５０ｎ
ｍの厚さで形成した。さらに、有機樹脂からなる第２の
層間絶縁膜４７０を約１０００ｎｍの厚さに形成した。
有機樹脂膜としては、ポリイミド、アクリル、ポリイミ
ドアミド等を使用することができる。有機樹脂膜を用い
ることの利点は、成膜方法が簡単である点や、比誘電率
が低いので、寄生容量を低減できる点、平坦性に優れる
点などが上げられる。なお上述した以外の有機樹脂膜を
用いることもできる。ここでは、基板に塗布後、熱重合
するタイプのポリイミドを用い、３００℃で焼成して形
成した。

【０１０９】以上の工程で、ＣＭＯＳ回路のｎチャネル
型ＴＦＴにはチャネル形成領域４７１、第１の不純物領
域４７４、４７５、第２の不純物領域４７２、４７３が
形成された。ここで、第２の不純物領域は、ゲート電極
と重なる領域（ＧＯＬＤ領域）４７２ａ、４７３ａが
１．５μｍの長さに、ゲート電極と重ならない領域（Ｌ
ＤＤ領域）４７２ｂ、４７３ｂが１．５μｍの長さにそ
れぞれ形成された。そして、第１の不純物領域４７４は
ソース領域として、第１の不純物領域４７５はドレイン
領域となった。

【０１１０】ｐチャネル型ＴＦＴは、同様にクラッド構
造のゲート電極が形成され、チャネル形成領域４７６、
第３の不純物領域４７７、４７８が形成された。そし
て、第３の不純物領域４７７はソース領域として、第３
の不純物領域４７８はドレイン領域となった。

【０１１１】また、画素部のｎチャネル型ＴＦＴはマル
チゲートであり、チャネル形成領域４７９、４８４と第
１の不純物領域４８２、４８３、４８７と第２の不純物
領域４８０、４８１、４８５、４８６が形成された。こ
こで第２の不純物領域は、ゲート電極と重なる領域４８
０ａ、４８１ａ、４８５ａ、４８６ａと重ならない領域
４８０ｂ、４８１ｂ、４８５ｂ、４８６ｂとが形成され
た。

【０１１２】こうして図６に示すように、基板４０１上
にＣＭＯＳ回路と、画素部が形成されたアクティブマト
リクス基板が作製された。また、画素部のｎチャネル型
ＴＦＴのドレイン側には、保持容量部が同時に形成され
た。

【０１１３】［実施例２］本実施例では、実施例１と同
じ工程で図５（Ａ）に示す状態得た後、他の方法でゲー
ト電極の第１層目の一部を除去する例を図７を用いて説
明する。

【０１１４】まず、図５（Ａ）で形成したレジストマス
ク４３６、４３７、４３８、４３９、４４０、４４１を
そのまま使用して、エッチングにより、第１のゲート導
電膜４４２、４４３、４４４の一部を図７（Ａ）に示す
ように除去した。

【０１１５】ここでのエッチングの工程は、ゲート電極
の第１層目がシリコン膜である場合、ドライエッチング
法により、ＳＦ₆を４０ＳＣＣＭ、Ｏ₂を１０ＳＣＣＭ導
入して、１００ｍＴｏｒｒ、２００Ｗの高周波電力を印
加して行うことができた。

【０１１６】このドライエッチングの条件では、下地に
あるゲート絶縁膜との選択比は高く、ゲート絶縁膜４０
６はほとんどエッチングされなかった。

【０１１７】ここでは、レジストマスク４３６は、ＴＦ
Ｔのチャネル長方向に対して９μｍ、また、レジストマ
スク４３９、４４０は７μｍの長さで形成されていた。
そして、ここではドライエッチングにより第１の導電膜
を１．５μｍずつ除去して、ゲート電極の第１層目４５
７、４５８、４５９、４６０を形成した。

【０１１８】以降の工程は実施例１に従えば良く、図６
に示すように窒化シリコン膜４６１、第１の層間絶縁膜
４６２、ソース電極４６３、４６４、４６５、ドレイン
電極４６７、４６８、パッシベーション膜４６９、第２
の層間絶縁膜４７０を形成して、図４（Ｃ）に示すアク
ティブマトリクス基板が形成された。

【０１１９】［実施例３］本実施例では、実施例１と同
じ工程で図５（Ａ）に示す状態得た後、他の方法でゲー
ト電極の第１層目の一部を除去する例を図８を用いて説
明する。

【０１２０】まず、図５（Ａ）で形成したレジストマス
ク４３６、４３７、４３８、４３９、４４０、４４１を
完全に除去して、再度フォトレジストを膜を形成し、裏
面からの露光によるパターニングの工程を行った。この
とき、図８（Ａ）に示すようにゲート電極がマスクとな
って、自己整合的にレジストマスク８０１、８０２、８
０３、８０４、８０５、８０６が形成された。裏面から
の露光は直接光と散乱光を利用して行うもので、光強度
や露光時間などの露光条件の調節により、図８（Ａ）に
示すようにレジストマスクをゲート電極上の内側に形成
することができた。

【０１２１】但し、レジストマスク８０２、８０３はゲ
ート電極４１０、配線４１１を保護するためのものであ
り、必ずしも必要なものでなく実施者が適宣設ければ良
いものである。

【０１２２】そして、ゲート電極の第１層目のマスクさ
れていない領域をドライエッチング法により除去した。
ドライエッチングの条件は実施例１と同様に行った。エ
ッチングが終了した後レジストマスク８０１、８０２、
８０３、８０４、８０５を除去した。

【０１２３】以降の工程は実施例１に従えば良く、図６
に示すように窒化シリコン膜４６１、第１の層間絶縁膜
４６２、ソース電極４６３、４６４、４６５、ドレイン
電極４６７、４６８、パッシベーション膜４６９、第２
の層間絶縁膜４７０を形成して、図４（Ｃ）に示すアク
ティブマトリクス基板が形成された。

【０１２４】［実施例４］本実施例では、実施例１にお
いて半導体層として用いる結晶質半導体膜を、触媒元素
を用いた熱結晶化法により形成する例を示す。触媒元素
を用いる場合、特開平７−１３０６５２号公報、特開平
８−７８３２９号公報で開示された技術を用いることが
望ましい。

【０１２５】ここで、特開平７−１３０６５２号公報に
開示されている技術を本願発明に適用する場合の例を図
１２に示す。まず基板１２０１に酸化シリコン膜１２０
２を設け、その上に非晶質シリコン膜１２０３を形成し
た。さらに、重量換算で１０ｐｐｍのニッケルを含む酢
酸ニッケル塩溶液を塗布してニッケル含有層１２０４を
形成した。（図１２（Ａ））

【０１２６】次に、５００℃、１時間の脱水素工程の
後、５００〜６５０℃で４〜１２時間、例えば５５０
℃、８時間の熱処理を行い、結晶質シリコン膜１２０５
を形成した。こうして得られた結晶質シリコン膜１２０
５は非常に優れた結晶質を有した。（図１２（Ｂ））

【０１２７】また、特開平８−７８３２９号公報で開示
された技術は、触媒元素を選択的に添加することによっ
て、非晶質半導体膜の選択的な結晶化を可能としたもの
である。同技術を本願発明に適用した場合について、図
１３で説明する。

【０１２８】まず、ガラス基板１３０１に酸化シリコン
膜１３０２を設け、その上に非晶質シリコン膜１３０
３、酸化シリコン膜１３０４を連続的に形成した。この
時、酸化シリコン膜１３０４の厚さは１５０ｎｍとし
た。

【０１２９】次に酸化シリコン膜１３０４をパターニン
グして、選択的に開孔部１３０５を形成し、その後、重
量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶
液を塗布した。これにより、ニッケル含有層１３０６が
形成され、ニッケル含有層１３０６は開孔部１３０５の
底部のみで非晶質シリコン膜１３０２と接触した。（図
１３（Ａ））

【０１３０】次に、５００〜６５０℃で４〜２４時間、
例えば５７０℃、１４時間の熱処理を行い、結晶質シリ
コン膜１３０７を形成した。この結晶化の過程では、ニ
ッケルが接した非晶質シリコン膜の部分が最初に結晶化
し、そこから横方向へと結晶化が進行する。こうして形
成された結晶質シリコン膜１３０７は棒状または針状の
結晶が集合して成り、その各々の結晶は巨視的に見れば
ある特定の方向性をもって成長しているため、結晶性が
揃っているという利点がある。(図１３（Ｂ）)

【０１３１】尚、上記２つの技術において使用可能な触
媒元素は、ニッケル（Ｎｉ）の以外にも、ゲルマニウム
（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓ
ｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、
銅（Ｃｕ）、金（Ａｕ）、といった元素を用いても良
い。

【０１３２】以上のような技術を用いて結晶質半導体膜
（結晶質シリコン膜や結晶質シリコンゲルマニウム膜な
どを含む）を形成し、パターニングを行えば、結晶質Ｔ
ＦＴの半導体層を形成することができる。本実施例の技
術を用いて、結晶質半導体膜から作製されたＴＦＴは、
優れた特性が得られるが、そのため高い信頼性を要求さ
れてあいた。しかしながら、本願発明のＴＦＴ構造を採
用することで、本実施例の技術を最大限に生かしたＴＦ
Ｔを作製することが可能となった。

【０１３３】［実施例５］本実施例は、実施例１で用い
られる半導体層を形成する方法として、非晶質半導体膜
を初期膜として前記触媒元素を用いて結晶質半導体膜を
形成した後で、その触媒元素を結晶質半導体膜から除去
する工程を行った例を示す。本実施例ではその方法とし
て、特開平１０−２４７７３５、特開平１０−１３５４
６８号公報または特開平１０−１３５４６９号公報に記
載された技術を用いた。

【０１３４】同公報に記載された技術は、非晶質半導体
膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタ
リング作用を用いて除去する技術である。同技術を用い
ることで、結晶質半導体膜中の触媒元素の濃度を１×１
０¹⁷atms/cm³以下、好ましくは１×１０¹⁶atms/cm³にま
で低減することができる。

【０１３５】本実施例の構成について図１４を用いて説
明する。ここではコーニング社の１７３７基板に代表さ
れる無アルカリガラス基板を用いた。図１４（Ａ）で
は、実施例４で示した結晶化の技術を用いて、下地１４
０２、結晶質シリコン膜１４０３が形成された状態を示
している。そして、結晶質シリコン膜１４０３の表面に
マスク用の酸化シリコン膜１４０４が１５０ｎｍの厚さ
に形成され、パターニングにより開孔部が設けられ、結
晶質シリコン膜を露出させた領域を設けてある。そし
て、リンを添加する工程を実施して、結晶質シリコン膜
にリンが添加された領域１４０５が設けられた。

【０１３６】この状態で、窒素雰囲気中で５５０〜８０
０℃、５〜２４時間、例えば６００℃、１２時間の熱処
理を行うと、結晶質シリコン膜にリンが添加された領域
１４０５がゲッタリングサイトとして働き、結晶質シリ
コン膜１４０３に残存していた触媒元素はリンが添加さ
れた領域１４０５に偏析させることができた。

【０１３７】そして、マスク用の酸化シリコン膜１４０
４と、リンが添加された領域１４０５とをエッチングし
て除去することにより、結晶化の工程で使用した触媒元
素の濃度を１×１０¹⁷atms/cm³以下にまで低減された結
晶質シリコン膜を得ることができた。この結晶質シリコ
ン膜はそのまま実施例１で示した本願発明のＴＦＴの半
導体層として使用することができた。

【０１３８】［実施例６］本実施例では、実施例１で示
した本願発明のＴＦＴを作製する工程において、半導体
層とゲート絶縁膜を形成する他の実施形態を示す。そし
て、本実施例の構成を図１５で説明する。

【０１３９】ここでは、少なくとも７００〜１１００℃
程度の耐熱性を有する基板が必要であり、石英基板１５
０１が用いられた。そして実施例４及び実施例５で示し
た技術を用い、結晶質半導体が形成され、これをＴＦＴ
の半導体層にするために、島状にパターニングして半導
体層１５０２、１５０３を形成した。そして、半導体層
１５０２、１５０３を覆って、ゲート絶縁膜１５０４を
酸化シリコンを主成分とする膜で形成した。本実施例で
は、プラズマＣＶＤ法で窒化酸化シリコン膜を７０ｎｍ
の厚さで形成した。（図１５（Ａ））

【０１４０】そして、ハロゲン（代表的には塩素）と酸
素を含む雰囲気中で熱処理を行った。本実施例では、９
５０℃、３０分とした。尚、処理温度は７００〜１１０
０℃の範囲で選択すれば良く、処理時間も１０分から８
時間の間で選択すれば良かった。（図１５（Ｂ））

【０１４１】その結果、本実施例の条件では、半導体層
１５０２、１５０３とゲート絶縁膜１５０４との界面で
熱酸化膜が形成され、ゲート絶縁膜１５０７が形成され
た。また、ハロゲン雰囲気での酸化の過程で、ゲート絶
縁膜１５０４と半導体層１５０２、１５０３に含まれる
不純物で、特に金属不純物元素はハロゲンと化合物を形
成し、気相中に除去することができた。

【０１４２】以上の工程で作製されたゲート絶縁膜１５
０７は、絶縁耐圧が高く半導体層１５０５、１５０６と
ゲート絶縁膜１５０７の界面は非常に良好なものであっ
た。本願発明のＴＦＴの構成を得るためには、以降の工
程は実施例１に従えば良かった。

【０１４３】［実施例７］本実施例では、実施例４で示
した方法で結晶質半導体膜を形成し、実施例１で示す工
程でアクティブマトリクス基板を作製方法において、結
晶化の工程で使用した触媒元素をゲッタリングにより除
去する例を示す。まず、実施例１において、図４（Ａ）
で示される半導体層４０３、４０４、４０５は、触媒元
素を用いて作製された結晶質シリコン膜であった。この
とき、結晶化の工程で用いられた触媒元素が半導体層中
に残存するので、ゲッタリングの工程を実施することが
望ましかった。

【０１４４】ここでは、図４（Ｃ）に示す工程までその
まま実施した。そして、レジストマスク４２９、４３
０、４３１を除去した。

【０１４５】そして、図１６に示すように、新たなレジ
ストマスク１６０１、１６０２、１６０３、１６０４、
１６０５、１６０６を形成した。そして、ｎ型を付与す
る第２の不純物添加の工程を行った。そして、半導体層
にリンが添加された領域１６１１、１６１２、１６１
３、１６１４、１６１５、１６１６、１６１７が形成さ
れた。

【０１４６】ここで、リンが添加された領域１６１３、
１６１４にはすでにｐ型を付与する不純物元素であるボ
ロンが添加されているが、このときリン濃度は１×１０
²⁰〜１×１０²¹atoms/cm³であり、ボロンに対して１／
２程度の濃度で添加されるので、ｐチャネル型ＴＦＴの
特性には何ら影響を及ぼさなかった。

【０１４７】この状態で、窒素雰囲気中で４００〜８０
０℃、１〜２４時間、例えば６００℃、１２時間の加熱
処理の工程を行った。この工程により、添加されたｎ型
及びｐ型を付与する不純物元素を活性化することができ
た。さらに、前記リンが添加されている領域がゲッタリ
ングサイトとなり、結晶化の工程の後残存していた触媒
元素を偏析させることができた。その結果、チャネル形
成領域から触媒元素を除去することができた。（図１６
（Ｂ））

【０１４８】図１６（Ｂ）の工程が終了したら、以降の
工程は実施例１の工程に従い、図６状態を形成すること
により、アクティブマトリクス基板を作製することがで
きた。

【０１４９】［実施例８］本実施例では、実施例１で作
製されたアクティブマトリクス基板から、アクティブマ
トリクス型液晶表示装置を作製する工程を説明する。

【０１５０】図６の状態のアクティブマトリクス基板に
対して、図１１（Ａ）に示すように遮光膜１１０１、第
３の層間絶縁膜１１０２を形成した。遮光膜１１０１は
顔料を含む有機樹脂膜や、Ｔｉ、Ｃｒなどの金属膜を用
いると良い。また、第３の層間絶縁膜１１０２は、ポリ
イミドなどの有機樹脂膜で形成した。そして、第３の層
間絶縁膜１１０２と第２の層間絶縁膜４７０、パッシベ
ーション膜４６９にドレイン電極４６８に達するコンタ
クトホールを形成し、画素電極１１０３を形成した。画
素電極１１０３は、透過型液晶表示装置とする場合には
透明導電膜を用い、反射型の液晶表示装置とする場合に
は金属膜を用いれば良い。ここでは透過型の液晶表示装
置とするために、酸化インジウム・スズ（ＩＴＯ）膜を
１００ｎｍの厚さにスパッタ法で形成し、画素電極１１
０３を形成した。

【０１５１】透明導電膜の材料のエッチング処理は塩酸
系の溶液により行う。しかし、ＩＴＯのエッチングは残
渣が発生しやすいので、エッチング加工性を改善するた
めに酸化インジウム酸化亜鉛合金（Ｉｎ₂Ｏ₃―ＺｎＯ）
を用いても良い。酸化インジウム酸化亜鉛合金は表面平
滑性に優れ、ＩＴＯと比較して熱安定性にも優れている
という特徴をもつ。同様に、酸化亜鉛（ＺｎＯ）も適し
た材料であり、さらに可視光の透過率や導電率を高める
ためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：
Ｇａ）などを用いることができる。

【０１５２】次に、図１１（Ｂ）に示すように、配向膜
１１０４を第３の層間絶縁膜１１０２と画素電極１１０
３形成する。通常液晶表示素子の配向膜にはポリイミド
樹脂が多く用いられている。対向側の基板１１０５に
は、透明導電膜１１０６と、配向膜１１０７とを形成し
た。配向膜は形成された後、ラビング処理を施して液晶
分子がある一定のプレチルト角を持って平行配向するよ
うにした。

【０１５３】上記の工程を経て、画素部と、ＣＭＯＳ回
路が形成されたアクティブマトリクス基板と対向基板と
を、公知のセル組み工程によってシール材やスペーサ
（共に図示せず）などを介して貼りあわせる。その後、
両基板の間に液晶材料１１０８を注入し、封止剤（図示
せず）によって完全に封止した。よって図１１（Ｂ）に
示すアクティブマトリクス型液晶表示装置が完成した。

【０１５４】次に本実施例のアクティブマトリクス型液
晶表示装置の構成を、図９と図１０を用いて説明する。
図９は本実施例のアクティブマトリクス基板の斜視図で
ある。アクティブマトリクス基板は、ガラス基板４０１
上に形成された、画素部９０１と、走査（ゲート）線駆
動回路９０２と、信号(ソース)線駆動回路９０３で構成
される。画素部の画素ＴＦＴ９００はｎチャネル型ＴＦ
Ｔであり、周辺に設けられる駆動回路はＣＭＯＳ回路を
基本として構成されている。走査（ゲート）線駆動回路
９０２と、信号（ソース）線駆動回路９０３はそれぞれ
ゲート配線１００２とソース配線１００３で画素部９０
１に接続されている。

【０１５５】図１０（Ａ）は画素部９０１の上面図であ
り、ほぼ１画素の上面図である。画素部にはｎチャネル
型ＴＦＴが設けられている。ゲート配線１００２に連続
して形成されるゲート電極１０２０は、図示されていな
いゲート絶縁膜を介してその下の半導体層１００１と交
差している。図示はしていないが、半導体層には、ソー
ス領域、ドレイン領域、第１の不純物領域が形成されて
いる。また、画素ＴＦＴのドレイン側には、半導体層
と、ゲート絶縁膜と、第１及びゲート電極の第２層目と
同じ材料で形成された電極とから、保持容量１００７が
形成されている。そして、保持容量１００７に接続した
容量配線１０２１が、ゲート配線１００２と平行に設け
られている。また、図１０（Ａ）で示すＡ―Ａ‘に沿っ
た断面構造は、図６に示す画素部の断面図に対応してい
る。

【０１５６】一方、図１０（Ｂ）に示すＣＭＯＳ回路で
は、ゲート配線１０１０から延在するゲート電極４０
９、４１０が、図示されていないゲート絶縁膜を介して
その下の半導体層４０３、４０４とそれぞれ交差してい
る。図示はしていないが、同様にｎチャネル型ＴＦＴの
半導体層には、ソース領域、ドレイン領域、第１の不純
物領域が形成されている。また、ｐチャネル型ＴＦＴの
半導体層にはソース領域とドレイン領域が形成されてい
る。そして、その位置関係は、Ｂ―Ｂ‘に沿った断面構
造は、図６に示す画素部の断面図に対応している。

【０１５７】本実施例では、画素ＴＦＴ９００をダブル
ゲートの構造としているが、シングルゲートの構造でも
良いし、トリプルゲートとしたマルチゲート構造にして
も構わない。本実施例のアクティブマトリクス基板の構
造は、本実施例の構造に限定されるものではない。本願
発明の構造は、ゲート電極の構造と、ゲート絶縁膜を介
して設けられた半導体層のソース領域と、ドレイン領域
と、その他の不純物領域の構成に特徴があるので、それ
以外の構成については実施者が適宣決定すれば良い。

【０１５８】［実施例９］図１７は、実施例８で示した
アクティブマトリクス型液晶表示装置の回路構成の一例
を示す。本実施例のアクティブマトリクス型液晶表示装
置は、ソース信号線側駆動回路１７０１、ゲート信号線
側駆動回路（Ａ）１７０７、ゲート信号線側駆動回路
（Ｂ）１７１１、プリチャージ回路１７１２、画素部１
７０６を有している。

【０１５９】ソース信号線側駆動回路１７０１は、シフ
トレジスタ回路１７０２、レベルシフタ回路１７０３、
バッファ回路１７０４、サンプリング回路１７０５を備
えている。

【０１６０】また、ゲート信号線側駆動回路（Ａ）１７
０７は、シフトレジスタ回路１７０８、レベルシフタ回
路１７０９、バッファ回路１７１０を備えている。ゲー
ト信号線側駆動回路（Ｂ）１７１１も同様な構成であ
る。

【０１６１】ここで、それぞれの回路の駆動電圧の一例
を示すと、シフトレジスタ回路１７０２、１７０８は１
０〜１６Ｖであり、レベルシフタ回路１７０３、１７０
９、バッファ回路１７０４、１７１０、サンプリング回
路１７０５画素部１７０６は１４〜１６Ｖであった。サ
ンプリング回路１７０５画素部１７０６は印加される電
圧の振幅であり、通常極性反転された電圧が交互に印加
されていた。

【０１６２】本発明は、ｎチャネル型ＴＦＴの駆動電圧
を考慮して、ＬＤＤ領域となる第２の不純物領域の長さ
を同一基板上で異ならしめることが容易であり、それぞ
れの回路を構成するＴＦＴに対して、最適な形状を同一
工程で作り込むことができた。

【０１６３】図１８（Ａ）はシフトレジスタ回路のＴＦ
Ｔの構成例を示している。シフトレジスタ回路のｎチャ
ネル型ＴＦＴはシングルゲートであり、ドレイン側にの
みＬＤＤ領域となる第２の不純物領域が設けられてい
る。ここで、ゲート電極とオーバーラップするＬＤＤ領
域（ＧＯＬＤ領域）１８０３ａとオーバーラップしない
ＬＤＤ領域１８０３ｂの長さは、例えば、図３（Ｃ）に
従えば良く、１８０３ａを２．０μｍ、１８０３ｂを
１．０μｍとして形成することができる。

【０１６４】図１８（Ｂ）はレベルシフタ回路、バッフ
ァ回路のＴＦＴの構成例を示している。これらの回路の
ｎチャネル型ＴＦＴはダブルゲートとしてあり、ドレイ
ン側にＬＤＤ領域となる第２の不純物領域が設けられて
いる。例えば、ゲート電極とオーバーラップするＬＤＤ
領域（ＧＯＬＤ領域）１８１２ａ、１８１３ａの長さを
２．５μｍとし、オーバーラップしないＬＤＤ領域１８
１２ｂ、１８１３ｂの長さはを２．５μｍとすることが
できる。

【０１６５】図１８（Ｃ）はサンプリング回路のＴＦＴ
の構成例を示している。この回路のｎチャネル型ＴＦＴ
はシングルゲートであるが、極性反転されるために、ソ
ース側およびドレイン側の両方にＬＤＤ領域となる第２
の不純物領域が設けられている。ゲート電極とオーバー
ラップするＬＤＤ領域（ＧＯＬＤ領域）１８１４ａと１
８１５ａ、及びオーバーラップしないＬＤＤ領域１８１
４ｂと１８１５ｂの長さは、それぞれ等しくすることが
好ましく、例えば、ゲート電極とオーバーラップするＬ
ＤＤ領域（ＧＯＬＤ領域）１８１４ａと１８１５ａを
１．５μｍ、オーバーラップしないＬＤＤ領域１８１４
ｂと１８１５ｂの長さを１．０μｍとすることができ
る。

【０１６６】図１８（Ｄ）は画素部の構成例を示してい
る。この回路のｎチャネル型ＴＦＴはマルチゲートであ
るが、極性反転されるために、ソース側およびドレイン
側の両方にＬＤＤ領域となる第２の不純物領域が設けら
れている。例えば、ゲート電極とオーバーラップするＬ
ＤＤ領域（ＧＯＬＤ領域）１８１６ａと１８１７ａを
１．５μｍ、オーバーラップしないＬＤＤ領域１８１６
ｂと１８１６ｂの長さを１．５μｍとすることができ
る。

【０１６７】［実施例１０］本実施例では、本願発明を
用いてＥＬ（エレクトロルミネッセンス）表示装置を作
製した例について説明する。

【０１６８】図３２（Ａ）は本願発明を用いたＥＬ表示
装置の上面図である。図３２（Ａ）において、４０１０
は基板、４０１１は画素部、４０１２はソース側駆動回
路、４０１３はゲート側駆動回路であり、それぞれの駆
動回路は配線４０１４〜４０１６を経てＦＰＣ４０１７
に至り、外部機器へと接続される。

【０１６９】このとき、少なくとも画素部、好ましくは
駆動回路及び画素部を囲むようにしてカバー材６００
０、シーリング材（ハウジング材ともいう）７０００、
密封材（第２のシーリング材）７００１が設けられてい
る。

【０１７０】また、図３２（Ｂ）は本実施例のＥＬ表示
装置の断面構造であり、基板４０１０、下地膜４０２１
の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型
ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回
路を図示している。）４０２２及び画素部用ＴＦＴ４０
２３（但し、ここではＥＬ素子への電流を制御するＴＦ
Ｔだけ図示している。）が形成されている。

【０１７１】本願発明は、駆動回路用ＴＦＴ４０２２、
画素部用ＴＦＴ４０２３に際して用いることができる。

【０１７２】本願発明を用いて駆動回路用ＴＦＴ４０２
２、画素部用ＴＦＴ４０２３が完成したら、樹脂材料で
なる層間絶縁膜（平坦化膜）４０２６の上に画素部用Ｔ
ＦＴ４０２３のドレインと電気的に接続する透明導電膜
でなる画素電極４０２７を形成する。画素電極４０２７
が透明導電膜である場合、画素部用ＴＦＴとしては、ｐ
チャネル型ＴＦＴを用いることが好ましい。透明導電膜
としては、酸化インジウムと酸化スズとの化合物（ＩＴ
Ｏと呼ばれる）または酸化インジウムと酸化亜鉛との化
合物を用いることができる。そして、画素電極４０２７
を形成したら、絶縁膜４０２８を形成し、画素電極４０
２７上に開口部を形成する。

【０１７３】次に、ＥＬ層４０２９を形成する。ＥＬ層
４０２９は公知のＥＬ材料（正孔注入層、正孔輸送層、
発光層、電子輸送層または電子注入層）を自由に組み合
わせて積層構造または単層構造とすれば良い。どのよう
な構造とするかは公知の技術を用いれば良い。また、Ｅ
Ｌ材料には低分子系材料と高分子系（ポリマー系）材料
がある。低分子系材料を用いる場合は蒸着法を用いる
が、高分子系材料を用いる場合には、スピンコート法、
印刷法またはインクジェット法等の簡易な方法を用いる
ことが可能である。

【０１７４】本実施例では、シャドーマスクを用いて蒸
着法によりＥＬ層を形成する。シャドーマスクを用いて
画素毎に波長の異なる発光が可能な発光層（赤色発光
層、緑色発光層及び青色発光層）を形成することで、カ
ラー表示が可能となる。その他にも、色変換層（ＣＣ
Ｍ）とカラーフィルターを組み合わせた方式、白色発光
層とカラーフィルターを組み合わせた方式があるがいず
れの方法を用いても良い。勿論、単色発光のＥＬ表示装
置とすることもできる。

【０１７５】ＥＬ層４０２９を形成したら、その上に陰
極４０３０を形成する。陰極４０３０とＥＬ層４０２９
の界面に存在する水分や酸素は極力排除しておくことが
望ましい。従って、真空中でＥＬ層４０２９と陰極４０
３０を連続成膜するか、ＥＬ層４０２９を不活性雰囲気
で形成し、大気解放しないで陰極４０３０を形成すると
いった工夫が必要である。本実施例ではマルチチャンバ
ー方式（クラスターツール方式）の成膜装置を用いるこ
とで上述のような成膜を可能とする。

【０１７６】なお、本実施例では陰極４０３０として、
ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜
の積層構造を用いる。具体的にはＥＬ層４０２９上に蒸
着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成
し、その上に３００ｎｍ厚のアルミニウム膜を形成す
る。勿論、公知の陰極材料であるＭｇＡｇ電極を用いて
も良い。そして陰極４０３０は４０３１で示される領域
において配線４０１６に接続される。配線４０１６は陰
極４０３０に所定の電圧を与えるための電源供給線であ
り、導電性ペースト材料４０３２を介してＦＰＣ４０１
７に接続される。

【０１７７】４０３１に示された領域において陰極４０
３０と配線４０１６とを電気的に接続するために、層間
絶縁膜４０２６及び絶縁膜４０２８にコンタクトホール
を形成する必要がある。これらは層間絶縁膜４０２６の
エッチング時（画素電極用コンタクトホールの形成時）
や絶縁膜４０２８のエッチング時（ＥＬ層形成前の開口
部の形成時）に形成しておけば良い。また、絶縁膜４０
２８をエッチングする際に、層間絶縁膜４０２６まで一
括でエッチングしても良い。この場合、層間絶縁膜４０
２６と絶縁膜４０２８が同じ樹脂材料であれば、コンタ
クトホールの形状を良好なものとすることができる。

【０１７８】このようにして形成されたＥＬ素子の表面
を覆って、パッシベーション膜６００３、充填材６００
４、カバー材６０００が形成される。

【０１７９】さらに、ＥＬ素子部を囲むようにして、カ
バー材７０００と基板４０１０の内側にシーリング材が
設けられ、さらにシーリング材７０００の外側には密封
材（第２のシーリング材）７００１が形成される。

【０１８０】このとき、この充填材６００４は、カバー
材６０００を接着するための接着剤としても機能する。
充填材６００４としては、ＰＶＣ（ポリビニルクロライ
ド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビ
ニルブチラル）またはＥＶＡ（エチレンビニルアセテー
ト）を用いることができる。この充填材６００４の内部
に乾燥剤を設けておくと、吸湿効果を保持できるので好
ましい。

【０１８１】また、充填材６００４の中にスペーサーを
含有させてもよい。このとき、スペーサーをＢａＯなど
からなる粒状物質とし、スペーサー自体に吸湿性をもた
せてもよい。

【０１８２】スペーサーを設けた場合、パッシベーショ
ン膜６００３はスペーサー圧を緩和することができる。
また、パッシベーション膜とは別に、スペーサー圧を緩
和する樹脂膜などを設けてもよい。

【０１８３】また、カバー材６０００としては、ガラス
板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅ
ｒｇｌａｓｓ−ＲｅｉｎｆｏｒｃｅｄＰｌａｓｔｉｃ
ｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、
マイラーフィルム、ポリエステルフィルムまたはアクリ
ルフィルムを用いることができる。なお、充填材６００
４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアル
ミニウムホイルをＰＶＦフィルムやマイラーフィルムで
挟んだ構造のシートを用いることが好ましい。

【０１８４】但し、ＥＬ素子からの発光方向（光の放射
方向）によっては、カバー材６０００が透光性を有する
必要がある。

【０１８５】また、配線４０１６はシーリング材７００
０および密封材７００１と基板４０１０との隙間を通っ
てＦＰＣ４０１７に電気的に接続される。なお、ここで
は配線４０１６について説明したが、他の配線４０１
４、４０１５も同様にしてシーリング材７０００および
密封材７００１の下を通ってＦＰＣ４０１７に電気的に
接続される。

【０１８６】さらに異なる形態のＥＬ表示装置を作製し
た例について、図３３（Ａ）、（Ｂ）を用いて説明す
る。図３２（Ａ）、（Ｂ）と同じ番号のものは同じ部分
を指しているので説明は省略する。

【０１８７】図３３（Ａ）は本実施例のＥＬ表示装置の
上面図であり、図３３（Ａ）をＡ-Ａ'で切断した断面図
を図３３（Ｂ）に示す。

【０１８８】図３２で示したものと同様にして、ＥＬ素
子の表面を覆ってパッシベーション膜６００３までを形
成する。

【０１８９】さらに、ＥＬ素子を覆うようにして充填材
６００４を設ける。この充填材６００４は、カバー材６
０００を接着するための接着剤としても機能する。充填
材６００４としては、ＰＶＣ（ポリビニルクロライ
ド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビ
ニルブチラル）またはＥＶＡ（エチレンビニルアセテー
ト）を用いることができる。この充填材６００４の内部
に乾燥剤を設けておくと、吸湿効果を保持できるので好
ましい。

【０１９０】また、充填材６００４の中にスペーサーを
含有させてもよい。このとき、スペーサーをＢａＯなど
からなる粒状物質とし、スペーサー自体に吸湿性をもた
せてもよい。

【０１９１】スペーサーを設けた場合、パッシベーショ
ン膜６００３はスペーサー圧を緩和することができる。
また、パッシベーション膜とは別に、スペーサー圧を緩
和する樹脂膜などを設けてもよい。

【０１９２】また、カバー材６０００としては、ガラス
板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅ
ｒｇｌａｓｓ−ＲｅｉｎｆｏｒｃｅｄＰｌａｓｔｉｃ
ｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、
マイラーフィルム、ポリエステルフィルムまたはアクリ
ルフィルムを用いることができる。なお、充填材６００
４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアル
ミニウムホイルをＰＶＦフィルムやマイラーフィルムで
挟んだ構造のシートを用いることが好ましい。

【０１９３】但し、ＥＬ素子からの発光方向（光の放射
方向）によっては、カバー材６０００が透光性を有する
必要がある。

【０１９４】次に、充填材６００４を用いてカバー材６
０００を接着した後、充填材６００４の側面（露呈面）
を覆うようにフレーム材６００１を取り付ける。フレー
ム材６００１はシーリング材（接着剤として機能する）
６００２によって接着される。このとき、シーリング材
６００２としては、光硬化性樹脂を用いるのが好ましい
が、ＥＬ層の耐熱性が許せば熱硬化性樹脂を用いても良
い。なお、シーリング材６００２はできるだけ水分や酸
素を透過しない材料であることが望ましい。また、シー
リング材６００２の内部に乾燥剤を添加してあっても良
い。

【０１９５】また、配線４０１６はシーリング材６００
２と基板４０１０との隙間を通ってＦＰＣ４０１７に電
気的に接続される。なお、ここでは配線４０１６につい
て説明したが、他の配線４０１４、４０１５も同様にし
てシーリング材６００２の下を通ってＦＰＣ４０１７に
電気的に接続される。

【０１９６】ＥＬ表示装置の画素部の詳細な断面構造を
図３４に、上面構造を図３５（Ａ）に、回路図を図３５
（Ｂ）に示す。図３４、図３５（Ａ）及び図３５（Ｂ）
では共通の符号を用いるので互いに参照すれば良い。

【０１９７】図３４において、基板３００１上に設けら
れたスイッチング用ＴＦＴ３００２は本発明のｎチャネ
ル型ＴＦＴを用いて形成される（実施例１〜７参照）。
本実施例ではダブルゲート構造としているが、構造及び
作製プロセスに大きな違いはないので説明は省略する。
但し、ダブルゲート構造とすることで実質的に二つのＴ
ＦＴが直列された構造となり、オフ電流値を低減するこ
とができるという利点がある。なお、本実施例ではダブ
ルゲート構造としているが、シングルゲート構造でも構
わないし、トリプルゲート構造やそれ以上のゲート本数
を持つマルチゲート構造でも構わない。また、本願発明
のｐチャネル型ＴＦＴを用いて形成しても構わない。

【０１９８】また、電流制御用ＴＦＴ３００３は本発明
のｎチャネル型ＴＦＴを用いて形成される。このとき、
スイッチング用ＴＦＴ３００２のドレイン配線３０３５
は配線３０３６によって電流制御用ＴＦＴのゲート電極
３０３７に電気的に接続されている。また、３０３８で
示される配線は、スイッチング用ＴＦＴ３００２のゲー
ト電極３０３９a、３０３９bを電気的に接続するゲート
配線である。

【０１９９】このとき、電流制御用ＴＦＴ３００３が本
発明の構造であることは非常に重要な意味を持つ。電流
制御用ＴＦＴはＥＬ素子を流れる電流量を制御するため
の素子であるため、多くの電流が流れ、熱による劣化や
ホットキャリアによる劣化の危険性が高い素子でもあ
る。そのため、電流制御用ＴＦＴのドレイン側に、ゲー
ト絶縁膜を介してゲート電極に重なるようにＧＯＬＤ領
域（第２の不純物領域）を設ける本発明の構造は極めて
有効である。

【０２００】また、本実施例では電流制御用ＴＦＴ３０
０３をシングルゲート構造で図示しているが、複数のＴ
ＦＴを直列につなげたマルチゲート構造としても良い。
さらに、複数のＴＦＴを並列につなげて実質的にチャネ
ル形成領域を複数に分割し、熱の放射を高い効率で行え
るようにした構造としても良い。このような構造は熱に
よる劣化対策として有効である。

【０２０１】また、図３５（Ａ）に示すように、電流制
御用ＴＦＴ３００３のゲート電極３０３７となる配線は
３００４で示される領域で、電流制御用ＴＦＴ３００３
のドレイン配線３０４０と絶縁膜を介して重なる。この
とき、３００４で示される領域ではコンデンサが形成さ
れる。このコンデンサ３００４は電流制御用ＴＦＴ３０
０３のゲートにかかる電圧を保持するためのコンデンサ
として機能する。なお、ドレイン配線３０４０は電流供
給線（電源線）３００６に接続され、常に一定の電圧が
加えられている。

【０２０２】スイッチング用ＴＦＴ３００２及び電流制
御用ＴＦＴ３００３の上には第１パッシベーション膜３
０４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜
３０４２が形成される。平坦化膜３０４２を用いてＴＦ
Ｔによる段差を平坦化することは非常に重要である。後
に形成されるＥＬ層は非常に薄いため、段差が存在する
ことによって発光不良を起こす場合がある。従って、Ｅ
Ｌ層をできるだけ平坦面に形成しうるように画素電極を
形成する前に平坦化しておくことが望ましい。

【０２０３】また、３０４３は反射性の高い導電膜でな
る画素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦ
Ｔ３００３のドレインに電気的に接続される。この場合
においては、電流制御用ＴＦＴとしてｎチャネル型ＴＦ
Ｔを用いることが好ましい。画素電極３０４３としては
アルミニウム合金膜、銅合金膜または銀合金膜など低抵
抗な導電膜またはそれらの積層膜を用いることが好まし
い。勿論、他の導電膜との積層構造としても良い。

【０２０４】また、絶縁膜（好ましくは樹脂）で形成さ
れたバンク３０４４a、３０４４bにより形成された溝
（画素に相当する）の中に発光層３０４５が形成され
る。なお、ここでは一画素しか図示していないが、Ｒ
（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を
作り分けても良い。発光層とする有機ＥＬ材料としては
π共役ポリマー系材料を用いる。代表的なポリマー系材
料としては、ポリパラフェニレンビニレン（ＰＰＶ）
系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオ
レン系などが挙げられる。

【０２０５】なお、ＰＰＶ系有機ＥＬ材料としては様々
な型のものがあるが、例えば「H. Shenk,H.Becker,O.Ge
lsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers
forLight Emitting Diodes”,Euro Display,Proceeding
s,1999,p.33-37」や特開平１０−９２５７６号公報に記
載されたような材料を用いれば良い。

【０２０６】具体的な発光層としては、赤色に発光する
発光層にはシアノポリフェニレンビニレン、緑色に発光
する発光層にはポリフェニレンビニレン、青色に発光す
る発光層にはポリフェニレンビニレン若しくはポリアル
キルフェニレンを用いれば良い。膜厚は３０〜１５０ｎ
ｍ（好ましくは４０〜１００ｎｍ）とすれば良い。

【０２０７】但し、以上の例は発光層として用いること
のできる有機ＥＬ材料の一例であって、これに限定する
必要はまったくない。発光層、電荷輸送層または電荷注
入層を自由に組み合わせてＥＬ層（発光及びそのための
キャリアの移動を行わせるための層）を形成すれば良
い。

【０２０８】例えば、本実施例ではポリマー系材料を発
光層として用いる例を示したが、低分子系有機ＥＬ材料
を用いても良い。また、電荷輸送層や電荷注入層として
炭化珪素等の無機材料を用いることも可能である。これ
らの有機ＥＬ材料や無機材料は公知の材料を用いること
ができる。

【０２０９】本実施例では発光層３０４５の上にＰＥＤ
ＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリ
ン）でなる正孔注入層３０４６を設けた積層構造のＥＬ
層としている。そして、正孔注入層３０４６の上には透
明導電膜でなる陽極３０４７が設けられる。本実施例の
場合、発光層３０４５で生成された光は上面側に向かっ
て（ＴＦＴの上方に向かって）放射されるため、陽極は
透光性でなければならない。透明導電膜としては酸化イ
ンジウムと酸化スズとの化合物や酸化インジウムと酸化
亜鉛との化合物を用いることができるが、耐熱性の低い
発光層や正孔注入層を形成した後で形成するため、可能
な限り低温で成膜できるものが好ましい。

【０２１０】陽極３０４７まで形成された時点でＥＬ素
子３００５が完成する。なお、ここでいうＥＬ素子３０
０５は、画素電極（陰極）３０４３、発光層３０４５、
正孔注入層３０４６及び陽極３０４７で形成されたコン
デンサを指す。図３５（Ａ）に示すように画素電極３０
４３は画素の面積にほぼ一致するため、画素全体がＥＬ
素子として機能する。従って、発光の利用効率が非常に
高く、明るい画像表示が可能となる。

【０２１１】ところで、本実施例では、陽極３０４７の
上にさらに第２パッシベーション膜３０４８を設けてい
る。第２パッシベーション膜３０４８としては窒化珪素
膜または窒化酸化珪素膜が好ましい。この目的は、外部
とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸
化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガス
を抑える意味との両方を併せ持つ。これによりＥＬ表示
装置の信頼性が高められる。

【０２１２】以上のように本願発明のＥＬ表示パネルは
図３４のような構造の画素からなる画素部を有し、オフ
電流値の十分に低いスイッチング用ＴＦＴと、ホットキ
ャリア注入に強い電流制御用ＴＦＴとを有する。従っ
て、高い信頼性を有し、且つ、良好な画像表示が可能な
ＥＬ表示パネルが得られる。

【０２１３】なお、図３４の構成は、実施例１〜７構成
と自由に組み合わせて実施することが可能である。ま
た、実施例１２の電子機器の表示部として本実施例のＥ
Ｌ表示装置を用いることは有効である。

【０２１４】また、画素部の他の構成として、ＥＬ素子
３００５の構造を反転させた構造について説明する。説
明には図３６を用いる。なお、図３４の構造と異なる点
はＥＬ素子の部分と電流制御用ＴＦＴだけであるので、
その他の説明は省略することとする。

【０２１５】図３６において、電流制御用ＴＦＴ３１０
３は本発明のｐチャネル型ＴＦＴを用いて形成される。
作製プロセスは実施例１〜７を参照すれば良い。

【０２１６】図３６では、画素電極（陽極）３０５０と
して透明導電膜を用いる。具体的には酸化インジウムと
酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化
インジウムと酸化スズとの化合物でなる導電膜を用いて
も良い。

【０２１７】そして、絶縁膜でなるバンク３０５１a、
３０５１bが形成された後、溶液塗布によりポリビニル
カルバゾールでなる発光層３０５２が形成される。その
上にはカリウムアセチルアセトネート（ａｃａｃＫと表
記される）でなる電子注入層３０５３、アルミニウム合
金でなる陰極３０５４が形成される。この場合、陰極３
０５４がパッシベーション膜としても機能する。こうし
てＥＬ素子３１０１が形成される。

【０２１８】発光層３０５２で発生した光は、矢印で示
されるようにＴＦＴが形成された基板の方に向かって放
射される。

【０２１９】なお、図３６の構成は、実施例１〜７の構
成と自由に組み合わせて実施することが可能である。ま
た、実施例１２の電子機器の表示部として本実施例のＥ
Ｌ表示パネルを用いることは有効である。

【０２２０】図３５（Ｂ）に示した回路図とは異なる構
造の画素とした場合の例について図２１（Ａ）〜（Ｃ）
に示す。なお、本実施例において、３２０１はスイッチ
ング用ＴＦＴ３２０２のソース配線、３２０３はスイッ
チング用ＴＦＴ３２０２のゲート配線、３２０４は電流
制御用ＴＦＴ、３２０５はコンデンサ、３２０６、３２
０８は電流供給線、３２０７はＥＬ素子とする。

【０２２１】図２１（Ａ）は、二つの画素間で電流供給
線３２０６を共通とした場合の例である。即ち、二つの
画素が電流供給線３２０６を中心に線対称となるように
形成されている点に特徴がある。この場合、電源供給線
の本数を減らすことができるため、画素部をさらに高精
細化することができる。

【０２２２】また、図２１（Ｂ）は、電流供給線３２０
８をゲート配線３２０３と平行に設けた場合の例であ
る。なお、図２１（Ｂ）では電流供給線３２０８とゲー
ト配線３２０３とが重ならないように設けた構造となっ
ているが、両者が異なる層に形成される配線であれば、
絶縁膜を介して重なるように設けることもできる。この
場合、電源供給線３２０８とゲート配線３２０３とで専
有面積を共有させることができるため、画素部をさらに
高精細化することができる。

【０２２３】また、図２１（Ｃ）は、図２１（Ｂ）の構
造と同様に電流供給線３２０８をゲート配線３２０３
ａ、３２０３ｂと平行に設け、さらに、二つの画素を電
流供給線３２０８を中心に線対称となるように形成する
点に特徴がある。また、電流供給線３２０８をゲート配
線３２０３ａ、３２０３ｂのいずれか一方と重なるよう
に設けることも有効である。この場合、電源供給線の本
数を減らすことができるため、画素部をさらに高精細化
することができる。

【０２２４】なお、図２１で示す回路の構成は、実施例
１〜７の構成と自由に組み合わせて実施することが可能
である。また、実施例１２の電子機器の表示部として本
実施例の画素構造を有するＥＬ表示表示装置を用いるこ
とは有効である。

【０２２５】図３５（Ａ）、（Ｂ）では電流制御用ＴＦ
Ｔ３００３のゲートにかかる電圧を保持するためにコン
デンサ３００４を設ける構造としているが、コンデンサ
３００４を省略することも可能である。電流制御用ＴＦ
Ｔ３００３として実施例１〜７に示すような本発明のｎ
チャネル型ＴＦＴを用いているため、ゲート絶縁膜を介
してゲート電極に重なるように設けられたＧＯＬＤ領域
（第２の不純物領域）を有している。この重なり合った
領域には一般的にゲート容量と呼ばれる寄生容量が形成
されるが、本実施例ではこの寄生容量をコンデンサ３０
０４の代わりとして積極的に用いる点に特徴がある。

【０２２６】この寄生容量のキャパシタンスは、上記ゲ
ート電極とＧＯＬＤ領域とが重なり合った面積によって
変化するため、その重なり合った領域に含まれるＧＯＬ
Ｄ領域の長さによって決まる。

【０２２７】また、図２１（Ａ）、（Ｂ）、（Ｃ）の構
造においても同様に、コンデンサ３２０５を省略するこ
とは可能である。

【０２２８】なお、このような構成は、実施例１〜７の
構成と自由に組み合わせて実施することが可能である。
また、実施例１２の電子機器の表示部として本実施例の
画素構造を有するＥＬ表示装置を用いることは有効であ
る。

【０２２９】［実施例１１］上述の本発明の液晶表示装
置にはネマチック液晶以外にも様々な液晶を用いること
が可能である。例えば、1998, SID, "Characteristics
and Driving Schemeof Polymer-Stabilized Monostable
FLCD Exhibiting Fast Response Time andHigh Contra
st Ratio with Gray-Scale Capability" by H. Furue e
t al.や、1997, SID DIGEST, 841, "A Full-Color Thre
sholdless Antiferroelectric LCDExhibiting Wide Vie
wing Angle with Fast Response Time" by T. Yoshida
etal.や、1996, J. Mater. Chem. 6(4), 671-673, "Thr
esholdless antiferroelectricity in liquid crystals
and its application to displays" by S. Inui et a
l.や、米国特許第5594569 号に開示された液晶を用いる
ことが可能である。

【０２３０】等方相−コレステリック相−カイラルスメ
クティック相転移系列を示す強誘電性液晶（ＦＬＣ）を
用い、ＤＣ電圧を印加しながらコレステリック相−カイ
ラルスメクティック相転移をさせ、かつコーンエッジを
ほぼラビング方向に一致させた単安定ＦＬＣの電気光学
特性を図２２に示す。図２２に示すような強誘電性液晶
による表示モードは「Ｈａｌｆ−Ｖ字スイッチングモー
ド」と呼ばれている。図２２に示すグラフの縦軸は透過
率（任意単位）、横軸は印加電圧である。「Ｈａｌｆ−
Ｖ字スイッチングモード」については、寺田らの”Ｈａ
ｌｆ−Ｖ字スイッチングモードＦＬＣＤ”、第４６回応
用物理学関係連合講演会講演予稿集、１９９９年３月、
第１３１６頁、および吉原らの”強誘電性液晶による時
分割フルカラーＬＣＤ”、液晶第３巻第３号第１９０頁
に詳しい。

【０２３１】図２２に示されるように、このような強誘
電性混合液晶を用いると、低電圧駆動かつ階調表示が可
能となることがわかる。本発明の液晶表示装置には、こ
のような電気光学特性を示す強誘電性液晶も用いること
ができる。

【０２３２】また、ある温度域において反強誘電相を示
す液晶を反強誘電性液晶（ＡＦＬＣ）という。反強誘電
性液晶を有する混合液晶には、電場に対して透過率が連
続的に変化する電気光学応答特性を示す、無しきい値反
強誘電性混合液晶と呼ばれるものがある。この無しきい
値反強誘電性混合液晶は、いわゆるＶ字型の電気光学応
答特性を示すものがあり、その駆動電圧が約±２．５Ｖ
程度（セル厚約１μｍ〜２μｍ）のものも見出されてい
る。

【０２３３】また、一般に、無しきい値反強誘電性混合
液晶は自発分極が大きく、液晶自体の誘電率が高い。こ
のため、無しきい値反強誘電性混合液晶を液晶表示装置
に用いる場合には、画素に比較的大きな保持容量が必要
となってくる。よって、自発分極が小さな無しきい値反
強誘電性混合液晶を用いるのが好ましい。

【０２３４】なお、このような無しきい値反強誘電性混
合液晶を本発明の液晶表示装置に用いることによって低
電圧駆動が実現されるので、低消費電力化が実現され
る。

【０２３５】［実施例１２］本実施例では、本発明のＴ
ＦＴ回路によるアクティブマトリクス型液晶表示装置を
組み込んだ半導体装置について図１９、図２３、図２４
で説明する。

【０２３６】このような半導体装置には、携帯情報端末
（電子手帳、モバイルコンピュータ、携帯電話等）、ビ
デオカメラ、スチルカメラ、パーソナルコンピュータ、
テレビ等が挙げられる。それらの一例を図１９、図２
３、図２４に示す。

【０２３７】図１９（Ａ）は携帯電話であり、本体９０
０１、音声出力部９００２、音声入力部９００３、表示
装置９００４、操作スイッチ９００５、アンテナ９００
６から構成されている。本願発明は音声出力部９００
２、音声入力部９００３、及びアクティブマトリクス基
板を備えた表示装置９００４に適用することができる。

【０２３８】図１９（Ｂ）はビデオカメラであり、本体
９１０１、表示装置９１０２、音声入力部９１０３、操
作スイッチ９１０４、バッテリー９１０５、受像部９１
０６から成っている。本願発明は音声入力部９１０３、
及びアクティブマトリクス基板を備えた表示装置９１０
２、受像部９１０６に適用することができる。

【０２３９】図１９（Ｃ）はモバイルコンピュータであ
り、本体９２０１、カメラ部９２０２、受像部９２０
３、操作スイッチ９２０４、表示装置９２０５で構成さ
れている。本願発明は受像部９２０３、及びアクティブ
マトリクス基板を備えた表示装置９２０５に適用するこ
とができる。

【０２４０】図１９（Ｄ）はヘッドマウントディスプレ
イであり、本体９３０１、表示装置９３０２、アーム部
９３０３で構成される。本願発明は表示装置９３０２に
適用することができる。また、表示されていないが、そ
の他の信号制御用回路に使用することもできる。

【０２４１】図１９（Ｅ）は携帯書籍であり、本体９５
０１、表示装置９５０２、９５０３、記憶媒体９５０
４、操作スイッチ９５０５、アンテナ９５０６から構成
されており、ミニディスク（ＭＤ）やＤＶＤに記憶され
たデータや、アンテナで受信したデータを表示するもの
である。表示装置９５０２、９５０３は直視型の表示装
置であり、本発明はこの適用することができる。

【０２４２】図２３（Ａ）はパーソナルコンピュータで
あり、本体２４０１、画像入力部２４０２、表示装置２
４０３、キーボード２４０４で構成される。

【０２４３】図２３（Ｂ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４１３、表示装置２４１４、スピーカ部２４
１５、記録媒体２４１６、操作スイッチ２４１７で構成
される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉ
ｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ）、ＣＤ等
を用い、音楽鑑賞や映画鑑賞やゲームやインターネット
を行うことができる。本発明は表示装置２４１４やその
他の信号制御回路に適用することができる。

【０２４４】図２３（Ｃ）はデジタルカメラであり、本
体２４１８、表示装置２４１９、接眼部２４２０、操作
スイッチ２４２１、受像部（図示しない）で構成され
る。本願発明を表示装置２４１９やその他の信号制御回
路に適用することができる。

【０２４５】図２４（Ａ）はフロント型プロジェクター
であり、表示装置２６０１、スクリーン２６０２で構成
される。本発明は表示装置やその他の信号制御回路に適
用することができる。

【０２４６】図２４（Ｂ）はリア型プロジェクターであ
り、本体２７０１、表示装置２７０２、ミラー２７０
３、スクリーン２７０４で構成される。本発明は表示装
置２７０２（特に５０〜１００インチの場合に効果的で
ある）やその他の信号制御回路に適用することができ
る。

【０２４７】なお、図２４（Ｃ）は、図２４（Ａ）及び
図２４（Ｂ）中における表示装置２６０１、２７０２の
構造の一例を示した図である。表示装置２６０１、２７
０２は、光源光学系２８０１、ミラー２８０２、２８０
５〜２８０７、ダイクロイックミラー２８０３、２８０
４、光学レンズ２８０８、２８０９、２８３８、プリズ
ム２８１１、液晶表示装置２８１０、投射光学系２８１
２で構成される。投射光学系２８１２は、投射レンズを
備えた光学系で構成される。本実施例は液晶表示装置２
８１０を三つ使用する三板式の例を示したが、特に限定
されず、例えば単板式であってもよい。また、図２４
（Ｃ）中において矢印で示した光路に実施者が適宜、光
学レンズや、偏光機能を有するフィルムや、位相差を調
節するためのフィルム、ＩＲフィルム等の光学系を設け
てもよい。

【０２４８】また、図２４（Ｄ）は、図２４（Ｃ）中に
おける光源光学系２８０１の構造の一例を示した図であ
る。本実施例では、光源光学系２８０１は、光源２８１
３、２８１４、合成プリズム２８１５、コリメータレン
ズ２８１６、２８２０、レンズアレイ２８１７、２８１
８、偏光変換素子２８１９で構成される。なお、図２４
（Ｄ）に示した光源光学系は光源を２つ用いたが、光源
を３〜４つ、あるいはそれ以上用いてもよく、勿論、光
源を１つ用いてもよい。また、光源光学系に実施者が適
宜、光学レンズや、偏光機能を有するフィルムや、位相
差を調節するフィルム、ＩＲフィルム等を設けてもよ
い。

【０２４９】また、ここでは図示しなかったが、本発明
はその他にも、イメージセンサやＥＬ型表示素子に適用
することも可能である。このように、本願発明の適用範
囲はきわめて広く、あらゆる分野の電子機器に適用する
ことが可能である。

【０２５０】［実施例１３］本発明の他の実施の形態を
図２５〜図２９を用いて説明する。本実施例では、画素
部の画素ＴＦＴと保持容量、及び画素部の周辺に設ける
駆動回路のＴＦＴを同時に作製する方法について詳細に
説明する。

【０２５１】本実施例で示すＴＦＴのゲート電極は実施
形態１または実施例１で示したように２層構造を有して
いる。しかし、その第１層目と第２層目とはいずれもＴ
ａ、Ｗ、Ｔｉ、Ｍｏから選ばれた元素、または前記元素
を主成分とする合金材料若しくは化合物材料で形成する
点が異なる。その場合における最も好ましい組み合わせ
は、第１層目をＴａまたは窒化タンタル（ＴａＮ）、若
しくは窒化タンタル（ＴａＮ）とＴａの積層構造で形成
し、第２層目をＷで形成することである。これらの材料
はＡｌやＣｕなどと比べ熱的に安定であり、また腐蝕し
にくいので本発明のＴＦＴのプロセスに好適に用いるこ
とができる。

【０２５２】しかし、ゲート電極の第１層目に半導体膜
を用いる場合も同様であるが、Ｔａ、Ｗ、Ｔｉ、Ｍｏか
ら選ばれた元素、または前記元素を主成分とする合金材
料若しくは化合物材料は面積抵抗が約１０Ωかそれ以上
の値であり、画面サイズが４インチクラスかそれ以上の
表示装置を作製する場合には必ずしも適していない。画
面サイズの大型化に伴って基板上において配線を引回す
長さが必然的に増大し、配線抵抗の影響による信号の遅
延時間の問題を無視することができなくなるためであ
る。また、配線抵抗を下げる目的で配線の幅を太くする
と、画素部以外の周辺の領域の面積が増大し表示装置の
外観を著しく損ねることになる。

【０２５３】例えば画素密度がＶＧＡの場合、４８０本
のゲート配線と６４０本のソース配線が形成され、ＸＧ
Ａの場合には７６８本のゲート配線と１０２４本のソー
ス配線が形成される。表示領域の画面サイズは、１３イ
ンチクラスの場合対角線の長さは３４０ｍｍとなり、１
８インチクラスの場合には４６０ｍｍとなる。本実施例
ではこのような表示装置において遅延時間の問題を解決
し、また配線に要する面積を最小限とする方法を示す。

【０２５４】まず、図２５（Ａ）に示すように、コーニ
ング社の＃７０５９ガラスや＃１７３７ガラスなどに代
表されるバリウムホウケイ酸ガラス、またはアルミノホ
ウケイ酸ガラスなどのガラスから成る基板２５０１上に
酸化シリコン膜、窒化シリコン膜または酸化窒化シリコ
ン膜などの絶縁膜から成る下地膜２５０２を形成する。
例えば、プラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏか
ら作製される酸化窒化シリコン膜２５０２ａを１０〜２
００nm（好ましくは５０〜１００nm）形成し、同様にＳ
ｉＨ₄、Ｎ₂Ｏから作製される酸化窒化水素化シリコン膜
２５０２ｂを５０〜２００ｎｍ（好ましくは１００〜１
５０nm）の厚さに積層形成する。本実施例では下地膜２
５０２を２層構造として示したが、前記絶縁膜の単層膜
または２層以上積層させた構造で形成しても良い。

【０２５５】島状半導体層２５０３〜２５０６は、非晶
質構造を有する半導体膜をレーザー結晶化法や熱結晶化
法を用いて作製した結晶質半導体膜で形成する。この島
状半導体層２５０３〜２５０６の厚さは２５〜８０ｎｍ
（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶
質半導体膜の材料に限定はないが、好ましくはシリコン
またはシリコンゲルマニウム（ＳｉＧｅ）合金などで形
成すると良い。

【０２５６】レーザー結晶化法で結晶質半導体膜を作製
するには、パルス発振型または連続発光型のエキシマレ
ーザーやＹＡＧレーザーを用いる。これらのレーザーを
用いる場合には、レーザー発振器から放射されたレーザ
ー光を光学系で線状に集光し半導体膜に照射する方法を
用いると良い。結晶化の条件は実施者が適宣選択するも
のであるが、エキシマレーザーを用いる場合はパルス発
振周波数３０Ｈｚとし、レーザーエネルギー密度を１０
０〜４００mJ/cm²(代表的には２００〜３００mJ/cm²)と
する。また、ＹＡＧレーザーを用いる場合にはその第２
高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レ
ーザーエネルギー密度を３００〜６００mJ/cm²(代表的
には３５０〜５００mJ/cm²)とすると良い。そして幅１
００〜１０００μｍ、例えば４００μｍで線状に集光し
たレーザー光を基板全面に渡って照射し、この時の線状
レーザー光の重ね合わせ率（オーバーラップ率）を８０
〜９８％として行う。

【０２５７】ゲート絶縁膜２５０７はプラズマＣＶＤ法
またはスパッタ法を用い、厚さを４０〜１５０ｎｍとし
てシリコンを含む絶縁膜で形成する。本実施例では、１
２０ｎｍの厚さで酸化窒化シリコン膜で形成する。勿
論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限
定されるものでなく、他のシリコンを含む絶縁膜を単層
または積層構造として用いても良い。例えば、酸化シリ
コン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ
（Tetraethyl Orthosilicate）とＯ₂とを混合し、反応
圧力４０Pa、基板温度３００〜４００℃とし、高周波
（１３．５６MHz）電力密度０．５〜０．８W/cm²で放電
させて形成することができる。このようにして作製され
る酸化シリコン膜は、その後４００〜５００℃の熱アニ
ールによりゲート絶縁膜として良好な特性を得ることが
できる。

【０２５８】そして、ゲート絶縁膜２５０７上にゲート
電極を形成するための第１の導電膜２５０８と第２の導
電膜２５０９とを形成する。本実施例では、第１の導電
膜２５０８をＴａで５０〜１００ｎｍの厚さに形成し、
第２の導電膜をＷで１００〜３００ｎｍの厚さに形成す
る。

【０２５９】Ｔａ膜はスパッタ法で形成し、Ｔａのター
ゲットをＡｒでスパッタする。この場合、Ａｒに適量の
ＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜
の剥離を防止することができる。また、α相のＴａ膜の
抵抗率は２０μΩcm程度でありゲート電極に使用するこ
とができるが、β相のＴａ膜の抵抗率は１８０μΩcm程
度でありゲート電極とするには不向きである。α相のＴ
ａ膜を形成するために、Ｔａのα相に近い結晶構造をも
つ窒化タンタルを１０〜５０ｎｍ程度の厚さでＴａの下
地に形成しておくとα相のＴａ膜を容易に得ることがで
きる。

【０２６０】Ｗ膜はＷをターゲットとしたスパッタ法で
形成する。その他に６フッ化タングステン（ＷＦ₆）を
用いる熱ＣＶＤ法で形成することもできる。いずれにし
てもゲート電極として使用するためには低抵抗化を図る
必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にするこ
とが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗
率化を図ることができるが、Ｗ中に酸素などの不純物元
素が多い場合には結晶化が阻害され高抵抗化する。この
ことより、スパッタ法による場合、純度９９．９９９９
％のＷターゲットを用い、さらに成膜時に気相中からの
不純物の混入がないように十分配慮してＷ膜を形成する
ことにより、抵抗率９〜２０μΩｃｍを実現することが
できる。

【０２６１】次に図２５（Ｂ）に示すように、レジスト
によるマスク２５１０〜２５１４を形成し、ゲート電極
を形成するための第１のエッチング処理を行う。本実施
例ではＩＣＰ（Inductively Coupled Plasma：誘導結合
型プラズマ）エッチング法を用い、エッチング用ガスに
ＣＦ₄とＣｌ₂を混合し、１Paの圧力でコイル型の電極に
５００WのＲＦ（13.56MHz）電力を投入してプラズマを
生成して行う。基板側（試料ステージ）にも１００Wの
ＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイ
アス電圧を印加する。ＣＦ₄とＣｌ₂を混合した場合には
Ｗ膜及びＴａ膜とも同程度にエッチングされる。

【０２６２】上記エッチング条件では、レジストによる
マスクの形状を適したものとすることにより、基板側に
印加するバイアス電圧の効果により第１の導電層及び第
２の導電層の端部がテーパー形状となる。テーパー部の
角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残
すことなくエッチングするためには、１０〜２０％程度
の割合でエッチング時間を増加させると良い。Ｗ膜に対
する酸化窒化シリコン膜の選択比は２〜４（代表的には
３）であるので、オーバーエッチング処理により、酸化
窒化シリコン膜が露出した面は２０〜５０nm程度エッチ
ングされることになる。こうして、第１のエッチング処
理により第１の導電層と第２の導電層から成る第１のテ
ーパー形状の導電層２５１５〜２５１９（第１の導電層
２５１５ａ〜２５１９ａと第２の導電層２５１５ｂ〜２
５１９ｂ）が形成される。

【０２６３】そして、第１のドーピング処理を行いｎ型
を付与する不純物元素を添加する。ドーピングの方法は
イオンドープ法若しくはイオン注入法で行えば良い。イ
オントドープ法では、ドーズ量を１×１０¹³〜５×１０
¹⁴atoms/cm²とし、加速電圧を６０〜１００ｋｅＶとし
て行う。ｎ型を付与する不純物元素として１５族に属す
る元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用
いるが、ここではリン（Ｐ）を用いた。この場合、導電
層２５１５〜２５１４がｎ型を付与する不純物元素に対
するマスクとなり、自己整合的に第１の不純物領域２５
２０〜２５２３が形成される。第１の不純物領域２５２
０〜２５２３には１×１０²⁰〜１×１０²¹atomic/cm³の
濃度範囲でｎ型を付与する不純物元素が添加される。

【０２６４】次に図２５（Ｃ）に示すように、第２のエ
ッチング処理を行う。同様にＩＣＰエッチング法を用
い、エッチングガスにＣＦ₄とＣｌ₂とＯ₂を混合して、
１Paの圧力でコイル型の電極に５００ＷのＲＦ電力(13.
56MHz)を供給し、プラズマを生成して行う。基板側（試
料ステージ）には２０WのＲＦ（13.56MHz）電力を投入
し、第１のエッチング処理に比べ低い自己バイアス電圧
を印加する。このような条件によりＷ膜を選択的に異方
性エッチングし、第２の導電層を第１の矩形状の導電層
２５２４〜２５２８とする。このとき第１のテーパー形
状の導電層２５１５ａ〜２５１４ａはそのまま残る。

【０２６５】Ｗ膜やＴａ膜のＣＦ₄とＣｌ₂の混合ガスに
よるエッチング反応は、生成されるラジカルまたはイオ
ン種と反応生成物の蒸気圧から推測することができる。
ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗ
のフッ化物であるＷＦ₆が極端に高く、その他のＷＣ
ｌ₅、ＴａＦ₅、ＴａＣｌ₅は同程度である。従って、Ｃ
Ｆ₄とＣｌ₂の混合ガスではＷ膜及びＴａ膜共にエッチン
グされる。しかし、この混合ガスにＯ₂を添加するとＣ
Ｆ4とＯ2が反応してＣＯとＦになり、Ｆラジカルまたは
Ｆイオンが多量に発生する。その結果、フッ化物の蒸気
圧が高いＷ膜のエッチング速度が増大する。一方、Ｔａ
はＦが増大しても相対的にエッチング速度の増加は少な
い。また、ＴａはＷに比較して酸化されやすいので、Ｏ
₂を添加することでＴａの表面が酸化される。Ｔａの酸
化物はフッ素や塩素と反応しないためさらにＴａ膜のエ
ッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエ
ッチング速度には大きな差が生じ、Ｗ膜の選択的なエッ
チングが可能となる。

【０２６６】その後、図２６（Ａ）に示すように、第３
のエッチング処理を行う。この条件は第１のエッチング
処理と同じ条件で行い、端部に１５〜４５°の角度でテ
ーパー部を有する第３の形状の導電層２５３４〜２５３
７が形成される。導電層上のレジストによるマスクは、
このエッチング時に同時に侵蝕され、第３のエッチング
処理により第１の導電層と第２の導電層から成る第２の
テーパー形状の導電層２５３４〜２５３８（第１の導電
層２５３４ａ〜２５３８ａと第２の導電層２５３４ｂ〜
２５３８ｂ）が形成される。

【０２６７】この状態から、図２６（Ｂ）に示すように
第４のエッチング処理を行う。この条件は第２のエッチ
ング処理と同じ条件でエッチングを行い、Ｗ膜を選択的
に異方性エッチングして第２の導電層を第２の矩形状の
導電層２５３９〜２５４３とする。このとき第２のテー
パー形状の導電層２５３４ａ〜２５３８ａはそのまま残
る。

【０２６８】そして、第１のドーピング処理よりもドー
ズ量を下げ高加速電圧の条件でｎ型を付与する不純物元
素をドーピングする。例えば、加速電圧を７０〜１２０
ｋｅＶとし、１×１０¹³/cm²のドーズ量で行い、図２５
（Ｂ）で島状半導体層に形成された第１の不純物領域の
内側の領域に新な不純物領域を形成する。ドーピング
は、第２の矩形状の導電層２５３９〜２５４３を不純物
元素に対するマスクとして用い、第２のテーパー形状の
導電層２５３４ａ〜２５３８ａの下側の領域にも不純物
元素が添加されるようなドーピング条件を用いる。従っ
て、第２のテーパー形状の導電層２５３４ａ〜２５３８
ａと重なる第３の不純物領域２５４８〜２５５１と、第
１の不純物領域と第３の不純物領域との間の第２の不純
物領域とが形成される。ｎ型を付与する不純物元素は、
第２の不純物領域で１×１０¹⁷〜１×１０¹⁹atoms/cm³
の濃度となるようにし、第３の不純物領域で１×１０¹⁶
〜１×１０¹⁸atoms/cm³の濃度となるようにする。

【０２６９】そして図２６（Ｃ）に示すように、ｐチャ
ネル型ＴＦＴを形成する島状半導体層２５０４に一導電
型とは逆の導電型の第４の不純物領域２５５５を形成す
る。第２の矩形状の導電層２５４０を不純物元素に対す
るマスクとして用い、自己整合的に不純物領域を形成す
る。このとき、ｎチャネル型ＴＦＴを形成する島状半導
体層２５０３、２５０５、２５０６は、レジストのマス
ク２５５２〜２５５４で全面を被覆しておく。不純物領
域２５５５はジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ
法で形成する。その領域の不純物濃度は２×１０²⁰〜２
×１０²¹atoms/cm³となるようにする。

【０２７０】以上までの工程でそれぞれの島状半導体層
に不純物領域が形成される。また、第２の矩形状の導電
層２５３９〜２５４３とする。このとき第２のテーパー
形状の導電層２５３４ａ〜２５３８ａが一体となってゲ
ート電極として機能する。

【０２７１】こうして導電型の制御を目的として、それ
ぞれの島状半導体層に添加された不純物元素を活性化す
る工程を行う。この工程はファーネスアニール炉を用い
る熱アニール法で行う。その他に、レーザーアニール
法、またはラピッドサーマルアニール法（ＲＴＡ法）を
適用することができる。熱アニール法では酸素濃度が１
ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気
中で４００〜７００℃、代表的には５００〜６００℃で
行うものであり、本実施例では５００℃で４時間の熱処
理を行う。

【０２７２】この熱処理において、第２の矩形状の導電
層２５３９〜２５４３は表面から５〜８０nmの厚さで窒
化タングステンから成る導電層２５３４ｃ〜２５３８ｃ
が形成される。さらに、３〜１００％の水素を含む雰囲
気中で、３００〜４５０℃で１〜１２時間の熱処理を行
い、島状半導体層を水素化する工程を行う。この工程は
熱的に励起された水素により半導体層のダングリングボ
ンドを終端する工程である。水素化の他の手段として、
プラズマ水素化（プラズマにより励起された水素を用い
る）を行っても良い（図２７（Ａ））。

【０２７３】活性化および水素化処理の後、ゲート配線
を低抵抗の導電性材料で形成する。低抵抗の導電性材料
はＡｌやＣｕを主成分とするものであり、このような材
料でゲート配線を形成する。本実施例ではＡｌを用いる
例を示し、Ｔｉ膜を５０〜１００ｎｍ形成し、その上に
Ｔｉを０．１〜２重量％含むＡｌ膜を低抵抗導電層とし
て全面に形成する（図示せず）。厚さは２００〜４００
nm（好ましくは２５０〜３５０nm）で形成する。そし
て、所定のレジストパターンを形成し、エッチング処理
して、ゲート配線２５５６、２５５７を形成する。この
とき同じ材料で画素部に設ける保持容量と接続する容量
線２５５８も形成する。このゲート配線と容量配線のエ
ッチング処理は、リン酸系のエッチング溶液によるウエ
ットエッチングで行うと、下地との選択加工性を保って
形成することができる。（図２７（Ｂ））

【０２７４】図２７（Ｃ）において、第１の層間絶縁膜
２５５９は酸化窒化シリコン膜から１００〜２００ｎｍ
の厚さで形成する。その上に有機絶縁物材料から成る第
２の層間絶縁膜２５６０を形成する。そして、島状半導
体層のソース領域とコンタクトを形成するソース配線２
５６１〜２５６４とドレイン領域とコンタクトを形成す
るドレイン配線２５６５〜２５６７と画素電極２５６８
を形成してアクティブマトリクス基板を完成させること
ができる。

【０２７５】このアクティブマトリクス基板には駆動回
路２７０６と画素部２７０７が形成されている。駆動回
路２７０６にはｎチャネル型ＴＦＴ２７０１、２７０３
とｐチャネル型ＴＦＴ２７０２が形成され、画素部２７
０７にはｎチャネル型ＴＦＴから成る画素ＴＦＴ２７０
４と画素ＴＦＴに接続する保持容量２７０５を有してい
る。

【０２７６】ｎチャネル型ＴＦＴ２７０１にはチャネル
形成領域２５６９、ゲート電極を形成する第２のテーパ
ー形状の導電層２５３４ａと重なる第３の不純物領域２
５７０（ＧＯＬＤ領域）、ゲート電極の外側に形成され
る第２の不純物領域２５７１（ＬＤＤ領域）とソース領
域として機能する第１の不純物領域２５７２、ドレイン
領域として機能する第１の不純物領域２５７３を有して
いる。

【０２７７】ｐチャネル型ＴＦＴ２７０２にはチャネル
形成領域２５７４、ゲート電極を形成する第２のテーパ
ー形状の導電層２５３５ａと重なる第４の不純物領域２
５７５、ゲート電極の外側に形成される第４の不純物領
域２５７６、ソース領域として機能する第４の不純物領
域２５７７、ドレイン領域として機能する第４の不純物
領域２５７８を有している。

【０２７８】ｎチャネル型ＴＦＴ２７０３にはチャネル
形成領域２５７９、ゲート電極を形成する第２のテーパ
ー形状の導電層２５３６ａと重なる第３の不純物領域２
５８０（ＧＯＬＤ領域）、ゲート電極の外側に形成され
る第２の不純物領域２５８１（ＬＤＤ領域）とソース領
域として機能する第１の不純物領域２５８２、ドレイン
領域として機能する第１の不純物領域２５８３を有して
いる。

【０２７９】画素ＴＦＴ２７０４にはチャネル形成領域
２５８４、２５８５、ゲート電極を形成する第２のテー
パー形状の導電層２５３７ａと重なる第３の不純物領域
１２５８５，２５８７（ＧＯＬＤ領域）、ゲート電極の
外側に形成される第２の不純物領域２５８６、２５８９
（ＬＤＤ領域）とソース領域またはドレイン領域として
機能する第１の不純物領域２５９０、２５９１，２５９
２を有している。また、保持容量２７０５の一方の電極
として機能する半導体層２５９３には不純物元素が添加
されず、２５９４、２５９５にはｎ型を付与する不純物
元素が添加されている。

【０２８０】図２８（Ａ）、（Ｂ）はアクティブマトリ
クス基板の上面図の一部を示し、図２８（Ａ）のＢ−
Ｂ'断面および図２８（Ｂ）のＣ−Ｃ'断面は図２７
（Ｃ）のＢ−Ｂ'およびＣ−Ｃ'に対応している。図２８
（Ａ）、（Ｂ）ではゲート絶縁膜、第１の層間絶縁膜、
第２の層間絶縁膜を省略して示しているが、島状半導体
層２５０３、２５０４、２５０６の図示されていないソ
ースおよびドレイン領域にソース配線２５６１、２５６
２、２５６４とドレイン配線２５６５、２５６６及び画
素電極２５６８がコンタクトホールを介して接続してい
る。また、図２８（Ａ）のＤ−Ｄ'断面および図２８
（Ｂ）のＥ−Ｅ'断面を図２９（Ａ）と（Ｂ）にそれぞ
れ示す。図２９（Ａ）において、ゲート配線２５５６は
ゲート電極２５３４と、また図２９（Ｂ）においてゲー
ト配線２５５７はゲート電極２５３７と島状半導体層２
５０３、２５０６の外側で重なるように形成され、ゲー
ト電極と低抵抗導電層とがコンタクトホールを介さずに
接触して電気的に導通している。このようにゲート線を
低抵抗導電材料で形成することにより、配線抵抗を十分
低減できる。従って、画素部（画面サイズ）が４インチ
クラス以上の表示装置に適用することができる。

【０２８１】［実施例１４］本実施例では、ゲート配線
をＣｕで形成する例について示す。まず、実施例１３と
同様にして、図２７（Ａ）で説明する工程まで行う。そ
の後、図３０に示すように第１パッシベーション層３０
０１を２０〜１００ｎｍの厚さで形成する。これは窒化
シリコン膜または窒化酸化シリコン膜で形成すると良
い。

【０２８２】そして、酸化シリコン膜、酸化窒化シリコ
ン膜などを用いて１〜５μｍの厚さで層間絶縁膜３００
２を形成する。ＴＥＯＳを用いたプラズマＣＶＤ法で、
酸化シリコン膜から成る層間膜を形成すると表面の平坦
性に優れるので良い。層間絶縁膜３００２に配線を形成
するための開溝３０３０〜３０３２を形成し、その後全
面にスパッタ法で窒化タンタル膜から成るバリア層３０
０３を１００〜２００ｎｍの厚さで形成する。窒化タン
タル膜はＣｕの拡散を防ぐ層となる。さらにスパッタ法
でＣｕ膜を成膜し、シード層３００４を形成する。シー
ド層の厚さは２００〜８００ｎｍとする。そして、硫酸
銅を用いたメッキ法によりＣｕ層３００５を１〜１０μ
ｍの厚さで形成する。メッキ法以外でも、Ｃｕ層をスパ
ッタ法で形成し、４５０℃の熱処理でリフローさせて平
坦化を実現することもできる（図３０（Ａ））。

【０２８３】次に、ＣＭＰ（Chemical-Mechanical Poli
shing：化学的・機械的ポリッシング）法を用いて図３
１（Ａ）まで形成された状態でＣｕメッキ層の表面から
研磨を始め、層間絶縁膜３００２が露出するまで行い図
３０（Ｂ）に示すように、表面を平坦化する。こうして
Ｃｕ配線が形成される。ＣＭＰのスラリーは砥粒と酸化
剤と添加剤から成り、砥粒にはアルミナかシリカを用い
る。酸化剤には硝酸鉄、過酸化水素、過ヨウ素酸カリウ
ム等を用いる。こうしてバリア層３００６、シード層３
００７、Ｃｕ層３００８から成る配線３０１５が形成さ
れる。その他、配線３０１６は同様にバリア層３００
９、シード層３０１０、Ｃｕ層３０１１から成り、配線
３０１７は同様にバリア層３０１２、シード層３０１
３、Ｃｕ層３０１４から形成される（図３０（Ｂ））。

【０２８４】そして、これらの配線３０１５〜３０１７
を覆うように第２のパッシベーション膜３０１８を１０
０〜１０００ｎｍの厚さで窒化シリコン膜または酸化窒
化シリコン膜で形成する。そして、ソース配線３０１９
〜３０２２とドレイン配線３０２３〜３０２５と画素電
極３０２６を形成する。駆動回路２７０６のｎチャネル
型ＴＦＴ２７０１、ｐチャネル型ＴＦＴ２７０２、ｎチ
ャネル型ＴＦＴ２７０３と画素部２７０７の画素ＴＦＴ
２７０４、保持容量２７０５は実施例１３と同様な構成
とする（図３０（Ｃ））。

【０２８５】図３０（Ｃ）におけるＢ−Ｂ'断面及びＣ
−Ｃ'断面を説明する上面図は実施例１３で示した図２
８の上面図と配線の構成が異なることを省けば同等なも
のとなる。本実施例における、図２８（Ａ）のＤ−Ｄ'
断面および図２８（Ｂ）のＥ−Ｅ'断面を図３１（Ａ）
と（Ｂ）にそれぞれ示す。図３１（Ａ）において、ゲー
ト配線３０１５はゲート電極２５３４と、また図３１
（Ｂ）においてゲート配線３０１６はゲート電極２５３
７と島状半導体層２５０３、２５０６の外側で重なるよ
うに形成され、ゲート電極と低抵抗導電層とがコンタク
トホールを介さずに接触して電気的に導通している。こ
のようにゲート配線を低抵抗導電材料で形成することに
より、配線抵抗を十分低減できる。従って、画素部（画
面サイズ）が４インチクラス以上の表示装置に適用する
ことができる。また、Ｃｕ配線はＡｌを用いて形成する
ゲート配線と比べエレクトロマイグレーションに対する
耐性が高いので、実施例１０で示したＥＬ表示装置のよ
うに画素を電流で駆動する表示装置に適している。特
に、ＥＬ表示装置に形成される電流供給線を本実施例で
示した配線の構造を適用すると良い。

【０２８６】

【発明の効果】本願発明を実施することで、安定した結
晶質ＴＦＴ動作を得ることができた。その結果、結晶質
ＴＦＴで作製されたＣＭＯＳ回路を含む半導体装置、ま
た、具体的には液晶表示装置の画素部や、その周辺に設
けられる駆動回路の信頼性を高め、長時間の使用に耐え
る液晶表示装置を得ることができた。

【０２８７】また、本発明によれば、ｎチャネル型ＴＦ
Ｔのチャネル形成領域とドレイン領域との間に形成され
る第２の不純物領域において、その第２の不純物領域が
ゲート電極と重なる領域（ＧＯＬＤ領域）と重ならない
領域（ＬＤＤ領域）の長さを容易に作り分けることが可
能である。具体的には、ＴＦＴの駆動電圧に応じて第２
の不純物領域がゲート電極と重なる領域（ＧＯＬＤ領
域）と重ならない領域（ＬＤＤ領域）の長さを決めるこ
とも可能であり、このことは、同一基板内において異な
る駆動電圧でＴＦＴ動作させる場合に、それぞれの駆動
電圧に応じたＴＦＴを同一工程で作製することを可能と
した。

【０２８８】また、本発明のこのような特徴は、駆動電
圧や要求されるＴＦＴ特性が画素部とドライバ回路で異
なるアクティブマトリクス型の液晶表示装置においてき
わめて適したものであった。

【図面の簡単な説明】

【図１】ＴＦＴの作製工程を示す断面図。

【図２】インバータ回路断面図、上面図、回路図。

【図３】ゲート電極と第２の不純物領域との位置関係
を説明する図。

【図４】ＴＦＴの作製工程を示す断面図。

【図５】ＴＦＴの作製工程を示す断面図。

【図６】アクティブマトリクス基板断面図。

【図７】ＴＦＴの作製工程を示す断面図。

【図８】ＴＦＴの作製工程を示す断面図。

【図９】アクティブマトリクス基板の斜視図。

【図１０】アクティブマトリクス回路とＣＭＯＳ回路
の部分上面図。

【図１１】液晶表示装置の作製工程を示す断面図。

【図１２】結晶質シリコン膜の作製工程を示す図。

【図１３】結晶質シリコン膜の作製工程を示す図。

【図１４】結晶質シリコン膜の作製工程を示す図。

【図１５】結晶質シリコン膜の作製工程を示す図。

【図１６】ＴＦＴの作製工程を示す断面図。

【図１７】アクティブマトリクス型液晶表示装置の一
実施形態の回路ブロック図。

【図１８】本発明のＴＦＴの構成例を示す図。

【図１９】半導体装置の一例を示す図。

【図２０】ＴＦＴの構造と電気特性を説明する図。

【図２１】アクティブマトリクス型ＥＬ表示装置の画
素部の回路図。

【図２２】無しきい値反強誘電性液晶の光透過率特性
を示す図。

【図２３】半導体装置の一例を示す図。

【図２４】半導体装置の一例を示す図。

【図２５】画素ＴＦＴ、駆動回路のＴＦＴの作製工程
を説明する断面図。

【図２６】画素ＴＦＴ、駆動回路のＴＦＴの作製工程
を説明する断面図。

【図２７】画素ＴＦＴ、駆動回路のＴＦＴの作製工程
を説明する断面図。

【図２８】画素ＴＦＴ、駆動回路のＴＦＴの構造を説
明する上面図。

【図２９】画素ＴＦＴ、駆動回路のＴＦＴの構造を説
明する断面図。

【図３０】画素ＴＦＴ、駆動回路のＴＦＴの作製工程
を説明する断面図。

【図３１】画素ＴＦＴ、駆動回路のＴＦＴの構造を説
明する断面図。

【図３２】アクティブマトリクス型ＥＬ表示装置の上
面図及び断面図。

【図３３】アクティブマトリクス型ＥＬ表示装置の上
面図及び断面図。

【図３４】アクティブマトリクス型ＥＬ表示装置の画
素部の断面図。

【図３５】アクティブマトリクス型ＥＬ表示装置の画
素部の上面図及び回路図。

【図３６】アクティブマトリクス型ＥＬ表示装置の画
素部の断面図。

───────────────────────────────────────────────────── フロントページの続き (72)発明者高山徹神奈川県厚木市長谷398番地株式会社半導体エネルギー研究所内

Claims

【特許請求の範囲】

【請求項１】半導体層と前記半導体層に接して形成され
たゲート絶縁膜と前記ゲート絶縁膜に接して形成された
ゲート電極とを有する半導体装置において、前記ゲート電極は、前記ゲート絶縁膜に接して形成され
た半導体膜からなるゲート電極の第１層目と、前記ゲー
ト電極の第１層目に接して形成されたゲート電極の第２
層目とを有し、前記半導体層は、チャネル形成領域と、一導電型の第１
の不純物領域と、前記チャネル形成領域と前記一導電型
の第１の不純物領域とに挟まれ、かつ、前記チャネル形
成領域に接する一導電型の第２の不純物領域とを有し、前記一導電型の第２の不純物領域の一部は、前記ゲート
絶縁膜を介して、前記ゲート電極の第１層目と重なって
いることを特徴とする半導体装置。
【請求項２】半導体層と前記半導体層に接して形成され
たゲート絶縁膜と、前記ゲート絶縁膜に接して形成され
たゲート電極とを有する半導体装置において、前記ゲート電極は、前記ゲート絶縁膜に接して形成され
た半導体膜からなるゲート電極の第１層目と、前記ゲー
ト電極の第１層目に接し、前記ゲート電極の第１層目の
内側に形成されたゲート電極の第２層目とを有し、前記半導体層は、チャネル形成領域と、一導電型の第１
の不純物領域と、前記チャネル形成領域と前記一導電型
の第１の不純物領域とに挟まれ、かつ、前記チャネル形
成領域に接する一導電型の第２の不純物領域とを有し、前記一導電型の第２の不純物領域の一部は、前記ゲート
絶縁膜を介して、前記ゲート電極の第１層目と重なって
いることを特徴とする半導体装置。
【請求項３】半導体層と前記半導体層に接して形成され
たゲート絶縁膜と前記ゲート絶縁膜に接して形成された
ゲート電極とを有する半導体装置において、前記ゲート電極は、前記ゲート絶縁膜に接して形成され
た半導体膜からなるゲート電極の第１層目と、前記ゲー
ト電極の第１層目に接し、チャネル長方向の長さが、前
記ゲート電極の第１層目よりも短く形成されたゲート電
極の第２層目とを有し、前記半導体層は、チャネル形成領域と、一導電型の第１
の不純物領域と、前記チャネル形成領域と前記一導電型
の第１の不純物領域とに挟まれ、かつ、前記チャネル形
成領域に接する一導電型の第２の不純物領域とを有し、前記一導電型の第２の不純物領域の一部は、前記ゲート
絶縁膜を介して、前記ゲート電極の第１層目と重なって
いることを特徴とする半導体装置。
【請求項４】半導体層と前記半導体層に接して形成され
たゲート絶縁膜と前記ゲート絶縁膜に接して形成された
ゲート電極とを有する半導体装置において、前記ゲート電極は、チャネル長方向の長さが互いに異な
る２層構造を有し、前記ゲート絶縁膜に接して形成され
た半導体膜からなるゲート電極の第１層目と、前記ゲート電極の第１層目に接し、前記ゲート電極の第
１層目のチャネル長方向の長さよりも短く形成されたゲ
ート電極の第２層目とから成り、前記半導体層は、チャネル形成領域と、一導電型の第１
の不純物領域と、前記チャネル形成領域と前記一導電型の第１の不純物領
域とに挟まれ、かつ、前記チャネル形成領域に接する一
導電型の第２の不純物領域とを有し、前記一導電型の第２の不純物領域の一部は、前記ゲート
絶縁膜を介して、前記ゲート電極の第１層目と重なって
いることを特徴とする半導体装置。
【請求項５】請求項１乃至請求項４のいずれか一項にお
いて、前記第１の不純物領域と前記第２の不純物領域と
には一導電型を付与する不純物元素が含まれていて、前
記第２の不純物領域における一導電型の不純物元素の濃
度は、前記第１の不純物領域における一導電型の不純物
元素の濃度よりも低いことを特徴とする半導体装置。
【請求項６】請求項１乃至請求項５のいずれか一項にお
いて、一導電型の半導体層と、前記一導電型の半導体層
に接して形成された絶縁膜と、前記絶縁膜に接して形成
された半導体膜からなる電極とから容量を形成してい
て、前記一導電型の半導体層が、前記第１の不純物領域と接
続していることを特徴とする半導体装置。
【請求項７】ｎチャネル型薄膜トランジスタを含む画素
部を有する半導体装置において、前記ｎチャネル型薄膜トランジスタのゲート電極は、ゲ
ート絶縁膜に接して形成された半導体膜からなるゲート
電極の第１層目と、前記ゲート電極の第１層目に接して
形成されたゲート電極の第２層目とを有し、前記ｎチャネル型薄膜トランジスタの半導体層は、チャ
ネル形成領域と、一導電型の第１の不純物領域と、前記
チャネル形成領域と前記一導電型の第１の不純物領域と
に挟まれ、かつ、前記チャネル形成領域に接する一導電
型の第２の不純物領域とを有し、前記一導電型の第２の不純物領域の一部は、前記ゲート
絶縁膜を介して、前記ゲート電極の第１層目と重なって
いることを特徴とする半導体装置。
【請求項８】ｎチャネル型薄膜トランジスタとｐチャネ
ル型薄膜トランジスタとで形成されたＣＭＯＳ回路を有
する半導体装置において、前記ｎチャネル型薄膜トランジスタのゲート電極は、ゲ
ート絶縁膜に接して形成された半導体膜からなるゲート
電極の第１層目と、前記ゲート電極の第１層目に接して
形成されたゲート電極の第２層目とを有し、前記ｎチャネル型薄膜トランジスタの半導体層は、チャ
ネル形成領域と、一導電型の第１の不純物領域と、前記
チャネル形成領域と前記一導電型の第１の不純物領域と
に挟まれ、かつ、前記チャネル形成領域に接する一導電
型の第２の不純物領域とを有し、前記一導電型の第２の不純物領域の一部は、前記ゲート
絶縁膜を介して、前記ゲート電極の第１層目と重なって
いることを特徴とする半導体装置。
【請求項９】ｎチャネル型薄膜トランジスタを含む画素
部とｎチャネル型薄膜トランジスタとｐチャネル型薄膜
トランジスタとで形成されたＣＭＯＳ回路とを有する半
導体装置において、前記ｎチャネル型薄膜トランジスタのゲート電極は、ゲ
ート絶縁膜に接して形成された半導体膜からなるゲート
電極の第１層目と、前記ゲート電極の第１層目に接して
形成されたゲート電極の第２層目とを有し、前記ｎチャネル型薄膜トランジスタの半導体層は、チャ
ネル形成領域と、一導電型の第１の不純物領域と、前記
チャネル形成領域と前記一導電型の第１の不純物領域と
に挟まれ、かつ、前記チャネル形成領域に接する一導電
型の第２の不純物領域とを有し、前記一導電型の第２の不純物領域の一部は、前記ゲート
絶縁膜を介して、前記ゲート電極の第１層目と重なって
いることを特徴とする半導体装置。
【請求項１０】請求項７乃至請求項９のいずれか一項に
おいて、前記ｎチャネル型薄膜トランジスタのゲート電
極の第２層目は、チャネル長方向の長さが前記ゲート電
極の第１層目よりも短く形成されていることを特徴とす
る半導体装置。
【請求項１１】請求項７乃至請求項１０のいずれか一項
において、一導電型の半導体層と該半導体層に接して形
成された絶縁膜と前記絶縁膜に接して形成された半導体
膜からなる電極とから成る容量を有し、前記容量がｎチ
ャネル型またはｐチャネル型薄膜トランジスタに接続さ
れていることを特徴とする半導体装置。
【請求項１２】請求項１１において、前記一導電型の半
導体層は、前記ｎチャネル型またはｐチャネル型薄膜ト
ランジスタの半導体層と連続していることを特徴とする
半導体装置。
【請求項１３】請求項７乃至請求項１１のいずれか一項
において、前記ゲート電極の第１層目はシリコン（Ｓ
ｉ）、ゲルマニウム（Ｇｅ）から選ばれた一種または複
数種の元素、あるいは前記元素を主成分とする化合物で
あることを特徴とする半導体装置。
【請求項１４】請求項７乃至請求項１１のいずれか一項
において、前記ゲート電極の第２層目はチタン（Ｔ
ｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブ
デン（Ｍｏ）から選ばれた一種または複数種の元素、あ
るいは前記元素を主成分とする化合物であることを特徴
とする半導体装置。
【請求項１５】請求項１乃至請求項１４のいずれか一項
において、前記半導体装置は液晶表示装置またはＥＬ表
示装置であることを特徴とする半導体装置。
【請求項１６】請求項１乃至請求項１５のいずれか一項
において、前記半導体装置はビデオカメラ、デジタルカ
メラ、プロジェクター、プロジェクションＴＶ、ゴーグ
ル型ディスプレイ、カーナブゲーション、パーソナルコ
ンピュータ、または携帯型情報端末から選ばれた一であ
ることを特徴とする半導体装置。
【請求項１７】基板上に半導体層を形成する工程と、前記半導体層に接してゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に接して第１の導電膜を形成する工程
と、前記第１の導電膜に接して第２の導電膜を形成する工程
と、前記第２の導電膜からゲート電極の第２層目を形成する
工程と、一導電型の不純物元素を前記半導体層に選択的に添加す
る第１の不純物添加の工程と、前記第１の導電膜からゲート電極の第１層目を形成する
工程と、一導電型の不純物元素を前記半導体層に選択的に添加す
る第２の不純物添加の工程とを有することを特徴とする
半導体装置の作製方法。
【請求項１８】基板上に半導体層を形成する工程と、前記半導体層に接してゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に接して第１の導電膜を形成する工程
と、前記第１の導電膜に接して第２の導電膜を形成する工程
と、前記第２の導電膜からゲート電極の第２層目を形成する
工程と、一導電型の不純物元素を前記半導体層に選択的に添加す
る第１の不純物添加の工程と、前記第１の導電膜からゲート電極の第１層目を形成する
工程と、一導電型の不純物元素を前記半導体層に選択的に添加す
る第２の不純物添加の工程と、前記ゲート電極の第１層目の一部を除去する工程とを有
することを特徴とする半導体装置の作製方法。
【請求項１９】基板上に第１の半導体層と第２の半導体
層を形成する工程と、前記第１の半導体層と第２の半導体層に接してゲート絶
縁膜を形成する工程と、前記ゲート絶縁膜に接して第１の導電膜を形成する工程
と、前記第１の導電膜に接して第２の導電膜を形成する工程
と、前記第２の導電膜からゲート電極の第２層目を形成する
工程と、一導電型の不純物元素を少なくとも前記第１の半導体層
に選択的に添加する第１の不純物添加の工程と、一導電型とは反対の導電型の不純物元素を前記第２の半
導体層に選択的に添加する第３の不純物添加の工程と、前記第１の導電膜からゲート電極の第１層目を形成する
工程と、一導電型の不純物元素を少なくとも前記第１の半導体層
に選択的に添加する第２の不純物添加の工程とを有する
ことを特徴とする半導体装置の作製方法。
【請求項２０】基板上に第１の半導体層と第２の半導体
層を形成する工程と、前記第１の半導体層と第２の半導体層に接してゲート絶
縁膜を形成する工程と、前記ゲート絶縁膜に接して第１の導電膜を形成する工程
と、前記第１の導電膜に接して第２の導電膜を形成する工程
と、前記第２の導電膜からゲート電極の第２層目を形成する
工程と、一導電型の不純物元素を少なくとも前記第１の半導体層
に選択的に添加する第１の不純物添加の工程と、一導電型とは反対の導電型の不純物元素を前記第２の半
導体層に選択的に添加する第３の不純物添加の工程と、前記第１の導電膜からゲート電極の第１層目を形成する
工程と、一導電型の不純物元素を少なくとも前記第１の半導体層
に選択的に添加する第２の不純物添加の工程と、前記ゲート電極の第１層目の一部を除去する工程とを有
することを特徴とする半導体装置の作製方法。
【請求項２１】請求項１７乃至請求項２０のいずれか一
項において、前記ゲート電極の第１層目はシリコン（Ｓ
ｉ）、ゲルマニウム（Ｇｅ）から選ばれた一種または複
数種の元素、あるいは前記元素を主成分とする化合物か
ら形成されることを特徴とする半導体装置の作製方法。
【請求項２２】請求項１７乃至請求項２０のいずれか一
項において、前記ゲート電極の第２層目はチタン（Ｔ
ｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブ
デン（Ｍｏ）から選ばれた一種または複数種の元素、あ
るいは前記元素を主成分とする化合物から形成されるこ
とを特徴とする半導体装置の作製方法。
【請求項２３】請求項１７乃至請求項２２のいずれか一
項において、前記半導体装置は液晶表示装置またはＥＬ
表示装置であることを特徴とする半導体装置の作製方
法。
【請求項２４】請求項１７乃至請求項２３のいずれか一
項において、前記半導体装置はビデオカメラ、デジタル
カメラ、プロジェクター、プロジェクションＴＶ、ゴー
グル型ディスプレイ、カーナブゲーション、パーソナル
コンピュータ、または携帯型情報端末から選ばれた一で
あることを特徴とする半導体装置の作製方法。