JP4693257B2 - 半導体装置の作製方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、基板上に形成された結晶構造を有する半導体領域を用いた薄膜トランジスタ（Thin Film Transistor、以下ＴＦＴと記す）を用いた半導体装置及びその作製方法に関する。尚、本明細書において半導体装置とは、半導体特性を利用して機能する装置全般を指し、本発明により作製される半導体装置はＴＦＴを内蔵した液晶表示装置に代表される表示装置、半導体集積回路（マイクロプロセッサ、信号処理回路または高周波回路等）を範疇に含んでいる。
【０００２】
【従来の技術】
テレビ受像器、パーソナルコンピュータ、携帯電話など半導体素子を内蔵した様々な半導体装置において、文字や画像を表示するためのディスプレイは必要不可欠なものとなっている。従来、から用いられている代表的なディスプレイはＣＲＴであったが、電子装置の軽量化及び小型化を図るために液晶表示装置に代表される平板型のディスプレイ（フラットパネルディスプレイ）の占める割合が飛躍的に増加している。
【０００３】
フラットパネルディスプレイの一形態として、画素またはドット毎にＴＦＴを設け、データ信号を順次書き込むことにより映像表示を行うアクティブマトリクス駆動方式が知られている。ＴＦＴはアクティブマトリクス駆動方式の表示装置において必要不可欠の素子となっているが、そのＴＦＴは様々な構造が考案されている。
【０００４】
アクティブマトリクス駆動方式を採用する表示装置は、特に液晶表示装置において製品開発が先行し、非晶質シリコンでチャネル形成領域を形成したＴＦＴで画素部を形成する技術が開発されている。当該ＴＦＴは高速動作が不可能なので駆動回路はＴＡＢ(Tape Automated Bonding)やＣＯＧ(Chip on Glass)により実装する外付けのＩＣ（ドライバＩＣ）で賄っていた。
【０００５】
しかしながら、画素密度が増加すると画素ピッチが狭くなるので、ドライバＩＣを実装する方式には限界があると考えられている。例えば、ＵＸＧＡ（１２００×１６００）を想定した場合、ＲＧＢカラー方式では単純に見積もっても６０００個の接続端子が必要になる。接続端子数の増加は接点不良の発生確率を増加させるものと考えられている。また、画素部の周辺部分の領域（額縁領域）が増大し、これをディスプレイとする半導体装置の小型化や外観のデザインを損なう要因となる。このような背景から、駆動回路一体型の表示装置の必要性が明瞭になっている。画素部と駆動回路を同一の基板に一体形成することで接続端子の数は激減し、また額縁領域の面積も縮小させることができる。
【０００６】
【発明が解決しようとする課題】
しかしながら、高精細を目的として、画素の高密度化が進むにつれ、必然的に画素一つ当たりのサイズは微細化する。また、アクティブマトリクス駆動方式の表示装置に要求される仕様は、大画面高精細化のみでなく、プロジェクターの用途などで見られるように小型（小画面）高精細化もある。また、駆動方式がアナログからデジタルへ変化すると、駆動回路で必要な回路構成もさらに複雑になり、トランジスタの集積度も向上させる必要がある。
【０００７】
いずれにしても、高精細化により、画素部ではＴＦＴ、ソース配線、ゲート配線などが占める面積の割合が大きくなり開口率が低下してしまう。従って、規定の画素サイズの中で各画素の高開口率を得るためには、画素の回路構成に必要な回路要素を効率よくレイアウトすることが不可欠となってくる。またＴＦＴにはオフ電流の低減が要求される。一方、駆動回路においては、高い電流駆動能力や高速動作と同時に及びホットキャリア効果により劣化しないＴＦＴが求められる。
【０００８】
オフ電流値を低減するためのＴＦＴ構造として、低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造が知られている。この構造は、チャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域或いはドレイン領域との間に、低濃度に不純物元素を添加した不純物領域を設けたものである。
【０００９】
ホットキャリアによるオン電流値の劣化を防ぐのに有効である構造の中に、ＬＤＤ領域の一部分がゲート電極と重なるＬＤＤ構造が知られている。しかし、画素部や駆動回路の要求に合わせてＴＦＴの構造を最適化しようとすると、製造工程が複雑となり必要なフォトマスクの数が必然的に増加してしまう。一方、ゲート電極を利用して自己整合的にＬＤＤ等の不純物領域を形成する手法では、基板サイズの大型化に伴ってその加工精度がどうしても悪くなってしまう。画素部や駆動回路の要求に合わせてＴＦＴの構造を最適化しようとすると、製造工程が複雑となり必要なフォトマスクの数が必然的に増加してしまう。その反面、ＴＦＴのサイズが縮小すると、サブミクロンサイズのＬＤＤをマスクを合わせて精度良く形成することは困難となってくる。
【００１０】
本発明はこのような問題点を解決することを目的とし、画素部や駆動回路の駆動条件に最適なＴＦＴの構造を、少ないフォトマスクの数で実現すると共に、ＴＦＴのサイズが縮小しても精度良くＬＤＤを形成する技術を提供することを課題とする。
【００１１】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体装置は、絶縁表面を有する基板上に島状に分離した第１半導体領域及び第２半導体領域を設け、該第１半導体領域上に、第１の導電膜と第２の導電膜とを積層し、かつ、第１の導電膜により突出部が形成された第１の電極を絶縁膜を介して設け、該第２半導体領域上に、第１の導電膜と第２の導電膜とを積層して形成された第２の電極を絶縁膜を介して設けた構造とする。第１半導体領域には、前記第１の電極の外側に第１濃度の一導電型不純物領域と、前記第１の導電膜の突出部と重なる第２濃度の一導電型不純物領域とを設け、第２半導体領域には、前記第２の電極の外側に第１濃度の一導電型不純物領域と、第３濃度の一導電型不純物領域とを設ける。
【００１２】
第１の電極及び第２の電極は、それぞれ絶縁膜を介して第１半導体領域及び第２半導体領域と重合して設けられ、ＴＦＴのゲート電極として機能するものである。第１半導体領域及び第２半導体領域に形成される第１濃度の一導電型不純物領域は、ＴＦＴのソース又はドレイン領域として機能するものである。また、第１半導体領域に形成される第２濃度の一導電型不純物領域は、第１の電極の突出部と重なる位置に設けられることで、ゲート電極と重なるＬＤＤ領域を形成する。また、第２半導体領域に形成される第３濃度の一導電型不純物領域も同様にＬＤＤ領域を形成する。
【００１３】
第１のＴＦＴは第１半導体領域と第１の電極（ゲート電極）を構成要素として含み、第２のＴＦＴは第２半導体領域と第２の電極（ゲート電極）を構成要素として含んでいる。このように、ゲート電極とＬＤＤとの位置関係が異なるＴＦＴを同一工程で同一基板上に設けることが本発明の特徴である。第１のＴＦＴのＬＤＤ領域は、ゲート電極に対し自己整合的に形成されるものであり、そのために第１の電極は２段階のエッチング工程を経て形成している。
【００１４】
前記２段階のエッチング工程は、第１の導電膜と第２の導電膜が積層された状態から、マスクを用いて端部にテーパー部をもって形成される第１形状の電極を形成する段階と、第２の導電膜を選択的に異方性エッチングして第２形状の電極を形成する第２の段階とから成っている。それにより、第１の導電膜が第２の導電膜から突出した形状を有する第１の電極を形成することができる。
【００１５】
イオンドーピング法を用い、一導電型の不純物を半導体領域に添加する場合には、この第１の電極における第１の導電膜と第２の導電膜の膜厚差を利用して不純物領域を形成することができる。具体的には、第１の導電膜と第２の導電膜が重なった領域はイオンを通過させることができないので、マスクとなり、第１の導電膜のみで形成される突出部を通過させて、その下の半導体領域に不純物を選択的に添加させることが可能となる。
【００１６】
このような本発明の半導体装置の作製方法は、絶縁表面上に形成された第１半導体領域及び第２半導体領域上に絶縁膜を形成する工程と、絶縁膜上に第１導電膜及び第２導電膜を積層形成する工程と、第１のエッチング処理により前記第１導電膜及び第２導電膜をエッチングして前記第１半導体領域及び第２半導体領域に重なる第１形状の電極を形成する工程と、第２半導体領域に重なる第１形状の電極の上面及び側面を覆うマスクを形成する工程と、第１のドーピング処理により第１半導体領域の及び第２半導体領域のそれぞれに第１の不純物領域を形成する工程と、第２のエッチング処理により第１半導体領域に重なる第１形状の電極をエッチングして第２形状の電極を形成する工程と、マスクを除去して、第２のドーピング処理により第１導電膜及び第２導電膜をエッチングして前記より第１半導体領域の及び第２半導体領域のそれぞれに第２の不純物領域を形成する工程とを有することを特徴としている。
【００１７】
駆動回路一体型の表示装置における本発明の好適な実施様態は、駆動電圧が高くホットキャリア効果により劣化しやすい駆動回路にゲート電極とオーバオーラップするＬＤＤを有する第１のＴＦＴを設け、オフ電流を重要視する画素部においてはＬＤＤ構造を有する第２のＴＦＴを設ける。
【００１８】
本発明によれば、画素部と駆動回路部の各種機能回路の駆動条件に最適なＴＦＴを、同一基板上に同一工程で形成することができる。また、ＴＦＴのサイズが縮小しても、ゲート電極に形成した突出部（段差部）を利用してドーピングすることにより、自己整合的に精度良くＬＤＤを形成することができる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面を用いて説明する。図１は本発明の半導体装置を得るための作製工程の一実施の形態を示す図である。
【００２０】
図１は第１のＴＦＴ及び第２のＴＦＴのゲート電極及び不純物領域を形成する工程を示す図である。図１（Ａ）では、基板１０１に第１絶縁膜１０２、半導体領域１０３、半導体領域１０４、第２絶縁膜１０５が形成された状態を示している。第１絶縁膜１０２はベースコート層であり、基板１０１からアルカリ金属などの不純物が拡散するのを防ぐ目的で設ける。プラズマＣＶＤ法やスパッタ法で形成される窒化シリコンや酸化窒化シリコンは、その目的に対し適した材料である。その他にも同様な効果が得られる絶縁膜であれば適用可能である。また、基板１０１が石英である場合にはベースコート層を必ずしも適用しない。
【００２１】
半導体領域は、非晶質半導膜を結晶化して得られる結晶構造を有する半導体膜で形成することが望ましい。非晶質半導体膜はプラズマＣＶＤ法やスパッタ法で形成したものを用い、加熱処理やレーザー光の照射により結晶化させる。非晶質半導体膜の材料に限定はないが、代表的にはシリコンを用いる。その他に、またはシリコンゲルマニウム（ＳｉxＧｅ1-x；０＜ｘ＜１、代表的には、ｘ＝０．００１〜０．０５）合金などで形成しても良い。
【００２２】
第１のエッチング処理により形成される第１形状の電極１２０、第１形状の電極１２１は、マスク１１０、１１１により形成する。第１形状の電極１２０は、第１の導電膜１０６と第２の導電膜１０８とから形成され、第２の電極１２１は、第１の導電膜１０７と第２の導電膜１０９から形成される。これら第１形状の電極は、端部に４５〜８５度のテーパーを付けて形成しても良い。
【００２３】
第１の導電膜はタングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）の窒化物で形成され、厚さは１０〜４０nm、好適には２０〜３０nmの厚さで形成する。第２の導電膜はＷ、Ｔｉ、Ｍｏ、Ｔａから選ばれた一種又は複数種の材料で形成する。第１の導電膜と第２の導電膜は、選択的にエッチング加工するために異なる材料で形成する。その他に、燐等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体領域を用いてもよい。
【００２４】
次に、図１（Ｂ）では、マスク１１２を形成し第１のドーピング処理を行う。マスク１１２は（Ｂ−２）で示するように、第１形状の電極１２１の上方及び側面を覆うように形成する。第１のドーピング処理はイオン注入法または、質量分離をしないでイオンを注入するイオンドープ法により行う。添加する不純物は、ｎ型の不純物領域を形成するためには周期表１５族の元素を半導体領域１０３、１０４に添加する。ｐ型の不純物領域を形成するには周期表１３族の元素を添加する。半導体領域１０３には第１形状の電極１２０の外側に第１濃度の一導電型不純物領域１１３を形成する。半導体領域１０４にはマスク１１２で覆われていない領域に第１濃度の一導電型の不純物領域１１４を形成する。
【００２５】
その後、マスク１１０〜１１２を保持したまま第２のエッチング処理を行う。第２のエッチング処理は主に第２の導電膜を選択的にエッチングするものであり、マスク１１０を同時にエッチングして後退させながら第２の導電膜をエッチングする。その結果、図１（Ｃ）に示すように第２の導電膜１１６と、その端部から突出した形（突出部１２４）で第１の導電膜１１５を残すことができる。こうして第２形状の電極１２３を半導体領域１０３上に形成する。突出部１２４の長さは０．１〜２．０μm、好ましくは０．５〜１．５μmで形成する。この長さは第２のエッチング処理におけるエッチング条件により行うことができる。
【００２６】
そして、図１（Ｄ）に示すように第２のドーピング処理を行う。この処理により、半導体領域１０３には第２形状の電極１２３の突出部１２４と重なる半導体領域に、第２濃度の一導電型の不純物領域１１７が形成される。また、半導体領域１０４には第１形状の電極１２１と、第１濃度の一導電型の不純物領域１１４との間に第３濃度の一導電型の不純物領域１１８が形成される。
【００２７】
以上のようにして形成される第１濃度〜第３濃度の一導電型の不純物領域はそれぞれ濃度が異なっている。第１濃度の一導電型の不純物領域は、当該不純物元素の濃度が好適には１×１０20〜１×１０21/cm3の濃度とする。第２濃度の一導電型の不純物領域は、当該不純物元素の濃度が好適には１×１０16〜１×１０18/cm3の濃度とする。第１濃度の一導電型の不純物領域は、当該不純物元素の濃度が好適には１×１０17〜１×１０19/cm3の濃度とする。いずれにしても上記第１のドーピング処理及び第２のドーピング処理により形成される当該不純物領域は、第１濃度、第３濃度、第２濃度の順に低くなる。第２のドーピング処理では同じ加速電圧及びドーズ量で、第３濃度の一導電型の不純物領域１１７へは第１の導電膜と第２の絶縁膜１０５を通過させて不純物を添加するのに対し、第２濃度の一導電型の不純物領域１１８へは第２の絶縁膜１０５のみを通過した一導電型の不純物が添加されることになる。従って、不純物領域１１７の濃度の方が、不純物領域１１８よりも結果的に低くなる。
【００２８】
こうして、第２形状の電極１２３（第１の電極）と、第１濃度の一導電型の不純物領域１１３と、第２濃度の一導電型の不純物領域１１７とを半導体領域１０３に形成することができる。第２濃度の一導電型の不純物領域１１７は第２形状の電極１２３（第１の電極）をマスクとして用いることにより、自己整合的に形成することができる。第１形状の第２の電極１２１（第２の電極）と第１濃度の不純物領域１１４と第３濃度の不純物領域１１８とを半導体領域１０４に形成することができる。そして、これらの不純物領域を有する半導体領域、第２の絶縁膜、第２形状の電極又は第１形状の電極を用いてＴＦＴを形成することができる。
【００２９】
第２形状の電極１２３（第１の電極）をゲート電極とすると、第２濃度の一導電型の不純物領域１２４はゲート電極と重なるＬＤＤとすることができる。このＬＤＤは、ＴＦＴの動作時にドレイン端に発生する高電界を緩和する作用を有し、ホットキャリア効果による劣化を抑制することができる。また、第１形状の電極１２１（第２の電極）をゲート電極とすると、第３濃度の一導電型の不純物領域１１８は、ゲート電極とオーバーラップしないＬＤＤとなり、オフ電流を減少させる作用を持っている。
【００３０】
このように、本発明は同一の工程で、ゲート電極と重なるＬＤＤと、オーバーラップしないＬＤＤをもつＴＦＴの構造を同時に作り込むことを可能としている。ＴＦＴにおいてチャネル長が縮小すれば、おのずとＬＤＤの長さも短くする必要がある。しかしながら本発明は、ゲート電極と重なるＬＤＤ（即ち、第２濃度の一導電型の不純物領域）は、ゲート電極の突出部（段差部）を利用して自己整合的に形成されるので、マスク合わせが必要なく、デザインルールが縮小しても位置精度良く形成することができる。一方、同時に形成される、ゲート電極とオーバーラップしないＬＤＤ（即ち、第３濃度の一導電型の不純物領域）は、マスクを用いて形成するため、チャネル長方向の長さを自由に設定することができるという特徴を有している。
【００３１】
【実施例】
[実施例１]
本発明の実施例を図面を参照しながら説明する。ここでは、同一基板上に画素部と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について詳細に説明する。
【００３２】
図２（Ａ）において、基板２０１はガラス基板、石英基板、セラミック基板などを用いることができる。また、シリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００３３】
この基板２０１上には、酸化窒化シリコン膜（ＳｉＯxＮy）から成る第１の絶縁膜２０２、２０３を積層して形成する。第１の絶縁膜２０２はＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとしてプラズマＣＶＤ法で形成される第１酸化窒化シリコン膜を５０nmの厚さに形成し、ＳｉＨ4、及びＮ2Ｏを反応ガスとしてプラズマＣＶＤ法で形成される第２酸化窒化シリコン膜を１００nmの厚さに形成する構造を設けベースコート層とする。
【００３４】
半導体領域は、下地膜１０１上にプラズマＣＶＤ法で形成した非晶質シリコン膜を結晶化させたものを適用する。非晶質シリコン膜は５０nmの厚さで形成し、加熱処理やレーザー光の照射により結晶化させる。非晶質シリコン膜をレーザー光の照射により結晶化させるには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放出されたレーザー光を光学系で線状に集光し半導体領域に照射する。結晶化の条件は実施者が適宜選択すればよい。
【００３５】
その後、得られた半導体膜を所望の形状にエッチング処理して島状に分離された半導体領域２０４〜２０７を形成する。
【００３６】
また、半導体領域２０４〜２０７を形成した後、ｎチャネル型ＴＦＴのしきい値（Ｖｔｈ）を制御するためにｐ型を付与する不純物元素を添加してもよい。半導体に対してｐ型を付与する不純物元素には、硼素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律第１３族元素が知られている。
【００３７】
次いで、半導体領域１０２〜１０６を覆う第２の絶縁膜２０８を形成する。第２の絶縁膜２０８は、ゲート絶縁膜とするものでもあり、プラズマＣＶＤ法やスパッタ法でシリコンを含む絶縁膜で形成する。本実施例ではプラズマＣＶＤ法でＳｉＨ4、及びＮ2Ｏを反応ガスとして酸化窒化シリコン膜を７５nmの厚さに形成する。
【００３８】
第２の絶縁膜２０８上には第１の導電膜２０９として膜厚３０nmの窒化タンタル（ＴａＮ）膜と、第２の導電膜２１０として膜厚４００nmのＷ膜とを積層形成する。この２つの導電膜はゲート電極を形成するためのものである。また、第１の導電膜をＴａ膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜をＴａＮ膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、第１の導電膜をＴａＮ膜で形成し、第２の導電膜をＣｕ膜とする組み合わせとしてもよい。
【００３９】
次に、図２（Ｂ）に示すように、レジストからなるマスク２１１〜２１４を形成し、第１のエッチング処理を行う。エッチングにはＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用いる。そのエッチング用ガスに限定はないが、ＷやＴａＮのエッチングにはＣＦ4とＣｌ2とＯ2とを用いることが適している。それぞれのガス流量比を２５／２５／１０（SCCM）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（１３．５６MHz）電力を投入してプラズマを生成してエッチングを行う。基板側（試料ステージ）にも１５０WのＲＦ（１３．５６MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。
【００４０】
この第１のエッチング処理では、レジストからなるマスクの形状を適したものとし、同時にエッチングして退縮させることにより、第１の導電膜及び第２の導電膜の端部にテーパー部を持たせて形成することができる。このテーパー部の角度は４５〜８５度となる。こうして、第１のエッチング処理により第１の導電膜と第２の導電膜から成る第１形状の電極２１６〜２１８と第１形状の配線２１９、２２０（これらはそれぞれ第１の導電膜２１６ａ〜２２０ａと第２の導電膜２１６ｂ〜２２０ｂから成る）を形成する。この第１のエッチング処理により、第２の絶縁膜の露出した表面は１０〜２０nm程度エッチングされ、２２１で示すように第１形状の電極２１６〜２１８と第１形状の配線２１４、２１５で覆われていない部分が薄くなる。
【００４１】
次いで、図３（Ｂ）に示す如くレジストからなるマスク２２２、２２３を形成し、第１のドーピング処理を行う。イオンドープ法により行う第１のドーピング処理は、ドーズ量を１．５×１０15/cm2とし、加速電圧を６０〜１００keVとし、一導電型の不純物として燐（Ｐ）をドーピングする。ここでは、第１形状の電極又はマスク２２２、２２３により、各半導体領域に対して選択的に添加する。こうして、第１濃度のｎ型不純物領域２２４〜２２６が形成される。第１濃度のｎ型不純物領域は１×１０20〜１×１０21/cm3の濃度で燐を添加する。
【００４２】
その後、このマスク２２２、２２３を保持したまま、第２のエッチング処理を行う。第２のエッチング処理は異方性エッチングを行うものであり、マスク２１２を同時にエッチングして後退させながら第１形状の電極２１７のエッチングを行う。エッチング用ガスにはＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２０／２０／２０（SCCM）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（１３．５６MHz）電力を投入してプラズマを生成してエッチングを行う。基板側（試料ステージ）には２０WのＲＦ（１３．５６MHz）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。
【００４３】
このエッチング条件によりＷ膜をエッチングする。その結果、図３（Ｂ）に示すように第２の導電膜２２８ｂと、その端部から突出した（突出部）で第１の導電膜２２８ａが形成される。こうして第２形状の第１の電極２２８を形成する（第１の導電膜２２８ａと第２の導電膜２２８ｂ）。
【００４４】
図３（Ｂ）ではさらに第２のドーピング処理を行い、半導体領域にｎ型を付与する不純物元素として燐をドーピングする。イオンドープ法の条件はドーズ量を１．５×１０14/cm3とし、加速電圧を６０〜１００keVとして行う。この処理により、半導体領域２０５には第２形状の電極２２８の突出部と重なる第２濃度のｎ型不純物領域２３０が形成される。また、半導体領域２０４、２０６、２０７にはそれぞれ第３濃度のｎ型不純物領域２２９、２３１、２３２が形成される。第２濃度のｎ型不純物領域には１×１０16〜１×１０17/cm3の濃度で、第３濃度のｎ型不純物領域には１×１０17〜１×１０18/cm3の濃度で燐を含有している。
【００４５】
次いで、図４（Ａ）に示すようにレジストからなるマスク２３３、２３４を形成し第３のドーピング処理を行う。この第３のドーピング処理により、半導体領域２０４にｐ型の導電型を付与する不純物元素として硼素を添加して、ｐ型不純物領域２３５を形成する。ｐ型不純物領域２３５には１×１０20〜１×１０21/cm3の濃度で硼素が添加する。
【００４６】
また、ｐ型不純物領域２３６は画素部において保持容量を形成する半導体領域２０７に形成されるものである。
【００４７】
以上までの工程でそれぞれの半導体領域にｎ型またはｐ型の不純物領域が形成される。第１形状の電極２１６、２１８及び第２形状の電極２２８は、ゲート電極とする。また、第１の形状の配線２１９は画素部において保持容量を形成する一方の電極となる。さらに、第１の形状の配線２２０は画素部においてデータ線を形成する。
【００４８】
次いで、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００nmとして酸化窒化シリコン膜から成る第３の絶縁膜２３７を形成する。勿論、第３の絶縁膜２３７は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００４９】
その後、図４（Ｂ）に示すように、それぞれの半導体領域に添加された不純物元素を活性化処理する工程を行う。この活性化はファーネスアニール炉または瞬間熱アニール（ＲＴＡ）法を用いて行う。加熱処理の温度は窒素雰囲気中で４００〜７００℃、代表的には４５０〜５００℃で行う。この他に、ＹＡＧレーザーの第２高調波（５３２nm）を用いたレーザーアニール法を適用することもできる。レーザー光の照射により活性化を行うには、ＹＡＧレーザーの第２高調波（５３２nm）を用いこの光を半導体領域に照射する。勿論、レーザー光に限らずランプ光源を用いるＲＴＡ法でも同様であり、基板の両面又は基板殻からランプ光源の輻射により半導体領域を加熱する。
【００５０】
その後、図５に示すように、プラズマＣＶＤ法で窒化シリコンから成る第４の絶縁膜２３８を１００nmの厚さに形成し、クリーンオーブンを用いて４１０℃の熱処理を行い、窒化シリコン膜から放出される水素で半導体領域の水素化を行う。
【００５１】
次いで、第４の絶縁膜２３８上に有機絶縁物材料から成る第５の絶縁膜２３９を形成する。有機絶縁物材料を用いる理由は第５の絶縁膜の最表面を平坦化させるためである。そして、エッチング処理により第３乃至第５の絶縁膜を貫通するコンタクトホールを形成する。このエッチング処理においては外部入力端子部の第３乃至第５の絶縁膜も除去する。そして、１００nmのチタン膜と、３００nmのアルミニウム膜を積層して形成される配線２４０〜２４３、画素電極２４５、走査線２４６、接続電極２４４、外部入力端子に接続する配線２４７を形成する。
【００５２】
以上のようにして、同一基板上にｐチャネル型ＴＦＴ２５０、ｎチャネル型ＴＦＴ２５１を有する駆動回路２６０と、ｎチャネル型ＴＦＴ２５２と容量部２５３を有する画素部２５５を形成することができる。容量部２５３は半導体領域２０７、第２の絶縁膜２２１で形成される絶縁膜、第１形状の容量配線２１９で形成されている。
【００５３】
駆動回路２６０のｐチャネル型ＴＦＴ２５０にはチャネル形成領域２４８、ゲート電極を形成する第１の電極２１６の外側にｐ型不純物領域２３５（ソース領域またはドレイン領域として機能する領域）が形成されたいわゆるシングルドレイン構造を有している。ｎチャネル型ＴＦＴ２５１はチャネル形成領域２４９、ゲート電極を形成する第２形状の電極２２８と重なる第２濃度のｎ型不純物領域２３０（ＬＤＤ領域）と、ソース領域またはドレイン領域として機能する第１濃度のｎ型不純物領域２２５を有している。ＬＤＤのチャネル長方向の長さは０．１〜１．５μmで形成することが可能である。このようなＬＤＤ領域の構成は、主にホットキャリア効果によるＴＦＴの劣化を防ぐことを目的としている。これらｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴによりシフトレジスタ回路、バッファ回路、レベルシフタ回路、ラッチ回路などを形成することができる。特に、駆動電圧が高いバッファ回路には、ホットキャリア効果による劣化を防ぐ目的から、ｎチャネル型ＴＦＴ２５１の構造が適している。
【００５４】
画素部２５５のｎチャネル型ＴＦＴ２５２にはチャネル形成領域２５０、ゲート電極を形成する第１形状の電極２１８の外側に形成される第２濃度のｎ型不純物領域２２７と、ソース領域またはドレイン領域として機能する第１のｎ型不純物領域２２６を有している。また、容量部２５３の一方の電極として機能する半導体領域２０７にはｐ型不純物領域２３６が形成されている。
【００５５】
画素部２５５において、２４５は画素電極であり、２４４はデータ線２２０と半導体領域２０６の第１濃度のｎ型不純物領域とを接続する接続電極である。また、２４６はゲート配線であり、図中には示されていないが、ゲート電極として機能する第１形状の電極２１８と接続するものである。
【００５６】
画素部２５５の上面図を図１３に示す。図１３ではほぼ一画素分の上面図を示し、付与する符号は図５と共通なものとしている。また、Ａ−Ａ'線の断面構造が図５に対応している。図１３の画素構造において、ゲート配線とゲート電極とを異なる層上に形成することにより、ゲート配線と半導体領域を重畳させることが可能となり、ゲート配線に遮光膜としての機能が付加されている。また、画素電極間の隙間が遮光されるように、画素電極の端部をソース配線と重なるように配置され、遮光膜（ブラックマトリクス）の形成を省略できる構造としている。その結果、従来に比べ開口率を向上させることが可能となっている。
【００５７】
以上のように、本発明はゲート電極と重なるＬＤＤを有するｎチャネル型ＴＦＴと、オーバーラップしないｎチャネル型ＴＦＴを同一基板上に形成することを可能としている。これらのＴＦＴは駆動回路部と画素部というように動作条件のことなる回路に対応して適宣配置を決めることができる。この時、ｐチャネル型ＴＦＴはシングルドレイン構造を前提としている。
【００５８】
本実施例で形成される、駆動回路部２６０、画素部２５５を備えた基板を便宜上アクティブマトリクス基板と呼ぶ。図１６はアクティブマトリクス基板の回路構成の一例を示す回路ブロックである。ＴＦＴを組み込まれて形成される画素部１６０１、データ信号線駆動回路１６０２、走査信号線駆動回路１６０６が形成されている。
【００５９】
データ信号線駆動回路１６０２は、シフトレジスタ１６０３、ラッチ１６０４、１６０５、その他バッファ回路などから構成される。シフトレジスタ１６０３にはクロック信号、スタート信号が入力し、ラッチにはデジタルデータ信号やラッチ信号が入力する。また、走査信号線駆動回路１６０６もシフトレジスタ、バッファ回路などから構成されている。画素部１６０１の画素数は任意なものとするが、ＸＧＡならば１０２４×７６８個の画素が設けられる。
【００６０】
このようなアクティブマトリクス基板を用いて、アクティブマトリクス駆動をする表示装置を形成することができる。本実施例では画素電極を光反射性の材料で形成したため、液晶表示装置に適用すれば反射型の表示装置を形成することができる。このような基板から液晶表示装置や有機発光素子で画素部を形成する発光装置を形成することができる。
【００６１】
[実施例２]
本発明の他の一実施例を図６を用いて説明する。図６（Ａ）において基板３０１、第１絶縁膜３０２、３０３、半導体領域３０４、３０５、３０６、第２絶縁膜３０７は実施例１と同様なものとする。
【００６２】
第２絶縁膜３０７上には実施例１と同様に第１の導電膜と第２の導電膜を形成する。その後、フォトレジストを用いてマスク３０８〜３１０を形成し、第１のエッチング処理を行う。第１のエッチング処理により端部にテーパー部を有する第１形状の電極３１１〜３１３（第１の導電膜３１１ａ〜３１３ａと第２の導電膜３１１ｂと３１３ｂから成る）を形成する。その後、第１のドーピング処理を行い、第３濃度のｎ型不純物領域３１４〜３１６を形成する。第３濃度のｎ型不純物領域は１×１０17〜１×１０18/cm3の濃度で形成する。
【００６３】
次いで、図６（Ｂ）に示すようにマスク３１７、３１８を形成し、で示すｐチャネル型ＴＦＴを形成する半導体領域３０４にｐ型不純物領域３１９を形成する。ｐ型不純物領域は１×１０20〜１×１０21/cm3の濃度でｐ型を付与する不純物元素を添加する。
【００６４】
その後、図６（Ｃ）で示すように、以前までの工程で形成したマスクを除去して、マスク３２０、第１形状の電極３１２上のマスク３２１、マスク３２２を形成する。この状態で第２のエッチング処理を行い、第１形状の電極３１２を異方性エッチングする。図６（Ｄ）に示すように第２の導電膜３２３ｂと、その端部から突出した形で第１の導電膜３２３ａを残すことができる。こうして第２形状の第１の電極３２３を形成する。
【００６５】
その状態を保持したまま第３のドーピングを行い、ｎ型を付与する不純物を添加して第１濃度のｎ型不純物領域３２４、３２５を形成する。また、同時に第２濃度のｎ型不純物領域３２６も形成される。第２濃度のｎ型不純物領域は同じドーピング処理で形成されるが、第１の導電膜３２３ａを通過させてドーピングすることにより第１濃度のｎ型不純物領域よりは低濃となり、１×１０16〜１×１０17/cm3の濃度でｎ型を付与する不純物が添加されることになる。
【００６６】
こうして、ゲート電極と重なるＬＤＤを有するｎチャネル型ＴＦＴと、オーバーラップしないｎチャネル型ＴＦＴを同一基板上に形成することを可能となる。以降、実施例１と同様にしてアクティブマトリクス基板を形成することができる。本実施例で示す工程は、第２濃度のｎ型不純物領域と、第３濃度のｎ型不純物領域を異なるドーピング処理の工程で行うことにより、それぞれの濃度を独立して制御することができる。
【００６７】
[実施例３]
本発明の他の一実施例を図７を用いて説明する。まず、実施例２において、図６（Ａ）で示す工程を行い、半導体領域３０４〜３０６に第３濃度のｎ型不純物領域を形成する。その後、図７（Ａ）において半導体領域３０４上にマスク３３０、半導体領域３０６上に第１形状の電極３１３を覆うマスク３３１を形成する。この状態で第２のエッチング処理により異方性エッチングを行い第２形状に電極３３２（第１の導電膜３３２ａ、第２の導電膜３３２ｂ）を形成する。その後、第２のドーピング処理を行い第１濃度のｎ型不純物領域３３３、３３４を形成する。この時、実施例２と同様に第２濃度のｎ型不純物領域が同時に形成することができる。
【００６８】
その後マスクは剥離して、半導体領域３０５、３０６上にマスク３３５、３３６を形成し、第３のドーピング処理により半導体領域３０４にｐ型不純物領域３３７を形成する。以降、実施例１と同様にしてアクティブマトリクス基板を形成することができる。本実施例で示す工程も、第２濃度のｎ型不純物領域と、第３濃度のｎ型不純物領域を異なるドーピング処理の工程で行うことにより、それぞれの濃度を独立して制御することができる。
【００６９】
[実施例４]
本発明の他の一実施例を図７を用いて説明する。図８（Ａ）において基板３０１、第１絶縁膜３０２、３０３、半導体領域３０４、３０５、３０６、第２絶縁膜３０７は実施例１と同様なものとする。
【００７０】
第２絶縁膜３０７上には実施例１と同様に第１の導電膜と第２の導電膜を形成する。半導体領域３０５、３０６上にマスク３４０、３４１を形成した後、第１のドーピング処理により半導体領域３０４にｐ型不純物領域３４２を形成する。これは第１形状の電極３１１をマスクとして自己整合的に形成する。
【００７１】
マスク３４０、３４１は除去して、図８（Ｂ）に示すように、第２のドーピング処理により第３濃度のｎ型不純物領域３４３、３４４を形成する。このｎ型不純物領域も第１形状の電極３１２、３１３をマスクとして形成される。その後、マスク３４５〜３４７を形成し、第２のエッチング処理により、第１形状の電極３１２を異方性エッチングする。これにより、第２の導電膜３３２ｂと、その端部から突出した形で第１の導電膜３３２ａを形成することができる。こうして第２形状の第１の電極３３２を形成する。
【００７２】
その後、第３のドーピング処理により第１濃度のｎ型不純物領域３４９、３５０を形成する。以降、実施例１と同様にしてアクティブマトリクス基板を形成することができる。本実施例で示す工程は、第２濃度のｎ型不純物領域と、第３濃度のｎ型不純物領域を異なるドーピング処理の工程で行うことにより、それぞれの濃度を独立して制御することができる。
【００７３】
[実施例５]
本発明の他の一実施例を図９を用いて説明する。まず、実施例４において、図８（Ａ）で示す工程を行い、半導体領域３０４〜３０６にｐ型不純物領域を形成する。その後、マスク３５０〜３５２を新たに形成し、第２のエッチング処理により、第１形状の電極３１２を異方性エッチングする。これにより、第２の導電膜３３２ｂと、その端部から突出した形で第１の導電膜３３２ａを形成することができる。こうして第２形状の第１の電極３３２を形成する。
【００７４】
その後、第２のドーピング処理により第１濃度のｎ型不純物領域３５４、３５５を形成する。さらに、マスク３５０〜３５２を除去し、第３のドーピング処理により第２濃度のｎ型不純物領域３５６及び第３濃度のｎ型不純物領域３５７を形成する。こうして、ゲート電極と重なるＬＤＤを有するｎチャネル型ＴＦＴと、オーバーラップしないｎチャネル型ＴＦＴを同一基板上に形成することを可能としている。これらのＴＦＴは駆動回路部と画素部というように動作条件のことなる回路に対応して適宣配置を決めることができる。ｐチャネル型ＴＦＴはシングルドレイン構造で形成される。その他、実施例１と同様にしてアクティブマトリクス基板を形成することができる。
【００７５】
[実施例６]
本発明の他の一実施例を図１０を用いて説明する。図１０（Ａ）において基板３０１、第１絶縁膜３０２、３０３、半導体領域３０４、３０５、３０６、第２絶縁膜３０７、第２絶縁膜３０７、第１形状の電極３１１〜３１３は実施例１と同様なものとする。
【００７６】
その後、マスク３６０、３６１を形成し、第１のドーピング処理により第１濃度の不純物領域３６２、３６３を形成する。この状態で第２のエッチング処理を行い、第１形状の電極３１２を異方性エッチングする。図１０（Ｂ）に示すように第２の導電膜３２３ｂと、その端部から突出した形で第１の導電膜３２３ａを残すことができる。こうして第２形状の第１の電極３２３を形成する。
【００７７】
次いで、新たにマスク３６５、３６６を形成し第２のドーピング処理により半導体領域３０４にｐ型不純物領域３６７を形成する。マスク３６５、３６６を剥離した後、第３のドーピング処理により第２濃度のｎ型不純物領域３６８と第３濃度のｎ型不純物領域を形成する。
【００７８】
こうして、ゲート電極と重なるＬＤＤを有するｎチャネル型ＴＦＴと、オーバーラップしないｎチャネル型ＴＦＴを同一基板上に形成することを可能としている。これらのＴＦＴは駆動回路部と画素部というように動作条件のことなる回路に対応して適宣配置を決めることができる。その他、実施例１と同様にしてアクティブマトリクス基板を形成することができる。
【００７９】
[実施例７]
本実施例では透過型の表示装置を形成するためのアクティブマトリクス基板の構成について図１１を用いて説明する。図１１では実施例１で形成されるアクティブマトリクス基板、または実施例２乃至６の工程を実施例１に適用して作製されるアクティブマトリクス基板の画素部２５５の構成を示している。ｎチャネル型ＴＦＴ２５２や容量部２５３は実施例１と同様にして形成する。
【００８０】
図１１（Ａ）は第４絶縁膜２３８、第５絶縁膜２３９を形成した後、コンタクトホールを形成し、透明電極４０１を第５絶縁膜２３９上に所定のパターンで形成した状態を示している。透明送電膜４０１は１００nmの厚さに形成する。酸化インジウム、酸化スズ、酸化亜鉛またはこれらの酸化物同士の化合物を透明導電膜として適用することができる。また、端子部２５４上にも透明導電膜４０２を形成する。
【００８１】
次に、図１１（Ｂ）に示すように透明電極４０１に接続する電極４０４、４０５、走査線４０６、接続電極４０３を形成する。これらは１００nmのチタン膜と、３００nmのアルミニウム膜を積層して形成する。このような構成により透過型の表示装置に対応したアクティブマトリクス基板を形成することができる。
【００８２】
[実施例８]
本実施例では、実施例７で作製したアクティブマトリクス基板から、アクティブマトリクス駆動の液晶表示装置を作製する工程を図１２を参照して説明する。
【００８３】
図１１（Ｂ）の状態のアクティブマトリクス基板を得た後、そのアクティブマトリクス基板上に配向膜４１３を形成しラビング処理を行う。なお、図示しないが、配向膜４１３を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサを所望の位置に形成しておいても良い。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【００８４】
次いで、対向基板４１０上に対向電極４１１を形成し、その上に配向膜４１２を形成しラビング処理を施す。対向電極４１１はＩＴＯで形成する。そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール剤（図示せず）で貼り合わせる。シール剤にはフィラーが混入されていて、このフィラーとスペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料４１５を注入し、封止剤（図示せず）によって完全に封止する。液晶材料には公知の液晶材料を用いれば良い。
【００８５】
このようにして図１２に示すアクティブマトリクス駆動の液晶表示装置が完成する。ここでは、実施例７で作製される透過型のアクティブマトリクス基板を用いる例を示したが、同様に実施例１で作製される反射型のアクティブマトリクス基板を用いても同様に液晶表示装置を完成させることができる。また、実施例２乃至６のどの工程を実施例１または実施例７に組み合わせてアクティブマトリクス基板を形成し、液晶表示装置を完成させることが可能である。
【００８６】
[実施例９]
図１４は、本発明を用いたアクティブマトリクス駆動方式の発光装置における画素部の構成を示す一例である。画素部２５８のｎチャネル型ＴＦＴ２５２、２５６は実施例１乃至実施例６のいずれか一つの工程により作製されたものが適用される。第５の絶縁膜５０１の表面は窒素又は不活性ガスのプラズマ処理により表面を緻密化させる。代表的にはアルゴンプラズマ処理が適用され、緻密化は表面に炭素を主成分とする極薄膜を形成することで成し遂げられる。その後、コンタクトホールを形成し配線を形成する。配線はチタン、アルミニウムなどを用いて形成する。
【００８７】
画素部２５８では、データ配線５０２がｎチャネル型ＴＦＴ２５２のソース側に接続し、ドレイン側の配線５０３はｎチャネル型ＴＦＴ２５６のゲート電極と接続している。また、ｎチャネル型ＴＦＴ２３５のソース側は電源供給配線５０５と接続し、ドレイン側の電極５０４が発光素子の陽極と接続している。
【００８８】
本実施例における発光装置は有機発光素子をマトリクス状に配列させて構成する。有機発光装置は陽極と陰極とその間に形成された有機化合物層とから成る。陽極５０６はＩＴＯを用い、配線を形成した後に形成する。有機化合物層は、正孔移動度が相対的に高い正孔輸送性材料、その逆の電子輸送性材料、発光性材料などを組み合わせて形成する。それらは層状に形成しても良いし、混合して形成しても良い。
【００８９】
有機化合物材料は合計しても１００nm程度の薄膜層として形成する。そのため、陽極として形成するＩＴＯの表面は平坦性を高めておく必要がある。平坦性が悪い場合は、最悪有機化合物層の上に形成する陰極とショートしてしまう。それを防ぐための他の手段として、１〜５nmの絶縁層５０８を形成する方法を採用することもできる。絶縁層５０８としては、ポリイミド、ポリイミドアミド、ポリアミド、アクリルなどを用いることができる。
【００９０】
陰極は、ＭｇＡｇやＬｉＦなどのアルカリ金属またはアルカリ土類金属などの材料を用いて形成する陰極６２４とから成っている。有機化合物層６２３の詳細な構造は任意なものとする。
【００９１】
有機化合物層５０９や陰極５１０はウエット処理（薬液によるエッチングや水洗などの処理）を行うことができないので、陽極５０６に合わせて、有機絶縁膜５０１上に感光性樹脂材料で形成される隔壁層５０７を設ける。隔壁層５０７は陽極５０６の端部を被覆するように形成する。具体的には、隔壁層５０７はネガ型のレジストを塗布し、ベーク後に１〜２μm程度の厚さとなるように形成する。或いは、可能性アクリル又は感光性ポリイミドを使用することもできる。
【００９２】
陰極５１０は、仕事関数の小さいマグネシウム（Ｍｇ）、リチウム（Ｌｉ）若しくはカルシウム（Ｃａ）を含む材料を用いる。好ましくはＭｇＡｇ（ＭｇとＡｇをＭｇ：Ａｇ＝１０：１で混合した材料）でなる電極を用いれば良い。他にもＭｇＡｇＡｌ電極、ＬｉＡｌ電極、また、ＬｉＦＡｌ電極が挙げられる。さらにその上層には、窒化シリコンまたは、ＤＬＣ膜で成る絶縁膜５１１を２〜３０nm、好ましくは５〜１０nmの厚さで形成する。ＤＬＣ膜はプラズマＣＶＤ法で形成可能であり、１００℃以下の温度で形成しても、被覆性良く隔壁層６２２の端部を覆って形成することができる。ＤＬＣ膜の内部応力は、アルゴンを微量に混入させることで緩和することが可能であり、保護膜として用いることが可能である。そして、ＤＬＣ膜は酸素をはじめ、ＣＯ、ＣＯ2、Ｈ2Ｏなどのガスバリア性が高いので、バリア膜として用いる絶縁膜５１１として適している。
【００９３】
図１４ではスイッチング用に用いるｎチャネル型ＴＦＴ２５２をマルチゲート構造とし、電流制御用に用いるｎチャネル型ＴＦＴ２５６にはゲート電極と重なる低濃度ドレイン（ＬＤＤ）を設けている。本発明は同一の工程において異なるＬＤＤ構造のＴＦＴを形成することが可能である。発光装置への好適な応用例は図１４に示され、画素部において機能に応じてＬＤＤ構造の異なるＴＦＴ（オフ電流の十分に低いスイッチング用のｎチャネル型ＴＦＴ２５２と、ホットキャリア注入に強い電流制御用のｎチャネル型ＴＦＴ２５６）の形成を可能としている。その結果、高い信頼性を有し、且つ、良好な画像表示が可能な（動作性能の高い）発光装置を得ることができる。
【００９４】
図１５はこのような画素部２５８を有する発光装置の構成を示す図であり、画素部２５８に形成した絶縁膜５１１上に有機樹脂５１２を充填し、基板５１３封止している。端部にはシール部材５１５を設けさらに気密性を高めても良い。フレキシブルプリント回路（ＦＰＣ）は端子部２５４に装着する。
【００９５】
ここで本実施例のアクティブマトリクス型自発光装置の構成を図１７の斜視図を用いて説明する。本実施例のアクティブマトリクス駆動の発光装置は、ガラス基板６０１上に形成された、画素部６０２と、走査線駆動回路６０３と、データ線駆動回路６０４で構成される。画素部のスイッチング用ＴＦＴ６０５はｎチャネル型ＴＦＴであり、ゲート側駆動回路６０３に接続されたゲート配線６０６、ソース側駆動回路６０４に接続されたソース配線６０７の交点に配置されている。また、スイッチング用ＴＦＴ６０５のドレイン領域は電流制御用ＴＦＴ６０８のゲートに接続されている。
【００９６】
さらに、電流制御用ＴＦＴ６０８のデータ線側は電源供給線６０９に接続される。本実施例のような構造では、電源供給線６０９には接地電位（アース電位）が与えられている。また、電流制御用ＴＦＴ６０８のドレイン領域には有機発光素子６１０が接続されている。また、有機発光素子６１０のカソードには所定の電圧（本実施例では１０〜１２Ｖ）が加えられる。
【００９７】
そして、外部入出力端子となるＦＰＣ６１１には駆動回路まで信号を伝達するための入出力配線（接続配線）６１２、６１３、及び電源供給線６０９に接続された入出力配線６１４が設けられている。以上のように、ＴＦＴと有機発光装置を組み合わせて画素部を形成し、発光装置を完成させることができる。
【００９８】
[実施例１０]
実施例１乃至６で用いる半導体領域の作製方法の一実施例を図１８を用いて説明する。図１８において、非晶質構造を有する半導体領域の全面に触媒作用のある金属元素を全面に添加して結晶化した後、ゲッタリングを行う方法である。
【００９９】
図１８（Ａ）において、基板７０１はその材質に特段の限定はないが、好ましくはバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラス、或いは石英などを用いることができる。基板７０１の表面には、第１絶縁膜としてプラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される第１酸化窒化シリコン膜７０２を５０nmの厚さに形成し、ＳｉＨ4とＮ2Ｏから作製される第２酸化窒化シリコン膜７０３を１００nmの厚さに形成したものを適用する。第１絶縁膜はガラス基板に含まれるアルカリ金属がこの上層に形成する半導体領域中に拡散しないために設けるものであり、石英を基板とする場合には省略することも可能である。
【０１００】
第１絶縁膜の上に形成する非晶質構造を有する半導体領域７０４は、シリコンを主成分とする半導体材料を用いる。代表的には、非晶質シリコン膜又は非晶質シリコンゲルマニウム膜などが適用され、プラズマＣＶＤ法や減圧ＣＶＤ法、或いはスパッタ法で１０〜１００nmの厚さに形成する。良質な結晶を得るためには、非晶質構造を有する半導体領域７０４に含まれる酸素、窒素などの不純物濃度を５×１０18/cm3以下に低減させておくと良い。これらの不純物は非晶質半導体の結晶化を妨害する要因となり、また結晶化後においても捕獲中心や再結合中心の密度を増加させる要因となる。そのために、高純度の材料ガスを用いることはもとより、反応室内の鏡面処理（電界研磨処理）やオイルフリーの真空排気系を備えた超高真空対応のＣＶＤ装置を用いることが望ましい。
【０１０１】
その後、非晶質構造を有する半導体領域７０４の表面に、結晶化を促進する触媒作用のある金属元素を添加する。半導体領域の結晶化を促進する触媒作用のある金属元素としては鉄（Ｆｅ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）などであり、これらから選ばれた一種または複数種を用いることができる。代表的にはニッケルを用い、重量換算で１〜１００ppmのニッケルを含む酢酸ニッケル塩溶液をスピナーで塗布して触媒含有層７０５を形成する。この場合、当該溶液の馴染みをよくするために、非晶質構造を有する半導体領域７０４の表面処理として、オゾン含有水溶液で極薄い酸化膜を形成し、その酸化膜をフッ酸と過酸化水素水の混合液でエッチングして清浄な表面を形成した後、再度オゾン含有水溶液で処理して極薄い酸化膜を形成しておく。シリコンなど半導体領域の表面は本来疎水性なので、このように酸化膜を形成しておくことにより酢酸ニッケル塩溶液を均一に塗布することができる。
【０１０２】
勿論、触媒含有層７０５はこのような方法に限定されず、スパッタ法、蒸着法、プラズマ処理などにより形成しても良い。また、触媒含有層１０３は非晶質構造を有する半導体領域７０４を形成する前、即ち第１絶縁膜上に形成しておいても良い。
【０１０３】
非晶質構造を有する半導体領域７０４と触媒含有層７０５とを接触した状態を保持したまま結晶化のための加熱処理を行う。加熱処理の方法としては、電熱炉を用いるファーネスアニール法や、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどを用いた瞬間熱アニール（Rapid Thermal Annealing）法（以下、ＲＴＡ法と記す）を採用する。生産性を考慮すると、ＲＴＡ法を採用することが好ましいと考えられる。
【０１０４】
ＲＴＡ法で行う場合には、加熱用のランプ光源を１〜６０秒、好ましくは３０〜６０秒点灯させ、それを１〜１０回、好ましくは２〜６回繰り返す。ランプ光源の発光強度は任意なものとするが、半導体領域が瞬間的には６００〜１０００℃、好ましくは６５０〜７５０℃程度にまで加熱されるようにする。このような高温になったとしても、半導体領域が瞬間的に加熱されるのみであり、基板１００はそれ自身が歪んで変形することはない。こうして、非晶質構造を有する半導体領域を結晶化させ、図１８（Ｂ）に示す結晶構造を有する半導体領域７０６を得ることができるが、このような処理で結晶化できるのは触媒含有層を設けることによりはじめて達成できるものである。
【０１０５】
その他の方法としてファーネスアニール法を用いる場合には、加熱処理に先立ち、５００℃にて１時間程度の加熱処理を行い、非晶質構造を有する半導体領域７０４が含有する水素を放出させておく。そして、電熱炉を用いて窒素雰囲気中にて５５０〜６００℃、好ましくは５８０℃で４時間の加熱処理を行い結晶化を行う。こうして、図１８（Ｂ）に示す結晶構造を有する半導体領域（第１半導体領域）７０６を形成する。
【０１０６】
さらに結晶化率（膜の全体積における結晶成分の割合）を高め、結晶粒内に残される欠陥を補修するためには、結晶構造を有する半導体領域７０６に対してレーザー光を照射することも有効である。レーザーには波長４００nm以下のエキシマレーザー光や、ＹＡＧレーザーの第２高調波、第３高調波を用いる。いずれにしても、繰り返し周波数１０〜１０００Hz程度のパルスレーザー光を用い、当該レーザー光を光学系にて１００〜４００mJ/cm2に集光し、９０〜９５％のオーバーラップ率をもって結晶構造を有する半導体領域７０６に対するレーザー処理を行っても良い。
【０１０７】
このようにして得られる結晶構造を有する半導体領域７０６には、触媒元素（ここではニッケル）が残存している。それは膜中において一様に分布していないにしろ、平均的な濃度とすれば、１×１０19/cm3を越える濃度で残存している。勿論、このような状態でもＴＦＴをはじめ各種半導体素子を形成することが可能であるが、以降に示す方法でゲッタリングにより当該元素を除去する。
【０１０８】
まず、図１８（Ｃ）に示すように結晶構造を有する半導体領域７０６の表面に薄いバリア層７０７を形成する。バリア層の厚さは特に限定されないが、簡便にはオゾン水で処理することにより形成されるケミカルオキサイドで代用しても良い。また、硫酸、塩酸、硝酸などと過酸化水素水を混合させた水溶液で処理しても同様にケミカルオキサイドを形成することができる。他の方法としては、酸化雰囲気中でのプラズマ処理や、酸素含有雰囲気中での紫外線照射によりオゾンを発生させて酸化処理を行っても良い。また、クリーンオーブンを用い、２００〜３５０℃程度に加熱して薄い酸化膜を形成しバリア層としても良い。或いは、プラズマＣＶＤ法やスパッタ法、蒸着法などで１〜５nm程度の酸化膜を堆積してバリア層としても良い。
【０１０９】
その上にプラズマＣＶＤ法やスパッタ法で半導体領域７０８を２５〜２５０nmの厚さで形成する。代表的にはアルゴンを用いたスパッタ法でアルゴンを０．０１〜２０原子％含む非晶質シリコン膜で形成する。この半導体領域７０８は後に除去するので、結晶構造を有する半導体領域７０６とエッチングの選択比を高くするため、密度の低い膜としておくことが望ましい。非晶質シリコン膜中に希ガス元素を添加させて、膜中に希ガス元素を同時に取り込ませると、それによりゲッタリングサイトを形成することができる。
【０１１０】
希ガス元素としてはヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）から選ばれた一種または複数種を用いる。本発明はゲッタリングサイトを形成するためにこれら希ガス元素をイオンソースとして用い、イオンドープ法或いはイオン注入法で半導体領域に注入することに特徴を有している。これら希ガス元素のイオンを注入する意味は二つある。一つは注入によりダングリングボンドを形成し半導体領域に歪みを与えることであり、他の一つは半導体領域の格子間に当該イオンを注入することで歪みを与えることである。不活性気体のイオンを注入はこの両者を同時に満たすことができるが、特に後者はアルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）などシリコンより原子半径の大きな元素を用いた時に顕著に得られる。
【０１１１】
ゲッタリングを確実に成し遂げるにはその後加熱処理をすることが必要となる。加熱処理はファーネスアニール法やＲＴＡ法で行う。ファーネスアニール法で行う場合には、窒素雰囲気中にて４５０〜６００℃で０．５〜１２時間の加熱処理を行う。また、ＲＴＡ法を用いる場合には、加熱用のランプ光源を１〜６０秒、好ましくは３０〜６０秒点灯させ、それを１〜１０回、好ましくは２〜６回繰り返す。ランプ光源の発光強度は任意なものとするが、半導体領域が瞬間的には６００〜１０００℃、好ましくは７００〜７５０℃程度にまで加熱されるようにする。
【０１１２】
ゲッタリングは、被ゲッタリング領域（捕獲サイト）にある触媒元素が熱エネルギーにより放出され、拡散によりゲッタリングサイトに移動する。従って、ゲッタリングは処理温度に依存し、より高温であるほど短時間でゲッタリングが進むことになる。図１（Ｅ）において矢印で示すように、触媒元素が移動する方向は半導体領域の厚さ程度の距離であり、ゲッタリングは比較的短時間で完遂する。
【０１１３】
尚、この加熱処理によっても１×１０20/cm3以上の濃度で希ガス元素を含む半導体領域７０８は結晶化することはない。これは、希ガス元素が上記処理温度の範囲においても再放出されず膜中に残存して、半導体領域の結晶化を阻害するためであると考えられる。
【０１１４】
その後、非晶質半導体７０８を選択的にエッチングして除去する。エッチングの方法としては、ＣｌＦ3によるプラズマを用いないドライエッチング、或いはヒドラジンや、テトラエチルアンモニウムハイドロオキサイド（化学式 （ＣＨ3）4ＮＯＨ）を含む水溶液などアルカリ溶液によるウエットエッチングで行うことができる。この時バリア層７０７はエッチングストッパーとして機能する。また、バリア層７０７はその後フッ酸により除去すれば良い。
【０１１５】
こうして図１８（Ｅ）に示すように触媒元素の濃度が１×１０17/cm3以下にまで減じられた結晶構造を有する半導体領域７１０を得ることができる。こうして形成された結晶構造を有する半導体領域７１０は、触媒元素の作用により細い棒状又は細い扁平棒状結晶として形成され、その各々の結晶は巨視的に見ればある特定の方向性をもって成長している。本実施例で作製される結晶構造を有する半導体領域７１０は、実施例１乃至６で示す半導体領域に適用することができる。
【０１１６】
[実施例１１]
実施例１０で得られた結晶構造を有する半導体領域７０６に残存する触媒元素をゲッタリングする他の方法を図１９に示す。結晶構造を有する半導体領域７０６上にマスク用の酸化シリコン膜を１５０nm形成し、レジストのマスク７１２を形成した後、当該酸化シリコン膜をエッチングすることによりマスク絶縁膜７１１を得る。その後、希ガス元素、または希ガス元素と燐、または燐のみをイオンドープ法で結晶構造を有する半導体領域７０６に注入し、ゲッタリングサイト７１３を形成する。
【０１１７】
その後、図１９（Ｂ）で示すようにファーネスアニール法でにより、窒素雰囲気中にて４５０〜６００℃で０．５〜１２時間の加熱処理を行う。この加熱処理により、結晶構造を有する半導体領域７０６に残存する触媒元素はゲッタリングサイト７１３に移動し濃集させることができる。
【０１１８】
その後、マスク絶縁膜７１１及びゲッタリングサイトをエッチングして除去することにより結晶構造を有する半導体領域７１０を得ることができる。本実施例で作製される結晶構造を有する半導体領域７１０は、実施例１乃至６で示す半導体領域に適用することができる。
【０１１９】
[実施例１２]
本発明を用いることにより様々な半導体装置を製造することができる。その様な半導体装置として、ビデオカメラ、デジタルカメラ、ゴーグル型表示装置（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置などが挙げられる。それら半導体装置の具体例を図２０および図２１に示す。
【０１２０】
図２０（Ａ）はディスクトップ型パーソナルコンピュータなどのモニターであり、筐体３３０１、支持台３３０２、表示部３３０３などから成っている。表示部３３０３は実施例８で示すアクティブマトリクス駆動の液晶表示装置または実施例９で示す発光装置を適用可能であり、また、本発明のＴＦＴを適用してその他の集積回路を形成することも可能である。このように本発明を用いて、ディスクトップ型パーソナルコンピュータなどのモニターを完成させることができる。
【０１２１】
図２０（Ｂ）はビデオカメラであり、本体３３１１、表示部３３１２、音声入力部３３１３、操作スイッチ３３１４、バッテリー３３１５、受像部３３１６等を含む。表示部３３１２は実施例８で示すアクティブマトリクス駆動の液晶表示装置または実施例９で示す発光装置を適用可能であり、また、本発明のＴＦＴを適用してその他の集積回路を形成することも可能である。このように本発明を用いてビデオカメラを完成させることができる。
【０１２２】
図２０（Ｃ）はヘッドマウントディスプレーの一部（右片側）であり、本体３３２１、信号ケーブル３３２２、頭部固定バンド３３２３、投影部３３２４、光学系３３２５、表示部３３２６等を含む。表示部３３２６は実施例８で示すアクティブマトリクス駆動の液晶表示装置または実施例９で示す発光装置を適用可能であり、また、本発明のＴＦＴを適用してその他の集積回路を形成することも可能である。このように本発明を用いてヘッドマウントディスプレーを完成させることができる。
【０１２３】
図２０（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体３３３１、記録媒体（ＤＶＤ等）３３３２、操作スイッチ３３３３、表示部（ａ）３３３４、表示部（ｂ）３３３５などから成っている。表示部（ａ）３３３４は主として画像情報を表示し、表示部（ｂ）３３３５は主として文字情報を表示するが、表示部３３３４、３３３５は実施例８で示すアクティブマトリクス駆動の液晶表示装置または実施例９で示す発光装置を適用可能であり、また、本発明のＴＦＴを適用してその他の集積回路を形成することも可能である。このように本発明を用いて画像再生装置を完成させることができる。
【０１２４】
図２０（Ｅ）はゴーグル型表示装置（ヘッドマウントディスプレー）であり、本体３３４１、表示部３３４２、アーム部３３４３を含む。表示部３３４２は実施例８で示すアクティブマトリクス駆動の液晶表示装置または実施例９で示す発光装置を適用可能であり、また、本発明のＴＦＴを適用してその他の集積回路を形成することも可能である。このように本発明を用いてゴーグル型表示装置を完成させることができる。
【０１２５】
図２０（Ｆ）はノート型パーソナルコンピュータであり、本体３３５１、筐体３３５２、表示部３３５３、キーボード３３５４等を含む。表示部３３５３は実施例８で示すアクティブマトリクス駆動の液晶表示装置または実施例９で示す発光装置を適用可能であり、また、本発明のＴＦＴを適用してその他の集積回路を形成することも可能である。このように本発明を用いてノート型パーソナルコンピュータを完成させることができる。
【０１２６】
図２１（Ａ）は携帯電話であり、表示用パネル２７０１、操作用パネル２７０２、接続部２７０３から成り、表示用パネル２７０１には液晶表示装置またはＥＬ表示装置に代表される表示装置２７０４、音声出力部２７０５、アンテナ２７０９などが設けられている。操作パネル２７０２には操作キー２７０６、電源スイッチ２７０２、音声入力部２７０５８などが設けられている。表示部２９０４は実施例８で示すアクティブマトリクス駆動の液晶表示装置または実施例９で示す発光装置を適用可能であり、また、本発明のＴＦＴを適用してその他の集積回路を形成することも可能である。このように本発明を用いて携帯電話を完成させることができる。
【０１２７】
図２１（Ｂ）は音響再生装置、具体的にはカーオーディオであり、本体３４１１、表示部３４１２、操作スイッチ３４１３、３４１４を含む。表示部３４１２は実施例８で示すアクティブマトリクス駆動の液晶表示装置または実施例９で示す発光装置を適用可能であり、また、本発明のＴＦＴを適用してその他の集積回路を形成することも可能である。このように本発明を用いて音響再生装置、具体的にはカーオーディオを完成させることができる。
【０１２８】
図２１（Ｃ）はデジタルカメラであり、本体３５０１、表示部（Ａ）３５０２、接眼部３５０３、操作スイッチ３５０４、表示部（Ｂ）３５０５、バッテリー３５０６を含む。表示部３５０２、３５０５は実施例８で示すアクティブマトリクス駆動の液晶表示装置または実施例９で示す発光装置を適用可能であり、また、本発明のＴＦＴを適用してその他の集積回路を形成することも可能である。このように本発明を用いてデジタルカメラを完成させることができる。
【０１２９】
以上の様に、本発明の適用範囲は極めて広く、様々な電子装置に適用することが可能である。また、本実施例の電子装置は実施例１〜６のどのような組み合わせからなる構成を用いても実現することができる。
【０１３０】
【発明の効果】
以上、説明したように本発明は同一の工程で、ゲート電極と重なるＬＤＤと、オーバーラップしないＬＤＤをもつＴＦＴを同時に形成することができる特徴を有している。集積回路の微細化はあらゆる半導体装置を製造する上で重要な課題である。ＴＦＴにおいても例外ではないが、チャネル長が縮小すればおのずとＬＤＤの長さも短くする必要がある。本発明では、ゲート電極と重なるＬＤＤは自己整合的に形成され、その長さもドライエッチングで第２の導電膜を除去する量（エッチング時間）により制御可能であるので精度良く加工することができるという特徴を有している。
【図面の簡単な説明】
【図１】 本発明のＴＦＴの作製工程を説明する図。
【図２】 反射型の表示装置に対応するアクティブマトリクス基板の作製方法を説明する断面図。
【図３】 反射型の表示装置に対応するアクティブマトリクス基板の作製方法を説明する断面図。
【図４】 反射型の表示装置に対応するアクティブマトリクス基板の作製方法を説明する断面図。
【図５】 反射型の表示装置に対応するアクティブマトリクス基板の作製方法を説明する断面図。
【図６】 本発明のＴＦＴの作製工程を説明する断面図。
【図７】 本発明のＴＦＴの作製工程を説明する断面図。
【図８】 本発明のＴＦＴの作製工程を説明する断面図。
【図９】 本発明のＴＦＴの作製工程を説明する断面図。
【図１０】 本発明のＴＦＴの作製工程を説明する断面図。
【図１１】 透過型の表示装置の作製方法を説明する断面図。
【図１２】 透過型の液晶表示装置の構造を示す断面図。
【図１３】 反射型の表示装置に対応するアクティブマトリクス基板の画素部の構成を説明する上面図。
【図１４】 発光装置の画素部の構成を説明する断面図。
【図１５】 発光装置の構成を示す断面図。
【図１６】 アクティブマトリクス基板の回路構成を説明する図。
【図１７】 アクティブマトリクス基板の構成を説明する斜視図。
【図１８】 結晶構造を有する半導体領域の作製工程を説明する図。
【図１９】 結晶構造を有する半導体領域の作製工程を説明する図。
【図２０】 半導体装置の一例を示す図。
【図２１】 半導体装置の一例を示す図。
【符号の説明】
１０１ 基板
１０２ 第１絶縁膜
１０３、１０４ 半導体領域
１０５ 第２絶縁膜
１１３、１１４ 第１濃度の一導電型の不純物領域
１１７ 第２濃度の一導電型の不純物領域
１１８ 第３濃度の一導電型の不純物領域
１２０、１２１ 第１形状の電極
１２３ 第２形状の電極
１２４ 突出部
【発明の属する技術分野】
本発明は、基板上に形成された結晶構造を有する半導体領域を用いた薄膜トランジスタ（Thin Film Transistor、以下ＴＦＴと記す）を用いた半導体装置及びその作製方法に関する。尚、本明細書において半導体装置とは、半導体特性を利用して機能する装置全般を指し、本発明により作製される半導体装置はＴＦＴを内蔵した液晶表示装置に代表される表示装置、半導体集積回路（マイクロプロセッサ、信号処理回路または高周波回路等）を範疇に含んでいる。
【０００２】
【従来の技術】
テレビ受像器、パーソナルコンピュータ、携帯電話など半導体素子を内蔵した様々な半導体装置において、文字や画像を表示するためのディスプレイは必要不可欠なものとなっている。従来、から用いられている代表的なディスプレイはＣＲＴであったが、電子装置の軽量化及び小型化を図るために液晶表示装置に代表される平板型のディスプレイ（フラットパネルディスプレイ）の占める割合が飛躍的に増加している。
【０００３】
フラットパネルディスプレイの一形態として、画素またはドット毎にＴＦＴを設け、データ信号を順次書き込むことにより映像表示を行うアクティブマトリクス駆動方式が知られている。ＴＦＴはアクティブマトリクス駆動方式の表示装置において必要不可欠の素子となっているが、そのＴＦＴは様々な構造が考案されている。
【０００４】
アクティブマトリクス駆動方式を採用する表示装置は、特に液晶表示装置において製品開発が先行し、非晶質シリコンでチャネル形成領域を形成したＴＦＴで画素部を形成する技術が開発されている。当該ＴＦＴは高速動作が不可能なので駆動回路はＴＡＢ(Tape Automated Bonding)やＣＯＧ(Chip on Glass)により実装する外付けのＩＣ（ドライバＩＣ）で賄っていた。
【０００５】
しかしながら、画素密度が増加すると画素ピッチが狭くなるので、ドライバＩＣを実装する方式には限界があると考えられている。例えば、ＵＸＧＡ（１２００×１６００）を想定した場合、ＲＧＢカラー方式では単純に見積もっても６０００個の接続端子が必要になる。接続端子数の増加は接点不良の発生確率を増加させるものと考えられている。また、画素部の周辺部分の領域（額縁領域）が増大し、これをディスプレイとする半導体装置の小型化や外観のデザインを損なう要因となる。このような背景から、駆動回路一体型の表示装置の必要性が明瞭になっている。画素部と駆動回路を同一の基板に一体形成することで接続端子の数は激減し、また額縁領域の面積も縮小させることができる。
【０００６】
【発明が解決しようとする課題】
しかしながら、高精細を目的として、画素の高密度化が進むにつれ、必然的に画素一つ当たりのサイズは微細化する。また、アクティブマトリクス駆動方式の表示装置に要求される仕様は、大画面高精細化のみでなく、プロジェクターの用途などで見られるように小型（小画面）高精細化もある。また、駆動方式がアナログからデジタルへ変化すると、駆動回路で必要な回路構成もさらに複雑になり、トランジスタの集積度も向上させる必要がある。
【０００７】
いずれにしても、高精細化により、画素部ではＴＦＴ、ソース配線、ゲート配線などが占める面積の割合が大きくなり開口率が低下してしまう。従って、規定の画素サイズの中で各画素の高開口率を得るためには、画素の回路構成に必要な回路要素を効率よくレイアウトすることが不可欠となってくる。またＴＦＴにはオフ電流の低減が要求される。一方、駆動回路においては、高い電流駆動能力や高速動作と同時に及びホットキャリア効果により劣化しないＴＦＴが求められる。
【０００８】
オフ電流値を低減するためのＴＦＴ構造として、低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造が知られている。この構造は、チャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域或いはドレイン領域との間に、低濃度に不純物元素を添加した不純物領域を設けたものである。
【０００９】
ホットキャリアによるオン電流値の劣化を防ぐのに有効である構造の中に、ＬＤＤ領域の一部分がゲート電極と重なるＬＤＤ構造が知られている。しかし、画素部や駆動回路の要求に合わせてＴＦＴの構造を最適化しようとすると、製造工程が複雑となり必要なフォトマスクの数が必然的に増加してしまう。一方、ゲート電極を利用して自己整合的にＬＤＤ等の不純物領域を形成する手法では、基板サイズの大型化に伴ってその加工精度がどうしても悪くなってしまう。画素部や駆動回路の要求に合わせてＴＦＴの構造を最適化しようとすると、製造工程が複雑となり必要なフォトマスクの数が必然的に増加してしまう。その反面、ＴＦＴのサイズが縮小すると、サブミクロンサイズのＬＤＤをマスクを合わせて精度良く形成することは困難となってくる。
【００１０】
本発明はこのような問題点を解決することを目的とし、画素部や駆動回路の駆動条件に最適なＴＦＴの構造を、少ないフォトマスクの数で実現すると共に、ＴＦＴのサイズが縮小しても精度良くＬＤＤを形成する技術を提供することを課題とする。
【００１１】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体装置は、絶縁表面を有する基板上に島状に分離した第１半導体領域及び第２半導体領域を設け、該第１半導体領域上に、第１の導電膜と第２の導電膜とを積層し、かつ、第１の導電膜により突出部が形成された第１の電極を絶縁膜を介して設け、該第２半導体領域上に、第１の導電膜と第２の導電膜とを積層して形成された第２の電極を絶縁膜を介して設けた構造とする。第１半導体領域には、前記第１の電極の外側に第１濃度の一導電型不純物領域と、前記第１の導電膜の突出部と重なる第２濃度の一導電型不純物領域とを設け、第２半導体領域には、前記第２の電極の外側に第１濃度の一導電型不純物領域と、第３濃度の一導電型不純物領域とを設ける。
【００１２】
第１の電極及び第２の電極は、それぞれ絶縁膜を介して第１半導体領域及び第２半導体領域と重合して設けられ、ＴＦＴのゲート電極として機能するものである。第１半導体領域及び第２半導体領域に形成される第１濃度の一導電型不純物領域は、ＴＦＴのソース又はドレイン領域として機能するものである。また、第１半導体領域に形成される第２濃度の一導電型不純物領域は、第１の電極の突出部と重なる位置に設けられることで、ゲート電極と重なるＬＤＤ領域を形成する。また、第２半導体領域に形成される第３濃度の一導電型不純物領域も同様にＬＤＤ領域を形成する。
【００１３】
第１のＴＦＴは第１半導体領域と第１の電極（ゲート電極）を構成要素として含み、第２のＴＦＴは第２半導体領域と第２の電極（ゲート電極）を構成要素として含んでいる。このように、ゲート電極とＬＤＤとの位置関係が異なるＴＦＴを同一工程で同一基板上に設けることが本発明の特徴である。第１のＴＦＴのＬＤＤ領域は、ゲート電極に対し自己整合的に形成されるものであり、そのために第１の電極は２段階のエッチング工程を経て形成している。
【００１４】
前記２段階のエッチング工程は、第１の導電膜と第２の導電膜が積層された状態から、マスクを用いて端部にテーパー部をもって形成される第１形状の電極を形成する段階と、第２の導電膜を選択的に異方性エッチングして第２形状の電極を形成する第２の段階とから成っている。それにより、第１の導電膜が第２の導電膜から突出した形状を有する第１の電極を形成することができる。
【００１５】
イオンドーピング法を用い、一導電型の不純物を半導体領域に添加する場合には、この第１の電極における第１の導電膜と第２の導電膜の膜厚差を利用して不純物領域を形成することができる。具体的には、第１の導電膜と第２の導電膜が重なった領域はイオンを通過させることができないので、マスクとなり、第１の導電膜のみで形成される突出部を通過させて、その下の半導体領域に不純物を選択的に添加させることが可能となる。
【００１６】
このような本発明の半導体装置の作製方法は、絶縁表面上に形成された第１半導体領域及び第２半導体領域上に絶縁膜を形成する工程と、絶縁膜上に第１導電膜及び第２導電膜を積層形成する工程と、第１のエッチング処理により前記第１導電膜及び第２導電膜をエッチングして前記第１半導体領域及び第２半導体領域に重なる第１形状の電極を形成する工程と、第２半導体領域に重なる第１形状の電極の上面及び側面を覆うマスクを形成する工程と、第１のドーピング処理により第１半導体領域の及び第２半導体領域のそれぞれに第１の不純物領域を形成する工程と、第２のエッチング処理により第１半導体領域に重なる第１形状の電極をエッチングして第２形状の電極を形成する工程と、マスクを除去して、第２のドーピング処理により第１導電膜及び第２導電膜をエッチングして前記より第１半導体領域の及び第２半導体領域のそれぞれに第２の不純物領域を形成する工程とを有することを特徴としている。
【００１７】
駆動回路一体型の表示装置における本発明の好適な実施様態は、駆動電圧が高くホットキャリア効果により劣化しやすい駆動回路にゲート電極とオーバオーラップするＬＤＤを有する第１のＴＦＴを設け、オフ電流を重要視する画素部においてはＬＤＤ構造を有する第２のＴＦＴを設ける。
【００１８】
本発明によれば、画素部と駆動回路部の各種機能回路の駆動条件に最適なＴＦＴを、同一基板上に同一工程で形成することができる。また、ＴＦＴのサイズが縮小しても、ゲート電極に形成した突出部（段差部）を利用してドーピングすることにより、自己整合的に精度良くＬＤＤを形成することができる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面を用いて説明する。図１は本発明の半導体装置を得るための作製工程の一実施の形態を示す図である。
【００２０】
図１は第１のＴＦＴ及び第２のＴＦＴのゲート電極及び不純物領域を形成する工程を示す図である。図１（Ａ）では、基板１０１に第１絶縁膜１０２、半導体領域１０３、半導体領域１０４、第２絶縁膜１０５が形成された状態を示している。第１絶縁膜１０２はベースコート層であり、基板１０１からアルカリ金属などの不純物が拡散するのを防ぐ目的で設ける。プラズマＣＶＤ法やスパッタ法で形成される窒化シリコンや酸化窒化シリコンは、その目的に対し適した材料である。その他にも同様な効果が得られる絶縁膜であれば適用可能である。また、基板１０１が石英である場合にはベースコート層を必ずしも適用しない。
【００２１】
半導体領域は、非晶質半導膜を結晶化して得られる結晶構造を有する半導体膜で形成することが望ましい。非晶質半導体膜はプラズマＣＶＤ法やスパッタ法で形成したものを用い、加熱処理やレーザー光の照射により結晶化させる。非晶質半導体膜の材料に限定はないが、代表的にはシリコンを用いる。その他に、またはシリコンゲルマニウム（ＳｉxＧｅ1-x；０＜ｘ＜１、代表的には、ｘ＝０．００１〜０．０５）合金などで形成しても良い。
【００２２】
第１のエッチング処理により形成される第１形状の電極１２０、第１形状の電極１２１は、マスク１１０、１１１により形成する。第１形状の電極１２０は、第１の導電膜１０６と第２の導電膜１０８とから形成され、第２の電極１２１は、第１の導電膜１０７と第２の導電膜１０９から形成される。これら第１形状の電極は、端部に４５〜８５度のテーパーを付けて形成しても良い。
【００２３】
第１の導電膜はタングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）の窒化物で形成され、厚さは１０〜４０nm、好適には２０〜３０nmの厚さで形成する。第２の導電膜はＷ、Ｔｉ、Ｍｏ、Ｔａから選ばれた一種又は複数種の材料で形成する。第１の導電膜と第２の導電膜は、選択的にエッチング加工するために異なる材料で形成する。その他に、燐等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体領域を用いてもよい。
【００２４】
次に、図１（Ｂ）では、マスク１１２を形成し第１のドーピング処理を行う。マスク１１２は（Ｂ−２）で示するように、第１形状の電極１２１の上方及び側面を覆うように形成する。第１のドーピング処理はイオン注入法または、質量分離をしないでイオンを注入するイオンドープ法により行う。添加する不純物は、ｎ型の不純物領域を形成するためには周期表１５族の元素を半導体領域１０３、１０４に添加する。ｐ型の不純物領域を形成するには周期表１３族の元素を添加する。半導体領域１０３には第１形状の電極１２０の外側に第１濃度の一導電型不純物領域１１３を形成する。半導体領域１０４にはマスク１１２で覆われていない領域に第１濃度の一導電型の不純物領域１１４を形成する。
【００２５】
その後、マスク１１０〜１１２を保持したまま第２のエッチング処理を行う。第２のエッチング処理は主に第２の導電膜を選択的にエッチングするものであり、マスク１１０を同時にエッチングして後退させながら第２の導電膜をエッチングする。その結果、図１（Ｃ）に示すように第２の導電膜１１６と、その端部から突出した形（突出部１２４）で第１の導電膜１１５を残すことができる。こうして第２形状の電極１２３を半導体領域１０３上に形成する。突出部１２４の長さは０．１〜２．０μm、好ましくは０．５〜１．５μmで形成する。この長さは第２のエッチング処理におけるエッチング条件により行うことができる。
【００２６】
そして、図１（Ｄ）に示すように第２のドーピング処理を行う。この処理により、半導体領域１０３には第２形状の電極１２３の突出部１２４と重なる半導体領域に、第２濃度の一導電型の不純物領域１１７が形成される。また、半導体領域１０４には第１形状の電極１２１と、第１濃度の一導電型の不純物領域１１４との間に第３濃度の一導電型の不純物領域１１８が形成される。
【００２７】
以上のようにして形成される第１濃度〜第３濃度の一導電型の不純物領域はそれぞれ濃度が異なっている。第１濃度の一導電型の不純物領域は、当該不純物元素の濃度が好適には１×１０20〜１×１０21/cm3の濃度とする。第２濃度の一導電型の不純物領域は、当該不純物元素の濃度が好適には１×１０16〜１×１０18/cm3の濃度とする。第１濃度の一導電型の不純物領域は、当該不純物元素の濃度が好適には１×１０17〜１×１０19/cm3の濃度とする。いずれにしても上記第１のドーピング処理及び第２のドーピング処理により形成される当該不純物領域は、第１濃度、第３濃度、第２濃度の順に低くなる。第２のドーピング処理では同じ加速電圧及びドーズ量で、第３濃度の一導電型の不純物領域１１７へは第１の導電膜と第２の絶縁膜１０５を通過させて不純物を添加するのに対し、第２濃度の一導電型の不純物領域１１８へは第２の絶縁膜１０５のみを通過した一導電型の不純物が添加されることになる。従って、不純物領域１１７の濃度の方が、不純物領域１１８よりも結果的に低くなる。
【００２８】
こうして、第２形状の電極１２３（第１の電極）と、第１濃度の一導電型の不純物領域１１３と、第２濃度の一導電型の不純物領域１１７とを半導体領域１０３に形成することができる。第２濃度の一導電型の不純物領域１１７は第２形状の電極１２３（第１の電極）をマスクとして用いることにより、自己整合的に形成することができる。第１形状の第２の電極１２１（第２の電極）と第１濃度の不純物領域１１４と第３濃度の不純物領域１１８とを半導体領域１０４に形成することができる。そして、これらの不純物領域を有する半導体領域、第２の絶縁膜、第２形状の電極又は第１形状の電極を用いてＴＦＴを形成することができる。
【００２９】
第２形状の電極１２３（第１の電極）をゲート電極とすると、第２濃度の一導電型の不純物領域１２４はゲート電極と重なるＬＤＤとすることができる。このＬＤＤは、ＴＦＴの動作時にドレイン端に発生する高電界を緩和する作用を有し、ホットキャリア効果による劣化を抑制することができる。また、第１形状の電極１２１（第２の電極）をゲート電極とすると、第３濃度の一導電型の不純物領域１１８は、ゲート電極とオーバーラップしないＬＤＤとなり、オフ電流を減少させる作用を持っている。
【００３０】
このように、本発明は同一の工程で、ゲート電極と重なるＬＤＤと、オーバーラップしないＬＤＤをもつＴＦＴの構造を同時に作り込むことを可能としている。ＴＦＴにおいてチャネル長が縮小すれば、おのずとＬＤＤの長さも短くする必要がある。しかしながら本発明は、ゲート電極と重なるＬＤＤ（即ち、第２濃度の一導電型の不純物領域）は、ゲート電極の突出部（段差部）を利用して自己整合的に形成されるので、マスク合わせが必要なく、デザインルールが縮小しても位置精度良く形成することができる。一方、同時に形成される、ゲート電極とオーバーラップしないＬＤＤ（即ち、第３濃度の一導電型の不純物領域）は、マスクを用いて形成するため、チャネル長方向の長さを自由に設定することができるという特徴を有している。
【００３１】
【実施例】
[実施例１]
本発明の実施例を図面を参照しながら説明する。ここでは、同一基板上に画素部と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について詳細に説明する。
【００３２】
図２（Ａ）において、基板２０１はガラス基板、石英基板、セラミック基板などを用いることができる。また、シリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００３３】
この基板２０１上には、酸化窒化シリコン膜（ＳｉＯxＮy）から成る第１の絶縁膜２０２、２０３を積層して形成する。第１の絶縁膜２０２はＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとしてプラズマＣＶＤ法で形成される第１酸化窒化シリコン膜を５０nmの厚さに形成し、ＳｉＨ4、及びＮ2Ｏを反応ガスとしてプラズマＣＶＤ法で形成される第２酸化窒化シリコン膜を１００nmの厚さに形成する構造を設けベースコート層とする。
【００３４】
半導体領域は、下地膜１０１上にプラズマＣＶＤ法で形成した非晶質シリコン膜を結晶化させたものを適用する。非晶質シリコン膜は５０nmの厚さで形成し、加熱処理やレーザー光の照射により結晶化させる。非晶質シリコン膜をレーザー光の照射により結晶化させるには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放出されたレーザー光を光学系で線状に集光し半導体領域に照射する。結晶化の条件は実施者が適宜選択すればよい。
【００３５】
その後、得られた半導体膜を所望の形状にエッチング処理して島状に分離された半導体領域２０４〜２０７を形成する。
【００３６】
また、半導体領域２０４〜２０７を形成した後、ｎチャネル型ＴＦＴのしきい値（Ｖｔｈ）を制御するためにｐ型を付与する不純物元素を添加してもよい。半導体に対してｐ型を付与する不純物元素には、硼素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律第１３族元素が知られている。
【００３７】
次いで、半導体領域１０２〜１０６を覆う第２の絶縁膜２０８を形成する。第２の絶縁膜２０８は、ゲート絶縁膜とするものでもあり、プラズマＣＶＤ法やスパッタ法でシリコンを含む絶縁膜で形成する。本実施例ではプラズマＣＶＤ法でＳｉＨ4、及びＮ2Ｏを反応ガスとして酸化窒化シリコン膜を７５nmの厚さに形成する。
【００３８】
第２の絶縁膜２０８上には第１の導電膜２０９として膜厚３０nmの窒化タンタル（ＴａＮ）膜と、第２の導電膜２１０として膜厚４００nmのＷ膜とを積層形成する。この２つの導電膜はゲート電極を形成するためのものである。また、第１の導電膜をＴａ膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜をＴａＮ膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、第１の導電膜をＴａＮ膜で形成し、第２の導電膜をＣｕ膜とする組み合わせとしてもよい。
【００３９】
次に、図２（Ｂ）に示すように、レジストからなるマスク２１１〜２１４を形成し、第１のエッチング処理を行う。エッチングにはＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用いる。そのエッチング用ガスに限定はないが、ＷやＴａＮのエッチングにはＣＦ4とＣｌ2とＯ2とを用いることが適している。それぞれのガス流量比を２５／２５／１０（SCCM）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（１３．５６MHz）電力を投入してプラズマを生成してエッチングを行う。基板側（試料ステージ）にも１５０WのＲＦ（１３．５６MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。
【００４０】
この第１のエッチング処理では、レジストからなるマスクの形状を適したものとし、同時にエッチングして退縮させることにより、第１の導電膜及び第２の導電膜の端部にテーパー部を持たせて形成することができる。このテーパー部の角度は４５〜８５度となる。こうして、第１のエッチング処理により第１の導電膜と第２の導電膜から成る第１形状の電極２１６〜２１８と第１形状の配線２１９、２２０（これらはそれぞれ第１の導電膜２１６ａ〜２２０ａと第２の導電膜２１６ｂ〜２２０ｂから成る）を形成する。この第１のエッチング処理により、第２の絶縁膜の露出した表面は１０〜２０nm程度エッチングされ、２２１で示すように第１形状の電極２１６〜２１８と第１形状の配線２１４、２１５で覆われていない部分が薄くなる。
【００４１】
次いで、図３（Ｂ）に示す如くレジストからなるマスク２２２、２２３を形成し、第１のドーピング処理を行う。イオンドープ法により行う第１のドーピング処理は、ドーズ量を１．５×１０15/cm2とし、加速電圧を６０〜１００keVとし、一導電型の不純物として燐（Ｐ）をドーピングする。ここでは、第１形状の電極又はマスク２２２、２２３により、各半導体領域に対して選択的に添加する。こうして、第１濃度のｎ型不純物領域２２４〜２２６が形成される。第１濃度のｎ型不純物領域は１×１０20〜１×１０21/cm3の濃度で燐を添加する。
【００４２】
その後、このマスク２２２、２２３を保持したまま、第２のエッチング処理を行う。第２のエッチング処理は異方性エッチングを行うものであり、マスク２１２を同時にエッチングして後退させながら第１形状の電極２１７のエッチングを行う。エッチング用ガスにはＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２０／２０／２０（SCCM）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（１３．５６MHz）電力を投入してプラズマを生成してエッチングを行う。基板側（試料ステージ）には２０WのＲＦ（１３．５６MHz）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。
【００４３】
このエッチング条件によりＷ膜をエッチングする。その結果、図３（Ｂ）に示すように第２の導電膜２２８ｂと、その端部から突出した（突出部）で第１の導電膜２２８ａが形成される。こうして第２形状の第１の電極２２８を形成する（第１の導電膜２２８ａと第２の導電膜２２８ｂ）。
【００４４】
図３（Ｂ）ではさらに第２のドーピング処理を行い、半導体領域にｎ型を付与する不純物元素として燐をドーピングする。イオンドープ法の条件はドーズ量を１．５×１０14/cm3とし、加速電圧を６０〜１００keVとして行う。この処理により、半導体領域２０５には第２形状の電極２２８の突出部と重なる第２濃度のｎ型不純物領域２３０が形成される。また、半導体領域２０４、２０６、２０７にはそれぞれ第３濃度のｎ型不純物領域２２９、２３１、２３２が形成される。第２濃度のｎ型不純物領域には１×１０16〜１×１０17/cm3の濃度で、第３濃度のｎ型不純物領域には１×１０17〜１×１０18/cm3の濃度で燐を含有している。
【００４５】
次いで、図４（Ａ）に示すようにレジストからなるマスク２３３、２３４を形成し第３のドーピング処理を行う。この第３のドーピング処理により、半導体領域２０４にｐ型の導電型を付与する不純物元素として硼素を添加して、ｐ型不純物領域２３５を形成する。ｐ型不純物領域２３５には１×１０20〜１×１０21/cm3の濃度で硼素が添加する。
【００４６】
また、ｐ型不純物領域２３６は画素部において保持容量を形成する半導体領域２０７に形成されるものである。
【００４７】
以上までの工程でそれぞれの半導体領域にｎ型またはｐ型の不純物領域が形成される。第１形状の電極２１６、２１８及び第２形状の電極２２８は、ゲート電極とする。また、第１の形状の配線２１９は画素部において保持容量を形成する一方の電極となる。さらに、第１の形状の配線２２０は画素部においてデータ線を形成する。
【００４８】
次いで、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００nmとして酸化窒化シリコン膜から成る第３の絶縁膜２３７を形成する。勿論、第３の絶縁膜２３７は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００４９】
その後、図４（Ｂ）に示すように、それぞれの半導体領域に添加された不純物元素を活性化処理する工程を行う。この活性化はファーネスアニール炉または瞬間熱アニール（ＲＴＡ）法を用いて行う。加熱処理の温度は窒素雰囲気中で４００〜７００℃、代表的には４５０〜５００℃で行う。この他に、ＹＡＧレーザーの第２高調波（５３２nm）を用いたレーザーアニール法を適用することもできる。レーザー光の照射により活性化を行うには、ＹＡＧレーザーの第２高調波（５３２nm）を用いこの光を半導体領域に照射する。勿論、レーザー光に限らずランプ光源を用いるＲＴＡ法でも同様であり、基板の両面又は基板殻からランプ光源の輻射により半導体領域を加熱する。
【００５０】
その後、図５に示すように、プラズマＣＶＤ法で窒化シリコンから成る第４の絶縁膜２３８を１００nmの厚さに形成し、クリーンオーブンを用いて４１０℃の熱処理を行い、窒化シリコン膜から放出される水素で半導体領域の水素化を行う。
【００５１】
次いで、第４の絶縁膜２３８上に有機絶縁物材料から成る第５の絶縁膜２３９を形成する。有機絶縁物材料を用いる理由は第５の絶縁膜の最表面を平坦化させるためである。そして、エッチング処理により第３乃至第５の絶縁膜を貫通するコンタクトホールを形成する。このエッチング処理においては外部入力端子部の第３乃至第５の絶縁膜も除去する。そして、１００nmのチタン膜と、３００nmのアルミニウム膜を積層して形成される配線２４０〜２４３、画素電極２４５、走査線２４６、接続電極２４４、外部入力端子に接続する配線２４７を形成する。
【００５２】
以上のようにして、同一基板上にｐチャネル型ＴＦＴ２５０、ｎチャネル型ＴＦＴ２５１を有する駆動回路２６０と、ｎチャネル型ＴＦＴ２５２と容量部２５３を有する画素部２５５を形成することができる。容量部２５３は半導体領域２０７、第２の絶縁膜２２１で形成される絶縁膜、第１形状の容量配線２１９で形成されている。
【００５３】
駆動回路２６０のｐチャネル型ＴＦＴ２５０にはチャネル形成領域２４８、ゲート電極を形成する第１の電極２１６の外側にｐ型不純物領域２３５（ソース領域またはドレイン領域として機能する領域）が形成されたいわゆるシングルドレイン構造を有している。ｎチャネル型ＴＦＴ２５１はチャネル形成領域２４９、ゲート電極を形成する第２形状の電極２２８と重なる第２濃度のｎ型不純物領域２３０（ＬＤＤ領域）と、ソース領域またはドレイン領域として機能する第１濃度のｎ型不純物領域２２５を有している。ＬＤＤのチャネル長方向の長さは０．１〜１．５μmで形成することが可能である。このようなＬＤＤ領域の構成は、主にホットキャリア効果によるＴＦＴの劣化を防ぐことを目的としている。これらｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴによりシフトレジスタ回路、バッファ回路、レベルシフタ回路、ラッチ回路などを形成することができる。特に、駆動電圧が高いバッファ回路には、ホットキャリア効果による劣化を防ぐ目的から、ｎチャネル型ＴＦＴ２５１の構造が適している。
【００５４】
画素部２５５のｎチャネル型ＴＦＴ２５２にはチャネル形成領域２５０、ゲート電極を形成する第１形状の電極２１８の外側に形成される第２濃度のｎ型不純物領域２２７と、ソース領域またはドレイン領域として機能する第１のｎ型不純物領域２２６を有している。また、容量部２５３の一方の電極として機能する半導体領域２０７にはｐ型不純物領域２３６が形成されている。
【００５５】
画素部２５５において、２４５は画素電極であり、２４４はデータ線２２０と半導体領域２０６の第１濃度のｎ型不純物領域とを接続する接続電極である。また、２４６はゲート配線であり、図中には示されていないが、ゲート電極として機能する第１形状の電極２１８と接続するものである。
【００５６】
画素部２５５の上面図を図１３に示す。図１３ではほぼ一画素分の上面図を示し、付与する符号は図５と共通なものとしている。また、Ａ−Ａ'線の断面構造が図５に対応している。図１３の画素構造において、ゲート配線とゲート電極とを異なる層上に形成することにより、ゲート配線と半導体領域を重畳させることが可能となり、ゲート配線に遮光膜としての機能が付加されている。また、画素電極間の隙間が遮光されるように、画素電極の端部をソース配線と重なるように配置され、遮光膜（ブラックマトリクス）の形成を省略できる構造としている。その結果、従来に比べ開口率を向上させることが可能となっている。
【００５７】
以上のように、本発明はゲート電極と重なるＬＤＤを有するｎチャネル型ＴＦＴと、オーバーラップしないｎチャネル型ＴＦＴを同一基板上に形成することを可能としている。これらのＴＦＴは駆動回路部と画素部というように動作条件のことなる回路に対応して適宣配置を決めることができる。この時、ｐチャネル型ＴＦＴはシングルドレイン構造を前提としている。
【００５８】
本実施例で形成される、駆動回路部２６０、画素部２５５を備えた基板を便宜上アクティブマトリクス基板と呼ぶ。図１６はアクティブマトリクス基板の回路構成の一例を示す回路ブロックである。ＴＦＴを組み込まれて形成される画素部１６０１、データ信号線駆動回路１６０２、走査信号線駆動回路１６０６が形成されている。
【００５９】
データ信号線駆動回路１６０２は、シフトレジスタ１６０３、ラッチ１６０４、１６０５、その他バッファ回路などから構成される。シフトレジスタ１６０３にはクロック信号、スタート信号が入力し、ラッチにはデジタルデータ信号やラッチ信号が入力する。また、走査信号線駆動回路１６０６もシフトレジスタ、バッファ回路などから構成されている。画素部１６０１の画素数は任意なものとするが、ＸＧＡならば１０２４×７６８個の画素が設けられる。
【００６０】
このようなアクティブマトリクス基板を用いて、アクティブマトリクス駆動をする表示装置を形成することができる。本実施例では画素電極を光反射性の材料で形成したため、液晶表示装置に適用すれば反射型の表示装置を形成することができる。このような基板から液晶表示装置や有機発光素子で画素部を形成する発光装置を形成することができる。
【００６１】
[実施例２]
本発明の他の一実施例を図６を用いて説明する。図６（Ａ）において基板３０１、第１絶縁膜３０２、３０３、半導体領域３０４、３０５、３０６、第２絶縁膜３０７は実施例１と同様なものとする。
【００６２】
第２絶縁膜３０７上には実施例１と同様に第１の導電膜と第２の導電膜を形成する。その後、フォトレジストを用いてマスク３０８〜３１０を形成し、第１のエッチング処理を行う。第１のエッチング処理により端部にテーパー部を有する第１形状の電極３１１〜３１３（第１の導電膜３１１ａ〜３１３ａと第２の導電膜３１１ｂと３１３ｂから成る）を形成する。その後、第１のドーピング処理を行い、第３濃度のｎ型不純物領域３１４〜３１６を形成する。第３濃度のｎ型不純物領域は１×１０17〜１×１０18/cm3の濃度で形成する。
【００６３】
次いで、図６（Ｂ）に示すようにマスク３１７、３１８を形成し、で示すｐチャネル型ＴＦＴを形成する半導体領域３０４にｐ型不純物領域３１９を形成する。ｐ型不純物領域は１×１０20〜１×１０21/cm3の濃度でｐ型を付与する不純物元素を添加する。
【００６４】
その後、図６（Ｃ）で示すように、以前までの工程で形成したマスクを除去して、マスク３２０、第１形状の電極３１２上のマスク３２１、マスク３２２を形成する。この状態で第２のエッチング処理を行い、第１形状の電極３１２を異方性エッチングする。図６（Ｄ）に示すように第２の導電膜３２３ｂと、その端部から突出した形で第１の導電膜３２３ａを残すことができる。こうして第２形状の第１の電極３２３を形成する。
【００６５】
その状態を保持したまま第３のドーピングを行い、ｎ型を付与する不純物を添加して第１濃度のｎ型不純物領域３２４、３２５を形成する。また、同時に第２濃度のｎ型不純物領域３２６も形成される。第２濃度のｎ型不純物領域は同じドーピング処理で形成されるが、第１の導電膜３２３ａを通過させてドーピングすることにより第１濃度のｎ型不純物領域よりは低濃となり、１×１０16〜１×１０17/cm3の濃度でｎ型を付与する不純物が添加されることになる。
【００６６】
こうして、ゲート電極と重なるＬＤＤを有するｎチャネル型ＴＦＴと、オーバーラップしないｎチャネル型ＴＦＴを同一基板上に形成することを可能となる。以降、実施例１と同様にしてアクティブマトリクス基板を形成することができる。本実施例で示す工程は、第２濃度のｎ型不純物領域と、第３濃度のｎ型不純物領域を異なるドーピング処理の工程で行うことにより、それぞれの濃度を独立して制御することができる。
【００６７】
[実施例３]
本発明の他の一実施例を図７を用いて説明する。まず、実施例２において、図６（Ａ）で示す工程を行い、半導体領域３０４〜３０６に第３濃度のｎ型不純物領域を形成する。その後、図７（Ａ）において半導体領域３０４上にマスク３３０、半導体領域３０６上に第１形状の電極３１３を覆うマスク３３１を形成する。この状態で第２のエッチング処理により異方性エッチングを行い第２形状に電極３３２（第１の導電膜３３２ａ、第２の導電膜３３２ｂ）を形成する。その後、第２のドーピング処理を行い第１濃度のｎ型不純物領域３３３、３３４を形成する。この時、実施例２と同様に第２濃度のｎ型不純物領域が同時に形成することができる。
【００６８】
その後マスクは剥離して、半導体領域３０５、３０６上にマスク３３５、３３６を形成し、第３のドーピング処理により半導体領域３０４にｐ型不純物領域３３７を形成する。以降、実施例１と同様にしてアクティブマトリクス基板を形成することができる。本実施例で示す工程も、第２濃度のｎ型不純物領域と、第３濃度のｎ型不純物領域を異なるドーピング処理の工程で行うことにより、それぞれの濃度を独立して制御することができる。
【００６９】
[実施例４]
本発明の他の一実施例を図７を用いて説明する。図８（Ａ）において基板３０１、第１絶縁膜３０２、３０３、半導体領域３０４、３０５、３０６、第２絶縁膜３０７は実施例１と同様なものとする。
【００７０】
第２絶縁膜３０７上には実施例１と同様に第１の導電膜と第２の導電膜を形成する。半導体領域３０５、３０６上にマスク３４０、３４１を形成した後、第１のドーピング処理により半導体領域３０４にｐ型不純物領域３４２を形成する。これは第１形状の電極３１１をマスクとして自己整合的に形成する。
【００７１】
マスク３４０、３４１は除去して、図８（Ｂ）に示すように、第２のドーピング処理により第３濃度のｎ型不純物領域３４３、３４４を形成する。このｎ型不純物領域も第１形状の電極３１２、３１３をマスクとして形成される。その後、マスク３４５〜３４７を形成し、第２のエッチング処理により、第１形状の電極３１２を異方性エッチングする。これにより、第２の導電膜３３２ｂと、その端部から突出した形で第１の導電膜３３２ａを形成することができる。こうして第２形状の第１の電極３３２を形成する。
【００７２】
その後、第３のドーピング処理により第１濃度のｎ型不純物領域３４９、３５０を形成する。以降、実施例１と同様にしてアクティブマトリクス基板を形成することができる。本実施例で示す工程は、第２濃度のｎ型不純物領域と、第３濃度のｎ型不純物領域を異なるドーピング処理の工程で行うことにより、それぞれの濃度を独立して制御することができる。
【００７３】
[実施例５]
本発明の他の一実施例を図９を用いて説明する。まず、実施例４において、図８（Ａ）で示す工程を行い、半導体領域３０４〜３０６にｐ型不純物領域を形成する。その後、マスク３５０〜３５２を新たに形成し、第２のエッチング処理により、第１形状の電極３１２を異方性エッチングする。これにより、第２の導電膜３３２ｂと、その端部から突出した形で第１の導電膜３３２ａを形成することができる。こうして第２形状の第１の電極３３２を形成する。
【００７４】
その後、第２のドーピング処理により第１濃度のｎ型不純物領域３５４、３５５を形成する。さらに、マスク３５０〜３５２を除去し、第３のドーピング処理により第２濃度のｎ型不純物領域３５６及び第３濃度のｎ型不純物領域３５７を形成する。こうして、ゲート電極と重なるＬＤＤを有するｎチャネル型ＴＦＴと、オーバーラップしないｎチャネル型ＴＦＴを同一基板上に形成することを可能としている。これらのＴＦＴは駆動回路部と画素部というように動作条件のことなる回路に対応して適宣配置を決めることができる。ｐチャネル型ＴＦＴはシングルドレイン構造で形成される。その他、実施例１と同様にしてアクティブマトリクス基板を形成することができる。
【００７５】
[実施例６]
本発明の他の一実施例を図１０を用いて説明する。図１０（Ａ）において基板３０１、第１絶縁膜３０２、３０３、半導体領域３０４、３０５、３０６、第２絶縁膜３０７、第２絶縁膜３０７、第１形状の電極３１１〜３１３は実施例１と同様なものとする。
【００７６】
その後、マスク３６０、３６１を形成し、第１のドーピング処理により第１濃度の不純物領域３６２、３６３を形成する。この状態で第２のエッチング処理を行い、第１形状の電極３１２を異方性エッチングする。図１０（Ｂ）に示すように第２の導電膜３２３ｂと、その端部から突出した形で第１の導電膜３２３ａを残すことができる。こうして第２形状の第１の電極３２３を形成する。
【００７７】
次いで、新たにマスク３６５、３６６を形成し第２のドーピング処理により半導体領域３０４にｐ型不純物領域３６７を形成する。マスク３６５、３６６を剥離した後、第３のドーピング処理により第２濃度のｎ型不純物領域３６８と第３濃度のｎ型不純物領域を形成する。
【００７８】
こうして、ゲート電極と重なるＬＤＤを有するｎチャネル型ＴＦＴと、オーバーラップしないｎチャネル型ＴＦＴを同一基板上に形成することを可能としている。これらのＴＦＴは駆動回路部と画素部というように動作条件のことなる回路に対応して適宣配置を決めることができる。その他、実施例１と同様にしてアクティブマトリクス基板を形成することができる。
【００７９】
[実施例７]
本実施例では透過型の表示装置を形成するためのアクティブマトリクス基板の構成について図１１を用いて説明する。図１１では実施例１で形成されるアクティブマトリクス基板、または実施例２乃至６の工程を実施例１に適用して作製されるアクティブマトリクス基板の画素部２５５の構成を示している。ｎチャネル型ＴＦＴ２５２や容量部２５３は実施例１と同様にして形成する。
【００８０】
図１１（Ａ）は第４絶縁膜２３８、第５絶縁膜２３９を形成した後、コンタクトホールを形成し、透明電極４０１を第５絶縁膜２３９上に所定のパターンで形成した状態を示している。透明送電膜４０１は１００nmの厚さに形成する。酸化インジウム、酸化スズ、酸化亜鉛またはこれらの酸化物同士の化合物を透明導電膜として適用することができる。また、端子部２５４上にも透明導電膜４０２を形成する。
【００８１】
次に、図１１（Ｂ）に示すように透明電極４０１に接続する電極４０４、４０５、走査線４０６、接続電極４０３を形成する。これらは１００nmのチタン膜と、３００nmのアルミニウム膜を積層して形成する。このような構成により透過型の表示装置に対応したアクティブマトリクス基板を形成することができる。
【００８２】
[実施例８]
本実施例では、実施例７で作製したアクティブマトリクス基板から、アクティブマトリクス駆動の液晶表示装置を作製する工程を図１２を参照して説明する。
【００８３】
図１１（Ｂ）の状態のアクティブマトリクス基板を得た後、そのアクティブマトリクス基板上に配向膜４１３を形成しラビング処理を行う。なお、図示しないが、配向膜４１３を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサを所望の位置に形成しておいても良い。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【００８４】
次いで、対向基板４１０上に対向電極４１１を形成し、その上に配向膜４１２を形成しラビング処理を施す。対向電極４１１はＩＴＯで形成する。そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール剤（図示せず）で貼り合わせる。シール剤にはフィラーが混入されていて、このフィラーとスペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料４１５を注入し、封止剤（図示せず）によって完全に封止する。液晶材料には公知の液晶材料を用いれば良い。
【００８５】
このようにして図１２に示すアクティブマトリクス駆動の液晶表示装置が完成する。ここでは、実施例７で作製される透過型のアクティブマトリクス基板を用いる例を示したが、同様に実施例１で作製される反射型のアクティブマトリクス基板を用いても同様に液晶表示装置を完成させることができる。また、実施例２乃至６のどの工程を実施例１または実施例７に組み合わせてアクティブマトリクス基板を形成し、液晶表示装置を完成させることが可能である。
【００８６】
[実施例９]
図１４は、本発明を用いたアクティブマトリクス駆動方式の発光装置における画素部の構成を示す一例である。画素部２５８のｎチャネル型ＴＦＴ２５２、２５６は実施例１乃至実施例６のいずれか一つの工程により作製されたものが適用される。第５の絶縁膜５０１の表面は窒素又は不活性ガスのプラズマ処理により表面を緻密化させる。代表的にはアルゴンプラズマ処理が適用され、緻密化は表面に炭素を主成分とする極薄膜を形成することで成し遂げられる。その後、コンタクトホールを形成し配線を形成する。配線はチタン、アルミニウムなどを用いて形成する。
【００８７】
画素部２５８では、データ配線５０２がｎチャネル型ＴＦＴ２５２のソース側に接続し、ドレイン側の配線５０３はｎチャネル型ＴＦＴ２５６のゲート電極と接続している。また、ｎチャネル型ＴＦＴ２３５のソース側は電源供給配線５０５と接続し、ドレイン側の電極５０４が発光素子の陽極と接続している。
【００８８】
本実施例における発光装置は有機発光素子をマトリクス状に配列させて構成する。有機発光装置は陽極と陰極とその間に形成された有機化合物層とから成る。陽極５０６はＩＴＯを用い、配線を形成した後に形成する。有機化合物層は、正孔移動度が相対的に高い正孔輸送性材料、その逆の電子輸送性材料、発光性材料などを組み合わせて形成する。それらは層状に形成しても良いし、混合して形成しても良い。
【００８９】
有機化合物材料は合計しても１００nm程度の薄膜層として形成する。そのため、陽極として形成するＩＴＯの表面は平坦性を高めておく必要がある。平坦性が悪い場合は、最悪有機化合物層の上に形成する陰極とショートしてしまう。それを防ぐための他の手段として、１〜５nmの絶縁層５０８を形成する方法を採用することもできる。絶縁層５０８としては、ポリイミド、ポリイミドアミド、ポリアミド、アクリルなどを用いることができる。
【００９０】
陰極は、ＭｇＡｇやＬｉＦなどのアルカリ金属またはアルカリ土類金属などの材料を用いて形成する陰極６２４とから成っている。有機化合物層６２３の詳細な構造は任意なものとする。
【００９１】
有機化合物層５０９や陰極５１０はウエット処理（薬液によるエッチングや水洗などの処理）を行うことができないので、陽極５０６に合わせて、有機絶縁膜５０１上に感光性樹脂材料で形成される隔壁層５０７を設ける。隔壁層５０７は陽極５０６の端部を被覆するように形成する。具体的には、隔壁層５０７はネガ型のレジストを塗布し、ベーク後に１〜２μm程度の厚さとなるように形成する。或いは、可能性アクリル又は感光性ポリイミドを使用することもできる。
【００９２】
陰極５１０は、仕事関数の小さいマグネシウム（Ｍｇ）、リチウム（Ｌｉ）若しくはカルシウム（Ｃａ）を含む材料を用いる。好ましくはＭｇＡｇ（ＭｇとＡｇをＭｇ：Ａｇ＝１０：１で混合した材料）でなる電極を用いれば良い。他にもＭｇＡｇＡｌ電極、ＬｉＡｌ電極、また、ＬｉＦＡｌ電極が挙げられる。さらにその上層には、窒化シリコンまたは、ＤＬＣ膜で成る絶縁膜５１１を２〜３０nm、好ましくは５〜１０nmの厚さで形成する。ＤＬＣ膜はプラズマＣＶＤ法で形成可能であり、１００℃以下の温度で形成しても、被覆性良く隔壁層６２２の端部を覆って形成することができる。ＤＬＣ膜の内部応力は、アルゴンを微量に混入させることで緩和することが可能であり、保護膜として用いることが可能である。そして、ＤＬＣ膜は酸素をはじめ、ＣＯ、ＣＯ2、Ｈ2Ｏなどのガスバリア性が高いので、バリア膜として用いる絶縁膜５１１として適している。
【００９３】
図１４ではスイッチング用に用いるｎチャネル型ＴＦＴ２５２をマルチゲート構造とし、電流制御用に用いるｎチャネル型ＴＦＴ２５６にはゲート電極と重なる低濃度ドレイン（ＬＤＤ）を設けている。本発明は同一の工程において異なるＬＤＤ構造のＴＦＴを形成することが可能である。発光装置への好適な応用例は図１４に示され、画素部において機能に応じてＬＤＤ構造の異なるＴＦＴ（オフ電流の十分に低いスイッチング用のｎチャネル型ＴＦＴ２５２と、ホットキャリア注入に強い電流制御用のｎチャネル型ＴＦＴ２５６）の形成を可能としている。その結果、高い信頼性を有し、且つ、良好な画像表示が可能な（動作性能の高い）発光装置を得ることができる。
【００９４】
図１５はこのような画素部２５８を有する発光装置の構成を示す図であり、画素部２５８に形成した絶縁膜５１１上に有機樹脂５１２を充填し、基板５１３封止している。端部にはシール部材５１５を設けさらに気密性を高めても良い。フレキシブルプリント回路（ＦＰＣ）は端子部２５４に装着する。
【００９５】
ここで本実施例のアクティブマトリクス型自発光装置の構成を図１７の斜視図を用いて説明する。本実施例のアクティブマトリクス駆動の発光装置は、ガラス基板６０１上に形成された、画素部６０２と、走査線駆動回路６０３と、データ線駆動回路６０４で構成される。画素部のスイッチング用ＴＦＴ６０５はｎチャネル型ＴＦＴであり、ゲート側駆動回路６０３に接続されたゲート配線６０６、ソース側駆動回路６０４に接続されたソース配線６０７の交点に配置されている。また、スイッチング用ＴＦＴ６０５のドレイン領域は電流制御用ＴＦＴ６０８のゲートに接続されている。
【００９６】
さらに、電流制御用ＴＦＴ６０８のデータ線側は電源供給線６０９に接続される。本実施例のような構造では、電源供給線６０９には接地電位（アース電位）が与えられている。また、電流制御用ＴＦＴ６０８のドレイン領域には有機発光素子６１０が接続されている。また、有機発光素子６１０のカソードには所定の電圧（本実施例では１０〜１２Ｖ）が加えられる。
【００９７】
そして、外部入出力端子となるＦＰＣ６１１には駆動回路まで信号を伝達するための入出力配線（接続配線）６１２、６１３、及び電源供給線６０９に接続された入出力配線６１４が設けられている。以上のように、ＴＦＴと有機発光装置を組み合わせて画素部を形成し、発光装置を完成させることができる。
【００９８】
[実施例１０]
実施例１乃至６で用いる半導体領域の作製方法の一実施例を図１８を用いて説明する。図１８において、非晶質構造を有する半導体領域の全面に触媒作用のある金属元素を全面に添加して結晶化した後、ゲッタリングを行う方法である。
【００９９】
図１８（Ａ）において、基板７０１はその材質に特段の限定はないが、好ましくはバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラス、或いは石英などを用いることができる。基板７０１の表面には、第１絶縁膜としてプラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される第１酸化窒化シリコン膜７０２を５０nmの厚さに形成し、ＳｉＨ4とＮ2Ｏから作製される第２酸化窒化シリコン膜７０３を１００nmの厚さに形成したものを適用する。第１絶縁膜はガラス基板に含まれるアルカリ金属がこの上層に形成する半導体領域中に拡散しないために設けるものであり、石英を基板とする場合には省略することも可能である。
【０１００】
第１絶縁膜の上に形成する非晶質構造を有する半導体領域７０４は、シリコンを主成分とする半導体材料を用いる。代表的には、非晶質シリコン膜又は非晶質シリコンゲルマニウム膜などが適用され、プラズマＣＶＤ法や減圧ＣＶＤ法、或いはスパッタ法で１０〜１００nmの厚さに形成する。良質な結晶を得るためには、非晶質構造を有する半導体領域７０４に含まれる酸素、窒素などの不純物濃度を５×１０18/cm3以下に低減させておくと良い。これらの不純物は非晶質半導体の結晶化を妨害する要因となり、また結晶化後においても捕獲中心や再結合中心の密度を増加させる要因となる。そのために、高純度の材料ガスを用いることはもとより、反応室内の鏡面処理（電界研磨処理）やオイルフリーの真空排気系を備えた超高真空対応のＣＶＤ装置を用いることが望ましい。
【０１０１】
その後、非晶質構造を有する半導体領域７０４の表面に、結晶化を促進する触媒作用のある金属元素を添加する。半導体領域の結晶化を促進する触媒作用のある金属元素としては鉄（Ｆｅ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）などであり、これらから選ばれた一種または複数種を用いることができる。代表的にはニッケルを用い、重量換算で１〜１００ppmのニッケルを含む酢酸ニッケル塩溶液をスピナーで塗布して触媒含有層７０５を形成する。この場合、当該溶液の馴染みをよくするために、非晶質構造を有する半導体領域７０４の表面処理として、オゾン含有水溶液で極薄い酸化膜を形成し、その酸化膜をフッ酸と過酸化水素水の混合液でエッチングして清浄な表面を形成した後、再度オゾン含有水溶液で処理して極薄い酸化膜を形成しておく。シリコンなど半導体領域の表面は本来疎水性なので、このように酸化膜を形成しておくことにより酢酸ニッケル塩溶液を均一に塗布することができる。
【０１０２】
勿論、触媒含有層７０５はこのような方法に限定されず、スパッタ法、蒸着法、プラズマ処理などにより形成しても良い。また、触媒含有層１０３は非晶質構造を有する半導体領域７０４を形成する前、即ち第１絶縁膜上に形成しておいても良い。
【０１０３】
非晶質構造を有する半導体領域７０４と触媒含有層７０５とを接触した状態を保持したまま結晶化のための加熱処理を行う。加熱処理の方法としては、電熱炉を用いるファーネスアニール法や、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどを用いた瞬間熱アニール（Rapid Thermal Annealing）法（以下、ＲＴＡ法と記す）を採用する。生産性を考慮すると、ＲＴＡ法を採用することが好ましいと考えられる。
【０１０４】
ＲＴＡ法で行う場合には、加熱用のランプ光源を１〜６０秒、好ましくは３０〜６０秒点灯させ、それを１〜１０回、好ましくは２〜６回繰り返す。ランプ光源の発光強度は任意なものとするが、半導体領域が瞬間的には６００〜１０００℃、好ましくは６５０〜７５０℃程度にまで加熱されるようにする。このような高温になったとしても、半導体領域が瞬間的に加熱されるのみであり、基板１００はそれ自身が歪んで変形することはない。こうして、非晶質構造を有する半導体領域を結晶化させ、図１８（Ｂ）に示す結晶構造を有する半導体領域７０６を得ることができるが、このような処理で結晶化できるのは触媒含有層を設けることによりはじめて達成できるものである。
【０１０５】
その他の方法としてファーネスアニール法を用いる場合には、加熱処理に先立ち、５００℃にて１時間程度の加熱処理を行い、非晶質構造を有する半導体領域７０４が含有する水素を放出させておく。そして、電熱炉を用いて窒素雰囲気中にて５５０〜６００℃、好ましくは５８０℃で４時間の加熱処理を行い結晶化を行う。こうして、図１８（Ｂ）に示す結晶構造を有する半導体領域（第１半導体領域）７０６を形成する。
【０１０６】
さらに結晶化率（膜の全体積における結晶成分の割合）を高め、結晶粒内に残される欠陥を補修するためには、結晶構造を有する半導体領域７０６に対してレーザー光を照射することも有効である。レーザーには波長４００nm以下のエキシマレーザー光や、ＹＡＧレーザーの第２高調波、第３高調波を用いる。いずれにしても、繰り返し周波数１０〜１０００Hz程度のパルスレーザー光を用い、当該レーザー光を光学系にて１００〜４００mJ/cm2に集光し、９０〜９５％のオーバーラップ率をもって結晶構造を有する半導体領域７０６に対するレーザー処理を行っても良い。
【０１０７】
このようにして得られる結晶構造を有する半導体領域７０６には、触媒元素（ここではニッケル）が残存している。それは膜中において一様に分布していないにしろ、平均的な濃度とすれば、１×１０19/cm3を越える濃度で残存している。勿論、このような状態でもＴＦＴをはじめ各種半導体素子を形成することが可能であるが、以降に示す方法でゲッタリングにより当該元素を除去する。
【０１０８】
まず、図１８（Ｃ）に示すように結晶構造を有する半導体領域７０６の表面に薄いバリア層７０７を形成する。バリア層の厚さは特に限定されないが、簡便にはオゾン水で処理することにより形成されるケミカルオキサイドで代用しても良い。また、硫酸、塩酸、硝酸などと過酸化水素水を混合させた水溶液で処理しても同様にケミカルオキサイドを形成することができる。他の方法としては、酸化雰囲気中でのプラズマ処理や、酸素含有雰囲気中での紫外線照射によりオゾンを発生させて酸化処理を行っても良い。また、クリーンオーブンを用い、２００〜３５０℃程度に加熱して薄い酸化膜を形成しバリア層としても良い。或いは、プラズマＣＶＤ法やスパッタ法、蒸着法などで１〜５nm程度の酸化膜を堆積してバリア層としても良い。
【０１０９】
その上にプラズマＣＶＤ法やスパッタ法で半導体領域７０８を２５〜２５０nmの厚さで形成する。代表的にはアルゴンを用いたスパッタ法でアルゴンを０．０１〜２０原子％含む非晶質シリコン膜で形成する。この半導体領域７０８は後に除去するので、結晶構造を有する半導体領域７０６とエッチングの選択比を高くするため、密度の低い膜としておくことが望ましい。非晶質シリコン膜中に希ガス元素を添加させて、膜中に希ガス元素を同時に取り込ませると、それによりゲッタリングサイトを形成することができる。
【０１１０】
希ガス元素としてはヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）から選ばれた一種または複数種を用いる。本発明はゲッタリングサイトを形成するためにこれら希ガス元素をイオンソースとして用い、イオンドープ法或いはイオン注入法で半導体領域に注入することに特徴を有している。これら希ガス元素のイオンを注入する意味は二つある。一つは注入によりダングリングボンドを形成し半導体領域に歪みを与えることであり、他の一つは半導体領域の格子間に当該イオンを注入することで歪みを与えることである。不活性気体のイオンを注入はこの両者を同時に満たすことができるが、特に後者はアルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）などシリコンより原子半径の大きな元素を用いた時に顕著に得られる。
【０１１１】
ゲッタリングを確実に成し遂げるにはその後加熱処理をすることが必要となる。加熱処理はファーネスアニール法やＲＴＡ法で行う。ファーネスアニール法で行う場合には、窒素雰囲気中にて４５０〜６００℃で０．５〜１２時間の加熱処理を行う。また、ＲＴＡ法を用いる場合には、加熱用のランプ光源を１〜６０秒、好ましくは３０〜６０秒点灯させ、それを１〜１０回、好ましくは２〜６回繰り返す。ランプ光源の発光強度は任意なものとするが、半導体領域が瞬間的には６００〜１０００℃、好ましくは７００〜７５０℃程度にまで加熱されるようにする。
【０１１２】
ゲッタリングは、被ゲッタリング領域（捕獲サイト）にある触媒元素が熱エネルギーにより放出され、拡散によりゲッタリングサイトに移動する。従って、ゲッタリングは処理温度に依存し、より高温であるほど短時間でゲッタリングが進むことになる。図１（Ｅ）において矢印で示すように、触媒元素が移動する方向は半導体領域の厚さ程度の距離であり、ゲッタリングは比較的短時間で完遂する。
【０１１３】
尚、この加熱処理によっても１×１０20/cm3以上の濃度で希ガス元素を含む半導体領域７０８は結晶化することはない。これは、希ガス元素が上記処理温度の範囲においても再放出されず膜中に残存して、半導体領域の結晶化を阻害するためであると考えられる。
【０１１４】
その後、非晶質半導体７０８を選択的にエッチングして除去する。エッチングの方法としては、ＣｌＦ3によるプラズマを用いないドライエッチング、或いはヒドラジンや、テトラエチルアンモニウムハイドロオキサイド（化学式 （ＣＨ3）4ＮＯＨ）を含む水溶液などアルカリ溶液によるウエットエッチングで行うことができる。この時バリア層７０７はエッチングストッパーとして機能する。また、バリア層７０７はその後フッ酸により除去すれば良い。
【０１１５】
こうして図１８（Ｅ）に示すように触媒元素の濃度が１×１０17/cm3以下にまで減じられた結晶構造を有する半導体領域７１０を得ることができる。こうして形成された結晶構造を有する半導体領域７１０は、触媒元素の作用により細い棒状又は細い扁平棒状結晶として形成され、その各々の結晶は巨視的に見ればある特定の方向性をもって成長している。本実施例で作製される結晶構造を有する半導体領域７１０は、実施例１乃至６で示す半導体領域に適用することができる。
【０１１６】
[実施例１１]
実施例１０で得られた結晶構造を有する半導体領域７０６に残存する触媒元素をゲッタリングする他の方法を図１９に示す。結晶構造を有する半導体領域７０６上にマスク用の酸化シリコン膜を１５０nm形成し、レジストのマスク７１２を形成した後、当該酸化シリコン膜をエッチングすることによりマスク絶縁膜７１１を得る。その後、希ガス元素、または希ガス元素と燐、または燐のみをイオンドープ法で結晶構造を有する半導体領域７０６に注入し、ゲッタリングサイト７１３を形成する。
【０１１７】
その後、図１９（Ｂ）で示すようにファーネスアニール法でにより、窒素雰囲気中にて４５０〜６００℃で０．５〜１２時間の加熱処理を行う。この加熱処理により、結晶構造を有する半導体領域７０６に残存する触媒元素はゲッタリングサイト７１３に移動し濃集させることができる。
【０１１８】
その後、マスク絶縁膜７１１及びゲッタリングサイトをエッチングして除去することにより結晶構造を有する半導体領域７１０を得ることができる。本実施例で作製される結晶構造を有する半導体領域７１０は、実施例１乃至６で示す半導体領域に適用することができる。
【０１１９】
[実施例１２]
本発明を用いることにより様々な半導体装置を製造することができる。その様な半導体装置として、ビデオカメラ、デジタルカメラ、ゴーグル型表示装置（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置などが挙げられる。それら半導体装置の具体例を図２０および図２１に示す。
【０１２０】
図２０（Ａ）はディスクトップ型パーソナルコンピュータなどのモニターであり、筐体３３０１、支持台３３０２、表示部３３０３などから成っている。表示部３３０３は実施例８で示すアクティブマトリクス駆動の液晶表示装置または実施例９で示す発光装置を適用可能であり、また、本発明のＴＦＴを適用してその他の集積回路を形成することも可能である。このように本発明を用いて、ディスクトップ型パーソナルコンピュータなどのモニターを完成させることができる。
【０１２１】
図２０（Ｂ）はビデオカメラであり、本体３３１１、表示部３３１２、音声入力部３３１３、操作スイッチ３３１４、バッテリー３３１５、受像部３３１６等を含む。表示部３３１２は実施例８で示すアクティブマトリクス駆動の液晶表示装置または実施例９で示す発光装置を適用可能であり、また、本発明のＴＦＴを適用してその他の集積回路を形成することも可能である。このように本発明を用いてビデオカメラを完成させることができる。
【０１２２】
図２０（Ｃ）はヘッドマウントディスプレーの一部（右片側）であり、本体３３２１、信号ケーブル３３２２、頭部固定バンド３３２３、投影部３３２４、光学系３３２５、表示部３３２６等を含む。表示部３３２６は実施例８で示すアクティブマトリクス駆動の液晶表示装置または実施例９で示す発光装置を適用可能であり、また、本発明のＴＦＴを適用してその他の集積回路を形成することも可能である。このように本発明を用いてヘッドマウントディスプレーを完成させることができる。
【０１２３】
図２０（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体３３３１、記録媒体（ＤＶＤ等）３３３２、操作スイッチ３３３３、表示部（ａ）３３３４、表示部（ｂ）３３３５などから成っている。表示部（ａ）３３３４は主として画像情報を表示し、表示部（ｂ）３３３５は主として文字情報を表示するが、表示部３３３４、３３３５は実施例８で示すアクティブマトリクス駆動の液晶表示装置または実施例９で示す発光装置を適用可能であり、また、本発明のＴＦＴを適用してその他の集積回路を形成することも可能である。このように本発明を用いて画像再生装置を完成させることができる。
【０１２４】
図２０（Ｅ）はゴーグル型表示装置（ヘッドマウントディスプレー）であり、本体３３４１、表示部３３４２、アーム部３３４３を含む。表示部３３４２は実施例８で示すアクティブマトリクス駆動の液晶表示装置または実施例９で示す発光装置を適用可能であり、また、本発明のＴＦＴを適用してその他の集積回路を形成することも可能である。このように本発明を用いてゴーグル型表示装置を完成させることができる。
【０１２５】
図２０（Ｆ）はノート型パーソナルコンピュータであり、本体３３５１、筐体３３５２、表示部３３５３、キーボード３３５４等を含む。表示部３３５３は実施例８で示すアクティブマトリクス駆動の液晶表示装置または実施例９で示す発光装置を適用可能であり、また、本発明のＴＦＴを適用してその他の集積回路を形成することも可能である。このように本発明を用いてノート型パーソナルコンピュータを完成させることができる。
【０１２６】
図２１（Ａ）は携帯電話であり、表示用パネル２７０１、操作用パネル２７０２、接続部２７０３から成り、表示用パネル２７０１には液晶表示装置またはＥＬ表示装置に代表される表示装置２７０４、音声出力部２７０５、アンテナ２７０９などが設けられている。操作パネル２７０２には操作キー２７０６、電源スイッチ２７０２、音声入力部２７０５８などが設けられている。表示部２９０４は実施例８で示すアクティブマトリクス駆動の液晶表示装置または実施例９で示す発光装置を適用可能であり、また、本発明のＴＦＴを適用してその他の集積回路を形成することも可能である。このように本発明を用いて携帯電話を完成させることができる。
【０１２７】
図２１（Ｂ）は音響再生装置、具体的にはカーオーディオであり、本体３４１１、表示部３４１２、操作スイッチ３４１３、３４１４を含む。表示部３４１２は実施例８で示すアクティブマトリクス駆動の液晶表示装置または実施例９で示す発光装置を適用可能であり、また、本発明のＴＦＴを適用してその他の集積回路を形成することも可能である。このように本発明を用いて音響再生装置、具体的にはカーオーディオを完成させることができる。
【０１２８】
図２１（Ｃ）はデジタルカメラであり、本体３５０１、表示部（Ａ）３５０２、接眼部３５０３、操作スイッチ３５０４、表示部（Ｂ）３５０５、バッテリー３５０６を含む。表示部３５０２、３５０５は実施例８で示すアクティブマトリクス駆動の液晶表示装置または実施例９で示す発光装置を適用可能であり、また、本発明のＴＦＴを適用してその他の集積回路を形成することも可能である。このように本発明を用いてデジタルカメラを完成させることができる。
【０１２９】
以上の様に、本発明の適用範囲は極めて広く、様々な電子装置に適用することが可能である。また、本実施例の電子装置は実施例１〜６のどのような組み合わせからなる構成を用いても実現することができる。
【０１３０】
【発明の効果】
以上、説明したように本発明は同一の工程で、ゲート電極と重なるＬＤＤと、オーバーラップしないＬＤＤをもつＴＦＴを同時に形成することができる特徴を有している。集積回路の微細化はあらゆる半導体装置を製造する上で重要な課題である。ＴＦＴにおいても例外ではないが、チャネル長が縮小すればおのずとＬＤＤの長さも短くする必要がある。本発明では、ゲート電極と重なるＬＤＤは自己整合的に形成され、その長さもドライエッチングで第２の導電膜を除去する量（エッチング時間）により制御可能であるので精度良く加工することができるという特徴を有している。
【図面の簡単な説明】
【図１】 本発明のＴＦＴの作製工程を説明する図。
【図２】 反射型の表示装置に対応するアクティブマトリクス基板の作製方法を説明する断面図。
【図３】 反射型の表示装置に対応するアクティブマトリクス基板の作製方法を説明する断面図。
【図４】 反射型の表示装置に対応するアクティブマトリクス基板の作製方法を説明する断面図。
【図５】 反射型の表示装置に対応するアクティブマトリクス基板の作製方法を説明する断面図。
【図６】 本発明のＴＦＴの作製工程を説明する断面図。
【図７】 本発明のＴＦＴの作製工程を説明する断面図。
【図８】 本発明のＴＦＴの作製工程を説明する断面図。
【図９】 本発明のＴＦＴの作製工程を説明する断面図。
【図１０】 本発明のＴＦＴの作製工程を説明する断面図。
【図１１】 透過型の表示装置の作製方法を説明する断面図。
【図１２】 透過型の液晶表示装置の構造を示す断面図。
【図１３】 反射型の表示装置に対応するアクティブマトリクス基板の画素部の構成を説明する上面図。
【図１４】 発光装置の画素部の構成を説明する断面図。
【図１５】 発光装置の構成を示す断面図。
【図１６】 アクティブマトリクス基板の回路構成を説明する図。
【図１７】 アクティブマトリクス基板の構成を説明する斜視図。
【図１８】 結晶構造を有する半導体領域の作製工程を説明する図。
【図１９】 結晶構造を有する半導体領域の作製工程を説明する図。
【図２０】 半導体装置の一例を示す図。
【図２１】 半導体装置の一例を示す図。
【符号の説明】
１０１ 基板
１０２ 第１絶縁膜
１０３、１０４ 半導体領域
１０５ 第２絶縁膜
１１３、１１４ 第１濃度の一導電型の不純物領域
１１７ 第２濃度の一導電型の不純物領域
１１８ 第３濃度の一導電型の不純物領域
１２０、１２１ 第１形状の電極
１２３ 第２形状の電極
１２４ 突出部
Claims (7)
- 画素ＴＦＴを有する画素部と、該画素部の周辺に設けられた、ｐチャネル型ＴＦＴおよび第１のｎチャネル型ＴＦＴとを有する駆動回路と、を同一の基板上に有し、
前記第１のｎチャネル型ＴＦＴは、第１の島状半導体層、第１のゲート電極、ゲート絶縁膜を有し、
前記第１の島状半導体層は、第１のチャネル形成領域と、該第１のチャネル形成領域に接して２つの第１のＬＤＤ領域と、該２つの第１のＬＤＤ領域に接して第１のソース領域または第１のドレイン領域を有し、
前記２つの第１のＬＤＤ領域は前記第１のゲート電極と一部重なっており、前記第１のソース領域および前記第１のドレイン領域は前記第１のゲート電極と重なっておらず、
前記画素ＴＦＴは、マルチゲート構造の第２のｎチャネル型ＴＦＴであって、第２の島状半導体層、２つの第２のゲート電極、ゲート絶縁膜を有し、
前記第２の島状半導体層は、２つの第２のチャネル形成領域、該２つの第２のチャネル形成領域のそれぞれに接して形成された４つの第２のＬＤＤ領域と、該４つの第２のＬＤＤ領域のそれぞれに接して形成された３つの第２のソース領域または第２のドレイン領域を有し、
前記２つの第２のチャネル形成領域の間に接して、４つのうち２つの前記第２のＬＤＤ領域が形成され、該２つの第２のＬＤＤ領域の間に接して、３つのうち１つの前記第２のソース領域または前記第２のドレイン領域が形成され、
前記４つの第２のＬＤＤ領域並びに前記３つの第２のソース領域または第２のドレイン領域は前記第２のゲート電極と重なっておらず、
前記ｐチャネル型ＴＦＴは第３の島状半導体層、第３のゲート電極、ゲート絶縁膜を有し、
前記第３の島状半導体層は、第３のチャネル形成領域と、該第３のチャネル形成領域に接して第３のソース領域または第３のドレイン領域を有し、
前記第３のソース領域および前記第３のドレイン領域は前記第３のゲート電極と重なっておらず、
前記第２のＬＤＤ領域に含まれるｎ型不純物濃度は、前記第１のＬＤＤ領域に含まれるｎ型不純物濃度よりも高い半導体装置の作製方法であって、
前記基板上に下地絶縁膜を形成し、
前記下地絶縁膜上に非晶質シリコン膜を形成し、
前記非晶質シリコン膜を結晶化して結晶性シリコン膜を形成し、
前記結晶性シリコン膜をエッチングして前記第１〜第３の島状半導体層を形成し、
前記第１〜第３の島状半導体層上に前記ゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、第１の導電膜および該第１の導電膜上に第２の導電膜を積層形成し、
前記第２の導電膜上に第１のレジストマスクを形成し、
第１のプラズマエッチング処理を行って前記第１の導電膜および前記第２の導電膜をエッチングすることにより、
前記第１の島状半導体層上に、後に前記第１のゲート電極となる、端部がテーパー形状である第１の形状の導電層を形成し、
前記第２の島状半導体層上に、端部がテーパー形状である前記第２のゲート電極を形成し、
並びに前記第３の島状半導体層上に、端部がテーパー形状である前記第３のゲート電極を形成し、
前記第２のゲート電極の上面および側面を覆い、前記第３のゲート電極の上面および側面を覆う第２のレジストマスクをそれぞれ形成し、
前記第２のレジストマスク、後に前記第１のゲート電極となる第１の形状の導電層および該第１の形状の導電層上の前記第１のレジストマスクをドーピングマスクとして第１のドーピング処理を行って、
前記第１の島状半導体層中であって、前記第１のゲート電極と重なっていない部分に、
前記第２の島状半導体層中であって、後に前記３つの第２のソース領域および第２のドレイン領域となる部分に、
並びに前記第３の島状半導体層中であって、前記第２のレジストマスクに覆われていない部分に、高濃度のｎ型不純物を添加し、
前記第２のレジストマスクを保持したまま、第２のプラズマエッチング処理を行って、後に前記第１のゲート電極となる第１の形状の導電層中の前記第２の導電膜をエッチングして細くすることにより、該エッチングされた第２の導電膜および該第２の導電膜の端部から突出した突出部を有する第１の導電膜からなる前記第１のゲート電極を形成し、
前記第１のレジストマスクおよび前記第２のレジストマスクを除去し、
第２のドーピング処理を行って、
前記第１の島状半導体層中に、低濃度のｎ型不純物を添加して、前記第１のゲート電極の前記突出部と重なる前記第１のＬＤＤ領域、前記第１のソース領域および前記第１のドレイン領域を形成し、
前記第２の島状半導体層中に、低濃度のｎ型不純物を添加して、前記４つの第２のＬＤＤ領域、前記３つの第２のソース領域および第２のドレイン領域を形成し、
並びに前記第３の島状半導体層中に、前記第３のゲート電極と重なっていない部分に低濃度のｎ型不純物を添加し、
前記第１の島状半導体層および前記第２の島状半導体層を覆う第３のレジストマスクを形成し、
前記第３のレジストマスクおよび前記第３のゲート電極をドーピングマスクとして、第３のドーピング処理によりｐ型不純物を添加して、
前記第３の半導体層中に、前記第３のソース領域および前記第３のドレイン領域を形成することを特徴とする半導体装置の作製方法。 - 画素ＴＦＴと保持容量とを有する画素部と、該画素部の周辺に設けられた、ｐチャネル型ＴＦＴおよび第１のｎチャネル型ＴＦＴとを有する駆動回路と、を同一の基板上に有し、
前記第１のｎチャネル型ＴＦＴは、第１の島状半導体層、第１のゲート電極、ゲート絶縁膜を有し、
前記第１の島状半導体層は、第１のチャネル形成領域と、該第１のチャネル形成領域に接して２つの第１のＬＤＤ領域と、該２つの第１のＬＤＤ領域に接して第１のソース領域または第１のドレイン領域を有し、
前記２つの第１のＬＤＤ領域は前記第１のゲート電極と一部重なっており、前記第１のソース領域および前記第１のドレイン領域は前記第１のゲート電極と重なっておらず、
前記画素ＴＦＴは、マルチゲート構造の第２のｎチャネル型ＴＦＴであって、第２の島状半導体層、２つの第２のゲート電極、ゲート絶縁膜を有し、
前記第２の島状半導体層は、２つの第２のチャネル形成領域、該２つの第２のチャネル形成領域のそれぞれに接して形成された４つの第２のＬＤＤ領域と、該４つの第２のＬＤＤ領域のそれぞれに接して形成された３つの第２のソース領域または第２のドレイン領域を有し、
前記２つの第２のチャネル形成領域の間に接して、４つのうち２つの前記第２のＬＤＤ領域が形成され、該２つの第２のＬＤＤ領域の間に接して、３つのうち１つの前記第２のソース領域または前記第２のドレイン領域が形成され、
前記４つの第２のＬＤＤ領域並びに前記３つの第２のソース領域または第２のドレイン領域は前記第２のゲート電極と重なっておらず、
前記ｐチャネル型ＴＦＴは第３の島状半導体層、第３のゲート電極、ゲート絶縁膜を有し、
前記第３の島状半導体層は、第３のチャネル形成領域と、該第３のチャネル形成領域に接して第３のソース領域または第３のドレイン領域を有し、
前記第３のソース領域および前記第３のドレイン領域は前記第３のゲート電極と重なっておらず、
前記保持容量は第４の島状半導体層、ゲート絶縁膜、容量配線を有し、
前記第４の島状半導体層は、前記容量電極と重ならない領域に２つの第４の不純物領域を有し、
前記第４の不純物領域は前記第ｐチャネル型ＴＦＴの前記第３のソース領域または前記第３のドレイン領域と同濃度のｎ型不純物を含み、前記ｐチャネル型ＴＦＴの前記第３のソース領域または前記第３のドレイン領域と同濃度のｐ型不純物を含み、
前記第２のＬＤＤ領域に含まれるｎ型不純物濃度は、前記第１のＬＤＤ領域に含まれるｎ型不純物濃度よりも高い半導体装置の作製方法であって、
前記基板上に下地絶縁膜を形成し、
前記下地絶縁膜上に非晶質シリコン膜を形成し、
前記非晶質シリコン膜を結晶化して結晶性シリコン膜を形成し、
前記結晶性シリコン膜をエッチングして前記第１〜第４の島状半導体層を形成し、
前記第１〜第４の島状半導体層上に前記ゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、第１の導電膜および該第１の導電膜上に第２の導電膜を積層形成し、
前記第２の導電膜上に第１のレジストマスクを形成し、
第１のプラズマエッチング処理を行って前記第１の導電膜および前記第２の導電膜をエッチングすることにより、
前記第１の島状半導体層上に、後に前記第１のゲート電極となる、端部がテーパー形状である第１の形状の導電層を形成し、
前記第２の島状半導体層上に、端部がテーパー形状である前記第２のゲート電極を形成し、
前記第３の島状半導体層上に、端部がテーパー形状である前記第３のゲート電極を形成し、
並びに前記第４の島状半導体層上に、端部がテーパー形状である前記容量配線を形成し、
前記第２のゲート電極の上面および側面を覆い、前記第３のゲート電極の上面および側面を覆い、および前記第４の島状半導体層を覆う第２のレジストマスクをそれぞれ形成し、
前記第２のレジストマスク、後に前記第１のゲート電極となる第１の形状の導電層および該第１の形状の導電層上の前記第１のレジストマスクをドーピングマスクとして第１のドーピング処理を行って、
前記第１の島状半導体層中であって、前記第１のゲート電極と重なっていない部分に、
前記第２の島状半導体層中であって、後に前記３つの第２のソース領域および第２のドレイン領域となる部分に、
並びに前記第３の島状半導体層中であって、前記第２のレジストマスクに覆われていない部分に、高濃度のｎ型不純物を添加し、
前記第２のレジストマスクを保持したまま、第２のプラズマエッチング処理を行って、後に前記第１のゲート電極となる第１の形状の導電層中の前記第２の導電膜をエッチングして細くすることにより、該エッチングされた第２の導電膜および該第２の導電膜の端部から突出した突出部を有する第１の導電膜からなる前記第１のゲート電極を形成し、
前記第１のレジストマスクおよび前記第２のレジストマスクを除去し、
第２のドーピング処理を行って、
前記第１の島状半導体層中に、低濃度のｎ型不純物を添加して、前記第１のゲート電極の前記突出部と重なる前記第１のＬＤＤ領域、前記第１のソース領域および前記第１のドレイン領域を形成し、
前記第２の島状半導体層中に、低濃度のｎ型不純物を添加して、前記４つの第２のＬＤＤ領域、前記３つの第２のソース領域および第２のドレイン領域を形成し、
前記第３の島状半導体層中に、前記第３のゲート電極と重なっていない部分に低濃度のｎ型不純物を添加し、
並びに前記第４の島状半導体層中に、前記容量配線と重なっていない部分に低濃度のｎ型不純物を添加し、
前記第１の島状半導体層および前記第２の島状半導体層を覆う第３のレジストマスクを形成し、
前記第３のレジストマスク、前記第３のゲート電極および前記容量配線をドーピングマスクとして、第３のドーピング処理によりｐ型不純物を添加して、
前記第３の半導体層中に、前記第３のソース領域および前記第３のドレイン領域を形成し、
並びに前記第４の半導体層中に、前記２つの第４の不純物領域を形成し、
前記第１〜第４の島状半導体層、前記ゲート絶縁膜および前記第１〜第３のゲート電極および前記容量配線を覆って、第１の層間絶縁膜を形成し、
前記第１〜第４の島状半導体層に添加された前記ｎ型不純物および前記ｐ型不純物を活性化し、
前記第１の層間絶縁膜上に有機絶縁膜からなる第２の層間絶縁膜を形成し、
前記第１〜第３の島状半導体層の各ソース領域およびドレイン領域に達するコンタクトホール並びに前記第４の島状半導体層の第４の不純物領域に達するコンタクトホールを形成し、
前記第１〜第３の島状半導体層の各ソース領域またはドレイン領域と電気的に接続されるソース配線またはドレイン配線をそれぞれ形成するとともに、前記第１の島状半導体層の前記第１のソース領域または前記第１のドレイン領域並びに前記第４の島状半導体層の前記第４の不純物領域と電気的に接続される画素電極を形成することを特徴とする半導体装置の作製方法。 - 画素ＴＦＴを有する画素部と、該画素部の周辺に設けられた、ｐチャネル型ＴＦＴおよび第１のｎチャネル型ＴＦＴとを有する駆動回路と、を同一の基板上に有し、
前記第１のｎチャネル型ＴＦＴは、第１の島状半導体層、第１のゲート電極、ゲート絶縁膜を有し、
前記第１の島状半導体層は、第１のチャネル形成領域と、該第１のチャネル形成領域に接して２つの第１のＬＤＤ領域と、該２つの第１のＬＤＤ領域に接して第１のソース領域または第１のドレイン領域を有し、
前記２つの第１のＬＤＤ領域は前記第１のゲート電極と一部重なっており、前記第１のソース領域および前記第１のドレイン領域は前記第１のゲート電極と重なっておらず、
前記画素ＴＦＴは、マルチゲート構造の第２のｎチャネル型ＴＦＴであって、第２の島状半導体層、２つの第２のゲート電極、ゲート絶縁膜を有し、
前記第２の島状半導体層は、２つの第２のチャネル形成領域、該２つの第２のチャネル形成領域のそれぞれに接して形成された４つの第２のＬＤＤ領域と、該４つの第２のＬＤＤ領域のそれぞれに接して形成された３つの第２のソース領域または第２のドレイン領域を有し、
前記２つの第２のチャネル形成領域の間に接して、４つのうち２つの前記第２のＬＤＤ領域が形成され、該２つの第２のＬＤＤ領域の間に接して、３つのうち１つの前記第２のソース領域または前記第２のドレイン領域が形成され、
前記４つの第２のＬＤＤ領域並びに前記３つの第２のソース領域または第２のドレイン領域は前記第２のゲート電極と重なっておらず、
前記ｐチャネル型ＴＦＴは第３の島状半導体層、第３のゲート電極、ゲート絶縁膜を有し、
前記第３の島状半導体層は、第３のチャネル形成領域と、該第３のチャネル形成領域に接して第３のソース領域または第３のドレイン領域を有し、
前記第３のソース領域および前記第３のドレイン領域は前記第３のゲート電極と重なっておらず、
前記第２のＬＤＤ領域に含まれるｎ型不純物濃度は、前記第１のＬＤＤ領域に含まれるｎ型不純物濃度よりも高い半導体装置の作製方法であって、
前記基板上に下地絶縁膜を形成し、
前記下地絶縁膜上に非晶質シリコン膜を形成し、
前記非晶質シリコン膜を結晶化して結晶性シリコン膜を形成し、
前記結晶性シリコン膜をエッチングして前記第１〜第３の島状半導体層を形成し、
前記第１〜第３の島状半導体層上に前記ゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、第１の導電膜および該第１の導電膜上に第２の導電膜を積層形成し、
前記第２の導電膜上に第１のレジストマスクを形成し、
第１のプラズマエッチング処理を行って前記第１の導電膜および前記第２の導電膜をエッチングすることにより、
前記第１の島状半導体層上に、後に前記第１のゲート電極となる、端部がテーパー形状である第１の形状の導電層を形成し、
前記第２の島状半導体層上に、端部がテーパー形状である前記第２のゲート電極を形成し、
並びに前記第３の島状半導体層上に、端部がテーパー形状である前記第３のゲート電極を形成し、
前記後に第１のゲート電極となる第１の形状の導電層、前記第２のゲート電極、前記第３のゲート電極およびそれぞれの前記第１のレジストマスクをドーピングマスクとして第１のドーピング処理を行って、
前記第１の島状半導体層中であって、前記後に第１のゲート電極となる第１の形状の導電層と重なっていない部分に、
前記第２の島状半導体層中であって、前記第２のゲート電極と重なっていない部分に、
並びに前記第３の島状半導体層中であって、前記第３のゲート電極と重なっていない部分に、低濃度のｎ型不純物を添加し、
前記第１の島状半導体層および前記第２の島状半導体層を覆う第２のレジストマスクを形成し、
前記第２のレジストマスク、前記第３のゲート電極および前記第３のゲート電極上の第１のレジストマスクをドーピングマスクとして、第２のドーピング処理によりｐ型不純物を添加して、
前記第３の島状半導体層中に、前記第３のソース領域および前記第３のドレイン領域を形成し、
前記第１のレジストマスクおよび前記第２のレジストマスクを除去し、
第３のレジストマスクを、前記後に第１のゲート電極となる第１の形状の導電層上面に形成するとともに前記第２のゲート電極の上面および側面を覆い、前記第３の島状半導体層を覆うように形成し、
第２のプラズマエッチング処理を行って、後に前記第１のゲート電極となる第１の形状の導電層中の前記第２の導電膜をエッチングして細くすることにより、該エッチングされた第２の導電膜および該第２の導電膜の端部から突出した突出部を有する第１の導電膜からなる前記第１のゲート電極を形成し、
第２のドーピング処理により高濃度のｎ型不純物を添加して、
前記第１の島状半導体層中に、前記第１のゲート電極の前記突出部と重なる前記第１のＬＤＤ領域、前記第１のソース領域および前記第１のドレイン領域を形成し、
前記第２の島状半導体層中に、前記４つの第２のＬＤＤ領域、前記３つの第２のソース領域および第２のドレイン領域を形成することを特徴とする半導体装置の作製方法。 - 画素ＴＦＴを有する画素部と、該画素部の周辺に設けられた、ｐチャネル型ＴＦＴおよび第１のｎチャネル型ＴＦＴとを有する駆動回路と、を同一の基板上に有し、
前記第１のｎチャネル型ＴＦＴは、第１の島状半導体層、第１のゲート電極、ゲート絶縁膜を有し、
前記第１の島状半導体層は、第１のチャネル形成領域と、該第１のチャネル形成領域に接して２つの第１のＬＤＤ領域と、該２つの第１のＬＤＤ領域に接して第１のソース領域または第１のドレイン領域を有し、
前記２つの第１のＬＤＤ領域は前記第１のゲート電極と一部重なっており、前記第１のソース領域および前記第１のドレイン領域は前記第１のゲート電極と重なっておらず、
前記画素ＴＦＴは、マルチゲート構造の第２のｎチャネル型ＴＦＴであって、第２の島状半導体層、２つの第２のゲート電極、ゲート絶縁膜を有し、
前記第２の島状半導体層は、２つの第２のチャネル形成領域、該２つの第２のチャネル形成領域のそれぞれに接して形成された４つの第２のＬＤＤ領域と、該４つの第２のＬＤＤ領域のそれぞれに接して形成された３つの第２のソース領域または第２のドレイン領域を有し、
前記２つの第２のチャネル形成領域の間に接して、４つのうち２つの前記第２のＬＤＤ領域が形成され、該２つの第２のＬＤＤ領域の間に接して、３つのうち１つの前記第２のソース領域または前記第２のドレイン領域が形成され、
前記４つの第２のＬＤＤ領域並びに前記３つの第２のソース領域または第２のドレイン領域は前記第２のゲート電極と重なっておらず、
前記ｐチャネル型ＴＦＴは第３の島状半導体層、第３のゲート電極、ゲート絶縁膜を有し、
前記第３の島状半導体層は、第３のチャネル形成領域と、該第３のチャネル形成領域に接して第３のソース領域または第３のドレイン領域を有し、
前記第３のソース領域および前記第３のドレイン領域は前記第３のゲート電極と重なっておらず、
前記第２のＬＤＤ領域に含まれるｎ型不純物濃度は、前記第１のＬＤＤ領域に含まれるｎ型不純物濃度よりも高い半導体装置の作製方法であって、
前記基板上に下地絶縁膜を形成し、
前記下地絶縁膜上に非晶質シリコン膜を形成し、
前記非晶質シリコン膜を結晶化して結晶性シリコン膜を形成し、
前記結晶性シリコン膜をエッチングして前記第１〜第３の島状半導体層を形成し、
前記第１〜第３の島状半導体層上に前記ゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、第１の導電膜および該第１の導電膜上に第２の導電膜を積層形成し、
前記第２の導電膜上に第１のレジストマスクを形成し、
第１のプラズマエッチング処理を行って前記第１の導電膜および前記第２の導電膜をエッチングすることにより、
前記第１の島状半導体層上に、後に前記第１のゲート電極となる、端部がテーパー形状である第１の形状の導電層を形成し、
前記第２の島状半導体層上に、端部がテーパー形状である前記第２のゲート電極を形成し、
並びに前記第３の島状半導体層上に、端部がテーパー形状である前記第３のゲート電極を形成し、
前記後に第１のゲート電極となる第１の形状の導電層、前記第２のゲート電極、前記第３のゲート電極およびそれぞれの前記第１のレジストマスクをドーピングマスクとして第１のドーピング処理を行って、
前記第１の島状半導体層中であって、前記後に第１のゲート電極となる第１の形状の導電層と重なっていない部分に、
前記第２の島状半導体層中であって、前記第２のゲート電極と重なっていない部分に、
並びに前記第３の島状半導体層中であって、前記第３のゲート電極と重なっていない部分に、低濃度のｎ型不純物を添加し、
第２のレジストマスクを、前記第２のゲート電極の上面および側面を覆い、前記第３の島状半導体層を覆うように形成し、
第２のプラズマエッチング処理を行って、後に前記第１のゲート電極となる第１の形状の導電層中の前記第２の導電膜をエッチングして細くすることにより、該エッチングされた第２の導電膜および該第２の導電膜の端部から突出した突出部を有する第１の導電膜からなる前記第１のゲート電極を形成し、
第２のドーピング処理により高濃度のｎ型不純物を添加して、
前記第１の島状半導体層中に、前記第１のゲート電極の前記突出部と重なる前記第１のＬＤＤ領域、前記第１のソース領域および前記第１のドレイン領域を形成し、
前記第２の島状半導体層中に、前記４つの第２のＬＤＤ領域、前記３つの第２のソース領域および第２のドレイン領域を形成し、
前記第１のレジストマスクおよび前記第２のレジストマスクを除去し、
前記第１の島状半導体層および前記第２の島状半導体層を覆う第３のレジストマスクを形成し、
第３のドーピング処理によりｐ型不純物を添加して、
前記第３の島状半導体層中に、前記第３のソース領域および前記第３のドレイン領域を形成することを特徴とする半導体装置の作製方法。 - 画素ＴＦＴを有する画素部と、該画素部の周辺に設けられた、ｐチャネル型ＴＦＴおよび第１のｎチャネル型ＴＦＴとを有する駆動回路と、を同一の基板上に有し、
前記第１のｎチャネル型ＴＦＴは、第１の島状半導体層、第１のゲート電極、ゲート絶縁膜を有し、
前記第１の島状半導体層は、第１のチャネル形成領域と、該第１のチャネル形成領域に接して２つの第１のＬＤＤ領域と、該２つの第１のＬＤＤ領域に接して第１のソース領域または第１のドレイン領域を有し、
前記２つの第１のＬＤＤ領域は前記第１のゲート電極と一部重なっており、前記第１のソース領域および前記第１のドレイン領域は前記第１のゲート電極と重なっておらず、
前記画素ＴＦＴは、マルチゲート構造の第２のｎチャネル型ＴＦＴであって、第２の島状半導体層、２つの第２のゲート電極、ゲート絶縁膜を有し、
前記第２の島状半導体層は、２つの第２のチャネル形成領域、該２つの第２のチャネル形成領域のそれぞれに接して形成された４つの第２のＬＤＤ領域と、該４つの第２のＬＤＤ領域のそれぞれに接して形成された３つの第２のソース領域または第２のドレイン領域を有し、
前記２つの第２のチャネル形成領域の間に接して、４つのうち２つの前記第２のＬＤＤ領域が形成され、該２つの第２のＬＤＤ領域の間に接して、３つのうち１つの前記第２のソース領域または前記第２のドレイン領域が形成され、
前記４つの第２のＬＤＤ領域並びに前記３つの第２のソース領域または第２のドレイン領域は前記第２のゲート電極と重なっておらず、
前記ｐチャネル型ＴＦＴは第３の島状半導体層、第３のゲート電極、ゲート絶縁膜を有し、
前記第３の島状半導体層は、第３のチャネル形成領域と、該第３のチャネル形成領域に接して第３のソース領域または第３のドレイン領域を有し、
前記第３のソース領域および前記第３のドレイン領域は前記第３のゲート電極と重なっておらず、
前記第２のＬＤＤ領域に含まれるｎ型不純物濃度は、前記第１のＬＤＤ領域に含まれるｎ型不純物濃度よりも高い半導体装置の作製方法であって、
前記基板上に下地絶縁膜を形成し、
前記下地絶縁膜上に非晶質シリコン膜を形成し、
前記非晶質シリコン膜を結晶化して結晶性シリコン膜を形成し、
前記結晶性シリコン膜をエッチングして前記第１〜第３の島状半導体層を形成し、
前記第１〜第３の島状半導体層上に前記ゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、第１の導電膜および該第１の導電膜上に第２の導電膜を積層形成し、
前記第２の導電膜上に第１のレジストマスクを形成し、
第１のプラズマエッチング処理を行って前記第１の導電膜および前記第２の導電膜をエッチングすることにより、
前記第１の島状半導体層上に、後に前記第１のゲート電極となる、端部がテーパー形状である第１の形状の導電層を形成し、
前記第２の島状半導体層上に、端部がテーパー形状である前記第２のゲート電極を形成し、
並びに前記第３の島状半導体層上に、端部がテーパー形状である前記第３のゲート電極を形成し、
前記第１の島状半導体層および前記第２の島状半導体層を覆う第２のレジストマスクを形成し、
前記第２のレジストマスク、前記第３のゲート電極および前記第３のゲート電極上の前記第１のレジストマスクをドーピングマスクとして第１のドーピング処理を行って、ｐ型不純物を添加して、
前記第３の島状半導体層中に、前記第３のソース領域および前記第３のドレイン領域を形成し、
前記第１のレジストマスクおよび前記第２のレジストマスクを除去し、
前記後に前記第１のゲート電極となる第１の形状の導電層、前記第２のゲート電極および前記第３のゲート電極をドーピングマスクとして第２のドーピング処理を行って、
前記第１の島状半導体層中であって、前記後に第１のゲート電極となる第１の形状の導電層と重なっていない部分に、
前記第２の島状半導体層中であって、前記第２のゲート電極と重なっていない部分に、
並びに前記第３の島状半導体層中であって、前記第３のゲート電極と重なっていない部分に、低濃度のｎ型不純物を添加し、
第３のレジストマスクを、前記後に第１のゲート電極となる第１の形状の導電層上面に形成するとともに前記第２のゲート電極の上面および側面を覆い、前記第３のゲート電極および前記第３の島状半導体層を覆うように形成し、
第２のプラズマエッチング処理を行って、後に前記第１のゲート電極となる第１の形状の導電層中の前記第２の導電膜をエッチングして細くすることにより、該エッチングされた第２の導電膜および該第２の導電膜の端部から突出した突出部を有する第１の導電膜からなる前記第１のゲート電極を形成し、
第３のドーピング処理により高濃度のｎ型不純物を添加して、
前記第１の島状半導体層中に、前記第１のゲート電極の前記突出部と重なる前記第１のＬＤＤ領域、前記第１のソース領域および前記第１のドレイン領域を形成し、
前記第２の島状半導体層中に、前記４つの第２のＬＤＤ領域、前記３つの第２のソース領域および第２のドレイン領域を形成することを特徴とする半導体装置の作製方法。 - 画素ＴＦＴを有する画素部と、該画素部の周辺に設けられた、ｐチャネル型ＴＦＴおよび第１のｎチャネル型ＴＦＴとを有する駆動回路と、を同一の基板上に有し、
前記第１のｎチャネル型ＴＦＴは、第１の島状半導体層、第１のゲート電極、ゲート絶縁膜を有し、
前記第１の島状半導体層は、第１のチャネル形成領域と、該第１のチャネル形成領域に接して２つの第１のＬＤＤ領域と、該２つの第１のＬＤＤ領域に接して第１のソース領域または第１のドレイン領域を有し、
前記２つの第１のＬＤＤ領域は前記第１のゲート電極と一部重なっており、前記第１のソース領域および前記第１のドレイン領域は前記第１のゲート電極と重なっておらず、
前記画素ＴＦＴは、マルチゲート構造の第２のｎチャネル型ＴＦＴであって、第２の島状半導体層、２つの第２のゲート電極、ゲート絶縁膜を有し、
前記第２の島状半導体層は、２つの第２のチャネル形成領域、該２つの第２のチャネル形成領域のそれぞれに接して形成された４つの第２のＬＤＤ領域と、該４つの第２のＬＤＤ領域のそれぞれに接して形成された３つの第２のソース領域または第２のドレイン領域を有し、
前記２つの第２のチャネル形成領域の間に接して、４つのうち２つの前記第２のＬＤＤ領域が形成され、該２つの第２のＬＤＤ領域の間に接して、３つのうち１つの前記第２のソース領域または前記第２のドレイン領域が形成され、
前記４つの第２のＬＤＤ領域並びに前記３つの第２のソース領域または第２のドレイン領域は前記第２のゲート電極と重なっておらず、
前記ｐチャネル型ＴＦＴは第３の島状半導体層、第３のゲート電極、ゲート絶縁膜を有し、
前記第３の島状半導体層は、第３のチャネル形成領域と、該第３のチャネル形成領域に接して第３のソース領域または第３のドレイン領域を有し、
前記第３のソース領域および前記第３のドレイン領域は前記第３のゲート電極と重なっておらず、
前記第２のＬＤＤ領域に含まれるｎ型不純物濃度は、前記第１のＬＤＤ領域に含まれるｎ型不純物濃度よりも高い半導体装置の作製方法であって、
前記基板上に下地絶縁膜を形成し、
前記下地絶縁膜上に非晶質シリコン膜を形成し、
前記非晶質シリコン膜を結晶化して結晶性シリコン膜を形成し、
前記結晶性シリコン膜をエッチングして前記第１〜第３の島状半導体層を形成し、
前記第１〜第３の島状半導体層上に前記ゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、第１の導電膜および該第１の導電膜上に第２の導電膜を積層形成し、
前記第２の導電膜上に第１のレジストマスクを形成し、
第１のプラズマエッチング処理を行って前記第１の導電膜および前記第２の導電膜をエッチングすることにより、
前記第１の島状半導体層上に、後に前記第１のゲート電極となる、端部がテーパー形状である第１の形状の導電層を形成し、
前記第２の島状半導体層上に、端部がテーパー形状である前記第２のゲート電極を形成し、
並びに前記第３の島状半導体層上に、端部がテーパー形状である前記第３のゲート電極を形成し、
前記第１の島状半導体層および前記第２の島状半導体層を覆う第２のレジストマスクを形成し、
前記第２のレジストマスク、前記第３のゲート電極および前記第３のゲート電極上の前記第１のレジストマスクをドーピングマスクとして第１のドーピング処理を行って、ｐ型不純物を添加して、
前記第３の島状半導体層中に、前記第３のソース領域および前記第３のドレイン領域を形成し、
前記第１のレジストマスクを除去し、
第２のレジストマスクを、前記後に第１のゲート電極となる第１の形状の導電層上面に形成するとともに前記第２のゲート電極の上面および側面を覆い、前記第３のゲート電極および前記第３の島状半導体層を覆うように形成し、
第２のプラズマエッチング処理を行って、後に前記第１のゲート電極となる第１の形状の導電層中の前記第２の導電膜をエッチングして細くすることにより、該エッチングされた第２の導電膜および該第２の導電膜の端部から突出した突出部を有する第１の導電膜からなる前記第１のゲート電極を形成し、
第２のドーピング処理を行って、
前記第１の島状半導体層中であって、前記第１のゲート電極と重なっていない部分に、
前記第２の島状半導体層中であって、前記第２のレジストマスクに覆われていない部分に、高濃度のｎ型不純物を添加し、
前記第２のレジストマスクを除去し、
第３のドーピング処理を行って、低濃度のｎ型不純物を添加し、
前記第１の島状半導体層中に、前記第１のゲート電極の前記突出部と重なる前記第１のＬＤＤ領域、前記第１のソース領域および前記第１のドレイン領域を形成し、
前記第２の島状半導体層中に、前記４つの第２のＬＤＤ領域、前記３つの第２のソース領域および第２のドレイン領域を形成することを特徴とする半導体装置の作製方法。 - 画素ＴＦＴを有する画素部と、該画素部の周辺に設けられた、ｐチャネル型ＴＦＴおよび第１のｎチャネル型ＴＦＴとを有する駆動回路と、を同一の基板上に有し、
前記第１のｎチャネル型ＴＦＴは、第１の島状半導体層、第１のゲート電極、ゲート絶縁膜を有し、
前記第１の島状半導体層は、第１のチャネル形成領域と、該第１のチャネル形成領域に接して２つの第１のＬＤＤ領域と、該２つの第１のＬＤＤ領域に接して第１のソース領域または第１のドレイン領域を有し、
前記２つの第１のＬＤＤ領域は前記第１のゲート電極と一部重なっており、前記第１のソース領域および前記第１のドレイン領域は前記第１のゲート電極と重なっておらず、
前記画素ＴＦＴは、マルチゲート構造の第２のｎチャネル型ＴＦＴであって、第２の島状半導体層、２つの第２のゲート電極、ゲート絶縁膜を有し、
前記第２の島状半導体層は、２つの第２のチャネル形成領域、該２つの第２のチャネル形成領域のそれぞれに接して形成された４つの第２のＬＤＤ領域と、該４つの第２のＬＤＤ領域のそれぞれに接して形成された３つの第２のソース領域または第２のドレイン領域を有し、
前記２つの第２のチャネル形成領域の間に接して、４つのうち２つの前記第２のＬＤＤ領域が形成され、該２つの第２のＬＤＤ領域の間に接して、３つのうち１つの前記第２のソース領域または前記第２のドレイン領域が形成され、
前記４つの第２のＬＤＤ領域並びに前記３つの第２のソース領域または第２のドレイン領域は前記第２のゲート電極と重なっておらず、
前記ｐチャネル型ＴＦＴは第３の島状半導体層、第３のゲート電極、ゲート絶縁膜を有し、
前記第３の島状半導体層は、第３のチャネル形成領域と、該第３のチャネル形成領域に接して第３のソース領域または第３のドレイン領域を有し、
前記第３のソース領域および前記第３のドレイン領域は前記第３のゲート電極と重なっておらず、
前記第２のＬＤＤ領域に含まれるｎ型不純物濃度は、前記第１のＬＤＤ領域に含まれるｎ型不純物濃度よりも高い半導体装置の作製方法であって、
前記基板上に下地絶縁膜を形成し、
前記下地絶縁膜上に非晶質シリコン膜を形成し、
前記非晶質シリコン膜を結晶化して結晶性シリコン膜を形成し、
前記結晶性シリコン膜をエッチングして前記第１〜第３の島状半導体層を形成し、
前記第１〜第３の島状半導体層上に前記ゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、第１の導電膜および該第１の導電膜上に第２の導電膜を積層形成し、
前記第２の導電膜上に第１のレジストマスクを形成し、
第１のプラズマエッチング処理を行って前記第１の導電膜および前記第２の導電膜をエッチングすることにより、
前記第１の島状半導体層上に、後に前記第１のゲート電極となる、端部がテーパー形状である第１の形状の導電層を形成し、
前記第２の島状半導体層上に、端部がテーパー形状である前記第２のゲート電極を形成し、
並びに前記第３の島状半導体層上に、端部がテーパー形状である前記第３のゲート電極を形成し、
前記第２のゲート電極の上面および側面を覆い、前記第３の島状半導体層を覆う第２のレジストマスクを形成し、
前記後に第１のゲート電極となる第１の形状の導電層、前記後に第１のゲート電極となる第１の形状の導電層上の第１のレジストマスクおよび第２のレジストマスクをドーピングマスクとして、第１のドーピング処理を行って
前記第１の島状半導体層中であって、前記第１のゲート電極と重なっていない部分に、
前記第２の島状半導体層中であって、前記第２のレジストマスクに覆われていない部分に、高濃度のｎ型不純物を添加し、
前記第１のレジストマスクおよび前記第２のレジストマスクを残したまま、第２のプラズマエッチング処理を行って、後に前記第１のゲート電極となる第１の形状の導電層中の前記第２の導電膜をエッチングして細くすることにより、該エッチングされた第２の導電膜および該第２の導電膜の端部から突出した突出部を有する第１の導電膜からなる前記第１のゲート電極を形成し、
前記第１のレジストマスクおよび前記第２のレジストマスクを除去し、
前記第１の島状半導体層および前記第２の島状半導体層を覆う第３のレジストマスクを形成し、
前記第３のレジストマスク、前記第３のゲート電極および前記第３のゲート電極上の前記第１のレジストマスクをドーピングマスクとして第２のドーピング処理を行って、ｐ型不純物を添加して、
前記第３の島状半導体層中に、前記第３のソース領域および前記第３のドレイン領域を形成し、
前記第３のレジストマスクを除去し、
第３のドーピング処理を行って、低濃度のｎ型不純物を添加し、
前記第１の島状半導体層中に、前記第１のゲート電極の前記突出部と重なる前記第１のＬＤＤ領域、前記第１のソース領域および前記第１のドレイン領域を形成し、
前記第２の島状半導体層中に、前記４つの第２のＬＤＤ領域、前記３つの第２のソース領域および第２のドレイン領域を形成することを特徴とする半導体装置の作製方法。
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