JP4056765B2 - 半導体装置の作製方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、基板上に形成された結晶構造を有する半導体膜を用いた薄膜トランジスタ（Thin Film Transistor、以下ＴＦＴと記す）を用いた半導体装置及びその作製方法に関する。
【０００２】
【従来の技術】
テレビ受像器、パーソナルコンピュータ、携帯電話など半導体素子を内蔵した様々な半導体装置において、文字や画像を表示するためのディスプレイは情報を人間が認識する手段として必要不可欠なものとなっている。従来から用いられている代表的なディスプレイとしてＣＲＴが知られているが、最近では電子装置の軽量化及び小型化を図るために液晶表示装置に代表される平板型のディスプレイ（フラットパネルディスプレイ）の占める割合が飛躍的に増加している。
【０００３】
フラットパネルディスプレイの一つの形態として、画素又はドット毎にＴＦＴを設け、データ信号を順次書き込むことにより映像表示を行うアクティブマトリクス駆動方式が知られている。ＴＦＴはアクティブマトリクス駆動方式を実現する上で必須の素子となっている。
【０００４】
ＴＦＴは非晶質シリコンを用いて作製されるものがほとんどであったが、そのＴＦＴは高速動作が不可能なので、ドット毎に設けるスイッチング素子としてのみ使用されていた。データ線に映像信号を出力するデータ線側駆動回路や、走査線に走査信号を出力する走査線側駆動回路はＴＡＢ(Tape Automated Bonding)やＣＯＧ(Chip on Glass)により実装する外付けのＩＣ（ドライバＩＣ）で賄っていた。
【０００５】
しかしながら、画素密度が増加すると画素ピッチが狭くなるので、ドライバＩＣを実装する方式には限界があると考えられている。例えば、ＵＸＧＡ（画素数１２００×１６００個）を想定した場合、ＲＧＢカラー方式では単純に見積もっても６０００個の接続端子が必要になる。接続端子数の増加は接点不良の発生確率を増加させる原因となる。又、画素部の周辺部分の領域（額縁領域）が増大し、これをディスプレイとする半導体装置の小型化や外観のデザインを損なう要因となる。このような背景から、駆動回路一体型の表示装置の必要性が明瞭になっている。画素部と走査線側及びデータ線側駆動回路を同一の基板に一体形成することで接続端子の数は激減し、又額縁領域の面積も縮小させることができる。
【０００６】
しかし、その駆動回路は高い駆動能力（オン電流、Ｉon）及びホットキャリア効果による劣化を防ぎ信頼性を向上させることが求められる一方、画素部は低いオフ電流（Ｉoff）が求められている。オフ電流値を低減するためのＴＦＴ構造として、低濃度ドレイン（ＬＤＤ：Lightly Doped drain）構造が知られている。この構造は、チャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域或いはドレイン領域との間に、低濃度に不純物元素を添加したＬＤＤ領域を設けたものである。又、ホットキャリアによるオン電流値の劣化を防ぐのに有効な構造として、ＬＤＤ領域の一部分がゲート電極と重なるＬＤＤ構造（以下、Gate-drain Overlapped LDDを省略してＧＯＬＤと呼ぶ）が知られている。
【０００７】
【発明が解決しようとする課題】
ＴＦＴは半導体膜や絶縁膜、或いは導電膜を、フォトマスクを用いて所定の形状にエッチング加工しながら積層することにより作製する。しかし、画素部や各駆動回路の要求に合わせてＴＦＴの構造を最適化するために単純にフォトマスクの数を増やすと、製造工程が複雑となり工程数が必然的に増加してしまう。
【０００８】
本発明はこのような問題点を解決することを目的とし、画素部や駆動回路の駆動条件に最適なＴＦＴの構造を、少ないフォトマスクの数で実現する技術を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明は、チャネル長方向の長さが異なり、ゲート絶縁膜と接する第１層目の方が長い二層構造のゲート電極を適用し、駆動回路部のｎチャネル型ＴＦＴはこの二層構造のゲート電極を用いてソース及びドレイン領域とＬＤＤ領域とを自己整合的に形成し、画素部のｎチャネル型ＴＦＴにおいては、フォトマスクを使ってソース及びドレイン領域とＬＤＤ領域とを非自己整合的に形成する。又、駆動回路部のｎチャネル型ＴＦＴのＬＤＤ領域はゲート電極と重なる位置に設けられ、画素部のｎチャネル型ＴＦＴにおいてはゲート電極の外側（ゲート電極と重ならない）にＬＤＤ領域が設けられた構造とする。このゲート電極と配置関係が異なる２種類のＬＤＤ領域とソース及びドレイン領域とは２回のドーピング処理で形成する。
【００１０】
上記の如く、本発明の半導体装置の作製方法は、第１絶縁膜上に、互いに分離された第１半導体膜乃至第３半導体膜を形成し、第１半導体膜乃至第３半導体膜上にそれぞれ第１形状の第１電極乃至第３電極を第２絶縁膜を介して形成し、第１形状の第１電極乃至第３電極をマスクとして、第１ドーピング処理により第１半導体膜乃至第３半導体膜に第１濃度の一導電型不純物領域を形成し、第１形状の第１電極乃至第３電極から第２形状の第１電極乃至第３電極を形成し、第２ドーピング処理により第２半導体膜に第２形状の第２電極と重なる第２濃度の一導電型不純物領域を形成し、さらに、第１半導体膜及び第２半導体膜に第３濃度の一導電型不純物領域を形し、第３ドーピング処理により、第３半導体膜に一導電型とは反対の導電型の第４不純物領域及び第５不純物領域を形成する工程を有することを特徴としている。即ち、ＴＦＴのゲート電極を形成するためのエッチング処理とドーピング処理とを組み合わせて、自己整合的にＬＤＤやソース又はドレイン領域を形成することを特徴としている。
【００１１】
又、他の構成として、第１絶縁膜上に、互いに分離された第１半導体膜乃至第３半導体膜を形成し、第１半導体膜上に、第１形状の第１電極を第２絶縁膜を介して形成し、第１半導体膜に、第１形状の第１電極をマスクとして第１濃度の一導電型不純物領域を形成し、第２半導体膜及び第３半導体膜上に、第１形状の第２電極及び第３電極を、第２絶縁膜を介して形成し、第１形状の第２電極及び第３電極をエッチングして、第２形状の第２電極及び第３電極を形成し、第２ドーピング処理により、第２半導体膜に第２形状の第２電極と重なる第２濃度の一導電型不純物領域を形成し、さらに、第１半導体膜及び第２半導体膜に第３濃度の一導電型不純物領域を形し、第３ドーピング処理により、第３半導体膜に一導電型とは反対の導電型の第４不純物領域及び第５不純物領域を形成する工程を有することを特徴としている。
【００１２】
このような作製方法により、駆動回路に形成するｎチャネル型ＴＦＴはゲート電極と重なるＬＤＤを自己整合的に形成する。このＬＤＤはゲート電極の膜厚差（段差）を利用してドーピングすることにより、ソース又はドレイン領域と同時に、同一のドーピング工程で行うことができる。一方、画素部に形成するｎチャネル型ＴＦＴはゲート電極と重ならないＬＤＤをマスクにより形成する。
【００１３】
尚、本発明でいう半導体装置は、半導体特性を利用して機能する装置全般を指し、ＴＦＴを内蔵した液晶表示装置に代表される表示装置、半導体集積回路（マイクロプロセッサ、信号処理回路又は高周波回路等）を範疇に含んでいる。
【００１４】
【発明の実施の形態】
[実施の形態１]
本発明の実施の形態を図１〜図６を用いて説明する。ここでは、同一基板上に画素部と、画素部の近くに設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について詳細に説明する。
【００１５】
図１（Ａ）において、基板１０１はガラス基板、石英基板、セラミック基板などを用いることができる。又、シリコン基板、金属基板又はステンレス基板の表面に絶縁膜を形成したものを用いても良い。又、本実施の形態の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００１６】
まず、基板１０１上に第１絶縁膜１０２、１０３を形成する。ここでは２層構造で示しているが、勿論一層のみとしても良い。半導体膜１０４〜１０７は結晶構造を有する半導体で形成する。これは、第１絶縁膜上に形成した非晶質半導体膜を結晶化して得る。非晶質半導体膜は堆積した後、加熱処理やレーザー光の照射により結晶化させる。非晶質半導体膜の材料に限定はないが、好ましくはシリコン又はシリコンゲルマニウム（ＳｉxＧｅ1-x；０＜ｘ＜１、代表的には、ｘ＝０．００１〜０．０５）合金などで形成する。
【００１７】
非晶質半導体膜をレーザー光の照射により結晶化させるには、パルス発振型又は連続発振の気体レーザー又は固体レーザーが適用される。気体レーザーとしてはＫｒＦ、ＡｒＦ、ＸｅＣｌなどのエキシマレーザーが適用される。ＹＡＧ、ＹＶＯ4、ＹＬＦ、ＹＡｌＯ3などの結晶にＣｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍをドープした結晶を使ったレーザー発振装置が適用される。発振波長の基本波はドープする材料によっても異なるが、１μmから２μmの波長で発振する。非晶質半導体膜を結晶化させるためにはレーザー光を半導体膜で選択的に吸収させるために、可視域から紫外域の波長のレーザー光を適用し、基本波の第２高調波〜第４高調波を適用するのが好ましい。代表的には、非晶質半導体膜の結晶化に際して、Ｎｄ:ＹＶＯ4レーザー発振装置（基本波１０６４nm）の第２高調波（５３２nm）を用いる。その他に、アルゴンレーザー発振装置、クリプトンレーザー発振装置などの気体レーザー発振装置を適用することもできる。
【００１８】
結晶化法として、ニッケルなどの半導体の結晶化に対し触媒作用のある金属元素を添加して結晶化させても良い。例えば、ニッケルを含有する溶液を非晶質珪素膜上に保持させた後、脱水素化（５００℃、１時間）続けて熱結晶化（５５０℃、４時間）を行い、更に結晶性を向上させるためＹＡＧレーザー、ＹＶＯ4レーザー、ＹＬＦレーザーから選ばれた連続発振レーザー光の第２高調波を照射する。
【００１９】
次いで、半導体膜１０４〜１０７を覆う第２絶縁膜１０８を形成する。第２絶縁膜１０８は、プラズマＣＶＤ法やスパッタ法でシリコンを含む絶縁物で形成する。その厚さは４０〜１５０nmとする。半導体膜１０４〜１０７を覆って形成される第２絶縁膜は、本実施の形態において作製するＴＦＴのゲート絶縁膜として用いる。
【００２０】
第２絶縁膜１０８上にはゲート電極や配線を形成するために導電膜を形成する。本発明においてゲート電極は２層又はそれ以上の導電膜を積層して形成する。第２絶縁膜１０８上に形成する第１導電膜１０９はモリブデン、タングステンなどの高融点金属の窒化物で形成し、その上に形成する第２導電膜１１０は高融点金属又はアルミニウムや銅などの低抵抗金属、或いはポリシリコンなどで形成する。具体的には、第１導電膜としてＷ、Ｍｏ、Ｔａ、Ｔｉから選ばれ一種又は複数種の窒化物を選択し、第２導電膜としてＷ、Ｍｏ、Ｔａ、Ｔｉ、Ａｌ、Ｃｕから選ばれ一種又は複数種の合金、或いはｎ型多結晶シリコンを用いる。
【００２１】
次に、図１（Ｂ）に示すようにレジストマスク１１１〜１１５を形成し、第１導電膜及び第２導電膜に対する第１エッチング処理を行う。このエッチング処理により、端部にテーパーを有する第１形状の電極１１６〜１１８と第１形状の配線１１９〜１２１を形成する。テーパーは４５〜７５度で形成する。第１形状の電極１１６〜１１８及び第１形状の配線１１９〜１２１で覆われない第２絶縁膜１２２の表面は２０〜５０nm程度エッチングされ薄くなった領域が形成される。
【００２２】
第１ドーピング処理は、イオン注入法又は質量分離をしないでイオンを注入するイオンドープ法により行う。ドーピングは第１形状の電極１１６〜１１８をマスクとして用い、半導体膜１０４〜１０７に第１濃度の一導電型不純物領域１２３〜１２６を形成する。第１濃度は１×１０17〜１×１０19/cm3とする。
【００２３】
次に、レジストマスク１１１〜１１５を除去せずに図２（Ａ）に示すように第２エッチング処理を行う。このエッチング処理では、第２導電膜を異方性エッチングして第２形状の電極１２７〜１２９と第２形状の配線１３０、１３１を形成する。第２形状の電極１２７〜１２９及び第２形状の配線１３０、１３１で覆われない第２絶縁膜の表面は２０〜５０nm程度エッチングされ薄くなる。
【００２４】
その後、半導体膜１０４の全体を覆うマスク１３３、半導体膜１０６上の第２形状の電極１２９を覆うマスク１３４、半導体膜１０７を覆うマスク１３４を形成し、第２ドーピング処理を行う。第２ドーピング処理を行い、半導体膜１０５に第２濃度の一導電型不純物領域と、半導体膜１０５、１０６に第３濃度の一導電型不純物領域を形成する。
【００２５】
第２濃度の一導電型不純物領域１３５は、第２形状の電極１２８を構成する第１導電膜１２８ａと重なる位置に自己整合的に形成される。イオンドープ法で添加される不純物は、第１導電膜１２８ａを通過させて添加するため、半導体膜に達するイオンの数は減少し、必然的に第３濃度のｎ型不純物領域より低濃度となる。その濃度は１×１０16〜１×１０17/cm3となる。又、第３濃度の不純物領域１３６、１３７は１×１０20〜１×１０21/cm3の濃度でｎ型不純物が添加される。
【００２６】
次いで、図３（Ａ）で示すようにレジストマスク１３８を形成し第３ドーピング処理を行う。この第３ドーピング処理により、半導体膜１０４に第４濃度の一導電型とは反対の導電型の不純物領域１３９及び第５濃度の一導電型とは反対の導電型の不純物領域１４０を形成する。第４一導電型とは反対の導電型の不純物領域は第２形状の電極１２７と重なる領域に形成されるものであり、１×１０18〜１×１０19/cm3の濃度範囲で当該不純物元素が添加される。この不純物濃度はＬＤＤとして機能しうる不純物濃度となる。第５濃度は１４０には２×１０20〜３×１０21/cm3の濃度範囲で当該不純物元素が添加されるようにする。
【００２７】
以上までの工程でそれぞれの半導体膜に価電子制御を目的とした不純物を添加した領域が形成される。第２形状の電極１２７〜１２９はゲート電極となる。又、第２形状の配線１３０は画素部において保持容量を形成する一方の電極となる。さらに、第２形状の配線１３１は画素部においてデータ線を形成する。
【００２８】
次いで、プラズマＣＶＤ法又はスパッタ法を用い第３絶縁膜１４３を形成する。第３絶縁膜１４３は酸化窒化シリコン膜や酸化シリコン膜などで形成する。
【００２９】
その後、図３（Ｂ）に示すように、それぞれの半導体膜に添加された不純物元素を活性化処理する工程を行う。この活性化はファーネスアニール炉又は瞬間熱アニール（ＲＴＡ）法を用いて行う。加熱処理の温度は窒素雰囲気中で４００〜７００℃、代表的には４５０〜５００℃で行う。この他に、ＹＡＧレーザーの第２高調波（５３２nm）を用いたレーザーアニール法を適用することもできる。レーザー光の照射により活性化を行うには、ＹＡＧレーザーの第２高調波（５３２nm）を用いこの光を半導体膜に照射する。勿論、レーザー光に限らずランプ光源を用いるＲＴＡ法でも同様であり、基板の両面又は基板側からランプ光源の輻射により半導体膜を加熱する。
【００３０】
その後、図４に示すように、プラズマＣＶＤ法で窒化シリコンから成る第４絶縁膜１４４を５０〜１００nmの厚さに形成し、クリーンオーブンを用いて４１０℃の熱処理を行い、窒化シリコン膜から放出される水素で半導体膜の水素化を行う。
【００３１】
次いで、第４絶縁膜１４４上に有機絶縁物材料から成る第５絶縁膜１４５を形成する。有機絶縁物材料を用いる理由は第５絶縁膜の最表面を平坦化させるためである。そして、エッチング処理により第３乃至第５絶縁膜を貫通するコンタクトホールを形成する。このエッチング処理においては外部入力端子部の第３及び第５絶縁膜も除去する。そして、チタン膜とアルミニウム膜を積層して形成される配線１４６〜１４９、画素電極１５１、走査線１５２、接続電極１５０、外部入力端子に接続する配線１５３を形成する。
【００３２】
以上までの工程において、一導電型不純物領域をｎ型、一導電型とは反対の不純物領域をｐ型とすると、同一基板上にｐチャネル型ＴＦＴ２００、第１ｎチャネル型ＴＦＴ２０１を有する駆動回路２０５と、第２ｎチャネル型ＴＦＴ２０３と容量部２０４を有する画素部２０６を形成することができる。容量部２０４は半導体膜１０７、第２絶縁膜１２２で形成される絶縁膜、第１形状の容量配線１３０で形成されている。
【００３３】
駆動回路２０５のｐチャネル型ＴＦＴ２００にはチャネル形成領域１５４、ゲート電極を形成する第２電極１２７の外側に第５濃度のｐ型不純物領域１４０（ソース領域又はドレイン領域として機能する領域）と、第２電極１２７と重なる第４濃度のｐ型不純物領域（ＬＤＤ）を有している。
【００３４】
第１ｎチャネル型ＴＦＴ２０１はチャネル形成領域１５５、ゲート電極を形成する第２形状の電極１２８と重なる第２濃度のｎ型不純物領域１２４（ＬＤＤ）と、ソース領域又はドレイン領域として機能する第３濃度のｎ型不純物領域１３５を有している。ＬＤＤのチャネル長方向の長さは０．５〜２．５μm、好ましくは１．５μmで形成する。このようなＬＤＤの構成は、主にホットキャリア効果によるＴＦＴの劣化を防ぐことを目的としている。これらｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴによりシフトレジスタ回路、バッファ回路、レベルシフタ回路、ラッチ回路などを形成することができる。特に、駆動電圧が高いバッファ回路には、ホットキャリア効果による劣化を防ぐ目的から、第１ｎチャネル型ＴＦＴ２０１の構造が適している。
【００３５】
画素部２０６の第２ｎチャネル型ＴＦＴ２０３にはチャネル形成領域１５６、ゲート電極を形成する第２形状の電極１２９の外側に形成される第１濃度の一導電型不純物領域１２５と、ソース領域又はドレイン領域として機能する第３一導電型不純物領域１３６を有している。又、容量部２０４の一方の電極として機能する半導体膜１０７には一導電型とは反対の導電型の不純物領域１４１、１４２が形成されている。
【００３６】
画素部２０６において、１５１は画素電極であり、１５０はデータ線１３１と半導体膜１０６の第３濃度のｎ型不純物領域１３６とを接続する接続電極である。又、１５２はゲート配線であり、図中には示されていないが、ゲート電極として機能する第２形状の電極１２９と接続するものである。
【００３７】
以上のように、本発明はゲート電極と重なるＬＤＤを有する一導電型の不純物領域で形成される第１ｎチャネル型ＴＦＴと、ゲート電極と重ならない第２ｎチャネル型ＴＦＴを同一基板上に形成することを可能としている。これらのＴＦＴは駆動回路部と画素部というように動作条件のことなる回路に対応して適宣配置を決めることができる。一方、ｐチャネル型ＴＦＴはゲート電極と重なるＬＤＤをもって形成される。
【００３８】
本実施の形態で形成される駆動回路部２０５、画素部２０６を備えた基板を便宜上アクティブマトリクス基板と呼ぶ。このようなアクティブマトリクス基板を用いて、アクティブマトリクス駆動をする表示装置を形成することができる。本実施例では画素電極を光反射性の材料で形成したため、液晶表示装置に適用すれば反射型の表示装置を形成することができる。このような基板から液晶表示装置や有機発光素子で画素部を形成する発光装置を形成することができる。
【００３９】
[実施の形態２]
本発明の他の実施の形態を以下に図７乃至図１０を用いて説明する。ここでは、同一基板上に画素部と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について詳細に説明する。
【００４０】
図７（Ａ）において、基板３０１、第１絶縁膜３０２、３０３、半導体膜３０４〜３０７、第２絶縁膜３０８、第１導電膜３０９、第２導電膜３１０は実施の形態と同様なものとする。
【００４１】
図７（Ｂ）では、マスク３１１、３１２を形成する。マスク３１１は駆動回路部を覆うマスクであり、マスク３１２は画素部に形成するマスクである。この状態で第１エッチング処理を行い、第１導電膜及び第２導電膜をエッチングすることにより、第１形状の電極３１３、第１形状の配線３１４、３１５を形成する（これらは、第１導電膜３１３ａ〜３１５ａと第２導電膜３１３ｂ〜３１５ｂで成る）。次いで、第１ドーピング処理を行い、半導体膜３０６、３０７に一導電型の不純物を添加して、第１濃度の一導電型不純物領域３１６、３６０を形成する。
【００４２】
マスク３１１、３１２を除去した後、図８（Ａ）に示すように第１形状の電極３１３、第１形状の配線３１４、３１５を覆うマスク３１７を形成する。さらに、駆動回路部にマスク３１８〜３２０を形成し、第２エッチング処理により駆動回路部に第１形状の電極３２１〜３２３を形成する。
【００４３】
第１エッチング処理及び第２エッチング処理は、共に第１導電膜及び第２導電膜をエッチングし、端部に４５〜７５度のテーパー部を形成する。
【００４４】
第２エッチング処理に続いて、図８（Ｂ）に示すように第３エッチング処理を行う。第３エッチング処理は、第２導電膜を選択的にエッチングするものであり、第２形状の電極３２４〜３２６が形成される。第２形状の電極は、第１導電膜３２４ａ〜３２６ａによる突出部が形成された状態となる。
【００４５】
この第２形状の電極３２４、３２５を用い、第１導電膜３２４ａ、３２５ａと第２導電膜３２４ｂ、３２５ｂの膜厚差を利用して、第２ドーピング処理により半導体膜３０４、３０５に一導電型の不純物領域を形成する。第２濃度の一導電型不純物領域３３０、３３１は第２形状の電極と重なる位置に形成され、第３濃度の一導電型不純物領域３２７、３２８はその外側の領域に形成される。又、半導体膜３０６にも第３濃度の一導電型不純物領域３２９を形成する。
【００４６】
その後、図９（Ａ）に示すように、マスク３３２、３３３を形成し、第３ドーピング処理により一導電型とは反対の導電型の不純物を半導体膜３０４に添加して、第４濃度の一導電型とは反対の導電型の不純物領域３３５と、第５濃度の一導電型とは反対の導電型の不純物領域３３４を形成する。又、半導体膜３０７にも第５濃度の一導電型とは反対の導電型の不純物領域３３６を形成する。
【００４７】
以降、実施の形態１と同様に第３絶縁膜３３７を形成し、半導体膜に添加した不純物の活性化処理を行う。
【００４８】
その後、図１０に示すように、第４絶縁膜３３８を形成し、４１０℃の熱処理を行い半導体膜の水素化を行う。次いで、第４絶縁膜３３８上に有機絶縁物材料から成る第５絶縁膜３３９を形成する。有機絶縁物材料を用いる理由は第５絶縁膜の最表面を平坦化させるためである。そして、エッチング処理により第３〜第５絶縁膜を貫通するコンタクトホールを形成する。配線３４０〜３４３、画素電極３４５、ゲート線３４６、配線３４４、３４７を形成する。
【００４９】
以上までの工程において、一導電型不純物領域をｎ型、一導電型とは反対の不純物領域をｐ型とすると、同一基板上にｐチャネル型ＴＦＴ４００、第１ｎチャネル型ＴＦＴ４０１を有する駆動回路４０５と、第２ｎチャネル型ＴＦＴ４０３と容量部４０４を有する画素部４０６を形成することができる。容量部４０４は半導体膜３０７、第２絶縁膜３６１で形成される絶縁膜、第１形状の容量配線３１４で形成されている。
【００５０】
駆動回路４０５のｐチャネル型ＴＦＴ４００にはチャネル形成領域３４８、ゲート電極を形成する第２電極３２４と重なる位置に第４濃度の一導電型とは反対の導電型の不純物領域３３２、第２電極３２４の外側に第５濃度の一導電型とは反対の導電型の不純物領域３３３を有している。
【００５１】
第１ｎチャネル型ＴＦＴ４０１はチャネル形成領域３４９、ゲート電極を形成する第２形状の電極３２５と重なる第２濃度の一導電型不純物領域３３１（ＬＤＤ領域）と、ソース領域又はドレイン領域として機能する第３濃度の一導電型不純物領域３２８を有している。ＬＤＤのチャネル長方向の長さは０．５〜２．５μm、好ましくは１．５μmで形成する。このようなＬＤＤ領域の構成は、主にホットキャリア効果によるＴＦＴの劣化を防ぐことを目的としている。これらｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴによりシフトレジスタ回路、バッファ回路、レベルシフタ回路、ラッチ回路などを形成することができる。特に、駆動電圧が高いバッファ回路には、ホットキャリア効果による劣化を防ぐ目的から、第１ｎチャネル型ＴＦＴ４０１の構造が適している。
【００５２】
画素部４０６の第２ｎチャネル型ＴＦＴ４０３にはチャネル形成領域３５０、ゲート電極を形成する第１形状の電極３１３の外側に形成される第１濃度の一導電型不純物領域３１６と、ソース領域又はドレイン領域として機能する第３濃度の一導電型不純物領域３２９を有している。又、容量部４０４の一方の電極として機能する半導体膜３０７には第５濃度の一導電型とは反対の導電型の不純物領域３３６が形成されている。
【００５３】
以上のように、本実施の形態においては駆動回路部のゲート電極と画素部のゲート電極の構造を異ならせることにより、ＬＤＤの構造が異なるＴＦＴを形成している。ゲート電極と重なるＬＤＤは自己整合的に形成され、フォトマスクを用いず精度良く形成することができる。
【００５４】
【実施例】
[実施例１]
本発明の一実施例を、以下に図１乃至図６を用いて説明する。ここでは、同一基板上に画素部と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について詳細に説明する。
【００５５】
図１（Ａ）において、基板１０１はアルミノホウケイ酸ガラスを用いる。この基板１０１上に第１絶縁膜を形成する。本実施例では、ＳｉＨ4、ＮＨ3及びＮ2Ｏを反応ガスとして成膜される第１酸化窒化シリコン膜１０２を５０nm、ＳｉＨ4及びＮ2Ｏを反応ガスとして成膜される第２酸化窒化シリコン膜１０３を１００nmの厚さに積層形成する。
【００５６】
半導体膜１０４〜１０７は結晶構造を有する半導体で形成する。これは、第１絶縁膜上に非晶質半導体膜を形成した後、公知の結晶化法を用いて形成する。本実施例では、非晶質シリコン膜を５０nmの厚さに堆積した後、エキシマレーザー光を光学系で線状に集光し、それを照射することにより結晶化させる。当該レーザー光のパワー密度は３００mJ/cm2とし、太さ５００μmの線状レーザー光を９０〜９８％割合で重畳させながら非晶質シリコン膜の全面に渡って照射する。
【００５７】
又、他の手段として、連続発振型のＹＶＯ4レーザーを用い、波長変換素子により第２高調波に変換し、１０Ｗのエネルギービームを１〜１００cm/secの速度で走査して結晶化させても良い。
【００５８】
結晶化後、ＴＦＴのしきい値電圧を制御するために、アクセプタ型の不純物として硼素をイオンドープ法により半導体膜に添加する。添加する濃度は実施者は適宣決定すれば良い。
【００５９】
こうして形成された多結晶シリコン膜をエッチング処理により島状に分割して、半導体膜１０４〜１０７を形成する。その上に、第２絶縁膜１０８として、ＳｉＨ4、Ｎ2Ｏを用いプラズマＣＶＤ法により作製される酸化窒化シリコン膜を１１０nmの厚さに形成する。
【００６０】
さらに、第２絶縁膜１０８上に第１導電膜１０９として窒化タンタル膜をスパッタ法で３０nmの厚さに形成し、さらに第２導電膜１１０としてタングステンを３００nmの厚さに形成する。
【００６１】
この窒化タンタル膜の厚さはイオンドープ法でｎ型不純物として用いるリンのドーピング効率（又は、リンに対する窒化タンタル膜の阻止能力）を考慮して決めている。図３０は、ゲート絶縁膜厚を一定として、窒化タンタル膜の厚さを１５〜４５nmに変化させた時のリンの濃度分布を示している。ドーピングにおける加速電圧は９０keVである。半導体膜に注入されるリン濃度は、その上層にある被膜（ゲート絶縁膜や窒化タンタル膜）の厚さや材質により変化する。窒化タンタル膜の厚さをゲート絶縁膜の厚さに換算したプロファイルが図３１である。これより、リンの阻止能力から見た窒化タンタル膜の厚さをゲート絶縁膜の厚さで換算すると２．４〜２．６６倍となる。即ち、窒化タンタル膜の方が、薄くてもリンの阻止能力が高いことが分かる。
【００６２】
窒化タンタル膜の厚さは抵抗値と、このドーピング阻止能力とを考慮して決められるものであり、図３０と図３１を参照すれば１５nm〜３００nmが最も適した範囲であると考察することができる。
【００６３】
次に、図１（Ｂ）に示すように光感光性のレジスト材料を用い、マスク１１１〜１１５を形成する。そして、第１導電膜１０９及び第２導電膜１１０に対する第１エッチング処理を行う。エッチングにはＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用いる。エッチング用ガスに限定はないがＷ膜や窒化タンタル膜のエッチングにはＣＦ4とＣｌ2とＯ2とを用いる。それぞれのガス流量を２５：２５：１０とし、１Paの圧力でコイル型の電極に５００WのＲＦ（１３．５６MHz）電力を投入してエッチングを行う。この場合、基板側（試料ステージ）にも１５０WのＲＦ（１３．５６MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１エッチング条件により主にＷ膜を所定の形状にエッチングする。
【００６４】
この後、エッチング用ガスをＣＦ4とＣｌ2に変更し、それぞれのガス流量比を３０：３０とし、１Paの圧力でコイル型の電極に５００WのＲＦ（１３．５６MHz）電力を投入してプラズマを生成して約３０秒程度のエッチングを行う。基板側（試料ステージ）にも２０WのＲＦ（１３．５６MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2との混合ガスは窒化タンタル膜とＷ膜とを同程度の速度でエッチングする。こうして、端部にテーパーを有する第１形状の電極１１６〜１１８と第１形状の配線１１９〜１２１を形成する。テーパーは４５〜７５度で形成する。尚、第２絶縁膜上に残渣を残すことなくエッチングするためには１０〜２０％程度の割合でエッチング時間を増加させると良い。第１形状の電極１１６〜１１８及び第１形状の配線１１９〜１２１で覆われない第２絶縁膜１２２の表面は２０〜５０nm程度エッチングされ薄くなった領域が形成される。
【００６５】
第１ドーピング処理は、質量分離をしないでイオンを注入するイオンドープ法により行う。ドーピングは第１形状の電極１１６〜１１８をマスクとして用い、水素希釈のフォスフィン（ＰＨ3）ガス又は希ガスで希釈したフォスフィンガスを用い、半導体膜１０４〜１０７に第１濃度のｎ型不純物領域１２３〜１２６を形成する。このドーピングにより形成する第１濃度のｎ型不純物領域の燐濃度は１×１０17〜１×１０19/cm3となるようにする。
【００６６】
次に、マスク１１１〜１１４を除去せずに図２（Ａ）に示すように第２エッチング処理を行う。エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２０：２０：２０とし、１Paの圧力でコイル型の電極に５００WのＲＦ（１３．５６MHz）電力を投入してプラズマを生成してエッチングを行う。基板側（試料ステージ）には２０WのＲＦ（１３．５６MHz）電力を投入し、第１エッチング処理に比べ低い自己バイアス電圧を印加する。このエッチング条件により第２導電膜として用いたＷ膜をエッチングする。こうしてＷ膜を異方性エッチングして第２形状の電極１２７〜１２９と第２形状の配線１３０、１３１を形成する。第２形状の電極１２７〜１２９及び第２形状の配線１３０、１３１で覆われない第２絶縁膜の表面は２０〜５０nm程度エッチングされ薄くなる。
【００６７】
その後、半導体膜１０４の全体を覆うマスク１３３、半導体膜１０６上の第２形状の電極１２９を覆うマスク１３４、半導体膜１０７を覆うマスク１３４を形成し、第２ドーピング処理を行う。第２ドーピング処理を行い、半導体膜１０５に第２濃度のｎ型不純物領域と、半導体膜１０５、１０６に第３濃度のｎ型不純物領域を形成する。イオンドープ法の条件はフォスフィンを用い、ドーズ量を１．５×１０14/cm3とし、加速電圧を１００keVとして行う。
【００６８】
第２濃度のｎ型不純物領域１３５は、第２形状の電極１２８を構成する第１導電膜１２８ａと重なる位置に自己整合的に形成される。イオンドープ法で添加される不純物は、第１導電膜１２８ａを通過して添加されるため、第３濃度のｎ型不純物領域より遙かに低濃度になり、１×１０16〜１×１０17/cm3の濃度となる。又、第３濃度の不純物領域１３６、１３７は１×１０20〜１×１０21/cm3の濃度となるように燐を添加する。
【００６９】
次いで、図３（Ａ）で示すようにマスク１３８を形成し第３ドーピング処理を行う。ドーピングは水素希釈のジボラン（Ｂ2Ｈ6）ガス又は希ガスで希釈したジボランガスを用い、半導体膜１０４に第４濃度のｐ型不純物領域１３９及び第５濃度のｐ型不純物領域１４０を形成する。第４ｐ型不純物領域は第２形状の電極１２７と重なる領域に形成されるものであり、１×１０18〜１×１０20/cm3の濃度範囲で硼素を添加し、第５不純物領域１４０には２×１０20〜３×１０21/cm3の濃度範囲で硼素が添加されるようにする。又、第５濃度のｐ型不純物領域１４２及び第４濃度のｐ型不純物領域１４１は画素部において保持容量を形成する半導体膜１０７に形成される。
【００７０】
以上までの工程でそれぞれの半導体膜に燐又は硼素が添加された領域が形成される。第２形状の電極１２７〜１２９はゲート電極となる。又、第２形状の配線１３０は画素部において保持容量を形成する一方の電極となる。さらに、第２形状の配線１３１は画素部においてデータ線を形成する。
【００７１】
次いで、プラズマＣＶＤ法を用い、厚さを５０nmの第３絶縁膜１４３を酸化窒化シリコン膜で形成する。その後、図３（Ｂ）に示すように、それぞれの半導体膜に添加された不純物元素を活性化処理するために、ＹＡＧレーザーの第２高調波（５３２nm）を用いこのレーザー光を半導体膜に照射する。
【００７２】
その後、図４に示すように、プラズマＣＶＤ法で窒化シリコンから成る第４絶縁膜１４４を５０nmの厚さに形成し、クリーンオーブンを用いて４１０℃の熱処理を行い、窒化シリコン膜から放出される水素で半導体膜の水素化を行う。
【００７３】
次いで、第４絶縁膜１４４上に第５絶縁膜１４５をアクリルで形成する。そしてコンタクトホールを形成する。このエッチング処理においては外部入力端子部の第３及び第５絶縁膜も除去する。そして、チタン膜とアルミニウム膜を積層して形成される配線１４６〜１４９、画素電極１５１、走査線１５２、接続電極１５０、外部入力端子に接続する配線１５３を形成する。
【００７４】
以上のようにして、同一基板上にｐチャネル型ＴＦＴ２００、第１ｎチャネル型ＴＦＴ２０１を有する駆動回路２０５と、第２ｎチャネル型ＴＦＴ２０３と容量部２０４を有する画素部２０６を形成することができる。容量部２０４は半導体膜１０７、第２絶縁膜１２２で形成される絶縁膜、第１形状の容量配線１３０で形成されている。
【００７５】
駆動回路２０５のｐチャネル型ＴＦＴ２００にはチャネル形成領域１５４、ゲート電極を形成する第２電極１２７の外側に第５濃度のｐ型不純物領域１４０（ソース領域又はドレイン領域として機能する領域）と、第２電極１２７と重なる第４濃度のｐ型不純物領域を有している。
【００７６】
第１ｎチャネル型ＴＦＴ２０１はチャネル形成領域１５５、ゲート電極を形成する第２形状の電極１２８と重なる第２濃度のｎ型不純物領域１２４（ＬＤＤ）と、ソース領域又はドレイン領域として機能する第３濃度のｎ型不純物領域１３５を有している。ＬＤＤのチャネル長方向の長さは０．５〜２．５μm、好ましくは１．５μmで形成する。このようなＬＤＤ領域の構成は、主にホットキャリア効果によるＴＦＴの劣化を防ぐことを目的としている。これらｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴによりシフトレジスタ回路、バッファ回路、レベルシフタ回路、ラッチ回路などを形成することができる。特に、駆動電圧が高いバッファ回路には、ホットキャリア効果による劣化を防ぐ目的から、第１ｎチャネル型ＴＦＴ２０１の構造が適している。
【００７７】
画素部２０６の第２ｎチャネル型ＴＦＴ２０３にはチャネル形成領域１５６、ゲート電極を形成する第２形状の電極１２９の外側に形成される第１濃度のｎ型不純物領域１２５と、ソース領域又はドレイン領域として機能する第３濃度のｎ型不純物領域１３６を有している。又、容量部２０４の一方の電極として機能する半導体膜１０７にはｐ型不純物領域１４１、１４２が形成されている。
【００７８】
画素部２０６において、１５１は画素電極であり、１５０はデータ線１３１と半導体膜１０６の第３濃度のｎ型不純物領域１３６とを接続する接続電極である。又、１５２はゲート配線であり、図中には示されていないが、ゲート電極として機能する第２形状の電極１２９と接続するものである。
【００７９】
画素部２０６の上面図を図５に示す。図５ではほぼ一ドットの上面図を示し、付与する符号は図４と共通なものとしている。又、Ａ−Ａ'線の断面構造が図４に対応している。図５の画素構造において、ゲート配線とゲート電極とを異なる層上に形成することにより、ゲート配線と半導体膜を重畳させることが可能となり、ゲート配線に遮光膜としての機能が付加されている。又、画素電極間の隙間が遮光されるように、画素電極の端部をソース配線と重なるように配置され、遮光膜（ブラックマトリクス）の形成を省略できる構造としている。その結果、従来に比べ開口率を向上させることが可能となっている。
【００８０】
以上のように、本発明はゲート電極と重なるＬＤＤを有するｎチャネル型ＴＦＴと、オーバーラップしないｎチャネル型ＴＦＴを同一基板上に形成することを可能としている。これらのＴＦＴは駆動回路部と画素部というように動作条件のことなる回路に対応して適宣配置を決めることができる。この時、ｐチャネル型ＴＦＴはシングルドレイン構造を前提としている。
【００８１】
図６はアクティブマトリクス基板の回路構成の一例を示す回路ブロックである。ＴＦＴを組み込まれて形成される画素部６０１、データ信号線駆動回路６０２、走査信号線駆動回路６０６が形成されている。
【００８２】
データ信号線駆動回路６０２は、シフトレジスタ６０３、ラッチ６０４、６０５、その他バッファ回路などから構成される。シフトレジスタ６０３にはクロック信号、スタート信号が入力し、ラッチにはデジタルデータ信号やラッチ信号が入力する。又、走査信号線駆動回路６０６もシフトレジスタ、バッファ回路などから構成されている。画素部６０１の画素数は任意なものとするが、ＸＧＡならば１０２４×７６８個の画素が設けられる。
【００８３】
このようなアクティブマトリクス基板を用いて、アクティブマトリクス駆動をする表示装置を形成することができる。本実施例では画素電極を光反射性の材料で形成したため、液晶表示装置に適用すれば反射型の表示装置を形成することができる。このような基板から液晶表示装置や有機発光素子で画素部を形成する発光装置を形成することができる。こうして反射型の表示装置に対応したアクティブマトリクス基板を作製することができる。
【００８４】
[実施例２]
本発明の他の実施例を以下に図７〜図１０を用いて説明する。本実施例も同一基板上に画素部と画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について説明する。図７（Ａ）における基板３０１、第１絶縁膜３０２、３０３、半導体膜３０４〜３０７、第２絶縁膜３０８、第１導電膜３０９、第２導電膜３１０は実施例１と同様なものとする。
【００８５】
図７（Ｂ）では、マスク３１１、３１２を形成する。マスク３１１は駆動回路部を覆うマスクであり、マスク３１２は画素部に形成するマスクである。この状態で第１エッチング処理を行い、第１形状の電極３１３、第１形状の配線３１４、３１５を形成する（これらは、第１導電膜３１３ａ〜３１５ａと第２導電膜３１３ｂ〜３１５ｂで成る）。エッチング条件は実施例１における第１エッチングと同様にして行う。次いで、第１ドーピング処理を行い、半導体膜３０６、３０７にイオンドープ法で燐を不純物を添加して、第１濃度のｎ型不純物領域３１６、３６０を形成する。第１濃度のｎ型不純物領域の燐濃度は１×１０17〜１×１０19/cm3となるようにする。
【００８６】
マスク３１１、３１２を除去した後、図８（Ａ）に示すように第１形状の電極３１３、第１形状の配線３１４、３１５を覆うマスク３１７を形成する。さらに、駆動回路部にマスク３１８〜３２０を形成し、第２エッチング処理により駆動回路部に第１形状の電極３２１〜３２３を形成する。第２エッチング処理の条件は本実施例の第１エッチング処理と同じ条件で行う。
【００８７】
続いて、図８（Ｂ）に示すように第３エッチング処理を行う。第３エッチング処理は、第２導電膜として形成したＷ膜を選択的にエッチングするものである。その結果、第１導電膜３２４ａ〜３２６ａによる突出部が形成された第２形状の電極３２４〜３２６を形成することができる。このエッチング条件は実施例１の第２エッチング処理と同様な条件で行うことができる。
【００８８】
この第２形状の電極３２４、３２５を用い、第１導電膜３２４ａ、３２５ａと第２導電膜３２４ｂ、３２５ｂの膜厚差を利用して、第２ドーピング処理により燐を半導体膜３０４、３０５に添加してｎ型の不純物領域を形成する。水素で５％に希釈したＰＨ3を用い、ドーズ量を１．６×１０14/cm3とし、加速電圧を１００keVとして行うことにより、一回のドーピングで第２濃度のｎ型不純物領域３３０、３３１と第３濃度のｎ型不純物領域３２７、３２８を形成することができる。第２濃度のｎ型不純物領域３３０、３３１は第２形状の電極と重なる位置に形成され、第１導電膜の存在により添加される燐濃度は１×１０16〜１×１０17/cm3となる。第３濃度のｎ型不純物領域３２７、３２８はその外側の領域に形成され、添加する燐濃度は１×１０20〜１×１０21/cm3とする。又、半導体膜３０６にも第３濃度のｎ型不純物領域３２９を形成する。
【００８９】
その後、図９（Ａ）に示すように、マスク３３２、３３３を形成し、第３ドーピング処理により硼素を半導体膜３０４に添加して、第４濃度のｐ型不純物領域３３５と、第５濃度のｐ型不純物領域３３４を形成する。又、半導体膜３０７にも第５濃度のｐ型不純物領域３３６を形成する。
【００９０】
以降は実施例１と同様に行う。第３絶縁膜３３７を形成し、半導体膜に添加した不純物の活性化処理を行う。その後、図１０に示すように、第４絶縁膜３３８を形成し、４１０℃の熱処理を行い半導体膜の水素化を行う。次いで、第４絶縁膜３３８上に有機絶縁物材料から成る第５絶縁膜３３９を形成する。そして、エッチング処理によりコンタクトホールを形成する。配線３４０〜３４３、画素電極３４５、ゲート線３４６、配線３４４、３４７を形成する。
【００９１】
以上のようにして、同一基板上にｐチャネル型ＴＦＴ４００、第１ｎチャネル型ＴＦＴ４０１を有する駆動回路４０５と、第２ｎチャネル型ＴＦＴ４０３と容量部４０４を有する画素部４０６を形成することができる。容量部４０４は半導体膜３０７、第２絶縁膜３６１で形成される絶縁膜、第１形状の容量配線３１４で形成されている。
【００９２】
駆動回路４０５のｐチャネル型ＴＦＴ４００にはチャネル形成領域３４８、ゲート電極を形成する第２電極３２４と重なる位置に第４濃度の一導電型とは反対の導電型の不純物領域３３２、第２電極３２４の外側に第５濃度の一導電型とは反対の導電型の不純物領域３３３を有している。
【００９３】
第１ｎチャネル型ＴＦＴ４０１はチャネル形成領域３４９、ゲート電極を形成する第２形状の電極３２５と重なる第２濃度の一導電型不純物領域３３１（ＬＤＤ領域）と、ソース領域又はドレイン領域として機能する第３濃度の一導電型不純物領域３２８を有している。ＬＤＤのチャネル長方向の長さは０．５〜２．５μm、好ましくは１．５μmで形成する。このようなＬＤＤ領域の構成は、主にホットキャリア効果によるＴＦＴの劣化を防ぐことを目的としている。これらｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴによりシフトレジスタ回路、バッファ回路、レベルシフタ回路、ラッチ回路などを形成することができる。特に、駆動電圧が高いバッファ回路には、ホットキャリア効果による劣化を防ぐ目的から、第１ｎチャネル型ＴＦＴ４０１の構造が適している。
【００９４】
画素部４０６の第２ｎチャネル型ＴＦＴ４０３にはチャネル形成領域３５０、ゲート電極を形成する第１形状の電極３１３の外側に形成される第１濃度の一導電型不純物領域３１６と、ソース領域又はドレイン領域として機能する第３濃度の一導電型不純物領域３２９を有している。又、容量部４０４の一方の電極として機能する半導体膜３０７には第５濃度の一導電型とは反対の導電型の不純物領域３３６が形成されている。
【００９５】
以上のように、本実施例においては駆動回路部のゲート電極と画素部のゲート電極の構造を異ならせることにより、ＬＤＤの構造が異なるＴＦＴを形成している。ゲート電極と重なるＬＤＤは自己整合的に形成され、フォトマスクを用いず精度良く形成することができる。こうして反射型の表示装置に対応したアクティブマトリクス基板を作製することができる。
【００９６】
[実施例３]
本実施例では透過型の表示装置を形成するためのアクティブマトリクス基板の構成について図１１を用いて説明する。図１１では実施例２で形成されるアクティブマトリクス基板の画素部４０６の構成を示している。第２ｎチャネル型ＴＦＴ４０３や容量部４０４は実施例２と同様にして形成する。
【００９７】
図１１（Ａ）は第４絶縁膜３３８及び第５絶縁膜３３９を形成した後、コンタクトホールを形成し、透明電極３７０を第５絶縁膜３３９上に所定のパターンで形成した状態を示している。透明導電膜３７０は１００nmの厚さに形成する。酸化インジウム、酸化スズ、酸化亜鉛又はこれらの酸化物同士の化合物を透明導電膜として適用することができる。又、端子部上にも透明導電膜３７１を形成する。
【００９８】
次に、図１１（Ｂ）に示すように透明電極３７０に接続する電極３７３、３７４、ゲート線３７５、接続電極３７２を形成する。これらは１００nmのチタン膜と、３００nmのアルミニウム膜を積層して形成する。このような構成により透過型の表示装置に対応したアクティブマトリクス基板を形成する。尚、本実施例の構成は、実施例１のアクティブマトリクス基板に応用することができる。
【００９９】
[実施例４]
本実施例では、実施例３で作製したアクティブマトリクス基板から、アクティブマトリクス駆動の液晶表示装置を作製する工程を図１２を参照して説明する。
【０１００】
図１１（Ｂ）の状態のアクティブマトリクス基板を得た後、そのアクティブマトリクス基板上に配向膜３８３を形成しラビング処理を行う。なお、図示しないが、配向膜３８３を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサを所望の位置に形成しておいても良い。又、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【０１０１】
次いで、対向基板３８０上に対向電極３８１を形成し、その上に配向膜３８２を形成しラビング処理を施す。対向電極３８１はＩＴＯで形成する。そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール剤（図示せず）で貼り合わせる。シール剤にはフィラーが混入されていて、このフィラーとスペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料３８５を注入し、封止剤（図示せず）によって完全に封止する。液晶材料には公知の液晶材料を用いれば良い。
【０１０２】
このようにして図１２に示すアクティブマトリクス駆動の液晶表示装置が完成する。ここでは、実施例３で作製される透過型のアクティブマトリクス基板を用いる例を示したが、同様に実施例１又は２で作製される反射型のアクティブマトリクス基板を用いても同様に液晶表示装置を完成させることができる。
【０１０３】
[実施例５]
図１３は、本発明を用いたアクティブマトリクス駆動方式の発光装置における画素部の構成を示す一例である。画素部４５０のｎチャネル型ＴＦＴ２０３及びｐチャネル型ＴＦＴ２００は実施例１の工程により作製されたものが適用される。第５絶縁膜５０１の表面は窒素又は不活性ガスのプラズマ処理により表面を緻密化する。代表的にはアルゴンプラズマ処理が適用され、緻密化は表面に炭素を主成分とする極薄膜を形成することで成し遂げられる。その後、コンタクトホールを形成し配線を形成する。配線はチタン、アルミニウムなどを用いて形成する。
【０１０４】
画素部４５０では、データ線５０２がｎチャネル型ＴＦＴ２０３のソース側に接続し、ドレイン側の配線５０３はｐチャネル型ＴＦＴ２００のゲート電極と接続している。又、ｐチャネル型ＴＦＴ２００のソース側は電源供給配線５０５と接続し、ドレイン側の電極５０４が発光素子４５１の陽極と接続している。
【０１０５】
本実施例における発光装置は有機発光素子をマトリクス状に配列させて構成する。有機発光素子４５１は陽極と陰極とその間に形成された有機化合物層とから成る。陽極５０６はＩＴＯを用い、配線を形成した後に形成する。有機化合物層は、正孔移動度が相対的に高い正孔輸送性材料、その逆の電子輸送性材料、発光性材料などを組み合わせて形成する。それらは層状に形成しても良いし、混合して形成しても良い。
【０１０６】
有機化合物材料は合計しても１００nm程度の薄膜層として形成する。そのため、陽極として形成するＩＴＯの表面は平坦性を高めておく必要がある。平坦性が悪い場合は、最悪有機化合物層の上に形成する陰極とショートしてしまう。それを防ぐための他の手段として、１〜５nmの絶縁層５０８を形成する方法を採用することもできる。絶縁層５０８としては、ポリイミド、ポリイミドアミド、ポリアミド、アクリルなどを用いることができる。
【０１０７】
陰極は、ＭｇＡｇやＬｉＦなどのアルカリ金属又はアルカリ土類金属などの材料を用いて形成する陰極５１０とから成っている。有機化合物層５０９の詳細な構造は任意なものとする。
【０１０８】
有機化合物層５０９や陰極５１０はウエット処理（薬液によるエッチングや水洗などの処理）を行うことができないので、陽極５０６に合わせて、有機絶縁膜５０１上に感光性樹脂材料で形成される隔壁層５０７を設ける。隔壁層５０７は陽極５０６の端部を被覆するように形成する。具体的には、隔壁層５０７はネガ型のレジストを塗布し、ベーク後に１〜２μm程度の厚さとなるように形成する。或いは、感光性アクリル又は感光性ポリイミドを使用することもできる。
【０１０９】
陰極５１０は、仕事関数の小さいマグネシウム（Ｍｇ）、リチウム（Ｌｉ）若しくはカルシウム（Ｃａ）を含む材料を用いる。好ましくはＭｇＡｇ（ＭｇとＡｇをＭｇ：Ａｇ＝１０：１で混合した材料）でなる電極を用いれば良い。他にもＭｇＡｇＡｌ電極、ＬｉＡｌ電極、又、ＬｉＦＡｌ電極が挙げられる。さらにその上層には、窒化シリコン又は、ＤＬＣ膜で成る絶縁膜５１１を２〜３０nm、好ましくは５〜１０nmの厚さで形成する。ＤＬＣ膜はプラズマＣＶＤ法で形成可能であり、１００℃以下の温度で形成しても、被覆性良く隔壁層５０７の端部を覆って形成することができる。ＤＬＣ膜の内部応力は、アルゴンを微量に混入させることで緩和することが可能であり、保護膜として用いることが可能である。そして、ＤＬＣ膜は酸素をはじめ、ＣＯ、ＣＯ2、Ｈ2Ｏなどのガスバリア性が高いので、バリア膜として用いる絶縁膜５１１として適している。
【０１１０】
図１３ではスイッチング用に用いるｎチャネル型ＴＦＴ２０３をマルチゲート構造とし、電流制御用に用いるｐチャネル型ＴＦＴ２００にはゲート電極と重なるＬＤＤを設けている。本発明は同一の工程において異なるＬＤＤ構造のＴＦＴを形成することが可能である。発光装置への好適な応用例は図１３に示され、画素部において機能に応じてＬＤＤ構造の異なるＴＦＴ（オフ電流の十分に低いスイッチング用のｎチャネル型ＴＦＴ２０３と、ホットキャリア注入に強い電流制御用のｐチャネル型ＴＦＴ２００）の形成を可能としている。その結果、高い信頼性を有し、且つ、良好な画像表示が可能な（動作性能の高い）発光装置を得ることができる。
【０１１１】
図１４はこのような画素部４５０と駆動回路４６０を有する発光装置の構成を示す図であり、画素部４５０に形成した絶縁膜５１１上に有機樹脂５１２を充填し、基板５１３で封止している。端部にはシール部材を設けさらに気密性を高めても良い。フレキシブルプリント回路（ＦＰＣ）は端子部４５３に装着する。
【０１１２】
ここで本実施例のアクティブマトリクス型自発光装置の構成を図１５の斜視図を用いて説明する。本実施例のアクティブマトリクス駆動の発光装置は、ガラス基板６０１上に形成された、画素部６０２と、走査線駆動回路６０３と、データ線駆動回路６０４で構成される。画素部のスイッチング用ＴＦＴ６０５はｎチャネル型ＴＦＴであり、ゲート側駆動回路６０３に接続されたゲート配線６０６、ソース側駆動回路６０４に接続されたソース配線６０７の交点に配置されている。又、スイッチング用ＴＦＴ６０５のドレイン領域は電流制御用ＴＦＴ６０８のゲートに接続されている。
【０１１３】
さらに、電流制御用ＴＦＴ６０８のデータ線側は電源供給線６０９に接続される。本実施例のような構造では、電源供給線６０９には接地電位（アース電位）が与えられている。又、電流制御用ＴＦＴ６０８のドレイン領域には有機発光素子６１０が接続されている。又、有機発光素子６１０のカソードには所定の電圧（本実施例では１０〜１２Ｖ）が加えられる。
【０１１４】
そして、外部入出力端子となるＦＰＣ６１１には駆動回路まで信号を伝達するための入出力配線（接続配線）６１２、６１３、及び電源供給線６０９に接続された入出力配線６１４が設けられている。以上のように、ＴＦＴと有機発光装置を組み合わせて画素部を形成し、発光装置を完成させることができる。
【０１１５】
[実施例６]
実施例１又は２で用いる半導体膜の作製方法の一実施例を図１６を用いて説明する。図１６において、非晶質構造を有する半導体膜の全面に触媒作用のある金属元素を全面に添加して結晶化した後、ゲッタリングを行う方法である。
【０１１６】
図１６（Ａ）において、基板７０１はその材質に特段の限定はないが、好ましくはバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラス、或いは石英などを用いることができる。基板７０１の表面には、第１絶縁膜としてプラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される第１酸化窒化シリコン膜７０２を５０nmの厚さに形成し、ＳｉＨ4とＮ2Ｏから作製される第２酸化窒化シリコン膜７０３を１００nmの厚さに形成したものを適用する。第１絶縁膜はガラス基板に含まれるアルカリ金属がこの上層に形成する半導体膜中に拡散しないために設けるものであり、石英を基板とする場合には省略することも可能である。
【０１１７】
第１絶縁膜の上に形成する非晶質構造を有する半導体膜７０４は、シリコンを主成分とする半導体材料を用いる。代表的には、非晶質シリコン膜又は非晶質シリコンゲルマニウム膜などが適用され、プラズマＣＶＤ法や減圧ＣＶＤ法、或いはスパッタ法で１０〜１００nmの厚さに形成する。良質な結晶を得るためには、非晶質構造を有する半導体膜７０４に含まれる酸素、窒素などの不純物濃度を５×１０18/cm3以下に低減させておくと良い。これらの不純物は非晶質半導体の結晶化を妨害する要因となり、又結晶化後においても捕獲中心や再結合中心の密度を増加させる要因となる。そのために、高純度の材料ガスを用いることはもとより、反応室内の鏡面処理（電界研磨処理）やオイルフリーの真空排気系を備えた超高真空対応のＣＶＤ装置を用いることが望ましい。
【０１１８】
その後、非晶質構造を有する半導体膜７０４の表面に、結晶化を促進する触媒作用のある金属元素を添加する。半導体膜の結晶化を促進する触媒作用のある金属元素としては鉄（Ｆｅ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）などであり、これらから選ばれた一種又は複数種を用いることができる。代表的にはニッケルを用い、重量換算で１〜１００ppmのニッケルを含む酢酸ニッケル塩溶液をスピナーで塗布して触媒含有層７０５を形成する。この場合、当該溶液の馴染みをよくするために、非晶質構造を有する半導体膜７０４の表面処理として、オゾン含有水溶液で極薄い酸化膜を形成し、その酸化膜をフッ酸と過酸化水素水の混合液でエッチングして清浄な表面を形成した後、再度オゾン含有水溶液で処理して極薄い酸化膜を形成しておく。シリコンなど半導体膜の表面は本来疎水性なので、このように酸化膜を形成しておくことにより酢酸ニッケル塩溶液を均一に塗布することができる。
【０１１９】
勿論、触媒含有層７０５はこのような方法に限定されず、スパッタ法、蒸着法、プラズマ処理などにより形成しても良い。又、触媒含有層７０５は非晶質構造を有する半導体膜７０４を形成する前、即ち第１絶縁膜上に形成しておいても良い。
【０１２０】
非晶質構造を有する半導体膜７０４と触媒含有層７０５とを接触した状態を保持したまま結晶化のための加熱処理を行う。加熱処理の方法としては、電熱炉を用いるファーネスアニール法や、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどを用いた瞬間熱アニール（Rapid Thermal Annealing）法（以下、ＲＴＡ法と記す）を採用する。生産性を考慮すると、ＲＴＡ法を採用することが好ましいと考えられる。
【０１２１】
ＲＴＡ法で行う場合には、加熱用のランプ光源を１〜６０秒、好ましくは３０〜６０秒点灯させ、それを１〜１０回、好ましくは２〜６回繰り返す。ランプ光源の発光強度は任意なものとするが、半導体膜が瞬間的には６００〜１０００℃、好ましくは６５０〜７５０℃程度にまで加熱されるようにする。このような高温になったとしても、半導体膜が瞬間的に加熱されるのみであり、基板７００はそれ自身が歪んで変形することはない。こうして、非晶質構造を有する半導体膜を結晶化させ、図１６（Ｂ）に示す結晶構造を有する半導体膜７０６を得ることができるが、このような処理で結晶化できるのは触媒含有層を設けることによりはじめて達成できるものである。
【０１２２】
その他の方法としてファーネスアニール法を用いる場合には、加熱処理に先立ち、５００℃にて１時間程度の加熱処理を行い、非晶質構造を有する半導体膜７０４が含有する水素を放出させておく。そして、電熱炉を用いて窒素雰囲気中にて５５０〜６００℃、好ましくは５８０℃で４時間の加熱処理を行い結晶化を行う。こうして、図１６（Ｂ）に示す結晶構造を有する半導体膜（第１半導体膜）７０６を形成する。
【０１２３】
さらに結晶化率（膜の全体積における結晶成分の割合）を高め、結晶粒内に残される欠陥を補修するためには、結晶構造を有する半導体膜７０６に対してレーザー光を照射することも有効である。レーザーには波長４００nm以下のエキシマレーザー光や、ＹＡＧレーザーの第２高調波、第３高調波を用いる。いずれにしても、繰り返し周波数１０〜１０００Hz程度のパルスレーザー光を用い、当該レーザー光を光学系にて１００〜４００mJ/cm2に集光し、９０〜９５％のオーバーラップ率をもって結晶構造を有する半導体膜７０６に対するレーザー処理を行っても良い。
【０１２４】
このようにして得られる結晶構造を有する半導体膜７０６には、触媒元素（ここではニッケル）が残存している。それは膜中において一様に分布していないにしろ、平均的な濃度とすれば、１×１０19/cm3を越える濃度で残存している。勿論、このような状態でもＴＦＴをはじめ各種半導体素子を形成することが可能であるが、以降に示す方法でゲッタリングにより当該元素を除去する。
【０１２５】
まず、図１６（Ｃ）に示すように結晶構造を有する半導体膜７０６の表面に薄いバリア層７０７を形成する。バリア層の厚さは特に限定されないが、簡便にはオゾン水で処理することにより形成されるケミカルオキサイドで代用しても良い。又、硫酸、塩酸、硝酸などと過酸化水素水を混合させた水溶液で処理しても同様にケミカルオキサイドを形成することができる。他の方法としては、酸化雰囲気中でのプラズマ処理や、酸素含有雰囲気中での紫外線照射によりオゾンを発生させて酸化処理を行っても良い。又、クリーンオーブンを用い、２００〜３５０℃程度に加熱して薄い酸化膜を形成しバリア層としても良い。或いは、プラズマＣＶＤ法やスパッタ法、蒸着法などで１〜５nm程度の酸化膜を堆積してバリア層としても良い。
【０１２６】
その上にプラズマＣＶＤ法やスパッタ法で半導体膜７０８を２５〜２５０nmの厚さで形成する。代表的にはアルゴンを用いたスパッタ法でアルゴンを０．０１〜２０原子％含む非晶質シリコン膜で形成する。この半導体膜７０８は後に除去するので、結晶構造を有する半導体膜７０６とエッチングの選択比を高くするため、密度の低い膜としておくことが望ましい。非晶質シリコン膜中に希ガス元素を添加させて、膜中に希ガス元素を同時に取り込ませると、それによりゲッタリングサイトを形成することができる。
【０１２７】
希ガス元素としてはヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）から選ばれた一種又は複数種を用いる。本発明はゲッタリングサイトを形成するためにこれら希ガス元素をイオンソースとして用い、イオンドープ法或いはイオン注入法で半導体膜に注入することに特徴を有している。これら希ガス元素のイオンを注入する意味は二つある。一つは注入によりダングリングボンドを形成し半導体膜に歪みを与えることであり、他の一つは半導体膜の格子間に当該イオンを注入することで歪みを与えることである。不活性気体のイオンを注入はこの両者を同時に満たすことができるが、特に後者はアルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）などシリコンより原子半径の大きな元素を用いた時に顕著に得られる。
【０１２８】
ゲッタリングを確実に成し遂げるにはその後加熱処理をすることが必要となる。加熱処理はファーネスアニール法やＲＴＡ法で行う。ファーネスアニール法で行う場合には、窒素雰囲気中にて４５０〜６００℃で０．５〜１２時間の加熱処理を行う。又、ＲＴＡ法を用いる場合には、加熱用のランプ光源を１〜６０秒、好ましくは３０〜６０秒点灯させ、それを１〜１０回、好ましくは２〜６回繰り返す。ランプ光源の発光強度は任意なものとするが、半導体膜が瞬間的には６００〜１０００℃、好ましくは７００〜７５０℃程度にまで加熱されるようにする。
【０１２９】
ゲッタリングは、被ゲッタリング領域（捕獲サイト）にある触媒元素が熱エネルギーにより放出され、拡散によりゲッタリングサイトに移動する。従って、ゲッタリングは処理温度に依存し、より高温であるほど短時間でゲッタリングが進むことになる。図１６（Ｅ）において矢印で示すように、触媒元素が移動する方向は半導体膜の厚さ程度の距離であり、ゲッタリングは比較的短時間で完遂する。
【０１３０】
尚、この加熱処理によっても１×１０20/cm3以上の濃度で希ガス元素を含む半導体膜７０８は結晶化することはない。これは、希ガス元素が上記処理温度の範囲においても再放出されず膜中に残存して、半導体膜の結晶化を阻害するためであると考えられる。
【０１３１】
その後、非晶質半導体７０８を選択的にエッチングして除去する。エッチングの方法としては、ＣｌＦ3によるプラズマを用いないドライエッチング、或いはヒドラジンや、テトラエチルアンモニウムハイドロオキサイド（化学式 （ＣＨ3）4ＮＯＨ）を含む水溶液などアルカリ溶液によるウエットエッチングで行うことができる。この時バリア層７０７はエッチングストッパーとして機能する。又、バリア層７０７はその後フッ酸により除去すれば良い。
【０１３２】
こうして図１６（Ｅ）に示すように触媒元素の濃度が１×１０17/cm3以下にまで減じられた結晶構造を有する半導体膜７１０を得ることができる。こうして形成された結晶構造を有する半導体膜７１０は、触媒元素の作用により細い棒状又は細い扁平棒状結晶として形成され、その各々の結晶は巨視的に見ればある特定の方向性をもって成長している。本実施例で作製される結晶構造を有する半導体膜７１０は、実施例１又は２で示す半導体膜に適用することができる。
【０１３３】
[実施例７]
実施例８で得られた結晶構造を有する半導体膜７０６に残存する触媒元素をゲッタリングする他の方法を図１７に示す。結晶構造を有する半導体膜７０６上にマスク用の酸化シリコン膜を１５０nm形成し、レジストのマスク７１２を形成した後、当該酸化シリコン膜をエッチングすることによりマスク絶縁膜７１１を得る。その後、希ガス元素、又は希ガス元素と燐、又は燐のみをイオンドープ法で結晶構造を有する半導体膜７０６に注入し、ゲッタリングサイト７１３を形成する。
【０１３４】
その後、図１７（Ｂ）で示すようにファーネスアニール法でにより、窒素雰囲気中にて４５０〜６００℃で０．５〜１２時間の加熱処理を行う。この加熱処理により、結晶構造を有する半導体膜７０６に残存する触媒元素はゲッタリングサイト７１３に移動し濃集させることができる。
【０１３５】
その後、マスク絶縁膜７１１及びゲッタリングサイトをエッチングして除去することにより結晶構造を有する半導体膜７１０を得ることができる。本実施例で作製される結晶構造を有する半導体膜７１０は、実施例１又は２で示す半導体膜に適用することができる。
【０１３６】
[実施例８]
実施例６において基板７０１上に形成する第１絶縁膜として、１〜１０nmの窒化シリコン膜を用いることもできる。図２９はそのような第１絶縁膜７２０を用い、実施例６と同様にして作製した結晶構造を有する半導体膜７０６、バリア層７０７、半導体膜７０８、希ガス元素を添加した半導体膜７０９が形成され、加熱処理によりゲッタリングを行っている状態を示している。ニッケルなどの触媒元素は酸素又は酸素の近傍に捕獲される性質があるため、第１絶縁膜を窒化シリコン膜で形成することにより、結晶構造を有する半導体膜７０６から触媒元素を半導体膜７０８又は希ガス元素を添加した半導体膜７０９に移動させることが容易となる。
【０１３７】
[実施例９]
液晶テレビなどが普及し、その画面サイズが大型化するに従い、画素部におけるデータ線及びゲート線における配線遅延の問題は無視することができなくなる。例えば、実施例１で示す画素構造は、開口率を向上させることができるが、データ線はゲート電極と同じ材料で形成されるため、画面サイズの大型化と共に配線遅延の問題を考慮する必要がある。
【０１３８】
例えば画素密度がＶＧＡの場合、４８０本のゲート配線と６４０本のソース配線が形成され、ＸＧＡの場合には７６８本のゲート配線と１０２４本のソース配線が形成される。表示領域の画面サイズは、１３インチクラスの場合対角線の長さは３４０mmとなり、１８インチクラスの場合には４６０mmとなる。本実施例ではこのような表示装置において遅延時間の問題を解決し、又配線に要する面積を最小限とする方法を示す。
【０１３９】
本実施例で示すＴＦＴのゲート電極は実施形態１又は実施例１で示すように少なくとも２種類の導電膜を積層して形成する。低抵抗材料として好適に用いるＡｌやＣｕなどは導電性は高いものの、耐熱性や耐腐食性が悪いため何らかの配慮が必要となる。
【０１４０】
具体的には、ゲート絶縁膜と接する第１導電膜には窒化タンタルや窒化チタンなど窒化物金属材料や、Ｍｏ、Ｗなどの高融点金属材料などを用い、ＡｌやＣｕの拡散を阻止するバリア性のある材料を採用する。第２導電膜はＡｌ又はＣｕを用い、その上にＴｉやＷなどの第３導電膜を形成する。これは上層に形成する配線とのコンタクト抵抗を低減させるための配慮であり、ＡｌやＣｕが比較的酸化されやすいことに起因するものである。
【０１４１】
図１８は第１導電膜としてＷ膜、第２導電膜としてＡｌ膜、第３導電膜としてＴｉ膜を形成してゲート電極及びデータ線、容量線を形成した一例を示している。駆動回路部２０５、画素部２０６の構成は実施例１と同様なものとしている。
【０１４２】
第１エッチング処理は、ＩＣＰエッチング装置を用いる場合、エッチングガスにＢＣｌ3、Ｃｌ2、Ｏ2（流量比を６５：１０：５）を用い、１．２Paの圧力でエッチングする。基板側には高周波電力を印加して実質的に負にバイアスさせておく。この条件でＡｌをエッチングし、さらにエッチングガスをＣＦ4、Ｃｌ2、Ｏ2（流量比２５：２５：１０）に切り換えＷ膜をエッチングする。
【０１４３】
又、第２エッチングはエッチングガスとしてＢＣｌ3、Ｃｌ2（流量比２０：６０）を用い、基板側には高周波電力を印加して実質的に負にバイアスさせる。これによりＡｌ及びＴｉを選択的にエッチングして図１８に示す第２形状の電極１２７〜１２９と第２形状の配線１３０〜１３２を形成することができる（これらは、第１導電膜１２７ｅ〜１３２ｅ、第２導電膜１２７ｆ〜１３２ｆ、第３導電膜１２７ｇ〜１３２ｇから成る）。
【０１４４】
図１８ではデータ線１３１及びゲート線をいずれもＡｌを用いて形成することで配線抵抗を十分低減させることが。従って、画素部（画面サイズ）が４インチクラス以上の表示装置に適用することができる。又、実施例５で示す発光装置の電源供給線など配線に流れる電流密度を高くしたい場合にはＣｕが適している。Ｃｕ配線はＡｌを用いて形成すると比べエレクトロマイグレーションに対する耐性が高いという特徴を有している。
【０１４５】
[実施例１０]
実施例１又は２に示す第１ｎチャネル型ＴＦＴは、チャネル形成領域となる半導体に周期表の１５族に属する元素（好ましくはリン）もしくは周期表の１３族に属する元素（好ましくはボロン）を添加することによりエンハンスメント型とデプレッション型とを作り分けることができる。又、ｎチャネル型ＴＦＴを組み合わせてNMＯＳ回路を形成する場合、エンハンスメント型ＴＦＴ同士で形成する場合（以下、ＥＥＭＯＳ回路という）と、エンハンスメント型とデプレッション型とを組み合わせて形成する場合（以下、ＥＤＭＯＳ回路という）がある。
【０１４６】
ここでＥＥＭＯＳ回路の例を図１９（Ａ）に、ＥＤＭＯＳ回路の例を図１９（Ｂ）に示す。図１９（Ａ）において、３１、３２はどちらもエンハンスメント型のｎチャネル型ＴＦＴ（以下、Ｅ型ＮＴＦＴという）である。又、図１９（Ｂ）において、３３はＥ型ＮＴＦＴ、３４はデプレッション型のｎチャネル型ＴＦＴ（以下、Ｄ型ＮＴＦＴという）である。尚、図１９（Ａ）、（Ｂ）において、ＶDHは正の電圧が印加される電源線（正電源線）であり、ＶDLは負の電圧が印加される電源線（負電源線）である。負電源線は接地電位の電源線（接地電源線）としても良い。
【０１４７】
さらに、図１９（Ａ）に示したＥＥＭＯＳ回路もしくは図１９（Ｂ）に示したＥＤＭＯＳ回路を用いてシフトレジスタを作製した例を図２０に示す。図２０において、４０、４１はフリップフロップ回路である。又、４２、４３はＥ型ＮＴＦＴであり、Ｅ型ＮＴＦＴ４２のゲートにはクロック信号（ＣＬ）が入力され、Ｅ型ＮＴＦＴ４３のゲートには極性の反転したクロック信号（ＣＬバー）が入力される。又、４４で示される記号はインバータ回路であり、図２０（Ｂ）に示すように、図１９（Ａ）に示したＥＥＭＯＳ回路もしくは図１９（Ｂ）に示したＥＤＭＯＳ回路が用いられる。従って、液晶表示装置の駆動回路を全てｎチャネル型ＴＦＴで構成することも可能である。
【０１４８】
[実施例１１]
本実施例では、アクティブマトリクス駆動の表示装置の回路構成例の一例を示す。特に本実施例では、ソース側駆動回路およびゲート側駆動回路を全て実施例１０で述べたＥ型ＮＴＦＴで形成した場合について図２１〜図２３を用いて説明する。本発明ではシフトレジスタの代わりにｎチャネル型ＴＦＴのみを用いたデコーダを用いる。
【０１４９】
図２１はゲート側駆動回路の例である。図２１において、１０００がゲート側駆動回路のデコーダ、１００１がゲート側駆動回路のバッファ部である。なお、バッファ部とは複数のバッファ（緩衝増幅器）が集積化された部分を指す。又、バッファとは後段の影響を前段に与えずに駆動を行う回路を指す。
【０１５０】
まずゲート側デコーダ１０００を説明する。１００２はデコーダ１０００の入力信号線（以下、選択線という）であり、ここではＡ１、Ａ１バー（Ａ１の極性が反転した信号）、Ａ２、Ａ２バー（Ａ２の極性が反転した信号）、…Ａｎ、Ａｎバー（Ａｎの極性が反転した信号）を示している。即ち、２ｎ本の選択線が並んでいると考えれば良い。選択線の本数はゲート側駆動回路から出力されるゲート配線が何列あるかによってその数が決まる。例えばＶＧＡ表示の画素部をもつ場合はゲート配線が４８０本となるため、９bit分（ｎ＝９に相当する）で合計１８本の選択線が必要となる。選択線１００２は図２２のタイミングチャートに示す信号を伝送する。図２２に示すように、Ａ１の周波数を１とすると、Ａ２の周波数は２-1倍、Ａ３の周波数は２-2倍、Ａｎの周波数は２-(n-1)倍となる。
【０１５１】
又、１００３aは第１段のＮＡＮＤ回路（ＮＡＮＤセルともいう）、１００３bは第２段のＮＡＮＤ回路、１００３cは第ｎ段のＮＡＮＤである。ＮＡＮＤ回路はゲート配線の本数分が必要であり、ここではｎ個が必要となる。即ち、本発明ではデコーダ１０００が複数のＮＡＮＤ回路からなる。
【０１５２】
又、ＮＡＮＤ回路１００３a〜１００３cは、ｎチャネル型ＴＦＴ１００４〜１００９が組み合わされてＮＡＮＤ回路を形成している。なお、実際には２ｎ個のＴＦＴがＮＡＮＤ回路１００３に用いられている。又、ｎチャネル型ＴＦＴ１００４〜１００９の各々のゲートは選択線１００２（Ａ１、Ａ１バー、Ａ２、Ａ２バー…Ａｎ、Ａｎバー）のいずれかに接続されている。
【０１５３】
このとき、ＮＡＮＤ回路１００３aにおいて、Ａ１、Ａ２…Ａｎ（これらを正の選択線と呼ぶ）のいずれかに接続されたゲートを有するｎチャネル型ＴＦＴ１００４〜１００６は、互いに並列に接続されており、共通のソースとして負電源線（ＶDL）１０１０に接続され、共通のドレインとして出力線１０１１に接続されている。又、Ａ１バー、Ａ２バー…Ａｎバー（これらを負の選択線と呼ぶ）のいずれかに接続されたゲートを有するｎチャネル型ＴＦＴ１００７〜１００９は、互いに直列に接続されており、回路端に位置するｎチャネル型ＴＦＴ１００９のソースが正電源線（ＶDH）１０１２に接続され、もう一方の回路端に位置するｎチャネル型ＴＦＴ１００７のドレインが出力線１０１１に接続されている。
【０１５４】
以上のように、本発明においてＮＡＮＤ回路は直列に接続されたｎ個のｎチャネル型ＴＦＴおよび並列に接続されたｎ個のｎチャネル型ＴＦＴを含む。但し、ｎ個のＮＡＮＤ回路１００３a〜１００３cにおいて、ｎチャネル型ＴＦＴと選択線との組み合わせはすべて異なる。即ち、出力線１０１１は必ず１本しか選択されないようになっており、選択線１００２には出力線１０１１が端から順番に選択されていくような信号が入力される。
【０１５５】
次に、バッファ部１００１はＮＡＮＤ回路１００３a〜１００３cの各々に対応して複数のバッファ１０１３a〜１０１３cにより形成されている。但しバッファ１０１３a〜１０１３cはいずれも同一構造で良い。
【０１５６】
又、バッファ１０１３a〜１０１３cはｎチャネル型ＴＦＴ１０１４〜１０１６を用いて形成される。デコーダからの出力線１０１１はｎチャネル型ＴＦＴ１０１４（第１ｎチャネル型ＴＦＴ）のゲートとして入力される。ｎチャネル型ＴＦＴ１０１４は正電源線（ＶDH）１０１７をソースとし、画素部に続くゲート配線１０１８をドレインとする。又、ｎチャネル型ＴＦＴ１０１５（第２ｎチャネル型ＴＦＴ）は正電源線（ＶDH）１０１７をゲートとし、負電源線（ＶDL）１０１９をソースとし、ゲート配線１０１８をドレインとして常時オン状態となっている。
【０１５７】
即ち、本発明において、バッファ１０１３a〜１０１３cは第１ｎチャネル型ＴＦＴ（ｎチャネル型ＴＦＴ１０１４）および第１ｎチャネル型ＴＦＴに直列に接続され、且つ、第１ｎチャネル型ＴＦＴのドレインをゲートとする第２ｎチャネル型ＴＦＴ（ｎチャネル型ＴＦＴ１０１５）を含む。
【０１５８】
又、ｎチャネル型ＴＦＴ１０１６（第３ｎチャネル型ＴＦＴ）はリセット信号線（Reset）をゲートとし、負電源線（ＶDL）１０１９をソースとし、ゲート配線１０１８をドレインとする。なお、負電源線（ＶDL）１０１９は接地電源線（ＧＮＤ）としても構わない。
【０１５９】
このとき、ｎチャネル型ＴＦＴ１０１５のチャネル幅（Ｗ１とする）とｎチャネル型ＴＦＴ１０１４のチャネル幅（Ｗ２とする）との間にはＷ１＜Ｗ２の関係がある。なお、チャネル幅とはチャネル長に垂直な方向におけるチャネル形成領域の長さである。
【０１６０】
バッファ１０１３aの動作は次の通りである。まず出力線１０１１に負電圧が加えられているとき、ｎチャネル型ＴＦＴ１０１４はオフ状態（チャネルが形成されていない状態）となる。一方でｎチャネル型ＴＦＴ１０１５は常にオン状態（チャネルが形成されている状態）であるため、ゲート配線１０１８には負電源線１０１９の電圧が加えられる。
【０１６１】
出力線１０１１に正電圧が加えられた場合、ｎチャネル型ＴＦＴ１０１４がオン状態となる。このとき、ｎチャネル型ＴＦＴ１０１４のチャネル幅がｎチャネル型ＴＦＴ１０１５のチャネル幅よりも大きいため、ゲート配線１０１８の電位はｎチャネル型ＴＦＴ１０１４側の出力に引っ張られ、結果的に正電源線１０１７の電圧がゲート配線１０１８に加えられる。従って、ゲート配線１０１８は、出力線１０１１に正電圧が加えられるときは正電圧（画素のスイッチング素子として用いるｎチャネル型ＴＦＴがオン状態になるような電圧）を出力し、出力線１０１１に負電圧が加えられているときは常に負電圧（画素のスイッチング素子として用いるｎチャネル型ＴＦＴがオフ状態になるような電圧）を出力する。
【０１６２】
なお、ｎチャネル型ＴＦＴ１０１６は正電圧が加えられたゲート配線１０１８を強制的に負電圧に引き下げるリセットスイッチとして用いられる。即ち、ゲート配線１１８の選択期間が終了したら。リセット信号を入力してゲート配線１０１８に負電圧を加える。但しｎチャネル型ＴＦＴ１０１６は省略することもできる。
【０１６３】
以上のような動作のゲート側駆動回路によりゲート配線が順番に選択されることになる。次に、ソース側駆動回路の構成を図２３に示す。図２３に示すソース側駆動回路はデコーダ１０２１、ラッチ１０２２およびバッファ部１０２３を含む。なお、デコーダ１０２１およびバッファ部１０２３の構成はゲート側駆動回路と同様であるので、ここでの説明は省略する。
【０１６４】
図２３に示すソース側駆動回路の場合、ラッチ１０２２は第１段目のラッチ１０２４および第２段目のラッチ１０２５からなる。又、第１段目のラッチ１０２４および第２段目のラッチ１０２５は、各々ｍ個のｎチャネル型ＴＦＴ１０２６a〜１０２６cで形成される複数の単位ユニット１０２７を有する。デコーダ１０２１からの出力線１０２８は単位ユニット１０２７を形成するｍ個のｎチャネル型ＴＦＴ１０２６a〜１０２６cのゲートに入力される。なお、ｍは任意の整数である。
【０１６５】
例えば、ＶＧＡ表示の場合、ソース配線の本数は６４０本である。ｍ＝１の場合はＮＡＮＤ回路も６４０個必要となり、選択線は２０本（１０bit分に相当する）必要となる。しかし、ｍ＝８とすると必要なＮＡＮＤ回路は８０個となり、必要な選択線は１４本（７bit分に相当する）となる。即ち、ソース配線の本数をＭ本とすると、必要なＮＡＮＤ回路は（Ｍ／ｍ）個となる。
【０１６６】
ｎチャネル型ＴＦＴ１０２６a〜１０２６cのソースは各々ビデオ信号線（Ｖ１、Ｖ２…Ｖｋ）１０２９に接続される。即ち、出力線１０２８に正電圧が加えられると一斉にｎチャネル型ＴＦＴ１０２６a〜１０２６cがオン状態となり、各々に対応するビデオ信号が取り込まれる。又、こうして取り込まれたビデオ信号は、ｎチャネル型ＴＦＴ１０２６a〜１０２６cの各々に接続されたコンデンサ１０３０a〜１０３０cに保持される。
【０１６７】
又、第２段目のラッチ１０２５も複数の単位ユニット１０２７bを有し、単位ユニット１０２７bはｍ個のｎチャネル型ＴＦＴ１０３１a〜１０３１cで形成される。ｎチャネル型ＴＦＴ１０３１a〜１０３１cのゲートはすべてラッチ信号線１０３２に接続され、ラッチ信号線１０３２に負電圧が加えられると一斉にｎチャネル型ＴＦＴ１０３１a〜１０３１cがオン状態となる。
【０１６８】
その結果、コンデンサ１０３０a〜１０３０cに保持されていた信号が、ｎチャネル型ＴＦＴ１０３１a〜１０３１cの各々に接続されたコンデンサ１０３３a〜１０３３cに保持されると同時にバッファ１０２３へと出力される。そして、図２１で説明したようにバッファを介してソース配線１０３４に出力される。以上のような動作のソース側駆動回路によりソース配線が順番に選択されることになる。
【０１６９】
以上のように、ｎチャネル型ＴＦＴのみでゲート側駆動回路およびソース側駆動回路を形成することにより画素部および駆動回路をすべてｎチャネル型ＴＦＴで形成することが可能となる。本実施例の構成は、実施例１又は２のアクティブマトリクス基板の駆動回路に適用することができる。
【０１７０】
[実施例１２]
本実施例では、アクティブマトリクス駆動の表示装置の回路構成例の他の一例を示す。特に本実施例では、ソース側駆動回路およびゲート側駆動回路を全て実施例１又は２で示すｐチャネル型ＴＦＴのみを用いる場合である。一般的なシフトレジスタの代わりにｐチャネル型ＴＦＴを用いたデコーダを用いる。なお、図２４はゲート側駆動回路の例である。
【０１７１】
図２４において、１２００がゲート側駆動回路のデコーダ、１２０１がゲート側駆動回路のバッファ部である。なお、バッファ部とは複数のバッファ（緩衝増幅器）が集積化された部分を指す。又、バッファとは後段の影響を前段に与えずに駆動を行う回路を指す。
【０１７２】
まずゲート側デコーダ１２００を説明する。１２０２はデコーダ１２００の入力信号線（以下、選択線という）であり、ここではＡ１、Ａ１バー（Ａ１の極性が反転した信号）、Ａ２、Ａ２バー（Ａ２の極性が反転した信号）、…Ａｎ、Ａｎバー（Ａｎの極性が反転した信号）を示している。即ち、２ｎ本の選択線が並んでいると考えれば良い。
【０１７３】
選択線の本数はゲート側駆動回路から出力されるゲート配線が何列あるかによってその数が決まる。例えばＶＧＡ表示の画素部をもつ場合はゲート配線が４８０本となるため、９bit分（ｎ＝９に相当する）で合計１８本の選択線が必要となる。選択線１２０２は図２５のタイミングチャートに示す信号を伝送する。図２５に示すように、Ａ１の周波数を１とすると、Ａ２の周波数は２-1倍、Ａ３の周波数は２-2倍、Ａｎの周波数は２-(n-1)倍となる。
【０１７４】
又、１２０３aは第１段のＮＡＮＤ回路（ＮＡＮＤセルともいう）、１２０３bは第２段のＮＡＮＤ回路、１２０３cは第ｎ段のＮＡＮＤである。ＮＡＮＤ回路はゲート配線の本数分が必要であり、ここではｎ個が必要となる。即ち、本発明ではデコーダ１２００が複数のＮＡＮＤ回路からなる。
【０１７５】
又、ＮＡＮＤ回路１２０３a〜１２０３cは、ｐチャネル型ＴＦＴ１２０４〜１２０９が組み合わされてＮＡＮＤ回路を形成している。なお、実際には２ｎ個のＴＦＴがＮＡＮＤ回路１２０３に用いられている。又、ｐチャネル型ＴＦＴ１２０４〜１２０９の各々のゲートは選択線１２０２（Ａ１、Ａ１バー、Ａ２、Ａ２バー…Ａｎ、Ａｎバー）のいずれかに接続されている。
【０１７６】
このとき、ＮＡＮＤ回路１２０３aにおいて、Ａ１、Ａ２…Ａｎ（これらを正の選択線と呼ぶ）のいずれかに接続されたゲートを有するｐチャネル型ＴＦＴ１２０４〜１２０６は、互いに並列に接続されており、共通のソースとして正電源線（ＶDH）１２１０に接続され、共通のドレインとして出力線１２１１に接続されている。又、Ａ１バー、Ａ２バー…Ａｎバー（これらを負の選択線と呼ぶ）のいずれかに接続されたゲートを有するｐチャネル型ＴＦＴ１２０７〜１２０９は、互いに直列に接続されており、回路端に位置するｐチャネル型ＴＦＴ１２０９のソースが負電源線（ＶDL）１２１２に接続され、もう一方の回路端に位置するｐチャネル型ＴＦＴ１２０７のドレインが出力線１２１１に接続されている。
【０１７７】
以上のように、本発明においてＮＡＮＤ回路は直列に接続されたｎ個の一導電型ＴＦＴ（ここではｐチャネル型ＴＦＴ）および並列に接続されたｎ個の一導電型ＴＦＴ（ここではｐチャネル型ＴＦＴ）を含む。但し、ｎ個のＮＡＮＤ回路１２０３a〜１０３cにおいて、ｐチャネル型ＴＦＴと選択線との組み合わせはすべて異なる。即ち、出力線１２１１は必ず１本しか選択されないようになっており、選択線１２０２には出力線１２１１が端から順番に選択されていくような信号が入力される。
【０１７８】
次に、バッファ１２０１はＮＡＮＤ回路１２０３a〜１２０３cの各々に対応して複数のバッファ１２１３a〜１２１３cにより形成されている。但しバッファ１２１３a〜１２１３cはいずれも同一構造で良い。
【０１７９】
又、バッファ１２１３a〜１２１３cは一導電型ＴＦＴとしてｐチャネル型ＴＦＴ１２１４〜１２１６を用いて形成される。デコーダからの出力線１２１１はｐチャネル型ＴＦＴ１２１４（第１一導電型ＴＦＴ）のゲートとして入力される。ｐチャネル型ＴＦＴ１２１４は接地電源線（ＧＮＤ）１２１７をソースとし、ゲート配線１２１８をドレインとする。又、ｐチャネル型ＴＦＴ１２１５（第２一導電型ＴＦＴ）は接地電源線１２１７をゲートとし、正電源線（ＶDH）１２１９をソースとし、ゲート配線１２１８をドレインとして常時オン状態となっている。
【０１８０】
即ち、本発明において、バッファ１２１３a〜１２１３cは第１一導電型ＴＦＴ（ｐチャネル型ＴＦＴ１２１４）および第１一導電型ＴＦＴに直列に接続され、且つ、第１一導電型ＴＦＴのドレインをゲートとする第２一導電型ＴＦＴ（ｐチャネル型ＴＦＴ１２１５）を含む。
【０１８１】
又、ｐチャネル型ＴＦＴ１２１６（第３一導電型ＴＦＴ）はリセット信号線（Reset）をゲートとし、正電源線１２１９をソースとし、ゲート配線１２１８をドレインとする。なお、接地電源線１２１７は負電源線（但し画素のスイッチング素子として用いるｐチャネル型ＴＦＴがオン状態になるような電圧を与える電源線）としても構わない。
【０１８２】
このとき、ｐチャネル型ＴＦＴ１２１５のチャネル幅（Ｗ１とする）とｐチャネル型ＴＦＴ１２１４のチャネル幅（Ｗ２とする）との間にはＷ１＜Ｗ２の関係がある。なお、チャネル幅とはチャネル長に垂直な方向におけるチャネル形成領域の長さである。
【０１８３】
バッファ１２１３aの動作は次の通りである。まず出力線１２１１に正電圧が加えられているとき、ｐチャネル型ＴＦＴ１２１４はオフ状態（チャネルが形成されていない状態）となる。一方でｐチャネル型ＴＦＴ１２１５は常にオン状態（チャネルが形成されている状態）であるため、ゲート配線１２１８には正電源線１２１９の電圧が加えられる。
【０１８４】
ところが、出力線１２１１に負電圧が加えられた場合、ｐチャネル型ＴＦＴ１２１４がオン状態となる。このとき、ｐチャネル型ＴＦＴ１２１４のチャネル幅がｐチャネル型ＴＦＴ１２１５のチャネル幅よりも大きいため、ゲート配線１２１８の電位はｐチャネル型ＴＦＴ１２１４側の出力に引っ張られ、結果的に接地電源線１２１７の電圧がゲート配線１２１８に加えられる。
【０１８５】
従って、ゲート配線１２１８は、出力線１２１１に負電圧が加えられるときは負電圧（画素のスイッチング素子として用いるｐチャネル型ＴＦＴがオン状態になるような電圧）を出力し、出力線１２１１に正電圧が加えられているときは常に正電圧（画素のスイッチング素子として用いるｐチャネル型ＴＦＴがオフ状態になるような電圧）を出力する。
【０１８６】
なお、ｐチャネル型ＴＦＴ１２１６は負電圧が加えられたゲート配線１２１８を強制的に正電圧に引き上げるリセットスイッチとして用いられる。即ち、ゲート配線１２１８の選択期間が終了したら。リセット信号を入力してゲート配線１２１８に正電圧を加える。但しｐチャネル型ＴＦＴ１２１６は省略することもできる。
【０１８７】
以上のような動作のゲート側駆動回路によりゲート配線が順番に選択されることになる。次に、ソース側駆動回路の構成を図２６に示す。図２６に示すソース側駆動回路はデコーダ１３０１、ラッチ１３０２およびバッファ１３０３を含む。なお、デコーダ１３０１およびバッファ１３０３の構成はゲート側駆動回路と同様であるので、ここでの説明は省略する。
【０１８８】
図２５に示すソース側駆動回路の場合、ラッチ１３０２は第１段目のラッチ１３０４および第２段目のラッチ１３０５からなる。又、第１段目のラッチ１３０４および第２段目のラッチ１３０５は、各々ｍ個のｐチャネル型ＴＦＴ１３０６a〜１３０６cで形成される複数の単位ユニット１３０７を有する。デコーダ１３０１からの出力線１３０８は単位ユニット１３０７を形成するｍ個のｐチャネル型ＴＦＴ１３０６a〜１３０６cのゲートに入力される。なお、ｍは任意の整数である。
【０１８９】
例えば、ＶＧＡ表示の場合、ソース配線の本数は６４０本である。ｍ＝１の場合はＮＡＮＤ回路も６４０個必要となり、選択線は２０本（１０bit分に相当する）必要となる。しかし、ｍ＝８とすると必要なＮＡＮＤ回路は８０個となり、必要な選択線は１４本（７bit分に相当する）となる。即ち、ソース配線の本数をＭ本とすると、必要なＮＡＮＤ回路は（Ｍ／ｍ）個となる。
【０１９０】
そして、ｐチャネル型ＴＦＴ１３０６a〜１３０６cのソースは各々ビデオ信号線（Ｖ１、Ｖ２…Ｖｋ）１３０９に接続される。即ち、出力線１３０８に負電圧が加えられると一斉にｐチャネル型ＴＦＴ１３０６a〜１３０６cがオン状態となり、各々に対応するビデオ信号が取り込まれる。又、こうして取り込まれたビデオ信号は、ｐチャネル型ＴＦＴ１３０６a〜１３０６cの各々に接続されたコンデンサ１３１０a〜１３１０cに保持される。
【０１９１】
又、第２段目のラッチ１３０５も複数の単位ユニット１３０７bを有し、単位ユニット１３０７bはｍ個のｐチャネル型ＴＦＴ１３１１a〜１３１１cで形成される。ｐチャネル型ＴＦＴ１３１１a〜１３１１cのゲートはすべてラッチ信号線１３１２に接続され、ラッチ信号線１３１２に負電圧が加えられると一斉にｐチャネル型ＴＦＴ１３１１a〜１３１１cがオン状態となる。
【０１９２】
その結果、コンデンサ１３１０a〜１３１０cに保持されていた信号が、ｐチャネル型ＴＦＴ１３１１a〜１３１１cの各々に接続されたコンデンサ１３１３a〜１３１３cに保持されると同時にバッファ１３０３へと出力される。そして、図２４で説明したようにバッファを介してソース配線１３１４に出力される。以上のような動作のソース側駆動回路によりソース配線が順番に選択されることになる。
【０１９３】
以上のように、ｐチャネル型ＴＦＴのみでゲート側駆動回路およびソース側駆動回路を形成することにより画素部および駆動回路をすべてｐチャネル型ＴＦＴで形成することが可能となる。従って、アクティブマトリクス型の電気光学装置を作製する上でＴＦＴ工程の歩留まりおよびスループットを大幅に向上させることができ、製造コストを低減することが可能となる。本実施例の構成は、実施例１又は２のアクティブマトリクス基板の駆動回路に適用することができる。
【０１９４】
[実施例１３]
本発明を用いることにより様々な半導体装置を製造することができる。その様な半導体装置として、ビデオカメラ、デジタルカメラ、ゴーグル型表示装置（ヘッドマウントディスプレー）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置などが挙げられる。それら半導体装置の具体例を図１９および図２０に示す。
【０１９５】
図２７（Ａ）はディスクトップ型パーソナルコンピュータなどのモニターであり、筐体３３０１、支持台３３０２、表示部３３０３などから成っている。表示部３３０３は実施例８で示すアクティブマトリクス駆動の液晶表示装置又は実施例９で示す発光装置を適用可能であり、又、本発明のＴＦＴを適用してその他の集積回路を形成することも可能である。このように本発明を用いて、ディスクトップ型パーソナルコンピュータなどのモニターを完成させることができる。
【０１９６】
図２７（Ｂ）はビデオカメラであり、本体３３１１、表示部３３１２、音声入力部３３１３、操作スイッチ３３１４、バッテリー３３１５、受像部３３１６等を含む。表示部３３１２は実施例８で示すアクティブマトリクス駆動の液晶表示装置又は実施例９で示す発光装置を適用可能であり、又、本発明のＴＦＴを適用してその他の集積回路を形成することも可能である。このように本発明を用いてビデオカメラを完成させることができる。
【０１９７】
図２７（Ｃ）はヘッドマウントディスプレーの一部（右片側）であり、本体３３２１、信号ケーブル３３２２、頭部固定バンド３３２３、投影部３３２４、光学系３３２５、表示部３３２６等を含む。表示部３３２６は実施例８で示すアクティブマトリクス駆動の液晶表示装置又は実施例９で示す発光装置を適用可能であり、又、本発明のＴＦＴを適用してその他の集積回路を形成することも可能である。このように本発明を用いてヘッドマウントディスプレーを完成させることができる。
【０１９８】
図２７（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体３３３１、記録媒体（ＤＶＤ等）３３３２、操作スイッチ３３３３、表示部（ａ）３３３４、表示部（ｂ）３３３５などから成っている。表示部（ａ）３３３４は主として画像情報を表示し、表示部（ｂ）３３３５は主として文字情報を表示するが、表示部３３３４、３３３５は実施例８で示すアクティブマトリクス駆動の液晶表示装置又は実施例９で示す発光装置を適用可能であり、又、本発明のＴＦＴを適用してその他の集積回路を形成することも可能である。このように本発明を用いて画像再生装置を完成させることができる。
【０１９９】
図２７（Ｅ）はゴーグル型表示装置（ヘッドマウントディスプレー）であり、本体３３４１、表示部３３４２、アーム部３３４３を含む。表示部３３４２は実施例８で示すアクティブマトリクス駆動の液晶表示装置又は実施例９で示す発光装置を適用可能であり、又、本発明のＴＦＴを適用してその他の集積回路を形成することも可能である。このように本発明を用いてゴーグル型表示装置を完成させることができる。
【０２００】
図２７（Ｆ）はノート型パーソナルコンピュータであり、本体３３５１、筐体３３５２、表示部３３５３、キーボード３３５４等を含む。表示部３３５３は実施例８で示すアクティブマトリクス駆動の液晶表示装置又は実施例９で示す発光装置を適用可能であり、又、本発明のＴＦＴを適用してその他の集積回路を形成することも可能である。このように本発明を用いてノート型パーソナルコンピュータを完成させることができる。
【０２０１】
図２８（Ａ）は携帯電話であり、表示用パネル２７０１、操作用パネル２７０２、接続部２７０３から成り、表示用パネル２７０１には液晶表示装置又はＥＬ表示装置に代表される表示装置２７０４、音声出力部２７０５、アンテナ２７０９などが設けられている。操作パネル２７０２には操作キー２７０６、電源スイッチ２７０２、音声入力部２７０５８などが設けられている。表示部２７０４は実施例８で示すアクティブマトリクス駆動の液晶表示装置又は実施例９で示す発光装置を適用可能であり、又、本発明のＴＦＴを適用してその他の集積回路を形成することも可能である。このように本発明を用いて携帯電話を完成させることができる。
【０２０２】
図２８（Ｂ）は音響再生装置、具体的にはカーオーディオであり、本体３４１１、表示部３４１２、操作スイッチ３４１３、３４１４を含む。表示部３４１２は実施例８で示すアクティブマトリクス駆動の液晶表示装置又は実施例９で示す発光装置を適用可能であり、又、本発明のＴＦＴを適用してその他の集積回路を形成することも可能である。このように本発明を用いて音響再生装置、具体的にはカーオーディオを完成させることができる。
【０２０３】
図２８（Ｃ）はデジタルカメラであり、本体３５０１、表示部（Ａ）３５０２、接眼部３５０３、操作スイッチ３５０４、表示部（Ｂ）３５０５、バッテリー３５０６を含む。表示部３５０２、３５０５は実施例８で示すアクティブマトリクス駆動の液晶表示装置又は実施例９で示す発光装置を適用可能であり、又、本発明のＴＦＴを適用してその他の集積回路を形成することも可能である。このように本発明を用いてデジタルカメラを完成させることができる。
【０２０４】
以上の様に、本発明の適用範囲は極めて広く、様々な電子装置に適用することが可能である。又、本実施例の電子装置は実施例１〜１２のどのような組み合わせからなる構成を用いても実現することができる。
【０２０５】
【発明の効果】
以上示したように、本発明によれば同一基板上にＬＤＤ構造の異なるｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを同一工程で形成することができる。このようなアクティブマトリクス基板を用いて液晶表示装置や、同一基板上に発光層を有する表示装置を形成することができる。
【０２０６】
フォトマスク数の低減は生産性の向上をもたらすが、本発明はそればかりでなく、上述のようにｎチャネル型ＴＦＴのＬＤＤ構造を最適化することによりアクティブマトリクス基板の信頼性と動作特性を同時に向上させることができる。
【図面の簡単な説明】
【図１】 本発明のＴＦＴの作製工程を説明する断面図。
【図２】 本発明のＴＦＴの作製工程を説明する断面図。
【図３】 本発明のＴＦＴの作製工程を説明する断面図。
【図４】 本発明のＴＦＴの作製工程を説明する断面図。
【図５】 反射型の表示装置に対応するアクティブマトリクス基板の画素部の構成を説明する上面図。
【図６】 アクティブマトリクス基板の回路構成を説明する図。
【図７】 本発明のＴＦＴの作製工程を説明する断面図。
【図８】 本発明のＴＦＴの作製工程を説明する断面図。
【図９】 本発明のＴＦＴの作製工程を説明する断面図。
【図１０】 本発明のＴＦＴの作製工程を説明する断面図。
【図１１】 透過型の表示装置の作製方法を説明する断面図。
【図１２】 透過型の液晶表示装置の構造を示す断面図。
【図１３】 発光装置の画素部の構成を説明する断面図。
【図１４】 発光装置の構成を示す断面図。
【図１５】 アクティブマトリクス基板の構成を説明する斜視図。
【図１６】 結晶構造を有する半導体膜の作製工程を説明する図。
【図１７】 結晶構造を有する半導体膜の作製工程を説明する図。
【図１８】 本発明のアクティブマトリクス基板の構造を説明する断面図。
【図１９】 NMＯＳ回路の構成を示す図。
【図２０】 シフトレジスタの構成を示す図。
【図２１】 ｎチャネル型ＴＦＴで形成したゲート線駆動回路の構成を示す図。
【図２２】 デコーダ入力信号のタイミングチャートを説明する図。
【図２３】 ｎチャネル型ＴＦＴで形成したデータ線駆動回路の構成を示す図。
【図２４】 ｐチャネル型ＴＦＴで形成したゲート線駆動回路の構成を示す図。
【図２５】 デコーダ入力信号のタイミングチャートを説明する図。
【図２６】 ｐチャネル型ＴＦＴで形成したデータ線駆動回路の構成を示す図。
【図２７】 半導体装置の一例を示す図。
【図２８】 半導体装置の一例を示す図。
【図２９】 結晶構造を有する半導体膜の作製工程を説明する図。
【図３０】 ゲート絶縁膜及び窒化タンタル膜を通したリンのドーピングプロファイルを示すグラフ。
【図３１】 窒化タンタル膜厚をゲート絶縁膜に換算してフィッティングさせたグラフであり、定数倍を掛けて換算した結果を示している。
【発明の属する技術分野】
本発明は、基板上に形成された結晶構造を有する半導体膜を用いた薄膜トランジスタ（Thin Film Transistor、以下ＴＦＴと記す）を用いた半導体装置及びその作製方法に関する。
【０００２】
【従来の技術】
テレビ受像器、パーソナルコンピュータ、携帯電話など半導体素子を内蔵した様々な半導体装置において、文字や画像を表示するためのディスプレイは情報を人間が認識する手段として必要不可欠なものとなっている。従来から用いられている代表的なディスプレイとしてＣＲＴが知られているが、最近では電子装置の軽量化及び小型化を図るために液晶表示装置に代表される平板型のディスプレイ（フラットパネルディスプレイ）の占める割合が飛躍的に増加している。
【０００３】
フラットパネルディスプレイの一つの形態として、画素又はドット毎にＴＦＴを設け、データ信号を順次書き込むことにより映像表示を行うアクティブマトリクス駆動方式が知られている。ＴＦＴはアクティブマトリクス駆動方式を実現する上で必須の素子となっている。
【０００４】
ＴＦＴは非晶質シリコンを用いて作製されるものがほとんどであったが、そのＴＦＴは高速動作が不可能なので、ドット毎に設けるスイッチング素子としてのみ使用されていた。データ線に映像信号を出力するデータ線側駆動回路や、走査線に走査信号を出力する走査線側駆動回路はＴＡＢ(Tape Automated Bonding)やＣＯＧ(Chip on Glass)により実装する外付けのＩＣ（ドライバＩＣ）で賄っていた。
【０００５】
しかしながら、画素密度が増加すると画素ピッチが狭くなるので、ドライバＩＣを実装する方式には限界があると考えられている。例えば、ＵＸＧＡ（画素数１２００×１６００個）を想定した場合、ＲＧＢカラー方式では単純に見積もっても６０００個の接続端子が必要になる。接続端子数の増加は接点不良の発生確率を増加させる原因となる。又、画素部の周辺部分の領域（額縁領域）が増大し、これをディスプレイとする半導体装置の小型化や外観のデザインを損なう要因となる。このような背景から、駆動回路一体型の表示装置の必要性が明瞭になっている。画素部と走査線側及びデータ線側駆動回路を同一の基板に一体形成することで接続端子の数は激減し、又額縁領域の面積も縮小させることができる。
【０００６】
しかし、その駆動回路は高い駆動能力（オン電流、Ｉon）及びホットキャリア効果による劣化を防ぎ信頼性を向上させることが求められる一方、画素部は低いオフ電流（Ｉoff）が求められている。オフ電流値を低減するためのＴＦＴ構造として、低濃度ドレイン（ＬＤＤ：Lightly Doped drain）構造が知られている。この構造は、チャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域或いはドレイン領域との間に、低濃度に不純物元素を添加したＬＤＤ領域を設けたものである。又、ホットキャリアによるオン電流値の劣化を防ぐのに有効な構造として、ＬＤＤ領域の一部分がゲート電極と重なるＬＤＤ構造（以下、Gate-drain Overlapped LDDを省略してＧＯＬＤと呼ぶ）が知られている。
【０００７】
【発明が解決しようとする課題】
ＴＦＴは半導体膜や絶縁膜、或いは導電膜を、フォトマスクを用いて所定の形状にエッチング加工しながら積層することにより作製する。しかし、画素部や各駆動回路の要求に合わせてＴＦＴの構造を最適化するために単純にフォトマスクの数を増やすと、製造工程が複雑となり工程数が必然的に増加してしまう。
【０００８】
本発明はこのような問題点を解決することを目的とし、画素部や駆動回路の駆動条件に最適なＴＦＴの構造を、少ないフォトマスクの数で実現する技術を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明は、チャネル長方向の長さが異なり、ゲート絶縁膜と接する第１層目の方が長い二層構造のゲート電極を適用し、駆動回路部のｎチャネル型ＴＦＴはこの二層構造のゲート電極を用いてソース及びドレイン領域とＬＤＤ領域とを自己整合的に形成し、画素部のｎチャネル型ＴＦＴにおいては、フォトマスクを使ってソース及びドレイン領域とＬＤＤ領域とを非自己整合的に形成する。又、駆動回路部のｎチャネル型ＴＦＴのＬＤＤ領域はゲート電極と重なる位置に設けられ、画素部のｎチャネル型ＴＦＴにおいてはゲート電極の外側（ゲート電極と重ならない）にＬＤＤ領域が設けられた構造とする。このゲート電極と配置関係が異なる２種類のＬＤＤ領域とソース及びドレイン領域とは２回のドーピング処理で形成する。
【００１０】
上記の如く、本発明の半導体装置の作製方法は、第１絶縁膜上に、互いに分離された第１半導体膜乃至第３半導体膜を形成し、第１半導体膜乃至第３半導体膜上にそれぞれ第１形状の第１電極乃至第３電極を第２絶縁膜を介して形成し、第１形状の第１電極乃至第３電極をマスクとして、第１ドーピング処理により第１半導体膜乃至第３半導体膜に第１濃度の一導電型不純物領域を形成し、第１形状の第１電極乃至第３電極から第２形状の第１電極乃至第３電極を形成し、第２ドーピング処理により第２半導体膜に第２形状の第２電極と重なる第２濃度の一導電型不純物領域を形成し、さらに、第１半導体膜及び第２半導体膜に第３濃度の一導電型不純物領域を形し、第３ドーピング処理により、第３半導体膜に一導電型とは反対の導電型の第４不純物領域及び第５不純物領域を形成する工程を有することを特徴としている。即ち、ＴＦＴのゲート電極を形成するためのエッチング処理とドーピング処理とを組み合わせて、自己整合的にＬＤＤやソース又はドレイン領域を形成することを特徴としている。
【００１１】
又、他の構成として、第１絶縁膜上に、互いに分離された第１半導体膜乃至第３半導体膜を形成し、第１半導体膜上に、第１形状の第１電極を第２絶縁膜を介して形成し、第１半導体膜に、第１形状の第１電極をマスクとして第１濃度の一導電型不純物領域を形成し、第２半導体膜及び第３半導体膜上に、第１形状の第２電極及び第３電極を、第２絶縁膜を介して形成し、第１形状の第２電極及び第３電極をエッチングして、第２形状の第２電極及び第３電極を形成し、第２ドーピング処理により、第２半導体膜に第２形状の第２電極と重なる第２濃度の一導電型不純物領域を形成し、さらに、第１半導体膜及び第２半導体膜に第３濃度の一導電型不純物領域を形し、第３ドーピング処理により、第３半導体膜に一導電型とは反対の導電型の第４不純物領域及び第５不純物領域を形成する工程を有することを特徴としている。
【００１２】
このような作製方法により、駆動回路に形成するｎチャネル型ＴＦＴはゲート電極と重なるＬＤＤを自己整合的に形成する。このＬＤＤはゲート電極の膜厚差（段差）を利用してドーピングすることにより、ソース又はドレイン領域と同時に、同一のドーピング工程で行うことができる。一方、画素部に形成するｎチャネル型ＴＦＴはゲート電極と重ならないＬＤＤをマスクにより形成する。
【００１３】
尚、本発明でいう半導体装置は、半導体特性を利用して機能する装置全般を指し、ＴＦＴを内蔵した液晶表示装置に代表される表示装置、半導体集積回路（マイクロプロセッサ、信号処理回路又は高周波回路等）を範疇に含んでいる。
【００１４】
【発明の実施の形態】
[実施の形態１]
本発明の実施の形態を図１〜図６を用いて説明する。ここでは、同一基板上に画素部と、画素部の近くに設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について詳細に説明する。
【００１５】
図１（Ａ）において、基板１０１はガラス基板、石英基板、セラミック基板などを用いることができる。又、シリコン基板、金属基板又はステンレス基板の表面に絶縁膜を形成したものを用いても良い。又、本実施の形態の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００１６】
まず、基板１０１上に第１絶縁膜１０２、１０３を形成する。ここでは２層構造で示しているが、勿論一層のみとしても良い。半導体膜１０４〜１０７は結晶構造を有する半導体で形成する。これは、第１絶縁膜上に形成した非晶質半導体膜を結晶化して得る。非晶質半導体膜は堆積した後、加熱処理やレーザー光の照射により結晶化させる。非晶質半導体膜の材料に限定はないが、好ましくはシリコン又はシリコンゲルマニウム（ＳｉxＧｅ1-x；０＜ｘ＜１、代表的には、ｘ＝０．００１〜０．０５）合金などで形成する。
【００１７】
非晶質半導体膜をレーザー光の照射により結晶化させるには、パルス発振型又は連続発振の気体レーザー又は固体レーザーが適用される。気体レーザーとしてはＫｒＦ、ＡｒＦ、ＸｅＣｌなどのエキシマレーザーが適用される。ＹＡＧ、ＹＶＯ4、ＹＬＦ、ＹＡｌＯ3などの結晶にＣｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍをドープした結晶を使ったレーザー発振装置が適用される。発振波長の基本波はドープする材料によっても異なるが、１μmから２μmの波長で発振する。非晶質半導体膜を結晶化させるためにはレーザー光を半導体膜で選択的に吸収させるために、可視域から紫外域の波長のレーザー光を適用し、基本波の第２高調波〜第４高調波を適用するのが好ましい。代表的には、非晶質半導体膜の結晶化に際して、Ｎｄ:ＹＶＯ4レーザー発振装置（基本波１０６４nm）の第２高調波（５３２nm）を用いる。その他に、アルゴンレーザー発振装置、クリプトンレーザー発振装置などの気体レーザー発振装置を適用することもできる。
【００１８】
結晶化法として、ニッケルなどの半導体の結晶化に対し触媒作用のある金属元素を添加して結晶化させても良い。例えば、ニッケルを含有する溶液を非晶質珪素膜上に保持させた後、脱水素化（５００℃、１時間）続けて熱結晶化（５５０℃、４時間）を行い、更に結晶性を向上させるためＹＡＧレーザー、ＹＶＯ4レーザー、ＹＬＦレーザーから選ばれた連続発振レーザー光の第２高調波を照射する。
【００１９】
次いで、半導体膜１０４〜１０７を覆う第２絶縁膜１０８を形成する。第２絶縁膜１０８は、プラズマＣＶＤ法やスパッタ法でシリコンを含む絶縁物で形成する。その厚さは４０〜１５０nmとする。半導体膜１０４〜１０７を覆って形成される第２絶縁膜は、本実施の形態において作製するＴＦＴのゲート絶縁膜として用いる。
【００２０】
第２絶縁膜１０８上にはゲート電極や配線を形成するために導電膜を形成する。本発明においてゲート電極は２層又はそれ以上の導電膜を積層して形成する。第２絶縁膜１０８上に形成する第１導電膜１０９はモリブデン、タングステンなどの高融点金属の窒化物で形成し、その上に形成する第２導電膜１１０は高融点金属又はアルミニウムや銅などの低抵抗金属、或いはポリシリコンなどで形成する。具体的には、第１導電膜としてＷ、Ｍｏ、Ｔａ、Ｔｉから選ばれ一種又は複数種の窒化物を選択し、第２導電膜としてＷ、Ｍｏ、Ｔａ、Ｔｉ、Ａｌ、Ｃｕから選ばれ一種又は複数種の合金、或いはｎ型多結晶シリコンを用いる。
【００２１】
次に、図１（Ｂ）に示すようにレジストマスク１１１〜１１５を形成し、第１導電膜及び第２導電膜に対する第１エッチング処理を行う。このエッチング処理により、端部にテーパーを有する第１形状の電極１１６〜１１８と第１形状の配線１１９〜１２１を形成する。テーパーは４５〜７５度で形成する。第１形状の電極１１６〜１１８及び第１形状の配線１１９〜１２１で覆われない第２絶縁膜１２２の表面は２０〜５０nm程度エッチングされ薄くなった領域が形成される。
【００２２】
第１ドーピング処理は、イオン注入法又は質量分離をしないでイオンを注入するイオンドープ法により行う。ドーピングは第１形状の電極１１６〜１１８をマスクとして用い、半導体膜１０４〜１０７に第１濃度の一導電型不純物領域１２３〜１２６を形成する。第１濃度は１×１０17〜１×１０19/cm3とする。
【００２３】
次に、レジストマスク１１１〜１１５を除去せずに図２（Ａ）に示すように第２エッチング処理を行う。このエッチング処理では、第２導電膜を異方性エッチングして第２形状の電極１２７〜１２９と第２形状の配線１３０、１３１を形成する。第２形状の電極１２７〜１２９及び第２形状の配線１３０、１３１で覆われない第２絶縁膜の表面は２０〜５０nm程度エッチングされ薄くなる。
【００２４】
その後、半導体膜１０４の全体を覆うマスク１３３、半導体膜１０６上の第２形状の電極１２９を覆うマスク１３４、半導体膜１０７を覆うマスク１３４を形成し、第２ドーピング処理を行う。第２ドーピング処理を行い、半導体膜１０５に第２濃度の一導電型不純物領域と、半導体膜１０５、１０６に第３濃度の一導電型不純物領域を形成する。
【００２５】
第２濃度の一導電型不純物領域１３５は、第２形状の電極１２８を構成する第１導電膜１２８ａと重なる位置に自己整合的に形成される。イオンドープ法で添加される不純物は、第１導電膜１２８ａを通過させて添加するため、半導体膜に達するイオンの数は減少し、必然的に第３濃度のｎ型不純物領域より低濃度となる。その濃度は１×１０16〜１×１０17/cm3となる。又、第３濃度の不純物領域１３６、１３７は１×１０20〜１×１０21/cm3の濃度でｎ型不純物が添加される。
【００２６】
次いで、図３（Ａ）で示すようにレジストマスク１３８を形成し第３ドーピング処理を行う。この第３ドーピング処理により、半導体膜１０４に第４濃度の一導電型とは反対の導電型の不純物領域１３９及び第５濃度の一導電型とは反対の導電型の不純物領域１４０を形成する。第４一導電型とは反対の導電型の不純物領域は第２形状の電極１２７と重なる領域に形成されるものであり、１×１０18〜１×１０19/cm3の濃度範囲で当該不純物元素が添加される。この不純物濃度はＬＤＤとして機能しうる不純物濃度となる。第５濃度は１４０には２×１０20〜３×１０21/cm3の濃度範囲で当該不純物元素が添加されるようにする。
【００２７】
以上までの工程でそれぞれの半導体膜に価電子制御を目的とした不純物を添加した領域が形成される。第２形状の電極１２７〜１２９はゲート電極となる。又、第２形状の配線１３０は画素部において保持容量を形成する一方の電極となる。さらに、第２形状の配線１３１は画素部においてデータ線を形成する。
【００２８】
次いで、プラズマＣＶＤ法又はスパッタ法を用い第３絶縁膜１４３を形成する。第３絶縁膜１４３は酸化窒化シリコン膜や酸化シリコン膜などで形成する。
【００２９】
その後、図３（Ｂ）に示すように、それぞれの半導体膜に添加された不純物元素を活性化処理する工程を行う。この活性化はファーネスアニール炉又は瞬間熱アニール（ＲＴＡ）法を用いて行う。加熱処理の温度は窒素雰囲気中で４００〜７００℃、代表的には４５０〜５００℃で行う。この他に、ＹＡＧレーザーの第２高調波（５３２nm）を用いたレーザーアニール法を適用することもできる。レーザー光の照射により活性化を行うには、ＹＡＧレーザーの第２高調波（５３２nm）を用いこの光を半導体膜に照射する。勿論、レーザー光に限らずランプ光源を用いるＲＴＡ法でも同様であり、基板の両面又は基板側からランプ光源の輻射により半導体膜を加熱する。
【００３０】
その後、図４に示すように、プラズマＣＶＤ法で窒化シリコンから成る第４絶縁膜１４４を５０〜１００nmの厚さに形成し、クリーンオーブンを用いて４１０℃の熱処理を行い、窒化シリコン膜から放出される水素で半導体膜の水素化を行う。
【００３１】
次いで、第４絶縁膜１４４上に有機絶縁物材料から成る第５絶縁膜１４５を形成する。有機絶縁物材料を用いる理由は第５絶縁膜の最表面を平坦化させるためである。そして、エッチング処理により第３乃至第５絶縁膜を貫通するコンタクトホールを形成する。このエッチング処理においては外部入力端子部の第３及び第５絶縁膜も除去する。そして、チタン膜とアルミニウム膜を積層して形成される配線１４６〜１４９、画素電極１５１、走査線１５２、接続電極１５０、外部入力端子に接続する配線１５３を形成する。
【００３２】
以上までの工程において、一導電型不純物領域をｎ型、一導電型とは反対の不純物領域をｐ型とすると、同一基板上にｐチャネル型ＴＦＴ２００、第１ｎチャネル型ＴＦＴ２０１を有する駆動回路２０５と、第２ｎチャネル型ＴＦＴ２０３と容量部２０４を有する画素部２０６を形成することができる。容量部２０４は半導体膜１０７、第２絶縁膜１２２で形成される絶縁膜、第１形状の容量配線１３０で形成されている。
【００３３】
駆動回路２０５のｐチャネル型ＴＦＴ２００にはチャネル形成領域１５４、ゲート電極を形成する第２電極１２７の外側に第５濃度のｐ型不純物領域１４０（ソース領域又はドレイン領域として機能する領域）と、第２電極１２７と重なる第４濃度のｐ型不純物領域（ＬＤＤ）を有している。
【００３４】
第１ｎチャネル型ＴＦＴ２０１はチャネル形成領域１５５、ゲート電極を形成する第２形状の電極１２８と重なる第２濃度のｎ型不純物領域１２４（ＬＤＤ）と、ソース領域又はドレイン領域として機能する第３濃度のｎ型不純物領域１３５を有している。ＬＤＤのチャネル長方向の長さは０．５〜２．５μm、好ましくは１．５μmで形成する。このようなＬＤＤの構成は、主にホットキャリア効果によるＴＦＴの劣化を防ぐことを目的としている。これらｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴによりシフトレジスタ回路、バッファ回路、レベルシフタ回路、ラッチ回路などを形成することができる。特に、駆動電圧が高いバッファ回路には、ホットキャリア効果による劣化を防ぐ目的から、第１ｎチャネル型ＴＦＴ２０１の構造が適している。
【００３５】
画素部２０６の第２ｎチャネル型ＴＦＴ２０３にはチャネル形成領域１５６、ゲート電極を形成する第２形状の電極１２９の外側に形成される第１濃度の一導電型不純物領域１２５と、ソース領域又はドレイン領域として機能する第３一導電型不純物領域１３６を有している。又、容量部２０４の一方の電極として機能する半導体膜１０７には一導電型とは反対の導電型の不純物領域１４１、１４２が形成されている。
【００３６】
画素部２０６において、１５１は画素電極であり、１５０はデータ線１３１と半導体膜１０６の第３濃度のｎ型不純物領域１３６とを接続する接続電極である。又、１５２はゲート配線であり、図中には示されていないが、ゲート電極として機能する第２形状の電極１２９と接続するものである。
【００３７】
以上のように、本発明はゲート電極と重なるＬＤＤを有する一導電型の不純物領域で形成される第１ｎチャネル型ＴＦＴと、ゲート電極と重ならない第２ｎチャネル型ＴＦＴを同一基板上に形成することを可能としている。これらのＴＦＴは駆動回路部と画素部というように動作条件のことなる回路に対応して適宣配置を決めることができる。一方、ｐチャネル型ＴＦＴはゲート電極と重なるＬＤＤをもって形成される。
【００３８】
本実施の形態で形成される駆動回路部２０５、画素部２０６を備えた基板を便宜上アクティブマトリクス基板と呼ぶ。このようなアクティブマトリクス基板を用いて、アクティブマトリクス駆動をする表示装置を形成することができる。本実施例では画素電極を光反射性の材料で形成したため、液晶表示装置に適用すれば反射型の表示装置を形成することができる。このような基板から液晶表示装置や有機発光素子で画素部を形成する発光装置を形成することができる。
【００３９】
[実施の形態２]
本発明の他の実施の形態を以下に図７乃至図１０を用いて説明する。ここでは、同一基板上に画素部と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について詳細に説明する。
【００４０】
図７（Ａ）において、基板３０１、第１絶縁膜３０２、３０３、半導体膜３０４〜３０７、第２絶縁膜３０８、第１導電膜３０９、第２導電膜３１０は実施の形態と同様なものとする。
【００４１】
図７（Ｂ）では、マスク３１１、３１２を形成する。マスク３１１は駆動回路部を覆うマスクであり、マスク３１２は画素部に形成するマスクである。この状態で第１エッチング処理を行い、第１導電膜及び第２導電膜をエッチングすることにより、第１形状の電極３１３、第１形状の配線３１４、３１５を形成する（これらは、第１導電膜３１３ａ〜３１５ａと第２導電膜３１３ｂ〜３１５ｂで成る）。次いで、第１ドーピング処理を行い、半導体膜３０６、３０７に一導電型の不純物を添加して、第１濃度の一導電型不純物領域３１６、３６０を形成する。
【００４２】
マスク３１１、３１２を除去した後、図８（Ａ）に示すように第１形状の電極３１３、第１形状の配線３１４、３１５を覆うマスク３１７を形成する。さらに、駆動回路部にマスク３１８〜３２０を形成し、第２エッチング処理により駆動回路部に第１形状の電極３２１〜３２３を形成する。
【００４３】
第１エッチング処理及び第２エッチング処理は、共に第１導電膜及び第２導電膜をエッチングし、端部に４５〜７５度のテーパー部を形成する。
【００４４】
第２エッチング処理に続いて、図８（Ｂ）に示すように第３エッチング処理を行う。第３エッチング処理は、第２導電膜を選択的にエッチングするものであり、第２形状の電極３２４〜３２６が形成される。第２形状の電極は、第１導電膜３２４ａ〜３２６ａによる突出部が形成された状態となる。
【００４５】
この第２形状の電極３２４、３２５を用い、第１導電膜３２４ａ、３２５ａと第２導電膜３２４ｂ、３２５ｂの膜厚差を利用して、第２ドーピング処理により半導体膜３０４、３０５に一導電型の不純物領域を形成する。第２濃度の一導電型不純物領域３３０、３３１は第２形状の電極と重なる位置に形成され、第３濃度の一導電型不純物領域３２７、３２８はその外側の領域に形成される。又、半導体膜３０６にも第３濃度の一導電型不純物領域３２９を形成する。
【００４６】
その後、図９（Ａ）に示すように、マスク３３２、３３３を形成し、第３ドーピング処理により一導電型とは反対の導電型の不純物を半導体膜３０４に添加して、第４濃度の一導電型とは反対の導電型の不純物領域３３５と、第５濃度の一導電型とは反対の導電型の不純物領域３３４を形成する。又、半導体膜３０７にも第５濃度の一導電型とは反対の導電型の不純物領域３３６を形成する。
【００４７】
以降、実施の形態１と同様に第３絶縁膜３３７を形成し、半導体膜に添加した不純物の活性化処理を行う。
【００４８】
その後、図１０に示すように、第４絶縁膜３３８を形成し、４１０℃の熱処理を行い半導体膜の水素化を行う。次いで、第４絶縁膜３３８上に有機絶縁物材料から成る第５絶縁膜３３９を形成する。有機絶縁物材料を用いる理由は第５絶縁膜の最表面を平坦化させるためである。そして、エッチング処理により第３〜第５絶縁膜を貫通するコンタクトホールを形成する。配線３４０〜３４３、画素電極３４５、ゲート線３４６、配線３４４、３４７を形成する。
【００４９】
以上までの工程において、一導電型不純物領域をｎ型、一導電型とは反対の不純物領域をｐ型とすると、同一基板上にｐチャネル型ＴＦＴ４００、第１ｎチャネル型ＴＦＴ４０１を有する駆動回路４０５と、第２ｎチャネル型ＴＦＴ４０３と容量部４０４を有する画素部４０６を形成することができる。容量部４０４は半導体膜３０７、第２絶縁膜３６１で形成される絶縁膜、第１形状の容量配線３１４で形成されている。
【００５０】
駆動回路４０５のｐチャネル型ＴＦＴ４００にはチャネル形成領域３４８、ゲート電極を形成する第２電極３２４と重なる位置に第４濃度の一導電型とは反対の導電型の不純物領域３３２、第２電極３２４の外側に第５濃度の一導電型とは反対の導電型の不純物領域３３３を有している。
【００５１】
第１ｎチャネル型ＴＦＴ４０１はチャネル形成領域３４９、ゲート電極を形成する第２形状の電極３２５と重なる第２濃度の一導電型不純物領域３３１（ＬＤＤ領域）と、ソース領域又はドレイン領域として機能する第３濃度の一導電型不純物領域３２８を有している。ＬＤＤのチャネル長方向の長さは０．５〜２．５μm、好ましくは１．５μmで形成する。このようなＬＤＤ領域の構成は、主にホットキャリア効果によるＴＦＴの劣化を防ぐことを目的としている。これらｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴによりシフトレジスタ回路、バッファ回路、レベルシフタ回路、ラッチ回路などを形成することができる。特に、駆動電圧が高いバッファ回路には、ホットキャリア効果による劣化を防ぐ目的から、第１ｎチャネル型ＴＦＴ４０１の構造が適している。
【００５２】
画素部４０６の第２ｎチャネル型ＴＦＴ４０３にはチャネル形成領域３５０、ゲート電極を形成する第１形状の電極３１３の外側に形成される第１濃度の一導電型不純物領域３１６と、ソース領域又はドレイン領域として機能する第３濃度の一導電型不純物領域３２９を有している。又、容量部４０４の一方の電極として機能する半導体膜３０７には第５濃度の一導電型とは反対の導電型の不純物領域３３６が形成されている。
【００５３】
以上のように、本実施の形態においては駆動回路部のゲート電極と画素部のゲート電極の構造を異ならせることにより、ＬＤＤの構造が異なるＴＦＴを形成している。ゲート電極と重なるＬＤＤは自己整合的に形成され、フォトマスクを用いず精度良く形成することができる。
【００５４】
【実施例】
[実施例１]
本発明の一実施例を、以下に図１乃至図６を用いて説明する。ここでは、同一基板上に画素部と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について詳細に説明する。
【００５５】
図１（Ａ）において、基板１０１はアルミノホウケイ酸ガラスを用いる。この基板１０１上に第１絶縁膜を形成する。本実施例では、ＳｉＨ4、ＮＨ3及びＮ2Ｏを反応ガスとして成膜される第１酸化窒化シリコン膜１０２を５０nm、ＳｉＨ4及びＮ2Ｏを反応ガスとして成膜される第２酸化窒化シリコン膜１０３を１００nmの厚さに積層形成する。
【００５６】
半導体膜１０４〜１０７は結晶構造を有する半導体で形成する。これは、第１絶縁膜上に非晶質半導体膜を形成した後、公知の結晶化法を用いて形成する。本実施例では、非晶質シリコン膜を５０nmの厚さに堆積した後、エキシマレーザー光を光学系で線状に集光し、それを照射することにより結晶化させる。当該レーザー光のパワー密度は３００mJ/cm2とし、太さ５００μmの線状レーザー光を９０〜９８％割合で重畳させながら非晶質シリコン膜の全面に渡って照射する。
【００５７】
又、他の手段として、連続発振型のＹＶＯ4レーザーを用い、波長変換素子により第２高調波に変換し、１０Ｗのエネルギービームを１〜１００cm/secの速度で走査して結晶化させても良い。
【００５８】
結晶化後、ＴＦＴのしきい値電圧を制御するために、アクセプタ型の不純物として硼素をイオンドープ法により半導体膜に添加する。添加する濃度は実施者は適宣決定すれば良い。
【００５９】
こうして形成された多結晶シリコン膜をエッチング処理により島状に分割して、半導体膜１０４〜１０７を形成する。その上に、第２絶縁膜１０８として、ＳｉＨ4、Ｎ2Ｏを用いプラズマＣＶＤ法により作製される酸化窒化シリコン膜を１１０nmの厚さに形成する。
【００６０】
さらに、第２絶縁膜１０８上に第１導電膜１０９として窒化タンタル膜をスパッタ法で３０nmの厚さに形成し、さらに第２導電膜１１０としてタングステンを３００nmの厚さに形成する。
【００６１】
この窒化タンタル膜の厚さはイオンドープ法でｎ型不純物として用いるリンのドーピング効率（又は、リンに対する窒化タンタル膜の阻止能力）を考慮して決めている。図３０は、ゲート絶縁膜厚を一定として、窒化タンタル膜の厚さを１５〜４５nmに変化させた時のリンの濃度分布を示している。ドーピングにおける加速電圧は９０keVである。半導体膜に注入されるリン濃度は、その上層にある被膜（ゲート絶縁膜や窒化タンタル膜）の厚さや材質により変化する。窒化タンタル膜の厚さをゲート絶縁膜の厚さに換算したプロファイルが図３１である。これより、リンの阻止能力から見た窒化タンタル膜の厚さをゲート絶縁膜の厚さで換算すると２．４〜２．６６倍となる。即ち、窒化タンタル膜の方が、薄くてもリンの阻止能力が高いことが分かる。
【００６２】
窒化タンタル膜の厚さは抵抗値と、このドーピング阻止能力とを考慮して決められるものであり、図３０と図３１を参照すれば１５nm〜３００nmが最も適した範囲であると考察することができる。
【００６３】
次に、図１（Ｂ）に示すように光感光性のレジスト材料を用い、マスク１１１〜１１５を形成する。そして、第１導電膜１０９及び第２導電膜１１０に対する第１エッチング処理を行う。エッチングにはＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用いる。エッチング用ガスに限定はないがＷ膜や窒化タンタル膜のエッチングにはＣＦ4とＣｌ2とＯ2とを用いる。それぞれのガス流量を２５：２５：１０とし、１Paの圧力でコイル型の電極に５００WのＲＦ（１３．５６MHz）電力を投入してエッチングを行う。この場合、基板側（試料ステージ）にも１５０WのＲＦ（１３．５６MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１エッチング条件により主にＷ膜を所定の形状にエッチングする。
【００６４】
この後、エッチング用ガスをＣＦ4とＣｌ2に変更し、それぞれのガス流量比を３０：３０とし、１Paの圧力でコイル型の電極に５００WのＲＦ（１３．５６MHz）電力を投入してプラズマを生成して約３０秒程度のエッチングを行う。基板側（試料ステージ）にも２０WのＲＦ（１３．５６MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2との混合ガスは窒化タンタル膜とＷ膜とを同程度の速度でエッチングする。こうして、端部にテーパーを有する第１形状の電極１１６〜１１８と第１形状の配線１１９〜１２１を形成する。テーパーは４５〜７５度で形成する。尚、第２絶縁膜上に残渣を残すことなくエッチングするためには１０〜２０％程度の割合でエッチング時間を増加させると良い。第１形状の電極１１６〜１１８及び第１形状の配線１１９〜１２１で覆われない第２絶縁膜１２２の表面は２０〜５０nm程度エッチングされ薄くなった領域が形成される。
【００６５】
第１ドーピング処理は、質量分離をしないでイオンを注入するイオンドープ法により行う。ドーピングは第１形状の電極１１６〜１１８をマスクとして用い、水素希釈のフォスフィン（ＰＨ3）ガス又は希ガスで希釈したフォスフィンガスを用い、半導体膜１０４〜１０７に第１濃度のｎ型不純物領域１２３〜１２６を形成する。このドーピングにより形成する第１濃度のｎ型不純物領域の燐濃度は１×１０17〜１×１０19/cm3となるようにする。
【００６６】
次に、マスク１１１〜１１４を除去せずに図２（Ａ）に示すように第２エッチング処理を行う。エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２０：２０：２０とし、１Paの圧力でコイル型の電極に５００WのＲＦ（１３．５６MHz）電力を投入してプラズマを生成してエッチングを行う。基板側（試料ステージ）には２０WのＲＦ（１３．５６MHz）電力を投入し、第１エッチング処理に比べ低い自己バイアス電圧を印加する。このエッチング条件により第２導電膜として用いたＷ膜をエッチングする。こうしてＷ膜を異方性エッチングして第２形状の電極１２７〜１２９と第２形状の配線１３０、１３１を形成する。第２形状の電極１２７〜１２９及び第２形状の配線１３０、１３１で覆われない第２絶縁膜の表面は２０〜５０nm程度エッチングされ薄くなる。
【００６７】
その後、半導体膜１０４の全体を覆うマスク１３３、半導体膜１０６上の第２形状の電極１２９を覆うマスク１３４、半導体膜１０７を覆うマスク１３４を形成し、第２ドーピング処理を行う。第２ドーピング処理を行い、半導体膜１０５に第２濃度のｎ型不純物領域と、半導体膜１０５、１０６に第３濃度のｎ型不純物領域を形成する。イオンドープ法の条件はフォスフィンを用い、ドーズ量を１．５×１０14/cm3とし、加速電圧を１００keVとして行う。
【００６８】
第２濃度のｎ型不純物領域１３５は、第２形状の電極１２８を構成する第１導電膜１２８ａと重なる位置に自己整合的に形成される。イオンドープ法で添加される不純物は、第１導電膜１２８ａを通過して添加されるため、第３濃度のｎ型不純物領域より遙かに低濃度になり、１×１０16〜１×１０17/cm3の濃度となる。又、第３濃度の不純物領域１３６、１３７は１×１０20〜１×１０21/cm3の濃度となるように燐を添加する。
【００６９】
次いで、図３（Ａ）で示すようにマスク１３８を形成し第３ドーピング処理を行う。ドーピングは水素希釈のジボラン（Ｂ2Ｈ6）ガス又は希ガスで希釈したジボランガスを用い、半導体膜１０４に第４濃度のｐ型不純物領域１３９及び第５濃度のｐ型不純物領域１４０を形成する。第４ｐ型不純物領域は第２形状の電極１２７と重なる領域に形成されるものであり、１×１０18〜１×１０20/cm3の濃度範囲で硼素を添加し、第５不純物領域１４０には２×１０20〜３×１０21/cm3の濃度範囲で硼素が添加されるようにする。又、第５濃度のｐ型不純物領域１４２及び第４濃度のｐ型不純物領域１４１は画素部において保持容量を形成する半導体膜１０７に形成される。
【００７０】
以上までの工程でそれぞれの半導体膜に燐又は硼素が添加された領域が形成される。第２形状の電極１２７〜１２９はゲート電極となる。又、第２形状の配線１３０は画素部において保持容量を形成する一方の電極となる。さらに、第２形状の配線１３１は画素部においてデータ線を形成する。
【００７１】
次いで、プラズマＣＶＤ法を用い、厚さを５０nmの第３絶縁膜１４３を酸化窒化シリコン膜で形成する。その後、図３（Ｂ）に示すように、それぞれの半導体膜に添加された不純物元素を活性化処理するために、ＹＡＧレーザーの第２高調波（５３２nm）を用いこのレーザー光を半導体膜に照射する。
【００７２】
その後、図４に示すように、プラズマＣＶＤ法で窒化シリコンから成る第４絶縁膜１４４を５０nmの厚さに形成し、クリーンオーブンを用いて４１０℃の熱処理を行い、窒化シリコン膜から放出される水素で半導体膜の水素化を行う。
【００７３】
次いで、第４絶縁膜１４４上に第５絶縁膜１４５をアクリルで形成する。そしてコンタクトホールを形成する。このエッチング処理においては外部入力端子部の第３及び第５絶縁膜も除去する。そして、チタン膜とアルミニウム膜を積層して形成される配線１４６〜１４９、画素電極１５１、走査線１５２、接続電極１５０、外部入力端子に接続する配線１５３を形成する。
【００７４】
以上のようにして、同一基板上にｐチャネル型ＴＦＴ２００、第１ｎチャネル型ＴＦＴ２０１を有する駆動回路２０５と、第２ｎチャネル型ＴＦＴ２０３と容量部２０４を有する画素部２０６を形成することができる。容量部２０４は半導体膜１０７、第２絶縁膜１２２で形成される絶縁膜、第１形状の容量配線１３０で形成されている。
【００７５】
駆動回路２０５のｐチャネル型ＴＦＴ２００にはチャネル形成領域１５４、ゲート電極を形成する第２電極１２７の外側に第５濃度のｐ型不純物領域１４０（ソース領域又はドレイン領域として機能する領域）と、第２電極１２７と重なる第４濃度のｐ型不純物領域を有している。
【００７６】
第１ｎチャネル型ＴＦＴ２０１はチャネル形成領域１５５、ゲート電極を形成する第２形状の電極１２８と重なる第２濃度のｎ型不純物領域１２４（ＬＤＤ）と、ソース領域又はドレイン領域として機能する第３濃度のｎ型不純物領域１３５を有している。ＬＤＤのチャネル長方向の長さは０．５〜２．５μm、好ましくは１．５μmで形成する。このようなＬＤＤ領域の構成は、主にホットキャリア効果によるＴＦＴの劣化を防ぐことを目的としている。これらｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴによりシフトレジスタ回路、バッファ回路、レベルシフタ回路、ラッチ回路などを形成することができる。特に、駆動電圧が高いバッファ回路には、ホットキャリア効果による劣化を防ぐ目的から、第１ｎチャネル型ＴＦＴ２０１の構造が適している。
【００７７】
画素部２０６の第２ｎチャネル型ＴＦＴ２０３にはチャネル形成領域１５６、ゲート電極を形成する第２形状の電極１２９の外側に形成される第１濃度のｎ型不純物領域１２５と、ソース領域又はドレイン領域として機能する第３濃度のｎ型不純物領域１３６を有している。又、容量部２０４の一方の電極として機能する半導体膜１０７にはｐ型不純物領域１４１、１４２が形成されている。
【００７８】
画素部２０６において、１５１は画素電極であり、１５０はデータ線１３１と半導体膜１０６の第３濃度のｎ型不純物領域１３６とを接続する接続電極である。又、１５２はゲート配線であり、図中には示されていないが、ゲート電極として機能する第２形状の電極１２９と接続するものである。
【００７９】
画素部２０６の上面図を図５に示す。図５ではほぼ一ドットの上面図を示し、付与する符号は図４と共通なものとしている。又、Ａ−Ａ'線の断面構造が図４に対応している。図５の画素構造において、ゲート配線とゲート電極とを異なる層上に形成することにより、ゲート配線と半導体膜を重畳させることが可能となり、ゲート配線に遮光膜としての機能が付加されている。又、画素電極間の隙間が遮光されるように、画素電極の端部をソース配線と重なるように配置され、遮光膜（ブラックマトリクス）の形成を省略できる構造としている。その結果、従来に比べ開口率を向上させることが可能となっている。
【００８０】
以上のように、本発明はゲート電極と重なるＬＤＤを有するｎチャネル型ＴＦＴと、オーバーラップしないｎチャネル型ＴＦＴを同一基板上に形成することを可能としている。これらのＴＦＴは駆動回路部と画素部というように動作条件のことなる回路に対応して適宣配置を決めることができる。この時、ｐチャネル型ＴＦＴはシングルドレイン構造を前提としている。
【００８１】
図６はアクティブマトリクス基板の回路構成の一例を示す回路ブロックである。ＴＦＴを組み込まれて形成される画素部６０１、データ信号線駆動回路６０２、走査信号線駆動回路６０６が形成されている。
【００８２】
データ信号線駆動回路６０２は、シフトレジスタ６０３、ラッチ６０４、６０５、その他バッファ回路などから構成される。シフトレジスタ６０３にはクロック信号、スタート信号が入力し、ラッチにはデジタルデータ信号やラッチ信号が入力する。又、走査信号線駆動回路６０６もシフトレジスタ、バッファ回路などから構成されている。画素部６０１の画素数は任意なものとするが、ＸＧＡならば１０２４×７６８個の画素が設けられる。
【００８３】
このようなアクティブマトリクス基板を用いて、アクティブマトリクス駆動をする表示装置を形成することができる。本実施例では画素電極を光反射性の材料で形成したため、液晶表示装置に適用すれば反射型の表示装置を形成することができる。このような基板から液晶表示装置や有機発光素子で画素部を形成する発光装置を形成することができる。こうして反射型の表示装置に対応したアクティブマトリクス基板を作製することができる。
【００８４】
[実施例２]
本発明の他の実施例を以下に図７〜図１０を用いて説明する。本実施例も同一基板上に画素部と画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について説明する。図７（Ａ）における基板３０１、第１絶縁膜３０２、３０３、半導体膜３０４〜３０７、第２絶縁膜３０８、第１導電膜３０９、第２導電膜３１０は実施例１と同様なものとする。
【００８５】
図７（Ｂ）では、マスク３１１、３１２を形成する。マスク３１１は駆動回路部を覆うマスクであり、マスク３１２は画素部に形成するマスクである。この状態で第１エッチング処理を行い、第１形状の電極３１３、第１形状の配線３１４、３１５を形成する（これらは、第１導電膜３１３ａ〜３１５ａと第２導電膜３１３ｂ〜３１５ｂで成る）。エッチング条件は実施例１における第１エッチングと同様にして行う。次いで、第１ドーピング処理を行い、半導体膜３０６、３０７にイオンドープ法で燐を不純物を添加して、第１濃度のｎ型不純物領域３１６、３６０を形成する。第１濃度のｎ型不純物領域の燐濃度は１×１０17〜１×１０19/cm3となるようにする。
【００８６】
マスク３１１、３１２を除去した後、図８（Ａ）に示すように第１形状の電極３１３、第１形状の配線３１４、３１５を覆うマスク３１７を形成する。さらに、駆動回路部にマスク３１８〜３２０を形成し、第２エッチング処理により駆動回路部に第１形状の電極３２１〜３２３を形成する。第２エッチング処理の条件は本実施例の第１エッチング処理と同じ条件で行う。
【００８７】
続いて、図８（Ｂ）に示すように第３エッチング処理を行う。第３エッチング処理は、第２導電膜として形成したＷ膜を選択的にエッチングするものである。その結果、第１導電膜３２４ａ〜３２６ａによる突出部が形成された第２形状の電極３２４〜３２６を形成することができる。このエッチング条件は実施例１の第２エッチング処理と同様な条件で行うことができる。
【００８８】
この第２形状の電極３２４、３２５を用い、第１導電膜３２４ａ、３２５ａと第２導電膜３２４ｂ、３２５ｂの膜厚差を利用して、第２ドーピング処理により燐を半導体膜３０４、３０５に添加してｎ型の不純物領域を形成する。水素で５％に希釈したＰＨ3を用い、ドーズ量を１．６×１０14/cm3とし、加速電圧を１００keVとして行うことにより、一回のドーピングで第２濃度のｎ型不純物領域３３０、３３１と第３濃度のｎ型不純物領域３２７、３２８を形成することができる。第２濃度のｎ型不純物領域３３０、３３１は第２形状の電極と重なる位置に形成され、第１導電膜の存在により添加される燐濃度は１×１０16〜１×１０17/cm3となる。第３濃度のｎ型不純物領域３２７、３２８はその外側の領域に形成され、添加する燐濃度は１×１０20〜１×１０21/cm3とする。又、半導体膜３０６にも第３濃度のｎ型不純物領域３２９を形成する。
【００８９】
その後、図９（Ａ）に示すように、マスク３３２、３３３を形成し、第３ドーピング処理により硼素を半導体膜３０４に添加して、第４濃度のｐ型不純物領域３３５と、第５濃度のｐ型不純物領域３３４を形成する。又、半導体膜３０７にも第５濃度のｐ型不純物領域３３６を形成する。
【００９０】
以降は実施例１と同様に行う。第３絶縁膜３３７を形成し、半導体膜に添加した不純物の活性化処理を行う。その後、図１０に示すように、第４絶縁膜３３８を形成し、４１０℃の熱処理を行い半導体膜の水素化を行う。次いで、第４絶縁膜３３８上に有機絶縁物材料から成る第５絶縁膜３３９を形成する。そして、エッチング処理によりコンタクトホールを形成する。配線３４０〜３４３、画素電極３４５、ゲート線３４６、配線３４４、３４７を形成する。
【００９１】
以上のようにして、同一基板上にｐチャネル型ＴＦＴ４００、第１ｎチャネル型ＴＦＴ４０１を有する駆動回路４０５と、第２ｎチャネル型ＴＦＴ４０３と容量部４０４を有する画素部４０６を形成することができる。容量部４０４は半導体膜３０７、第２絶縁膜３６１で形成される絶縁膜、第１形状の容量配線３１４で形成されている。
【００９２】
駆動回路４０５のｐチャネル型ＴＦＴ４００にはチャネル形成領域３４８、ゲート電極を形成する第２電極３２４と重なる位置に第４濃度の一導電型とは反対の導電型の不純物領域３３２、第２電極３２４の外側に第５濃度の一導電型とは反対の導電型の不純物領域３３３を有している。
【００９３】
第１ｎチャネル型ＴＦＴ４０１はチャネル形成領域３４９、ゲート電極を形成する第２形状の電極３２５と重なる第２濃度の一導電型不純物領域３３１（ＬＤＤ領域）と、ソース領域又はドレイン領域として機能する第３濃度の一導電型不純物領域３２８を有している。ＬＤＤのチャネル長方向の長さは０．５〜２．５μm、好ましくは１．５μmで形成する。このようなＬＤＤ領域の構成は、主にホットキャリア効果によるＴＦＴの劣化を防ぐことを目的としている。これらｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴによりシフトレジスタ回路、バッファ回路、レベルシフタ回路、ラッチ回路などを形成することができる。特に、駆動電圧が高いバッファ回路には、ホットキャリア効果による劣化を防ぐ目的から、第１ｎチャネル型ＴＦＴ４０１の構造が適している。
【００９４】
画素部４０６の第２ｎチャネル型ＴＦＴ４０３にはチャネル形成領域３５０、ゲート電極を形成する第１形状の電極３１３の外側に形成される第１濃度の一導電型不純物領域３１６と、ソース領域又はドレイン領域として機能する第３濃度の一導電型不純物領域３２９を有している。又、容量部４０４の一方の電極として機能する半導体膜３０７には第５濃度の一導電型とは反対の導電型の不純物領域３３６が形成されている。
【００９５】
以上のように、本実施例においては駆動回路部のゲート電極と画素部のゲート電極の構造を異ならせることにより、ＬＤＤの構造が異なるＴＦＴを形成している。ゲート電極と重なるＬＤＤは自己整合的に形成され、フォトマスクを用いず精度良く形成することができる。こうして反射型の表示装置に対応したアクティブマトリクス基板を作製することができる。
【００９６】
[実施例３]
本実施例では透過型の表示装置を形成するためのアクティブマトリクス基板の構成について図１１を用いて説明する。図１１では実施例２で形成されるアクティブマトリクス基板の画素部４０６の構成を示している。第２ｎチャネル型ＴＦＴ４０３や容量部４０４は実施例２と同様にして形成する。
【００９７】
図１１（Ａ）は第４絶縁膜３３８及び第５絶縁膜３３９を形成した後、コンタクトホールを形成し、透明電極３７０を第５絶縁膜３３９上に所定のパターンで形成した状態を示している。透明導電膜３７０は１００nmの厚さに形成する。酸化インジウム、酸化スズ、酸化亜鉛又はこれらの酸化物同士の化合物を透明導電膜として適用することができる。又、端子部上にも透明導電膜３７１を形成する。
【００９８】
次に、図１１（Ｂ）に示すように透明電極３７０に接続する電極３７３、３７４、ゲート線３７５、接続電極３７２を形成する。これらは１００nmのチタン膜と、３００nmのアルミニウム膜を積層して形成する。このような構成により透過型の表示装置に対応したアクティブマトリクス基板を形成する。尚、本実施例の構成は、実施例１のアクティブマトリクス基板に応用することができる。
【００９９】
[実施例４]
本実施例では、実施例３で作製したアクティブマトリクス基板から、アクティブマトリクス駆動の液晶表示装置を作製する工程を図１２を参照して説明する。
【０１００】
図１１（Ｂ）の状態のアクティブマトリクス基板を得た後、そのアクティブマトリクス基板上に配向膜３８３を形成しラビング処理を行う。なお、図示しないが、配向膜３８３を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサを所望の位置に形成しておいても良い。又、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【０１０１】
次いで、対向基板３８０上に対向電極３８１を形成し、その上に配向膜３８２を形成しラビング処理を施す。対向電極３８１はＩＴＯで形成する。そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール剤（図示せず）で貼り合わせる。シール剤にはフィラーが混入されていて、このフィラーとスペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料３８５を注入し、封止剤（図示せず）によって完全に封止する。液晶材料には公知の液晶材料を用いれば良い。
【０１０２】
このようにして図１２に示すアクティブマトリクス駆動の液晶表示装置が完成する。ここでは、実施例３で作製される透過型のアクティブマトリクス基板を用いる例を示したが、同様に実施例１又は２で作製される反射型のアクティブマトリクス基板を用いても同様に液晶表示装置を完成させることができる。
【０１０３】
[実施例５]
図１３は、本発明を用いたアクティブマトリクス駆動方式の発光装置における画素部の構成を示す一例である。画素部４５０のｎチャネル型ＴＦＴ２０３及びｐチャネル型ＴＦＴ２００は実施例１の工程により作製されたものが適用される。第５絶縁膜５０１の表面は窒素又は不活性ガスのプラズマ処理により表面を緻密化する。代表的にはアルゴンプラズマ処理が適用され、緻密化は表面に炭素を主成分とする極薄膜を形成することで成し遂げられる。その後、コンタクトホールを形成し配線を形成する。配線はチタン、アルミニウムなどを用いて形成する。
【０１０４】
画素部４５０では、データ線５０２がｎチャネル型ＴＦＴ２０３のソース側に接続し、ドレイン側の配線５０３はｐチャネル型ＴＦＴ２００のゲート電極と接続している。又、ｐチャネル型ＴＦＴ２００のソース側は電源供給配線５０５と接続し、ドレイン側の電極５０４が発光素子４５１の陽極と接続している。
【０１０５】
本実施例における発光装置は有機発光素子をマトリクス状に配列させて構成する。有機発光素子４５１は陽極と陰極とその間に形成された有機化合物層とから成る。陽極５０６はＩＴＯを用い、配線を形成した後に形成する。有機化合物層は、正孔移動度が相対的に高い正孔輸送性材料、その逆の電子輸送性材料、発光性材料などを組み合わせて形成する。それらは層状に形成しても良いし、混合して形成しても良い。
【０１０６】
有機化合物材料は合計しても１００nm程度の薄膜層として形成する。そのため、陽極として形成するＩＴＯの表面は平坦性を高めておく必要がある。平坦性が悪い場合は、最悪有機化合物層の上に形成する陰極とショートしてしまう。それを防ぐための他の手段として、１〜５nmの絶縁層５０８を形成する方法を採用することもできる。絶縁層５０８としては、ポリイミド、ポリイミドアミド、ポリアミド、アクリルなどを用いることができる。
【０１０７】
陰極は、ＭｇＡｇやＬｉＦなどのアルカリ金属又はアルカリ土類金属などの材料を用いて形成する陰極５１０とから成っている。有機化合物層５０９の詳細な構造は任意なものとする。
【０１０８】
有機化合物層５０９や陰極５１０はウエット処理（薬液によるエッチングや水洗などの処理）を行うことができないので、陽極５０６に合わせて、有機絶縁膜５０１上に感光性樹脂材料で形成される隔壁層５０７を設ける。隔壁層５０７は陽極５０６の端部を被覆するように形成する。具体的には、隔壁層５０７はネガ型のレジストを塗布し、ベーク後に１〜２μm程度の厚さとなるように形成する。或いは、感光性アクリル又は感光性ポリイミドを使用することもできる。
【０１０９】
陰極５１０は、仕事関数の小さいマグネシウム（Ｍｇ）、リチウム（Ｌｉ）若しくはカルシウム（Ｃａ）を含む材料を用いる。好ましくはＭｇＡｇ（ＭｇとＡｇをＭｇ：Ａｇ＝１０：１で混合した材料）でなる電極を用いれば良い。他にもＭｇＡｇＡｌ電極、ＬｉＡｌ電極、又、ＬｉＦＡｌ電極が挙げられる。さらにその上層には、窒化シリコン又は、ＤＬＣ膜で成る絶縁膜５１１を２〜３０nm、好ましくは５〜１０nmの厚さで形成する。ＤＬＣ膜はプラズマＣＶＤ法で形成可能であり、１００℃以下の温度で形成しても、被覆性良く隔壁層５０７の端部を覆って形成することができる。ＤＬＣ膜の内部応力は、アルゴンを微量に混入させることで緩和することが可能であり、保護膜として用いることが可能である。そして、ＤＬＣ膜は酸素をはじめ、ＣＯ、ＣＯ2、Ｈ2Ｏなどのガスバリア性が高いので、バリア膜として用いる絶縁膜５１１として適している。
【０１１０】
図１３ではスイッチング用に用いるｎチャネル型ＴＦＴ２０３をマルチゲート構造とし、電流制御用に用いるｐチャネル型ＴＦＴ２００にはゲート電極と重なるＬＤＤを設けている。本発明は同一の工程において異なるＬＤＤ構造のＴＦＴを形成することが可能である。発光装置への好適な応用例は図１３に示され、画素部において機能に応じてＬＤＤ構造の異なるＴＦＴ（オフ電流の十分に低いスイッチング用のｎチャネル型ＴＦＴ２０３と、ホットキャリア注入に強い電流制御用のｐチャネル型ＴＦＴ２００）の形成を可能としている。その結果、高い信頼性を有し、且つ、良好な画像表示が可能な（動作性能の高い）発光装置を得ることができる。
【０１１１】
図１４はこのような画素部４５０と駆動回路４６０を有する発光装置の構成を示す図であり、画素部４５０に形成した絶縁膜５１１上に有機樹脂５１２を充填し、基板５１３で封止している。端部にはシール部材を設けさらに気密性を高めても良い。フレキシブルプリント回路（ＦＰＣ）は端子部４５３に装着する。
【０１１２】
ここで本実施例のアクティブマトリクス型自発光装置の構成を図１５の斜視図を用いて説明する。本実施例のアクティブマトリクス駆動の発光装置は、ガラス基板６０１上に形成された、画素部６０２と、走査線駆動回路６０３と、データ線駆動回路６０４で構成される。画素部のスイッチング用ＴＦＴ６０５はｎチャネル型ＴＦＴであり、ゲート側駆動回路６０３に接続されたゲート配線６０６、ソース側駆動回路６０４に接続されたソース配線６０７の交点に配置されている。又、スイッチング用ＴＦＴ６０５のドレイン領域は電流制御用ＴＦＴ６０８のゲートに接続されている。
【０１１３】
さらに、電流制御用ＴＦＴ６０８のデータ線側は電源供給線６０９に接続される。本実施例のような構造では、電源供給線６０９には接地電位（アース電位）が与えられている。又、電流制御用ＴＦＴ６０８のドレイン領域には有機発光素子６１０が接続されている。又、有機発光素子６１０のカソードには所定の電圧（本実施例では１０〜１２Ｖ）が加えられる。
【０１１４】
そして、外部入出力端子となるＦＰＣ６１１には駆動回路まで信号を伝達するための入出力配線（接続配線）６１２、６１３、及び電源供給線６０９に接続された入出力配線６１４が設けられている。以上のように、ＴＦＴと有機発光装置を組み合わせて画素部を形成し、発光装置を完成させることができる。
【０１１５】
[実施例６]
実施例１又は２で用いる半導体膜の作製方法の一実施例を図１６を用いて説明する。図１６において、非晶質構造を有する半導体膜の全面に触媒作用のある金属元素を全面に添加して結晶化した後、ゲッタリングを行う方法である。
【０１１６】
図１６（Ａ）において、基板７０１はその材質に特段の限定はないが、好ましくはバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラス、或いは石英などを用いることができる。基板７０１の表面には、第１絶縁膜としてプラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される第１酸化窒化シリコン膜７０２を５０nmの厚さに形成し、ＳｉＨ4とＮ2Ｏから作製される第２酸化窒化シリコン膜７０３を１００nmの厚さに形成したものを適用する。第１絶縁膜はガラス基板に含まれるアルカリ金属がこの上層に形成する半導体膜中に拡散しないために設けるものであり、石英を基板とする場合には省略することも可能である。
【０１１７】
第１絶縁膜の上に形成する非晶質構造を有する半導体膜７０４は、シリコンを主成分とする半導体材料を用いる。代表的には、非晶質シリコン膜又は非晶質シリコンゲルマニウム膜などが適用され、プラズマＣＶＤ法や減圧ＣＶＤ法、或いはスパッタ法で１０〜１００nmの厚さに形成する。良質な結晶を得るためには、非晶質構造を有する半導体膜７０４に含まれる酸素、窒素などの不純物濃度を５×１０18/cm3以下に低減させておくと良い。これらの不純物は非晶質半導体の結晶化を妨害する要因となり、又結晶化後においても捕獲中心や再結合中心の密度を増加させる要因となる。そのために、高純度の材料ガスを用いることはもとより、反応室内の鏡面処理（電界研磨処理）やオイルフリーの真空排気系を備えた超高真空対応のＣＶＤ装置を用いることが望ましい。
【０１１８】
その後、非晶質構造を有する半導体膜７０４の表面に、結晶化を促進する触媒作用のある金属元素を添加する。半導体膜の結晶化を促進する触媒作用のある金属元素としては鉄（Ｆｅ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）などであり、これらから選ばれた一種又は複数種を用いることができる。代表的にはニッケルを用い、重量換算で１〜１００ppmのニッケルを含む酢酸ニッケル塩溶液をスピナーで塗布して触媒含有層７０５を形成する。この場合、当該溶液の馴染みをよくするために、非晶質構造を有する半導体膜７０４の表面処理として、オゾン含有水溶液で極薄い酸化膜を形成し、その酸化膜をフッ酸と過酸化水素水の混合液でエッチングして清浄な表面を形成した後、再度オゾン含有水溶液で処理して極薄い酸化膜を形成しておく。シリコンなど半導体膜の表面は本来疎水性なので、このように酸化膜を形成しておくことにより酢酸ニッケル塩溶液を均一に塗布することができる。
【０１１９】
勿論、触媒含有層７０５はこのような方法に限定されず、スパッタ法、蒸着法、プラズマ処理などにより形成しても良い。又、触媒含有層７０５は非晶質構造を有する半導体膜７０４を形成する前、即ち第１絶縁膜上に形成しておいても良い。
【０１２０】
非晶質構造を有する半導体膜７０４と触媒含有層７０５とを接触した状態を保持したまま結晶化のための加熱処理を行う。加熱処理の方法としては、電熱炉を用いるファーネスアニール法や、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどを用いた瞬間熱アニール（Rapid Thermal Annealing）法（以下、ＲＴＡ法と記す）を採用する。生産性を考慮すると、ＲＴＡ法を採用することが好ましいと考えられる。
【０１２１】
ＲＴＡ法で行う場合には、加熱用のランプ光源を１〜６０秒、好ましくは３０〜６０秒点灯させ、それを１〜１０回、好ましくは２〜６回繰り返す。ランプ光源の発光強度は任意なものとするが、半導体膜が瞬間的には６００〜１０００℃、好ましくは６５０〜７５０℃程度にまで加熱されるようにする。このような高温になったとしても、半導体膜が瞬間的に加熱されるのみであり、基板７００はそれ自身が歪んで変形することはない。こうして、非晶質構造を有する半導体膜を結晶化させ、図１６（Ｂ）に示す結晶構造を有する半導体膜７０６を得ることができるが、このような処理で結晶化できるのは触媒含有層を設けることによりはじめて達成できるものである。
【０１２２】
その他の方法としてファーネスアニール法を用いる場合には、加熱処理に先立ち、５００℃にて１時間程度の加熱処理を行い、非晶質構造を有する半導体膜７０４が含有する水素を放出させておく。そして、電熱炉を用いて窒素雰囲気中にて５５０〜６００℃、好ましくは５８０℃で４時間の加熱処理を行い結晶化を行う。こうして、図１６（Ｂ）に示す結晶構造を有する半導体膜（第１半導体膜）７０６を形成する。
【０１２３】
さらに結晶化率（膜の全体積における結晶成分の割合）を高め、結晶粒内に残される欠陥を補修するためには、結晶構造を有する半導体膜７０６に対してレーザー光を照射することも有効である。レーザーには波長４００nm以下のエキシマレーザー光や、ＹＡＧレーザーの第２高調波、第３高調波を用いる。いずれにしても、繰り返し周波数１０〜１０００Hz程度のパルスレーザー光を用い、当該レーザー光を光学系にて１００〜４００mJ/cm2に集光し、９０〜９５％のオーバーラップ率をもって結晶構造を有する半導体膜７０６に対するレーザー処理を行っても良い。
【０１２４】
このようにして得られる結晶構造を有する半導体膜７０６には、触媒元素（ここではニッケル）が残存している。それは膜中において一様に分布していないにしろ、平均的な濃度とすれば、１×１０19/cm3を越える濃度で残存している。勿論、このような状態でもＴＦＴをはじめ各種半導体素子を形成することが可能であるが、以降に示す方法でゲッタリングにより当該元素を除去する。
【０１２５】
まず、図１６（Ｃ）に示すように結晶構造を有する半導体膜７０６の表面に薄いバリア層７０７を形成する。バリア層の厚さは特に限定されないが、簡便にはオゾン水で処理することにより形成されるケミカルオキサイドで代用しても良い。又、硫酸、塩酸、硝酸などと過酸化水素水を混合させた水溶液で処理しても同様にケミカルオキサイドを形成することができる。他の方法としては、酸化雰囲気中でのプラズマ処理や、酸素含有雰囲気中での紫外線照射によりオゾンを発生させて酸化処理を行っても良い。又、クリーンオーブンを用い、２００〜３５０℃程度に加熱して薄い酸化膜を形成しバリア層としても良い。或いは、プラズマＣＶＤ法やスパッタ法、蒸着法などで１〜５nm程度の酸化膜を堆積してバリア層としても良い。
【０１２６】
その上にプラズマＣＶＤ法やスパッタ法で半導体膜７０８を２５〜２５０nmの厚さで形成する。代表的にはアルゴンを用いたスパッタ法でアルゴンを０．０１〜２０原子％含む非晶質シリコン膜で形成する。この半導体膜７０８は後に除去するので、結晶構造を有する半導体膜７０６とエッチングの選択比を高くするため、密度の低い膜としておくことが望ましい。非晶質シリコン膜中に希ガス元素を添加させて、膜中に希ガス元素を同時に取り込ませると、それによりゲッタリングサイトを形成することができる。
【０１２７】
希ガス元素としてはヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）から選ばれた一種又は複数種を用いる。本発明はゲッタリングサイトを形成するためにこれら希ガス元素をイオンソースとして用い、イオンドープ法或いはイオン注入法で半導体膜に注入することに特徴を有している。これら希ガス元素のイオンを注入する意味は二つある。一つは注入によりダングリングボンドを形成し半導体膜に歪みを与えることであり、他の一つは半導体膜の格子間に当該イオンを注入することで歪みを与えることである。不活性気体のイオンを注入はこの両者を同時に満たすことができるが、特に後者はアルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）などシリコンより原子半径の大きな元素を用いた時に顕著に得られる。
【０１２８】
ゲッタリングを確実に成し遂げるにはその後加熱処理をすることが必要となる。加熱処理はファーネスアニール法やＲＴＡ法で行う。ファーネスアニール法で行う場合には、窒素雰囲気中にて４５０〜６００℃で０．５〜１２時間の加熱処理を行う。又、ＲＴＡ法を用いる場合には、加熱用のランプ光源を１〜６０秒、好ましくは３０〜６０秒点灯させ、それを１〜１０回、好ましくは２〜６回繰り返す。ランプ光源の発光強度は任意なものとするが、半導体膜が瞬間的には６００〜１０００℃、好ましくは７００〜７５０℃程度にまで加熱されるようにする。
【０１２９】
ゲッタリングは、被ゲッタリング領域（捕獲サイト）にある触媒元素が熱エネルギーにより放出され、拡散によりゲッタリングサイトに移動する。従って、ゲッタリングは処理温度に依存し、より高温であるほど短時間でゲッタリングが進むことになる。図１６（Ｅ）において矢印で示すように、触媒元素が移動する方向は半導体膜の厚さ程度の距離であり、ゲッタリングは比較的短時間で完遂する。
【０１３０】
尚、この加熱処理によっても１×１０20/cm3以上の濃度で希ガス元素を含む半導体膜７０８は結晶化することはない。これは、希ガス元素が上記処理温度の範囲においても再放出されず膜中に残存して、半導体膜の結晶化を阻害するためであると考えられる。
【０１３１】
その後、非晶質半導体７０８を選択的にエッチングして除去する。エッチングの方法としては、ＣｌＦ3によるプラズマを用いないドライエッチング、或いはヒドラジンや、テトラエチルアンモニウムハイドロオキサイド（化学式 （ＣＨ3）4ＮＯＨ）を含む水溶液などアルカリ溶液によるウエットエッチングで行うことができる。この時バリア層７０７はエッチングストッパーとして機能する。又、バリア層７０７はその後フッ酸により除去すれば良い。
【０１３２】
こうして図１６（Ｅ）に示すように触媒元素の濃度が１×１０17/cm3以下にまで減じられた結晶構造を有する半導体膜７１０を得ることができる。こうして形成された結晶構造を有する半導体膜７１０は、触媒元素の作用により細い棒状又は細い扁平棒状結晶として形成され、その各々の結晶は巨視的に見ればある特定の方向性をもって成長している。本実施例で作製される結晶構造を有する半導体膜７１０は、実施例１又は２で示す半導体膜に適用することができる。
【０１３３】
[実施例７]
実施例８で得られた結晶構造を有する半導体膜７０６に残存する触媒元素をゲッタリングする他の方法を図１７に示す。結晶構造を有する半導体膜７０６上にマスク用の酸化シリコン膜を１５０nm形成し、レジストのマスク７１２を形成した後、当該酸化シリコン膜をエッチングすることによりマスク絶縁膜７１１を得る。その後、希ガス元素、又は希ガス元素と燐、又は燐のみをイオンドープ法で結晶構造を有する半導体膜７０６に注入し、ゲッタリングサイト７１３を形成する。
【０１３４】
その後、図１７（Ｂ）で示すようにファーネスアニール法でにより、窒素雰囲気中にて４５０〜６００℃で０．５〜１２時間の加熱処理を行う。この加熱処理により、結晶構造を有する半導体膜７０６に残存する触媒元素はゲッタリングサイト７１３に移動し濃集させることができる。
【０１３５】
その後、マスク絶縁膜７１１及びゲッタリングサイトをエッチングして除去することにより結晶構造を有する半導体膜７１０を得ることができる。本実施例で作製される結晶構造を有する半導体膜７１０は、実施例１又は２で示す半導体膜に適用することができる。
【０１３６】
[実施例８]
実施例６において基板７０１上に形成する第１絶縁膜として、１〜１０nmの窒化シリコン膜を用いることもできる。図２９はそのような第１絶縁膜７２０を用い、実施例６と同様にして作製した結晶構造を有する半導体膜７０６、バリア層７０７、半導体膜７０８、希ガス元素を添加した半導体膜７０９が形成され、加熱処理によりゲッタリングを行っている状態を示している。ニッケルなどの触媒元素は酸素又は酸素の近傍に捕獲される性質があるため、第１絶縁膜を窒化シリコン膜で形成することにより、結晶構造を有する半導体膜７０６から触媒元素を半導体膜７０８又は希ガス元素を添加した半導体膜７０９に移動させることが容易となる。
【０１３７】
[実施例９]
液晶テレビなどが普及し、その画面サイズが大型化するに従い、画素部におけるデータ線及びゲート線における配線遅延の問題は無視することができなくなる。例えば、実施例１で示す画素構造は、開口率を向上させることができるが、データ線はゲート電極と同じ材料で形成されるため、画面サイズの大型化と共に配線遅延の問題を考慮する必要がある。
【０１３８】
例えば画素密度がＶＧＡの場合、４８０本のゲート配線と６４０本のソース配線が形成され、ＸＧＡの場合には７６８本のゲート配線と１０２４本のソース配線が形成される。表示領域の画面サイズは、１３インチクラスの場合対角線の長さは３４０mmとなり、１８インチクラスの場合には４６０mmとなる。本実施例ではこのような表示装置において遅延時間の問題を解決し、又配線に要する面積を最小限とする方法を示す。
【０１３９】
本実施例で示すＴＦＴのゲート電極は実施形態１又は実施例１で示すように少なくとも２種類の導電膜を積層して形成する。低抵抗材料として好適に用いるＡｌやＣｕなどは導電性は高いものの、耐熱性や耐腐食性が悪いため何らかの配慮が必要となる。
【０１４０】
具体的には、ゲート絶縁膜と接する第１導電膜には窒化タンタルや窒化チタンなど窒化物金属材料や、Ｍｏ、Ｗなどの高融点金属材料などを用い、ＡｌやＣｕの拡散を阻止するバリア性のある材料を採用する。第２導電膜はＡｌ又はＣｕを用い、その上にＴｉやＷなどの第３導電膜を形成する。これは上層に形成する配線とのコンタクト抵抗を低減させるための配慮であり、ＡｌやＣｕが比較的酸化されやすいことに起因するものである。
【０１４１】
図１８は第１導電膜としてＷ膜、第２導電膜としてＡｌ膜、第３導電膜としてＴｉ膜を形成してゲート電極及びデータ線、容量線を形成した一例を示している。駆動回路部２０５、画素部２０６の構成は実施例１と同様なものとしている。
【０１４２】
第１エッチング処理は、ＩＣＰエッチング装置を用いる場合、エッチングガスにＢＣｌ3、Ｃｌ2、Ｏ2（流量比を６５：１０：５）を用い、１．２Paの圧力でエッチングする。基板側には高周波電力を印加して実質的に負にバイアスさせておく。この条件でＡｌをエッチングし、さらにエッチングガスをＣＦ4、Ｃｌ2、Ｏ2（流量比２５：２５：１０）に切り換えＷ膜をエッチングする。
【０１４３】
又、第２エッチングはエッチングガスとしてＢＣｌ3、Ｃｌ2（流量比２０：６０）を用い、基板側には高周波電力を印加して実質的に負にバイアスさせる。これによりＡｌ及びＴｉを選択的にエッチングして図１８に示す第２形状の電極１２７〜１２９と第２形状の配線１３０〜１３２を形成することができる（これらは、第１導電膜１２７ｅ〜１３２ｅ、第２導電膜１２７ｆ〜１３２ｆ、第３導電膜１２７ｇ〜１３２ｇから成る）。
【０１４４】
図１８ではデータ線１３１及びゲート線をいずれもＡｌを用いて形成することで配線抵抗を十分低減させることが。従って、画素部（画面サイズ）が４インチクラス以上の表示装置に適用することができる。又、実施例５で示す発光装置の電源供給線など配線に流れる電流密度を高くしたい場合にはＣｕが適している。Ｃｕ配線はＡｌを用いて形成すると比べエレクトロマイグレーションに対する耐性が高いという特徴を有している。
【０１４５】
[実施例１０]
実施例１又は２に示す第１ｎチャネル型ＴＦＴは、チャネル形成領域となる半導体に周期表の１５族に属する元素（好ましくはリン）もしくは周期表の１３族に属する元素（好ましくはボロン）を添加することによりエンハンスメント型とデプレッション型とを作り分けることができる。又、ｎチャネル型ＴＦＴを組み合わせてNMＯＳ回路を形成する場合、エンハンスメント型ＴＦＴ同士で形成する場合（以下、ＥＥＭＯＳ回路という）と、エンハンスメント型とデプレッション型とを組み合わせて形成する場合（以下、ＥＤＭＯＳ回路という）がある。
【０１４６】
ここでＥＥＭＯＳ回路の例を図１９（Ａ）に、ＥＤＭＯＳ回路の例を図１９（Ｂ）に示す。図１９（Ａ）において、３１、３２はどちらもエンハンスメント型のｎチャネル型ＴＦＴ（以下、Ｅ型ＮＴＦＴという）である。又、図１９（Ｂ）において、３３はＥ型ＮＴＦＴ、３４はデプレッション型のｎチャネル型ＴＦＴ（以下、Ｄ型ＮＴＦＴという）である。尚、図１９（Ａ）、（Ｂ）において、ＶDHは正の電圧が印加される電源線（正電源線）であり、ＶDLは負の電圧が印加される電源線（負電源線）である。負電源線は接地電位の電源線（接地電源線）としても良い。
【０１４７】
さらに、図１９（Ａ）に示したＥＥＭＯＳ回路もしくは図１９（Ｂ）に示したＥＤＭＯＳ回路を用いてシフトレジスタを作製した例を図２０に示す。図２０において、４０、４１はフリップフロップ回路である。又、４２、４３はＥ型ＮＴＦＴであり、Ｅ型ＮＴＦＴ４２のゲートにはクロック信号（ＣＬ）が入力され、Ｅ型ＮＴＦＴ４３のゲートには極性の反転したクロック信号（ＣＬバー）が入力される。又、４４で示される記号はインバータ回路であり、図２０（Ｂ）に示すように、図１９（Ａ）に示したＥＥＭＯＳ回路もしくは図１９（Ｂ）に示したＥＤＭＯＳ回路が用いられる。従って、液晶表示装置の駆動回路を全てｎチャネル型ＴＦＴで構成することも可能である。
【０１４８】
[実施例１１]
本実施例では、アクティブマトリクス駆動の表示装置の回路構成例の一例を示す。特に本実施例では、ソース側駆動回路およびゲート側駆動回路を全て実施例１０で述べたＥ型ＮＴＦＴで形成した場合について図２１〜図２３を用いて説明する。本発明ではシフトレジスタの代わりにｎチャネル型ＴＦＴのみを用いたデコーダを用いる。
【０１４９】
図２１はゲート側駆動回路の例である。図２１において、１０００がゲート側駆動回路のデコーダ、１００１がゲート側駆動回路のバッファ部である。なお、バッファ部とは複数のバッファ（緩衝増幅器）が集積化された部分を指す。又、バッファとは後段の影響を前段に与えずに駆動を行う回路を指す。
【０１５０】
まずゲート側デコーダ１０００を説明する。１００２はデコーダ１０００の入力信号線（以下、選択線という）であり、ここではＡ１、Ａ１バー（Ａ１の極性が反転した信号）、Ａ２、Ａ２バー（Ａ２の極性が反転した信号）、…Ａｎ、Ａｎバー（Ａｎの極性が反転した信号）を示している。即ち、２ｎ本の選択線が並んでいると考えれば良い。選択線の本数はゲート側駆動回路から出力されるゲート配線が何列あるかによってその数が決まる。例えばＶＧＡ表示の画素部をもつ場合はゲート配線が４８０本となるため、９bit分（ｎ＝９に相当する）で合計１８本の選択線が必要となる。選択線１００２は図２２のタイミングチャートに示す信号を伝送する。図２２に示すように、Ａ１の周波数を１とすると、Ａ２の周波数は２-1倍、Ａ３の周波数は２-2倍、Ａｎの周波数は２-(n-1)倍となる。
【０１５１】
又、１００３aは第１段のＮＡＮＤ回路（ＮＡＮＤセルともいう）、１００３bは第２段のＮＡＮＤ回路、１００３cは第ｎ段のＮＡＮＤである。ＮＡＮＤ回路はゲート配線の本数分が必要であり、ここではｎ個が必要となる。即ち、本発明ではデコーダ１０００が複数のＮＡＮＤ回路からなる。
【０１５２】
又、ＮＡＮＤ回路１００３a〜１００３cは、ｎチャネル型ＴＦＴ１００４〜１００９が組み合わされてＮＡＮＤ回路を形成している。なお、実際には２ｎ個のＴＦＴがＮＡＮＤ回路１００３に用いられている。又、ｎチャネル型ＴＦＴ１００４〜１００９の各々のゲートは選択線１００２（Ａ１、Ａ１バー、Ａ２、Ａ２バー…Ａｎ、Ａｎバー）のいずれかに接続されている。
【０１５３】
このとき、ＮＡＮＤ回路１００３aにおいて、Ａ１、Ａ２…Ａｎ（これらを正の選択線と呼ぶ）のいずれかに接続されたゲートを有するｎチャネル型ＴＦＴ１００４〜１００６は、互いに並列に接続されており、共通のソースとして負電源線（ＶDL）１０１０に接続され、共通のドレインとして出力線１０１１に接続されている。又、Ａ１バー、Ａ２バー…Ａｎバー（これらを負の選択線と呼ぶ）のいずれかに接続されたゲートを有するｎチャネル型ＴＦＴ１００７〜１００９は、互いに直列に接続されており、回路端に位置するｎチャネル型ＴＦＴ１００９のソースが正電源線（ＶDH）１０１２に接続され、もう一方の回路端に位置するｎチャネル型ＴＦＴ１００７のドレインが出力線１０１１に接続されている。
【０１５４】
以上のように、本発明においてＮＡＮＤ回路は直列に接続されたｎ個のｎチャネル型ＴＦＴおよび並列に接続されたｎ個のｎチャネル型ＴＦＴを含む。但し、ｎ個のＮＡＮＤ回路１００３a〜１００３cにおいて、ｎチャネル型ＴＦＴと選択線との組み合わせはすべて異なる。即ち、出力線１０１１は必ず１本しか選択されないようになっており、選択線１００２には出力線１０１１が端から順番に選択されていくような信号が入力される。
【０１５５】
次に、バッファ部１００１はＮＡＮＤ回路１００３a〜１００３cの各々に対応して複数のバッファ１０１３a〜１０１３cにより形成されている。但しバッファ１０１３a〜１０１３cはいずれも同一構造で良い。
【０１５６】
又、バッファ１０１３a〜１０１３cはｎチャネル型ＴＦＴ１０１４〜１０１６を用いて形成される。デコーダからの出力線１０１１はｎチャネル型ＴＦＴ１０１４（第１ｎチャネル型ＴＦＴ）のゲートとして入力される。ｎチャネル型ＴＦＴ１０１４は正電源線（ＶDH）１０１７をソースとし、画素部に続くゲート配線１０１８をドレインとする。又、ｎチャネル型ＴＦＴ１０１５（第２ｎチャネル型ＴＦＴ）は正電源線（ＶDH）１０１７をゲートとし、負電源線（ＶDL）１０１９をソースとし、ゲート配線１０１８をドレインとして常時オン状態となっている。
【０１５７】
即ち、本発明において、バッファ１０１３a〜１０１３cは第１ｎチャネル型ＴＦＴ（ｎチャネル型ＴＦＴ１０１４）および第１ｎチャネル型ＴＦＴに直列に接続され、且つ、第１ｎチャネル型ＴＦＴのドレインをゲートとする第２ｎチャネル型ＴＦＴ（ｎチャネル型ＴＦＴ１０１５）を含む。
【０１５８】
又、ｎチャネル型ＴＦＴ１０１６（第３ｎチャネル型ＴＦＴ）はリセット信号線（Reset）をゲートとし、負電源線（ＶDL）１０１９をソースとし、ゲート配線１０１８をドレインとする。なお、負電源線（ＶDL）１０１９は接地電源線（ＧＮＤ）としても構わない。
【０１５９】
このとき、ｎチャネル型ＴＦＴ１０１５のチャネル幅（Ｗ１とする）とｎチャネル型ＴＦＴ１０１４のチャネル幅（Ｗ２とする）との間にはＷ１＜Ｗ２の関係がある。なお、チャネル幅とはチャネル長に垂直な方向におけるチャネル形成領域の長さである。
【０１６０】
バッファ１０１３aの動作は次の通りである。まず出力線１０１１に負電圧が加えられているとき、ｎチャネル型ＴＦＴ１０１４はオフ状態（チャネルが形成されていない状態）となる。一方でｎチャネル型ＴＦＴ１０１５は常にオン状態（チャネルが形成されている状態）であるため、ゲート配線１０１８には負電源線１０１９の電圧が加えられる。
【０１６１】
出力線１０１１に正電圧が加えられた場合、ｎチャネル型ＴＦＴ１０１４がオン状態となる。このとき、ｎチャネル型ＴＦＴ１０１４のチャネル幅がｎチャネル型ＴＦＴ１０１５のチャネル幅よりも大きいため、ゲート配線１０１８の電位はｎチャネル型ＴＦＴ１０１４側の出力に引っ張られ、結果的に正電源線１０１７の電圧がゲート配線１０１８に加えられる。従って、ゲート配線１０１８は、出力線１０１１に正電圧が加えられるときは正電圧（画素のスイッチング素子として用いるｎチャネル型ＴＦＴがオン状態になるような電圧）を出力し、出力線１０１１に負電圧が加えられているときは常に負電圧（画素のスイッチング素子として用いるｎチャネル型ＴＦＴがオフ状態になるような電圧）を出力する。
【０１６２】
なお、ｎチャネル型ＴＦＴ１０１６は正電圧が加えられたゲート配線１０１８を強制的に負電圧に引き下げるリセットスイッチとして用いられる。即ち、ゲート配線１１８の選択期間が終了したら。リセット信号を入力してゲート配線１０１８に負電圧を加える。但しｎチャネル型ＴＦＴ１０１６は省略することもできる。
【０１６３】
以上のような動作のゲート側駆動回路によりゲート配線が順番に選択されることになる。次に、ソース側駆動回路の構成を図２３に示す。図２３に示すソース側駆動回路はデコーダ１０２１、ラッチ１０２２およびバッファ部１０２３を含む。なお、デコーダ１０２１およびバッファ部１０２３の構成はゲート側駆動回路と同様であるので、ここでの説明は省略する。
【０１６４】
図２３に示すソース側駆動回路の場合、ラッチ１０２２は第１段目のラッチ１０２４および第２段目のラッチ１０２５からなる。又、第１段目のラッチ１０２４および第２段目のラッチ１０２５は、各々ｍ個のｎチャネル型ＴＦＴ１０２６a〜１０２６cで形成される複数の単位ユニット１０２７を有する。デコーダ１０２１からの出力線１０２８は単位ユニット１０２７を形成するｍ個のｎチャネル型ＴＦＴ１０２６a〜１０２６cのゲートに入力される。なお、ｍは任意の整数である。
【０１６５】
例えば、ＶＧＡ表示の場合、ソース配線の本数は６４０本である。ｍ＝１の場合はＮＡＮＤ回路も６４０個必要となり、選択線は２０本（１０bit分に相当する）必要となる。しかし、ｍ＝８とすると必要なＮＡＮＤ回路は８０個となり、必要な選択線は１４本（７bit分に相当する）となる。即ち、ソース配線の本数をＭ本とすると、必要なＮＡＮＤ回路は（Ｍ／ｍ）個となる。
【０１６６】
ｎチャネル型ＴＦＴ１０２６a〜１０２６cのソースは各々ビデオ信号線（Ｖ１、Ｖ２…Ｖｋ）１０２９に接続される。即ち、出力線１０２８に正電圧が加えられると一斉にｎチャネル型ＴＦＴ１０２６a〜１０２６cがオン状態となり、各々に対応するビデオ信号が取り込まれる。又、こうして取り込まれたビデオ信号は、ｎチャネル型ＴＦＴ１０２６a〜１０２６cの各々に接続されたコンデンサ１０３０a〜１０３０cに保持される。
【０１６７】
又、第２段目のラッチ１０２５も複数の単位ユニット１０２７bを有し、単位ユニット１０２７bはｍ個のｎチャネル型ＴＦＴ１０３１a〜１０３１cで形成される。ｎチャネル型ＴＦＴ１０３１a〜１０３１cのゲートはすべてラッチ信号線１０３２に接続され、ラッチ信号線１０３２に負電圧が加えられると一斉にｎチャネル型ＴＦＴ１０３１a〜１０３１cがオン状態となる。
【０１６８】
その結果、コンデンサ１０３０a〜１０３０cに保持されていた信号が、ｎチャネル型ＴＦＴ１０３１a〜１０３１cの各々に接続されたコンデンサ１０３３a〜１０３３cに保持されると同時にバッファ１０２３へと出力される。そして、図２１で説明したようにバッファを介してソース配線１０３４に出力される。以上のような動作のソース側駆動回路によりソース配線が順番に選択されることになる。
【０１６９】
以上のように、ｎチャネル型ＴＦＴのみでゲート側駆動回路およびソース側駆動回路を形成することにより画素部および駆動回路をすべてｎチャネル型ＴＦＴで形成することが可能となる。本実施例の構成は、実施例１又は２のアクティブマトリクス基板の駆動回路に適用することができる。
【０１７０】
[実施例１２]
本実施例では、アクティブマトリクス駆動の表示装置の回路構成例の他の一例を示す。特に本実施例では、ソース側駆動回路およびゲート側駆動回路を全て実施例１又は２で示すｐチャネル型ＴＦＴのみを用いる場合である。一般的なシフトレジスタの代わりにｐチャネル型ＴＦＴを用いたデコーダを用いる。なお、図２４はゲート側駆動回路の例である。
【０１７１】
図２４において、１２００がゲート側駆動回路のデコーダ、１２０１がゲート側駆動回路のバッファ部である。なお、バッファ部とは複数のバッファ（緩衝増幅器）が集積化された部分を指す。又、バッファとは後段の影響を前段に与えずに駆動を行う回路を指す。
【０１７２】
まずゲート側デコーダ１２００を説明する。１２０２はデコーダ１２００の入力信号線（以下、選択線という）であり、ここではＡ１、Ａ１バー（Ａ１の極性が反転した信号）、Ａ２、Ａ２バー（Ａ２の極性が反転した信号）、…Ａｎ、Ａｎバー（Ａｎの極性が反転した信号）を示している。即ち、２ｎ本の選択線が並んでいると考えれば良い。
【０１７３】
選択線の本数はゲート側駆動回路から出力されるゲート配線が何列あるかによってその数が決まる。例えばＶＧＡ表示の画素部をもつ場合はゲート配線が４８０本となるため、９bit分（ｎ＝９に相当する）で合計１８本の選択線が必要となる。選択線１２０２は図２５のタイミングチャートに示す信号を伝送する。図２５に示すように、Ａ１の周波数を１とすると、Ａ２の周波数は２-1倍、Ａ３の周波数は２-2倍、Ａｎの周波数は２-(n-1)倍となる。
【０１７４】
又、１２０３aは第１段のＮＡＮＤ回路（ＮＡＮＤセルともいう）、１２０３bは第２段のＮＡＮＤ回路、１２０３cは第ｎ段のＮＡＮＤである。ＮＡＮＤ回路はゲート配線の本数分が必要であり、ここではｎ個が必要となる。即ち、本発明ではデコーダ１２００が複数のＮＡＮＤ回路からなる。
【０１７５】
又、ＮＡＮＤ回路１２０３a〜１２０３cは、ｐチャネル型ＴＦＴ１２０４〜１２０９が組み合わされてＮＡＮＤ回路を形成している。なお、実際には２ｎ個のＴＦＴがＮＡＮＤ回路１２０３に用いられている。又、ｐチャネル型ＴＦＴ１２０４〜１２０９の各々のゲートは選択線１２０２（Ａ１、Ａ１バー、Ａ２、Ａ２バー…Ａｎ、Ａｎバー）のいずれかに接続されている。
【０１７６】
このとき、ＮＡＮＤ回路１２０３aにおいて、Ａ１、Ａ２…Ａｎ（これらを正の選択線と呼ぶ）のいずれかに接続されたゲートを有するｐチャネル型ＴＦＴ１２０４〜１２０６は、互いに並列に接続されており、共通のソースとして正電源線（ＶDH）１２１０に接続され、共通のドレインとして出力線１２１１に接続されている。又、Ａ１バー、Ａ２バー…Ａｎバー（これらを負の選択線と呼ぶ）のいずれかに接続されたゲートを有するｐチャネル型ＴＦＴ１２０７〜１２０９は、互いに直列に接続されており、回路端に位置するｐチャネル型ＴＦＴ１２０９のソースが負電源線（ＶDL）１２１２に接続され、もう一方の回路端に位置するｐチャネル型ＴＦＴ１２０７のドレインが出力線１２１１に接続されている。
【０１７７】
以上のように、本発明においてＮＡＮＤ回路は直列に接続されたｎ個の一導電型ＴＦＴ（ここではｐチャネル型ＴＦＴ）および並列に接続されたｎ個の一導電型ＴＦＴ（ここではｐチャネル型ＴＦＴ）を含む。但し、ｎ個のＮＡＮＤ回路１２０３a〜１０３cにおいて、ｐチャネル型ＴＦＴと選択線との組み合わせはすべて異なる。即ち、出力線１２１１は必ず１本しか選択されないようになっており、選択線１２０２には出力線１２１１が端から順番に選択されていくような信号が入力される。
【０１７８】
次に、バッファ１２０１はＮＡＮＤ回路１２０３a〜１２０３cの各々に対応して複数のバッファ１２１３a〜１２１３cにより形成されている。但しバッファ１２１３a〜１２１３cはいずれも同一構造で良い。
【０１７９】
又、バッファ１２１３a〜１２１３cは一導電型ＴＦＴとしてｐチャネル型ＴＦＴ１２１４〜１２１６を用いて形成される。デコーダからの出力線１２１１はｐチャネル型ＴＦＴ１２１４（第１一導電型ＴＦＴ）のゲートとして入力される。ｐチャネル型ＴＦＴ１２１４は接地電源線（ＧＮＤ）１２１７をソースとし、ゲート配線１２１８をドレインとする。又、ｐチャネル型ＴＦＴ１２１５（第２一導電型ＴＦＴ）は接地電源線１２１７をゲートとし、正電源線（ＶDH）１２１９をソースとし、ゲート配線１２１８をドレインとして常時オン状態となっている。
【０１８０】
即ち、本発明において、バッファ１２１３a〜１２１３cは第１一導電型ＴＦＴ（ｐチャネル型ＴＦＴ１２１４）および第１一導電型ＴＦＴに直列に接続され、且つ、第１一導電型ＴＦＴのドレインをゲートとする第２一導電型ＴＦＴ（ｐチャネル型ＴＦＴ１２１５）を含む。
【０１８１】
又、ｐチャネル型ＴＦＴ１２１６（第３一導電型ＴＦＴ）はリセット信号線（Reset）をゲートとし、正電源線１２１９をソースとし、ゲート配線１２１８をドレインとする。なお、接地電源線１２１７は負電源線（但し画素のスイッチング素子として用いるｐチャネル型ＴＦＴがオン状態になるような電圧を与える電源線）としても構わない。
【０１８２】
このとき、ｐチャネル型ＴＦＴ１２１５のチャネル幅（Ｗ１とする）とｐチャネル型ＴＦＴ１２１４のチャネル幅（Ｗ２とする）との間にはＷ１＜Ｗ２の関係がある。なお、チャネル幅とはチャネル長に垂直な方向におけるチャネル形成領域の長さである。
【０１８３】
バッファ１２１３aの動作は次の通りである。まず出力線１２１１に正電圧が加えられているとき、ｐチャネル型ＴＦＴ１２１４はオフ状態（チャネルが形成されていない状態）となる。一方でｐチャネル型ＴＦＴ１２１５は常にオン状態（チャネルが形成されている状態）であるため、ゲート配線１２１８には正電源線１２１９の電圧が加えられる。
【０１８４】
ところが、出力線１２１１に負電圧が加えられた場合、ｐチャネル型ＴＦＴ１２１４がオン状態となる。このとき、ｐチャネル型ＴＦＴ１２１４のチャネル幅がｐチャネル型ＴＦＴ１２１５のチャネル幅よりも大きいため、ゲート配線１２１８の電位はｐチャネル型ＴＦＴ１２１４側の出力に引っ張られ、結果的に接地電源線１２１７の電圧がゲート配線１２１８に加えられる。
【０１８５】
従って、ゲート配線１２１８は、出力線１２１１に負電圧が加えられるときは負電圧（画素のスイッチング素子として用いるｐチャネル型ＴＦＴがオン状態になるような電圧）を出力し、出力線１２１１に正電圧が加えられているときは常に正電圧（画素のスイッチング素子として用いるｐチャネル型ＴＦＴがオフ状態になるような電圧）を出力する。
【０１８６】
なお、ｐチャネル型ＴＦＴ１２１６は負電圧が加えられたゲート配線１２１８を強制的に正電圧に引き上げるリセットスイッチとして用いられる。即ち、ゲート配線１２１８の選択期間が終了したら。リセット信号を入力してゲート配線１２１８に正電圧を加える。但しｐチャネル型ＴＦＴ１２１６は省略することもできる。
【０１８７】
以上のような動作のゲート側駆動回路によりゲート配線が順番に選択されることになる。次に、ソース側駆動回路の構成を図２６に示す。図２６に示すソース側駆動回路はデコーダ１３０１、ラッチ１３０２およびバッファ１３０３を含む。なお、デコーダ１３０１およびバッファ１３０３の構成はゲート側駆動回路と同様であるので、ここでの説明は省略する。
【０１８８】
図２５に示すソース側駆動回路の場合、ラッチ１３０２は第１段目のラッチ１３０４および第２段目のラッチ１３０５からなる。又、第１段目のラッチ１３０４および第２段目のラッチ１３０５は、各々ｍ個のｐチャネル型ＴＦＴ１３０６a〜１３０６cで形成される複数の単位ユニット１３０７を有する。デコーダ１３０１からの出力線１３０８は単位ユニット１３０７を形成するｍ個のｐチャネル型ＴＦＴ１３０６a〜１３０６cのゲートに入力される。なお、ｍは任意の整数である。
【０１８９】
例えば、ＶＧＡ表示の場合、ソース配線の本数は６４０本である。ｍ＝１の場合はＮＡＮＤ回路も６４０個必要となり、選択線は２０本（１０bit分に相当する）必要となる。しかし、ｍ＝８とすると必要なＮＡＮＤ回路は８０個となり、必要な選択線は１４本（７bit分に相当する）となる。即ち、ソース配線の本数をＭ本とすると、必要なＮＡＮＤ回路は（Ｍ／ｍ）個となる。
【０１９０】
そして、ｐチャネル型ＴＦＴ１３０６a〜１３０６cのソースは各々ビデオ信号線（Ｖ１、Ｖ２…Ｖｋ）１３０９に接続される。即ち、出力線１３０８に負電圧が加えられると一斉にｐチャネル型ＴＦＴ１３０６a〜１３０６cがオン状態となり、各々に対応するビデオ信号が取り込まれる。又、こうして取り込まれたビデオ信号は、ｐチャネル型ＴＦＴ１３０６a〜１３０６cの各々に接続されたコンデンサ１３１０a〜１３１０cに保持される。
【０１９１】
又、第２段目のラッチ１３０５も複数の単位ユニット１３０７bを有し、単位ユニット１３０７bはｍ個のｐチャネル型ＴＦＴ１３１１a〜１３１１cで形成される。ｐチャネル型ＴＦＴ１３１１a〜１３１１cのゲートはすべてラッチ信号線１３１２に接続され、ラッチ信号線１３１２に負電圧が加えられると一斉にｐチャネル型ＴＦＴ１３１１a〜１３１１cがオン状態となる。
【０１９２】
その結果、コンデンサ１３１０a〜１３１０cに保持されていた信号が、ｐチャネル型ＴＦＴ１３１１a〜１３１１cの各々に接続されたコンデンサ１３１３a〜１３１３cに保持されると同時にバッファ１３０３へと出力される。そして、図２４で説明したようにバッファを介してソース配線１３１４に出力される。以上のような動作のソース側駆動回路によりソース配線が順番に選択されることになる。
【０１９３】
以上のように、ｐチャネル型ＴＦＴのみでゲート側駆動回路およびソース側駆動回路を形成することにより画素部および駆動回路をすべてｐチャネル型ＴＦＴで形成することが可能となる。従って、アクティブマトリクス型の電気光学装置を作製する上でＴＦＴ工程の歩留まりおよびスループットを大幅に向上させることができ、製造コストを低減することが可能となる。本実施例の構成は、実施例１又は２のアクティブマトリクス基板の駆動回路に適用することができる。
【０１９４】
[実施例１３]
本発明を用いることにより様々な半導体装置を製造することができる。その様な半導体装置として、ビデオカメラ、デジタルカメラ、ゴーグル型表示装置（ヘッドマウントディスプレー）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置などが挙げられる。それら半導体装置の具体例を図１９および図２０に示す。
【０１９５】
図２７（Ａ）はディスクトップ型パーソナルコンピュータなどのモニターであり、筐体３３０１、支持台３３０２、表示部３３０３などから成っている。表示部３３０３は実施例８で示すアクティブマトリクス駆動の液晶表示装置又は実施例９で示す発光装置を適用可能であり、又、本発明のＴＦＴを適用してその他の集積回路を形成することも可能である。このように本発明を用いて、ディスクトップ型パーソナルコンピュータなどのモニターを完成させることができる。
【０１９６】
図２７（Ｂ）はビデオカメラであり、本体３３１１、表示部３３１２、音声入力部３３１３、操作スイッチ３３１４、バッテリー３３１５、受像部３３１６等を含む。表示部３３１２は実施例８で示すアクティブマトリクス駆動の液晶表示装置又は実施例９で示す発光装置を適用可能であり、又、本発明のＴＦＴを適用してその他の集積回路を形成することも可能である。このように本発明を用いてビデオカメラを完成させることができる。
【０１９７】
図２７（Ｃ）はヘッドマウントディスプレーの一部（右片側）であり、本体３３２１、信号ケーブル３３２２、頭部固定バンド３３２３、投影部３３２４、光学系３３２５、表示部３３２６等を含む。表示部３３２６は実施例８で示すアクティブマトリクス駆動の液晶表示装置又は実施例９で示す発光装置を適用可能であり、又、本発明のＴＦＴを適用してその他の集積回路を形成することも可能である。このように本発明を用いてヘッドマウントディスプレーを完成させることができる。
【０１９８】
図２７（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体３３３１、記録媒体（ＤＶＤ等）３３３２、操作スイッチ３３３３、表示部（ａ）３３３４、表示部（ｂ）３３３５などから成っている。表示部（ａ）３３３４は主として画像情報を表示し、表示部（ｂ）３３３５は主として文字情報を表示するが、表示部３３３４、３３３５は実施例８で示すアクティブマトリクス駆動の液晶表示装置又は実施例９で示す発光装置を適用可能であり、又、本発明のＴＦＴを適用してその他の集積回路を形成することも可能である。このように本発明を用いて画像再生装置を完成させることができる。
【０１９９】
図２７（Ｅ）はゴーグル型表示装置（ヘッドマウントディスプレー）であり、本体３３４１、表示部３３４２、アーム部３３４３を含む。表示部３３４２は実施例８で示すアクティブマトリクス駆動の液晶表示装置又は実施例９で示す発光装置を適用可能であり、又、本発明のＴＦＴを適用してその他の集積回路を形成することも可能である。このように本発明を用いてゴーグル型表示装置を完成させることができる。
【０２００】
図２７（Ｆ）はノート型パーソナルコンピュータであり、本体３３５１、筐体３３５２、表示部３３５３、キーボード３３５４等を含む。表示部３３５３は実施例８で示すアクティブマトリクス駆動の液晶表示装置又は実施例９で示す発光装置を適用可能であり、又、本発明のＴＦＴを適用してその他の集積回路を形成することも可能である。このように本発明を用いてノート型パーソナルコンピュータを完成させることができる。
【０２０１】
図２８（Ａ）は携帯電話であり、表示用パネル２７０１、操作用パネル２７０２、接続部２７０３から成り、表示用パネル２７０１には液晶表示装置又はＥＬ表示装置に代表される表示装置２７０４、音声出力部２７０５、アンテナ２７０９などが設けられている。操作パネル２７０２には操作キー２７０６、電源スイッチ２７０２、音声入力部２７０５８などが設けられている。表示部２７０４は実施例８で示すアクティブマトリクス駆動の液晶表示装置又は実施例９で示す発光装置を適用可能であり、又、本発明のＴＦＴを適用してその他の集積回路を形成することも可能である。このように本発明を用いて携帯電話を完成させることができる。
【０２０２】
図２８（Ｂ）は音響再生装置、具体的にはカーオーディオであり、本体３４１１、表示部３４１２、操作スイッチ３４１３、３４１４を含む。表示部３４１２は実施例８で示すアクティブマトリクス駆動の液晶表示装置又は実施例９で示す発光装置を適用可能であり、又、本発明のＴＦＴを適用してその他の集積回路を形成することも可能である。このように本発明を用いて音響再生装置、具体的にはカーオーディオを完成させることができる。
【０２０３】
図２８（Ｃ）はデジタルカメラであり、本体３５０１、表示部（Ａ）３５０２、接眼部３５０３、操作スイッチ３５０４、表示部（Ｂ）３５０５、バッテリー３５０６を含む。表示部３５０２、３５０５は実施例８で示すアクティブマトリクス駆動の液晶表示装置又は実施例９で示す発光装置を適用可能であり、又、本発明のＴＦＴを適用してその他の集積回路を形成することも可能である。このように本発明を用いてデジタルカメラを完成させることができる。
【０２０４】
以上の様に、本発明の適用範囲は極めて広く、様々な電子装置に適用することが可能である。又、本実施例の電子装置は実施例１〜１２のどのような組み合わせからなる構成を用いても実現することができる。
【０２０５】
【発明の効果】
以上示したように、本発明によれば同一基板上にＬＤＤ構造の異なるｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを同一工程で形成することができる。このようなアクティブマトリクス基板を用いて液晶表示装置や、同一基板上に発光層を有する表示装置を形成することができる。
【０２０６】
フォトマスク数の低減は生産性の向上をもたらすが、本発明はそればかりでなく、上述のようにｎチャネル型ＴＦＴのＬＤＤ構造を最適化することによりアクティブマトリクス基板の信頼性と動作特性を同時に向上させることができる。
【図面の簡単な説明】
【図１】 本発明のＴＦＴの作製工程を説明する断面図。
【図２】 本発明のＴＦＴの作製工程を説明する断面図。
【図３】 本発明のＴＦＴの作製工程を説明する断面図。
【図４】 本発明のＴＦＴの作製工程を説明する断面図。
【図５】 反射型の表示装置に対応するアクティブマトリクス基板の画素部の構成を説明する上面図。
【図６】 アクティブマトリクス基板の回路構成を説明する図。
【図７】 本発明のＴＦＴの作製工程を説明する断面図。
【図８】 本発明のＴＦＴの作製工程を説明する断面図。
【図９】 本発明のＴＦＴの作製工程を説明する断面図。
【図１０】 本発明のＴＦＴの作製工程を説明する断面図。
【図１１】 透過型の表示装置の作製方法を説明する断面図。
【図１２】 透過型の液晶表示装置の構造を示す断面図。
【図１３】 発光装置の画素部の構成を説明する断面図。
【図１４】 発光装置の構成を示す断面図。
【図１５】 アクティブマトリクス基板の構成を説明する斜視図。
【図１６】 結晶構造を有する半導体膜の作製工程を説明する図。
【図１７】 結晶構造を有する半導体膜の作製工程を説明する図。
【図１８】 本発明のアクティブマトリクス基板の構造を説明する断面図。
【図１９】 NMＯＳ回路の構成を示す図。
【図２０】 シフトレジスタの構成を示す図。
【図２１】 ｎチャネル型ＴＦＴで形成したゲート線駆動回路の構成を示す図。
【図２２】 デコーダ入力信号のタイミングチャートを説明する図。
【図２３】 ｎチャネル型ＴＦＴで形成したデータ線駆動回路の構成を示す図。
【図２４】 ｐチャネル型ＴＦＴで形成したゲート線駆動回路の構成を示す図。
【図２５】 デコーダ入力信号のタイミングチャートを説明する図。
【図２６】 ｐチャネル型ＴＦＴで形成したデータ線駆動回路の構成を示す図。
【図２７】 半導体装置の一例を示す図。
【図２８】 半導体装置の一例を示す図。
【図２９】 結晶構造を有する半導体膜の作製工程を説明する図。
【図３０】 ゲート絶縁膜及び窒化タンタル膜を通したリンのドーピングプロファイルを示すグラフ。
【図３１】 窒化タンタル膜厚をゲート絶縁膜に換算してフィッティングさせたグラフであり、定数倍を掛けて換算した結果を示している。
Claims (7)
- 第１絶縁膜上に形成された第１半導体膜、第２半導体膜、及び第３半導体膜上に第２絶縁膜を形成し、
前記第２絶縁膜上に第１導電膜及び第２導電膜を積層形成し、
第１エッチング処理により、前記第１導電膜及び第２導電膜をエッチングして、前記第１半導体膜、前記第２半導体膜、及び前記第３半導体膜にそれぞれ対応して、端部にテーパーを有する第１形状の第１電極、前記第１形状の第２電極、及び前記第１形状の第３電極を形成し、
第１ドーピング処理により、前記第１形状の第１電極、前記第１形状の第２電極、及び前記第１形状の第３電極をマスクとして、前記第１半導体膜、前記第２半導体膜、及び前記第３半導体膜のそれぞれに、１×１０１７〜１×１０１９／ｃｍ３の濃度で一対の一導電型不純物領域を形成し、
第２エッチング処理により、前記第１形状の第１電極、前記第１形状の第２電極、及び前記第１形状の第３電極の前記第２導電膜を異方性エッチングして、前記第１導電膜による突出部が形成された第２形状の第１電極、前記第２形状の第２電極、及び前記第２形状の第３電極を形成し、
前記第１半導体膜上の前記第２形状の第１電極及び前記第１半導体膜の前記一対の一導電型不純物領域の一部を覆う第１レジスト、前記第３半導体膜の全体を覆う第２レジスト、及び前記第２形状の第２電極をマスクとして、第２ドーピング処理により、前記第１レジストで覆われた前記第１半導体膜に前記１×１０ １７ 〜１×１０ １９ ／ｃｍ ３ の濃度で一導電型不純物領域である一対の第１不純物領域、前記第２形状の第２電極の前記第１導電膜による突出部と重なる前記第２半導体膜に１×１０１６〜１×１０１７／ｃｍ３の濃度で一導電型不純物領域である一対の第２不純物領域、前記第１レジストと重ならない前記第１半導体膜、及び前記第２形状の第２電極と重ならない前記第２半導体膜のそれぞれに１×１０ ２０ 〜１×１０ ２１ ／ｃｍ ３ の濃度で一導電型不純物領域である一対の第３不純物領域を形成し、
第３ドーピング処理により、前記第２形状の第３電極をマスクとして、前記第２形状の第３電極の前記第１導電膜による突出部と重なる前記第３半導体膜に前記一導電型とは反対の導電型の１×１０１８〜１×１０１９／ｃｍ３の濃度で一対の第４不純物領域及び、前記第２形状の第３電極と重ならない前記第３半導体膜に前記一導電型とは反対の導電型の１×１０２０〜１×１０２１／ｃｍ３の濃度で一対の第５不純物領域を形成することを特徴とする半導体装置の作製方法であって、
前記第１不純物領域、前記第２不純物領域、および前記第４不純物領域はＬＤＤ領域として機能し、かつ前記第３不純物領域及び前記第５不純物領域はソース領域又はドレイン領域として機能することを特徴とする半導体装置の作製方法。 - 請求項１において、前記第１導電膜はＴａ、Ｗ、Ｔｉ、Ｍｏから選ばれた一種又は複数種と窒素との化合物で形成することを特徴とする半導体装置の作製方法。
- 請求項１において、前記第２導電膜はＴａ、Ｗ、Ｔｉ、Ｍｏから選ばれた一種又は複数種の合金で形成することを特徴とする半導体装置の作製方法。
- 請求項１において、前記第２導電膜はシリコンを主成分とする膜で形成することを特徴とする半導体装置の作製方法。
- 請求項１において、前記第２導電膜はアルミニウム又は銅を主成分とする膜で形成することを特徴とする半導体装置の作製方法。
- 請求項１乃至請求項５のいずれか一において、前記第１半導体膜乃至第３半導体膜、及び前記第１電極乃至第３電極上に、第３絶縁膜を形成し、
前記第３絶縁膜の表面に窒素又は不活性ガスのプラズマ処理を行うことを特徴とする半導体装置の作製方法。 - 請求項１乃至請求項６のいずれか一において、前記第１電極と前記第１半導体膜とを有する第１ＴＦＴは画素部に形成し、前記第２電極と前記第２半導体膜とを有する第２ＴＦＴ及び、前記第３電極と前記第３半導体膜とを有する第３ＴＦＴは駆動回路部に形成することを特徴とする半導体装置の作製方法。
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