JP2003031589A - 半導体装置およびその作製方法 - Google Patents

Abstract

(57)【要約】 【課題】 画素部や駆動回路の駆動条件に最適なＴＦＴ
の構造をオフ電流の小さなＴＦＴ実現すること、またこ
のようなＴＦＴを製造工程数、製造コストを増加させる
ことなく作りわける技術を提供することを課題とする。 【解決手段】 半導体層、ゲート絶縁膜、ゲート電極を
含み、前記半導体層は、チャネル形成領域、第１の濃度
の不純物元素を含む領域、第２の濃度の不純物元素を含
む領域、第３の濃度の不純物元素を含む領域を含み、前
記ゲート電極は電極（Ａ）および電極（Ｂ）の積層から
なり、前記電極（Ａ）は、一方の端部が前記第２の濃度
の不純物元素を含む領域と前記ゲート絶縁膜を介して重
なり、もう一方の端部は前記チャネル形成領域と前記ゲ
ート絶縁膜を介して重なっていることを特徴とする半導
体装置である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、結晶構造を有する
半導体膜を用いた半導体装置およびその作製方法に関
し、より具体的には結晶構造を有する半導体膜をチャネ
ル形成領域、ソース領域およびドレイン領域を含めた活
性層を含む薄膜トランジスタ（Thin Film Transistor:
ＴＦＴ）を有する半導体装置およびその作製方法に関す
る。

【０００２】

【従来技術】低消費電力、省スペースという特徴を生か
して市場を広げてきた液晶表示装置だが、いよいよ一般
家庭で日常的に用いられるテレビジョンとしてＣＲＴに
取って代わろうとしている。このような状況のなかで、
液晶表示装置に求められるのは、ＣＲＴに匹敵するまた
はそれ以上の高精細で明るい表示であり、さらにＣＲＴ
に匹敵する価格である。

【０００３】ところで、ディスプレイ（表示装置）とし
て一般的に用いられるようになった液晶表示装置の画素
部に設けられるＴＦＴに要求されるのは主に低いオフ電
流（ＴＦＴのオフ動作時に流れる電流）である。ＴＦＴ
のオフ動作時に洩れるオフ電流は、わずかでもコントラ
ストや画質の低下を招くためであるが、近年電界効果移
動度の高さなどから積極的に用いられるようになってき
た結晶構造を有する活性層を含むＴＦＴでは、オフ電流
が大きくなってしまうという問題があった。

【０００４】オフ電流を抑える技術として、ＬＤＤ（Li
ghtly Doped Drain）構造が知られている。特許第３０
７２６５５号（図２（Ａ）に示した構造）では、第１の
トランジスタおよび第２のトランジスタが低濃度不純物
領域を挟んで直列に接続された（ダブルゲート構造でチ
ャネル形成領域に挟まれた低濃度不純物領域を有してい
る）構造が開示されている。

【０００５】

【発明が解決しようとする課題】液晶表示装置に対する
高精細化に対する要求には画素数を増やすことで、ま
た、高輝度化に対しては開口率を上げることで、その要
求に応えている。画面サイズは規格が決められているた
め、その限られた画素面積の中で画素数を増やさなけれ
ばならず、それは画素サイズの縮小を意味しており、画
素サイズを低下させつつさらに開口率を向上させる技術
を実現しなければならない。配線幅を狭くすることで開
口率の向上には配線抵抗の上昇等の問題を考えると限界
があり、あとは、画素におけるスイッチングＴＦＴのサ
イズを小さくすることが考えられる。

【０００６】また、画素のスイッチングＴＦＴのオフ電
流を低く抑えることができれば、保持容量のサイズを小
さくすることができるため、さらなる開口率の向上のた
めには、オフ電流の低いＴＦＴを作ることが重要であ
る。

【０００７】しかし、同一基板上に用いられる回路によ
って要求される特性が異なるため、回路によってＴＦＴ
構造の作りわけをしなければならないが、ＴＦＴは半導
体膜や絶縁膜、或いは導電膜を、フォトマスクを用いて
所定の形状にエッチング加工しながら積層することによ
り作製するため、画素部や各駆動回路における要求に合
わせてＴＦＴの構造を最適化しようとすると、単純にフ
ォトマスクの数を増やすことになり製造工程が複雑とな
り工程数が必然的に増加してしまう。また画素部におい
ては開口率を向上させるためにサイズの小さなＴＦＴを
作製してもオフ電流の十分低いＴＦＴを作製することが
できなかったり、逆に信頼性が低下したりしてしまっ
て、求められる表示装置（半導体装置）を実現すること
は簡単なことではなかった。

【０００８】そこで、本発明はこのような問題点を解決
することを目的とし、画素サイズ小（ＴＦＴサイズ小）
で、オフ電流の低いＴＦＴを提供すること、画素部や駆
動回路の駆動条件に最適なＴＦＴの構造を、少ないフォ
トマスクの数で実現する技術を提供することを課題とす
る。

【０００９】また、画素部や駆動回路の駆動条件に最適
なＴＦＴの構造をオフ電流の小さなＴＦＴを製造工程
数、製造コストを増加させることなく作りわける技術を
提供することを課題とする。

【００１０】

【課題を解決するための手段】本発明は、半導体層、前
記半導体層上のゲート絶縁膜、前記ゲート絶縁膜上のゲ
ート電極を含み、前記半導体層は、チャネル形成領域、
第１の濃度の不純物元素を含む領域、第２の濃度の不純
物元素を含む領域および第３の濃度の不純物元素を含む
領域を含み、前記ゲート電極は電極（Ａ）および電極
（Ｂ）が積層されており、前記電極（Ａ）の端部の一方
は前記第２の濃度の不純物元素を含む領域と前記ゲート
絶縁膜を介して重なり、前記電極（Ａ）の端部の他方は
前記チャネル形成領域と前記ゲート絶縁膜を介して重な
っていることを特徴とする。

【００１１】また本発明は、半導体層、前記半導体層上
のゲート絶縁膜、前記ゲート絶縁膜上の第１のゲート電
極および第２のゲート電極を含み、前記半導体層は、チ
ャネル形成領域、第１の濃度の不純物元素を含む領域、
第２の濃度の不純物元素を含む領域および第３の濃度の
不純物元素を含む領域を含み、前記第１のゲート電極お
よび前記第２のゲート電極は電極（Ａ）および電極
（Ｂ）が積層されており、前記第１のゲート電極及び前
記第２のゲート電極の電極（Ａ）の端部の一方は前記第
２の濃度の不純物元素を含む領域と前記ゲート絶縁膜を
介して重なり、前記第１のゲート電極及び前記第２のゲ
ート電極の電極（Ａ）の端部の他方は前記チャネル形成
領域と前記ゲート絶縁膜を介して重なっており、前記第
１のゲート電極の電極（Ａ）と重なる第２の濃度の不純
物領域および前記第２のゲート電極の電極（Ａ）と重な
る第２の濃度の不純物領域との間に、前記第３の濃度の
不純物元素を含む領域を有していることを特徴とする。

【００１２】また本発明は、半導体層、前記半導体層上
のゲート絶縁膜、前記ゲート絶縁膜上の第１のゲート電
極および第２のゲート電極を含み、前記半導体層は、チ
ャネル形成領域、第１の濃度の不純物元素を含む領域、
第２の濃度の不純物元素を含む領域および第３の濃度の
不純物元素を含む領域を含み、前記第１のゲート電極お
よび前記第２のゲート電極は電極（Ａ）および電極
（Ｂ）が積層されており、前記電極（Ａ）の端部の一方
は前記第２の濃度の不純物元素を含む領域と前記ゲート
絶縁膜を介して重なり、前記電極（Ａ）の端部の他方は
前記チャネル形成領域と前記ゲート絶縁膜を介して重な
り、前記チャネル形成領域は、第１の濃度のｎ型不純物
元素を含むｎ型不純物領域および第２の濃度のｎ型不純
物元素を含むｎ型不純物領域に挟まれており、前記第１
の濃度の不純物元素を含むｎ型不純物領域に隣接する前
記第３の濃度のｎ型不純物元素を含むｎ型不純物領域お
よび前記第２の濃度のｎ型不純物元素を含むｎ型不純物
領域に隣接した前記第３の濃度のｎ型不純物元素を含む
ｎ型不純物領域を有し、前記第１のゲート電極の電極
（Ａ）と重なる第２の濃度の不純物領域および前記第２
のゲート電極の電極（Ａ）と重なる第２の濃度の不純物
領域との間に、前記第３の濃度の不純物元素を含む領域
を有し、前記第１の濃度のｎ型不純物元素を含むｎ型不
純物領域に隣接する前記第３の濃度の不純物元素を含む
ｎ型不純物領域は、ソース領域またはドレイン領域とし
て機能することを特徴とする。

【００１３】また上記発明において、前記第１の濃度の
不純物元素を含む領域は、ｎ型不純物元素を１×１０¹⁵
〜１×１０¹⁷／ｃｍ³の濃度で含み、前記第２の濃度の
不純物元素を含む領域は、ｎ型不純物元素を１×１０¹⁷
〜１×１０¹⁹／ｃｍ³の濃度で含み、前記第３の濃度の
不純物元素を含む領域は、ｎ型不純物元素を１×１０ ²⁰
〜１×１０²¹／ｃｍ³の濃度で含むことを特徴とする。

【００１４】また上記発明において、前記電極（Ａ）
は、Ｗ、Ｍｏ、Ｔａ、Ｔｉから選ばれた元素からなる導
電膜、前記元素を主成分とする化合物からなる導電膜、
もしくは前記元素を主成分とする合金からなる導電膜で
あることを特徴とする。

【００１５】本発明で示す半導体装置は、ゲート電極と
ゲート絶縁膜を介して重なる第２の濃度の不純物元素を
含む領域と、ゲート電極とは重ならない第１の濃度の不
純物元素を含む不純物領域と、を有している。前記第２
の濃度の不純物元素を含む不純物領域は、ゲート電極と
重ならない第１の濃度の不純物元素を含む不純物領域
（Ｌ_off領域）を有しており、このＬ_off領域を有してい
ることで、半導体層中に形成されたＰＮ接合のエネルギ
ー障壁の幅が広くなり、ＰＮ接合部に加えられる電界強
度が弱められ、オフ電流を低減することができる。ま
た、ゲート電極とゲート絶縁膜を介して重なる第２の濃
度の不純物を含む不純物領域（Ｌ_ov領域）を有してお
り、オン電流の劣化を防ぐ構造となっているため、信頼
性の高い半導体装置を得ることができる。

【００１６】上記した半導体装置（ＴＦＴ）の作製方法
の特徴は、絶縁表面に第１の半導体層、第２の半導体
層、第３の半導体層および第４の半導体層を形成し、前
記第１乃至４の半導体層上にゲート絶縁膜を形成し、前
記ゲート絶縁膜上に第１の導電膜および第２の導電膜を
形成し、前記第１の導電膜および前記第２の導電膜をエ
ッチングして、前記第１乃至４の半導体層上に第１の電
極および第２の電極からなる第１の形状のゲート電極を
形成し、前記第１の電極および前記第２の電極をエッチ
ングして、第３の電極および第４の電極からなる第２の
形状のゲート電極を形成し、前記第２の形状のゲート電
極をマスクにして自己整合的に前記第１乃至４の半導体
層にｎ型不純物元素を添加して第１の濃度のｎ型不純物
元素を含むｎ型不純物領域を形成し、前記第２の半導体
層および第４の半導体層の全体を覆う第１のマスクと前
記第３の半導体層の一部を覆う第２のマスクを形成し、
前記第１の半導体層上の前記第４の電極をマスクとし、
前記第３の電極を通して前記第１の半導体層に第２の濃
度の不純物領域および第３の濃度のｎ型不純物元素を含
むｎ型不純物領域を形成し、前記第４の電極および第２
のマスクをマスクとし、前記第３の電極を介して第３の
半導体層に第２の濃度のｎ型不純物元素を含むｎ型不純
物領域および第３の濃度のｎ型不純物元素を含むｎ型不
純物領域を形成することである。

【００１７】これにより、製造工程数、製造コストを増
加させることなく要求に応じたＴＦＴを同一基板上に作
りわけることができ、オフ電流が低く信頼性の高い半導
体装置を作製することができる。

【００１８】

【発明の実施の形態】（実施形態１）本発明のＴＦＴの
構造を図１（Ａ）に、本発明のＴＦＴの電気特性を測定
した結果を図１（Ｂ）に示す。

【００１９】絶縁表面上に半導体層、前記半導体層上に
ゲート絶縁膜、前記ゲート絶縁膜上にゲート電極を有し
ており、前記半導体層はチャネル形成領域１３、第１の
濃度のｎ型を付与する不純物元素（以下、ｎ型不純物元
素という）を含むｎ型不純物領域領域１４、第２の濃度
のｎ型不純物元素を含むｎ型不純物領域１２および第３
の濃度のｎ型不純物元素を含むｎ型不純物領域１１、１
５を含み、前記ゲート電極は第１のゲート電極１６およ
び第２のゲート電極１７を有し、前記第１のゲート電極
および前記第２のゲート電極は、電極（Ａ）１６ａ、１
７ａおよび電極（Ｂ）１６ｂ、１７ｂからなり、前記電
極（Ａ）１６ａ、１７ａは、端部の一方が前記第２の濃
度のｎ型不純物元素を含むｎ型不純物領域１２と前記ゲ
ート絶縁膜を介して重なり、端部の他方は、前記チャネ
ル形成領域と前記ゲート絶縁膜を介して重なっている。
また、第１のゲート電極の電極（Ａ）１６ａと重なる第
２の濃度のｎ型不純物元素を含むｎ型不純物領域１２お
よび第２のゲート電極の電極（Ａ）１７ａと重なる第２
の濃度のｎ型不純物元素を含むｎ型不純物領域との間に
は、前記第３の濃度のｎ型不純物元素を含むｎ型不純物
領域１１がある。

【００２０】なお、第１の濃度のｎ型不純物元素を含む
ｎ型不純物領域１４には、ｎ型不純物元素が１×１０¹⁵
〜１×１０¹⁷／ｃｍ³の濃度で含まれている。また、第
２の濃度のｎ型不純物元素を含むｎ型不純物領域１２に
は、ｎ型不純物元素が１×１０¹⁷〜１×１０¹⁹／ｃｍ³
の濃度で含まれている。第３の濃度のｎ型不純物元素を
含むｎ型不純物領域１１、１５には、ｎ型不純物元素が
１×１０²⁰〜１×１０ ²¹／ｃｍ³の濃度で含まれてい
る。

【００２１】また、本明細書において、第１の濃度のｎ
型不純物元素を含むｎ型不純物領域１４は、低濃度にｎ
型不純物元素を含むＬＤＤ（Lightly Doped Drain）領
域であり、ゲート電極と重なる領域がないため、Ｌ_off
領域（offはoffsetの意味で付す）とも称する。第２の
濃度のｎ型不純物元素を含むｎ型不純物領域１２は、ゲ
ート絶縁膜を介して電極（Ａ）と重なっていることか
ら、Ｌ_ov領域（ovはoverlappedの意味で付す）とも称す
る。

【００２２】なお、本発明のＴＦＴの電気特性と比較す
るために本発明者は、特許第３０７２６５５号で開示さ
れているような、ダブルゲート構造（第１のゲート電極
２５、第２のゲート電極２６）で半導体層に第１のチャ
ネル形成領域および第２のチャネル形成領域、第２の濃
度のｎ型不純物元素を含むｎ型不純物領域２１、２３、
および第３の濃度のｎ型不純物元素を含むｎ型不純物領
域２４を含み、第１のチャネル形成領域と第２のチャネ
ル形成領域との間に第２の濃度のｎ型不純物元素を含む
ｎ型不純物領域（Ｌ内）２１が形成されたＴＦＴを作製
した。そのＴＦＴの構造概略図を図２（Ａ）に、電気特
性の測定結果を図２（Ｂ）に示す。

【００２３】本発明のＴＦＴと上記の特許で開示された
ＴＦＴとでオフ領域での挙動を比較すると、両者の挙動
はほぼ同じような挙動を示している（ゲート電圧がマイ
ナス側にシフトするに従って、オフ電流が若干増加す
る）。しかし、オン電流に関しては、例えば、Ｖ_G＝１
０（Ｖ）、２０（Ｖ）の時のオン電流を調べたところ、
本発明のＴＦＴは、１×１０^-4（Ａ）、６×１０
^-3（Ａ）であった。上記の特許で開示されたＴＦＴ構造
では、Ｖ_G＝１０（Ｖ）、２０（Ｖ）の時、３×１０^-4
（Ａ）、８×１０^-3（Ａ）であった。オン領域での挙動
を比較しても、本発明のＴＦＴのほうが高いオン電流を
得られていることがわかる。

【００２４】図２に示すように従来技術のＴＦＴは、本
発明で開示するＴＦＴの半導体層のサイズより３μｍ大
きくなければ、オフ領域の挙動が同程度のＴＦＴが得ら
れなかった。また、信頼性評価をしやすいパラメータで
あるオン電流が本発明で開示するＴＦＴの方が、上記の
特許で開示されたＴＦＴ構造より大きいものが得られ
た。これは、本発明で開示するＴＦＴには、Ｌ_off領域
およびＬ_ov領域が設けられているためと考えられる。以
上のように、半導体層のサイズが小さくてもオフ電流の
小さいＴＦＴを得ることができる。

【００２５】このように本発明は、高画質のために画素
数が増え、それに伴い画素サイズを小さくしなければな
らず、さらに高輝度化のために高い開口率をも実現しな
ければならないという問題を同時に解決することができ
る。

【００２６】（実施形態２）本実施例では、本発明で開
示するＴＦＴ構造（図１（Ａ）参照）および従来技術に
おいてすでに開示された構造（図２（Ａ）参照）のマル
チゲート構造のＴＦＴにおいて、複数（本実施形態では
２つ）のゲート電極間のサイズを２μｍに揃えて作製し
たＴＦＴの電気特性を比較している。

【００２７】測定は、ゲート電圧Ｖ_G＝−２０〜２０
Ｖ、ソース電圧Ｖs＝０Ｖとして、ドレイン電圧Ｖ_D＝
１Ｖ、Ｖ_G＝１０ＶＶ_D＝１４Ｖ、Ｖ_G＝１０Ｖの２ポ
イントにおける電流（オン電流）、Ｖ_D＝１Ｖ、Ｖ_G＝
−１７．５ＶＶ_D＝１４Ｖ、Ｖ_G＝−４．５Ｖの２ポイ
ントにおける電流（オフ電流）の測定結果を図１４に示
す。

【００２８】測定ポイントおよびでのオン電流に関
して、本発明の構造の方が従来構造と比較して高くなっ
ている。これは、本発明の構造には、ゲート電極が低濃
度不純物領域（ＬＤＤ領域）がゲート絶縁膜を介して重
なっている領域があるため、オン電流を高くすることが
できたと考えられる。

【００２９】測定ポイントおよびでのオフ電流に関
して、本発明の構造の方が従来構造と比較して低くなっ
ている。したがって、よりオフ電流の低いＴＦＴを画素
のスイッチング素子として用いれば、リーク電流が低い
分保持容量素子が占める面積を狭くすることができるた
め、画素部における開口率を向上させることができる。

【００３０】以上のように、サイズを揃えた構造の異な
る２つのＴＦＴの電気特性を比較したとき、本発明で開
示した構造のＴＦＴの方がより良い電気特性（オン電流
およびオフ電流）を得ることができることがわかった。

【００３１】

【実施例】（実施例１）本発明の一実施例を、以下に図
３〜５を用いて説明する。ここでは、同一基板上に画素
部と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャ
ネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製す
る方法について詳細に説明する。

【００３２】図３（Ａ）において、基板１００はアルミ
ノホウケイ酸ガラスを用いる。この基板１００上に第１
の絶縁膜を形成する。本実施例では、ＳｉＨ₄、ＮＨ₃及
びＮ ₂Ｏを反応ガスとして成膜される第１酸化窒化シリ
コン膜１０１ａを５０ｎｍ、ＳｉＨ₄及びＮ₂Ｏを反応ガ
スとして成膜される第２酸化窒化シリコン膜１０１ｂを
１００ｎｍの厚さに積層形成する。

【００３３】半導体層１０３〜１０６（本実施例では、
便宜上、第１の半導体層１０３、第２の半導体層１０
４、第３の半導体層１０５および第４の半導体層１０６
とする）は結晶構造を有する半導体膜１０２から形成す
る。これは、第１の絶縁膜上に非晶質半導体膜を形成し
た後、公知の結晶化法を用いて形成する。本実施例で
は、非晶質シリコン膜を５０ｎｍの厚さに堆積した後、
エキシマレーザー光を光学系で線状に集光し、それを照
射することにより結晶化させる。当該レーザー光のパワ
ー密度は３００ｍＪ／ｃｍ²とし、太さ５００μｍの線
状レーザー光を９０〜９８％割合で重畳させながら非晶
質シリコン膜の全面に渡って照射する。

【００３４】結晶化後、ＴＦＴのしきい値電圧を制御す
るために、アクセプタ型の不純物としてボロンをイオン
ドープ法により半導体膜に添加する。添加する濃度は実
施者は適宣決定すれば良い。

【００３５】こうして形成された多結晶シリコン膜をエ
ッチング処理により島状に分割して、半導体膜１０３〜
１０６を形成する。その上に、ゲート絶縁膜１０７とし
て、ＳｉＨ₄、Ｎ₂Ｏを用いプラズマＣＶＤ法により作製
される酸化窒化シリコン膜を１１０ｎｍの厚さに形成す
る（図３（Ｂ））。

【００３６】さらに、ゲート絶縁膜１０７上に第１の導
電膜１０８として窒化タンタル膜をスパッタ法で３０ｎ
ｍの厚さに形成し、さらに第２の導電膜１０９としてタ
ングステンを３００ｎｍの厚さに形成する（図３
（Ｃ））。

【００３７】次に、図４（Ａ）に示すように光感光性の
レジスト材料を用い、マスク１１０〜１１３を形成す
る。そして、第１の導電膜１０８及び第２の導電膜１０
９に対する第１のエッチング処理を行う。エッチングに
はＩＣＰ（Inductively Coupled Plasma：誘導結合型プ
ラズマ）エッチング法を用いる。エッチング用ガスに限
定はないがＷ膜や窒化タンタル膜のエッチングにはＣＦ
₄とＣｌ₂とＯ₂とを用いる。それぞれのガス流量を２５
／２５／１０とし、１Paの圧力でコイル型の電極に５０
０WのＲＦ（１３．５６ＭＨｚ）電力を投入してエッチ
ングを行う。この場合、基板側（試料ステージ）にも１
５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質
的に負の自己バイアス電圧を印加する。この第１のエッ
チング条件により主にＷ膜を所定の形状にエッチングす
る。

【００３８】この後、エッチング用ガスをＣＦ₄とＣｌ₂
に変更し、それぞれのガス流量比を３０／３０とし、１
Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．
５６ＭＨｚ）電力を投入してプラズマを生成して約３０
秒程度のエッチングを行う。基板側（試料ステージ）に
も２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実
質的に負の自己バイアス電圧を印加する。ＣＦ₄とＣｌ₂
との混合ガスは窒化タンタル膜とＷ膜とを同程度の速度
でエッチングする。こうして、端部にテーパーを有する
第１の電極１１４ａ〜１１７ａおよび第２の電極１１４
ｂ〜１１７ｂからなる第１の形状のゲート電極１１４〜
１１７を形成する。テーパーは４５〜７５°で形成す
る。尚、第２の絶縁膜上に残渣を残すことなくエッチン
グするためには１０〜２０％程度の割合でエッチング時
間を増加させると良い。なお、ゲート絶縁膜１０７の第
１の形状のゲート電極１１４〜１１７で覆われない領域
の表面は２０〜５０ｎｍ程度エッチングされ薄くなった
領域が形成される。

【００３９】次に、マスク１１０〜１１３を除去せずに
図４（Ｂ）に示すように第２のエッチング処理を行う。
エッチング用ガスにＣＦ₄とＣｌ₂とＯ₂とを用い、それ
ぞれのガス流量比を２０／２０／２０とし、１Ｐａの圧
力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨ
ｚ）電力を投入してプラズマを生成してエッチングを行
う。基板側（試料ステージ）には２０ＷのＲＦ（１３．
５６ＭＨｚ）電力を投入し、第１のエッチング処理に比
べ低い自己バイアス電圧を印加する。このエッチング条
件により第２の導電膜として用いたＷ膜をエッチングす
る。こうして第３の電極１１８ａ〜１２１ａと第４の電
極１１８ｂ〜１２１ｂからなる第２の形状のゲート電極
１１８〜１２１を形成する。ゲート絶縁膜１０７の第２
の形状のゲート電極１１８〜１２１で覆われない領域表
面は２０〜５０ｎｍ程度エッチングされ薄くなる。な
お、本明細書では、第３の電極、第４の電極を便宜上電
極（Ａ）、電極（Ｂ）とも称することとする。

【００４０】続いてｎ型を付与する不純物元素（ｎ型不
純物元素）を半導体層に添加する第１のドーピング処理
を行う。第１のドーピング処理は、質量分離をしないで
イオンを注入するイオンドープ法により行う。ドーピン
グは第１形状のゲート電極１１４〜１１７をマスクとし
て用い、水素希釈のフォスフィン（ＰＨ₃）ガスまたは
希ガスで希釈したフォスフィンガスを用い、半導体膜１
０３〜１０６に第１の濃度のｎ型不純物元素を含むｎ型
不純物領域１２２〜１２５を形成する。このドーピング
により形成する第１の濃度のｎ型不純物元素を含むｎ型
不純物領域のリン濃度は１×１０¹⁶〜１×１０¹⁷／ｃｍ
³)となるようにする。

【００４１】その後、第２の半導体層１０４、第４の半
導体層１０６の全体を覆う第１のマスク１２６、１２８
と第３の半導体層１０５の一部および第３の半導体層１
０５上の第２の形状のゲート電極１２０の一部を覆う第
２のマスク１２７を形成し、第２のドーピング処理を行
う。第２のドーピング処理では、第３の電極（電極
（Ａ））１１８ａ、１２０ａを通して第１の半導体層１
０３および第３の半導体層１０５に第２の濃度のｎ型不
純物元素を含むｎ型不純物領域１２９、１３０を形成す
る。このドーピングにより形成する第２の濃度のｎ型不
純物元素を含むｎ型不純物領域のリン濃度は１×１０¹⁷
〜１×１０¹⁹／ｃｍ³となるようにする。

【００４２】続いて、マスク１２６〜１２８をそのまま
に第３のドーピング処理を行う。第１の半導体層１０
３、第３の半導体層１０５にゲート絶縁膜１０７を通し
てｎ型不純物元素を添加を行い、第３の濃度のｎ型不純
物元素を含むｎ型不純物領域１３１、１３２を形成す
る。このドーピングにより形成する第３の濃度のｎ型不
純物元素を含むｎ型不純物領域のリン濃度は１×１０²⁰
〜１×１０²¹／ｃｍ³となるようにする。

【００４３】なお、本実施例では、以上のように２回に
わけて不純物元素を添加しているが、ゲート絶縁膜およ
びゲート電極を形成する第３の電極の膜厚を制御した
り、ドーピングの際の加速電圧を調整したりすることに
より、１回のドーピング工程で、第２の濃度のｎ型不純
物元素を含むｎ型不純物領域および第３の濃度のｎ型不
純物元素を含むｎ型不純物領域を形成することもでき
る。

【００４４】次いで、図５（Ａ）で示すように第１の半
導体層１０３および第３の半導体層１０５を覆うマスク
１３３、１３４を形成し第４のドーピング処理を行う。
ドーピングは水素希釈のジボラン（Ｂ₂Ｈ₆）ガスまたは
希ガスで希釈したジボランガスを用い、第２の半導体層
１０４に第１の濃度のｐ型不純物元素を含むｐ型不純物
領域１３６及び第２の濃度のｐ型不純物元素を含むｐ型
不純物領域１３５を形成する。また、画素部において保
持容量を形成する第４の半導体層１０７には、第１の濃
度のｐ型不純物元素を含むｐ型不純物領域１３８及び第
２の濃度のｐ型不純物元素を含むｐ型不純物領域１３７
が形成される。第１の濃度のｐ型不純物元素を含むｐ型
不純物領域１３６、１３８は電極（Ａ）１１９ａ、１２
１ａと重なる領域に形成されるものであり、１×１０¹⁸
〜１×１０²⁰／ｃｍ³の濃度範囲でボロンを添加し、第
２の濃度のｐ型不純物元素を含むｐ型不純物領域１３
５、１３７には２×１０²⁰〜３×１０²¹／ｃｍ³の濃度
範囲でボロンが添加されるようにする。

【００４５】以上までの工程でそれぞれの半導体膜にリ
ン又はボロンが添加された領域が形成される。第２の形
状のゲート電極１１８〜１２０はゲート電極となる。ま
た、第２の形状の電極１２１は画素部において保持容量
を形成する一方の容量電極となる。

【００４６】次いで、図５（Ｂ）に示すように、それぞ
れの半導体膜に添加された不純物元素を活性化処理する
ために、ＹＡＧレーザの第２高調波（５３２ｎｍ）の光
を半導体膜に照射する。

【００４７】なお、半導体層に添加された不純物元素を
活性化する方法として、本実施例で開示するＹＡＧレー
ザの第２高調波の光を照射する方法以外に、炉を用いて
５５０℃で４時間加熱処理を行う方法、もしくはＲＴＡ
による加熱処理方法（ガスまたは光を熱源として用いる
ＲＴＡ法も含む）でもよい。炉を用いた加熱処理を行う
場合には、ゲート電極を形成する導電膜の酸化を防ぐた
めに加熱処理前にゲート電極およびゲート絶縁膜を覆う
絶縁膜を形成したり、加熱処理の際の雰囲気を減圧窒素
雰囲気にしたりすればよい。以上のように、半導体層に
添加された不純物元素の活性化する方法はいくつかある
ため、その方法は実施者が適宜決定すればよい。

【００４８】その後、図５（Ｂ）に示すように、プラズ
マＣＶＤ法で窒化シリコン膜または窒化酸化シリコン膜
から成る第１の層間絶縁膜１３９を５０ｎｍの厚さに形
成し、クリーンオーブンを用いて４１０℃の加熱処理を
行い、窒化シリコン膜または窒化酸化シリコン膜から放
出される水素で半導体膜の水素化を行う。

【００４９】次いで、第１の層間絶縁膜１３９上に第２
の層間絶縁膜１４０をアクリルで形成する。そしてコン
タクトホールを形成する。このエッチング処理において
は外部入力端子部（図示はしない）が形成されている領
域の第１の層間絶縁膜及び第２の層間絶縁膜も除去す
る。そして、チタン膜とアルミニウム膜を積層して形成
される配線１４２〜１４９を形成する。

【００５０】以上のようにして、同一基板上にｎチャネ
ル型ＴＦＴ２０１、ｐチャネル型ＴＦＴ２０２を有する
駆動回路２０５と、画素ＴＦＴ２０３と保持容量２０４
を有する画素部２０６を形成することができる。保持容
量２０４は半導体１０６、ゲート絶縁膜１０７、容量配
線１２１で形成されている。

【００５１】ここまでの工程で形成された画素部の上面
図を図１６に示す。図１６ではほぼ一画素分の上面図を
示し、付与する符号は図５と共通なものとしている。ま
た、Ａ−Ａ'及びＢ−Ｂ'線の断面構造が図５に対応して
いる。図１６の画素構造において、本発明を適用するこ
とにより、ＴＦＴサイズを小さくすることができるた
め、画素部の開口率を向上することができる。また、ゲ
ート配線とゲート電極とを異なる層上に形成することに
より、ゲート配線と半導体層を重畳させることが可能と
なり、ゲート配線に遮光膜としての機能が付加されてい
る。また、画素電極間の隙間が遮光されるように、画素
電極の端部をソース配線と重なるように配置され、遮光
膜（ブラックマトリクス）の形成を省略できる構造とな
っている。

【００５２】駆動回路２０５のｎチャネル型ＴＦＴ２０
１はチャネル形成領域１５０、ゲート電極を形成する電
極（Ａ）１１８ａと重なる第２の濃度のｎ型不純物元素
を含むｎ型不純物領域１２９（Ｌ_ov領域）と、ソース領
域またはドレイン領域として機能する第３の濃度のｎ型
不純物元素を含むｎ型不純物領域１３１を有している。
Ｌ_ov領域のチャネル長方向の長さは０．５〜２．５μ
ｍ、好ましくは１．５μｍで形成する。このようなＬ_ov
領域の構成は、主にホットキャリア効果によるＴＦＴの
劣化を防ぐことを目的としている。これらｎチャネル型
ＴＦＴ及びｐチャネル型ＴＦＴによりシフトレジスタ回
路、バッファ回路、レベルシフタ回路、ラッチ回路など
を形成することができる。特に、駆動電圧が高いバッフ
ァ回路には、ホットキャリア効果による劣化を防ぐ目的
から、ｎチャネル型ＴＦＴ２０１の構造が適している。

【００５３】駆動回路２０５のｐチャネル型ＴＦＴ２０
２にはチャネル形成領域１５１、ゲート電極を形成する
電極（Ａ）１１９ａの外側に第１の濃度のｐ型不純物元
素を含むｐ型不純物領域１３５（ソース領域またはドレ
イン領域として機能する領域）と、電極（Ａ）１１９ａ
と重なる第２の濃度のｐ型不純物元素を含むｐ型不純物
領域１３６を有している。

【００５４】画素部２０６のＴＦＴ（画素ＴＦＴ）２０
３にはチャネル形成領域１５２、の外側に形成される第
１の濃度のｎ型不純物元素を含むｎ型不純物領域１２４
と、ゲート電極を形成する電極（Ａ）１２０ａとゲート
絶縁膜を介して重なる第２の濃度のｎ型不純物元素を含
むｎ型不純物領域１３０と、ソース領域またはドレイン
領域として機能する第３の濃度のｎ型不純物元素を含む
ｎ型不純物領域１３２を有している。また、保持容量２
０４の一方の電極として機能する半導体層１０６にはｐ
型不純物領域１３７、１３８が形成されている。

【００５５】以上のように、本発明は駆動回路部と画素
部というように動作条件の異なる回路に対応して適宣配
置を決めることができる。

【００５６】図１０はアクティブマトリクス基板の回路
構成の一例を示す回路ブロックである。ＴＦＴを組み込
まれて形成される画素部６０１、データ信号線駆動回路
６０２、走査信号線駆動回路６０６が形成されている。

【００５７】データ信号線駆動回路６０２は、シフトレ
ジスタ６０３、ラッチ６０４、６０５、その他バッファ
回路などから構成される。シフトレジスタ６０３にはク
ロック信号、スタート信号が入力し、ラッチにはデジタ
ルデータ信号やラッチ信号が入力する。また、走査信号
線駆動回路６０６もシフトレジスタ、バッファ回路など
から構成されている。画素部６０１の画素数は任意なも
のとするが、ＸＧＡならば１０２４×７６８個の画素が
設けられる。

【００５８】このようなアクティブマトリクス基板を用
いて、アクティブマトリクス駆動をする表示装置を形成
することができる。本実施例では画素電極を光反射性の
材料で形成したため、液晶表示装置に適用すれば反射型
の表示装置を形成することができる。このような基板か
ら液晶表示装置や有機発光素子で画素部を形成する発光
装置を形成することができる。こうして反射型の表示装
置に対応したアクティブマトリクス基板を作製すること
ができる。

【００５９】（実施例２）本実施例では、半導体装置の
作製方法の他の実施例について図６を用いて説明する。
なお、実施例１と図４（Ａ）に示した第１のエッチング
工程までは同一工程である。図４（Ａ）に示した第１の
エッチング工程まで済んだ素子が形成途中の基板の様子
を図６（Ａ）に示している。

【００６０】図６（Ａ）において、基板１００、下地絶
縁膜１０１（酸化窒化シリコン膜からなる下地絶縁膜１
０１ａ、窒化酸化シリコン膜からなる下地絶縁膜１０１
ｂ）、第１乃至４の半導体層１０３〜１０６、ゲート絶
縁膜１０７、第１の形状のゲート電極１１４〜１１７で
ある。

【００６１】ここで、第１のドーピング工程を行う。第
１乃至４の半導体層１０３〜１０６にｎ型不純物元素を
添加して、ｎ型不純物元素を１×１０¹⁵〜１×１０¹⁷／
ｃｍ ³の低濃度に含む第１の濃度のｎ型不純物元素を含
むｎ型不純物領域３０１〜３０４を形成する。

【００６２】次いで、第２のエッチング工程を行う。第
１の形状のゲート電極１１４〜１１７（第１の電極１１
４ａ〜１１７ａおよび第２の電極１１４ｂ〜１１７ｂか
らなる）をエッチングして、第２の形状のゲート電極３
０５〜３０８（電極（Ａ）３０５ａ〜３０８ａおよび電
極（Ｂ）３０５ｂ〜３０８ｂからなる）を形成する。

【００６３】ここまでの工程が終了した後は、実施例１
の図４（Ｃ）で示した第２のドーピング工程から同様に
作製工程を進め、図５（Ｃ）に示したようなアクティブ
マトリクス基板を作製することができる。

【００６４】（実施例３）実施例１または２で活性層に
用いる半導体膜の作製方法の一実施例を図７を用いて説
明する。図７において、非晶質構造を有する半導体膜の
全面に触媒作用のある金属元素を全面に添加して結晶化
した後、ゲッタリングを行う方法である。本実施例で示
す方法で得られた良好な結晶性を有する半導体膜を活性
層に用いることで高い電界効果移動度を得ることがで
き、信頼性の高いＴＦＴを作製することができる。

【００６５】図７（Ａ）において、基板７０１はその材
質に特段の限定はないが、好ましくはバリウムホウケイ
酸ガラスやアルミノホウケイ酸ガラス、或いは石英など
を用いることができる。基板７０１の表面には、下地絶
縁膜としてプラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏ
から作製される第１酸化窒化シリコン膜７０２を５０ｎ
ｍの厚さに形成し、ＳｉＨ₄とＮ₂Ｏから作製される第２
酸化窒化シリコン膜７０３を１００ｎｍの厚さに形成し
たものを適用する。下地絶縁膜はガラス基板に含まれる
アルカリ金属がこの上層に形成する半導体膜中に拡散し
ないために設けるものであり、石英を基板とする場合に
は省略することも可能である。

【００６６】下地絶縁膜の上に形成する非晶質構造を有
する半導体膜７０４は、シリコンを主成分とする半導体
材料を用いる。代表的には、非晶質シリコン膜又は非晶
質シリコンゲルマニウム膜などが適用され、プラズマＣ
ＶＤ法や減圧ＣＶＤ法、或いはスパッタ法で１０〜１０
０ｎｍの厚さに形成する。良質な結晶を得るためには、
非晶質構造を有する半導体膜７０４に含まれる酸素、窒
素などの不純物濃度を５×１０¹⁸／ｃｍ³以下に低減さ
せておくと良い。これらの不純物は非晶質半導体の結晶
化を妨害する要因となり、また結晶化後においても捕獲
中心や再結合中心の密度を増加させる要因となる。その
ために、高純度の材料ガスを用いることはもとより、反
応室内の鏡面処理（電界研磨処理）やオイルフリーの真
空排気系を備えた超高真空対応のＣＶＤ装置を用いるこ
とが望ましい。

【００６７】その後、非晶質構造を有する半導体膜７０
４の表面に、結晶化を促進する触媒作用のある金属元素
を添加する。半導体膜の結晶化を促進する触媒作用のあ
る金属元素としては鉄（Ｆｅ）、ニッケル（Ｎｉ）、コ
バルト（Ｃｏ）、ルテニウム（Ｒｕ）、ロジウム（Ｒ
ｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリ
ジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａ
ｕ）などであり、これらから選ばれた一種または複数種
を用いることができる。代表的にはニッケルを用い、重
量換算で１〜１００ｐｐｍのニッケルを含む酢酸ニッケ
ル塩溶液をスピナーで塗布して触媒含有層７０５を形成
する。この場合、当該溶液の馴染みをよくするために、
非晶質構造を有する半導体膜７０４の表面処理として、
オゾン含有水溶液で極薄い酸化膜を形成し、その酸化膜
をフッ酸と過酸化水素水の混合液でエッチングして清浄
な表面を形成した後、再度オゾン含有水溶液で処理して
極薄い酸化膜を形成しておく。シリコンなど半導体膜の
表面は本来疎水性なので、このように酸化膜を形成して
おくことにより酢酸ニッケル塩溶液を均一に塗布するこ
とができる。

【００６８】勿論、触媒含有層７０５はこのような方法
に限定されず、スパッタ法、蒸着法、プラズマ処理など
により形成しても良い。また、触媒含有層７０５は非晶
質構造を有する半導体膜７０４を形成する前、即ち下地
絶縁膜上に形成しておいても良い。

【００６９】非晶質構造を有する半導体膜７０４と触媒
含有層７０５とを接触した状態を保持したまま結晶化の
ための加熱処理を行う。加熱処理の方法としては、電熱
炉を用いるファーネスアニール法や、ハロゲンランプ、
メタルハライドランプ、キセノンアークランプ、カーボ
ンアークランプ、高圧ナトリウムランプ、高圧水銀ラン
プなどを用いた瞬間熱アニール（Rapid Thermal Anneal
ing）法（以下、ＲＴＡ法と記す）を採用する。生産性
を考慮すると、ＲＴＡ法を採用することが好ましいと考
えられる。

【００７０】ＲＴＡ法で行う場合には、加熱用のランプ
光源を１〜６０秒、好ましくは３０〜６０秒点灯させ、
それを１〜１０回、好ましくは２〜６回繰り返す。ラン
プ光源の発光強度は任意なものとするが、半導体膜が瞬
間的には６００〜１０００℃、好ましくは６５０〜７５
０℃程度にまで加熱されるようにする。このような高温
になったとしても、半導体膜が瞬間的に加熱されるのみ
であり、基板１００はそれ自身が歪んで変形することは
ない。こうして、非晶質構造を有する半導体膜を結晶化
させ、図７（Ｂ）に示す結晶構造を有する半導体膜７０
６を得ることができるが、このような処理で結晶化でき
るのは触媒含有層を設けることによりはじめて達成でき
るものである。

【００７１】その他の方法としてファーネスアニール法
を用いる場合には、加熱処理に先立ち、５００℃にて１
時間程度の加熱処理を行い、非晶質構造を有する半導体
膜７０４が含有する水素を放出させておく。そして、電
熱炉を用いて窒素雰囲気中にて５５０〜６００℃、好ま
しくは５８０℃で４時間の加熱処理を行い結晶化を行
う。こうして、図７（Ｂ）に示す結晶構造を有する半導
体膜７０６を形成する。

【００７２】さらに結晶化率（膜の全体積における結晶
成分の割合）を高め、結晶粒内に残される欠陥を補修す
るためには、結晶構造を有する半導体膜７０６に対して
レーザ光を照射することも有効である。レーザには波長
４００ｎｍ以下のエキシマレーザ光や、ＹＡＧレーザの
第２高調波、第３高調波を用いる。いずれにしても、繰
り返し周波数１０〜１０００Ｈｚ程度のパルスレーザ光
を用い、当該レーザ光を光学系にて１００〜４００ｍＪ
／ｃｍ²に集光し、９０〜９５％のオーバーラップ率を
もって結晶構造を有する半導体膜７０６に対するレーザ
処理を行っても良い。

【００７３】このようにして得られる結晶構造を有する
半導体膜７０６には、触媒元素（ここではニッケル）が
残存している。それは膜中において一様に分布していな
いにしろ、平均的な濃度とすれば、１×１０¹⁹／ｃｍ³
を越える濃度で残存している。勿論、このような状態で
もＴＦＴをはじめ各種半導体素子を形成することが可能
であるが、以降に示す方法でゲッタリングにより当該元
素を除去する。

【００７４】まず、図７（Ｃ）に示すように結晶構造を
有する半導体膜７０６の表面に薄いバリア層７０７を形
成する。バリア層７０７の厚さは特に限定されないが、
簡便にはオゾン水で処理することにより形成されるケミ
カルオキサイドで代用しても良い。また、硫酸、塩酸、
硝酸などと過酸化水素水を混合させた水溶液で処理して
も同様にケミカルオキサイドを形成することができる。
他の方法としては、酸化雰囲気中でのプラズマ処理や、
酸素含有雰囲気中での紫外線照射によりオゾンを発生さ
せて酸化処理を行っても良い。また、クリーンオーブン
を用い、２００〜３５０℃程度に加熱して薄い酸化膜を
形成しバリア層としても良い。或いは、プラズマＣＶＤ
法やスパッタ法、蒸着法などで１〜５ｎｍ程度の酸化膜
を堆積してバリア層としても良い。

【００７５】その上にプラズマＣＶＤ法やスパッタ法で
半導体膜７０８を２５〜２５０ｎｍの厚さで形成する。
代表的にはアルゴンを用いたスパッタ法でアルゴンを
０．０１〜２０原子％含む非晶質シリコン膜で形成す
る。この半導体膜７０８は後に除去するので、結晶構造
を有する半導体膜７０６とエッチングの選択比を高くす
るため、密度の低い膜としておくことが望ましい。非晶
質シリコン膜中に希ガス元素を添加させて、膜中に希ガ
ス元素を同時に取り込ませると、それによりゲッタリン
グサイトを形成することができる。

【００７６】希ガス元素としてはヘリウム（Ｈｅ）、ネ
オン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋ
ｒ）、キセノン（Ｘｅ）から選ばれた一種または複数種
を用いる。本発明はゲッタリングサイトを形成するため
にこれら希ガス元素をイオンソースとして用い、イオン
ドープ法或いはイオン注入法で半導体膜に注入すること
に特徴を有している。これら希ガス元素のイオンを注入
する意味は二つある。一つは注入によりダングリングボ
ンドを形成し半導体膜に歪みを与えることであり、他の
一つは半導体膜の格子間に当該イオンを注入することで
歪みを与えることである。不活性気体のイオンを注入は
この両者を同時に満たすことができるが、特に後者はア
ルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘ
ｅ）などシリコンより原子半径の大きな元素を用いた時
に顕著に得られる。

【００７７】ゲッタリングを確実に成し遂げるにはその
後加熱処理をすることが必要となる。加熱処理はファー
ネスアニール法やＲＴＡ法で行う。ファーネスアニール
法で行う場合には、窒素雰囲気中にて４５０〜６００℃
で０．５〜１２時間の加熱処理を行う。また、ＲＴＡ法
を用いる場合には、加熱用のランプ光源を１〜６０秒、
好ましくは３０〜６０秒点灯させ、それを１〜１０回、
好ましくは２〜６回繰り返す。ランプ光源の発光強度は
任意なものとするが、半導体膜が瞬間的には６００〜１
０００℃、好ましくは７００〜７５０℃程度にまで加熱
されるようにする。

【００７８】ゲッタリングは、被ゲッタリング領域（捕
獲サイト）にある触媒元素が熱エネルギーにより放出さ
れ、拡散によりゲッタリングサイトに移動する。従っ
て、ゲッタリングは処理温度に依存し、より高温である
ほど短時間でゲッタリングが進むことになる。図７
（Ｅ）において矢印で示すように、触媒元素が移動する
方向は半導体膜の厚さ程度の距離であり、ゲッタリング
は比較的短時間で完遂する。

【００７９】尚、この加熱処理によっても１×１０²⁰／
ｃｍ³以上の濃度で希ガス元素を含む半導体膜７０８は
結晶化することはない。これは、希ガス元素が上記処理
温度の範囲においても再放出されず膜中に残存して、半
導体膜の結晶化を阻害するためであると考えられる。

【００８０】その後、非晶質半導体７０８を選択的にエ
ッチングして除去する。エッチングの方法としては、Ｃ
ｌＦ₃によるプラズマを用いないドライエッチング、或
いはヒドラジンや、テトラエチルアンモニウムハイドロ
オキサイド（化学式 （ＣＨ₃）₄ＮＯＨ）を含む水溶液
などアルカリ溶液によるウエットエッチングで行うこと
ができる。この時バリア層７０７はエッチングストッパ
ーとして機能する。また、バリア層７０７はその後フッ
酸により除去すれば良い。

【００８１】こうして図７（Ｅ）に示すように触媒元素
の濃度が１×１０¹⁷／ｃｍ³以下にまで減じられた結晶
構造を有する半導体膜７１０を得ることができる。こう
して形成された結晶構造を有する半導体膜７１０は、触
媒元素の作用により細い棒状又は細い扁平棒状結晶とし
て形成され、その各々の結晶は巨視的に見ればある特定
の方向性をもって成長している。本実施例で作製される
結晶構造を有する半導体膜７１０は、実施例１または２
で示す半導体膜に適用することができる。

【００８２】（実施例４）実施例３で得られた結晶構造
を有する半導体膜７０６に残存する触媒元素をゲッタリ
ングする他の方法を図８に示す。結晶構造を有する半導
体膜７０６上にマスク用の酸化シリコン膜を１５０ｎｍ
形成し、レジストのマスク７１２を形成した後、当該酸
化シリコン膜をエッチングすることによりマスク絶縁膜
７１１を得る。その後、希ガス元素、または希ガス元素
とリン、またはリンのみをイオンドープ法で結晶構造を
有する半導体膜７０６に注入し、ゲッタリングサイト７
１３を形成する。

【００８３】その後、図８（Ｂ）で示すようにファーネ
スアニール法でにより、窒素雰囲気中にて４５０〜６０
０℃で０．５〜１２時間の加熱処理を行う。この加熱処
理により、結晶構造を有する半導体膜７０６に残存する
触媒元素はゲッタリングサイト７１３に移動し濃集させ
ることができる。

【００８４】その後、マスク絶縁膜７１１及びゲッタリ
ングサイトをエッチングして除去することにより結晶構
造を有する半導体膜７１０を得ることができる。本実施
例で作製される結晶構造を有する半導体膜７１０は、実
施例１または２で示す半導体膜に適用することができ
る。

【００８５】（実施例５）実施例３において基板７０１
上に形成する下地絶縁膜として、１〜１０ｎｍの窒化シ
リコン膜を用いることもできる。図９はそのような下地
絶縁膜７２０を用い、実施例３と同様にして作製した結
晶構造を有する半導体膜７０６、バリア層７０７、半導
体膜７０８、希ガス元素を添加した半導体膜７０９が形
成され、加熱処理によりゲッタリングを行っている状態
を示している。ニッケルなどの触媒元素は酸素又は酸素
の近傍に捕獲される性質があるため、下地絶縁膜を窒化
シリコン膜で形成することにより、結晶構造を有する半
導体膜７０６から触媒元素を半導体膜７０８又は希ガス
元素を添加した半導体膜７０９に移動させることが容易
となる。実施例１または２で示す半導体膜に適用するこ
とができる。

【００８６】（実施例６）本実施例では、チャネル形成
領域、ソース領域およびドレイン領域を含む半導体層
に、高温で加熱処理して得られた半導体（代表的にはシ
リコン）膜（以下、高温ポリシリコン膜という）を用い
る場合について説明する。

【００８７】耐熱性の高い石英基板基板上にＰＥＣＶＤ
法で非晶質半導体膜を形成する。次いで、炉を用いて６
００℃で２４時間の加熱処理を行い、結晶質半導体膜を
形成する。なお、この結晶化処理において半導体膜表面
に酸化シリコン膜が形成されるが、エッチング等で除去
できるごく薄い膜であるため問題はない。

【００８８】次いで、結晶質半導体膜の表面に形成され
た酸化膜を除去した後、ゲート絶縁膜を形成するための
加熱処理を行う。結晶質半導体膜を９００〜１０５０℃
にて加熱処理し、結晶質半導体膜の表面に酸化膜を形成
する。この酸化シリコン膜をゲート絶縁膜に用いる。最
終的に結晶質半導体膜の膜厚が３０〜５０ｎｍになるよ
うに結晶質半導体膜を加熱処理することによりその表面
に酸化シリコン膜を形成すればよい。

【００８９】このようにして高温加熱処理により得られ
た結晶性の高い高い電界効果移動度が得られる半導体膜
をチャネル形成領域、ソース領域およびドレイン領域を
含む半導体層に用いることにより、優れた特性をもつＴ
ＦＴを実現でき、さらにこのＴＦＴを回路に用いること
で高い信頼性を有する半導体装置を実現することができ
る。本実施例は、実施例１、２と組み合わせて用いるこ
とが可能である。

【００９０】（実施例７）本実施例では、発光装置の作
製工程の一例について図１５を用いて説明する。

【００９１】図１５はアクティブマトリクス駆動方式の
発光装置の構造を示す一例である。ここで示す駆動回路
部６５０のｎチャネル型ＴＦＴ６５２、ｐチャネル型Ｔ
ＦＴ６５３、及び画素部６５１のスイッチング用ＴＦＴ
６５４、電流制御用ＴＦＴ６５５は、本発明を用いて、
実施例１と同様にして作製されるものである。

【００９２】ゲート電極６０８〜６１１の上層には、窒
化シリコン、酸化窒化シリコンからなる第１の層間絶縁
膜６１８が形成され、保護膜として用いている。さらに
平坦化膜として、ポリイミドまたはアクリルなど有機樹
脂材料から成る第２の層間絶縁膜６１９を形成してい
る。

【００９３】駆動回路部６５０の回路構成は、ゲート信
号側駆動回路とデータ信号側駆動回路とで異なるがここ
では省略する。ｎチャネル型ＴＦＴ６５２及びｐチャネ
ル型ＴＦＴ６５３には配線６１２、６１３が接続し、こ
れらのＴＦＴを用いてシフトレジスタやラッチ回路、バ
ッファ回路などを形成している。

【００９４】画素部６５１では、データ配線６１４がス
イッチング用ＴＦＴ６５４のソース側に接続し、ドレイ
ン側の配線６１５は電流制御用ＴＦＴ６５５のゲート電
極６１１と接続している。また、電流制御用ＴＦＴ６５
５のソース側は電源供給配線６１７と接続し、ドレイン
側の電極６１６が発光素子の陽極と接続している。

【００９５】その後、第１の層間絶縁膜６１８を形成
し、続いて第２の層間絶縁膜６１９を形成する。第２の
層間絶縁膜６１９としては、無機絶縁物材料を１．０〜
２．０μｍの平均膜厚で形成すればよい。無機樹脂材料
としては、酸化シリコン膜または酸化窒化シリコン膜を
公知のスパッタ法またはプラズマＣＶＤ法を用いて形成
すればよい。さらに窒化酸化シリコン膜を用いる場合
は、プラズマＣＶＤ装置によって、原料ガスにＳｉＨ₄
とＮ₂Ｏを用いて、成膜条件は、圧力０．３ｔｏｒｒ、
基板温度４００℃、ＲＦ出力１００Ｗ、原料ガス流量は
ＳｉＨ₄は４ｓｃｃｍ、Ｎ₂Ｏは４００ｓｃｃｍで形成す
ればよい。また、第２の層間絶縁膜６１９としてＳＯＧ
膜を用いてもよい。さらに、第２の層間絶縁膜６１９
は、アクリル等の有機絶縁膜を用いて作製してもよい。

【００９６】なお、第２の層間絶縁膜６１９を無機絶縁
膜を用いて作製した場合は、第２の層間絶縁膜６１９の
表面をＣＭＰ（Chemical Mechanical Polish：化学機械
研磨）法と呼ばれる技術で層間絶縁膜を研磨し平坦化す
るのが好ましい。ＣＭＰ法は、被加工物の表面を基準に
し、それにならって表面を化学的または機械的に平坦化
する手法である。一般的に定盤（Platen or Polishing
Plate）の上に研磨布または研磨パッド（本明細書で
は、以下総称してパッド（Pad）と呼ぶ）を貼り付け、
被加工物とパッドとの間にスラリーを供給しながら定盤
と被加工物とを各々回転または揺動させて被研磨物の表
面を化学・機械の複合作用により被加工物の表面を研磨
する方法である。なお、ＣＭＰ法による平坦化処理工程
が終了した後に、第２の層間絶縁膜６１９の平均膜厚が
１．０〜２．０μｍ程度になるようにする。

【００９７】続いて、第３絶縁膜６２０、第４絶縁膜６
２１を形成する。窒化シリコンまたは酸化窒化シリコン
から成る第４絶縁膜６２１は、有機化合物層６２４に含
まれるアルカリ金属や有機物の汚染からＴＦＴの主要構
成要素である半導体膜を保護する役割および、酸素や水
分によって劣化する有機化合物層６２４を保護する役割
を果たしている。

【００９８】次いで、第４絶縁膜６２１上に透明性導電
膜を８０〜１２０ｎｍの厚さで形成し、エッチングする
ことによって陽極６２２を形成する。なお、本実施形態
では、透明電極として酸化インジウム・スズ（ＩＴＯ）
膜や酸化インジウムに２〜２０[％]の酸化亜鉛（Ｚｎ
Ｏ）を混合した透明導電膜を用いる。

【００９９】続いて、陽極６２２の端部を被覆する隔壁
層６２３を形成するために、レジスト、ポリイミド、ポ
リアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）、
酸化珪素膜等の膜を形成する。隔壁層は絶縁性を有する
物質であれば、有機物と無機物のどちらでも良い。な
お、感光性アクリルを用いて隔壁層を形成する場合は、
感光性アクリル膜をエッチングしてから１８０〜３５０
℃で加熱処理を行うのが好ましい。また、非感光性アク
リル膜を用いて形成する場合には、１８０〜３５０℃で
加熱処理を行った後、エッチングして隔壁層６２３を形
成するのが好ましい。また、酸化珪素膜を用いる場合に
は、ＣＶＤ法などによって成膜すればよい。

【０１００】次いで、陽極６２２および隔壁層６２３上
に有機化合物層６２４、陰極６２５を蒸着法により形成
する。なお、本実施形態では発光素子の陰極としてＭｇ
Ａｇ電極を用いるが、公知の他の材料であっても良い。
なお、有機化合物層６２４は、発光層の他に正孔注入
層、正孔輸送層、電子輸送層、電子注入層及びバッファ
層といった複数の層を公知の材料を用いて、組み合わせ
て積層することにより形成されている。なお、有機化合
物層６２４の詳細な構造は任意なものとする。なお、そ
の他に、発光層としては、Ａｌｑ₃、ＰＶＣ、Ｉｒ（ｐ
ｐｙ）₃等の材料、正孔注入層として銅フタロシアニ
ン、正孔輸送層としてＭＴＤＡＴＡ(４,４',４''-tris
(３-methylphenylphenylamino)triphenylamine)、α−
ＮＰＤ等、電子注入層としてＢＣＰ、電子輸送層として
１,３,４−オキサジアゾール誘導体、１,２,４−トリア
ゾール誘導体（ＴＡＺ）、シリコンを含む有機系材料で
あるＳＡｌｑ（Ａｌｑ₃の３つの配位子の１つをトリフ
ェニルシラノール構造で置換したもの）といった材料を
用いることも可能である。

【０１０１】このようにして陽極６２２、有機化合物層
６２４および陰極６２５からなる有機発光素子６２６が
形成される。

【０１０２】続いて、第５絶縁膜６２７をＤＬＣ膜等の
絶縁膜を形成する。このようにして、図１５に示すよう
な、隔壁層がテーパー形状の発光装置を作製することが
できる。

【０１０３】以上のように、ＴＦＴサイズを縮小して、
低いリーク電流と高いオン電流とを両立できる本発明の
半導体装置は、１画素のなかにスイッチング用ＴＦＴと
電流制御用ＴＦＴと少なくとも２個以上のＴＦＴが形成
され、開口率低下（輝度の低下、発光効率の低下）が問
題になっている発光装置に適用することで、特に有効に
用いることができる。

【０１０４】（実施例８）本発明を実施して形成された
アクティブマトリクス型液晶ディスプレイ（液晶表示装
置）は、様々な電気器具の表示部に用いることができ
る。

【０１０５】表示部に液晶表示装置を用いる電気器具の
一例として、ビデオカメラ、デジタルカメラ、プロジェ
クター（リア型またはフロント型）、ヘッドマウントデ
ィスプレイ（ゴーグル型ディスプレイ）、パーソナルコ
ンピュータ、携帯情報端末（モバイルコンピュータ、携
帯電話または電子書籍等）などが挙げられる。それらの
具体例を図１１、図１２及び図１３に示す。

【０１０６】図１１（Ａ）はパーソナルコンピュータで
あり、本体２００１、画像入力部２００２、表示部２０
０３、キーボード２００４等を含む。

【０１０７】図１１（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６等を含む。

【０１０８】図１１（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示部２２０５等を含む。

【０１０９】図１１（Ｄ）はゴーグル型ディスプレイで
あり、本体２３０１、表示部２３０２、アーム部２３０
３等を含む。

【０１１０】図１１（Ｅ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示部２４０２、スピーカ部２４０
３、記録媒体２４０４、操作スイッチ２４０５等を含
む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄ
ｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行うことができる。

【０１１１】図１１（Ｆ）はデジタルカメラであり、本
体２５０１、表示部２５０２、接眼部２５０３、操作ス
イッチ２５０４、受像部（図示しない）等を含む。

【０１１２】図１２（Ａ）はフロント型プロジェクター
であり、投射装置２６０１、スクリーン２６０２等を含
む。

【０１１３】図１２（Ｂ）はリア型プロジェクターであ
り、本体２７０１、投射装置２７０２、ミラー２７０
３、スクリーン２７０４等を含む。

【０１１４】なお、図１２（Ｃ）は、図１２（Ａ）及び
図１２（Ｂ）中における投射装置２６０１、２７０２の
構造の一例を示した図である。投射装置２６０１、２７
０２は、光源光学系２８０１、ミラー２８０２、２８０
４〜２８０６、ダイクロイックミラー２８０３、プリズ
ム２８０７、液晶表示装置２８０８、位相差板２８０
９、投射光学系２８１０で構成される。投射光学系２８
１０は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であってもよい。また、図１２（Ｃ）中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。

【０１１５】また、図１２（Ｄ）は、図１２（Ｃ）中に
おける光源光学系２８０１の構造の一例を示した図であ
る。本実施例では、光源光学系２８０１は、リフレクタ
ー２８１１、光源２８１２、レンズアレイ２８１３、２
８１４、偏光変換素子２８１５、集光レンズ２８１６で
構成される。なお、図１２（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等の光
学系を設けてもよい。

【０１１６】ただし、図１２に示したプロジェクターに
おいては、透過型の電気光学装置を用いた場合を示して
おり、反射型の液晶表示装置の適用例は図示していな
い。

【０１１７】図１３（Ａ）は携帯電話であり、３００１
は表示用パネル、３００２は操作用パネルである。表示
用パネル３００１と操作用パネル３００２とは接続部３
００３において接続されている。接続部３００３におけ
る、表示用パネル３００１の表示部３００４が設けられ
ている面と操作用パネル３００２の操作キー３００６が
設けられている面との角度θは、任意に変えることがで
きる。さらに、音声出力部３００５、操作キー３００
６、電源スイッチ３００７、音声入力部３００８を有し
ている。

【０１１８】図１３（Ｂ）は携帯書籍（電子書籍）であ
り、本体３１０１、表示部３１０２、３１０３、記憶媒
体３１０４、操作スイッチ３１０５、アンテナ３１０６
等を含む。

【０１１９】図１３（Ｃ）はディスプレイであり、本体
３２０１、支持台３２０２、表示部３２０３等を含む。
本発明のディスプレイは特に大画面化した場合において
有利であり、対角１０インチ以上（特に３０インチ以
上）のディスプレイには有利である。

【０１２０】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電気器具に適用することが可能であ
る。また、本実施例の電気器具は実施例１〜５を組み合
わせて作製されたアクティブマトリクス基板を用いて作
製された液晶表示装置で実現することができる。

【０１２１】

【発明の効果】本発明により、活性層のサイズを大きく
することなく電気特性の良好なＴＦＴを作製することが
できる。特に、高画質のために画素数を増やし画素サイ
ズがどんどん小さくなるなかで、高い開口率を求められ
る近年の液晶表示装置を作製する場合に本発明は有効で
ある。

【０１２２】また、本発明を用いれば作製工程数を増加
させることなく各回路に要求される性能に応じたＴＦＴ
を工程数を増やすことなく作りわけることができ、アク
ティブマトリクス基板の動作特性を向上させることがで
きる。

【図面の簡単な説明】

【図１】 本発明の半導体装置とその電気特性を示す
図。

【図２】 従来の半導体装置（一例）の構造とその電気
特性を示す図。

【図３】 本発明の半導体装置の作製工程を示す図。

【図４】 本発明の半導体装置の作製工程を示す図。

【図５】 本発明の半導体装置の作製工程を示す図。

【図６】 本発明の実施の一例を示す図。

【図７】 本発明の実施の一例を示す図。

【図８】 本発明の実施の一例を示す図。

【図９】 本発明の実施の一例を示す図。

【図１０】 本発明の実施の一例を示す図。

【図１１】 電気器具の一例を示す図。

【図１２】 電気器具の一例を示す図。

【図１３】 電気器具の一例を示す図。

【図１４】 本発明の半導体装置と従来の半導体装置
（一例）との電気特性を比較した結果を示す図。

【図１５】 本発明を適用して作製された発光素子の一
例を示す図。

【図１６】 本発明の半導体装置の上面図。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１７Ｌ Ｆターム(参考） 2H092 JA24 JA38 JA40 KA10 KB03 MA13 MA17 MA41 NA07 NA22 RA05 RA10 5F110 AA06 AA30 BB02 BB04 CC02 DD02 DD03 DD14 DD15 DD17 EE01 EE02 EE03 EE04 EE06 EE14 EE23 EE28 FF02 FF04 FF23 FF30 GG01 GG02 GG13 GG25 GG28 GG32 GG43 GG45 GG47 GG52 HJ01 HJ04 HJ12 HJ23 HL03 HL04 HL11 HM12 HM15 NN03 NN04 NN22 NN24 NN27 NN35 NN72 NN73 NN78 PP01 PP02 PP03 PP04 PP10 PP13 PP29 PP34 PP35 QQ04 QQ08 QQ11 QQ19 QQ23 QQ28

Claims (11)

【特許請求の範囲】
1. 【請求項１】半導体層、前記半導体層上のゲート絶縁
   膜、前記ゲート絶縁膜上のゲート電極を含み、 前記半導体層は、チャネル形成領域、第１の濃度の不純
   物元素を含む領域、第２の濃度の不純物元素を含む領域
   および第３の濃度の不純物元素を含む領域を含み、 前記ゲート電極は電極（Ａ）および電極（Ｂ）が積層さ
   れており、 前記電極（Ａ）の端部の一方は前記第２の濃度の不純物
   元素を含む領域と前記ゲート絶縁膜を介して重なり、前
   記電極（Ａ）の端部の他方は前記チャネル形成領域と前
   記ゲート絶縁膜を介して重なっていることを特徴とする
   半導体装置。
2. 【請求項２】半導体層、前記半導体層上のゲート絶縁
   膜、前記ゲート絶縁膜上の第１のゲート電極および第２
   のゲート電極を含み、 前記半導体層は、チャネル形成領域、第１の濃度の不純
   物元素を含む領域、第２の濃度の不純物元素を含む領域
   および第３の濃度の不純物元素を含む領域を含み、 前記第１のゲート電極および前記第２のゲート電極は電
   極（Ａ）および電極（Ｂ）が積層されており、 前記第１のゲート電極及び前記第２のゲート電極の電極
   （Ａ）の端部の一方は前記第２の濃度の不純物元素を含
   む領域と前記ゲート絶縁膜を介して重なり、前記第１の
   ゲート電極及び前記第２のゲート電極の電極（Ａ）の端
   部の他方は前記チャネル形成領域と前記ゲート絶縁膜を
   介して重なっており、 前記第１のゲート電極の電極（Ａ）と重なる第２の濃度
   の不純物領域および前記第２のゲート電極の電極（Ａ）
   と重なる第２の濃度の不純物領域との間に、前記第３の
   濃度の不純物元素を含む領域を有していることを特徴と
   する半導体装置。
3. 【請求項３】半導体層、前記半導体層上のゲート絶縁
   膜、前記ゲート絶縁膜上の第１のゲート電極および第２
   のゲート電極を含み、 前記半導体層は、チャネル形成領域、第１の濃度の不純
   物元素を含む領域、第２の濃度の不純物元素を含む領域
   および第３の濃度の不純物元素を含む領域を含み、 前記第１のゲート電極および前記第２のゲート電極は電
   極（Ａ）および電極（Ｂ）が積層されており、 前記電極（Ａ）の端部の一方は前記第２の濃度の不純物
   元素を含む領域と前記ゲート絶縁膜を介して重なり、前
   記電極（Ａ）の端部の他方は前記チャネル形成領域と前
   記ゲート絶縁膜を介して重なり、 前記チャネル形成領域は、第１の濃度のｎ型不純物元素
   を含むｎ型不純物領域および第２の濃度のｎ型不純物元
   素を含むｎ型不純物領域に挟まれており、 前記第１の濃度の不純物元素を含むｎ型不純物領域に隣
   接する前記第３の濃度のｎ型不純物元素を含むｎ型不純
   物領域および前記第２の濃度のｎ型不純物元素を含むｎ
   型不純物領域に隣接した前記第３の濃度のｎ型不純物元
   素を含むｎ型不純物領域を有し、 前記第１のゲート電極の電極（Ａ）と重なる第２の濃度
   の不純物領域および前記第２のゲート電極の電極（Ａ）
   と重なる第２の濃度の不純物領域との間に、前記第３の
   濃度の不純物元素を含む領域を有し、 前記第１の濃度のｎ型不純物元素を含むｎ型不純物領域
   に隣接する前記第３の濃度の不純物元素を含むｎ型不純
   物領域は、ソース領域またはドレイン領域として機能す
   ることを特徴とする半導体装置。
4. 【請求項４】請求項１乃至請求項３のいずれか一項にお
   いて、前記第１の濃度の不純物元素を含む領域は、ｎ型
   不純物元素を１×１０¹⁵〜１×１０¹⁷／ｃｍ³の濃度で
   含み、前記第２の濃度の不純物元素を含む領域は、ｎ型
   不純物元素を１×１０¹⁷〜１×１０¹⁹／ｃｍ³の濃度で
   含み、前記第３の濃度の不純物元素を含む領域は、ｎ型
   不純物元素を１×１０²⁰〜１×１０²¹／ｃｍ³の濃度で
   含むことを特徴とする半導体装置。
5. 【請求項５】請求項１乃至請求項３のいずれか一におい
   て、前記電極（Ａ）は、Ｗ、Ｍｏ、Ｔａ、Ｔｉから選ば
   れた元素からなる導電膜、前記元素を主成分とする化合
   物からなる導電膜、もしくは前記元素を主成分とする合
   金からなる導電膜であることを特徴とする半導体装置。
6. 【請求項６】請求項１乃至請求項３のいずれか一におい
   て、前記電極（Ｂ）は、Ａｌ、Ｃｕから選ばれた元素か
   らなる導電膜、前記元素を主成分とする化合物からなる
   導電膜、もしくは前記元素を主成分とする合金からなる
   導電膜であることを特徴とする半導体装置。
7. 【請求項７】絶縁表面に半導体層を形成する工程と、 前記半導体層上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上に第１の導電膜および第２の導電膜
   を形成する工程と、 前記第１の導電膜および前記第２の導電膜をエッチング
   して、前記半導体層上に第１の電極および第２の電極か
   らなる第１の形状のゲート電極を形成する工程と、 前記第１の電極および前記第２の電極をエッチングし
   て、第３の電極および第４の電極からなる第２の形状の
   ゲート電極を形成する工程と、 前記第２の形状のゲート電極をマスクにして自己整合的
   に前記半導体層にｎ型不純物元素を添加して第１の濃度
   のｎ型不純物元素を含むｎ型不純物領域を形成する工程
   と、 前記半導体層の一部を覆うマスクを形成し、前記第３の
   電極を介して前記半導体層にチャネル形成領域に隣接す
   る第２の濃度のｎ型不純物元素を含むｎ型不純物領域、
   前記第１の濃度のｎ型不純物元素を含むｎ型不純物領域
   に隣接する第３の濃度のｎ型不純物元素を含むｎ型不純
   物領域および前記第２の濃度のｎ型不純物元素を含むｎ
   型不純物領域に隣接する第３の濃度のｎ型不純物元素を
   含むｎ型不純物領域を形成する工程と、 を含むことを特徴とする半導体装置の作製方法。
8. 【請求項８】絶縁表面に第１の半導体層、第２の半導体
   層、第３の半導体層および第４の半導体層を形成する工
   程と、 前記第１乃至４の半導体層上にゲート絶縁膜を形成する
   工程と、 前記ゲート絶縁膜上に第１の導電膜および第２の導電膜
   を形成する工程と、 前記第１の導電膜および前記第２の導電膜をエッチング
   して、前記第１乃至４の半導体層上に第１の電極および
   第２の電極からなる第１の形状のゲート電極を形成する
   工程と、 前記第１の電極および前記第２の電極をエッチングし
   て、第３の電極および第４の電極からなる第２の形状の
   ゲート電極を形成する工程と、 前記第２の形状のゲート電極をマスクにして自己整合的
   に前記第１乃至４の半導体層にｎ型不純物元素を添加し
   て第１の濃度のｎ型不純物元素を含むｎ型不純物領域を
   形成する工程と、 前記第２の半導体層および第４の半導体層の全体を覆う
   第１のマスクと前記第３の半導体層の一部を覆う第２の
   マスクを形成し、前記第１の半導体層上の前記第４の電
   極をマスクとし、前記第３の電極を通して前記第１の半
   導体層に第２の濃度の不純物領域および第３の濃度のｎ
   型不純物元素を含むｎ型不純物領域を形成し、前記第４
   の電極および第２のマスクをマスクとし、前記第３の電
   極を介して第３の半導体層に第２の濃度のｎ型不純物元
   素を含むｎ型不純物領域および第３の濃度のｎ型不純物
   元素を含むｎ型不純物領域を形成する工程と、 前記第１の半導体層および前記第３の半導体層を覆う第
   ３のマスクを形成し、前記第２の半導体層および前記第
   ４の半導体層にｐ型不純物元素を添加して第１の濃度の
   ｐ型不純物元素を含むｐ型不純物領域および第２の濃度
   のｐ型不純物元素を含むｐ型不純物領域を形成する工程
   と、 を含むことを特徴とする半導体装置の作製方法。
9. 【請求項９】絶縁表面に第１の半導体層、第２の半導体
   層、第３の半導体層および第４の半導体層を形成する工
   程と、 前記第１乃至４の半導体層上にゲート絶縁膜を形成する
   工程と、 前記ゲート絶縁膜上に第１の導電膜および第２の導電膜
   を形成する工程と、 前記第１の導電膜および前記第２の導電膜をエッチング
   して、前記第１乃至４の半導体層上に第１の電極および
   第２の電極からなる第１の形状のゲート電極を形成する
   工程と、 前記第１の形状のゲート電極をマスクとして前記第１乃
   至４の半導体層にｎ型不純物元素を添加して、第１の濃
   度のｎ型不純物元素を含むｎ型不純物領域を形成する工
   程と、 前記第１の電極および前記第２の電極をエッチングし
   て、第３の電極および第４の電極からなる第２の形状の
   ゲート電極を形成する工程と、 前記第２の半導体層および第４の半導体層の全体を覆う
   第１のマスクと前記第３の半導体層の一部を覆う第２の
   マスクを形成し、前記第１の半導体層上の前記第４の電
   極をマスクとし、前記第３の電極を通して前記第１の半
   導体層に第２の濃度の不純物領域および第３の濃度のｎ
   型不純物元素を含むｎ型不純物領域を形成し、前記第４
   の電極および第２のマスクをマスクとし、前記第３の電
   極を介して第３の半導体層に第２の濃度のｎ型不純物元
   素を含むｎ型不純物領域および第３の濃度のｎ型不純物
   元素を含むｎ型不純物領域を形成する工程と、 前記第１の半導体層および前記第３の半導体層を覆う第
   ３のマスクを形成し、前記第２の半導体層および前記第
   ４の半導体層にｐ型不純物元素を添加して第１の濃度の
   ｐ型不純物元素を含むｐ型不純物領域および第２の濃度
   のｐ型不純物元素を含むｐ型不純物領域を形成する工程
   と、 を含むことを特徴とする半導体装置の作製方法。
10. 【請求項１０】請求項７乃至請求項９のいずれか一にお
    いて、前記第１の導電膜は、Ｗ、Ｍｏ、Ｔａ、Ｔｉから
    選ばれた元素からなる導電膜、前記元素を主成分とする
    化合物からなる導電膜、もしくは前記元素を主成分とす
    る合金からなる導電膜であることを特徴とする半導体装
    置の作製方法。
11. 【請求項１１】請求項７乃至請求項９のいずれか一にお
    いて、前記第２の導電膜は、Ａｌ、Ｃｕから選ばれた元
    素からなる導電膜、前記元素を主成分とする化合物から
    なる導電膜、もしくは前記元素を主成分とする合金から
    なる導電膜であることを特徴とする半導体装置の作製方
    法。