JP2014165310A - 表示装置 - Google Patents

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Abstract

【課題】表示性能の低下を抑制することが可能な表示装置を提供する。
【解決手段】ポリシリコンによって形成された半導体層であって、第１チャネル領域、第２チャネル領域、ソース領域、ドレイン領域、ソース領域と第１チャネル領域との間に位置し不純物濃度がソース領域より低く第１チャネル領域より高い第１領域、第１チャネル領域と第２チャネル領域との間に５μｍ以上の長さに亘って形成され不純物濃度が第１領域と同等の第２領域、及び、ドレイン領域と第２チャネル領域との間に位置し不純物濃度がドレイン領域より低く第２チャネル領域より高い第３領域を有する半導体層と、半導体層を覆う絶縁膜と、絶縁膜上に形成され第１チャネル領域の上方に位置する第１ゲート電極、及び、第１ゲート電極と電気的に接続され第２チャネル領域の上方に位置する第２ゲート電極と、ソース領域にコンタクトしたソース電極と、ドレイン領域にコンタクトしたドレイン電極と、を備えた表示装置。
【選択図】図２

Description

本発明の実施形態は、表示装置に関する。
近年、薄膜トランジスタを備えた表示装置が実用化されている。表示装置の一例として、液晶表示装置や有機エレクトロルミネッセンス表示装置等が挙げられる。表示装置の高精細化の要求が高まるのに伴い、表示に寄与する画素開口部の面積も小さくなりつつある。各画素に配置される薄膜トランジスタは、画素開口部の面積低下を抑制するために、そのサイズが小さくなる傾向にある。しかしながら、薄膜トランジスタのサイズの縮小は、リーク電流の増加を招く一因となっている。
一般に、薄膜トランジスタにおけるリーク電流が大きい場合には、画素が輝点となるなどの表示不良を招く。リーク電流を抑制する薄膜トランジスタとして、チャネル領域と高濃度不純物領域との間に低濃度不純物領域、いわゆるLightly Doped Drain（以下ＬＤＤと称する）領域を有する構造が種々提案されている。例えば、２つのゲート電極を有する薄膜トランジスタにおいて、第１チャネル領域と第２チャネル領域との間にＬＤＤ領域を有する構造が提案されている。また、第１チャネル領域及び第２チャネル領域のそれぞれの両側にＬＤＤ領域を有する構造なども提案されている。
特開平０５−２８９１０３号公報 特開２０００−１２８６６号公報 特開平０７−２６３７０５号公報
本実施形態の目的は、表示性能の低下を抑制することが可能な表示装置を提供することにある。
本実施形態によれば、
絶縁基板と、前記絶縁基板の上に位置しポリシリコンによって形成された半導体層であって、第１チャネル領域、第２チャネル領域、ソース領域、ドレイン領域、前記ソース領域と前記第１チャネル領域との間に位置し不純物濃度が前記ソース領域より低く前記第１チャネル領域より高い第１領域、前記第１チャネル領域と前記第２チャネル領域との間に５μｍ以上の長さに亘って形成され不純物濃度が前記第１領域と同等の第２領域、及び、前記ドレイン領域と前記第２チャネル領域との間に位置し不純物濃度が前記ドレイン領域より低く前記第２チャネル領域より高い第３領域を有する半導体層と、前記半導体層を覆う絶縁膜と、前記絶縁膜上に形成され前記第１チャネル領域の上方に位置する第１ゲート電極、及び、前記第１ゲート電極と電気的に接続され前記第２チャネル領域の上方に位置する第２ゲート電極と、前記ソース領域にコンタクトしたソース電極と、前記ドレイン領域にコンタクトしたドレイン電極と、前記ソース電極と電気的に接続され、映像信号が供給されるソース配線と、前記ドレイン電極と電気的に接続され、映像信号に応じた画素電位が書き込まれる画素電極と、を備えた表示装置が提供される。
図１は、本実施形態の表示装置の一構成例を概略的に示す図である。 図２は、図１に示した薄膜トランジスタＴＲの等価回路を示す図である。 図３は、図１に示した薄膜トランジスタＴＲの構造例を概略的に示す平面図である。 図４は、図３に示した薄膜トランジスタＴＲをＡ−Ｂ線で切断した断面構造を概略的に示す断面図である。 図５は、本実施形態の薄膜トランジスタＴＲのサンプル１について、第２領域ＬＤＤ２の長さに対するリーク電流のシミュレーション結果を示す図である。 図６は、本実施形態の薄膜トランジスタＴＲのサンプル２について、第２領域ＬＤＤ２の長さに対するリーク電流のシミュレーション結果を示す図である。 図７は、本実施形態の薄膜トランジスタＴＲのサンプル３について、第２領域ＬＤＤ２の長さに対するリーク電流のシミュレーション結果を示す図である。 図８は、図１に示した薄膜トランジスタＴＲの他の構造例を概略的に示す平面図である。
以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。
図１は、本実施形態の表示装置の一構成例を概略的に示す図である。ここでは、表示装置として、液晶表示装置を例に説明する。
すなわち、液晶表示装置１は、画像を表示する表示部（アクティブエリア）ＡＣＴを備えている。この表示部ＡＣＴは、マトリクス状に配置された複数の画素ＰＸによって構成されている。
表示部ＡＣＴには、ゲート配線Ｇ（Ｇ１〜Ｇｎ）、容量線Ｃ（Ｃ１〜Ｃｎ）、ソース配線Ｓ（Ｓ１〜Ｓｍ）などが形成されている。各ゲート配線Ｇは、表示部ＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、表示部ＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。
各画素ＰＸは、液晶容量ＣＬＣ、薄膜トランジスタ（ＴＦＴ）ＴＲ、液晶容量ＣＬＣと並列の蓄積容量ＣＳなどで構成されている。液晶容量ＣＬＣは、薄膜トランジスタＴＲに接続された画素電極と、コモン電位の給電部ＶＣＯＭと電気的に接続された共通電極と、画素電極と共通電極との間に介在する液晶層とで構成されている。
薄膜トランジスタＴＲは、ゲート配線Ｇ及びソース配線Ｓに電気的に接続されている。ゲート配線Ｇには、薄膜トランジスタＴＲをオンオフ制御するための制御信号が供給される。ソース配線Ｓには、映像信号が供給される。薄膜トランジスタＴＲは、ゲート配線Ｇに供給された制御信号に基づいてオンした際に、ソース配線Ｓに供給された映像信号に応じた画素電位を画素電極に書き込む。コモン電位の共通電極と画素電位の画素電極との間の電位差により、液晶層に印加される電圧が制御される。
蓄積容量ＣＳは、液晶層に印加される電圧を一定期間保持するものであって、絶縁膜を介して対向する一対の電極で構成されている。例えば、蓄積容量ＣＳは、画素電極と同電位の第１電極と、容量線Ｃの一部あるいは容量線Ｃと電気的に接続された第２電極と、第１電極と第２電極との間に介在する絶縁膜と、で構成されている。
図２は、図１に示した薄膜トランジスタＴＲの等価回路を示す図である。
図示した薄膜トランジスタＴＲは、２つのゲート電極すなわち第１ゲート電極ＧＥ１及び第２ゲート電極ＧＥ２を有するダブルゲート構造である。なお、薄膜トランジスタＴＲの一端側端子の電位をＶｓとし、他端側端子の電位をＶｄとしたとき、例えば、Ｖｄ＞Ｖｓの関係にあるものとする。電位Ｖｓの一端側端子（低電位側端子）がソース配線Ｓと接続され、電位Ｖｄの他端側端子（高電位側端子）が画素電極と接続されている場合もあり得るし、一端側端子が画素電極と接続され、他端側端子がソース配線Ｓと接続されている場合もあり得る。
薄膜トランジスタＴＲは、一端側端子と他端側端子との間に半導体層ＳＣを備えている。この半導体層ＳＣは、例えば、一端側端子から他端側端子に向かって順に、ソース領域ＳＣＳ、第１領域ＬＤＤ１、第１チャネル領域ＣＨ１、第２領域ＬＤＤ２、第２チャネル領域ＣＨ２、第３領域ＬＤＤ３、及び、ドレイン領域ＳＣＤを有している。
図３は、図１に示した薄膜トランジスタＴＲの構造例を概略的に示す平面図である。図４は、図３に示した薄膜トランジスタＴＲをＡ−Ｂ線で切断した断面構造を概略的に示す断面図である。
絶縁基板１０は、ガラス基板や樹脂基板などである。薄膜トランジスタＴＲは、例えばｎ型であり、絶縁基板１０の上に形成されている。半導体層ＳＣは、絶縁基板１０の上に位置している。なお、絶縁基板１０と半導体層ＳＣとの間には、他の絶縁膜が介在していても良い。この半導体層ＳＣは、ポリシリコンによって形成されている。半導体層ＳＣは、第１チャネル領域ＣＨ１及び第２チャネル領域ＣＨ２と、高濃度不純物領域であるソース領域ＳＣＳ及びドレイン領域ＳＣＤと、低濃度不純物領域である第１領域ＬＤＤ１、第２領域ＬＤＤ２、及び、第３領域ＬＤＤ３を有している。これらの高濃度不純物領域及び低濃度不純物領域には、不純物としてリン（Ｐ）などが注入されている。低濃度不純物領域の不純物濃度（ドーズ量）は、例えば、（１．０〜２．０）×１０１３／ｃｍ２程度である。
第１領域ＬＤＤ１は、ソース領域ＳＣＳと第１チャネル領域ＣＨ１との間に位置し、これらのソース領域ＳＣＳ及び第１チャネル領域ＣＨ１と繋がっている。第１領域ＬＤＤ１の不純物濃度は、ソース領域ＳＣＳよりも低く、第１チャネル領域ＣＨ１よりも高い。
第２領域ＬＤＤ２は、第１チャネル領域ＣＨ１と第２チャネル領域ＣＨ２との間に位置し、これらの第１チャネル領域ＣＨ１及び第２チャネル領域ＣＨ２と繋がっている。第２領域ＬＤＤ２の不純物濃度は、第１領域ＬＤＤ１と同等である。
第３領域ＬＤＤ３は、ドレイン領域ＳＣＤと第２チャネル領域ＣＨ２との間に位置し、これらのドレイン領域ＳＣＤ及び第２チャネル領域ＣＨ２と繋がっている。第３領域ＬＤＤ３の不純物濃度は、第１領域ＬＤＤ１と同等であり、ドレイン領域ＳＣＤよりも低く、第２チャネル領域ＣＨ２よりも高い。このような半導体層ＳＣは、第１絶縁膜１１によって覆われている。また、第１絶縁膜１１は、絶縁基板１０の上にも配置されている。
第１領域ＬＤＤ１の長さＬ１、第２領域ＬＤＤ２の長さＬ２、及び、第３領域ＬＤＤ３の長さＬ３は、図示した例では、半導体層ＳＣが略直線状のパターンであるため、半導体層ＳＣの延出方向に沿った長さに相当する。つまり、長さＬ１はソース領域ＳＣＳと第１チャネル領域ＣＨ１との間の長さであり、長さＬ２は第１チャネル領域ＣＨ１と第２チャネル領域ＣＨ２との間の長さであり、長さＬ３は第２チャネル領域ＣＨ２とドレイン領域ＳＣＤとの間の長さである。
なお、図示した例では、半導体層ＳＣは、略直線状のパターンを有するように形成されているが、例えばＬ字形状、クランク形状、コの字形状などに屈曲あるいは蛇行したパターンを有するように形成されていても良い。半導体層ＳＣが屈曲あるいは蛇行したパターンの場合、長さＬ１乃至Ｌ３は、それぞれのパターンに基づいて算定される長さとなる。
第１ゲート電極ＧＥ１及び第２ゲート電極ＧＥ２は、間隔をおいて第１絶縁膜１１の上に形成されている。第１チャネル領域ＣＨ１は第１ゲート電極ＧＥ１と重なる位置にあり、第２チャネル領域ＣＨ２は第２ゲート電極ＧＥ２と重なる位置にある。つまり、第１チャネル領域ＣＨ１と第１ゲート電極ＧＥ１とは第１絶縁膜１１を介して対向し、第２チャネル領域ＣＨ２と第２ゲート電極ＧＥ２とは第１絶縁膜１１を介して対向している。第２領域ＬＤＤ２は、第１ゲート電極ＧＥ１と第２ゲート電極ＧＥ２との間に位置している。第１ゲート電極ＧＥ１及び第２ゲート電極ＧＥ２は、第２絶縁膜１２によって覆われている。また、第２絶縁膜１２は、第１絶縁膜１１の上にも配置されている。
薄膜トランジスタＴＲは、一端側端子及び他端側端子として、ソース電極ＳＥ及びドレイン電極ＤＥを備えている。これらのソース電極ＳＥ及びドレイン電極ＤＥは、第２絶縁膜１２の上に形成されている。ソース電極ＳＥは、第１絶縁膜１１及び第２絶縁膜１２を貫通するコンタクトホールＣＨ１を介してソース領域ＳＣＳにコンタクトしている。ドレイン電極ＤＥは、第１絶縁膜１１及び第２絶縁膜１２を貫通するコンタクトホールＣＨ２を介してドレイン領域ＳＣＤにコンタクトしている。なお、ソース電極ＳＥは図示しないソース配線と電気的に接続され、ドレイン電極ＤＥは図示しない画素電極と電気的に接続されている。
上記構造の薄膜トランジスタＴＲの製造方法の一例について以下に簡単に説明する。
すなわち、島状のポリシリコンからなる半導体層ＳＣを形成した後、第１絶縁膜１１を形成し、第１ゲート電極ＧＥ１及び第２ゲート電極ＧＥ２を形成する。その後、第１不純物注入工程として、第１ゲート電極ＧＥ１及び第２ゲート電極ＧＥ２をマスクとして、半導体層ＳＣに例えば少量リンなどの不純物を注入する。その後、第２不純物注入工程として、第１領域ＬＤＤ１、第２領域ＬＤＤ２、第３領域ＬＤＤ３、第１ゲート電極ＧＥ１及び第２ゲート電極ＧＥ２となる領域をレジストで覆いソース領域ＳＣＳ及びドレイン領域ＳＣＤのみレジストの開口部とし、半導体層ＳＣに例えばリンなどの不純物を注入する。第１不純物注入工程のみで不純物を注入された領域は、低濃度不純物領域（第１領域ＬＤＤ１、第２領域ＬＤＤ２、及び、第３領域ＬＤＤ３）となり、第１不純物注入工程及び第２不純物注入工程に亘って不純物を注入された領域は、高濃度不純物領域（ソース領域ＳＣＳ及びドレイン領域ＳＣＤ）となる。
次に、第１領域ＬＤＤ１、第２領域ＬＤＤ２、および第３領域ＬＤＤ３の長さと薄膜トランジスタＴＲにおけるリーク電流との関係について説明する。
一般的に第１領域ＬＤＤ１、第２領域ＬＤＤ２、および第３領域ＬＤＤ３の長さを長くするほど薄膜トランジスタのリーク電流を削減することが知られており、特に薄膜トランジスタの低電位側のＬＤＤを長くするとその効果は大きい。図２乃至図４のトランジスタにおいては理想的には第１領域ＬＤＤ１あるいは第３領域ＬＤＤ３の長さを長くすればリーク電流の削減効果は大きくなると想定される。しかし、実際にはソース領域ＳＣＳ及びドレイン領域ＳＣＤのみ開口部とするレジスト形成におけるマスクずれにより第２不純物注入工程において第１領域ＬＤＤ１あるいは第３領域において例えばリンなどの不純物が注入され高濃度不純物領域がこの領域においても形成され、長さＬ１およびＬ３のばらつきは大きくなり、第１領域ＬＤＤ１あるいは第３領域ＬＤＤ３の長さを長くしたときのリーク電流削減効果のサンプル間のばらつきは大きくなる。また、ばらつきを考慮して、第１領域ＬＤＤ１あるいは第３領域ＬＤＤ３の長さを長くした場合、上記の薄膜トランジスタのオン抵抗にも影響を及ぼしてくる。
上記のとおり発明者が種々検討したところによると、上記の構造の薄膜トランジスタＴＲにおいて、その製造工程のばらつきに依存せず、オン抵抗にも大きな影響を与えず、リーク電流を抑制するために、第１領域ＬＤＤ１、第２領域ＬＤＤ２、および第３領域ＬＤＤ３の長さを最適化することを見出した。
図５乃至図７は、上記した構造の薄膜トランジスタＴＲの各サンプルについて、第２領域ＬＤＤ２の長さに対するリーク電流の評価結果を示す図である。なお、ここでのサンプルでは、第１チャネル領域ＣＨ１及び第２チャネル領域ＣＨ２のそれぞれの長さの設計値は３μｍとし、第１領域ＬＤＤ１の長さＬ１及び第３領域ＬＤＤ３の長さＬ３の設計値はそれぞれ３μｍとした。
図５に示したサンプル１の評価結果によれば、設計上第２領域ＬＤＤ２の長さＬ２が第１領域ＬＤＤ１の長さＬ１及び第３領域ＬＤＤ３の長さＬ３と同等の３μｍである場合と比較して、長さＬ２を長さＬ１及びＬ３よりも長くすることで、リーク電流を抑制できることが確認された。特に、図示したように、長さＬ２を５μｍ以上とすることにより、長さＬ２が３μｍの場合と比較して、約１／３にリーク電流を低減できることが確認できた。
図６に示したサンプル２の評価結果によれば、設計上第２領域ＬＤＤ２の長さＬ２が３μｍである場合と比較して、長さＬ２を長さＬ１及びＬ３よりも長くすることで、リーク電流を抑制できることが確認された。特に、図示したように、長さＬ２を５μｍ以上とすることにより、長さＬ２が３μｍの場合と比較して、約１／２にリーク電流を低減できることが確認できた。したがって、このようなサンプル２についても、サンプル１と同様の効果が得られる。
図７に示したサンプル３の評価結果によれば、第２領域ＬＤＤ２の長さＬ２が３μｍである場合と比較して、長さＬ２を長さＬ１及びＬ３よりも長くすることで、リーク電流を抑制できることが確認された。特に、図示したように、長さＬ２を５μｍ以上とすることにより、長さＬ２が３μｍの場合と比較して、約１／４にリーク電流を低減できることが確認できた。したがって、このようなサンプル３についても、サンプル１と同様の効果が得られる。
このように、第１チャネル領域ＣＨ１と第２チャネル領域ＣＨ２との間に位置する第２領域ＬＤＤ２の長さＬ２を拡張し、特に、５μｍ以上とすることにより、製造ばらつきに大きく依存することなく第２領域ＬＤＤ２を高抵抗化することが可能となり、薄膜トランジスタＴＲにおけるリーク電流を低減することが可能となる。
また、第２領域ＬＤＤ２は、第１ゲート電極ＧＥ１と第２ゲート電極ＧＥ２との間に位置するため、第２不純物注入工程では第１ゲート電極ＧＥ１及び第２ゲート電極ＧＥ２とともに確実にレジストによって覆われる領域である。つまり、第２領域ＬＤＤ２の長さＬ２は、第１ゲート電極ＧＥ１と第２ゲート電極ＧＥ２との間隔で決まるため、設計値がほぼ実際に形成された長さとなり、第１領域ＬＤＤ１の長さＬ１及び第３領域ＬＤＤ３の長さＬ３と比較して、製造プロセスの影響、例えばレジストのパターニング精度の影響を受けにくい。したがって、長さＬ２の製造上のばらつきは小さく薄膜トランジスタＴＲの性能のバラツキを抑制することが可能となり、上記薄膜トランジスタのリーク電流およびオン抵抗を最適な値に設計することが可能となる。
上記構成の薄膜トランジスタＴＲを適用することにより、製造上のばらつきに大きく依存しないでリーク電流を抑制し最適な値に設計することが可能となるため、各画素における表示不良の発生を抑制することが可能となる。また、各画素の薄膜トランジスタＴＲの性能のバラツキを抑制することが可能となるため、表示部全体に亘り、輝度のバラツキを抑制することが可能となる。したがって、表示性能の低下を抑制することが可能となる。
なお、上記の評価とは別に、長さＬ１及び長さＬ３をそれぞれ３μｍよりも短くした場合について、同様の評価を行ったところ、長さＬ２を５μｍ以上とすることによって製造ばらつきに大きく依存せずにリーク電流を抑制できることが確認された。
また、半導体層ＳＣが図３に示したような略直線状である場合に限らず、屈曲あるいは蛇行していた場合でも、長さＬ２が実質的に５μｍ以上であれば、上記した評価と同様の効果が得られることが確認された。
次に、本実施形態の他の構造例について説明する。
図８は、図１に示した薄膜トランジスタＴＲの他の構造例を概略的に示す平面図である。
図示した構造例は、図３に示した構造例と比較して、第２領域ＬＤＤ２が第１チャネル領域ＣＨ１及び第２チャネル領域ＣＨ２のそれぞれの幅よりも細く形成された点で相違している。例えば、第１チャネル領域ＣＨ１の幅Ｗ１１及び第２チャネル領域ＣＨ２の幅Ｗ１２がそれぞれ３μｍである場合に、第２領域ＬＤＤ２の幅Ｗ２は、２．５μｍに設定される。このような構造例においても、製造上のマスクずれの影響をうけずに第２領域ＬＤＤ２の高抵抗化が可能となり、上記した構造例と同様の効果が得られる。
以上説明したように、本実施形態によれば、表示性能の低下を抑制することが可能な表示装置を提供することができる。
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
上記の本実施形態では、表示装置として、液晶表示装置を例に説明したが、本実施形態は、例えば、有機エレクトロルミネッセンス表示装置などの他の表示装置にも適用可能である。
１…液晶表示装置
ＴＲ…薄膜トランジスタ
ＳＣ…半導体層
ＳＣＳ…ソース領域 ＳＣＤ…ドレイン領域
ＬＤＤ１…第１領域 ＬＤＤ２…第２領域 ＬＤＤ３…第３領域
ＣＨ１…第１チャネル領域 ＣＨ２…第２チャネル領域
ＧＥ１…ゲート電極 ＧＥ２…ゲート電極
ＳＥ…ソース電極 ＤＥ…ドレイン電極

Claims (5)

  1. 絶縁基板と、
    前記絶縁基板の上に位置しポリシリコンによって形成された半導体層であって、第１チャネル領域、第２チャネル領域、ソース領域、ドレイン領域、前記ソース領域と前記第１チャネル領域との間に位置し不純物濃度が前記ソース領域より低く前記第１チャネル領域より高い第１領域、前記第１チャネル領域と前記第２チャネル領域との間に５μｍ以上の長さに亘って形成され不純物濃度が前記第１領域と同等の第２領域、及び、前記ドレイン領域と前記第２チャネル領域との間に位置し不純物濃度が前記ドレイン領域より低く前記第２チャネル領域より高い第３領域を有する半導体層と、
    前記半導体層を覆う絶縁膜と、
    前記絶縁膜上に形成され前記第１チャネル領域の上方に位置する第１ゲート電極、及び、前記第１ゲート電極と電気的に接続され前記第２チャネル領域の上方に位置する第２ゲート電極と、
    前記ソース領域にコンタクトしたソース電極と、
    前記ドレイン領域にコンタクトしたドレイン電極と、
    前記ソース電極と電気的に接続され、映像信号が供給されるソース配線と、
    前記ドレイン電極と電気的に接続され、映像信号に応じた画素電位が書き込まれる画素電極と、
    を備えた表示装置。
  2. 前記第２領域の長さは、前記第１領域及び前記第３領域のそれぞれの長さよりも長い、請求項１に記載の表示装置。
  3. 前記第１領域、前記第２領域、及び、前記第３領域のそれぞれの不純物濃度は、１．５×１０１３／ｃｍ２である、請求項１または２に記載の表示装置。
  4. 前記第１領域及び前記第３領域のそれぞれの長さは、３μｍである、請求項１乃至３のいずれか１項に記載の表示装置。
  5. 前記第２領域は、前記第１チャネル領域及び前記第２チャネル領域のそれぞれの幅よりも細く形成された、請求項１乃至５のいずれか１項に記載の表示装置。
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