JPH05289103A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH05289103A JPH05289103A JP8713992A JP8713992A JPH05289103A JP H05289103 A JPH05289103 A JP H05289103A JP 8713992 A JP8713992 A JP 8713992A JP 8713992 A JP8713992 A JP 8713992A JP H05289103 A JPH05289103 A JP H05289103A
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- tft
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Abstract
(57)【要約】
【目的】 ｐ−ＳｉＴＦＴを用いた液晶表示装置におい
て、リーク電流を効果的に抑えることができ、かつＬＤ
Ｄの長さのばらつきに起因する表示不良の発生を避け
て、表示品質の良好な高精度のＬＤＤ構造を有するＴＦ
Ｔを具備した液晶表示装置を提供する。 【構成】 スイッチング動作を行なうｐ−Ｓｉ（多結晶
シリコン）ＴＦＴ６を有するアクティブマトリックス型
液晶表示装置において、前記のｐ−ＳｉＴＦＴ６が、ソ
ース２４とドレイン２５との間に 2つのゲート２２ａ、
２２ｂを有し、その直下のチャンネル部３１ａ、３１ｂ
の間に前記ソース２４またはドレイン２５の不純物の量
よりも少量の不純物を含有するｐ−Ｓｉからなる接続領
域３０を具備することを特徴とする液晶表示装置であ
る。
て、リーク電流を効果的に抑えることができ、かつＬＤ
Ｄの長さのばらつきに起因する表示不良の発生を避け
て、表示品質の良好な高精度のＬＤＤ構造を有するＴＦ
Ｔを具備した液晶表示装置を提供する。 【構成】 スイッチング動作を行なうｐ−Ｓｉ（多結晶
シリコン）ＴＦＴ６を有するアクティブマトリックス型
液晶表示装置において、前記のｐ−ＳｉＴＦＴ６が、ソ
ース２４とドレイン２５との間に 2つのゲート２２ａ、
２２ｂを有し、その直下のチャンネル部３１ａ、３１ｂ
の間に前記ソース２４またはドレイン２５の不純物の量
よりも少量の不純物を含有するｐ−Ｓｉからなる接続領
域３０を具備することを特徴とする液晶表示装置であ
る。
Description
【０００１】
【産業上の利用分野】本発明はリーク電流を低減させた
薄膜トランジスタを有する液晶表示装置に関する。
薄膜トランジスタを有する液晶表示装置に関する。
【０００２】
【従来の技術】アクティブマトリックス型液晶表示装置
は、スイッチング動作して液晶を駆動するＴＦＴ素子が
アレイ状に形成されたＴＦＴ基板と、ＩＴＯのような透
明電極からなる共通対向電極が形成された対向基板と、
その間に封入され挟持される液晶組成物とからその主要
部が構成されている。
は、スイッチング動作して液晶を駆動するＴＦＴ素子が
アレイ状に形成されたＴＦＴ基板と、ＩＴＯのような透
明電極からなる共通対向電極が形成された対向基板と、
その間に封入され挟持される液晶組成物とからその主要
部が構成されている。
【０００３】ＴＦＴ基板の一般的な回路構成を図６に示
す。ガラスのような透明材料からなる基板６０１上には
直交するデータ信号線６０４と走査線６０５とがマトリ
ックス状に配置され、その交差点にはスイッチング動作
を行なうＴＦＴ６０６が配設されている。データ信号線
６０４と走査線６０５はそれぞれＴＦＴ６０６のドレイ
ン（Ｄ）とゲート（Ｇ）に接続されている。そして外部
回路によって線順次に走査線６０５が選択されてＴＦＴ
６０６がオンとなるとき、データ信号線６０４の信号電
圧がＴＦＴ６０６を介して画素電極６０７および保持用
コンデンサに印加され書き込まれる。
す。ガラスのような透明材料からなる基板６０１上には
直交するデータ信号線６０４と走査線６０５とがマトリ
ックス状に配置され、その交差点にはスイッチング動作
を行なうＴＦＴ６０６が配設されている。データ信号線
６０４と走査線６０５はそれぞれＴＦＴ６０６のドレイ
ン（Ｄ）とゲート（Ｇ）に接続されている。そして外部
回路によって線順次に走査線６０５が選択されてＴＦＴ
６０６がオンとなるとき、データ信号線６０４の信号電
圧がＴＦＴ６０６を介して画素電極６０７および保持用
コンデンサに印加され書き込まれる。
【０００４】前記のスイッチング用ＴＦＴ６０６として
は、従来、チャンネル領域にアモルファスシリコン（ａ
−Ｓｉ）を用いたＴＦＴ６０６が使われてきた。この場
合、データ信号線６０４に信号を供給するための回路で
ある、いわゆるＸドライバ回路６０２や、走査線６０５
を線順次に選択するための回路である、いわゆるＹドラ
イバ回路６０３からなる駆動回路として、ＴＦＴ基板６
０１の外部に、あるいはＴＦＴ基板６０１上にて接続パ
ッドで接続される多ピンの液晶ドライバＬＳＩが使われ
てきた。いわゆる駆動回路外付け型の液晶表示装置であ
る。
は、従来、チャンネル領域にアモルファスシリコン（ａ
−Ｓｉ）を用いたＴＦＴ６０６が使われてきた。この場
合、データ信号線６０４に信号を供給するための回路で
ある、いわゆるＸドライバ回路６０２や、走査線６０５
を線順次に選択するための回路である、いわゆるＹドラ
イバ回路６０３からなる駆動回路として、ＴＦＴ基板６
０１の外部に、あるいはＴＦＴ基板６０１上にて接続パ
ッドで接続される多ピンの液晶ドライバＬＳＩが使われ
てきた。いわゆる駆動回路外付け型の液晶表示装置であ
る。
【０００５】ところで、近年、液晶表示装置の高速駆動
および低価格化を図るために、ＴＦＴ基板上に駆動回路
を作り込んだ駆動回路一体化の試みが成されている。そ
してこの場合には、ＴＦＴ６０６のチャンネル用半導体
材料として、多結晶シリコン（以下、ｐ−Ｓｉと略称）
を用いることが一般的である。これはｐ−Ｓｉの電界効
果移動度がａ−Ｓｉの10〜 100倍と大きいため、駆動回
路の高速動作を実現できるからである。
および低価格化を図るために、ＴＦＴ基板上に駆動回路
を作り込んだ駆動回路一体化の試みが成されている。そ
してこの場合には、ＴＦＴ６０６のチャンネル用半導体
材料として、多結晶シリコン（以下、ｐ−Ｓｉと略称）
を用いることが一般的である。これはｐ−Ｓｉの電界効
果移動度がａ−Ｓｉの10〜 100倍と大きいため、駆動回
路の高速動作を実現できるからである。
【０００６】しかしながら、ｐ−Ｓｉを用いたＴＦＴ
は、上記のような長所を持つ半面、オフ状態でのリーク
電流が大きいという欠点を持っている。その一例とし
て、図７に従来構造のｐ−ＳｉＴＦＴ（Ｎチャンネル）
の代表的なゲート電圧（ＶG ）−ドレイン電流（ＩD ）
特性、（これを以後トランスファ特性と呼ぶ）を示す。
図に明らかなように、ｐ−ＳｉＴＦＴのリーク電流はゲ
ート電圧が負の方向、即ち逆バイアス側に大きくなるに
つれて急激に増大する。このようなｐ−ＳｉＴＦＴに発
生する大きなリーク電流は、以下のような原因による。
は、上記のような長所を持つ半面、オフ状態でのリーク
電流が大きいという欠点を持っている。その一例とし
て、図７に従来構造のｐ−ＳｉＴＦＴ（Ｎチャンネル）
の代表的なゲート電圧（ＶG ）−ドレイン電流（ＩD ）
特性、（これを以後トランスファ特性と呼ぶ）を示す。
図に明らかなように、ｐ−ＳｉＴＦＴのリーク電流はゲ
ート電圧が負の方向、即ち逆バイアス側に大きくなるに
つれて急激に増大する。このようなｐ−ＳｉＴＦＴに発
生する大きなリーク電流は、以下のような原因による。
【０００７】例えばＮチャンネル型のＴＦＴの場合、ゲ
ート電圧が負になるとチャンネル領域の表面にはＰ型の
蓄積層が形成される。Ｎチャンネル型のＴＦＴでは、ソ
ース領域およびドレイン領域は高濃度なＮ型にドープさ
れた領域であるから、チャンネル領域のＰ型の蓄積層と
でＰＮ接合を作ることになる。従って、良好なＰＮ接合
が形成されていればリーク電流は流れないはずである。
しかしｐ−Ｓｉでは多数のトラップ準位が存在するた
め、良好なＰＮ接合が形成されていない。このため、ゲ
ート電圧が負の方向に増加すると特にドレイン接合部近
傍に電界が集中し、チャンネル領域とドレイン領域との
ＰＮ接合にかかる電圧が高くなり、リーク電流は急激に
増加する。
ート電圧が負になるとチャンネル領域の表面にはＰ型の
蓄積層が形成される。Ｎチャンネル型のＴＦＴでは、ソ
ース領域およびドレイン領域は高濃度なＮ型にドープさ
れた領域であるから、チャンネル領域のＰ型の蓄積層と
でＰＮ接合を作ることになる。従って、良好なＰＮ接合
が形成されていればリーク電流は流れないはずである。
しかしｐ−Ｓｉでは多数のトラップ準位が存在するた
め、良好なＰＮ接合が形成されていない。このため、ゲ
ート電圧が負の方向に増加すると特にドレイン接合部近
傍に電界が集中し、チャンネル領域とドレイン領域との
ＰＮ接合にかかる電圧が高くなり、リーク電流は急激に
増加する。
【０００８】通常、液晶表示装置は液晶の劣化を避ける
ためなどの理由から交流駆動されており、信号電圧とし
て 1〜 9［Ｖ］が用いられている。そしてスイッチング
用ＴＦＴをオン、オフするためのゲート電圧は、それぞ
れ 0［Ｖ］、15［Ｖ］程度が必要である。このような電
圧の条件下では、ＴＦＴはゲートオフ時には図７の斜線
で示した範囲の電圧に対する電流で動作する。従ってリ
ーク電流は最大10-10［Ａ］にまで達する。このように
大きなリーク電流があると、通常の保持用コンデンサの
電気容量は 1ｐＦと小さいためにリーク電流の影響は大
きく、保持していた電荷が急激にリークして、その結果
画素電極の電圧が急激に低下し画面のコントラストが大
幅に低下することになる。そして近年のようにますます
画素サイズが多画素化に伴なって小さくなるにつれて、
保持用コンデンサの電気容量もさらに小さくなるため、
リーク電流の問題はさらに深刻なものとなるので、この
ようなリーク電流の問題を解消することが急務である。
ためなどの理由から交流駆動されており、信号電圧とし
て 1〜 9［Ｖ］が用いられている。そしてスイッチング
用ＴＦＴをオン、オフするためのゲート電圧は、それぞ
れ 0［Ｖ］、15［Ｖ］程度が必要である。このような電
圧の条件下では、ＴＦＴはゲートオフ時には図７の斜線
で示した範囲の電圧に対する電流で動作する。従ってリ
ーク電流は最大10-10［Ａ］にまで達する。このように
大きなリーク電流があると、通常の保持用コンデンサの
電気容量は 1ｐＦと小さいためにリーク電流の影響は大
きく、保持していた電荷が急激にリークして、その結果
画素電極の電圧が急激に低下し画面のコントラストが大
幅に低下することになる。そして近年のようにますます
画素サイズが多画素化に伴なって小さくなるにつれて、
保持用コンデンサの電気容量もさらに小さくなるため、
リーク電流の問題はさらに深刻なものとなるので、この
ようなリーク電流の問題を解消することが急務である。
【０００９】
【発明が解決しようとする課題】リーク電流を低減させ
るためには、トラップ準位を減少させ良好なＰＮ接合を
作る方法と、構造上の工夫によってドレイン接合部への
電界集中を緩和する方法とがある。後者の代表的なもの
に、Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ（以下ＬＤＤ
と略称）がある。これは、図８に示すように、チャンネ
ル領域８１０とドレイン領域８２５との間に低濃度にド
ープされた領域（即ちＬＤＤ）８１２を、またチャンネ
ル領域８１０とソース領域８２４との間に低濃度にドー
プされた領域８１１を形成しＰＮ接合の空乏層領域の幅
を広くすることによって、接合部分にかかる電界を緩和
して、リーク電流を抑止しようとするものである。なお
図８に示すように、液晶表示装置に用いられるＴＦＴに
おいては、チャンネル領域のドレイン領域と接する側お
よびソース領域と接する側のように、両側にＬＤＤ領域
を設けている。これは液晶表示装置のスイッチング素子
のようにソース、ドレイン間の電位差が正負にわたって
交互に変化する場合には、ソースおよびドレインのいず
れについても電界が集中する場合が想定されるからであ
る。
るためには、トラップ準位を減少させ良好なＰＮ接合を
作る方法と、構造上の工夫によってドレイン接合部への
電界集中を緩和する方法とがある。後者の代表的なもの
に、Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ（以下ＬＤＤ
と略称）がある。これは、図８に示すように、チャンネ
ル領域８１０とドレイン領域８２５との間に低濃度にド
ープされた領域（即ちＬＤＤ）８１２を、またチャンネ
ル領域８１０とソース領域８２４との間に低濃度にドー
プされた領域８１１を形成しＰＮ接合の空乏層領域の幅
を広くすることによって、接合部分にかかる電界を緩和
して、リーク電流を抑止しようとするものである。なお
図８に示すように、液晶表示装置に用いられるＴＦＴに
おいては、チャンネル領域のドレイン領域と接する側お
よびソース領域と接する側のように、両側にＬＤＤ領域
を設けている。これは液晶表示装置のスイッチング素子
のようにソース、ドレイン間の電位差が正負にわたって
交互に変化する場合には、ソースおよびドレインのいず
れについても電界が集中する場合が想定されるからであ
る。
【００１０】ＬＤＤ構造は、一般的には図９に示すよう
なプロセスで製作される。
なプロセスで製作される。
【００１１】まず、通常のコプラナー型ＴＦＴの製造方
法に従って、ｐ−Ｓｉの島状領域８２０、ゲート酸化膜
８２１、ゲート８２２が順次形成される。ゲート材料と
してはＰ（燐）のような不純物を高濃度にドープしたｐ
−Ｓｉが用いられることが多い。そして基板全面に低濃
度のＡｓまたはＰをイオン注入し、このゲートをマスク
として自己整合的にゲートの両側の領域に低濃度にドー
プする。この際のドーズ量によって、ＬＤＤ領域の濃度
が決定される。
法に従って、ｐ−Ｓｉの島状領域８２０、ゲート酸化膜
８２１、ゲート８２２が順次形成される。ゲート材料と
してはＰ（燐）のような不純物を高濃度にドープしたｐ
−Ｓｉが用いられることが多い。そして基板全面に低濃
度のＡｓまたはＰをイオン注入し、このゲートをマスク
として自己整合的にゲートの両側の領域に低濃度にドー
プする。この際のドーズ量によって、ＬＤＤ領域の濃度
が決定される。
【００１２】次にＬＤＤ領域となるべき前記のゲートの
両脇の部分をレジスト８２３で覆い、高濃度のＡｓまた
はＰをイオン注入して、ソース領域８２４、ドレイン領
域８２５を形成する。そして層間絶縁膜８２６を堆積し
コンタクトホールを穿設して、金属配線８２７および画
素電極８２８の形成を行なってＴＦＴを完成する。
両脇の部分をレジスト８２３で覆い、高濃度のＡｓまた
はＰをイオン注入して、ソース領域８２４、ドレイン領
域８２５を形成する。そして層間絶縁膜８２６を堆積し
コンタクトホールを穿設して、金属配線８２７および画
素電極８２８の形成を行なってＴＦＴを完成する。
【００１３】このようなＴＦＴのトランスファ特性を、
図１０（Ａ）、（Ｂ）、（Ｃ）に示す。図１０（Ａ）は
ＬＤＤ構造を有していない通常のＴＦＴの特性を、また
同図（Ｂ）および（Ｃ）は、ＴＦＴがソースとドレイン
の両方にＬＤＤとして不純物濃度 1×1017／ｃｍ3 の低
濃度領域を有し、その長さ（δＬLD）がそれぞれ片側1
μｍおよび片側 2μｍである場合を示している。なおチ
ャンネルの幅（Ｗ）および長さ（Ｌ）はこれら 3つの場
合ですべて同じで、それぞれ10μｍおよび 7.5μｍであ
る。
図１０（Ａ）、（Ｂ）、（Ｃ）に示す。図１０（Ａ）は
ＬＤＤ構造を有していない通常のＴＦＴの特性を、また
同図（Ｂ）および（Ｃ）は、ＴＦＴがソースとドレイン
の両方にＬＤＤとして不純物濃度 1×1017／ｃｍ3 の低
濃度領域を有し、その長さ（δＬLD）がそれぞれ片側1
μｍおよび片側 2μｍである場合を示している。なおチ
ャンネルの幅（Ｗ）および長さ（Ｌ）はこれら 3つの場
合ですべて同じで、それぞれ10μｍおよび 7.5μｍであ
る。
【００１４】図１０に明らかなように、ＬＤＤの長さδ
ＬLD＝ 1μｍの場合では、その効果は不十分で、ゲート
の逆バイアス電圧が増加するにつれてかなり大きなリー
ク電流が生じる場合がある。しかしＬＤＤの長さδＬLD
をさらに大きくして、δＬLD＝ 2μｍとした場合では、
同図に示すようにゲートの逆バイアス電圧に対する依存
度は殆ど解消し、リーク電流が大幅に減少する。
ＬLD＝ 1μｍの場合では、その効果は不十分で、ゲート
の逆バイアス電圧が増加するにつれてかなり大きなリー
ク電流が生じる場合がある。しかしＬＤＤの長さδＬLD
をさらに大きくして、δＬLD＝ 2μｍとした場合では、
同図に示すようにゲートの逆バイアス電圧に対する依存
度は殆ど解消し、リーク電流が大幅に減少する。
【００１５】ところが、ＬＤＤの長さδＬLDを大きくす
ると、オフ時のリーク電流だけでなく、オン電流も減少
する。例えばＶG ＝15［Ｖ］、ＶDS＝10［Ｖ］の場合の
ドレイン電流ＩD は、通常のＴＦＴが図１０（Ａ）に示
すようにＩD ＝ 2×10-4［Ａ］であるのに対し、δＬLD
＝ 2μｍのＬＤＤ構造を有するＴＦＴでは、同図（Ｃ）
に示すようにＩD ＝ 5×10-5［Ａ］となり、約 1/4に大
幅に減少している。
ると、オフ時のリーク電流だけでなく、オン電流も減少
する。例えばＶG ＝15［Ｖ］、ＶDS＝10［Ｖ］の場合の
ドレイン電流ＩD は、通常のＴＦＴが図１０（Ａ）に示
すようにＩD ＝ 2×10-4［Ａ］であるのに対し、δＬLD
＝ 2μｍのＬＤＤ構造を有するＴＦＴでは、同図（Ｃ）
に示すようにＩD ＝ 5×10-5［Ａ］となり、約 1/4に大
幅に減少している。
【００１６】これは、前記のＬＤＤ構造が高抵抗素子の
ように作用してソースとドレインとの間の電圧が降下す
るためである。このために、前記のＬＤＤは、長さδＬ
LDを余り長くすることができず、通常、 1〜 2μｍ程度
以内に設定されている。
ように作用してソースとドレインとの間の電圧が降下す
るためである。このために、前記のＬＤＤは、長さδＬ
LDを余り長くすることができず、通常、 1〜 2μｍ程度
以内に設定されている。
【００１７】ところで、このＬＤＤを形成する前述のよ
うな製造工程においては、ＬＤＤの長さδＬLDはレジス
トによって決定されるため、その精度はマスクの合わせ
精度に左右され、このようなＬＤＤの長さのばらつきに
よりＴＦＴの電流電圧特性にばらつきが生じるという問
題がある。即ち、ＬＤＤの長さδＬLDが長い場合ではそ
の抵抗によりＴＦＴのオン時にソース−ドレイン電流が
不十分となって信号電圧を所定の時間内に画素電極およ
び保持用コンデンサに十分に書き込めないことによる表
示不良が発生し、逆にＬＤＤ領域が短い場合にはリーク
電流が大きいのでＴＦＴオフ時の電圧保持特性が悪くな
りコントラストの低下などの表示不良が発生するという
問題がある。従って、ＬＤＤ構造を用いる場合には、Ｌ
ＤＤの長さδＬLDを高精度に制御できるプロセスを確立
して、このような問題を解消することが必要である。
うな製造工程においては、ＬＤＤの長さδＬLDはレジス
トによって決定されるため、その精度はマスクの合わせ
精度に左右され、このようなＬＤＤの長さのばらつきに
よりＴＦＴの電流電圧特性にばらつきが生じるという問
題がある。即ち、ＬＤＤの長さδＬLDが長い場合ではそ
の抵抗によりＴＦＴのオン時にソース−ドレイン電流が
不十分となって信号電圧を所定の時間内に画素電極およ
び保持用コンデンサに十分に書き込めないことによる表
示不良が発生し、逆にＬＤＤ領域が短い場合にはリーク
電流が大きいのでＴＦＴオフ時の電圧保持特性が悪くな
りコントラストの低下などの表示不良が発生するという
問題がある。従って、ＬＤＤ構造を用いる場合には、Ｌ
ＤＤの長さδＬLDを高精度に制御できるプロセスを確立
して、このような問題を解消することが必要である。
【００１８】本発明は、このような問題を解決するため
に成されたもので、その目的は、ｐ−ＳｉＴＦＴを用い
た液晶表示装置において、リーク電流を効果的に抑える
ことができ、かつＬＤＤの長さのばらつきに起因する表
示不良の発生を避けて、表示品質の良好な高精度のＬＤ
Ｄ構造を有するＴＦＴを具備した液晶表示装置を提供す
ることにある。
に成されたもので、その目的は、ｐ−ＳｉＴＦＴを用い
た液晶表示装置において、リーク電流を効果的に抑える
ことができ、かつＬＤＤの長さのばらつきに起因する表
示不良の発生を避けて、表示品質の良好な高精度のＬＤ
Ｄ構造を有するＴＦＴを具備した液晶表示装置を提供す
ることにある。
【００１９】
【課題を解決するための手段】本発明の液晶表示装置
は、アクティブ素子アレイ基板上に画素アレイと前記画
素アレイに接続しスイッチング動作を行なう多結晶シリ
コン薄膜トランジスタとを有するアクティブマトリック
ス型液晶表示装置において、前記多結晶シリコン薄膜ト
ランジスタが、ソースとドレインとの間に 2つのゲート
を有するデュアルゲート型であって、前記 2つのゲート
の直下のチャンネル部の間に前記ソースまたはドレイン
の不純物の量よりも少量の不純物を含有する多結晶シリ
コンからなる接続領域を具備することを特徴としてい
る。
は、アクティブ素子アレイ基板上に画素アレイと前記画
素アレイに接続しスイッチング動作を行なう多結晶シリ
コン薄膜トランジスタとを有するアクティブマトリック
ス型液晶表示装置において、前記多結晶シリコン薄膜ト
ランジスタが、ソースとドレインとの間に 2つのゲート
を有するデュアルゲート型であって、前記 2つのゲート
の直下のチャンネル部の間に前記ソースまたはドレイン
の不純物の量よりも少量の不純物を含有する多結晶シリ
コンからなる接続領域を具備することを特徴としてい
る。
【００２０】なお、前記の少量の不純物を含有する多結
晶シリコンからなる低濃度の接続領域が配設される位置
は、前記のような 2つのゲートの直下のチャンネル部の
間のみには限定されない。前記の部分の他にも、前記の
ソースとこのソースに近い側の前記チャンネル部との間
や、前記のドレインとこのドレインに近い側の前記チャ
ンネル部との間に併せ設けてもよい。ただしその場合に
は、低濃度の接続領域は前記の 2つのゲートの直下のチ
ャンネル部の間に設けるようには自己整合的には形成さ
れないので、その領域の長さを正確に制御すべく、不純
物ドープ時のレジストの位置合わせを正確に行なうこと
が必要となるが、ＴＦＴオフ時のリーク電流を抑えて、
より少なくすることができる。
晶シリコンからなる低濃度の接続領域が配設される位置
は、前記のような 2つのゲートの直下のチャンネル部の
間のみには限定されない。前記の部分の他にも、前記の
ソースとこのソースに近い側の前記チャンネル部との間
や、前記のドレインとこのドレインに近い側の前記チャ
ンネル部との間に併せ設けてもよい。ただしその場合に
は、低濃度の接続領域は前記の 2つのゲートの直下のチ
ャンネル部の間に設けるようには自己整合的には形成さ
れないので、その領域の長さを正確に制御すべく、不純
物ドープ時のレジストの位置合わせを正確に行なうこと
が必要となるが、ＴＦＴオフ時のリーク電流を抑えて、
より少なくすることができる。
【００２１】また、前記のアクティブ素子アレイ基板の
周辺部に、薄膜トランジスタに接続されて画素アレイを
駆動する異種導電型の多結晶シリコン薄膜トランジスタ
を有する駆動回路を具備するようにしてもよい。
周辺部に、薄膜トランジスタに接続されて画素アレイを
駆動する異種導電型の多結晶シリコン薄膜トランジスタ
を有する駆動回路を具備するようにしてもよい。
【００２２】
【作用】従来技術においては、ＬＤＤの長さのばらつき
は製造時にゲート電極の配設された位置のずれと不純物
ドープの際のマスクの位置ずれとがあいまって大きくな
ってしまう。しかし本発明に係るＬＤＤにおいては、 2
つのゲート電極により自己整合的に配設されるので、そ
のゲート電極の位置ずれだけがＬＤＤの長さのばらつき
となる。このため、従来のようなマスクの位置合わせを
高精度に行なわなくとも 2つのゲート電極間の距離を正
確に配設しておけばよいので、製造上のＬＤＤの長さの
ばらつきの制御が極めて簡易になる。
は製造時にゲート電極の配設された位置のずれと不純物
ドープの際のマスクの位置ずれとがあいまって大きくな
ってしまう。しかし本発明に係るＬＤＤにおいては、 2
つのゲート電極により自己整合的に配設されるので、そ
のゲート電極の位置ずれだけがＬＤＤの長さのばらつき
となる。このため、従来のようなマスクの位置合わせを
高精度に行なわなくとも 2つのゲート電極間の距離を正
確に配設しておけばよいので、製造上のＬＤＤの長さの
ばらつきの制御が極めて簡易になる。
【００２３】そして、このようにして 2つのゲート電極
直下のチャンネルの間に高精度に配設されたＬＤＤは、
抵抗値が抑えられているので順方向の電流は十分な量を
流すことができ、かつゲート電圧が逆バイアス方向に増
加する際にはＬＤＤの効果を発揮して、デュアルゲート
型であることによる効果とあいまって、効果的にリーク
電流を抑えることができる。
直下のチャンネルの間に高精度に配設されたＬＤＤは、
抵抗値が抑えられているので順方向の電流は十分な量を
流すことができ、かつゲート電圧が逆バイアス方向に増
加する際にはＬＤＤの効果を発揮して、デュアルゲート
型であることによる効果とあいまって、効果的にリーク
電流を抑えることができる。
【００２４】
【実施例】以下、本発明の一実施例を、図面に基づいて
詳細に説明する。
詳細に説明する。
【００２５】図１は本発明の液晶表示装置の構成を模式
的に示す図、図２はそれに用いられるＴＦＴの構造を示
す断面図である。
的に示す図、図２はそれに用いられるＴＦＴの構造を示
す断面図である。
【００２６】アクティブ素子アレイ基板１上に、走査線
２と、これに直交するように配置されたデータ信号線３
と、画素電極４およびこれに接続され電荷を保持する保
持用コンデンサ５と、前記の走査線２とデータ信号線３
との交差部に配設され画素電極４に接続されるＴＦＴ６
とがアレイ状に配置された画素アレイ部分が配設されて
いる。またその周辺部には、駆動回路としてＸドライバ
回路７およびＹドライバ回路８が配設されている。そし
て前記の画素電極４に対向するように共通対向電極９が
形成された対向基板（図示省略）がアクティブ素子アレ
イ基板１に組み合わされている。
２と、これに直交するように配置されたデータ信号線３
と、画素電極４およびこれに接続され電荷を保持する保
持用コンデンサ５と、前記の走査線２とデータ信号線３
との交差部に配設され画素電極４に接続されるＴＦＴ６
とがアレイ状に配置された画素アレイ部分が配設されて
いる。またその周辺部には、駆動回路としてＸドライバ
回路７およびＹドライバ回路８が配設されている。そし
て前記の画素電極４に対向するように共通対向電極９が
形成された対向基板（図示省略）がアクティブ素子アレ
イ基板１に組み合わされている。
【００２７】前記のＴＦＴ６としては、後述するように
ＬＤＤ構造を有するデュアルゲートのｐ−Ｓｉ型ＴＦＴ
を用い、また駆動回路であるＸドライバ回路７およびＹ
ドライバ回路８としてはＬＤＤを有さない通常の異種導
電型の（ＣＭＯＳ型）ＴＦＴを用いている。
ＬＤＤ構造を有するデュアルゲートのｐ−Ｓｉ型ＴＦＴ
を用い、また駆動回路であるＸドライバ回路７およびＹ
ドライバ回路８としてはＬＤＤを有さない通常の異種導
電型の（ＣＭＯＳ型）ＴＦＴを用いている。
【００２８】前記のＴＦＴ６は、図２に示すように、両
端にそれぞれソース２４とドレイン２５が形成されたｐ
−Ｓｉからなる島状領域の上にゲート酸化膜２１を介し
て第１および第２のゲート２２ａ、２２ｂが形成され、
その直下にそれぞれ第１および第２のチャンネル部３１
ａ、３１ｂが形成されている。そして第１のチャンネル
部３１ａと第２のチャンネル部３１ｂとの間に不純物が
低濃度にドープされた接続領域３０が配設されている。
さらにゲート酸化膜２１および２２ａ、２２ｂを覆うよ
うに、コンタクトホールが穿設されたゲート層間絶縁膜
２６が配設されている。そしてコンタクトホール部分に
てそれぞれソース２４、ドレイン２５に接続するように
画素電極２７、データ信号線電極２８が各々配設されて
いる。
端にそれぞれソース２４とドレイン２５が形成されたｐ
−Ｓｉからなる島状領域の上にゲート酸化膜２１を介し
て第１および第２のゲート２２ａ、２２ｂが形成され、
その直下にそれぞれ第１および第２のチャンネル部３１
ａ、３１ｂが形成されている。そして第１のチャンネル
部３１ａと第２のチャンネル部３１ｂとの間に不純物が
低濃度にドープされた接続領域３０が配設されている。
さらにゲート酸化膜２１および２２ａ、２２ｂを覆うよ
うに、コンタクトホールが穿設されたゲート層間絶縁膜
２６が配設されている。そしてコンタクトホール部分に
てそれぞれソース２４、ドレイン２５に接続するように
画素電極２７、データ信号線電極２８が各々配設されて
いる。
【００２９】前記の接続領域３０の不純物の濃度は、本
実施例のＴＦＴでは 1×1017／ｃｍ3 とした。また、そ
の長さＬLDは 4μｍとした。
実施例のＴＦＴでは 1×1017／ｃｍ3 とした。また、そ
の長さＬLDは 4μｍとした。
【００３０】画素電極２７に接続するソース２４は、第
１のチャンネル３１ａに面して接続しており、第１のチ
ャンネル３１ａは接続領域３０に、接続領域３０は第２
のチャンネル３１ｂに、第２のチャンネル３１ｂはドレ
イン２５に面して接続している。従って合計 4つの接合
面が形成されていることになるが、これらを順にＪ１、
Ｊ２、Ｊ３、Ｊ４のように付番すると、Ｊ２およびＪ３
がそれぞれチャンネル３１ａ、３１ｂと接続領域３０と
の接合である。
１のチャンネル３１ａに面して接続しており、第１のチ
ャンネル３１ａは接続領域３０に、接続領域３０は第２
のチャンネル３１ｂに、第２のチャンネル３１ｂはドレ
イン２５に面して接続している。従って合計 4つの接合
面が形成されていることになるが、これらを順にＪ１、
Ｊ２、Ｊ３、Ｊ４のように付番すると、Ｊ２およびＪ３
がそれぞれチャンネル３１ａ、３１ｂと接続領域３０と
の接合である。
【００３１】ゲート電圧が 0［Ｖ］でＴＦＴがオフ状態
のとき、画素電極２７の電位がデータ信号線電極２８の
電位よりも高い場合には、電界は画素電極２７からデー
タ信号線電極２８へと向うので、Ｊ２およびＪ４の接合
に集中する。ところがＪ２はＬＤＤ構造の接合となって
おり電界の集中は緩和されるため、ゲート電圧が逆バイ
アス方向に増加してもリーク電流は抑えられる。またＪ
４の接合にも電界は集中するもののＪ２ほどの影響はな
い。逆に画素電極２７の電位がデータ信号線電極２８の
電位よりも低い場合には、電界はデータ信号線電極２８
から画素電極２７へと向うので、Ｊ１およびＪ３の接合
に集中する。ところがＪ３はＬＤＤ構造の接合となって
おり電界の集中は緩和されるため、ゲート電圧が逆バイ
アス方向に増加してもリーク電流は抑えられる。またＪ
１の接合にも電界は集中するもののＪ３ほどの影響はな
い。このようにして、ゲート電圧が逆バイアス方向に増
加する際のリーク電流を抑えることができる。
のとき、画素電極２７の電位がデータ信号線電極２８の
電位よりも高い場合には、電界は画素電極２７からデー
タ信号線電極２８へと向うので、Ｊ２およびＪ４の接合
に集中する。ところがＪ２はＬＤＤ構造の接合となって
おり電界の集中は緩和されるため、ゲート電圧が逆バイ
アス方向に増加してもリーク電流は抑えられる。またＪ
４の接合にも電界は集中するもののＪ２ほどの影響はな
い。逆に画素電極２７の電位がデータ信号線電極２８の
電位よりも低い場合には、電界はデータ信号線電極２８
から画素電極２７へと向うので、Ｊ１およびＪ３の接合
に集中する。ところがＪ３はＬＤＤ構造の接合となって
おり電界の集中は緩和されるため、ゲート電圧が逆バイ
アス方向に増加してもリーク電流は抑えられる。またＪ
１の接合にも電界は集中するもののＪ３ほどの影響はな
い。このようにして、ゲート電圧が逆バイアス方向に増
加する際のリーク電流を抑えることができる。
【００３２】次に、図３および図４に基づいて本発明の
液晶表示装置の製造方法を、そのＴＦＴ６および駆動回
路部分のＴＦＴの製造方法を中心に説明する。
液晶表示装置の製造方法を、そのＴＦＴ６および駆動回
路部分のＴＦＴの製造方法を中心に説明する。
【００３３】まず、通常のコプラナー型ＴＦＴのプロセ
スにより、ｐ−Ｓｉの島状領域２０と、その上にゲート
酸化膜２１、ゲート２２を形成した後、Ａｓイオンを10
12／ｃｍ2 程度の低濃度で基板全面に注入する（図４
（ａ）および図４（ｄ））。そしてＴＦＴ６の接続領域
３０と、基板の周辺部に配置された駆動回路としてのＸ
ドライバ回路７およびＹドライバ回路８のＰチャンネル
型ＴＦＴ部分とをレジスト２３にて覆った後、Ａｓイオ
ンを1015／ｃｍ2 程度注入してＴＦＴ６のソース２４お
よびドレイン２５を形成する（図４（ｂ）および図４
（ｅ））。もしこの工程でマスク合わせが若干ずれたと
しても、レジスト２３を 2つのゲート２２ａ、２２ｂに
若干オーバーラップするように配置しておけば、接続領
域３０にはレジスト２３のマスクずれの影響はなく、ま
たその他の不要な部分にレジストが付着することによる
不良の発生もないので、得られるＬＤＤの長さは 2つの
ゲート２２ａ、２２ｂ間の距離により自己整合的に一義
的に決定され、製造上のばらつきを極めて小さく抑える
ことができる。
スにより、ｐ−Ｓｉの島状領域２０と、その上にゲート
酸化膜２１、ゲート２２を形成した後、Ａｓイオンを10
12／ｃｍ2 程度の低濃度で基板全面に注入する（図４
（ａ）および図４（ｄ））。そしてＴＦＴ６の接続領域
３０と、基板の周辺部に配置された駆動回路としてのＸ
ドライバ回路７およびＹドライバ回路８のＰチャンネル
型ＴＦＴ部分とをレジスト２３にて覆った後、Ａｓイオ
ンを1015／ｃｍ2 程度注入してＴＦＴ６のソース２４お
よびドレイン２５を形成する（図４（ｂ）および図４
（ｅ））。もしこの工程でマスク合わせが若干ずれたと
しても、レジスト２３を 2つのゲート２２ａ、２２ｂに
若干オーバーラップするように配置しておけば、接続領
域３０にはレジスト２３のマスクずれの影響はなく、ま
たその他の不要な部分にレジストが付着することによる
不良の発生もないので、得られるＬＤＤの長さは 2つの
ゲート２２ａ、２２ｂ間の距離により自己整合的に一義
的に決定され、製造上のばらつきを極めて小さく抑える
ことができる。
【００３４】そして駆動回路としてのＸドライバ回路７
およびＹドライバ回路８のＰチャンネル型ＴＦＴ部分の
レジスト２３を剥離し、今度はＴＦＴ６の全体を別の第
２のレジスト２９にて覆い、前記のＸドライバ回路７お
よびＹドライバ回路８のＰチャンネル型ＴＦＴにＢＦ2
イオンを注入して、そのソース（Ｓ）およびドレイン
（Ｄ）を形成する。その後、通常の工程と同様にＴＦＴ
６の層間絶縁膜２６および前記の駆動回路のＰチャンネ
ル型ＴＦＴの層間絶縁膜４０を堆積し、コンタクトホー
ルを穿設した後、データ信号電極２８などの金属配線お
よび画素電極２７等を配設して、ＴＦＴ６および前記の
駆動回路のＰチャンネル型ＴＦＴを完成させる（図４
（ｃ）および図４（ｆ））。
およびＹドライバ回路８のＰチャンネル型ＴＦＴ部分の
レジスト２３を剥離し、今度はＴＦＴ６の全体を別の第
２のレジスト２９にて覆い、前記のＸドライバ回路７お
よびＹドライバ回路８のＰチャンネル型ＴＦＴにＢＦ2
イオンを注入して、そのソース（Ｓ）およびドレイン
（Ｄ）を形成する。その後、通常の工程と同様にＴＦＴ
６の層間絶縁膜２６および前記の駆動回路のＰチャンネ
ル型ＴＦＴの層間絶縁膜４０を堆積し、コンタクトホー
ルを穿設した後、データ信号電極２８などの金属配線お
よび画素電極２７等を配設して、ＴＦＴ６および前記の
駆動回路のＰチャンネル型ＴＦＴを完成させる（図４
（ｃ）および図４（ｆ））。
【００３５】このような本発明に係るＴＦＴ６のトラン
スファ特性を検証したところ、図５（ａ）に明らかなよ
うに、ゲートに逆バイアス電圧が印加されるときのリー
ク電流を効果的に抑えることができることが確認され
た。また、比較のために本発明に係るようなＬＤＤ構造
を有さない通常のデュアルゲートＴＦＴの特性を、図５
（ｂ）に示す。同図に明らかなように、通常のデュアル
ゲートＴＦＴの場合では、リーク電流の発生が顕著に見
られた。
スファ特性を検証したところ、図５（ａ）に明らかなよ
うに、ゲートに逆バイアス電圧が印加されるときのリー
ク電流を効果的に抑えることができることが確認され
た。また、比較のために本発明に係るようなＬＤＤ構造
を有さない通常のデュアルゲートＴＦＴの特性を、図５
（ｂ）に示す。同図に明らかなように、通常のデュアル
ゲートＴＦＴの場合では、リーク電流の発生が顕著に見
られた。
【００３６】また、このようなＬＤＤを有するデュアル
ゲート型のＴＦＴ６と、異種導電型のＴＦＴで構成され
たＸドライバ回路７およびＹドライバ回路８からなる駆
動回路とを用いた本発明の液晶表示装置に表示を行なわ
せて、その表示品質を検証したところ、ＬＤＤの長さの
ばらつきに起因するようなコントラストの低下などの表
示不良は見受けられず、良好な表示品質を実現すること
が確認された。
ゲート型のＴＦＴ６と、異種導電型のＴＦＴで構成され
たＸドライバ回路７およびＹドライバ回路８からなる駆
動回路とを用いた本発明の液晶表示装置に表示を行なわ
せて、その表示品質を検証したところ、ＬＤＤの長さの
ばらつきに起因するようなコントラストの低下などの表
示不良は見受けられず、良好な表示品質を実現すること
が確認された。
【００３７】なお、前述の接続領域３０のように少量の
不純物がドープされたｐ−ＳｉからなるＬＤＤ（低濃度
の接続領域）の配設される位置は、前記のような 2つの
ゲートの直下のチャンネル部の間のみには限定されな
い。前記の接続領域３０のような部分の他にも、前記の
ソース２４とこのソース２４に近い側の第１のチャンネ
ル３１ａとの間や、前記のドレイン２５とこのドレイン
２５に近い側の第２のチャンネル部３１ｂとの間に併せ
設けてもよい。ただしその場合には、低濃度の接続領域
は前記の 2つのゲート２２ａ、２２ｂの直下のチャンネ
ル部３１ａ、３１ｂの間に設けるようには自己整合的に
は形成されないので、その低濃度ドープ領域の長さを正
確に制御すべく、不純物ドープ時のドープしない部分を
覆うレジストの位置合わせを正確に行なうことが必要と
なるものの、そのようにソース２４およびドレイン２６
に低濃度ドープ領域を設けることにより、ＴＦＴオフ時
のリーク電流をさらに抑えて少なくすることができる。
不純物がドープされたｐ−ＳｉからなるＬＤＤ（低濃度
の接続領域）の配設される位置は、前記のような 2つの
ゲートの直下のチャンネル部の間のみには限定されな
い。前記の接続領域３０のような部分の他にも、前記の
ソース２４とこのソース２４に近い側の第１のチャンネ
ル３１ａとの間や、前記のドレイン２５とこのドレイン
２５に近い側の第２のチャンネル部３１ｂとの間に併せ
設けてもよい。ただしその場合には、低濃度の接続領域
は前記の 2つのゲート２２ａ、２２ｂの直下のチャンネ
ル部３１ａ、３１ｂの間に設けるようには自己整合的に
は形成されないので、その低濃度ドープ領域の長さを正
確に制御すべく、不純物ドープ時のドープしない部分を
覆うレジストの位置合わせを正確に行なうことが必要と
なるものの、そのようにソース２４およびドレイン２６
に低濃度ドープ領域を設けることにより、ＴＦＴオフ時
のリーク電流をさらに抑えて少なくすることができる。
【００３８】また、前述の接続領域３０に低濃度にドー
プする不純物の濃度は、 2×1011／ｃｍ2 から 1×1013
／ｃｍ2 程度が好適である。ただし、このときの島状ｐ
−Ｓｉの層厚は 0.1μｍから 0.2μｍ程度が好ましい。
プする不純物の濃度は、 2×1011／ｃｍ2 から 1×1013
／ｃｍ2 程度が好適である。ただし、このときの島状ｐ
−Ｓｉの層厚は 0.1μｍから 0.2μｍ程度が好ましい。
【００３９】
【発明の効果】以上、詳細な説明で明示したように、本
発明の液晶表示装置は、リーク電流を効果的に抑えるこ
とができ、かつＬＤＤの長さのばらつきに起因する表示
不良の発生を避けて、表示品質の良好な高精度のＬＤＤ
構造を有するｐ−ＳｉＴＦＴを用いた液晶表示装置であ
る。しかも、駆動回路も基板の周辺部に作り込むことも
できるので、構造が簡易で製造も低コストとなり、しか
も液晶表示素子の高速駆動を実現することができる。
発明の液晶表示装置は、リーク電流を効果的に抑えるこ
とができ、かつＬＤＤの長さのばらつきに起因する表示
不良の発生を避けて、表示品質の良好な高精度のＬＤＤ
構造を有するｐ−ＳｉＴＦＴを用いた液晶表示装置であ
る。しかも、駆動回路も基板の周辺部に作り込むことも
できるので、構造が簡易で製造も低コストとなり、しか
も液晶表示素子の高速駆動を実現することができる。
【図１】本発明の液晶表示装置の構成を模式的に示す
図。
図。
【図２】本発明の液晶表示装置に用いられる画素アレイ
部分のＴＦＴの構造を示す断面図。
部分のＴＦＴの構造を示す断面図。
【図３】本発明の液晶表示装置の画素アレイ部分のＴＦ
Ｔの製造方法を示す断面図。
Ｔの製造方法を示す断面図。
【図４】本発明の液晶表示装置の画素アレイ部分のＴＦ
Ｔの製造方法および駆動回路部分のＴＦＴの製造方法を
示す断面図。
Ｔの製造方法および駆動回路部分のＴＦＴの製造方法を
示す断面図。
【図５】本発明の液晶表示装置の画素アレイ部分のＴＦ
Ｔのトランスファ特性を示す図。
Ｔのトランスファ特性を示す図。
【図６】従来の液晶表示装置の構成を模式的に示す図。
【図７】従来の液晶表示装置の画素アレイ部分のＴＦＴ
のトランスファ特性を示す図。
のトランスファ特性を示す図。
【図８】従来の液晶表示装置の画素アレイ部分のＬＤＤ
を有するＴＦＴの構造を示す断面図。
を有するＴＦＴの構造を示す断面図。
【図９】従来の液晶表示装置の画素アレイ部分のＴＦＴ
の製造方法を示す断面図。
の製造方法を示す断面図。
【図１０】従来のの液晶表示装置の画素アレイ部分のＴ
ＦＴのトランスファ特性を示す図。
ＦＴのトランスファ特性を示す図。
１…アクティブ素子アレイ基板 ２…走査線２ ３…データ信号線 ４…画素電極 ５…保持用コンデンサ５ ６…ＴＦＴ ７…Ｘドライバ回路 ８…Ｙドライバ回路 ９…共通対向電極 ２１…ゲート酸化膜 ２２ａ…第１のゲート ２２ｂ…第２のゲート ２３…レジスト ２４…ソース ２５…ドレイン ２６…ゲート層間絶縁膜 ２７…画素電極 ２８…データ信号線電極 ２９…第２のレジスト ３０…接続領域 ３１ａ…第１のチャンネル ３１ｂ…第２のチャンネル
Claims (2)
- 【請求項１】 アクティブ素子アレイ基板上に画素アレ
イと前記画素アレイに接続しスイッチング動作を行なう
多結晶シリコン薄膜トランジスタとを有するアクティブ
マトリックス型液晶表示装置において、 前記多結晶シリコン薄膜トランジスタが、ソースとドレ
インとの間に 2つのゲートを有するデュアルゲート型で
あって、前記 2つのゲートの直下のチャンネル部の間に
前記ソースまたはドレインの不純物の量よりも少量の不
純物を含有する多結晶シリコンからなる接続領域を具備
することを特徴とする液晶表示装置。 - 【請求項２】 前記アクティブ素子アレイ基板の周辺部
に、前記薄膜トランジスタに接続されて前記画素アレイ
を駆動する異種導電型の多結晶シリコン薄膜トランジス
タを有する駆動回路を具備することを特徴とする請求項
１記載の液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8713992A JPH05289103A (ja) | 1992-04-08 | 1992-04-08 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8713992A JPH05289103A (ja) | 1992-04-08 | 1992-04-08 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05289103A true JPH05289103A (ja) | 1993-11-05 |
Family
ID=13906639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8713992A Pending JPH05289103A (ja) | 1992-04-08 | 1992-04-08 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05289103A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5793072A (en) * | 1996-02-28 | 1998-08-11 | International Business Machines Corporation | Non-photosensitive, vertically redundant 2-channel α-Si:H thin film transistor |
| JP2000259098A (ja) * | 1999-03-10 | 2000-09-22 | Sanyo Electric Co Ltd | アクティブ型ｅｌ表示装置 |
| KR100472157B1 (ko) * | 1996-03-22 | 2005-07-01 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | 전자디바이스제조방법 |
| US7612379B2 (en) * | 2006-11-30 | 2009-11-03 | Tpo Displays Corp. | Multi-gate thin film transistor having recrystallized channel regions with different grain sizes |
| US7791073B2 (en) | 2006-04-18 | 2010-09-07 | Mitsubishi Electric Corporation | Thin film transistor |
| US8896639B2 (en) | 1999-03-26 | 2014-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| US9224756B2 (en) | 2013-02-25 | 2015-12-29 | Japan Display Inc. | Display device |
-
1992
- 1992-04-08 JP JP8713992A patent/JPH05289103A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5793072A (en) * | 1996-02-28 | 1998-08-11 | International Business Machines Corporation | Non-photosensitive, vertically redundant 2-channel α-Si:H thin film transistor |
| KR100472157B1 (ko) * | 1996-03-22 | 2005-07-01 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | 전자디바이스제조방법 |
| JP2000259098A (ja) * | 1999-03-10 | 2000-09-22 | Sanyo Electric Co Ltd | アクティブ型ｅｌ表示装置 |
| US8896639B2 (en) | 1999-03-26 | 2014-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| US9373292B2 (en) | 1999-03-26 | 2016-06-21 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| US9704444B2 (en) | 1999-03-26 | 2017-07-11 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| US7791073B2 (en) | 2006-04-18 | 2010-09-07 | Mitsubishi Electric Corporation | Thin film transistor |
| US7612379B2 (en) * | 2006-11-30 | 2009-11-03 | Tpo Displays Corp. | Multi-gate thin film transistor having recrystallized channel regions with different grain sizes |
| US9224756B2 (en) | 2013-02-25 | 2015-12-29 | Japan Display Inc. | Display device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010911 |