KR100481397B1 - 박막 트랜지스터, 그 제조방법 및 액정표시장치 - Google Patents

박막 트랜지스터, 그 제조방법 및 액정표시장치 Download PDF

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Abstract

박막 트랜지스터는: 수평으로 간격을 두고 제공된 한 쌍의 n형 고농도 불순물영역; n형 고농도 불순물영역 사이에 위치하여, 연관된 게이트전극에 각각 대향하는 p형 채널영역; 채널영역들중 2개의 인접하는 채널영역 사이에 제공된 n형 중간영역; 및 2쌍의 저농도 불순물 영역을 포함한다. 2쌍중 한 쌍의 저농도 불순물 영역은, 고농도 불순물영역에 가장 가까이 위치하는 하나의 채널영역과 하나의 고농도 불순물영역 사이에 배치되고, 캐리어농도가 서로 다르다. 다른 쌍의 저농도 불순물 영역도 서로 다른 캐리어농도를 갖고, 고농도 불순물영역에 가장 가까이 위치하는 다른 하나의 채널영역과 다른 고농도 불순물영역 사이에 배치되고, 서로 캐리어농도가 다르다.

Description

박막 트랜지스터, 그 제조방법 및 액정표시장치{THIN-FILM TRANSISTOR, METHOD FOR FABRICATING THE SAME, AND LIQUID CRYSTAL DISPLAY DEVICE}
본 발명은, 액티브 매트릭스형 액정표시장치, 밀착형 이미지 센서 및 다른 적절한 장치에 바람직하게 사용되는 박막 트랜지스터에 관한 것이고, 또한 이와 같은 트랜지스터의 제조방법에 관한 것이다.
최근, 퍼스널 컴퓨터, 박형 TV, 캠코더 등의 표시장치로서, 액티브 매트릭스형 액정표시장치가 사용되고 있다. 액티브 매트릭스형 액정표시장치에 있어서는, 박막 트랜지스터(TFT)가, 화소의 ON/OFF 상태를 선택적으로 바꾸는 스위칭소자로서 널리 사용되고 있다. TFT는 다수의 각 화소마다 제공되고, 각 화소의 ON/OFF 상태는, 각각 연관된 TFT에 의해 제어된다.
TFT의 게이트에 주사신호가 인가되어 TFT가 ON상태로 되어있을 때, TFT의 드레인에 접속된 화소전극에는, TFT의 소스에 접속된 데이터 버스라인에 의해 소정의 신호전압이 인가된다. 액정표시장치에서는, 화소전극에 인가된 신호전압의 크기에 따라 액정의 배향상태가 변화한다. 상기 배향의 변화를 이용하여, 화상의 표시가 행해진다.
화소전극에 소정의 신호전압을 인가한 후, 이 화소전극에 새로운 신호전압을 인가하기 전까지의 사이(1프레임기간), 상기 화소전극과 연관된 TFT의 게이트에는 주사신호가 인가되지 않는다. 즉, 이 기간동안, 화소전극의 전위를 일정한 레벨로 유지하여, 소정의 표시상태를 유지하기 위해 TFT는 OFF상태로 되어 있다. TFT가 OFF상태인 동안, TFT를 흐르는 전류(리크전류 또는 OFF전류)의 양은 가능한 한 적은 것이 바람직하다. 이는, 과도한 양의 OFF전류가 TFT를 흐르는 경우, 액정층은 바람직한 배향상태를 유지할 수 없고, 표시품위가 열화하기 때문이다.
특히, 반도체층으로서 다결정실리콘층을 포함한 TFT의 경우, 다결정실리콘의 전계효과 이동도가 높기 때문에, 비정질실리콘층을 포함한 TFT에 비해 다량의 OFF전류가 흐르는 경향이 있다. 따라서, 이와 같은 TFT와 연관된 화소전극의 전위를 유지하는 것이 보다 곤란하게 된다.
또한, 표시장치의 고세밀화가 진행됨에 따라, 표시장치의 화소수는 증가되어야 한다. 표시장치에 포함된 화소수가 증가하면, 보다 짧은 시간동안 상기 화소들을 구동해야 한다. 이 경우, 다량의 ON전류가 TFT에 흘러야 한다.
또한, 액정 프로젝터용의 소형 고세밀 액정디스플레이 등에 있어서, 각 화소의 사이즈는 더욱 축소되고 있다. 이러한 디스플레이에 있어서, 표시화상의 밝음을 향상시키기 위해서는, 각 화소영역에 대한 개구율을 증가시킬 필요가 있어, TFT의 사이즈를 보다 작게 하는 것이 요구된다. 한편, 표시장치를 높은 제품 비율로 대량생산하기 위해서는, 각종 결함에 기인하는 TFT의 리크불량에 대한 대책이 필요하다.
요약하면, TFT, 특히 소형 고세밀 액정 디스플레이의 화소를 구동하기 위해 사용되는 TFT는, 이하에 나타낸 특징을 갖는 것이 바람직하다.
(1) 리크전류가 작다.
(2) ON전류가 크다.
(3) 사이즈가 작다.
(4) 리크불량이 없다.
상기 유리한 특성을 갖는 TFT로서, 소위 "멀티게이트 구조"와 소위 "LDD(Lightly Doped Drain) 구조"를 조합한 구조를 갖는 TFT가, 예컨대, 공개특허공보 제95-263705호에 기재되어 있다. 이하, 도13을 참조하여, 상기 공보에 기재된 TFT를 설명한다.
도11에 도시된 TFT(90)에서는, 반도체박막(92)상에 한 쌍의 게이트전극 (96a,96b)이 형성되어 있고, 그 사이에 절연막(94)이 협지되어 있다. 반도체박막(92)에 있어서, 상기 게이트전극(96a,96b)의 바로 아래에는 채널영역 (97a,97b)이 각각 형성되어 있고, 채널영역(97a,97b)에는, 저농도 불순물영역 (98a,98b)과 고농도 불순물영역(소스영역 및 드레인영역)(99a,99b)이 둘러싸고 있다. 또한, 채널영역(97a,97b) 사이에는 다른 저농도 불순물영역(중간영역)(95)이 형성되어 있다.
이와 같이 드레인영역(고농도 불순물영역)(99b)과 채널영역(97b) 사이에 저농도 불순물영역(LDD 영역)(98b)을 형성함으로써, 드레인 영역(99b)의 단부에서의 전계집중이 완화되어, 이에 의해, 리크전류가 억제된다. 또한, 상기 TFT는, 단일 게이트형의 TFT 2개를 직렬로 접속하는 등가회로 구성을 갖는 멀티게이트 구조를 갖는다. 따라서, 2개의 TFT중 하나에서 리크불량이 생긴 경우에도, 다른 TFT에 의해 스위칭 소자로서의 기능을 할 수 있다. 이에 의해, 리크불량에 대한 용장도가 확보된다.
또한, 상기 공보에 기재된 TFT(90)는, 중간영역(95)의 길이가 저농도 불순물영역(98a,98b)의 총 길이보다 짧기 때문에, 이에 의해 ON전류가 증가한다. 또한, TFT(90)은, 게이트전극(96a,96b) 사이에 고농도 불순물영역을 포함하지 않기 때문에, 게이트전극(96a,96b) 사이의 간격을 좁힐 수 있고, 이에 의해 TFT의 미세화가 가능하다.
이하, 도12a 내지 도12g를 참조하면서, 상기 TFT(90)를 포함한 액정표시장치용 TFT 기판의 제조공정을 설명한다.
우선, 도12a에 도시된 공정에서, 절연성기판(91)상의 액티브 영역에, 예컨대 다결정실리콘(poly-Si) 등으로부터 형성되는 반도체박막(92)을 퇴적한다. 그 후, 반도체박막(92)의 표면부분을 산화시킴으로써, 절연막(94)을 형성한다.
다음, 도12b에 도시된 공정에서, 필요하다면 반도체박막(92) 전면에 대해 불순물 이온(즉, B+ 이온)을 소정의 도즈량(예컨대, 1∼8 ×1O12/cm2)으로 주입한다. 상기 공정에서, TFT의 채널영역의 특성이 결정되고, TFT의 임계 전압이 제어된다.
다음, 도12c에 도시된 공정에서, 절연막(94)으로 덮어진 반도체박막(92)상에, 게이트전극(96a,96b)을 형성한다. 특히, 게이트전극(96a,96b)은, 절연막(94)상에 인을 도핑한 저저항의 poly-Si 박막을 성막하고, 그 후 원하는 형상으로 poly-Si 박막을 패터닝하여 형성된다. 또, 게이트전극(96a,96b)을 형성하기 전에, 도12c에 도시된 바와 같이 필요에 따라 질화실리콘막 또는 다른 적절한 내부 코팅막을 형성해도 좋다.
그 후, 도12d에 도시된 공정에서, 게이트전극(96a,96b)을 마스크로서 사용하여 반도체 박막(92)의 선택된 부분에 비교적 낮은 도즈량으로 불순물 이온(즉, P+ 이온)을 주입한다. 이에 의해, 게이트전극(96a,96b)으로 덮어지지 않은 반도체 박막(92)의 부분에, 저농도 불순물영역이 게이트 전극(96a, 96b)에 자기정합적으로 형성된다.
다음, 도12e에 도시된 공정에서, 게이트전극(96a,96b) 전면과 절연막(94)의 표면을 부분적으로 덮도록 레지스트 패턴(93)을 형성한다. 우측과 좌측 단부가 게이트 전극(96a,96b)의 관련된 측면으로부터 소정 거리만큼 떨어져 있도록 레지스트 패턴(93)을 형성해야 한다. 이 레지스트 패턴(93)을 마스크로서 사용하여, 저농도 불순물 영역의 비마스크 부분에 불순물 이온(즉, As+ 이온)을 비교적 높은 도즈량으로 주입한다. 이에 의해, 상기 저농도 불순물영역의 일부가 고농도 불순물영역으로 전환되고, 상기 고농도 불순물영역은 TFT의 소스영역 및 드레인영역으로서 기능한다.
그 후, 도12f에 도시된 공정에서, 이와 같이 형성된 TFT를 중간 절연막으로 덮고, 주입불순물을 어닐링을 통해 활성화한 후, 소스영역 위에 배치된 중간 절연막의 일부를 통해 콘택트홀을 형성한다.
그 후, 도12g에 도시된 공정에서, 도전성재료로부터 형성되는 데이터 버스 라인(S)을, 콘택트홀을 통해 소스영역과 전기적으로 접촉하도록 형성한다. 다음, 기판의 전면에 걸쳐 다른 절연막을 형성한 후, 드레인영역의 상부에 배치된 절연막의 일부를 통해 또 다른 콘택트홀을 형성한다. 그 후, 예컨대 ITO 등의 투명전극(화소전극)(P)을, 드레인영역과 전기적으로 접촉하도록 콘택트홀 내부에 형성한다. 이에 의해, 액티브 매트릭스형 액정표시장치에 사용되는 TFT 기판이 완성된다.
상기한 바와 같이, 종래의 TFT(90)는, 멀티게이트 구조이고, 리크불량이 발생할 가능성을 감소시킬 수 있다. 또한, 중간영역이 저농도 불순물영역이기 때문에, 게이트전극 사이의 간격을 좁히는 것이 가능하게 되어, 이에 의해, TFT의 사이즈를 작게 할 수 있다.
그러나, TFT(90)는, 리크전류를 감소시키고, 동시에, ON전류를 증가시킬 수 없다. 특히, LDD 영역의 불순물농도를 증가시키면, TFT(90)의 ON전류를 증가시킬 수는 있지만, 리크전류의 양은 증가한다. 한편, LDD 영역의 불순물농도를 감소시키면, TFT(90)을 흐르는 리크전류를 감소시킬 수 있지만, ON전류도 감소한다.
상기한 문제점을 극복하기 위해, 본 발명의 바람직한 실시예는, (1) 리크전류가 작고, ON전류가 큰 박막 트랜지스터, (2) 이와 같은 트랜지스터의 제조방법 및 (3) 본 발명의 박막 트랜지스터를 포함하고, 표시품위가 향상된 액정표시장치를 제공한다.
본 발명에 의한 박막 트랜지스터는, 반도체층 및 상기 반도체층상에 형성된 복수의 게이트전극을 포함한다. 상기 반도체층은: 간격을 두어 배치되고, 소스/드레인영역으로서 기능하는 제1 도전형의 제1 및 제2 고농도 불순물영역; 및 상기 제1 및 제2 고농도 불순물영역 사이에 배치되어, 상기 게이트전극에 각각 대향하도록 제공되며, 제1 및 제2 채널영역을 포함하는 제2 도전형의 복수의 채널영역을 포함한다. 상기 제1 채널영역은 채널영역들중 상기 제1 고농도 불순물영역에 가장 가까이 위치하는 반면, 상기 제2 채널영역은 채널영역들중 상기 제2 고농도 불순물영역에 가장 가까이 위치한다. 상기 반도체층은: 상기 복수의 채널영역중 서로 인접하는 2개의 채널영역 사이에 배치된 제1 도전형의 중간영역; 상기 제1 채널영역과 상기 제1 고농도 불순물영역 사이에 위치하는 상기 제1 도전형의 제1 저농도 불순물영역; 상기 제2 채널영역과 상기 제2 고농도 불순물영역 사이에 위치하는 상기 제1 도전형의 제2 저농도 불순물영역; 상기 제1 저농도 불순물영역과 상이한 다른 캐리어농도를 갖고, 상기 제1 저농도 불순물영역과 상기 제1 채널영역 사이에 위치하는 상기 제1 도전형의 제3 저농도 불순물영역; 및 상기 제2 저농도 불순물영역과 상이한 캐리어농도를 갖고, 상기 제2 저농도 불순물영역과 상기 제2 채널영역 사이에 위치하는 상기 제1 도전형의 제4 저농도 불순물영역을 더 포함한다.
본 발명의 바람직한 실시예에 있어서, 상기 제1 및 제2 고농도 불순물영역은 실질적으로 동일한 캐리어농도를 갖고; 상기 제1 및 제2 저농도 불순물영역도 실질적으로 동일한 캐리어농도를 갖고; 상기 제3 및 제4 저농도 불순물영역과 상기 중간영역도 실질적으로 동일한 캐리어농도를 갖고; 상기 제1 고농도 불순물영역의 캐리어농도는, 상기 제1 저농도 불순물영역의 캐리어농도보다 실질적으로 높으며; 상기 제1 저농도 불순물영역의 캐리어농도는, 상기 제3 저농도 불순물영역의 캐리어농도보다 실질적으로 높다.
다른 바람직한 실시예에 있어서, 상기 반도체층의 상기 채널영역, 상기 중간영역, 상기 제3 및 제4 저농도 불순물영역에는, 거의 동일한 도즈량으로 제2 도전형의 불순물이 도프되어 있다.
상기 특정 실시예에 있어서, 상기 제3 및 제4 저농도 불순물영역에는, 상기 제2 도전형의 불순물 뿐만 아니라, 상기 제1 및 제2 저농도 불순물영역에 도프된 불순물과 동일한 제1 도전형의 불순물이 도프되어 있다.
보다 구체적으로, 상기 제3 저농도 불순물영역과 상기 제1 저농도 불순물영역의 캐리어농도의 차는, 상기 제3 저농도 불순물영역에 도프된 상기 제2 도전형의 불순물에 의해 발생한다.
또한, 상기 제4 저농도 불순물영역과 상기 제2 저농도 불순물영역의 캐리어농도의 차는, 상기 제4 저농도 불순물영역에 도프된 상기 제2 도전형의 불순물에 의해 발생한다.
또 다른 실시예에 있어서, 상기 제1 및 제2 저농도 불순물영역의 길이가 실질적으로 동일하다.
또 다른 실시예에 있어서, 상기 제3 및 제4 저농도 불순물영역의 길이가 실질적으로 동일하다.
또 다른 실시예에 있어서, 상기 중간영역의 길이는, 상기 제1 및 제3 저농도 불순물영역의 총 길이보다 짧다.
또 다른 실시예에 있어서, 상기 중간영역의 길이는, 상기 제2 및 제4 저농도 불순물영역의 길이의 총 길이보다 짧다.
박막 트랜지스터의 제조방법은: 절연성기판상에 반도체박막을 형성하는 공정; 채널영역으로서 기능하는 부분을 포함하는 상기 반도체박막의 제1 영역에, 제1 도전형의 제1 불순물을 도프하는 공정; 상기 채널영역으로서 기능하는 상기 반도체박막의 부분을 게이트 전극으로 덮도록 반도체 박막상에 적어도 1개의 게이트전극을 형성하는 공정; 상기 게이트전극을 마스크로서 사용하여, 상기 채널영역으로서 기능하는 부분을 제외한 상기 제1 영역의 다른 부분과, 상기 반도체박막에 있어서 상기 제1 영역의 외측부분을 포함하는 제2 영역에 대해, 제2 도전형의 제2 불순물을 선택적으로 도프하는 공정; 및 상기 반도체박막에 있어서 상기 제1 영역과 상기 제2 영역이 겹치는 부분의 외주부로부터 소정간격 떨어진 곳에 규정된 제3 영역에, 제2 도전형의 제3 불순물을 도프함으로써, 소스/드레인영역으로서 기능할 수 있는 영역을 형성하는 공정을 포함한다.
본 발명의 바람직한 실시예에 있어서, 상기 제2 및 제3 영역은, 적어도 부분적으로 겹친다.
본 발명의 또 다른 바람직한 실시예에 있어서, 상기 제2 불순물의 도즈량은, 상기 제3 불순물의 도즈량보다 작다.
본 발명에 의한 박막 트랜지스터는 반도체층 및 상기 반도체층상에 형성된 복수의 게이트전극을 포함한다. 상기 반도체층은: 간격을 두어 배치되고, 소스/드레인영역으로서 기능하는 제1 및 제2 고농도 불순물영역; 상기 제1 및 제2 고농도 불순물영역 사이에 위치하여, 상기 복수의 게이트전극에 대향하도록 제공되며, 제1 및 제2 채널영역을 포함한다. 상기 제1 채널영역은 상기 복수의 채널영역중 상기 제1 고농도 불순물영역의 가장 가까이 위치하는 반면, 제2 채널 영역은 상기 복수의 채널영역중 상기 제2 고농도 불순물영역의 가장 가까이 위치한다. 상기 반도체층은; 상기 복수의 채널영역중, 서로 인접하는 2개의 채널영역 사이에 위치하는 중간영역; 상기 제1 채널영역과 상기 제1 고농도 불순물영역 사이에 위치하는 제1 저농도 불순물영역; 및 상기 제2 채널영역과 상기 제2 고농도 불순물영역 사이에 위치하는 제2 저농도 불순물영역을 더 포함한다. 상기 제1 채널영역은 제1 진성 채널영역을 갖고, 제2 채널영역은 제2 진성 채널영역을 갖는다.
본 발명의 바람직한 실시예에 있어서, 상기 제1 및 제2 진성 채널영역은, 각각 연관된 상기 게이트전극에 의해 실질적으로 덮어지고 있다.
본 발명의 또 다른 바람직한 실시예에 있어서, 상기 제1 채널영역은, 상기 제1 진성 채널영역과 상기 중간영역 사이에 도프된 채널영역을 포함하고, 상기 제2 채널영역은, 상기 제2 진성 채널영역과 상기 중간영역 사이에 도프된 채널영역을 포함한다.
상기 특정 실시예에 있어서, 상기 제1 및 제2 채널영역의 각각의 도프된 채널영역 및 상기 중간영역에는, 소정의 농도를 갖는 제1 도전형의 불순물이 도프되어 있다.
또 다른 실시예에 있어서, 상기 제1 및 제2 저농도 불순물영역의 길이가 실질적으로 동일하다.
또 다른 실시예에 있어서, 상기 제1 및 상기 제2 진성 채널영역의 길이가 실질적으로 동일하다.
또 다른 실시예에 있어서, 상기 제1 및 제2 진성 채널영역의 길이는, 상기 중간영역의 길이, 상기 제1 저농도 불순물영역의 길이 및 제2 저농도 불순물영역의 길이보다 짧다.
박막 트랜지스터의 제조방법은: 절연성 기판상에 반도체박막을 형성하는 공정; 상기 반도체박막에 있어서의 제1 영역에 제1 도전형의 제1 불순물을 도프하는 공정; 상기 반도체박막상에 있어서, 상기 제1 영역의 일부 및 상기 제1 영역의 외측영역의 일부를 덮는 적어도 1개의 게이트전극을 형성하는 공정; 상기 게이트전극을 마스크로서 사용하여, 상기 제1 영역의 적어도 일부 및 상기 제1 영역의 외측에 위치됨과 동시에 상기 게이트전극으로 덮어지지 않은 반도체 박막의 다른 영역을 포함하는 제2 영역에, 제2 도전형의 제2 불순물을 선택적으로 도프하는 공정; 및 상기 제1 영역의 적어도 일부와 상기 게이트전극에 의해서 덮어지는 반도체 박막의 일부를 포함하는 반도체 박막의 제3 영역으로부터 소정 간격을 두도록 규정된 제4 영역에, 제2 도전형의 제3 불순물을 선택적으로 도프하는 공정을 포함한다.
본 발명의 바람직한 실시예에 있어서, 상기 제2 및 제4 영역은 적어도 부분적으로 겹친다.
본 발명에 의한 액티브 매트릭스 액정표시장치는: 본 발명의 임의의 바람직한 실시예에 따른 박막 트랜지스터; 상기 박막 트랜지스터의 제1 고농도 불순물영역과 전기적으로 접속되는 데이터 버스라인; 상기 박막 트랜지스터의 게이트전극에 전기적으로 접속되는 게이트 버스라인; 및 상기 박막 트랜지스터의 제2 고농도 불순물영역과 전기적으로 접속되는 화소전극이 형성된 기판; 및 상기 화소전극의 전위에 따라 광학상태를 변화시키는 액정층을 포함한다.
또, "제1 도전형" 및 "제2 도전형"의 용어는, 이하에 n형 및 p형을 구별하기 위해 사용된다. 즉, n형 및 p형중 하나를 "제1 도전형"이라 하고, 다른 하나를 "제2 도전형"이라 한다. 즉, 제1 도전형은 n형 또는 p형이고, 제2 도전형은 p형 또는 n형이다.
본 발명의 다른 특징 및 이점은 첨부도면을 참조하여 본 발명의 바람직한 실시예의 상세한 설명으로부터 명백해질 것이다.
이하, 도면을 참조하면서, 본 발명의 실시예를 설명한다.
(실시예 1)
도1은, 액티브 매트릭스형 액정표시장치용의 TFT 기판(또는 액티브 매트릭스 기판)의 일부를 도시한다. 도1에 도시된 부분은, 본 발명의 실시예 1에 의한 박막 트랜지스터(10)를 포함하며, TFT 기판의 1화소 영역에 대응한다. 도1에 도시된 바와 같이, 화소영역은 각 화소전극(6)에 관련된 데이터 신호를 공급하기 위한 데이터 버스라인(2), 및 각 게이트전극(18)에 주사신호를 공급하기 위한 게이트 버스 라인(4)으로 둘러싸여 있다.
데이터 버스라인(2)과 게이트 버스라인(4)과의 교차부의 근방에는, 화소구동용의 스위칭소자로서 멀티게이트형의 TFT(10)가 형성되어 있다. TFT(10)의 소스는, 데이터 버스라인(2)과 전기적으로 접속되어 있다. 또한, TFT(10)을 구성하고 있는 한 쌍의 게이트전극(18a,18b)은, 게이트 버스라인(4)으로부터 연장되고 있다. TFT(10)의 드레인은, 화소전극(6)과 전기적으로 접속되어 있다.
도1에 도시된 바람직한 실시예에서는, TFT(10)의 드레인에 접속된 드레인전극(8)과, 이 드레인전극(8)에 대향하는 전극부를 갖는 보조용량배선(9) 사이에, 도1에 있어서 사선으로 도시된 바와 같이 보조용량 Cs가 형성되어 있다. 그러나, 보조용량은 별도의 형태로 형성될 수 있다. 또한, 도1에 나타낸 실시예에서는, TFT(10)의 드레인은 드레인전극(8)을 통해 화소전극(6)에 전기적으로 접속되어 있다. 또한, TFT(10)의 드레인과 화소전극(6)과가 직접 접속되어 있더라도 좋다.
이하, 도2 및 도3을 참조하여, 실시예 1의 TFT(10)의 구성을 설명한다. 또, 이하에는, n채널형의 TFT의 실시예를 설명하지만, 본 발명은 이에 한정되지 않고, p채널형의 TFT 이더라도 좋다.
도3에 도시된 바와 같이, TFT(10)는, 석영으로 이루어진 절연성기판(12)상에 형성되어 있고, 다결정실리콘 등으로부터 형성되는 반도체층(14)과, 반도체층(14)상에 게이트절연막(16)이 협지되도록 형성된 한 쌍의 게이트전극(18)을 포함하고 있다. 도2에 도시된 바와 같이, 한 쌍의 게이트전극(18a,18b)은, 반도체층(14)이 연장하는 방향에서 서로 수평으로 간격을 두어 배치되고, 상기 반도체층(14)을 가로지르도록 반도체층(14)의 중앙 근처에 배치되고 있다.
반도체층(14)에 있어서, 각 게이트전극(18a,18b)의 아래쪽에는, 각각 채널영역(20a,20b)이 게이트전극(18a,18b)에 대해 자기정합적으로 형성되어 있다. TFT(10)의 임계전압을 원하는 값으로 설정하기 위해, p형의 불순물(보론(B) 이온)이 상기 채널영역(20a,20b)에 도프되어 있다. 도2에 도시된 바와 같이, 채널길이(L)는 각 게이트전극(18a,18b)의 사이즈에 의해 결정되는 반면, 채널폭(W)은 반도체층(14)의 사이즈에 의해 결정된다.
반도체층(14)의 양단에는, 채널영역(20a,20b)이 협지되도록, n형의 제1 및 제2 고농도 불순물영역(28a,28b)이 제공되고 있다. 제1 및 제2 고농도 불순물영역(28a,28b)은, 각각 TFT(10)의 소스영역 및 드레인영역으로서 기능한다.
n형의 제1 고농도 불순물영역(소스영역)(28a)과, 제1 고농도 불순물 영역(28a)에 가까운 쪽의 제1 채널영역(20a) 사이에는, 캐리어농도가 다른 두 가지의 n형 저농도 불순물영역(24a,26a)이 제공되고, 이에 의해 LDD 구조가 형성된다. 다음 설명에서, 설명의 편의상, 상기 저농도 불순물 영역(24a,26a)을 각각 제3 및 제1 저농도 불순물 영역이라 한다. 소스영역(28a)에 인접하는 측의 제1 저농도 불순물영역(26a)의 캐리어농도에 비해, 채널영역(20a)에 인접하는 측의 제3 저농도 불순물영역(24a)의 캐리어농도가 낮다.
이와 같이, 제2 고농도 불순물영역(드레인영역)(28b)과, 상기 제2 고농도 불순물영역(28b)에 가까운 쪽의 제2 채널영역(20b) 사이에는, 캐리어농도가 다른 두 가지의 저농도 불순물영역(24b,26b)이 제공되고, 이에 의해 LDD 구조가 형성된다. 다음 설명에서, 설명의 편의상, 상기 저농도 불순물 영역(24b,26b)을 각각 제4 및 제2 저농도 불순물 영역이라 한다. 드레인영역(28b)에 인접하는 측의 제2 저농도 불순물영역(26b)의 캐리어농도에 비해, 채널영역(20b)에 인접하는 측의 제4 저농도 불순물영역(24b)의 캐리어농도가 낮다.
또한, 채널영역(20a,20b) 사이에는, n형의 중간영역(22)이 형성되어 있다.
반도체층(14)에 형성된 각 영역의 캐리어농도는, 각 영역에 도프되는 n형 불순물 및/또는 p형 불순물의 농도에 의해 결정된다. 각 영역의 캐리어농도는, 도프되어 있는 n형 불순물의 농도 ND와 p형 불순물의 농도 NA와의 차(ND-NA )의 절대치로 표현된다. 각 영역의 캐리어농도는, 예컨대, 도5d에 도시된 프로파일에 의해 표현된다. 즉, 각 영역의 캐리어농도는, 바람직하게는, 이하의 관계를 만족시키도록 설정된다.
1) 소스영역(28a)과 드레인영역(28b)은 캐리어 농도가 동일하다;
2) 제1 및 제2 저농도 불순물영역(26a,26b)도 캐리어 농도가 동일하다;
3) 제3 및 제4 저농도 불순물영역(24a,24b)도 캐리어 농도가 동일하다;
4) 소스 및 드레인 영역(28a,28b)의 캐리어 농도는 제1 및 제2 저농도 불순물 영역(26a,26b)의 캐리어 농도보다 높다;
5) 제1 및 제2 저농도 불순물 영역(26a,26b)의 캐리어 농도는 제3 및 제4 저농도 불순물 영역 또는 중간영역(22)의 캐리어 농도보다 높다.
이와 같이, TFT(10)로서는, 드레인영역(28b)과 채널영역(20b) 사이에, 서로 다른 캐리어농도를 갖는 저농도 불순물영역(24b,26b)이 형성되어, 보다 완만한 캐리어농도분포가 실현된다. 이에 의해, 드레인단에서의 전계집중이 작게 되어, TFT를 흐르는 리크전류를 감소시킬 수 있다.
또한, 상기 바람직한 실시예에서, 채널영역(20b)과 인접하는 부분에 제4 저농도 불순물영역(24b)을 제공하기 때문에, 드레인영역(28b)과 인접하는 제2 저농도 불순물영역(26b)의 캐리어농도를 비교적 높게 한 경우에도, 리크전류를 낮게 억제할 수 있다. 즉, 이와 같은 구성에서는, 제2 저농도 불순물영역(26b)의 캐리어농도를 종래의 단일 LDD 영역의 캐리어 농도보다 높게 설정하는 것이 가능하다.
이와 같이, 저농도 불순물영역(24b,26b)을 제공하고, 각각의 영역의 캐리어농도를 적절히 제어하면, 종래의 단일의 LDD 구조를 갖는 TFT에 비해, 저 리크전류화와 고 ON전류화를 양립시키기 쉽게 된다. 이에 의해, 리크전류를 적절히 억제하면서 TFT(10)의 ON전류를 실질적으로 높게 하는 것이 가능하게 된다.
다음, 도3을 참조하여, 반도체층(14)에 있어서의 각 영역의 길이에 관해 설명한다. 또, 각 영역의 길이는, 캐리어가 드레인영역에서 소스영역으로 향하는 방향 또는 드레인영역에서 소스영역으로 향하는 방향(즉, 채널길이 방향)에 있어서의 측정된 길이를 의미한다. 도3에는, 채널길이 L과 동시에, 제1 저농도 불순물영역(26a)의 길이 L1, 제2 저농도 불순물영역(26b)의 길이 L2, 제3 저농도 불순물영역(24a)의 길이 L3, 제4 저농도 불순물영역(24b)의 길이 L4, 및 중간영역(22)의 길이 Li가 도시되어 있다.
액티브 매트릭스형 액정표시장치에서는, TFT의 드레인에 접속되어 있는 액정용량 및 보조용량에 대해 충전과 방전이 행해진다. 이 때문에, 전류는 TFT의 드레인-소스 사이를 쌍방향으로 흐를 수 있다. 이 경우, TFT의 전기적 특성은 대칭성을 갖는 것이 바람직하다. 이 때문에, 제1 저농도 불순물영역(26a)의 길이 L1은 제2 저농도 불순물영역(26b)의 길이 L2와 동일한 것이 바람직하다. 또한, 제3 저농도 불순물영역(24a)의 길이 L3은 제4 저농도 불순물영역(24b)의 길이 L4와 동일한 것이 바람직하다.
상기한 바와 같이, 상기 바람직한 실시예의 TFT에서는, 제1 저농도 불순물영역의 캐리어농도 및 길이와, 제2 저농도 불순물영역의 캐리어농도 및 길이가 동일한 것이 바람직하다. 즉, 캐리어 농도 프로파일(도5d 참조)과 소스/드레인 구조가 제1 및 제2 저농도 불순물 영역에 대해 수평방향으로 대칭성을 갖는 것이 바람직하다. 또한, 제3 저농도 불순물영역의 캐리어농도 및 길이와, 제4 저농도 불순물영역의 캐리어농도 및 길이가 동일한 것이 바람직하다. 즉, 캐리어 농도 프로파일과 소스/드레인 구조가 제3 및 제4 저농도 불순물 영역에 대한 수평방향으로 대칭적인 것이 바람직하다.
또한, ON전류를 증가시키기 위해서는, 중간영역의 길이 Li가 비교적 짧고, LDD 영역의 길이보다도 짧은 것이 바람직하다. 즉, L1 + L3 > Li인 것이 바람직하다. 또한, L2 + L4 > Li인 것이 바람직하다.
이하, 도4a 내지 도4i를 참조하면서, TFT(10)를 갖는 액티브 매트릭스형 액정표시장치용 TFT 기판의 제조공정의 실시예를 설명한다.
우선, 도4a에 도시된 바와 같이, 석영 등을 사용하여 형성된 절연성 기판(12) 전면에, LPCVD법(감압 CVD법)으로 a-Si(비정질실리콘) 박막을 약 45 nm의 두께로 형성한다. a-Si 박막을 형성하기 위한 원료가스로서는, 예컨대, Si2H6를 사용할 수 있다. 또, a-Si 박막은, 플라즈마 CVD법에 의해 150∼250℃ 정도의 온도에서 형성될 수 있다.
그 후, 상기 a-Si 박막을, 질소 환경 속에서, 600℃ 정도의 온도로 24시간 정도 어닐링함으로써, 결정립의 크기가 커진 다결정실리콘(poly-Si) 박막(40)을 형성한다.
또한, 기판(12)상에, LPCVD법에 의해 poly-Si 박막(40)을 성막해도 좋다. 이 경우, poly-Si 박막(40)을, 그 위에 Si 이온을 이온주입하여 일단 비정질화시킨 후, 600℃ 정도의 화로에서 어닐링하여 Poly-Si 박막을 결정립의 크기가 커지도록 할 수 있다. 또한, 상기 기술로 형성된 Poly-Si 박막(40)에 대해, 레이저 어닐링을 더 행하여, 결정성을 개선시킬 수 있다.
다음, 도4b에 도시된 바와 같이, 각 화소에 대한 활성 영역에 대응하는 선택된 부분을 남기고 poly-Si 박막(40)을 패터닝한다. 이에 의해 TFT의 반도체층(14)이 형성된다. 또, 반도체층(14)을 형성하는 재료는 poly-Si에 한정되지 않는다.
다음, 도4c에 도시된 바와 같이, 반도체층(14)의 수평 단부들을 선택적으로 덮도록 형성된 포토레지스트 패턴(42)을를 마스크로서 사용하여, B+ 이온을 1 ×1011∼5 ×1012 cm-2 정도의 도즈량으로 소정의 영역 R1에 주입한다(이온주입공정을 이하 "A"로 표시함). 이와 같이, 본 실시예에서는, TFT의 채널영역을 포함하도록 반도체층(14)으로부터 선택된 소정의 영역 R1에만 p형 불순물을 도프한다. 또, B+ 이온 대신에 BF2 + 이온을 주입할 수 있다.
다음, 도4d에 도시된 바와 같이, 포토레지스트 패턴(42)을 제거한 후, 반도체층(14)의 전면에 걸쳐, HTO(High Temperature Oxide)를 약 80 nm의 두께로 퇴적하여, 게이트절연막(16)을 형성한다. 또, 반도체층(14)의 표면을 산화시켜 게이트절연막(16)을 형성해도 좋다.
다음, 도4e에 도시된 바와 같이, 도4c에 도시된 공정에서 상기 B+ 이온을 주입한 영역 R1 위에, 서로 수평으로 간격을 두어 제공되는 한 쌍의 게이트전극(18a,18b)을 형성한다. 각각의 게이트전극(18a,18b)은, 보론(또는 p형 불순물)이 도프된 영역 R1을 덮도록 형성된다. 또한, 각각의 게이트전극(18a,18b)은, 소정의 방향으로 p형 불순물이 도프된 영역 R1의 경계에서 소정간격만큼 안쪽으로 떨어진 위치에 게이트전극(18a,18b)의 외측의 단부(18e)가 위치하도록 형성된다. 게이트전극(18a,18b)은, 도14e에 있어서 지면과 거의 수직인 방향으로 연장하고, 반도체층(14)을 가로지르는 것이 바람직하다.
상기 게이트전극(18a,18b)은, 다음과 같이 형성될 수 있다. 우선, 게이트산화막(16)상에 LPCVD법으로 poly-Si 박막을 400 nm의 두께로 성막한다. 다음, poly-Si 박막을 POCl3가스로부터 인으로 도핑함으로써 저저항 poly-Si 박막을 도전막으로서 형성한다. 그 후, 상기 도전막을 게이트 전극(18a,18b)의 원하는 형상으로 패터닝한다. 또, 이 도전막을 패터닝하는 공정에서, 도1에 도시된 게이트 버스라인(4) 및 보조용량배선(9)도, 게이트전극(18a,18b)과 동시에 도전막으로 형성될 수 있다.
후술하는 바와 같이, p형 불순물이 도프된 영역 R1중, 한 쌍의 게이트전극(18a,18b)으로 덮어지는 영역이 TFT의 채널영역으로 된다. 각 채널영역에서의 채널길이 L은, 각 게이트전극(18a,18b)의 사이즈에 의해 결정된다. 채널길이 L은, 예컨대 약 1.5μm로 설정된다. 또, 채널폭 W(도2 참조)는, 예컨대 약 1μm로 설정된다.
게이트전극(18a,18b) 사이의 거리는, 반도체층(14)에 있어서 채널영역 사이에 배치된 영역인 중간영역의 길이를 실질적으로 규정한다. 중간영역의 길이 Li는, 예컨대, 약 1μm로 설정된다. 또한, 반도체층(14)에 있어서의 영역 R1의 경계위치와 게이트전극(18a,18b)의 외측의 단부(18e) 사이의 거리 L3 및 L4는, 후술하는 제3 저농도 불순물영역(24a) 및 제4 저농도 불순물영역(24b)의 길이에 대응한다. 상기 길이 L3과 길이 L4는 서로 동일한 것이 바람직하고, L3 및 L4는, 예컨대, 약 0.75μm로 설정된다.
다음, 도4f에 도시된 바와 같이, 게이트전극(18a,18b)을 마스크로서 사용하여, P+ 이온을 5 ×1O12∼5 ×1O13 cm-2 정도의 도즈량으로 주입한다. 상기 이온 주입 공정을 이하 "B"로 표시한다. 또한, P+ 이온 대신에 As+ 이온을 도프하더라도 좋다. 이에 의해, 반도체층(14)에는, 게이트전극(18a,18b)의 아래쪽의 영역을 제외하고, n형 불순물이 도프된 영역이 게이트전극(18a,18b)에 대하여 자기정합적으로 형성된다.
따라서, 게이트전극(18a,18b)을 형성한 후, p형 불순물이 도프된 영역 R1 및 영역 R1의 외측영역을 포함하는 반도체층(14)의 제2 영역 R2에 n형 불순물이 도프된다. 상기 바람직한 실시예에서는, 게이트 전극(18a,18b) 아래의 영역을 제외하고 반도체층(14) 전면에 n형 불순물이 도프된다. 상기 n형 불순물의 도즈량은, 상기 p형 불순물의 도즈량보다도 실질적으로 크다. 이에 의해, 게이트전극에 의해 덮어지는 영역(채널영역(20a,20b))을 제외하고, 반도체층(14) 전면에는 다수캐리어를 전자로 하는 n형 불순물영역이 형성된다. p형 불순물 이온과 n형 불순물 이온 모두가 주입되는 영역에는, 캐리어농도가 비교적 작은 3개의 n형 불순물영역이 형성된다. 상기 3개의 n형 불순물영역중, 채널영역(20a,20b)의 외측에 형성되는 2개의 영역이, 제3 및 제4 저농도 불순물영역(24a,24b)으로 된다. 또한, 채널영역(20a,20b) 사이에 형성되는 다른 n형 저농도 영역이 중간영역(22)으로 된다.
다음, 도4g에 도시된 바와 같이, 게이트전극(18a,18b), 중간영역(22), 제3 및 제4 저농도 불순물영역(24a,24b), 및 제3 및 제4 저농도 불순물영역(24a,24b)의 외측에 근접하는 영역을 덮도록, 기판상에 레지스트 패턴(44)을 형성한다. 레지스트 패턴(44)은, 게이트전극(18a,18b)의 단부(18e)에서 예컨대 1.5μm 외측까지 덮도록 형성된다. 다음, 이 레지스트 패턴(44)을 마스크로서 사용하여, 반도체층(14)의 덮어지지 않은 부분에 P+ 이온을 5 ×1014∼5 ×1015 cm-2의 도즈량으로 주입하여, 고농도 불순물영역(28a,28b)을 형성한다. 이하 상기 이온주입공정을 "C"로 표시한다. 상기 이온 주입 공정 C의 주입 도즈량은, 상기 이온 주입 공정 B에서의 주입 도즈량보다도, 실질적으로 크다. 또, P+ 이온 대신에 As+ 이온을 도프해도 좋다.
이와 같이, 본 실시예에서는, 제3 및 제4 저농도 불순물영역(24a,24b)(p형 불순물과 n형 불순물 모두로 도프된 영역, 즉 영역 R1과 영역 R2가 겹치는 영역)의 외측에서 이 영역과 간격을 두어 형성되는 영역 R3에, 비교적 높은 도즈량의 n형 불순물이 선택적으로 도프된다. 이와 같이 형성된 고농도 불순물영역(28a,28b)은, TFT의 소스영역 및 드레인영역으로서 기능한다.
또한, 고농도 불순물영역(28a)과 저농도 불순물영역(24a) 사이 및 고농도 불순물영역(28b)과 저농도 불순물영역(24b) 사이에는, 상기 이온주입공정 B에서 주입된 불순물에 의해 캐리어농도가 결정되는 제1 및 제2 저농도 불순물영역(26a,26b)이 형성된다.
이와 같이, 소스영역과 채널영역 사이, 및 드레인영역과 채널영역 사이에서, 상기한 캐리어농도를 갖는 2쌍의 저농도 불순물영역으로 구성된 LDD가 형성된 멀티 게이트형 TFT(10)가 형성된다.
그 후, 상기 이온주입공정 C에서 사용된 레지스트 패턴(44)을 제거한 후, 도4h에 도시된 바와 같이, 상압 CVD 법에 의해 BPSG 등의 절연막(46)을 600 nm의 두께로 기판전면상에 성막한다. 다음, 950℃의 온도와 30분간의 질소 환경 속에서 반도체층(14)를 어닐링하여, 반도체층(14)에 주입된 불순물을 활성화한다. 다음, 반도체층(14)의 소스영역(28a) 및 드레인영역(28b) 상에 제1 및 제2 콘택트홀(48,50)을 개구한 후, 기판상에 AlSi 등으로부터 형성되는 도전막을 약 600 nm의 두께로 형성하여, 소정의 형상으로 패터닝한다. 이에 의해, 콘택트홀(48,50)을 통해 소스영역(28a) 및 드레인영역(28b)과 전기적으로 접속되도록 소스전극(소스 버스 라인)(52) 및 드레인전극(54)이 형성된다.
그 후, 도4i에 도시된 바와 같이, 플라즈마 CVD법 등을 써 기판의 전면을 덮도록, p-SiNO 막(56)을 약 200 nm의 두께로 형성하고, 그 위에, p-SiO 막(57)을 약 700 nm의 두께로 형성한다. 다음, 기판에 어닐링을 행하고, P-SiNO 막(56)중의 수소를 poly-Si 박막에 확산시켜 수소화한다. 다음, 드레인전극(54)상에 제3 콘택트홀(58)을 개구한 후, ITO(indium tin oxide) 등으로부터 형성되는 투명도전막을 약 150 nm의 두께로 형성하고, 이것을 소정의 형상으로 패터닝함으로써 화소전극(59)을 형성한다.
상기 제조방법에 있어서, 막의 퇴적 및 패터닝 공정이나 이온주입공정 등을 포함하는 각각의 공정은, 공지 방법들로 행해질 수 있다.
이에 의해, 이온주입공정 A(게이트전극이 형성되기 전에 임계전압을 제어하기 위해 행해짐), 이온주입공정 B(게이트전극이 형성된 후 비교적 저농도로 행해짐), 및 이온주입공정 C(게이트전극이 형성된 후 비교적 고농도로 행해짐)에 의해, TFT(10)를 비교적 용이한 제조프로세스로 제작할 수 있다. 이온주입공정 A∼C를 통해 TFT(10)의 반도체층(14)의 각 영역에 도프되는 불순물을 다음 표 1에 나타낸다.
표 1
영역 주입 AB+ 또는 BF2 + 주입 BP+ 또는 As+ 주입 CP+ 또는 As+
채널 있음 없음 없음
중간 있음 있음 없음
제1 및 제2 LDD 없음 있음 없음
제3 및 제4 LDD 있음 있음 없음
제1 및 제2 HDD 없음 있음 있음
상기한 바와 같이, 각 이온주입공정 A, B, 및 C에 있어서의 주입량 A, B, 및 C는, 바람직하게는, 다음과 같다.
주입량 A : 1 ×1011∼5 ×1012 cm-2,
주입량 B : 5 ×1012∼5 ×1013 cm-2,
주입량 C : 5 ×1O14∼5 ×1O15 cm-2.
바람직하게는, 주입량 C > 주입량 B > 주입량 A이다.
도5b 내지 5d는, 각 영역에서 도프된 불순물의 농도 프로파일을 나타낸다. 특히, 도5a는 TFT의 단면을 나타낸다. 도5b는 각 영역에서 도프된 n형 불순물의 농도 ND 프로파일을 나타낸다. 도5c는 각 영역에서 도프된 p형 불순물의 농도 NA 프로파일을 나타낸다. 도5d는 각 영역에서 도프된 n형 불순물의 농도와 p형 불순물의 농도와의 차(ND-NA)의 절대치(즉, 캐리어농도)를 나타낸다.
도5b에 도시된 바와 같이, 채널영역(20a, 20b) 이외의 각 영역에 n형 불순물이 도프되어 있고, 제1 ∼제4 저농도 불순물영역(26a,26b,24a,24b), 및 중간영역(22)에 있어서의 불순물농도 ND는 실질적으로 동일하고, 제1 및 제2 고농도 불순물영역(28a,28b)에서의 불순물농도 ND는 상기 영역(26a,26b,24a,24b,22)보다 높다. 또한, 도5c에 도시된 바와 같이, p형 불순물은, 제3 및 제4 저농도 불순물영역, 채널영역(20a,20b), 및 중간영역(22)에 선택적으로 도프되어 있고, 상기 영역에서의 불순물농도 NA는 실질적으로 같다. 이에 의해, 반도체층(14)에 있어서의 캐리어농도 ｜ND-NA｜는, 고농도 불순물영역(28a,28b)과 채널영역(20a, 20b) 사이의 2단계에서 감소한다.
또, 상기 실시예에서는, n채널형 TFT를 설명하였지만, 본 발명의 TFT는, p채널형 TFT일 수 있다. p채널형 TFT의 경우는, P+ 또는 As+ 이온이 이온주입공정 A에서 주입될 수 있고, B+ 또는 BF2 +가 이온주입공정 B 및 C에서 주입될 수 있다.
도13은, 상기 TFT(10)를 포함하는 TFT 기판(100a)을 사용하여 구성된 액티브 매트릭스형 액정표시장치(LCD)(100)를 나타낸다. 도13에 도시된 바와 같이, LCD(100)는, TFT 기판(100a), 대향기판(100b), 및 TFT 기판(100a)과 대향기판(100b) 사이에 협지된 액정층(100c)을 갖고 있다. 또, 도시되진 않았지만, 대향기판(100b)은 절연기판, 및 절연기판상에 형성된 대향전극(공통전극)을 포함한다.
일반적인 TN 모드의 액정표시장치의 경우, 액정층(100c)과 대향하는 TFT 기판(100a)의 표면에 형성된 배향막(도시 안함) 및 액정층(100c)과 대향하는 대향기판(100b)의 표면에 형성된 다른 배향막(도시 안함)이 형성되어 있다. TFT 기판(1OOa) 및 대향기판(1OOb)의 각각의 대향면에 편광판(도시 안함)이 제공된다. 그러나, 표시모드에 따라, 배향막이나 편광판을 생략할 수 있다. 또한, 칼라표시를 하기 위해, 예컨대 대향기판(10Ob)에 칼라필터(도시 안함)가 제공될 수 있다.
(실시예 2)
도6을 참조하면서 본 발명에 의한 실시예 2의 TFT(60)를 설명한다. 실시예 2의 TFT(60)가 실시예 1의 TFT(10)와 다른 점은, 3개의 게이트전극(18a,18b,18c), 및 이에 대응하는 3개의 채널영역(20a,20b,20c)이 제공되고 있는 것이다. 반도체층(14)에 있어서, 채널영역(20a,20b) 사이와 채널영역(20b,20c) 사이에는 각각 중간영역(22a,22b)이 제공되고 있다. 도6에서, 실시예 1의 TFT(10)와 실질적으로 같은 기능을 갖는 구성요소를 같은 참조부호로 나타내고, 여기서는 설명을 생략한다.
TFT(60)에서는, 제1 고농도 불순물영역(소스영역)(28a)과 소스영역(28a)에 가장 근접하는 채널영역(20a) 사이에, 캐리어농도가 다른 한 쌍의 저농도 불순물영역(24a,26a)이 형성된다. 또한, 제2 고농도 불순물영역(드레인영역)(28b)과 드레인영역(28b)에 가장 근접하는 채널영역(20b) 사이에, 캐리어농도가 다른 한 쌍의 저농도 불순물영역(24b,26b)이 형성된다.
중앙의 게이트전극(18c)에 해당하여 제공된 채널영역(20c)과 채널영역(20a) 사이, 및 채널영역(20c)과 채널영역(20b) 사이에는, 각각 중간영역(20a,20b)이 형성된다. 중간영역(20a,20b)은, 저농도 불순물영역(24a,24b)과 유사한 불순물농도 프로파일을 갖는다. 상기 중간영역(20a,20b)에서, 캐리어농도가 다른 두 가지의 저농도 불순물영역이 형성될 필요는 없다.
또, TFT(60)도, 상기 실시예 1의 TFT(10)의 제조방법과 동일한 방법에 의해 제작될 수 있다.
(실시예 3)
도7을 참조하면서 본 발명에 의한 실시예 3의 TFT(70)의 구성을 설명한다. 도7에서, 실시예 1의 TFT(10)와 실질적으로 동일한 기능을 갖는 구성요소는 동일한 참조부호로 나타내고, 여기서는 설명을 생략한다. 또한, 이하에는, 예로서, n채널형 TFT의 실시예를 설명하지만, 본 발명은 이에 한정되지 않고 p 채널형 TFT 이더라도 좋다.
TFT(70)의 반도체층(14)에 있어서, 게이트전극(18a)의 아래쪽에는, 제1 도프된 채널영역(72a) 및 제1 진성 채널영역(74a)이 형성되어 있다. 제1 진성 채널영역(74a)은, 채널영역에서, 소스영역(n형 제1 고농도 불순물영역)(28a)에 가까운 측에 형성되어 있다. 또한, 게이트전극(18b)의 아래쪽에는, 제2 도프된 채널영역(72b) 및 제2 진성 채널영역(74b)이 형성되어 있다. 제2 진성 채널영역(74b)은, 채널영역에서, 드레인영역(n형 제2 고농도 불순물영역)(28b)에 가까운 측에 형성되어 있다. 또한, 제1 도프된 채널영역(72a)과 제2 도프된 채널영역(72b) 사이에는, n형 중간영역(22)이 형성되어 있다.
각각의 도프된 채널영역(72a,72b)에는, TFT(70)의 임계전압을 소망의 값으로 설정하기 위해, B 이온 등의 p형 불순물이 도프되어 있다. 한편, 진성 채널영역(74a,74b)에는, 이러한 불순물은 도프되어 있지 않다. 단지, 진성 채널영역(74a,74b)에는, 반도체층 형성공정이나 불순물 확산공정 등에 있어서 혼입되는 불가피한 불순물이 존재할 수 있다.
또한, 소스영역(28a)과, 이에 가까운 쪽의 제1 진성 채널영역(74a) 사이에는, n형의 제1 저농도 불순물영역(76a)이 제공된다. 한편, 드레인영역(28b)과, 이에 가까운 쪽의 제2 진성 채널영역(74b) 사이에는, n형의 제2 저농도 불순물영역(76b)이 제공되고 있다. 제1 저농도 불순물영역(76a)의 캐리어농도는, 소스영역(28a)의 캐리어농도보다 낮게 설정되고, 제2 저농도 불순물영역(76b)의 캐리어농도는, 드레인영역(28b)의 캐리어농도보다 낮게 설정된다.
이와 같이, TFT(70)에서는, 드레인영역(28b)과 도프된 채널영역(72b) 사이에 제2 저농도 불순물영역(76b) 및 제2 진성 채널영역(74b)이 형성되어 있어, 보다 완만한 캐리어농도분포가 실현된다. 그 결과, 드레인단에서의 전계집중이 작게 되어, 리크전류를 감소시킬 수 있다. 또한, 제2 도프된 채널영역(72b)과 인접하는 부분에 진성 영역(74b)을 형성하여, 리크전류를 억제함으로써, 드레인영역(28b)과 인접하는 제2 저농도 불순물영역(76b)의 캐리어농도를 비교적 높게 설정하는 것이 가능하다. 이에 의해, TFT(70)에서는, 실시예 1의 TFT(10)와 같이 리크전류를 적절히 억제하면서 ON전류를 실질적으로 높게 하는 것이 가능하게 된다.
상기 실시예 3의 TFT(70)에 있어서도, 전류가 드레인-소스 사이를 쌍방향으로 흐를 수 있다. 이 경우, TFT(70)의 전기적 특성은 대칭성을 갖고 있는 것이 바람직하다. 이 때문에, 제1 저농도 불순물영역(76a)의 길이와, 제2 저농도 불순물영역(76b)의 길이가 실질적으로 동일한 것이 바람직하다. 또한, 제1 진성 채널영역(74a)의 길이와, 제2 진성 채널영역(74b)의 길이가 실질적으로 동일한 것이 바람직하다.
또한, ON전류를 크게 하기 위해서는, 고저항을 갖는 제1 및 제2 진성 채널영역(74a,74b)의 길이는 비교적 짧은 것이 바람직하다. 이 때문에, 제1 및 제2 진성 채널영역(74a,74b)의 길이는, 제1 및 제2 저농도 불순물영역(76a,76b)의 길이보다도 짧은 것이 바람직하고, 또한, 중간영역(22)의 길이보다도 짧은 것이 바람직하다.
이하, 도8a 내지 도8i를 참조하면서, TFT(70)를 갖는 액티브 매트릭스형 액정표시장치용 TFT 기판의 제조공정의 실시예를 설명한다. 또, 도4a 내지 도4i에 도시된 바와 같은 실시예 1의 TFT(10)를 제조하기 위한 공정과 실질적으로 동일한 공정에 관해서는, 여기서는 상세한 설명을 생략한다.
우선, 도8a 및 8b에 도시된 바와 같이, 실시예 1과 동일한 공정을 행함으로써, 절연성 기판(12)상에 반도체층(14)을 형성한다.
다음, 도8c에 도시된 바와 같이, 반도체층(14)의 양단부 근처의 영역을 선택적으로 덮도록 포토레지스트 패턴(80)을 형성한다. 상기 포토레지스트 패턴(80)을 마스크로서 사용하여, B+ 이온을 1 ×1011∼5 ×1012 cm-2 정도의 도즈량으로 소정의 영역 R1에 이온주입한다, 상기 이온주입공정을 이하 "A"로 표시한다. 이와 같이, 상기 바람직한 실시예에 의하면, 반도체층(14)에 있어서 선택된 소정의 영역 R1에만 p형 불순물이온이 주입된다.
다음, 도8d에 도시된 바와 같이, 실시예 1과 같은 공정에 의해, 반도체층(14)을 덮는 게이트절연막(16)을 형성한다.
다음, 도8e에 도시된 바와 같이, 반도체층(14)상에, 서로 수평으로 간격을 두도록 한 쌍의 게이트전극(18a,18b)을 형성한다. 게이트전극(18a,18b)의 각각은, p형 불순물이 도프된 영역 R1의 경계를 덮도록(즉, 영역 R1과, 영역 R1의 외측영역 모두를 덮도록) 형성된다.
영역 R1중, 한 쌍의 게이트전극(18a,18b)에 의해 덮어지는 영역이 TFT의 도프된 채널영역으로 된다. 또한, 영역 R1의 외측의 영역중, 한 쌍의 게이트전극(18a,18b)에 의해 덮어지는 영역이 TFT 진성 채널영역으로 된다. 도프된 채널영역의 길이 및 진성 채널영역의 길이는, 게이트전극의 길이(채널 길이 방향으로 측정된 사이즈) 및 게이트전극과 영역 R1과의 위치관계에 의해 결정된다. 예컨대, 게이트전극의 길이를 약 1.5μm로 설정한 경우, 도프된 채널의 길이가 약 0.75μm로 되도록, 게이트전극과 영역 R1과의 위치관계가 제어된다. 또한, 중간영역의 길이는, 게이트전극(18a,18b) 사이의 거리에 의해 결정된다. 중간영역의 길이는, 예컨대, 약 1μm로 설정된다.
다음, 도8f에 도시된 바와 같이, 게이트전극(18a,18b)을 마스크로서 사용하여, 반도체층(14)의 선택된 부분에, P+ 이온을 5 ×1O12∼5 ×1O13 cm-2 정도의 도즈량으로 주입한다. 이 이온주입공정을 이하 "B"로 나타낸다. 상기 이온주입공정 B에서, 영역 R1 및 영역 R1의 외측영역을 포함하는 반도체층(14)의 제2 영역 R2에 P+ 이온주입이 행해진다. 바람직한 실시예에서는, 게이트 전극(18a,18b)의 하부를 제외한 반도체층(14) 전면에 P+ 이온주입이 행해진다. 또한, P+ 이온 대신에 As+ 이온을 주입하더라도 좋다.
상기 공정에서, p형 불순물영역인 도프된 채널영역(72a,72b) 사이에, n형의 중간영역(22)이 게이트전극(18a,18b)과 자기정합적으로 형성된다. 또한, 진성 채널영역(74a,74b)의 외측에, 게이트전극(18a,18b)과 자기정합적으로 n형 저농도 불순물영역이 형성된다.
다음, 도8g에 도시된 바와 같이, 게이트전극(18a,18b), 중간영역(22), 및 진성 채널영역(74a,74b)의 외측에 근접하는 n형 저농도 불순물영역(76a,76b)을 덮는 레지스트 패턴(82)을 형성한다. 상기 레지스트 패턴(82)의 우측 또는 좌측 단부와 게이트전극(18a,18b)의 단부(18e) 사이의 거리는 약 1.5μm일 수 있다. 다음, 이 레지스트(82)를 마스크로서 사용하여, 반도체층(14)의 덮어지지 않은 부분에 P+ 이온을 5 ×1014∼5 ×1O15 cm-2의 도즈량으로 주입함으로써, 제1 고농도 불순물영역(소스영역)(28a) 및 제2 고농도 불순물영역(드레인영역)(28b)을 형성한다. 상기 이온주입공정을 이하 "C"로 표시한다.
이에 의해, 소스영역과 제1 도프된 채널영역 사이, 및 드레인영역과 제2 도프된 채널영역 사이에서, 저농도 불순물영역과 진성 채널영역을 갖는 멀티게이트형 TFT(70)가 완성된다.
또, 상기 실시예 3의 TFT(70)의 제조공정은, 도8c에 도시된 이온주입 A 공정에서 마스크(42)(도4c) 대신에 마스크(80)를 사용하는 것을 제외하면, 다른 공정을 모두 실시예 1의 TFT(10)의 제조공정과 동일하게 행할 수 있다.
그 후, 도8h에 도시된 바와 같이, 실시예 1과 같은 공정에 의해, 소스영역(28a) 및 드레인영역(28b)과 접속되는 소스전극(소스배선)(52) 및 드레인전극(54)을 형성한다. 그 후, 도8i에 도시된 바와 같이, 실시예 1과 같은 공정에 의해, ITO(indium tin oxide) 등으로부터 형성되는 화소전극(59)을 형성한다.
이와 같이, 이온주입공정 A∼C를 포함한 비교적 단순한 제조 공정으로 TFT(70)를 제작할 수 있다. 이온주입공정 A∼C를 통해 TFT(70)의 반도체층(14)의 각 영역에 도프되는 불순물을 다음 표 2에 나타낸다.
표 2
영역 주입 AB+ 또는 BF2 + 주입 BP+ 또는 AS+ 주입 CP+ 또는 As+
제1 및 제2 도프된 채널 있음 없음 없음
중간 있음 있음 없음
제1 및 제2 LDD 없음 있음 없음
제1 및 제2 진성 채널 없음 없음 없음
제1 및 제2 HDD 없음 있음 있음
상기한 바와 같이, 각 이온주입공정 A, B, 및 C에 있어서의 주입량 A, B, 및 C는, 바람직하게는, 다음과 같다:
주입량 A : 1×1011∼5×1012 cm-2,
주입량 B : 5×1O12∼5×1013 cm-2,
주입량 C : 5×1O14∼5×1O15 cm-2.
바람직하게는, 주입량 C > 주입량 B > 주입량 A이다.
도9b 내지 9d는, 각 영역에 도프된 불순물의 농도프로파일을 나타낸다. 특히, 도9a는 TFT(70)의 단면을 나타낸다. 도9b는 각 영역에서 도프된 n형 불순물의 농도 ND 프로파일을 나타낸다. 도9c는 각 영역에서 도프된 p형 불순물의 농도 NA 프로파일을 나타낸다. 도9d는 각 영역에서 도프된 n형 불순물의 농도와 p형 불순물의 농도 사이의 차의 절대치 ｜ND-NA｜를 나타낸다.
도9b에 도시된 바와 같이, 도프된 채널영역(72a,72b) 및 진성 채널영역(74a,74b) 이외의 각 영역에 n형 불순물이 도프되어 있고, 제1 및 제2 저농도 불순물영역(76a,76b), 및 중간영역(22)에 있어서의 불순물농도 ND는 실질적으로 동일하다. 제1 및 제2 고농도 불순물영역(28a,28b)에서의 불순물농도 ND는 상기 영역(76a,76b,22)의 불순물 농도 ND보다 높다. 또한, 도9c에 도시된 바와 같이, p형 불순물은, 도프된 채널영역(72a,72b), 및 중간영역(22)에 선택적으로 도프되어 있고, 상기 영역에서의 불순물농도 NA는 실질적으로 동일하다. 따라서, 반도체층(14)에 있어서의 캐리어농도 ｜ND-NA｜는, 고농도 불순물영역(28a,28b)과 도프된 채널영역(72a,72b) 사이의 2단계에서 감소한다.
상기 바람직한 실시예에서는, n 채널형 TFT를 설명하였지만, 본 발명의 TFT는, p 채널형 TFT일 수 있다. p 채널형 TFT의 경우는, 이온주입공정 A 에서 주입하는 이온을 P+ 또는 As+으로 하고, 이온주입공정 B 및 C 에서 주입하는 이온을 B+ 또는 BF2 +로 할 수 있다.
(실시예 4)
도10을 참조하면서 본 발명에 의한 실시예 4의 TFT(85)를 설명한다. 실시예 4의 TFT(85)가 실시예 3의 TFT(70)와 다른 점은, 3개의 게이트전극(18a,18b,18c)이 제공되고 있는 것이다. 도10에서, 실시예 3의 TFT(70)와 실질적으로 동일한 기능을 갖는 구성요소는 동일한 참조부호로 나타내고, 여기서는 설명을 생략한다.
TFT(85)에서는, 제1 고농도 불순물영역(소스영역)(28a)에 가장 가까운 채널영역(제1 게이트전극(18a)의 아래쪽에 제공되는 채널영역)에 있어서, 도프된 채널영역(72a) 및 진성 채널영역(74a)이 제공되고 있다. 또한, 제2 고농도 불순물영역(드레인영역)(28b)에 가장 가까운 채널영역(제2 게이트전극(18b)의 아래쪽에 제공되는 채널영역)에 있어서, 도프된 채널영역(72b) 및 진성 채널영역(74b)이 제공되고 있다.
또한, 중앙의 게이트전극(18c)에 해당하여 제공된 다른 채널영역(72c)은, 진성 채널영역을 포함하지 않는다. 채널영역(72c)의 불순물농도 프로파일은, 도프된 채널영역(72a,72b)의 불순물농도 프로파일과 유사하다.
TFT(85)도, 상기 실시예 3의 TFT(70)의 제조방법과 동일한 방법에 의해 제작될 수 있다.
본 발명에 의하면, TFT의 소스-채널 사이 및 드레인-채널 사이에, 상이한 캐리어농도를 갖는 적어도 2개의 영역이 제공된다. 이에 의해, 리크전류를 감소시키고 ON전류를 증가시킬 수 있다. 또한, 멀티게이트 LDD 구조를 갖는 종래의 TFT에 비해, 상기 TFT의 사이즈는 확대되지 않고, 또한, 리크불량에 대한 용장도가 손상되지 않는다.
특히, 다결정실리콘 반도체층을 포함한 소형·고밀도·고세밀의 TFT 액정표시장치에 있어서 본 발명의 효과는 현저하다.
도1은 본 발명의 실시예 1에 의한 TFT를 포함한 액티브 매트릭스기판의 개략적인 평면도이다.
도2는 실시예 1의 TFT의 개략적인 평면도이다.
도3은 실시예 1의 TFT의 개략적인 단면도이다.
도4a 내지 도4i는 실시예 1의 TFT의 제조공정의 일례를 도시한 단면도이다.
도5a는 실시예 1의 TFT의 제조공정의 일례를 도시한 단면도이다.
도5b는 도5a에 도시된 TFT에 도입된 n형 불순물의 농도 프로파일의 설명도이다.
도5c는 도5a에 도시된 TFT에 도입된 p형 불순물의 농도 프로파일의 설명도이다.
도5d는 도5a에 도시된 TFT의 전체 캐리어 농도 프로파일의 설명도이다.
도6은 본 발명의 실시예 2에 의한 TFT의 개략적인 단면도이다.
도7은 본 발명의 실시예 3에 의한 TFT의 개략적인 단면도이다.
도8a 내지 도8i는 실시예 3의 TFT의 제조공정의 일례를 도시한 단면도이다.
도9a는 실시예 3의 TFT의 제조공정의 일례를 도시한 단면도이다.
도9b는 도9a에 도시된 TFT에 도입된 n형 불순물의 농도 프로파일의 설명도이다.
도9c는 도9a에 도시된 TFT에 도입된 p형 불순물의 농도 프로파일의 설명도이다.
도9d는 도9a에 도시된 TFT의 전체 캐리어 농도 프로파일의 설명도이다.
도10은 본 발명의 실시예 4에 의한 TFT의 개략적인 단면도이다.
도11은 종래의 TFT의 개략적인 단면도이다.
도12a 내지 도12g는 종래의 TFT의 각 제조공정을 도시한 단면도이다.
도13은 본 발명에 의한 액티브 매트릭스형 액정표시장치를 개략적으로 도시한 단면도이다.

Claims (23)

  1. 반도체층 및 상기 반도체층상에 형성된 복수의 게이트전극을 갖는 박막 트랜지스터에 있어서, 상기 반도체층은:
    간격을 두어 배치되고, 소스/드레인영역으로서 기능하는 제1 도전형의 제1 및 제2 고농도 불순물영역;
    상기 제1 및 제2 고농도 불순물영역 사이에 배치되어, 상기 게이트전극에 각각 대향하도록 제공된 제2 도전형의 복수의 채널영역이고, 제1 및 제2 채널영역을 포함하며, 상기 제1 채널영역은 채널영역들중 상기 제1 고농도 불순물영역에 가장 가까이 위치하는 반면, 상기 제2 채널영역은 채널영역들중 상기 제2 고농도 불순물영역에 가장 가까이 위치하는, 복수의 채널영역;
    상기 복수의 채널영역중 서로 인접하는 2개의 채널영역 사이에 배치된 제1 도전형의 중간영역;
    상기 제1 채널영역과 상기 제1 고농도 불순물영역 사이에 위치하는 상기 제1 도전형의 제1 저농도 불순물영역;
    상기 제2 채널영역과 상기 제2 고농도 불순물영역 사이에 위치하는 상기 제1 도전형의 제2 저농도 불순물영역;
    상기 제1 저농도 불순물영역과 상이한 캐리어농도를 갖고, 상기 제1 저농도 불순물영역과 상기 제1 채널영역 사이에 위치하는 상기 제1 도전형의 제3 저농도 불순물영역; 및
    상기 제2 저농도 불순물영역과 상이한 캐리어농도를 갖고, 상기 제2 저농도 불순물영역과 상기 제2 채널영역 사이에 위치하는 상기 제1 도전형의 제4 저농도 불순물영역을 갖되,
    상기 제1 및 제2 고농도 불순물영역은 실질적으로 동일한 캐리어농도를 갖고;
    상기 제1 및 제2 저농도 불순물영역도 실질적으로 동일한 캐리어농도를 갖고;
    상기 제3 및 제4 저농도 불순물영역과 상기 중간영역도 실질적으로 동일한 캐리어농도를 갖고;
    상기 제1 고농도 불순물영역의 캐리어농도는, 상기 제1 저농도 불순물영역의 캐리어농도보다 실질적으로 높으며;
    상기 제1 저농도 불순물영역의 캐리어농도는, 상기 제3 저농도 불순물영역의 캐리어농도보다 실질적으로 높으며,
    상기 반도체층의 상기 채널영역, 상기 중간영역, 상기 제3 및 제4 저농도 불순물영역에는, 거의 동일한 도즈량으로 제2 도전형의 불순물이 도프되어 있는, 박막 트랜지스터.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 제3 및 제4 저농도 불순물영역에는, 상기 제2 도전형의 불순물 뿐만 아니라, 상기 제1 및 제2 저농도 불순물영역에 도프된 불순물과 동일한 제1 도전형의 불순물이 도프되어 있는, 박막 트랜지스터.
  5. 제4항에 있어서, 상기 제3 저농도 불순물영역과 상기 제1 저농도 불순물영역의 캐리어농도의 차는, 상기 제3 저농도 불순물영역에 도프된 상기 제2 도전형의 불순물에 의해 발생하는, 박막 트랜지스터.
  6. 제4항에 있어서, 상기 제4 저농도 불순물영역과 상기 제2 저농도 불순물영역의 캐리어농도의 차는, 상기 제4 저농도 불순물영역에 도프된 상기 제2 도전형의 불순물에 의해 발생하는, 박막 트랜지스터.
  7. 제1항에 있어서, 상기 제1 및 제2 저농도 불순물영역의 길이가 실질적으로 동일한 박막 트랜지스터.
  8. 제1항에 있어서, 상기 제3 및 상기 제4 저농도 불순물영역의 길이가 실질적으로 동일한, 박막 트랜지스터.
  9. 제1항에 있어서, 상기 중간영역의 길이는, 상기 제1 및 제3 저농도 불순물영역의 총 길이보다 짧은, 박막 트랜지스터.
  10. 제1항에 있어서, 상기 중간영역의 길이는, 상기 제2 및 제4 저농도 불순물영역의 길이의 총 길이보다 짧은 박막 트랜지스터.
  11. 절연성기판상에 반도체박막을 형성하는 공정;
    채널영역으로서 기능하는 부분을 포함하는 상기 반도체박막의 제1 영역에, 제1 도전형의 제1 불순물을 도프하는 공정;
    상기 채널영역으로서 기능하는 상기 반도체박막의 부분을 게이트 전극으로 덮도록 반도체 박막상에 적어도 1개의 게이트전극을 형성하는 공정;
    상기 게이트전극을 마스크로서 사용하여, 상기 채널영역으로서 기능하는 부분을 제외한 상기 제1 영역의 다른 부분과, 상기 반도체박막에 있어서 상기 제1 영역의 외측부분을 포함하는 제2 영역에 대해, 상기 제1 불순물의 도즈량 보다 실질적으로 큰 도즈량으로 제2 도전형의 제2 불순물을 선택적으로 도프하는 공정; 및
    상기 반도체박막에 있어서 상기 제1 영역과 상기 제2 영역이 겹치는 부분의 외주부로부터 소정간격 떨어진 곳에 규정된 제3 영역에, 제2 도전형의 제3 불순물을 도프함으로써, 소스/드레인영역으로서 기능할 수 있는 영역을 형성하는 공정을 포함하는 박막 트랜지스터의 제조방법.
  12. 제11항에 있어서, 상기 제2 및 제3 영역은, 적어도 부분적으로 서로 겹치는 박막 트랜지스터 제조방법.
  13. 제11항에 있어서, 상기 제2 불순물의 도즈량은, 상기 제3 불순물의 도즈량보다 작은 박막 트랜지스터 제조방법.
  14. 반도체층 및 상기 반도체층상에 형성된 복수의 게이트전극을 갖는 박막 트랜지스터에 있어서, 상기 반도체층은:
    제1 도전형을 가지며, 서로 간격을 두어 배치되고, 소스/드레인영역으로서 기능하는 제1 및 제2 고농도 불순물영역;
    상기 제1 및 제2 고농도 불순물영역 사이에 위치하여, 상기 복수의 게이트전극에 대향하도록 제공된 복수의 채널영역이고, 상기 복수의 채널영역중 상기 제1 고농도 불순물영역의 가장 가까이 위치하는 제1 채널영역, 및 상기 복수의 채널영역중 상기 제2 고농도 불순물영역의 가장 가까이 위치하는 제2 채널영역을 포함하는 복수의 채널영역;
    제1 도전형을 가지며, 상기 복수의 채널영역중, 서로 인접하는 2개의 채널영역 사이에 위치하는 중간영역;
    제1 도전형을 가지며, 상기 제1 채널영역과 상기 제1 고농도 불순물영역 사이에 위치하는 제1 저농도 불순물영역; 및
    제1 도전형을 가지며, 상기 제2 채널영역과 상기 제2 고농도 불순물영역 사이에 위치하는 제2 저농도 불순물영역을 가지며,
    상기 제1 채널영역은 제1 진성 채널영역과 상기 제1 진성 채널영역 및 상기 중간 영역 사이에 제2 도전형의 도프된 채널영역을 갖고, 상기 제2 채널영역은 제2 진성 채널영역과 상기 제2 진성 채널영역 및 상기 중간 영역 사이에 제2 도전형의 도프된 채널영역을 갖는, 박막 트랜지스터.
  15. 삭제
  16. 삭제
  17. 제14항에 있어서, 상기 제1 및 제2 채널영역의 각각의 도프된 채널영역 및 상기 중간영역에는, 소정의 농도를 갖는 제1 도전형의 불순물이 도프되어 있는, 박막 트랜지스터.
  18. 제14항에 있어서, 상기 제1 및 제2 저농도 불순물영역의 길이가 실질적으로 동일한 박막 트랜지스터.
  19. 제14항에 있어서, 상기 제1 및 상기 제2 진성 채널영역의 길이가 실질적으로 동일한 박막 트랜지스터.
  20. 제14항에 있어서, 상기 제1 및 제2 진성 채널영역의 길이는, 상기 중간영역의 길이, 상기 제1 저농도 불순물영역의 길이 및 제2 저농도 불순물영역의 길이보다 짧은, 박막 트랜지스터.
  21. 절연성 기판상에 반도체박막을 형성하는 공정;
    상기 반도체박막에 있어서의 제1 영역에 제1 도전형의 제1 불순물을 도프하는 공정;
    상기 반도체박막상에 있어서, 상기 제1 영역의 일부 및 상기 제1 영역의 외측영역의 일부를 덮는 적어도 1개의 게이트전극을 형성함으로써 게이트 전극으로 덮힌 제1 도전형의 도프된 채널영역과 진성 채널 영역을 정의하는 공정;
    상기 게이트전극을 마스크로서 사용하여, 상기 제1 영역의 적어도 일부 및 상기 제1 영역의 외측에 위치됨과 동시에 상기 게이트전극으로 덮어지지 않은 반도체 박막의 다른 영역을 포함하는 제2 영역에, 상기 제1 불순물의 도즈량 보다 실질적으로 큰 도즈량으로 제2 도전형의 제2 불순물을 선택적으로 도프하는 공정; 및
    상기 제1 영역의 적어도 일부와 상기 게이트전극에 의해서 덮어지는 반도체 박막의 일부를 포함하는 반도체 박막의 제3 영역으로부터 소정 간격을 두도록 규정된 제4 영역에, 제2 도전형의 제3 불순물을 선택적으로 도프하는 공정을 포함하는 박막 트랜지스터의 제조방법.
  22. 삭제
  23. 청구항 1 또는 14에 따른 박막 트랜지스터; 상기 박막 트랜지스터의 제1 고농도 불순물영역과 전기적으로 접속되는 데이터 버스라인; 상기 박막 트랜지스터의 게이트전극에 전기적으로 접속되는 게이트 버스라인; 및 상기 박막 트랜지스터의 제2 고농도 불순물영역과 전기적으로 접속되는 화소전극이 형성된 기판; 및
    상기 화소전극의 전위에 따라 광학상태를 변화시키는 액정층을 구비하는 액티브 매트릭스형 액정표시장치.
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