JPH08160464A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH08160464A JPH08160464A JP30655994A JP30655994A JPH08160464A JP H08160464 A JPH08160464 A JP H08160464A JP 30655994 A JP30655994 A JP 30655994A JP 30655994 A JP30655994 A JP 30655994A JP H08160464 A JPH08160464 A JP H08160464A
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- JP
- Japan
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- thin film
- resistance
- low
- film transistor
- liquid crystal
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- Pending
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- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 ｐ−ＳｉＴＦＴを用いた駆動回路内蔵型液晶
表示装置において、画素部と駆動回路部で、トランジス
タのチャンネルコンダクタンスを異ならせることによ
り、電圧保持率を向上すると共に、駆動能力を向上す
る。 【構成】 ＬＤＤ構造のＴＦＴにおいて、画素部の低濃
度領域（ｎ-）の幅（Ｌ1）を長く、駆動回路部の低濃度
領域（ｎ-）の幅を短く形成する。これにより、画素部
では、ＯＦＦ抵抗が増大して電圧保持率が向上するとと
もに、駆動回路部では、移動度が上昇して駆動能力が向
上する。
表示装置において、画素部と駆動回路部で、トランジス
タのチャンネルコンダクタンスを異ならせることによ
り、電圧保持率を向上すると共に、駆動能力を向上す
る。 【構成】 ＬＤＤ構造のＴＦＴにおいて、画素部の低濃
度領域（ｎ-）の幅（Ｌ1）を長く、駆動回路部の低濃度
領域（ｎ-）の幅を短く形成する。これにより、画素部
では、ＯＦＦ抵抗が増大して電圧保持率が向上するとと
もに、駆動回路部では、移動度が上昇して駆動能力が向
上する。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置（ＬＣ
Ｄ：Liquid Crystal Display）に関し、特に、駆動回路
部を表示画素部と同様に基板上に一体形成した、駆動回
路内蔵型ＬＣＤに関する。
Ｄ：Liquid Crystal Display）に関し、特に、駆動回路
部を表示画素部と同様に基板上に一体形成した、駆動回
路内蔵型ＬＣＤに関する。
【０００２】
【従来の技術】ＬＣＤは小型、薄型、低消費電力などの
利点があり、ＯＡ機器、ＡＶ機器などの分野で実用化が
進んでいる。特に、スイッチング素子として、薄膜トラ
ンジスタ（ＴＦＴ：Thin Film Transistor）を用いたア
クティブマトリクス型は、原理的にデューティ比１００
％のスタティック駆動をマルチプレクス的に行うことが
でき、大画面、高精細な動画ディスプレイに使用されて
いる。
利点があり、ＯＡ機器、ＡＶ機器などの分野で実用化が
進んでいる。特に、スイッチング素子として、薄膜トラ
ンジスタ（ＴＦＴ：Thin Film Transistor）を用いたア
クティブマトリクス型は、原理的にデューティ比１００
％のスタティック駆動をマルチプレクス的に行うことが
でき、大画面、高精細な動画ディスプレイに使用されて
いる。
【０００３】アクティブマトリクスＬＣＤは、マトリク
ス配置された表示電極にＴＦＴを接続した基板（ＴＦＦ
基板）と、共通電極を有する基板（対向基板）が貼り合
わされて、隙間に液晶が封入されてなる。ＴＦＴは表示
電極へのデータ信号入力を選択するスイッチング素子で
あり、ゲート電極、ドレイン電極、ソース電極、及び、
非単結晶半導体層より構成されるＦＥＴである。それぞ
れの電極はゲートライン、ドレインライン及び表示電極
に接続され、また、非単結晶半導体層は非晶質シリコン
（ａ−Ｓｉ）や多結晶シリコン（ｐ−Ｓｉ）などであ
り、チャンネル層として機能する。ゲートライン群は線
順次に走査選択されて１走査線上の全てのＴＦＴをＯＮ
とし、このＯＮ期間中にデータ信号が各ドレインライン
を介してそれぞれの表示電極に入力される。共通電極は
走査信号に同期して電位が設定され、対向する各表示電
極との間に形成された画素容量に電圧が保持される。こ
の保持電圧は間隙の液晶を駆動するとともに、液晶の駆
動状態を１走査期間保持する。このように、透過率が画
素ごとに調整された各透過光は、巨視的な合成により所
望の表示画像として視認される。
ス配置された表示電極にＴＦＴを接続した基板（ＴＦＦ
基板）と、共通電極を有する基板（対向基板）が貼り合
わされて、隙間に液晶が封入されてなる。ＴＦＴは表示
電極へのデータ信号入力を選択するスイッチング素子で
あり、ゲート電極、ドレイン電極、ソース電極、及び、
非単結晶半導体層より構成されるＦＥＴである。それぞ
れの電極はゲートライン、ドレインライン及び表示電極
に接続され、また、非単結晶半導体層は非晶質シリコン
（ａ−Ｓｉ）や多結晶シリコン（ｐ−Ｓｉ）などであ
り、チャンネル層として機能する。ゲートライン群は線
順次に走査選択されて１走査線上の全てのＴＦＴをＯＮ
とし、このＯＮ期間中にデータ信号が各ドレインライン
を介してそれぞれの表示電極に入力される。共通電極は
走査信号に同期して電位が設定され、対向する各表示電
極との間に形成された画素容量に電圧が保持される。こ
の保持電圧は間隙の液晶を駆動するとともに、液晶の駆
動状態を１走査期間保持する。このように、透過率が画
素ごとに調整された各透過光は、巨視的な合成により所
望の表示画像として視認される。
【０００４】近年、ＴＦＴのチャンネル層としてｐ−Ｓ
ｉを用いることによって、マトリクス画素部と周縁駆動
回路を同一基板上に形成した駆動回路内蔵型のＬＣＤが
開発されている。一般に、ｐ−Ｓｉはａ−Ｓｉに比べて
移動度が高く、また、ゲートセルフアライン構造による
微細化や寄生容量の縮小が可能なため、ｎ−ｃｈＴＦＴ
とｐ−ｃｈＴＦＴの相補構造が形成でき、高速駆動回路
に適している。そのため、駆動回路部をマトリクス画素
部と一体形成することにより、製造コストの削減、ディ
スプレイモジュールの小型化が実現される。
ｉを用いることによって、マトリクス画素部と周縁駆動
回路を同一基板上に形成した駆動回路内蔵型のＬＣＤが
開発されている。一般に、ｐ−Ｓｉはａ−Ｓｉに比べて
移動度が高く、また、ゲートセルフアライン構造による
微細化や寄生容量の縮小が可能なため、ｎ−ｃｈＴＦＴ
とｐ−ｃｈＴＦＴの相補構造が形成でき、高速駆動回路
に適している。そのため、駆動回路部をマトリクス画素
部と一体形成することにより、製造コストの削減、ディ
スプレイモジュールの小型化が実現される。
【０００５】図９にこのようなＬＣＤの構成を示す。中
央部はマトリクス画素部であり、ゲートライン（Ｇ１〜
Ｇｍ）とドレインライン（Ｄ１〜Ｄｎ）が交差配置され
ており、交点にはスイッチングＴＦＴ及びこれに接続す
る表示電極（いずれも不図示）が形成されている。画素
部の左右にはゲートライン（Ｇ１〜Ｇｍ）を選択するゲ
ートドライバー（ＧＤ）が配置され、表示部の上下に
は、データ信号を印加するドレインドライバー（ＤＤ）
とデータ信号を選択するサンプル回路（Ｓ）が配置され
ている。これらドライバー（ＧＤ，ＤＤ）は主にシフト
レジスタからなり、サンプル回路（Ｓ）はサンプリング
ＴＦＴが配列されてなる。スイッチングＴＦＴ、及び、
サンプリングＴＦＴはｎ−ｃｈのｐ−ＳｉＴＦＴより構
成され、また、ドライバー（ＧＤ，ＤＤ）はｎ−ｃｈ及
びｐ−ｃｈのｐ−ＳｉＴＦＴの相補構造により構成され
ている。
央部はマトリクス画素部であり、ゲートライン（Ｇ１〜
Ｇｍ）とドレインライン（Ｄ１〜Ｄｎ）が交差配置され
ており、交点にはスイッチングＴＦＴ及びこれに接続す
る表示電極（いずれも不図示）が形成されている。画素
部の左右にはゲートライン（Ｇ１〜Ｇｍ）を選択するゲ
ートドライバー（ＧＤ）が配置され、表示部の上下に
は、データ信号を印加するドレインドライバー（ＤＤ）
とデータ信号を選択するサンプル回路（Ｓ）が配置され
ている。これらドライバー（ＧＤ，ＤＤ）は主にシフト
レジスタからなり、サンプル回路（Ｓ）はサンプリング
ＴＦＴが配列されてなる。スイッチングＴＦＴ、及び、
サンプリングＴＦＴはｎ−ｃｈのｐ−ＳｉＴＦＴより構
成され、また、ドライバー（ＧＤ，ＤＤ）はｎ−ｃｈ及
びｐ−ｃｈのｐ−ＳｉＴＦＴの相補構造により構成され
ている。
【０００６】駆動回路内蔵型ＬＣＤでは、駆動回路部の
ＴＦＴの耐圧向上と、マトリクス画素部のＴＦＴのＯＦ
Ｆ電流の低減が課題となっている。即ち、駆動回路部で
は、ＯＮ／ＯＦＦ切り換え動作が頻繁で劣化が激しいの
で、特に、ｎ−ｃｈＴＦＴの信頼性の向上が望まれると
ともに、マトリクス画素部では、画素容量に印加された
電圧の保持特性の向上が望まれる。そのため、ｐ−Ｓｉ
チャンネル層において、不純物を高濃度にドーピングす
ることにより形成されたソース及びドレイン領域と、ノ
ンドープのチャンネル領域の間に低濃度領域を介在させ
た、いわゆる、低濃度ドレイン（ＬＤＤ：Lightly Dope
d Drain）構造が採用される。ＬＤＤは低濃度領域の介
在により、ソース・チャンネル間及びドレイン・チャン
ネル間の界面付近の強電界を緩和させるものであるが、
これにより、信頼性が向上するとともに、ＯＦＦ抵抗が
上昇して電圧保持率が向上する。
ＴＦＴの耐圧向上と、マトリクス画素部のＴＦＴのＯＦ
Ｆ電流の低減が課題となっている。即ち、駆動回路部で
は、ＯＮ／ＯＦＦ切り換え動作が頻繁で劣化が激しいの
で、特に、ｎ−ｃｈＴＦＴの信頼性の向上が望まれると
ともに、マトリクス画素部では、画素容量に印加された
電圧の保持特性の向上が望まれる。そのため、ｐ−Ｓｉ
チャンネル層において、不純物を高濃度にドーピングす
ることにより形成されたソース及びドレイン領域と、ノ
ンドープのチャンネル領域の間に低濃度領域を介在させ
た、いわゆる、低濃度ドレイン（ＬＤＤ：Lightly Dope
d Drain）構造が採用される。ＬＤＤは低濃度領域の介
在により、ソース・チャンネル間及びドレイン・チャン
ネル間の界面付近の強電界を緩和させるものであるが、
これにより、信頼性が向上するとともに、ＯＦＦ抵抗が
上昇して電圧保持率が向上する。
【０００７】図１０にＬＤＤ構造のＴＦＴについて従来
例を示す。高耐熱性の石英ガラスなどからなる透明基板
（１０）上に、６００℃程度の熱ＣＶＤによりｐ−Ｓｉ
を約６００Åの厚さに積層し、これをエッチングで島状
にパターニングしたチャンネル層（１１）がある。チャ
ンネル層（１１）上には、熱ＣＶＤによりＳｉＯ2を積
層したゲート絶縁膜（１２）がある。ゲート絶縁膜（１
２）上には、ゲート配線となるｐ−Ｓｉを熱ＣＶＤによ
り約３０００Åの厚さに積層し、低抵抗化のために不純
物を注入してｎ型の高濃度にドーピングしてパターニン
グして得られるゲート電極（１３）がある。また、チャ
ンネル層（１１）には、ゲート電極（１３）をマスクと
してＰのイオン注入を行って、ｎ-型のソース・ドレイ
ン領域（１１Ｓ，１１Ｄ）を形成した後、ゲート電極
（１３）より大きなパターンのレジストを形成し、これ
をマスクにＡｓのイオン注入を行ってｎ+型の高濃度領
域を形成している。これにより、内側に低濃度領域を有
したソース・ドレイン領域（１１Ｓ，１１Ｄ）が得ら
れ、ＬＤＤ構造となる。そして、９００℃、３０分程度
の活性化アニールを行い、注入部分の格子欠陥の回復
と、不純物の格子位置への置換を促す。更に、全面には
ＳｉＮXなどの層間絶縁膜（１４）をが被覆され、層間
絶縁膜（１４）上には、Ａｌなどをからなるソース及び
ドレイン電極（１５Ｓ，１５Ｄ）が設けられ、コンタク
トホール（ＣＴ）を介してソース・ドレイン領域（１１
Ｓ，１１Ｄ）に接続されている。
例を示す。高耐熱性の石英ガラスなどからなる透明基板
（１０）上に、６００℃程度の熱ＣＶＤによりｐ−Ｓｉ
を約６００Åの厚さに積層し、これをエッチングで島状
にパターニングしたチャンネル層（１１）がある。チャ
ンネル層（１１）上には、熱ＣＶＤによりＳｉＯ2を積
層したゲート絶縁膜（１２）がある。ゲート絶縁膜（１
２）上には、ゲート配線となるｐ−Ｓｉを熱ＣＶＤによ
り約３０００Åの厚さに積層し、低抵抗化のために不純
物を注入してｎ型の高濃度にドーピングしてパターニン
グして得られるゲート電極（１３）がある。また、チャ
ンネル層（１１）には、ゲート電極（１３）をマスクと
してＰのイオン注入を行って、ｎ-型のソース・ドレイ
ン領域（１１Ｓ，１１Ｄ）を形成した後、ゲート電極
（１３）より大きなパターンのレジストを形成し、これ
をマスクにＡｓのイオン注入を行ってｎ+型の高濃度領
域を形成している。これにより、内側に低濃度領域を有
したソース・ドレイン領域（１１Ｓ，１１Ｄ）が得ら
れ、ＬＤＤ構造となる。そして、９００℃、３０分程度
の活性化アニールを行い、注入部分の格子欠陥の回復
と、不純物の格子位置への置換を促す。更に、全面には
ＳｉＮXなどの層間絶縁膜（１４）をが被覆され、層間
絶縁膜（１４）上には、Ａｌなどをからなるソース及び
ドレイン電極（１５Ｓ，１５Ｄ）が設けられ、コンタク
トホール（ＣＴ）を介してソース・ドレイン領域（１１
Ｓ，１１Ｄ）に接続されている。
【０００８】
【発明が解決しようとする課題】ＬＤＤ構造では、チャ
ンネル領域中に直列に介在された低濃度領域が高抵抗で
あるため、ＴＦＴのチャンネルコンダクタンスが減少す
る。画素部については、ＯＦＦ電流が低減して保持特性
が向上するので適しているが、駆動回路部については、
移動度が低下しＯＮ特性が劣化する点で適さない。
ンネル領域中に直列に介在された低濃度領域が高抵抗で
あるため、ＴＦＴのチャンネルコンダクタンスが減少す
る。画素部については、ＯＦＦ電流が低減して保持特性
が向上するので適しているが、駆動回路部については、
移動度が低下しＯＮ特性が劣化する点で適さない。
【０００９】本発明の目的は、画素部と駆動回路部のＴ
ＦＴのチャンネルコンダクタンスを異ならせ、画素部で
はＯＦＦ電流を減少させるとともに、駆動回路部ではＯ
Ｎ抵抗を低減することにある。
ＦＴのチャンネルコンダクタンスを異ならせ、画素部で
はＯＦＦ電流を減少させるとともに、駆動回路部ではＯ
Ｎ抵抗を低減することにある。
【００１０】
【課題を解決するための手段】本発明はこの課題に鑑み
て成され、第１に、基板上に互いに交差して配置された
ゲートライン群とドレンライン群の各交差部に形成され
た第１の薄膜トランジスタ群と、前記ゲートライン及び
ドレインラインを駆動する駆動回路部を構成する第２の
薄膜トランジスタ群とが形成された液晶表示装置におい
て、前記第１及び第２の薄膜トランジスタは、半導体層
として、多結晶シリコンを用い、そのソース及びドレイ
ン領域は複数回の不純物のドーピングにより異なる濃度
で低抵抗化された高濃度領域と低濃度領域からなり、か
つ、前記第２の薄膜トランジスタは前記第１の薄膜トラ
ンジスタに比べて、前記低濃度領域が小さく形成された
構成である。
て成され、第１に、基板上に互いに交差して配置された
ゲートライン群とドレンライン群の各交差部に形成され
た第１の薄膜トランジスタ群と、前記ゲートライン及び
ドレインラインを駆動する駆動回路部を構成する第２の
薄膜トランジスタ群とが形成された液晶表示装置におい
て、前記第１及び第２の薄膜トランジスタは、半導体層
として、多結晶シリコンを用い、そのソース及びドレイ
ン領域は複数回の不純物のドーピングにより異なる濃度
で低抵抗化された高濃度領域と低濃度領域からなり、か
つ、前記第２の薄膜トランジスタは前記第１の薄膜トラ
ンジスタに比べて、前記低濃度領域が小さく形成された
構成である。
【００１１】第２に、基板上に互いに交差して配置され
たゲートライン群とドレンライン群の各交差部に形成さ
れた第１の薄膜トランジスタ群と、前記ゲートライン及
びドレインラインを駆動する駆動回路部を構成する第２
の薄膜トランジスタ群とが形成された液晶表示装置にお
いて、前記第１及び第２の薄膜トランジスタは、半導体
層として、多結晶シリコンを用い、そのソース及びドレ
イン領域は複数回の不純物のドーピングにより異なる濃
度で低抵抗化された高濃度領域と低濃度領域からなり、
かつ、前記第２の薄膜トランジスタは前記第１の薄膜ト
ランジスタに比べて、前記低濃度領域の濃度が高く形成
された構成である。
たゲートライン群とドレンライン群の各交差部に形成さ
れた第１の薄膜トランジスタ群と、前記ゲートライン及
びドレインラインを駆動する駆動回路部を構成する第２
の薄膜トランジスタ群とが形成された液晶表示装置にお
いて、前記第１及び第２の薄膜トランジスタは、半導体
層として、多結晶シリコンを用い、そのソース及びドレ
イン領域は複数回の不純物のドーピングにより異なる濃
度で低抵抗化された高濃度領域と低濃度領域からなり、
かつ、前記第２の薄膜トランジスタは前記第１の薄膜ト
ランジスタに比べて、前記低濃度領域の濃度が高く形成
された構成である。
【００１２】
【作用】前記第１の構成で、第２の薄膜トランジスタ
は、低濃度領域が第１の薄膜トランジスタよりも小さく
抵抗が減少するため、トランジスタのチャンネルコンダ
クタンスが上昇する。これにより、第１の薄膜トランジ
スタは、ＯＦＦ抵抗が高く電圧保持率が上昇するととも
に、第２の薄膜トランジスタはＯＮ抵抗が減少して移動
度が上昇する。
は、低濃度領域が第１の薄膜トランジスタよりも小さく
抵抗が減少するため、トランジスタのチャンネルコンダ
クタンスが上昇する。これにより、第１の薄膜トランジ
スタは、ＯＦＦ抵抗が高く電圧保持率が上昇するととも
に、第２の薄膜トランジスタはＯＮ抵抗が減少して移動
度が上昇する。
【００１３】前記第２の構成で、第２の薄膜トランジス
タは、低濃度領域の濃度が第１の薄膜トランジスタより
も高く抵抗が減少するため、トランジスタのチャンネル
コンダクタンスが上昇する。これにより、第１の薄膜ト
ランジスタは、ＯＦＦ抵抗が高く電圧保持率が上昇する
とともに、第２の薄膜トランジスタはＯＮ抵抗が減少し
て移動度が上昇する。
タは、低濃度領域の濃度が第１の薄膜トランジスタより
も高く抵抗が減少するため、トランジスタのチャンネル
コンダクタンスが上昇する。これにより、第１の薄膜ト
ランジスタは、ＯＦＦ抵抗が高く電圧保持率が上昇する
とともに、第２の薄膜トランジスタはＯＮ抵抗が減少し
て移動度が上昇する。
【００１４】
【実施例】続いて、本発明の実施例を説明する。図１
は、本発明の第１の実施例にかかる液晶表示装置の断面
図であり、左側に画素部のＴＦＴ、右側に駆動回路部の
ＴＦＴを示している。いずれも、石英ガラスなどの高耐
熱性の基板（１０）上に、ｐ−Ｓｉからなるチャンネル
層（１１）が島状に形成されている。この上に被覆され
たＳｉＯ2などのゲート絶縁膜（１２）を挟んで、ｐ−
Ｓｉからなるゲート電極（１３）が形成されている。チ
ャンネル層（１１）には、ｎ型不純物のイオン注入でゲ
ート電極（１３）にセルフアラインしたソース及びドレ
イン領域（１１Ｓ，１１Ｄ）が形成されている。ソース
及びドレイン領域（１１Ｓ，１１Ｄ）は２回のイオン注
入により高濃度領域（ｎ+）と低濃度領域（ｎ-）に分け
られている。低濃度領域（ｎ-）は、駆動回路部より画
素部の方が大きく形成されている（Ｌ1＞Ｌ2）。ゲート
電極（１３）を覆う全面にはＳｉＯ2などの層間絶縁膜
（１４）が形成され、層間絶縁膜（１４）上には、Ａｌ
などからなるソース及びドレイン電極（１５Ｓ，１５
Ｄ）が形成され、コンタクトホール（ＣＴ）を介してそ
れぞれソース及びドレイン領域（１１Ｓ，１１Ｄ）に接
続されている。
は、本発明の第１の実施例にかかる液晶表示装置の断面
図であり、左側に画素部のＴＦＴ、右側に駆動回路部の
ＴＦＴを示している。いずれも、石英ガラスなどの高耐
熱性の基板（１０）上に、ｐ−Ｓｉからなるチャンネル
層（１１）が島状に形成されている。この上に被覆され
たＳｉＯ2などのゲート絶縁膜（１２）を挟んで、ｐ−
Ｓｉからなるゲート電極（１３）が形成されている。チ
ャンネル層（１１）には、ｎ型不純物のイオン注入でゲ
ート電極（１３）にセルフアラインしたソース及びドレ
イン領域（１１Ｓ，１１Ｄ）が形成されている。ソース
及びドレイン領域（１１Ｓ，１１Ｄ）は２回のイオン注
入により高濃度領域（ｎ+）と低濃度領域（ｎ-）に分け
られている。低濃度領域（ｎ-）は、駆動回路部より画
素部の方が大きく形成されている（Ｌ1＞Ｌ2）。ゲート
電極（１３）を覆う全面にはＳｉＯ2などの層間絶縁膜
（１４）が形成され、層間絶縁膜（１４）上には、Ａｌ
などからなるソース及びドレイン電極（１５Ｓ，１５
Ｄ）が形成され、コンタクトホール（ＣＴ）を介してそ
れぞれソース及びドレイン領域（１１Ｓ，１１Ｄ）に接
続されている。
【００１５】画素部の低濃度領域（ｎ-）の幅（Ｌ1）を
大きく、駆動回路部の低濃度領域（ｎ-）の幅（Ｌ2）を
小さく形成したことにより、画素部ではチャンネル層
（１２）の抵抗が大きくなり、駆動回路部では小さくな
る。このため、画素部では、ＯＦＦ抵抗が増大して液晶
への印加電圧の保持率が向上するとともに、駆動回路部
では、ＯＮ抵抗が低下して、移動度が向上する。
大きく、駆動回路部の低濃度領域（ｎ-）の幅（Ｌ2）を
小さく形成したことにより、画素部ではチャンネル層
（１２）の抵抗が大きくなり、駆動回路部では小さくな
る。このため、画素部では、ＯＦＦ抵抗が増大して液晶
への印加電圧の保持率が向上するとともに、駆動回路部
では、ＯＮ抵抗が低下して、移動度が向上する。
【００１６】図２から図５に製造方法を示す。高耐熱性
の石英ガラスからなる透明基板（１０）上に、６４０
℃、０．３Ｔｏｒｒ程度の条件下でＳｉＨ4またはＳｉ2
Ｈ6を材料ガスとした減圧ＣＶＤにより、厚さ約６００
Åのｐ−Ｓｉ膜を積層する。このｐ−Ｓｉ膜をエッチン
グすることにより、島状のチャンネル層（１１）が形成
される。チャンネル層（１１）上には全面にＨＴＯ（Hi
gh Tempereture Oxide）膜、即ち、８８０℃、０．８Ｔ
ｏｒｒ程度の高温低圧条件で、材料ガスとしてＳｉＨ2
Ｃｌ2（ジクロロシラン）とＮ2Ｏの混合ガスを用いた減
圧ＣＶＤにより厚さ約１０００ÅのＳｉＯ2を積層し、
ゲート絶縁膜（１２）としている。尚、ｐ−Ｓｉはａ−
Ｓｉの熱処理やレーザー処理により多結晶化したもので
もよく、また、ＨＴＯ膜はｐ−Ｓｉを熱酸化したもので
もよい。（以上、図２参照） 続いて、ゲート配線となるｐ−Ｓｉを前述のチャンネル
用ｐ−Ｓｉと同様の方法で、３０００Å程度の厚さに成
膜する。その後、減圧ＣＶＤによりＰＯＣｌ3を拡散源
としてこのゲートｐ−Ｓｉをｎ+型にドープして低抵抗
化する。ドーピングは、膜成長時にＰＣｌ3などのドー
パントガスを混入して行ってもよい。そして、ＳＦ6と
Ｃｌ2を主成分とした混合ガスを用いたプラズマエッチ
により、ゲートｐ−Ｓｉのエッチングを行うことによ
り、ゲート電極（１３）が形成される。（以上、図３参
照） 次に、ゲート電極（１３）をマスクとして、ｎ型不純物
である燐（Ｐ）の第１のイオン注入を低ドーズ量で行い
低濃度のドープトｐ−Ｓｉ領域を形成する。これによ
り、ソース・ドレイン領域（１１Ｓ，１１Ｄ）がｎ-型
にドーピングされて低抵抗化される。（以上、図４参
照） 次に、ゲート電極（１３）より大きなサイズのレジスト
（Ｒ１，Ｒ２）でマスキングして、再び燐（Ｐ）の第２
のイオン注入を高ドーズ量で行い高濃度のドープトｐ−
Ｓｉ領域を形成する。これにより、ソース・ドレイン領
域（１１Ｓ，１１Ｄ）がノンドープ領域との接続部を除
いてｎ+型にドーピングされて、ＬＤＤ構造が形成され
る。レジスト（Ｒ１）はレジスト（Ｒ２）よりも大きく
形成され、低濃度領域（ｎ-）は、画素部が大きく、駆
動回路部が小さくされる。（以上、図５参照） 以下、レジスト（Ｒ１，Ｒ２）を剥離した後、９００
℃、３０分程度の活性化アニールを行って、イオン注入
によって生じた格子欠陥の回復と、不純物原子の格子位
置への置換を促す。最後に、層間絶縁膜（１４）として
全面にＳｉＯ2のＣＶＤ膜を形成し、エッチングで所定
のコンタクトホール（ＣＴ）を形成した後、Ａｌの成膜
とエッチングによりソース・ドレイン電極（１５）を形
成して、図１の構造が得られる。
の石英ガラスからなる透明基板（１０）上に、６４０
℃、０．３Ｔｏｒｒ程度の条件下でＳｉＨ4またはＳｉ2
Ｈ6を材料ガスとした減圧ＣＶＤにより、厚さ約６００
Åのｐ−Ｓｉ膜を積層する。このｐ−Ｓｉ膜をエッチン
グすることにより、島状のチャンネル層（１１）が形成
される。チャンネル層（１１）上には全面にＨＴＯ（Hi
gh Tempereture Oxide）膜、即ち、８８０℃、０．８Ｔ
ｏｒｒ程度の高温低圧条件で、材料ガスとしてＳｉＨ2
Ｃｌ2（ジクロロシラン）とＮ2Ｏの混合ガスを用いた減
圧ＣＶＤにより厚さ約１０００ÅのＳｉＯ2を積層し、
ゲート絶縁膜（１２）としている。尚、ｐ−Ｓｉはａ−
Ｓｉの熱処理やレーザー処理により多結晶化したもので
もよく、また、ＨＴＯ膜はｐ−Ｓｉを熱酸化したもので
もよい。（以上、図２参照） 続いて、ゲート配線となるｐ−Ｓｉを前述のチャンネル
用ｐ−Ｓｉと同様の方法で、３０００Å程度の厚さに成
膜する。その後、減圧ＣＶＤによりＰＯＣｌ3を拡散源
としてこのゲートｐ−Ｓｉをｎ+型にドープして低抵抗
化する。ドーピングは、膜成長時にＰＣｌ3などのドー
パントガスを混入して行ってもよい。そして、ＳＦ6と
Ｃｌ2を主成分とした混合ガスを用いたプラズマエッチ
により、ゲートｐ−Ｓｉのエッチングを行うことによ
り、ゲート電極（１３）が形成される。（以上、図３参
照） 次に、ゲート電極（１３）をマスクとして、ｎ型不純物
である燐（Ｐ）の第１のイオン注入を低ドーズ量で行い
低濃度のドープトｐ−Ｓｉ領域を形成する。これによ
り、ソース・ドレイン領域（１１Ｓ，１１Ｄ）がｎ-型
にドーピングされて低抵抗化される。（以上、図４参
照） 次に、ゲート電極（１３）より大きなサイズのレジスト
（Ｒ１，Ｒ２）でマスキングして、再び燐（Ｐ）の第２
のイオン注入を高ドーズ量で行い高濃度のドープトｐ−
Ｓｉ領域を形成する。これにより、ソース・ドレイン領
域（１１Ｓ，１１Ｄ）がノンドープ領域との接続部を除
いてｎ+型にドーピングされて、ＬＤＤ構造が形成され
る。レジスト（Ｒ１）はレジスト（Ｒ２）よりも大きく
形成され、低濃度領域（ｎ-）は、画素部が大きく、駆
動回路部が小さくされる。（以上、図５参照） 以下、レジスト（Ｒ１，Ｒ２）を剥離した後、９００
℃、３０分程度の活性化アニールを行って、イオン注入
によって生じた格子欠陥の回復と、不純物原子の格子位
置への置換を促す。最後に、層間絶縁膜（１４）として
全面にＳｉＯ2のＣＶＤ膜を形成し、エッチングで所定
のコンタクトホール（ＣＴ）を形成した後、Ａｌの成膜
とエッチングによりソース・ドレイン電極（１５）を形
成して、図１の構造が得られる。
【００１７】続いて、本発明の第２の実施例を説明す
る。図６は、第１の実施例と同様、左側が画素部のＴＦ
Ｔ、右側が駆動回路部のＴＦＴの断面図である。いずれ
も、石英ガラスなどの高耐熱性の基板（１０）上に、ｐ
−Ｓｉからなるチャンネル層（１１）が島状に形成され
ている。この上に被覆されたＳｉＯ2などのゲート絶縁
膜（１２）を挟んで、ｐ−Ｓｉからなるゲート電極（１
３）が形成されている。チャンネル層（１１）には、ｎ
型不純物のイオン注入でゲート電極（１３）にセルフア
ラインしたソース及びドレイン領域（１１Ｓ，１１Ｄ）
が形成されている。ソース及びドレイン領域（１１Ｓ，
１１Ｄ）は３回のイオン注入により高濃度領域（ｎ++）
と低濃度領域（ｎ+，ｎ-）が形成されている。低濃度領
域濃度は、画素部が低く（ｎ-）、駆動回路部が高く
（ｎ+）形成されている。ゲート電極（１３）を覆う全
面にはＳｉＯ2などの層間絶縁膜（１４）が形成され、
層間絶縁膜（１４）上には、Ａｌなどからなるソース及
びドレイン電極（１５Ｓ，１５Ｄ）が形成され、コンタ
クトホール（ＣＴ）を介してそれぞれソース及びドレイ
ン領域（１１Ｓ，１１Ｄ）に接続されている。
る。図６は、第１の実施例と同様、左側が画素部のＴＦ
Ｔ、右側が駆動回路部のＴＦＴの断面図である。いずれ
も、石英ガラスなどの高耐熱性の基板（１０）上に、ｐ
−Ｓｉからなるチャンネル層（１１）が島状に形成され
ている。この上に被覆されたＳｉＯ2などのゲート絶縁
膜（１２）を挟んで、ｐ−Ｓｉからなるゲート電極（１
３）が形成されている。チャンネル層（１１）には、ｎ
型不純物のイオン注入でゲート電極（１３）にセルフア
ラインしたソース及びドレイン領域（１１Ｓ，１１Ｄ）
が形成されている。ソース及びドレイン領域（１１Ｓ，
１１Ｄ）は３回のイオン注入により高濃度領域（ｎ++）
と低濃度領域（ｎ+，ｎ-）が形成されている。低濃度領
域濃度は、画素部が低く（ｎ-）、駆動回路部が高く
（ｎ+）形成されている。ゲート電極（１３）を覆う全
面にはＳｉＯ2などの層間絶縁膜（１４）が形成され、
層間絶縁膜（１４）上には、Ａｌなどからなるソース及
びドレイン電極（１５Ｓ，１５Ｄ）が形成され、コンタ
クトホール（ＣＴ）を介してそれぞれソース及びドレイ
ン領域（１１Ｓ，１１Ｄ）に接続されている。
【００１８】画素部の低濃度領域（ｎ-）の濃度を低
く、駆動回路部の低濃度領域（ｎ+）の濃度を高く形成
したことにより、画素部ではチャンネル層（１２）の抵
抗が大きくなり、駆動回路部では小さくなる。このた
め、画素部では、ＯＦＦ抵抗が増大して液晶への印加電
圧の保持率が向上するとともに、駆動回路部では、ＯＮ
抵抗が低下して、移動度が向上する。
く、駆動回路部の低濃度領域（ｎ+）の濃度を高く形成
したことにより、画素部ではチャンネル層（１２）の抵
抗が大きくなり、駆動回路部では小さくなる。このた
め、画素部では、ＯＦＦ抵抗が増大して液晶への印加電
圧の保持率が向上するとともに、駆動回路部では、ＯＮ
抵抗が低下して、移動度が向上する。
【００１９】次に、製造方法を説明する。第１の実施例
の図４において、燐（Ｐ）の第１のイオン注入を低ドー
ズ量で行ってソース及びドレイン領域（１１Ｓ，１１
Ｄ）をｎ-型へドーピングした後、画素部にゲート電極
（１３）より大きなレジスト（Ｒ３）でマスキングし
て、燐（Ｐ）の第２のイオン注入を高ドーズ量で行う。
これにより、画素部では、低濃度領域がｎ-型に保持さ
れ、高濃度領域がｎ+型にされるとともに、駆動回路部
では、ソース及びドレイン領域（１１Ｓ，１１Ｄ）の全
域がｎ+にされる。（以上、図７参照） 続いて、駆動回路部にもゲート電極（１３）より大きな
レジスト（Ｒ４）でマスキングして、燐（Ｐ）の第３の
イオン注入を高ドーズ量で行う。これにより、画素部で
は、低濃度領域がｎ-型に保持されるとともに、高濃度
領域がｎ++型にドーピングされ、駆動回路部では、ソー
ス及びドレイン領域（１１Ｓ，１１Ｄ）が、ノンドープ
領域との接続部分がｎ+型に保持されるとともに、これ
以外の領域がｎ++型にドーピングされて、ＬＤＤ構造が
形成される。（以上、図８参照）以下、第１の実施例と
同様に、アニールを行い、ソース及びドレイン電極（１
３Ｓ，１３Ｄ）を形成して図６の構造となる。
の図４において、燐（Ｐ）の第１のイオン注入を低ドー
ズ量で行ってソース及びドレイン領域（１１Ｓ，１１
Ｄ）をｎ-型へドーピングした後、画素部にゲート電極
（１３）より大きなレジスト（Ｒ３）でマスキングし
て、燐（Ｐ）の第２のイオン注入を高ドーズ量で行う。
これにより、画素部では、低濃度領域がｎ-型に保持さ
れ、高濃度領域がｎ+型にされるとともに、駆動回路部
では、ソース及びドレイン領域（１１Ｓ，１１Ｄ）の全
域がｎ+にされる。（以上、図７参照） 続いて、駆動回路部にもゲート電極（１３）より大きな
レジスト（Ｒ４）でマスキングして、燐（Ｐ）の第３の
イオン注入を高ドーズ量で行う。これにより、画素部で
は、低濃度領域がｎ-型に保持されるとともに、高濃度
領域がｎ++型にドーピングされ、駆動回路部では、ソー
ス及びドレイン領域（１１Ｓ，１１Ｄ）が、ノンドープ
領域との接続部分がｎ+型に保持されるとともに、これ
以外の領域がｎ++型にドーピングされて、ＬＤＤ構造が
形成される。（以上、図８参照）以下、第１の実施例と
同様に、アニールを行い、ソース及びドレイン電極（１
３Ｓ，１３Ｄ）を形成して図６の構造となる。
【００２０】
【発明の効果】以上の説明から明らかな如く、ｐ−Ｓｉ
ＴＦＴを用いた液晶表示装置において、ＬＤＤ構造の低
濃度領域の大きさまたは濃度を調整することにより、ト
ランジスタのチャンネルコンダクタンスを異ならせ、画
素部では、ＯＦＦ抵抗を増大して電圧保持率を向上する
とともに、駆動回路部では、ＯＮ抵抗を減少して移動度
を上昇させることができた。
ＴＦＴを用いた液晶表示装置において、ＬＤＤ構造の低
濃度領域の大きさまたは濃度を調整することにより、ト
ランジスタのチャンネルコンダクタンスを異ならせ、画
素部では、ＯＦＦ抵抗を増大して電圧保持率を向上する
とともに、駆動回路部では、ＯＮ抵抗を減少して移動度
を上昇させることができた。
【図１】本発明の第１の実施例に係る液晶表示装置の断
面図である。
面図である。
【図２】本発明の実施例に係る製造工程の断面図であ
る。
る。
【図３】本発明の実施例に係る製造工程の断面図であ
る。
る。
【図４】本発明の実施例に係る製造工程の断面図であ
る。
る。
【図５】本発明の実施例に係る製造工程の断面図であ
る。
る。
【図６】本発明の第１の実施例に係る液晶表示装置の断
面図である。
面図である。
【図７】本発明の実施例に係る製造工程の断面図であ
る。
る。
【図８】本発明の実施例に係る製造工程の断面図であ
る。
る。
【図９】液晶表示装置の平面図である。
【図１０】従来の液晶表示装置の断面図である。
Ｇ１〜Ｇｍ ゲートライン Ｄ１〜Ｄｎ ドレインライン ＧＤ ゲートドライバー ＤＤ ドレインライバー Ｓ サンプル回路 １０ 透明基板 １１ チャンネル層 １１Ｓ ソース領域 １１Ｄ ドレイン領域 １２ ゲート絶縁膜 １３ ゲート電極 １４ 層間絶縁膜 １５Ｓ ソース電極 １５Ｄ ドレイン電極 ＣＴ コンタクトホール
Claims (2)
- 【請求項１】 基板上に互いに交差して配置されたゲー
トライン群とドレンライン群の各交差部に形成された第
１の薄膜トランジスタ群と、 前記ゲートライン及びドレインラインを駆動する駆動回
路部を構成する第２の薄膜トランジスタ群とが形成され
た液晶表示装置において、 前記第１及び第２の薄膜トランジスタは、半導体層とし
て、多結晶シリコンを用い、そのソース及びドレイン領
域は複数回の不純物のドーピングにより異なる濃度で低
抵抗化された高濃度領域と低濃度領域からなり、かつ、
前記第２の薄膜トランジスタは前記第１の薄膜トランジ
スタに比べて、前記低濃度領域が小さく形成されている
ことを特徴とする液晶表示装置。 - 【請求項２】 基板上に互いに交差して配置されたゲー
トライン群とドレンライン群の各交差部に形成された第
１の薄膜トランジスタ群と、 前記ゲートライン及びドレインラインを駆動する駆動回
路部を構成する第２の薄膜トランジスタ群とが形成され
た液晶表示装置において、 前記第１及び第２の薄膜トランジスタは、半導体層とし
て、多結晶シリコンを用い、そのソース及びドレイン領
域は複数回の不純物のドーピングにより異なる濃度で低
抵抗化された高濃度領域と低濃度領域からなり、かつ、
前記第２の薄膜トランジスタは前記第１の薄膜トランジ
スタに比べて、前記低濃度領域の濃度が高く形成されて
いることを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30655994A JPH08160464A (ja) | 1994-12-09 | 1994-12-09 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30655994A JPH08160464A (ja) | 1994-12-09 | 1994-12-09 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08160464A true JPH08160464A (ja) | 1996-06-21 |
Family
ID=17958514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30655994A Pending JPH08160464A (ja) | 1994-12-09 | 1994-12-09 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08160464A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6650395B2 (en) | 2000-08-28 | 2003-11-18 | Seiko Epson Corporation | Liquid crystal device and electronic device and method of manufacturing the devices |
| US6713748B1 (en) | 1998-06-22 | 2004-03-30 | Kabushiki Kaisha Toshiba | Image detection device |
| WO2004053822A2 (en) * | 2002-12-09 | 2004-06-24 | Samsung Electronics Co., Ltd. | Display pixel, display apparatus having an image pixel and method of manufacturing display device |
| US6784457B2 (en) | 1999-12-14 | 2004-08-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2008028399A (ja) * | 2006-07-21 | 2008-02-07 | Toppoly Optoelectronics Corp | 画素と駆動領域の異なる電気特性を有する薄膜トランジスタデバイスを有するディスプレイ、およびその製造方法 |
| JP2008165028A (ja) * | 2006-12-28 | 2008-07-17 | Toshiba Matsushita Display Technology Co Ltd | 液晶表示装置 |
| US7417252B2 (en) * | 2003-07-18 | 2008-08-26 | Samsung Sdi Co., Ltd. | Flat panel display |
| US7821065B2 (en) * | 1999-03-02 | 2010-10-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising a thin film transistor comprising a semiconductor thin film and method of manufacturing the same |
| CN103376608A (zh) * | 2012-04-25 | 2013-10-30 | 乐金显示有限公司 | 液晶显示设备及其制造方法 |
| CN114512097A (zh) * | 2020-12-23 | 2022-05-17 | 武汉天马微电子有限公司 | 显示装置 |
-
1994
- 1994-12-09 JP JP30655994A patent/JPH08160464A/ja active Pending
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| US8350267B2 (en) | 2003-07-18 | 2013-01-08 | Samsung Display Co., Ltd. | Flat panel display |
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| CN103376608A (zh) * | 2012-04-25 | 2013-10-30 | 乐金显示有限公司 | 液晶显示设备及其制造方法 |
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| CN114512097A (zh) * | 2020-12-23 | 2022-05-17 | 武汉天马微电子有限公司 | 显示装置 |
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