JPH08220506A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】 【目的】 ｐ−ＳｉＴＦＴを用いた駆動回路内蔵型液晶
表示装置において、表示品位とＬＣＤモジュールの小型
化を妨げることなく信頼性を向上する。 【構成】 ドライバーを構成するＴＦＴのうち、負荷の
大きいｎ−ｃｈＴＦＴ（１１）のみをＬＤＤ構造とす
る。これにより、駆動回路部全体の信頼性が向上し、か
つ、ＬＤ部の介在部が最少となるため、駆動能力の低下
が抑えられるとともに、素子形成面積の増大が抑えられ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶表示装置（ＬＣ
Ｄ：Liquid Crystal Display）に関し、特に、駆動回路
部を表示画素部と同様に基板上に一体形成した、駆動回
路内蔵型ＬＣＤに関する。

【０００２】

【従来の技術】ＬＣＤは小型、薄型、低消費電力などの
利点があり、ＯＡ機器、ＡＶ機器などの分野で実用化が
進んでいる。特に、スイッチング素子として、薄膜トラ
ンジスタ（ＴＦＴ：Thin Film Transistor）を用いたア
クティブマトリクス型は、原理的にデューティ比１００
％のスタティック駆動をマルチプレクス的に行うことが
でき、大画面、高精細な動画ディスプレイに使用されて
いる。

【０００３】アクティブマトリクスＬＣＤは、マトリク
ス状に配置された表示電極にＴＦＴを接続形成した基板
（ＴＦＦ基板）と共通電極を有する基板（対向基板）
が、液晶を挟んで貼り合わされて構成されている。表示
電極と共通電極の対向部分は液晶を誘電層とした画素容
量となっており、ＴＦＴにより選択された電圧が印加さ
れる。液晶は電気光学的に異方性を有しており、画素容
量により形成された電界の強度に対応して光を変調す
る。

【０００４】近年、ＴＦＴのチャンネル層としてｐ−Ｓ
ｉを用いることによって、マトリクス画素部と周辺駆動
回路部を同一基板上に形成した駆動回路内蔵型のＬＣＤ
が開発されている。一般に、ｐ−Ｓｉはａ−Ｓｉに比べ
て移動度が高く、また、ゲートセルフアライン構造によ
る微細化、寄生容量の縮小による高速化が達成され、ｎ
−ｃｈＴＦＴとｐ−ｃｈＴＦＴの相補構造を形成するこ
とにより、高速駆動回路を構成することができる。この
ように、駆動回路部をマトリクス画素部と一体形成する
ことにより、製造コストの削減、ＬＣＤモジュールの小
型化が実現される。

【０００５】図１４にこのようなＬＣＤの構成を示す。
中央部の点線で囲まれた部分はマトリクス画素部であ
り、ＴＦＴのＯＮ／ＯＦＦを制御するゲートライン（Ｇ
１〜Ｇｍ）と画素信号用のドレインライン（Ｄ１〜Ｄ
ｎ）が交差して配置されている。各交点にはＴＦＴとこ
れに接続する表示電極（いずれも不図示）が形成されて
いる。画素部の左右にはゲートライン（Ｇ１〜Ｇｍ）を
選択するゲートドライバー（ＧＤ）が配置され、画素部
の上下には、映像信号をサンプリングしてホールドし、
ゲートドライバ（ＧＤ）の走査に同期して各ドレインラ
イン（Ｄ１〜Ｄｎ）に画素信号電圧を印加するドレイン
ドライバー（ＤＤ）が配置されている。これらのドライ
バー（ＧＤ，ＤＤ）は主としてシフトレジスタからな
り、これは、ｐ−ＳｉＴＦＴのｎ−ｃｈとｐ−ｃｈの相
補構造により構成されている。

【０００６】図１５に、このようなｐ−ＳｉＴＦＴの構
造を示す。高耐熱性の石英ガラスなどの基板（１００）
上に、６００℃程度の常圧ＣＶＤによりｐ−Ｓｉ（１０
１）が形成され島状にパターニングされている。ｐ−Ｓ
ｉ（１０１）上には、ＳｉＯ2などのゲート絶縁膜（１
０２）が被覆されている。ゲート絶縁膜（１０２）上に
は、常圧ＣＶＤにより成膜したｐ−Ｓｉをｎ型に高濃度
にドーピングして低抵抗化し、これをパターニングして
得られたゲート電極（１０３）がある。ゲート電極（１
０３）上には、製造時に他の導電型の不純物の注入を阻
止する絶縁膜が積層され注入ストッパー（１０４）が設
けられている。また、ｐ−Ｓｉ（１０１）は、ゲート電
極（１０３）をマスクとしたセルフアライン構造で、ｎ
型あるいはｐ型にドーピングされたソース・ドレイン領
域（１０１Ｓ，１０１Ｄ）と、ノンドープのチャンネル
領域（１０１Ｎ）が形成されている。全面にはＳｉＮX
などの層間絶縁膜（１０５）が被覆され、層間絶縁膜
（１０５）上には、Ａｌなどからなるソース及びドレイ
ン電極（１０６Ｓ，１０６Ｄ）が設けられ、コンタクト
ホール（ＣＴ）を介して各々ソース・ドレイン領域（１
０１Ｓ，１０１Ｄ）に接続されている。更に図示は省い
たが、画素部ではＩＴＯからなる表示電極が形成されて
ソース電極（１０６Ｓ）へ接続され、駆動回路部では層
間絶縁膜と導電膜により多層配線が形成されて所定の結
線が形成される。

【０００７】

【発明が解決しようとする課題】図１６と図１７にｎ−
ｃｈＴＦＴ素子の特性が印加電圧時間に依存して劣化す
る様子を示した。図１６はバイアス印加時間に対する閾
値電圧Ｖthの初期値Ｖthoからのシフト量ΔＶth［ｖ］
を示す特性図であり、図１７はバイアス印加時間に対す
る相互コンダクタンスｇｍの初期値ｇｍoからの劣化量
Δｇｍの割合Δｇｍ／ｇｍoを示す特性図である。な
お、それぞれの図の破線で示すグラフ（Ｂ）は、ゲート
電圧Ｖｇ＝０［ｖ］、ドレイン電圧Ｖｄ＝２０［ｖ］の
場合のΔＶth値あるいはΔｇｍ／ｇｍo値であり、一点
鎖線で示すグラフ（Ｃ）は、同じくＶｇ＝Ｖｄ＝２０
［ｖ］の場合のΔＶth値あるいはΔｇｍ／ｇｍo値であ
る。図１６において、グラフ（Ｂ）に着目すると、ＴＦ
ＴがＯＦＦで、かつ、ドレイン電圧が印加された状態で
は６［ｖ］以上の閾値の変化があるのに対し、グラフ
（Ｃ）を見ると、ＴＦＴがＯＮでソース・ドレイン間が
導通の場合は、時間がたつにつれて２〜４［Ｖ］と比較
的小さい。また、図１７より、グラフ（Ｂ）に着目する
と、ＴＦＴがＯＦＦで、かつ、ドレイン電圧が印加され
た状態では、ｇｍの劣化量は６０％程度以上であるのに
対し、グラフ（Ｃ）を見ると、時間がたつにつれて１〜
数％と小さい。これより、ＯＦＦ中にバイアス電圧が印
加されると、チャンネル内に強電界が形成され、アバラ
ンシェ増幅などによるホットキャリアを生じ、特性の劣
化につながることが推測される。

【０００８】ＴＦＴの耐圧を向上する手段として、ソー
ス・チャンネル間、及び、ドレイン・チャンネル間に、
ソース及びドレンン領域よりも不純物濃度の低い領域
（ＬＤ）を介在させた低濃度ドレイン（ＬＤＤ；Lightl
y Doped Drain）構造、あるいは、チャンネル長を大き
くした構造などがある。しかし、このような高耐圧の構
造は一般に、相互コンダクタンスｇｍの低下、素子形成
面積の増大などをもたらすため、駆動能力とＬＣＤモジ
ュールの小型化を維持しながら、信頼性を高めることは
困難であった。特に、ドレイン側のシフトレジスタの速
度を低下させると直接に表示品位の劣化につながり、ま
た駆動回路部の大型化は、ＬＣＤモジュールの小型化を
妨げるのみならず、高価な石英基板の使用比率が高ま
り、コストの増大をもたらしていた。

【０００９】

【課題を解決するための手段】本発明はこの課題を解決
するために成され、第１に、基板上に互いに交差して配
置されたゲートライン群とドレインライン群、これらの
各交差部に形成されたスイッチ素子群、及び、前記ゲー
トライン及びドレインラインへ信号電圧を印加する駆動
回路部を有する液晶表示装置において、前記スイッチ素
子群及び前記駆動回路部は、複数の多結晶シリコン薄膜
トランジスタにより構成され、このうちＯＦＦ中にバイ
アス電圧が印加される期間が印加されない期間よりも長
い前記多結晶シリコン薄膜トランジスタは、ＯＦＦ中に
バイアス電圧が印加される期間が印加されない期間より
も短い前記多結晶シリコン薄膜トランジスタよりも高耐
圧の構造に形成されている構成とした。

【００１０】第２に、第１の構成において、前記駆動回
路部はシフトレジスタ部を含み、前記シフトレジスタの
各段は、第１のクロックドインバータ、及び、第２のク
ロックドインバータとインバータからなるラッチ回路に
より構成され、前記第１及び第２のクロックドインバー
タは、Ｌレベル出力側の前記多結晶シリコン薄膜トラン
ジスタが、クロックにより前記Ｌレベル出力を制御する
前記多結晶シリコン薄膜トランジスタよりも高耐圧の構
造に形成されている構成とした。

【００１１】第３に、第２の構成において、前記高耐圧
の構造は、高濃度にドーピングされたソース領域及びド
レイン領域の相対向する側に接する少なくともいずれか
一方において、ノンドープのチャンネル領域との間に低
濃度にドーピングされたＬＤ領域が介在されている構成
とした。第４に、第３の構成において、前記ＬＤ領域
は、前記ドレイン領域と前記チャンネル領域の間に介在
され、かつ、前記第１及び第２のクロックドインバータ
の出力端は、前記ドレイン領域に接続されている構成と
した。

【００１２】第５に、第２の構成において、前記駆動回
路部は前記シフトレジスタの隣接する各段の出力の論理
積をとるためのＮＡＮＤ回路部を含み、前記ＮＡＮＤ回
路のＬレベル出力側の前記多結晶シリコン薄膜トランジ
スタは、前記ＮＡＮＤ回路のＧＲＯＵＮＤ入力側の前記
多結晶シリコン薄膜トランジスタよりも高耐圧の構造に
形成されている構成とした。

【００１３】第６に、第５の構成において、前記高耐圧
の構造は、高濃度にドーピングされたソース領域及びド
レイン領域の相対向する側に接する少なくともいずれか
一方において、ノンドープのチャンネル領域との間に低
濃度にドーピングされたＬＤ領域が介在されている構成
とした。第７に、第６の構成において、前記ＬＤ領域
は、前記ドレイン領域と前記チャンネル領域の間に介在
され、かつ、前記ＮＡＮＤ回路の出力端は前記ドレイン
領域に接続されている構成とした。

【００１４】

【作用】前記第１の構成で、多結晶シリコン薄膜トラン
ジスタのうち、印加される信号電圧の波形によって負荷
がかかり、劣化が激しくなるトランジスタのみを高耐圧
の構造とすることにより、駆動能力の低下や、トランジ
スタの形成面積の増大を少なく抑えながら、同時に、素
子特性の劣化による動作不良が防がれて信頼性が向上さ
れる。

【００１５】前記第２の構成で、シフトレジスタを構成
する多結晶シリコン薄膜トランジスタのうち、印加され
る信号電圧の波形によって負荷が大きく劣化しやすくな
るクロックドインバータのＬレベル出力側のトランジス
タのみを比較的高耐圧の構造に形成することにより、駆
動能力の低下やトランジスタの形成面積の増大を少なく
抑えながら、同時に、信頼性が向上される。

【００１６】前記第３の構成で、高耐圧の多結晶シリコ
ン薄膜トランジスタとして、高濃度にドーピングされた
ソース及びドレイン領域の少なくとも一方と、ノンドー
プのチャンネル領域との間に低濃度にドーピングされた
ＬＤ領域を介在させた構造とすることにより、チャンネ
ル中の電界が緩和されて耐圧が高まり、信頼性が向上す
る。

【００１７】前記第４の構成で、Ｈレベル期間の長いク
ロックドインバータの出力端に接続するＬレベル側の多
結晶シリコン薄膜トランジスタのドレインに、ＬＤ領域
を形成することにより、ドレイン領域近傍の強電界が緩
和され、駆動能力の低下やトランジスタの形成面積の増
大を最小限に抑えながら、同時に、信頼性が向上され
る。

【００１８】前記第５の構成で、ＮＡＮＤ回路を構成す
る多結晶シリコン薄膜トランジスタのうち、印加される
信号電圧の波形によって負荷が大きく劣化しやすくなる
Ｌレベル出力側のトランジスタのみを比較的高耐圧の構
造に形成することにより、駆動能力の低下やトランジス
タの形成面積の増大を少なく抑えながら、同時に、信頼
性が向上される。

【００１９】前記第６の構成で、高耐圧の多結晶シリコ
ン薄膜トランジスタとして、高濃度にドーピングされた
ソース及びドレイン領域の少なくとも一方と、ノンドー
プのチャンネル領域との間に低濃度にドーピングされた
ＬＤ領域を介在させた構造とすることにより、チャンネ
ル中の電界が緩和されて耐圧が高まり、信頼性が向上す
る。

【００２０】前記第７の構成で、Ｈレベル期間の長いＮ
ＡＮＤ回路出力端に接続するＬレベル側の多結晶シリコ
ン薄膜トランジスタのドレインにＬＤ領域を形成するこ
とにより、ドレイン領域近傍の強電界が緩和され、駆動
能力の低下やトランジスタの形成面積の増大を最小限に
抑えながら、同時に、信頼性が向上される。

【００２１】

【実施例】続いて、本発明を実施例に基づいて詳細に説
明する。まず図１に、ゲートドライバーの構成を示す。
シフトレジスタの各段は、第１のクロックドインバータ
（１）、及び、入力端が第１のクロックドインバータ
（１）の出力端に接続されたインバータ（２）と、イン
バータ（２）の入出力端にそれぞれ出入力端が接続され
た第２のクロックドインバータ（３）からなるラッチ回
路（４）により構成されている。各段の出力（・・・Ｑ
n-1，Ｑn，Ｑn+1・・・）は、ＮＡＮＤ回路（５）とイ
ンバータ（６）により論理積が取られ、画素部のゲート
ライン（Ｇ）へ印加される。同一段の第１及び第２のク
ロックドインバータ（１，３）は、相反転クロック信号
が入力され、かつ、各段のクロックドインバータ（３）
と次段のクロックドインバータ（１）は同じクロック信
号が印加される。

【００２２】図２はドレインドライバーの構成であり、
ゲート側と同様、シフトレジスタの各段は、第１のクロ
ックドインバータ（１）、及び、インバータ（２）と第
２のクロックドインバータ（３）からなるラッチ回路
（４）により構成されている。各段の出力はサンプル・
ホールド回路（ＳＨ）を介して画素部のドレインライン
（Ｄ）へ印加される。

【００２３】図３は、図１及び図２に示したシフトレジ
スタの第ｎ段の等価回路図である。第ｎ−１段からの入
力（Ｑn-1）は、ｎ−ｃｈＴＦＴ（１１，１２）及びｐ
−ｃｈＴＦＴ（１３，１４）より構成された第１のクロ
ックドインバータ（１）へ入力され、その出力（＊Ｑ
n）は、ｎ−ｃｈＴＦＴ（２１）及びｐ−ｃｈＴＦＴ
（２２）より構成されたインバータ（２）へ接続される
とともに、ｎ−ｃｈＴＦＴ（３１，３２）及びｐ−ｃｈ
ＴＦＴ（３３，３４）より構成されたクロックドインバ
ータ（３）の出力側へ接続されている。インバータ
（２）の出力は第ｎ段の出力（Ｑn）となるとともに、
クロックドインバータ（３）の入力側へ接続されてい
る。

【００２４】各々の論理ゲートにおいて、ｎ−ｃｈＴＦ
Ｔ（１１，２１，３１）はクロックドインバータ及びイ
ンバータ（１，２，３）のＬレベルを出力し、ｐ−ｃｈ
ＴＦＴ（１３，２２，３３）はＨレベルを出力する。ま
た、ｎ−ｃｈＴＦＴ（１２，３２）はそれぞれクロック
信号（ＣＬＫ）及び反転クロック信号（＊ＣＬＫ）によ
りクロックドインバータ（１，３）のＬレベルの出力を
制御し、ｐ−ｃｈＴＦＴ（１４，３４）はそれぞれ反転
クロック信号（＊ＣＬＫ）及びクロック信号（ＣＬＫ）
によりクロックドインバータ（１，３）のＨレベルの出
力を制御する。

【００２５】図４は、図１から図３に示したシフトレジ
スタの第ｎ段の入出力波形である。以下、図４を参照し
ながら各構成素子の振る舞いを考察する。期間（Ａ）に
おいて、前段からの入力（Ｑn-1）はＬレベルであり、
この時、ｐ−ｃｈＴＦＴ（１３）はＯＮであり、更にこ
の期間の半分に当たる反転クロック信号（＊ＣＬＫ）の
Ｌ期間中にｐ−ｃｈＴＦＴ（１４）がＯＮするため、第
１のクロックドインバータ（１）の出力（＊Ｑn）は常
時Ｈレベルに保たれる。この間、ｎ−ｃｈＴＦＴ（１
１）はＯＦＦであり、また、この期間の半分はクロック
信号（ＣＬＫ）がＨレベルになるため、Ｘ点での電圧
（Ｖｘ）は常時Ｌレベルにある。即ち、ｎ−ｃｈＴＦＴ
（１１）は、ＯＦＦ中にバイアス電圧（｜＊Ｑn−Ｖｘ
｜＞０）が印加された状態で、負荷がかかっている。

【００２６】また、第１のクロックドインバータ（１）
からのＨレベルの入力（＊Ｑn）により、ｎ−ｃｈＴＦ
Ｔ（２１）はＯＮされ、出力（Ｑn）はＬレベルとなっ
ている。このＬレベル入力によりｐ−ｃｈＴＦＴ（３
３）がＯＮされ、更に、この期間の半分に当たるクロッ
ク信号（ＣＬＫ）のＬ期間中にｐ−ｃｈＴＦＴ（３４）
がＯＮするため、第２のクロックドインバータ（３）の
出力（＊Ｑn）はＨレベルに保たれる。この間、ｎ−ｃ
ｈＴＦＴ（３１）はＯＦＦであるため、反転クロック信
号（＊ＣＬＫ）とは無関係に、Ｙ点での電圧（Ｖｙ）は
Ｌレベルにある。即ち、ｎ−ｃｈＴＦＴ（３１）は、Ｏ
ＦＦ中にバイアス電圧（｜＊Ｑn−Ｖｙ｜＞０）が印加
された状態で、負荷がかかっている。

【００２７】続く期間（Ｂ）では、前段からの入力（Ｑ
n-1）はＨレベルとなって、ｎ−ｃｈＴＦＴ（１１）が
ＯＮとなりｐ−ｃｈＴＦＴ（１３）がＯＦＦとなるが、
クロック信号及び反転クロック信号（ＣＬＫ，＊ＣＬ
Ｋ）によりｎ−ｃｈＴＦＴ（１２）及びｐ−ｃｈＴＦＴ
（１４）がＯＦＦであるため、出力（＊Ｑn）はＨレベ
ルのままである。Ｘ点では、ｎ−ｃｈＴＦＴ（１１）が
ＯＮであるため、電圧（Ｖｘ）は出力（＊Ｑn）と同じ
Ｈレベルとなる。この時、ｎ−ｃｈＴＦＴ（１２）はＯ
ＦＦ中にバイアス電圧（｜Ｖｘ｜）が印加された状態に
あり、負荷がかかっている。

【００２８】続く期間（Ｃ）では、クロック信号及び反
転クロック信号（ＣＬＫ，＊ＣＬＫ）によりｎ−ｃｈＴ
ＦＴ（１２）及びｐ−ｃｈＴＦＴ（１４）がＯＮされる
ため、出力（＊Ｑn）はＬレベルとなる。そして、ｎ−
ｃｈＴＦＴ（２１）がＯＦＦされ、ｐ−ｃｈＴＦＴ（２
２）がＯＮとなり、出力（Ｑn）はＨレベルとなる。こ
の時、ｎ−ｃｈＴＦＴ（２１）はＯＦＦ中にバイアス電
圧（｜Ｑn｜）が印加された状態で負荷がかかってい
る。この時、クロック信号及び反転クロック信号（ＣＬ
Ｋ，＊ＣＬＫ）によりクロックドインバータ（３）はＯ
ＦＦされている。

【００２９】次の期間（Ｄ）では、前段からの入力（Ｑ
n-1）はＬレベルになって、ｎ−ｃｈＴＦＴ（１１）が
ＯＦＦとなりｐ−ｃｈＴＦＴ（１３）がＯＮとなるが、
クロック信号及び反転クロック信号（ＣＬＫ，＊ＣＬ
Ｋ）によりｎ−ｃｈＴＦＴ（１２）及びｐ−ｃｈＴＦＴ
（１４）がＯＦＦであるため、出力（＊Ｑn）はＬレベ
ルのままである。

【００３０】そして期間（Ｅ）では、クロック信号及び
反転クロック信号（ＣＬＫ，＊ＣＬＫ）によりｎ−ｃｈ
ＴＦＴ（１２）及びｐ−ｃｈＴＦＴ（１４）がＯＮとな
るため、出力（＊Ｑn）はＨレベルとなり、これ以降、
期間（Ａ）と同じ状態になる。以上の考察をまとめる
と、全動作期間の大部分を占める期間（Ａ，Ｅ）では、
ｎ−ｃｈＴＦＴ（１１，３１）がＯＦＦ中にバイアス電
圧が印加された状態にあり（ｎ−ｃｈＴＦＴ（３１）に
ついては期間（Ｂ）も）、大きな負荷がかかっていて劣
化しやすくなっている。一方、ｎ−ｃｈＴＦＴ（１２）
は期間（Ｂ）のみ、また、ｎ−ｃｈＴＦＴ（２１）は期
間（Ｃ，Ｄ）のみＯＦＦ中にバイアス電圧が印加された
状態になっている。これらの期間（Ｂ，Ｃ，Ｄ）は、全
動作期間の数百分の一を占めるにすぎず、通常、各素子
は期間（Ａ，Ｅ）の電圧印加状態にあるものとみなせ
る。

【００３１】また、ｐ−ｃｈＴＦＴ（２２）は期間
（Ａ，Ｂ，Ｅ）、ｐ−ｃｈＴＦＴ（１３）は期間
（Ｃ）、ｐ−ｃｈＴＦＴ（３３）は期間（Ｃ，Ｄ）、ｐ
−ｃｈＴＦＴ（１４）は期間（Ｄ）においてＯＦＦ中に
バイアス電圧が印加された状態になっているが、これら
ｐ−ｃｈ素子は周知の如くホールによる導電のためｎ−
ｃｈ素子と比べると、一般に劣化は小さい。

【００３２】これから、ｎ−ｃｈＴＦＴ（１１，３１）
にかかる負荷が断然大きく、他の素子に比べて劣化しや
すい状態にあることがわかる。このため、これらのＴＦ
Ｔ（１１，３１）のみにＬＤＤ構造を採用することによ
り、シフトレジスタ部全体の耐圧を効率的に高めなが
ら、駆動能力の低下、及び、素子形成面積の拡大を最小
限に抑えることができる。

【００３３】図５は図１に示されたＮＡＮＤ回路（５）
の等価回路図である。ｎ−ｃｈＴＦＴ（５１，５２）と
ｐ−ｃｈＴＦＴ（５３，５４）により構成され、それぞ
れの入力端にはシフトレジスタの隣接する出力が接続さ
れている。即ち、図１におけるクロックドインバータ
（１）の入力（Ｑn-1）がｎ−ｃｈＴＦＴ（５１）及び
ｐ−ｃｈＴＦＴ（５３）にゲート入力されるとともに、
インバータ（２）の出力（Ｑn）がｎ−ｃｈＴＦＴ（５
２）及びｐ−ｃｈＴＦＴ（５４）にゲート入力されてい
る。

【００３４】図６に、ＮＡＮＤ回路（５）の入出力波形
を示す。入力（Ｑn-1）と入力（Ｑn）は、クロック信号
（ＣＬＫ）の１／２周期期間互いにずれており、出力
（＊Ｖn）は入力（Ｑn-1，Ｑn）がいずれもＨレベルの
期間（Ｈ）のみＬレベルとなっている。また、図６のＺ
で示した地点の電圧（Ｖｚ）は、入力（Ｑn-1）がＨレ
ベルで入力（Ｑn）がＬレベルの期間（Ｇ）のみＨレベ
ルとなっている。これより、ｎ−ｃｈＴＦＴ（５１）
は、全動作期間の大部分に当たる期間（Ｆ，Ｉ，Ｊ）中
ＯＦＦ時にバイアス電圧（｜＊Ｖｎ−Ｖｚ｜＞０）が印
加された状態にあり、負荷が大きく、劣化しやすい状態
にある。また、ｎ−ｃｈＴＦＴ（５２）は、期間（Ｇ）
中のみバイアス電圧（｜＊Ｖｎ−Ｖｚ｜＞０）が印加さ
れた状態にあることがわかる。また、ｐ−ｃｈＴＦＴ
（５３，５４）が、期間（Ｈ）を除いてＨレベルにある
ことから大部分の期間でバイアス電圧が無印加の状態に
ある（期間（Ｆ，Ｈ，Ｉ，Ｊ））。このため、負荷が大
きく劣化しやすいｎ−ｃｈＴＦＴ（５１）のみにＬＤＤ
構造を採用することにより、ＮＡＮＤ回路部全体の耐圧
を効率的に高めながら、駆動能力の低下、及び、素子形
成面積の拡大を最小限に抑えることができる。

【００３５】なお、図示は省いたが、図１におけるイン
バータ（６）もまた、ｎ−ｃｈＴＦＴとｐ−ｃｈＴＦＴ
から構成されるが、図３で示したインバータ（２）の場
合と同様、全駆動期間のわずか数百分の１にあたる期間
（Ｈ）を除く大部分の期間において、入力（＊Ｖn）は
Ｈレベルにあり、出力（Ｖn）はＬレベルにある。即
ち、ｎ−ｃｈＴＦＴはＯＮであり、劣化しにくい状態に
ある。一方のｐ−ｃｈＴＦＴは周知の如く劣化は小さ
い。

【００３６】図７と図８にＴＦＴ素子の特性が印加電圧
時間に依存して変化する様子を示した。図７はバイアス
印加時間に対する閾値電圧Ｖthの初期値Ｖthoからのシ
フト量ΔＶth［ｖ］を示した特性図であり、図８は同じ
く相互コンダクタンスｇｍの初期値ｇｍoからの劣化量
Δｇｍの割合Δｇｍ／ｇｍoを示した特性図である。そ
れぞれ図の実線で示したグラフ（Ａ）がＬＤＤ構造を採
用した素子について、ゲート電圧Ｖｇ＝０［ｖ］、ドレ
イン電圧Ｖｄ＝２０［ｖ］の場合のシフト量ΔＶthある
いは変化量Δｇｍ／ｇｍoである。また、破線で示すグ
ラフ（Ｂ）は、比較例として、ＬＤＤ構造を採用しない
素子についての同様の各量であり、各々、図１６及び図
１７のグラフ（Ｂ）と同じ値である。図７より、閾値電
圧のシフト量は、ＬＤＤ構造を採用することにより０．
４［ｖ］以下にまで小さくなっており、同様に図８よ
り、ｇｍの劣化量は５％程度にまで小さくなっている。
即ち、ＬＤＤ構造の素子は、ＯＦＦ中にバイアス電圧が
印加されて負荷がかかった状態において、ＬＤＤを採ら
ない素子と比べて特性の変化量が大幅に低減されること
がわかる。

【００３７】従って、前述の図３、図４を用いた考察、
及び、図５、図６を用いた考察より、通常のＬＣＤの駆
動において、ｎ−ｃｈＴＦＴ（１１，３１，５１）にか
かる負荷が大きく、劣化しやすい状態にあることが判明
したため、これらＴＦＴ（１１，３１，５１）のみに、
耐圧を重視してＬＤＤ構造を採用することにより、効率
的に駆動回路部全体の耐圧を高め信頼性を向上すること
ができる。また、図３から、各々シフトレジスタの各段
を構成する１０個のＴＦＴのうちＬＤＤ構造を採用する
のはｎ−ｃｈＴＦＴ（１１，３１）の２個であり、図５
から、ＮＡＮＤ回路（５）を構成する４つのＴＦＴのう
ちＬＤＤ構造を採用するのはｎ−ｃｈＴＦＴ（５１）の
１個のみである。このため、図１に示すシフトレジスタ
部（１，４）とＡＮＤ回路（５，６）からなるゲートド
ライバー、及び、図２に示すシフトレジスタ部（１，
４）とサンプル・ホールド部からなるドレインドライバ
ーにおいて、ｎ−ｃｈＴＦＴ（１１，３１，５１）をＬ
ＤＤ構造としても、駆動能力の低下や素子形成面積の増
大が僅かですむ。

【００３８】このようなＬＤＤ構造のｎ−ｃｈＴＦＴの
構造を図９に示す。石英ガラスなどの基板（１００）上
には、ｐ−Ｓｉ（１０１）の島層が形成されており、両
端部はｎ型の不純物が高濃度にドーピングされたソース
領域（１０１Ｓ）及びドレイン領域（１０１Ｄ）となっ
ている。そして、ドレイン領域（１０１Ｄ）とノンドー
プのチャンネル領域（１０１Ｎ）の間には、低濃度にド
ーピングされたＬＤ領域（１０１Ｌ）が形成されてい
る。これらの上には、全面にゲート絶縁膜（１０２）が
被覆され、ゲート絶縁膜（１０２）上の、チャンネル層
（１０１Ｎ）に対応する部分には、ｎ型にドーピングさ
れたｐ−Ｓｉからなるゲート電極（１０３）が形成さ
れ、これと同じパターンでゲート電極（１０３）上には
注入ストッパー（１０４）である絶縁膜が形成されてい
る。これらの上には、層間絶縁膜（１０５）が被覆さ
れ、ソース及びドレイン電極（１０６Ｓ，１０６Ｄ）と
その配線が形成され、層間絶縁膜（１０５）に開口され
たコンタクトホール（ＣＴ）を介して各々ソース及びド
レイン領域（１０１Ｓ，１０１Ｄ）に接続されている。

【００３９】ここで、図３に示したｎ−ｃｈＴＦＴ（１
１，３１）では、そのドレイン電極（１０６Ｄ）が各々
出力（＊Ｑn）に接続され、図５に示したｎ−ｃｈＴＦ
Ｔ（５１）では、そのドレイン電極（１０６Ｄ）が出力
（＊Ｖn）に接続される。出力（＊Ｑn）は、図４で説明
したように、大部分の期間（Ａ，Ｅ）においてＨレベル
にあり、この時Ｘ点の電圧（Ｖｘ）はＬレベルであり、
また、ゲート入力（Ｑn-1）はＬレベルにある。このた
め、ｎ−ｃｈＴＦＴ（１１）はＯＦＦ中にドレイン・ソ
ース間にバイアス電圧が印加された状態であるが、特
に、ドレイン領域（１０１Ｄ）側が高電圧で、強電界が
発生する。同様に、ｎ−ｃｈＴＦＴ（３１）では、期間
（Ａ，Ｂ，Ｅ）において、ＯＦＦ中にドレイン・ソース
間にバイアス電圧が印加された状態でドレイン領域（１
０１Ｄ）側に強電界が発生する。また、図６で説明した
ように、大部分の期間（Ｆ，Ｉ，Ｊ）において、（＊Ｖ
n）はＨレベルであり、この時Ｚ点の電圧（Ｖｚ）はＬ
レベル、また、ゲート入力（Ｑn-1）はＬレベルにあ
る。このため、ｎ−ｃｈＴＦＴ（５１）は、ＯＦＦ中に
ドレイン・ソース間にバイアス電圧が印加された状態に
あり、特に、ドレイン領域（１０１Ｄ）側が高電圧で強
電界が生じる。

【００４０】このため、図９のごとくドレイン側にＬＤ
領域（１０１Ｌ）を形成してドレイン領域（１０１Ｄ）
近傍の強電界を緩和することにより、劣化を防いでい
る。なお、ＬＤ領域（１０１Ｌ）は、ドレイン側には必
要不可欠であるが、ソース側には、相互コンダクタンス
の低下及び素子形成面積の増大を最低限に抑えるため、
ＳＤ（シングルドレイン）としている。

【００４１】また、この構造のＴＦＴは、ＯＦＦ時のリ
ーク電流抑制に優れ、保持特性を向上することができる
ので、画素部のスイッチング素子にも採用する。以下、
図１０から図１３を用いて製造方法を説明する。まず、
高耐熱性の石英ガラスからなる透明基板（１００）上
に、６４０℃、０．３Ｔｏｒｒ程度の条件下でＳｉＨ4
またはＳｉ2Ｈ6を材料ガスとした減圧ＣＶＤにより、厚
さ約６００Åのｐ−Ｓｉ（１０１）を成膜する。このｐ
−Ｓｉ（１０１）を島状にエッチングした後、全面にＨ
ＴＯ（High Tempereture Oxide）膜、即ち、８８０℃、
０．８Ｔｏｒｒ程度の高温低圧条件で、材料ガスとして
ＳｉＨ2Ｃｌ2（ジクロロシラン）とＮ2Ｏの混合ガスを
用いた減圧ＣＶＤにより厚さ約１０００ÅのＳｉＯ2を
被覆し、ゲート絶縁膜（１０２）としている。尚、ｐ−
Ｓｉはａ−Ｓｉの熱処理により多結晶化したものでもよ
く、また、ゲート絶縁膜（１０２）はｐ−Ｓｉを熱酸化
したものを用いてもよい。（以上、図１０参照） 続いて、ゲート配線となるｐ−Ｓｉを前述のｐ−Ｓｉ
（１０１）と同様に減圧ＣＶＤにより３０００Å程度の
厚さに成膜し、減圧ＣＶＤによりＰＯＣｌ3を拡散源と
してこのゲートｐ−Ｓｉをｎ型にドーピングして低抵抗
化する。ドーピングは、膜成長時にＰＣｌ3などのドー
パントガスを混入してもよい。続いて、４００℃程度の
常圧ＣＶＤでＳｉＯ2を２５００〜３０００Åの厚さに
積層し、これをＨＦ（フッ酸）またはＢＨＦ（バッファ
ドフッ酸）を主成分とした混合液をエッチャントとして
ゲートパターンにエッチングすることにより注入ストッ
パー（１０４）を形成する。また、エッチャントにＣＨ
Ｆ3系ガスを用いたドライ式でエッチングを行ってもよ
い。同じマスクを用い、ＳＦ6とＣｌ2を主成分とした混
合ガスを用いたプラズマエッチにより、ゲートｐ−Ｓｉ
のエッチングを行うことにより、ゲート電極（１０
３）、及び、その接続ラインが形成される。（以上、図
１１参照） 次に、ｐ−ｃｈとなるＴＦＴ領域にマスキング レジス
トを施した後、ｎ−ｃｈとなるｐ−Ｓｉ（１０１）に対
して、ゲート電極（１０３）をマスクとして、ｎ型不純
物である燐（Ｐ）をドーズ量１０↑13／ｃｍでイオン注
入し、ソース・ドレイン領域に低濃度のｎ-ｐ−Ｓｉ領
域を形成する。（以上、図１２参照） 更に、ゲート電極（１０３）より大きなパターンのレジ
スト（Ｒ）で、図３及び図５に示される劣化しやすいｎ
−ｃｈＴＦＴ（１１，３１，５１）においてゲート電極
（１０３）領域及びＬＤ領域（１０１Ｌ）をマスキング
した後、再び燐（Ｐ）をドーズ量１０↑15／ｃｍでイオ
ン注入し高濃度のｎ+ｐ−Ｓｉ領域を形成する。これに
より、高濃度のソース及びドレイン領域（１０１Ｓ，１
０１Ｄ）、ノンドープのチャンネル層（１０１Ｎ）、及
び、ノンドープのチャンネル層（１０１Ｎ）とｎ+ｐ−
Ｓｉのドレイン領域（１０１Ｄ）との間にｎ-ｐ−Ｓｉ
のＬＤ領域（１０１Ｌ）が介在され、ＬＤＤ構造が完成
される。ここでレジスト（Ｒ）は、マスクずれなどを考
慮して、ＬＤ領域（１０１Ｌ）が消滅せず、かつ、駆動
能力の低下及び素子形成面積の増大を最小限に抑えるた
め、ＬＤ幅を１〜１．５μｍに設計している。即ち、露
光精度の限界のため、最大０．５μｍ程度のレジストの
位置ずれがあった場合でも、ＬＤ領域（１０１Ｌ）の消
滅が避けられる。この時、レジスト（Ｒ）がソース側に
ずれて、ソース側にＬＤ領域が形成されても差し支えは
ない。（以上、図１３参照） 全てのレジストを剥離後、ｐ−ｃｈ領域以外にマスキン
グレジストを施して、ｐ型不純物であるボロン（Ｂ）の
イオン注入を行い、ｐ−ｃｈＴＦＴのソース・ドレイン
領域をｐ+型にドープする。この際、注入ストッパー
（１０４）は、ゲートセルフアライン構造におけるマス
クとなるとともにｎ+型ゲート電極（１０３）へのＢイ
オンの注入を防ぐ。（不図示） レジストの剥離及び活性化アニールを行った後、層間絶
縁膜（１０５）として全面にＳｉＯ2のＣＶＤ膜を形成
し、エッチングで所定のコンタクトホール（ＣＴ）を形
成した後、Ａｌの成膜とエッチング、及び、層間絶縁膜
の成膜を所定回数、更には、ＩＴＯの成膜とエッチング
を行い、ソース・ドレイン電極（１０６Ｓ，１０６Ｄ）
とその接続ライン、液晶駆動用の表示電極、及び、ＴＦ
Ｔの結線を形成し、画素部のマトリクスパターンと駆動
回路部が完成される。

【００４２】図１３で説明したように、ＬＤＤ構造は、
ゲート電極（１０３）上に、レジスト（Ｒ）を選択的に
被覆することにより形成されるので、ＴＦＴ素子のう
ち、ＬＤＤ構造を採用する素子と、ＬＤＤ構造を採用し
ない素子を自由に決定することができる。このため、本
発明では、図７、図８及び図１６、図１７から、バイア
ス電圧の印加時間と素子特性の劣化の関係と、ＬＤＤ素
子の高耐圧性に着目し、かつ、図４及び図６の波形図か
ら、図３及び図５に示したＴＦＴ素子のうち、負荷が大
きく劣化しやすいｎ−ｃｈＴＦＴ（１１，３１，５１）
のみに図９の如きＬＤＤ構造を採用し、他の素子は、図
１５の如きＳＤ構造とした構成としている。これによ
り、相互コンダクタンスを低下させ、素子形成面積を増
大させるＬＤＤ構造の採用が最小限に止められるため、
駆動能力の低下やＬＣＤモジュールの大型化を避けなが
ら、効率的に耐圧が高められ、信頼性が向上される。

【００４３】本発明は、以上で説明した実施例に限定さ
れることはなく、入出力波形の査定によって、比較的劣
化しやすい素子と、比較的劣化しにくい素子を選別し、
劣化しやすい素子を、劣化しにくい素子よりも耐圧の高
い構造とするものである。一般的に高耐圧の構造は駆動
能力が落ちるとともに、素子形成面積を増大させるため
モジュールの小型化を妨げる傾向にあるが、本発明は、
特に劣化しやすい素子のみを高耐圧の構造とすることに
より、駆動回路全体の耐圧を十分に高めながら、駆動能
力の低下や素子形成面積の増大を最小限に抑えたもので
ある。

【００４４】

【発明の効果】以上の説明から明らかな如く、本発明
は、ｐ−ＳｉＴＦＴを用いた駆動回路内蔵型ＬＣＤにお
いて、基板上に一体的に形成されたＴＦＴのうち、負荷
の大きい素子のみにＬＤＤ構造を採用したものである。
これにより、素子特性の劣化が抑えられて、信頼性が向
上するとともに、ＬＤＤ構造は負荷の大きい素子にのみ
選択的に採用するため、駆動能力の低下や素子形成面積
の増大が最小限に抑えられ、良好な表示やＬＣＤモジュ
ールの小型化を妨げることがなくなる。

【図面の簡単な説明】

【図１】液晶表示装置に内蔵されたゲートドライバーの
等価回路図である。

【図２】液晶表示装置に内蔵されたドレインドライバー
の等価回路図である。

【図３】液晶表示装置に内蔵されたシフトレジスタの等
価回路図である。

【図４】液晶表示装置に内蔵されたシフトレジスタの入
出力波形図である。

【図５】液晶表示装置に内蔵されたＮＡＮＤ回路の等価
回路図である。

【図６】液晶表示装置に内蔵されたＮＡＮＤ回路の入出
力波形図である。

【図７】ＬＤＤ構造を採用したＴＦＴのバイアス印加時
間−閾値電圧シフト量の特性図である。

【図８】ＬＤＤ構造を採用したＴＦＴのバイアス印加時
間−相互コンダクタンス変化量の特性図である。

【図９】ＬＤＤ構造のＴＦＴの断面図である。

【図１０】ＬＤＤ構造のＴＦＴの製造工程断面図であ
る。

【図１１】ＬＤＤ構造のＴＦＴの製造工程断面図であ
る。

【図１２】ＬＤＤ構造のＴＦＴの製造工程断面図であ
る。

【図１３】ＬＤＤ構造のＴＦＴの製造工程断面図であ
る。

【図１４】液晶表示装置の構成図である。

【図１５】ＴＦＴの断面図である。

【図１６】ＴＦＴのバイアス印加時間−閾値電圧シフト
量の特性図である。

【図１７】ＴＦＴのバイアス印加時間−相互コンダクタ
ンス変化量の特性図である。

【符号の説明】

１，３ クロックドインバータ ２, ６ インバータ ４ ラッチ回路 ５ ＮＡＮＤ回路 １１，１２，２１，３１，３２，５１，５２ ｎ−ｃｈ
ＴＦＴ １３，１４，２２，３３，３４，５３，５４ ｐ−ｃｈ
ＴＦＴ １００ 基板 １０１ ｐ−Ｓｉ １０２ ゲート絶縁膜 １０３ ゲート電極 １０４ 注入ストッパー １０５ 層間絶縁膜 １０６ ソース・ドレイン電極 ＣＴ コンタクトホール Ｇ ゲートライン Ｄ ドレインライン ＧＤ ゲートドライバー ＤＤ ドレインドライバー

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【手続補正書】

【提出日】平成７年８月８日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】図２

【補正方法】変更

【補正内容】

【図２】

Claims (7)

【特許請求の範囲】
1. 【請求項１】 基板上に互いに交差して配置されたゲー
   トライン群とドレインライン群、これらの各交差部に形
   成されたスイッチ素子群、及び、前記ゲートライン及び
   ドレインラインへ信号電圧を印加する駆動回路部を有す
   る液晶表示装置において、 前記スイッチ素子群及び前記駆動回路部は、複数の多結
   晶シリコン薄膜トランジスタにより構成され、このうち
   ＯＦＦ中にバイアス電圧が印加される期間が印加されな
   い期間よりも長い前記多結晶シリコン薄膜トランジスタ
   が、高耐圧の構造に形成されていることを特徴とする液
   晶表示装置。
2. 【請求項２】 前記駆動回路部はシフトレジスタ部を含
   み、前記シフトレジスタの各段は、第１のクロックドイ
   ンバータ、及び、第２のクロックドインバータとインバ
   ータからなるラッチ回路により構成され、前記第１及び
   第２のクロックドインバータは、Ｌレベル出力側の前記
   多結晶シリコン薄膜トランジスタが、クロックにより前
   記Ｌレベル出力を制御する前記多結晶シリコン薄膜トラ
   ンジスタよりも高耐圧の構造に形成されていることを特
   徴とする請求項１記載の液晶表示装置。
3. 【請求項３】 前記高耐圧の構造は、高濃度にドーピン
   グされたソース領域及びドレイン領域の相対向する側に
   接する少なくともいずれか一方において、ノンドープの
   チャンネル領域との間に低濃度にドーピングされたＬＤ
   領域が介在されていることを特徴とする請求項２記載の
   液晶表示装置。
4. 【請求項４】 前記ＬＤ領域は、前記ドレイン領域と前
   記チャンネル領域の間に介在され、かつ、前記第１及び
   第２のクロックドインバータの出力端は、前記ドレイン
   領域に接続されていることを特徴とする請求項３記載の
   液晶表示装置。
5. 【請求項５】 前記駆動回路部は、前記シフトレジスタ
   の隣接する各段の出力の論理積をとるためのＮＡＮＤ回
   路部を含み、前記ＮＡＮＤ回路のＬレベル出力側の前記
   多結晶シリコン薄膜トランジスタは、前記ＮＡＮＤ回路
   のＧＲＯＵＮＤ入力側の前記多結晶シリコン薄膜トラン
   ジスタよりも高耐圧の構造に形成されていることを特徴
   とする請求項２記載の液晶表示装置。
6. 【請求項６】 前記高耐圧の構造は、高濃度にドーピン
   グされたソース領域及びドレイン領域の相対向する側に
   接する少なくともいずれか一方において、ノンドープの
   チャンネル領域との間に低濃度にドーピングされたＬＤ
   領域が介在されていることを特徴とする請求項５記載の
   液晶表示装置。
7. 【請求項７】 前記ＬＤ領域は、前記ドレイン領域と前
   記チャンネル領域の間に介在され、かつ、前記ＮＡＮＤ
   回路の出力端は前記ドレイン領域に接続されていること
   を特徴とする請求項６記載の液晶表示装置。