JP2846736B2 - 薄膜半導体装置 - Google Patents
薄膜半導体装置Info
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- thin film
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- gate electrode
- tft
- type tft
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、薄膜半導体装置に関し、特に液晶表示素子
の駆動に適した薄膜半導体装置に関する。
の駆動に適した薄膜半導体装置に関する。
（従来の技術） 液晶パネル内の各画素に対応する部分に、薄膜トラン
ジスタ素子（TFT）がスイッチング素子として設けられ
たアクティブマトリクス型液晶表示装置の研究及び実用
化が進められている。
ジスタ素子（TFT）がスイッチング素子として設けられ
たアクティブマトリクス型液晶表示装置の研究及び実用
化が進められている。
さらに、上述のTFTとともに、それらのTFTを駆動する
ための駆動回路（ドライバ）を構成するTFTが、液晶表
示パネルの基板上に直接形成された駆動回路一体型の表
示装置も研究が進められている。
ための駆動回路（ドライバ）を構成するTFTが、液晶表
示パネルの基板上に直接形成された駆動回路一体型の表
示装置も研究が進められている。
液晶表示装置の駆動回路の最小構成単位はインバータ
である。CMOS構造を有するインバータ（CMOSインバー
タ）は、一対のｎ型TFT及びｐ型TFTにより構成される。
である。CMOS構造を有するインバータ（CMOSインバー
タ）は、一対のｎ型TFT及びｐ型TFTにより構成される。
上記TFTとしては、半導体層が多結晶シリコンで構成
されるTFT（多結晶シリコンTFT）が通常用いられる。そ
の理由は、多結晶シリコンは、非晶質シリコンに比較し
て、電子及びホールの移動度が高いこと、及び、ｎ型及
びｐ型のTFTを同一のプロセスによって作成することが
できるために、CMOS構造を構成し易いことである。この
ような性質を有する多結晶シリコンTFTにより構成され
たCMOSは、従って、動作周波数特性や消費電力の面で優
れている。
されるTFT（多結晶シリコンTFT）が通常用いられる。そ
の理由は、多結晶シリコンは、非晶質シリコンに比較し
て、電子及びホールの移動度が高いこと、及び、ｎ型及
びｐ型のTFTを同一のプロセスによって作成することが
できるために、CMOS構造を構成し易いことである。この
ような性質を有する多結晶シリコンTFTにより構成され
たCMOSは、従って、動作周波数特性や消費電力の面で優
れている。
従来のCMOSインバータの一例を第３図に示す。
端子33がインバータの入力端子、端子34がインバータ
の出力端子である。また、端子31には、２値論理のうち
低い方のレベルの電位（以下、Ｌ電位とする）が、端子
32には、高い方のレベルの電位（以下、Ｈ電位とする）
が与えられる。
の出力端子である。また、端子31には、２値論理のうち
低い方のレベルの電位（以下、Ｌ電位とする）が、端子
32には、高い方のレベルの電位（以下、Ｈ電位とする）
が与えられる。
Ｌ電位が与えられる端子31はコンタクトホール39を通
じてｎ型のTFT35のソースと接続され、ｎ型のTFT35のド
レインはコンタクトホール40を通じてインバータの出力
端子34と接続されている。また、Ｈ電位が与えられる端
子32は、コンタクトホール42を通じてｐ型のTFT36のソ
ースと接続され、ｐ型のTFT36のドレインはコンタクト
ホール41を通じてインバータの出力端子34と接続されて
いる。インバータの入力端子33は、コンタクトホール43
を通じて両TFT35、36のゲート電極37、38に接続されて
いる。
じてｎ型のTFT35のソースと接続され、ｎ型のTFT35のド
レインはコンタクトホール40を通じてインバータの出力
端子34と接続されている。また、Ｈ電位が与えられる端
子32は、コンタクトホール42を通じてｐ型のTFT36のソ
ースと接続され、ｐ型のTFT36のドレインはコンタクト
ホール41を通じてインバータの出力端子34と接続されて
いる。インバータの入力端子33は、コンタクトホール43
を通じて両TFT35、36のゲート電極37、38に接続されて
いる。
このインバータの出力端子34の電位は、端子31の電位
と端子32の電位との差、及び両TFT35、36のソース−ド
レイン間抵抗の比によって決まる。すなわち、入力端子
33の電位がＬの時はｎ型のTFT35はオフの状態であるの
に対し、ｐ型のTFTはオン状態であり、ｐ型TFT36の抵抗
がｎ型TFT35の抵抗に比べて十分低い。従って、出力端
子34には端子32の電圧Ｈが出力される。逆に、入力端子
33の電位がＨの時には、ｎ型TFT35がオン、ｐ型TFT36が
オフとなり、出力端子34にはＬ電位が出力される。
と端子32の電位との差、及び両TFT35、36のソース−ド
レイン間抵抗の比によって決まる。すなわち、入力端子
33の電位がＬの時はｎ型のTFT35はオフの状態であるの
に対し、ｐ型のTFTはオン状態であり、ｐ型TFT36の抵抗
がｎ型TFT35の抵抗に比べて十分低い。従って、出力端
子34には端子32の電圧Ｈが出力される。逆に、入力端子
33の電位がＨの時には、ｎ型TFT35がオン、ｐ型TFT36が
オフとなり、出力端子34にはＬ電位が出力される。
（発明が解決しようとする課題） アクティブマトリクス型液晶表示装置の駆動回路は、
通常のLSIの動作圧力よりも高い電圧を必要とする。例
えば、表示モードとして現在最も表示特性が良いとされ
ているノーマリホワイトモードを用いる場合、100:1以
上のコントラスト比を得るためには液晶に7.5V程度の圧
力を加える必要がある。また、液晶に直流電圧を長時間
にわたって印加すると液晶に特性劣化を生じるため、液
晶は交流バイアスにより駆動する必要がある。
通常のLSIの動作圧力よりも高い電圧を必要とする。例
えば、表示モードとして現在最も表示特性が良いとされ
ているノーマリホワイトモードを用いる場合、100:1以
上のコントラスト比を得るためには液晶に7.5V程度の圧
力を加える必要がある。また、液晶に直流電圧を長時間
にわたって印加すると液晶に特性劣化を生じるため、液
晶は交流バイアスにより駆動する必要がある。
従って、各絵素部の液晶を駆動するためのTFT（液晶
パネル内のTFT）のゲート電極には、そのTFTがオフの時
に、ドレイン電位が−7.5Vであっても書き込んだ映像信
号を保持できるだけの電圧を加える必要があり、また、
そのTFTがオンの時にはドレイン電極に7.5Vの映像信号
を書き込むことができるような電圧を加える必要があ
る。液晶パネル内の全TFTの閾値電圧のばらつき等を考
慮すると、アクティブマトリクス液晶表示装置の駆動回
路は、Ｈレベル電位とＬレベル電位との間の電位差VHL
を20V程度にして動作させる必要がある。
パネル内のTFT）のゲート電極には、そのTFTがオフの時
に、ドレイン電位が−7.5Vであっても書き込んだ映像信
号を保持できるだけの電圧を加える必要があり、また、
そのTFTがオンの時にはドレイン電極に7.5Vの映像信号
を書き込むことができるような電圧を加える必要があ
る。液晶パネル内の全TFTの閾値電圧のばらつき等を考
慮すると、アクティブマトリクス液晶表示装置の駆動回
路は、Ｈレベル電位とＬレベル電位との間の電位差VHL
を20V程度にして動作させる必要がある。
一般に、TFTのソース−ドレイン間の電圧を高くして
ゆくと、TFTをオフにするような電圧を、そのゲート電
極に印加していても、TFTのソース−ドレイン間に電流
（リーク電流）が流れるようになる。
ゆくと、TFTをオフにするような電圧を、そのゲート電
極に印加していても、TFTのソース−ドレイン間に電流
（リーク電流）が流れるようになる。
第４図に、ｎ型TFT35における、ドレイン−ソース間
の電圧VDSに対するドレイン電流IDの依存性を実線で示
す。ここで、ゲート−ソース間の電圧VGSは、0Vである
（ｎ型TFT35はオフ状態となる）。
の電圧VDSに対するドレイン電流IDの依存性を実線で示
す。ここで、ゲート−ソース間の電圧VGSは、0Vである
（ｎ型TFT35はオフ状態となる）。
VDSは、第３図のCMOSインバータにおいて、端子31の
電位を0Vとしたときの端子34の電位に対応する。また、
IDは、ｎ型TFTがオフ状態のときのｎ型TFT35のチャネル
領域を流れるリーク電流に対応する。
電位を0Vとしたときの端子34の電位に対応する。また、
IDは、ｎ型TFTがオフ状態のときのｎ型TFT35のチャネル
領域を流れるリーク電流に対応する。
第４図の実線で示される特性線より、従来のインバー
タ中のｎ型TFT35に於いては、VDSが15Vよりも大きくな
ると、リーク電流（ID）が大きく増加することがわか
る。このような傾向はｐ型のTFTよりもｎ型のTFTにおい
て、より顕著に現れる。
タ中のｎ型TFT35に於いては、VDSが15Vよりも大きくな
ると、リーク電流（ID）が大きく増加することがわか
る。このような傾向はｐ型のTFTよりもｎ型のTFTにおい
て、より顕著に現れる。
また第５図に、VHL＝20Vの時の第３図のCMOSインバー
タの伝達特性を実線で示す。
タの伝達特性を実線で示す。
入力電圧VINが0V（ｎ型FET35はオフ状態）のとき、出
力電圧VOUTは20Vよりも低い値となる。これは、第４図
に示されるように、VGS＝0V（ｎ型FET35はオフ状態）で
あっても、VDSが大きくなるとｎ型TFT35の抵抗が十分に
大きくならず、ｐ型TFT36の抵抗がｎ型TFT35の抵抗に比
べて相対的に無視し得えなくなるためである。こうし
て、VIN＝0Vのとき、出力電圧VOUTにｐ型TFTの抵抗によ
る電圧降下の影響が顕著に表れ、出力電圧VOUTが20Vよ
りも低い値となる。
力電圧VOUTは20Vよりも低い値となる。これは、第４図
に示されるように、VGS＝0V（ｎ型FET35はオフ状態）で
あっても、VDSが大きくなるとｎ型TFT35の抵抗が十分に
大きくならず、ｐ型TFT36の抵抗がｎ型TFT35の抵抗に比
べて相対的に無視し得えなくなるためである。こうし
て、VIN＝0Vのとき、出力電圧VOUTにｐ型TFTの抵抗によ
る電圧降下の影響が顕著に表れ、出力電圧VOUTが20Vよ
りも低い値となる。
一方、VIN＝20Vの場合には、出力電圧VOUTは0Vであ
り、正常な出力を行っている。これは、前述のｎ型TFT
とｐ型TFTの特性の違いに起因する。
り、正常な出力を行っている。これは、前述のｎ型TFT
とｐ型TFTの特性の違いに起因する。
また、伝達特性の出力レベルは、全体的に低い。
第５図の実線で示されるような、正常でないインバー
タ特性では、インバータの動作速度が低くなったり、誤
動作を起こしやすくなる等の問題が生ずる。本発明はこ
のような問題点を解決するためのものであり、その目的
とするところは、上記電位差VHLが大きい場合でも良好
な伝達特性を有するCMOSインバータを備えた薄膜半導体
装置を提供することにある。
タ特性では、インバータの動作速度が低くなったり、誤
動作を起こしやすくなる等の問題が生ずる。本発明はこ
のような問題点を解決するためのものであり、その目的
とするところは、上記電位差VHLが大きい場合でも良好
な伝達特性を有するCMOSインバータを備えた薄膜半導体
装置を提供することにある。
（課題を解決するための手段） 本発明の薄膜半導体装置は、一対のｎ型及びｐ型の薄
膜トランジスタ素子によって構成されるCMOSインバータ
を備えた薄膜半導体装置であって、前記ｎ型の薄膜トラ
ンジスタ素子のゲート電極は、基部から分岐された複数
のゲート電極部分を有し、該ゲート電極部分がチャネル
長方向に間隔をもって配されてなり、前記ｎ型の薄膜ト
ランジスタ素子のチャネル領域は、チャネル長方向に間
隔をもって配された複数のチャネル領域部分を有し、該
複数のチャネル領域部分に挟まれた領域はｎ型領域とな
っており、該チャネル領域部分の各々が該薄膜トランジ
スタ素子のゲート絶縁膜を介して該ゲート電極部分の各
々に対向して配されているとともに、該ｎ型の薄膜トラ
ンジスタのチャネル長及び／又はチャネル幅が前記ｐ型
の薄膜トランジスタのチャネル長及び／又はチャネル幅
と異なって構成されていることを特徴としており、その
ことにより上記目的が達成される。
膜トランジスタ素子によって構成されるCMOSインバータ
を備えた薄膜半導体装置であって、前記ｎ型の薄膜トラ
ンジスタ素子のゲート電極は、基部から分岐された複数
のゲート電極部分を有し、該ゲート電極部分がチャネル
長方向に間隔をもって配されてなり、前記ｎ型の薄膜ト
ランジスタ素子のチャネル領域は、チャネル長方向に間
隔をもって配された複数のチャネル領域部分を有し、該
複数のチャネル領域部分に挟まれた領域はｎ型領域とな
っており、該チャネル領域部分の各々が該薄膜トランジ
スタ素子のゲート絶縁膜を介して該ゲート電極部分の各
々に対向して配されているとともに、該ｎ型の薄膜トラ
ンジスタのチャネル長及び／又はチャネル幅が前記ｐ型
の薄膜トランジスタのチャネル長及び／又はチャネル幅
と異なって構成されていることを特徴としており、その
ことにより上記目的が達成される。
（作用） TFTでは、ゲート電極にオフ電圧を印加したときのソ
ース−ドレイン間抵抗を主に構成するのは、TFTのドレ
イン領域とチャネル領域との間の接合部の抵抗である。
しかし、ソース−ドレイン間にあるレベル以上の電圧が
加わると、その接合部を大きなリーク電流が流れるよう
になるため、接合部の抵抗は低くなる。
ース−ドレイン間抵抗を主に構成するのは、TFTのドレ
イン領域とチャネル領域との間の接合部の抵抗である。
しかし、ソース−ドレイン間にあるレベル以上の電圧が
加わると、その接合部を大きなリーク電流が流れるよう
になるため、接合部の抵抗は低くなる。
本発明の薄膜半導体装置の薄膜トランジスタ素子は、
ゲート電極及びチャネル領域が、そのチャネル長方向に
沿って、間隔をもって配された部分を有しているため、
ソース−ドレイン間に印加された電圧が、ソース−ドレ
イン間に形成された複数の接合によって分担されること
になる。例えば、ゲート電極及びチャネル領域を、２つ
の部分に分割することにより、ソース−ドレイン間の電
圧は、２つの接合でそれぞれ約1/2づつ負担される。こ
の場合、１つの接合に印加される電圧は半減するため、
接合を流れるリーク電流は低下する。こうして、接合部
の抵抗低下が防がれることになる。従って、全体とし
て、大きなオフ抵抗を保つことができるようになる。
ゲート電極及びチャネル領域が、そのチャネル長方向に
沿って、間隔をもって配された部分を有しているため、
ソース−ドレイン間に印加された電圧が、ソース−ドレ
イン間に形成された複数の接合によって分担されること
になる。例えば、ゲート電極及びチャネル領域を、２つ
の部分に分割することにより、ソース−ドレイン間の電
圧は、２つの接合でそれぞれ約1/2づつ負担される。こ
の場合、１つの接合に印加される電圧は半減するため、
接合を流れるリーク電流は低下する。こうして、接合部
の抵抗低下が防がれることになる。従って、全体とし
て、大きなオフ抵抗を保つことができるようになる。
（実施例） 本発明を実施例について以下に説明する。
本実施例の薄膜半導体装置が有するCMOSインバータの
平面構造の一例を第１図に示す。
平面構造の一例を第１図に示す。
このCMOSインバータが、第３図に示す従来のCMOSイン
バータと構造上異なる主要な点は、本実施例のｎ型TFT5
のゲート電極７が２本に分割されている点である。ゲー
ト電極７の分割された部分（ゲート電極部分7a及び7b）
は、チャネル長方向に、間隔をもって配されている。
バータと構造上異なる主要な点は、本実施例のｎ型TFT5
のゲート電極７が２本に分割されている点である。ゲー
ト電極７の分割された部分（ゲート電極部分7a及び7b）
は、チャネル長方向に、間隔をもって配されている。
第１図の線Ａ−Ａ′に沿った断面の構造が、第２図に
示されている。
示されている。
以下、第２図を参照しながら、製造工程に即して、本
実施例におけるCMOSインバータの構成を説明する。
実施例におけるCMOSインバータの構成を説明する。
最初に、ガラス、石英等の透明の絶縁性基板15上の全
面に、CVD法によって多結晶シリコン薄膜を80nmの厚み
で形成した。この多結晶シリコン薄膜は、後にｎ型TFT5
のチャネル領域16、ソース領域（ソース電極）25、ドレ
イン領域（ドレイン電極）26、チャネル層16の間のドー
ピングされた部分29、及びｐ型TFT6のチャネル領域30、
ソース領域（ソース電極）28、ドレイン領域（ドレイン
電極）27となるものである。
面に、CVD法によって多結晶シリコン薄膜を80nmの厚み
で形成した。この多結晶シリコン薄膜は、後にｎ型TFT5
のチャネル領域16、ソース領域（ソース電極）25、ドレ
イン領域（ドレイン電極）26、チャネル層16の間のドー
ピングされた部分29、及びｐ型TFT6のチャネル領域30、
ソース領域（ソース電極）28、ドレイン領域（ドレイン
電極）27となるものである。
この多結晶シリコン薄膜にSi+イオンを注入して非晶
質化した後、窒素雰囲気中でアニールすることにより、
大きな結晶粒径を有する多結晶シリコン薄膜を得た。
質化した後、窒素雰囲気中でアニールすることにより、
大きな結晶粒径を有する多結晶シリコン薄膜を得た。
なお、基板としては、上記の絶縁性透明基板以外に
も、半導体基板上に絶縁膜を形成したものも用いること
ができる。
も、半導体基板上に絶縁膜を形成したものも用いること
ができる。
次に、上記多結晶シリコン薄膜は、第１図に示される
ような矩形形状を有する多結晶シリコン薄膜50及び60に
パターニングした。ｎ型TFT5及びｐ型TFT6のチャネル幅
は、CMOSインバータに要求される駆動能力を勘案して決
められる。なお、本図ではCMOSインバータの構成説明を
容易に行うため、どちらのチャネル幅も20μｍと仮定し
た。
ような矩形形状を有する多結晶シリコン薄膜50及び60に
パターニングした。ｎ型TFT5及びｐ型TFT6のチャネル幅
は、CMOSインバータに要求される駆動能力を勘案して決
められる。なお、本図ではCMOSインバータの構成説明を
容易に行うため、どちらのチャネル幅も20μｍと仮定し
た。
その後、CVD法によって、ゲート絶縁膜となる酸化膜1
7を100nmの厚みで形成した。酸化膜17の形成は、スパッ
タリング法による堆積、あるいは上記多結晶シリコン薄
膜50及び60の上面を熱酸化することによっても形成する
ことができる。
7を100nmの厚みで形成した。酸化膜17の形成は、スパッ
タリング法による堆積、あるいは上記多結晶シリコン薄
膜50及び60の上面を熱酸化することによっても形成する
ことができる。
更にその上に、CVD法により多結晶シリコン薄膜を形
成し、拡散法によって不純物（ドーパント）のドーピン
グを行って低抵抗化した。このドーピングはイオン注入
法によって行うことも可能である。本実施例では、この
多結晶シリコン薄膜の厚さを450nmとした。
成し、拡散法によって不純物（ドーパント）のドーピン
グを行って低抵抗化した。このドーピングはイオン注入
法によって行うことも可能である。本実施例では、この
多結晶シリコン薄膜の厚さを450nmとした。
この多結晶シリコン薄膜をパターニングすることによ
り、両TFT5、６のゲート電極７、８を形成した。ｎ型TF
T5のゲート電極７は、２本のゲート電極部分7a及び7bを
有する形状にパターニングした。２つのゲート電極部分
7a及び7bは、チャネル長方向に間隔をもって配された。
各ゲート電極部分7a又は7bの幅（チャネル長方向の長
さ）を各々４μｍ（合計８μｍ）とした。なお、CMOSイ
ンバータの構成説明を容易に行うため、ｐ型TFT6のゲー
ト電極の幅も８μｍと仮定した。
り、両TFT5、６のゲート電極７、８を形成した。ｎ型TF
T5のゲート電極７は、２本のゲート電極部分7a及び7bを
有する形状にパターニングした。２つのゲート電極部分
7a及び7bは、チャネル長方向に間隔をもって配された。
各ゲート電極部分7a又は7bの幅（チャネル長方向の長
さ）を各々４μｍ（合計８μｍ）とした。なお、CMOSイ
ンバータの構成説明を容易に行うため、ｐ型TFT6のゲー
ト電極の幅も８μｍと仮定した。
ｎ型TFT5の２つのゲート電極部分7a及び7bには、共に
等しい電圧が印加されるように、入力端子３から延びる
ゲート電極７が途中で、枝わかれしている（第１図参
照）。しかし、ゲート電極７の形状は、必ずしも、枝状
に分割されている必要はなく、各々の枝状のゲート電極
部分7a及び7bの先端が、チャネル領域の外で、互いに接
続された形状であってもよい。また、ゲート電極７は、
独立したゲート電極部分7a及び7bに完全に分割され、そ
の上に絶縁膜を介して形成されたA1等の配線により互い
に電気的に接続される構造を有していてもよい。
等しい電圧が印加されるように、入力端子３から延びる
ゲート電極７が途中で、枝わかれしている（第１図参
照）。しかし、ゲート電極７の形状は、必ずしも、枝状
に分割されている必要はなく、各々の枝状のゲート電極
部分7a及び7bの先端が、チャネル領域の外で、互いに接
続された形状であってもよい。また、ゲート電極７は、
独立したゲート電極部分7a及び7bに完全に分割され、そ
の上に絶縁膜を介して形成されたA1等の配線により互い
に電気的に接続される構造を有していてもよい。
次に、多結晶シリコン薄膜50において、ｎ型TFT5のソ
ース領域25、ドレイン領域26、及び２つのゲート電極部
分7a及び7bに挟まれた領域29に、イオン注入法によって
ｎ型不純物をドーピングした。このイオン注入は、ゲー
ト電極部分7a及び7bをマスクとして行われた。このイオ
ン注入によって、ｎ型TFT5のチャネル領域16は、チャネ
ル長方向に間隔をもって配された２つのチャネル領域部
分16a及び16bに分割された。また、ソース領域25及びド
レイン領域26の形成と同様にして、領域29が自己整合的
に形成されたため、チャネル領域部分16a及び16bの各々
は、ゲート絶縁膜17を介してゲート電極部分7a及び7bの
各々に対向するように配置している。
ース領域25、ドレイン領域26、及び２つのゲート電極部
分7a及び7bに挟まれた領域29に、イオン注入法によって
ｎ型不純物をドーピングした。このイオン注入は、ゲー
ト電極部分7a及び7bをマスクとして行われた。このイオ
ン注入によって、ｎ型TFT5のチャネル領域16は、チャネ
ル長方向に間隔をもって配された２つのチャネル領域部
分16a及び16bに分割された。また、ソース領域25及びド
レイン領域26の形成と同様にして、領域29が自己整合的
に形成されたため、チャネル領域部分16a及び16bの各々
は、ゲート絶縁膜17を介してゲート電極部分7a及び7bの
各々に対向するように配置している。
このようにして形成された領域29は、ソース領域25及
びドレイン領域26と同じ導電型である。一方、チャネル
領域部分16a及び16bとはｎ型不純物はドープされていな
いため、領域29とチャネル領域部分16a及び16bとの間に
は、整合が形成された。
びドレイン領域26と同じ導電型である。一方、チャネル
領域部分16a及び16bとはｎ型不純物はドープされていな
いため、領域29とチャネル領域部分16a及び16bとの間に
は、整合が形成された。
次に、多結晶シリコン薄膜60に於いて、ｐ型TFT6のソ
ース領域28及びドレイン領域27に、ゲート電極８をマス
クしてイオン注入を行うことにより、ｐ型不純物をドー
ピングした。
ース領域28及びドレイン領域27に、ゲート電極８をマス
クしてイオン注入を行うことにより、ｐ型不純物をドー
ピングした。
なお、ｎ型TFT5のソースドレインを形成するためのイ
オン注入を行うときは、ｐ型TFT6が形成されるべき部分
を覆うレジストが注入マスクとして形成され、ｐ型TFT6
のソースドレインを形成するためのイオン注入を行うと
きは、ｎ型TFT5が形成されるべき部分を覆うレジストが
注入マスクとして形成された。
オン注入を行うときは、ｐ型TFT6が形成されるべき部分
を覆うレジストが注入マスクとして形成され、ｐ型TFT6
のソースドレインを形成するためのイオン注入を行うと
きは、ｎ型TFT5が形成されるべき部分を覆うレジストが
注入マスクとして形成された。
基板上の全面にCVD法によってシリコン酸化膜又はシ
リコン窒化膜を700nmの厚みで形成し、絶縁層20とし
た。
リコン窒化膜を700nmの厚みで形成し、絶縁層20とし
た。
次に、第１図に示す位置にコンタクトホール９、10、
11、12及び13を形成した。第２図に示すように、コンタ
クトホール９、10、11及び12は、絶縁層20及び前述のゲ
ート絶縁膜17を貫通してゲート電極７及び８に達するよ
うに形成された。また、入力端子のコンタクトホール13
は、絶縁層20を貫通して形成された。
11、12及び13を形成した。第２図に示すように、コンタ
クトホール９、10、11及び12は、絶縁層20及び前述のゲ
ート絶縁膜17を貫通してゲート電極７及び８に達するよ
うに形成された。また、入力端子のコンタクトホール13
は、絶縁層20を貫通して形成された。
次に、Ｌ電位供給端子１、Ｈ電位供給端子２、入力端
子３及び出力端子４を、A1等の低抵抗金属膜により形成
した。端子１はコンタクトホール９を通じてｎ型TFT5の
ソース領域25に接続された。端子２はコンタクトホール
12を通じてｐ型TFT6のソース領域28に接続され、端子３
はコンタクトホール13を通じｎ型及びｐ型TFT5、６のゲ
ート電極７、８に接続された。また、端子４はコンタク
トホール10、11を通じてｎ型及びｐ型のTFTのドレイン
領域26、27に接続された。
子３及び出力端子４を、A1等の低抵抗金属膜により形成
した。端子１はコンタクトホール９を通じてｎ型TFT5の
ソース領域25に接続された。端子２はコンタクトホール
12を通じてｐ型TFT6のソース領域28に接続され、端子３
はコンタクトホール13を通じｎ型及びｐ型TFT5、６のゲ
ート電極７、８に接続された。また、端子４はコンタク
トホール10、11を通じてｎ型及びｐ型のTFTのドレイン
領域26、27に接続された。
上記CMOSインバータを構成するｎ型TFT5について、オ
フ時のリーク電流を測定した結果を第４図に点線で示
す。
フ時のリーク電流を測定した結果を第４図に点線で示
す。
従来のｎ型TFT35では（実線）、VDSが15V以上になる
とリーク電流が大きく増加し、VDS＝20Vでは約10μＡ
（10-6A）の電流が流れているのに対し、本実施例のイ
ンバータのｎ型TFT5ではVDSが20Vのときでもリーク電流
は十分低いレベルに抑えられている。これは、本発明の
TFTではVDSが２つの接合により分割して負担されるた
め、接合リーク電流が低減され、TFTのオフ抵抗が全体
として低下しないためである。
とリーク電流が大きく増加し、VDS＝20Vでは約10μＡ
（10-6A）の電流が流れているのに対し、本実施例のイ
ンバータのｎ型TFT5ではVDSが20Vのときでもリーク電流
は十分低いレベルに抑えられている。これは、本発明の
TFTではVDSが２つの接合により分割して負担されるた
め、接合リーク電流が低減され、TFTのオフ抵抗が全体
として低下しないためである。
また、VHL＝20Vのときの伝達特性を第５図に点線で示
す。第３図に示す従来のインバータでは入力電圧VINが0
Vのときの出力電圧VOUTの値は20V以下でしかなかった
（実線）のに対し、本実施例のインバータでは正しく20
Vの値が出力され、正常なインバータ特性を示してい
る。これは、本実施例ではVDS＝20Vのときのｎ型TFT5を
流れるリーク電流が低く、オフ抵抗が十分に大きいため
である。
す。第３図に示す従来のインバータでは入力電圧VINが0
Vのときの出力電圧VOUTの値は20V以下でしかなかった
（実線）のに対し、本実施例のインバータでは正しく20
Vの値が出力され、正常なインバータ特性を示してい
る。これは、本実施例ではVDS＝20Vのときのｎ型TFT5を
流れるリーク電流が低く、オフ抵抗が十分に大きいため
である。
なお、ここまでCMOSインバータの構成説明を容易に行
うため、CMOSインバータを構成する一対のｎ型及びｐ型
TFT5、６のチャネル幅を等しく仮定して説明したが、本
実施例においては、ｎ型TFT5とｐ型TFT6の特性が対称で
ないことから、夫々チャネル幅を異ならせることにより
両者間の駆動能力のアンバランスを調整することが可能
である。また、同様にCMOSインバータを構成する一対の
ｎ型及びｐ型TFT5、６のチャネル長も等しく仮定して説
明したが、本実施例においては、夫々チャネル長を異な
らせることにより両者間の駆動能力のアンバランスを調
整することが可能である。このように、ｎ型TFT5とｐ型
TFT6のチャネル長及び／又はチャネル幅を異ならせるこ
とにより、インバータ特性を更に改善することができ
る。
うため、CMOSインバータを構成する一対のｎ型及びｐ型
TFT5、６のチャネル幅を等しく仮定して説明したが、本
実施例においては、ｎ型TFT5とｐ型TFT6の特性が対称で
ないことから、夫々チャネル幅を異ならせることにより
両者間の駆動能力のアンバランスを調整することが可能
である。また、同様にCMOSインバータを構成する一対の
ｎ型及びｐ型TFT5、６のチャネル長も等しく仮定して説
明したが、本実施例においては、夫々チャネル長を異な
らせることにより両者間の駆動能力のアンバランスを調
整することが可能である。このように、ｎ型TFT5とｐ型
TFT6のチャネル長及び／又はチャネル幅を異ならせるこ
とにより、インバータ特性を更に改善することができ
る。
また本実施例においては、ｎ型TFT5のゲート電極７を
２つのゲート電極部分7a及び7bに分割した構造とした
が、更に多数のゲート電極部分に分割してもよい。この
場合、ソースードレイン間に加えられた電圧が、より多
くの接合に分割して負担されることになる。このため、
ソースードレイン間の耐圧が更に向上し、より高い電圧
でも正常な動作を行うことのできるCMOSインバータを得
ることができる。
２つのゲート電極部分7a及び7bに分割した構造とした
が、更に多数のゲート電極部分に分割してもよい。この
場合、ソースードレイン間に加えられた電圧が、より多
くの接合に分割して負担されることになる。このため、
ソースードレイン間の耐圧が更に向上し、より高い電圧
でも正常な動作を行うことのできるCMOSインバータを得
ることができる。
本実施例においてはCMOSインバータを構成する一対の
TFTのうち、ｎ型のTFT5のゲート電極７のみを分割形状
にしたが、ｐ型TFT6の方のゲート電極８を分割形状にす
ることもできる。この場合、ｐ型TFT6においてもソー
ス、ドレイン間の耐圧特性が向上し、いっそう良好なイ
ンバータ特性を得ることができる。
TFTのうち、ｎ型のTFT5のゲート電極７のみを分割形状
にしたが、ｐ型TFT6の方のゲート電極８を分割形状にす
ることもできる。この場合、ｐ型TFT6においてもソー
ス、ドレイン間の耐圧特性が向上し、いっそう良好なイ
ンバータ特性を得ることができる。
なお、TFTの構造としては、ゲート電極７及び８が多
結晶シリコン薄膜50及び60の下方（基板側）に設けられ
た構造であってもよい。ただし、この場合、ソース領域
25及び28、ドレイン領域26及び27等の形成は、ゲート電
極７又は８をマスクとして自己整合的に行うことができ
ないため、マスクパターンを形成して行う必要がある。
結晶シリコン薄膜50及び60の下方（基板側）に設けられ
た構造であってもよい。ただし、この場合、ソース領域
25及び28、ドレイン領域26及び27等の形成は、ゲート電
極７又は８をマスクとして自己整合的に行うことができ
ないため、マスクパターンを形成して行う必要がある。
（発明の効果） 本発明の薄膜半導体装置は、高いソースードレイン間
電圧に対しても、リーク電流が抑えられ、大きなオフ抵
抗を保つことができる薄膜トランジスタを有している。
これにより、誤動作を起こすことのない、伝達特性に優
れたインバータ機能が発揮される。また、ｎ型TFTとｐ
型TFTのチャネル長及び／又はチャネル幅を異ならせて
構成していることにより、両者間の駆動能力のアンバラ
ンスを調整することが可能となり、インバータ特性を更
に改善することができる。
電圧に対しても、リーク電流が抑えられ、大きなオフ抵
抗を保つことができる薄膜トランジスタを有している。
これにより、誤動作を起こすことのない、伝達特性に優
れたインバータ機能が発揮される。また、ｎ型TFTとｐ
型TFTのチャネル長及び／又はチャネル幅を異ならせて
構成していることにより、両者間の駆動能力のアンバラ
ンスを調整することが可能となり、インバータ特性を更
に改善することができる。
従って、本発明の薄膜半導体装置は、特にアクティブ
マトリクス型液晶表示装置の比較的高い電圧が印加され
る駆動回路に適している。
マトリクス型液晶表示装置の比較的高い電圧が印加され
る駆動回路に適している。
第１図は本発明の実施例の薄膜半導体装置を示す平面
図、第２図は第１図中のＡ−Ａ′線断面図、第３図は従
来の薄膜半導体装置を示す平面図、第４図は薄膜トラン
ジスタのID−VDS特性（VGS＝0V）を示すグラフ、第５図
は実施例のCMOSインバータ（点線）及び従来のCMOSイン
バータ（実線）のVHL＝20Vにおける伝達特性を示すグラ
フである。 １、31…CMOSインバータのＬレベル電位の端子、２、32
…Ｈレベル電位の端子、３、33…入力端子、４、34…出
力端子、５、35…ｎ型TFT、６、36…ｐ型TFT、７、37…
ｎ型TFTのゲート電極、7a、7b…ゲート電極部分、８、3
8…ｐ型TFTのゲート電極、９〜13、39〜43…コンタクト
ホール、14…ｐ型TFTのチャネル領域、15…基板、16…
ｎ型TFTのチャネル領域、16a、16b…チャネル領域部
分、17…ゲート絶縁膜、20…層間絶縁膜、25…ｎ型TFT
のソース領域（電極）、26…ｎ型TFTのドレイン領域
（電極）、27…ｐ型TFTのドレイン領域（電極）、28…
ｐ型TFTのソース領域（電極）、50及び60…多結晶シリ
コン薄膜。
図、第２図は第１図中のＡ−Ａ′線断面図、第３図は従
来の薄膜半導体装置を示す平面図、第４図は薄膜トラン
ジスタのID−VDS特性（VGS＝0V）を示すグラフ、第５図
は実施例のCMOSインバータ（点線）及び従来のCMOSイン
バータ（実線）のVHL＝20Vにおける伝達特性を示すグラ
フである。 １、31…CMOSインバータのＬレベル電位の端子、２、32
…Ｈレベル電位の端子、３、33…入力端子、４、34…出
力端子、５、35…ｎ型TFT、６、36…ｐ型TFT、７、37…
ｎ型TFTのゲート電極、7a、7b…ゲート電極部分、８、3
8…ｐ型TFTのゲート電極、９〜13、39〜43…コンタクト
ホール、14…ｐ型TFTのチャネル領域、15…基板、16…
ｎ型TFTのチャネル領域、16a、16b…チャネル領域部
分、17…ゲート絶縁膜、20…層間絶縁膜、25…ｎ型TFT
のソース領域（電極）、26…ｎ型TFTのドレイン領域
（電極）、27…ｐ型TFTのドレイン領域（電極）、28…
ｐ型TFTのソース領域（電極）、50及び60…多結晶シリ
コン薄膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/08 ３２１Ｍ (72)発明者 松島 康浩 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (56)参考文献 特開 昭56−164568（ＪＰ，Ａ) 特開 昭63−76474（ＪＰ，Ａ) 特開 昭63−18662（ＪＰ，Ａ) 特開 平１−218070（ＪＰ，Ａ)
Claims (1)
- 【請求項１】一対のｎ型及びｐ型の薄膜トランジスタ素
子によって構成されるCMOSインバータを備えた薄膜半導
体装置であって、 前記ｎ型の薄膜トランジスタ素子のゲート電極は、基部
から分岐された複数のゲート電極部分を有し、該ゲート
電極部分がチャネル長方向に間隔をもって配されてな
り、 前記ｎ型の薄膜トランジスタ素子のチャネル領域は、チ
ャネル長方向に間隔をもって配された複数のチャネル領
域部分を有し、該複数のチャネル領域部分に挟まれた領
域はｎ型領域となっており、該複数のチャネル領域部分
の各々が該薄膜トランジスタ素子のゲート絶縁膜を介し
て該ゲート電極部分の各々に対向して配されているとと
もに、該ｎ型の薄膜トランジスタのチャネル長及び／又
はチャネル幅が前記ｐ型の薄膜トランジスタのチャネル
長及び／又はチャネル幅と異なって構成されていること
を特徴とする薄膜半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2338880A JP2846736B2 (ja) | 1990-11-30 | 1990-11-30 | 薄膜半導体装置 |
| DE69128876T DE69128876T2 (de) | 1990-11-30 | 1991-11-29 | Dünnfilm-Halbleitervorrichtung |
| EP91311142A EP0488801B1 (en) | 1990-11-30 | 1991-11-29 | Thin-film semiconductor device |
| KR1019910021949A KR950003943B1 (ko) | 1990-11-30 | 1991-11-30 | 박막 반도체 장치 |
| US08/392,621 US5528056A (en) | 1990-11-30 | 1995-02-22 | CMOS thin-film transistor having split gate structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2338880A JP2846736B2 (ja) | 1990-11-30 | 1990-11-30 | 薄膜半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04206970A JPH04206970A (ja) | 1992-07-28 |
| JP2846736B2 true JP2846736B2 (ja) | 1999-01-13 |
Family
ID=18322260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2338880A Expired - Lifetime JP2846736B2 (ja) | 1990-11-30 | 1990-11-30 | 薄膜半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2846736B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6337232B1 (en) | 1995-06-07 | 2002-01-08 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabrication of a crystalline silicon thin film semiconductor with a thin channel region |
| KR0151195B1 (ko) * | 1994-09-13 | 1998-10-01 | 문정환 | 박막 트랜지스터의 구조 및 제조방법 |
| JP2817633B2 (ja) * | 1994-09-30 | 1998-10-30 | カシオ計算機株式会社 | 薄膜トランジスタパネルの製造方法 |
| JP3992976B2 (ja) | 2001-12-21 | 2007-10-17 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP4030758B2 (ja) | 2001-12-28 | 2008-01-09 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| KR20040034114A (ko) * | 2002-10-21 | 2004-04-28 | 삼성전자주식회사 | 박막 트랜지스터 기판 |
| US7652339B2 (en) * | 2007-04-06 | 2010-01-26 | Xerox Corporation | Ambipolar transistor design |
| US20120082287A1 (en) * | 2009-05-20 | 2012-04-05 | Sharp Kabushiki Kaisha | Shift register |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56164568A (en) * | 1980-05-22 | 1981-12-17 | Toshiba Corp | Semiconductor device |
| JPS6376474A (ja) * | 1986-09-19 | 1988-04-06 | Hitachi Ltd | 薄膜トランジスタのインバ−タ回路 |
| JPH01218070A (ja) * | 1988-02-26 | 1989-08-31 | Matsushita Electron Corp | Ｍｏｓトランジスタ |
-
1990
- 1990-11-30 JP JP2338880A patent/JP2846736B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04206970A (ja) | 1992-07-28 |
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