JP3986767B2 - スタティックｒａｍ及び半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は絶縁基板状に形成された薄膜状の活性層（活性化領域、チャネル領域ともいう）を有する絶縁ゲイト型半導体装置、例えば薄膜トランジスタ（ＴＦＴ）に関する。本発明の応用される分野としては、半導体集積回路、液晶表示装置、光学読み取り装置等である。
【０００２】
【従来の技術】
最近、絶縁基板上に、薄膜状の活性層を有する絶縁ゲイト型の半導体装置の研究がなされている。特に、薄膜状の絶縁ゲイトトランジスタ、いわゆる薄膜トランジスタ（ＴＦＴ）が熱心に研究されている。これらは、液晶等の表示装置において、マトリクス構造を有するものの各画素の制御用に利用することが目的であり、利用する半導体の材料・結晶状態によって、アモルファスシリコンＴＦＴや多結晶シリコンＴＦＴというように区別されている。もっとも、最近では多結晶シリコンとアモルファスの中間的な状態を呈する材料も利用する研究がなされている。これは、セミアモルファスといわれ、アモルファス状の組織に小さな結晶が浮かんだ状態であると考えられている。
【０００３】
また、単結晶シリコン集積回路においても、いわゆるＳＯＩ技術として多結晶シリコンＴＦＴが用いられており、これは例えば高集積度ＳＲＡＭにおいて、負荷トランジスタとして使用される。但し、この場合には、アモルファスシリコンＴＦＴはほとんど使用されない。
【０００４】
一般にアモルファス状態の半導体の電界移動度は小さく、したがって、高速動作が要求されるＴＦＴには利用できない。また、アモルファスシリコンでは、Ｐ型の電界移動度は著しく小さいので、Ｐチャネル型のＴＦＴ（ＰＭＯＳのＴＦＴ）を作製することができず、したがって、Ｎチャネル型ＴＦＴ（ＮＭＯＳのＴＦＴ）と組み合わせて、相補型のＭＯＳ回路（ＣＭＯＳ）を形成することができない。
【０００５】
しかしながら、アモルファス半導体によって形成したＴＦＴはＯＦＦ電流が小さいという特徴を持つ。そこで、液晶のアクティブマトリクスのトランジスタのように、それほどの高速動作が要求されず、一方の導電型だけで十分であり、かつ、電荷保持能力の高いＴＦＴが必要とされる用途に利用されている。
【０００６】
一方、多結晶半導体は、アモルファス半導体よりも電界移動度が大きく、したがって、高速動作が可能である。例えば、レーザーアニールによって再結晶化させたシリコン膜を用いたＴＦＴでは、電界移動度として３００ｃｍ2 ／Ｖｓもの値が得られている。通常の単結晶シリコン基板上に形成されたＭＯＳトランジスタの電界移動度が５００ｃｍ2 ／Ｖｓ程度であることからすると、極めて大きな値であり、単結晶シリコン上のＭＯＳ回路が基板と配線間の寄生容量によって、動作速度が制限されるのに対して、絶縁基板上であるのでそのような制約は何ら無く、著しい高速動作が期待されている。
【０００７】
また、多結晶シリコンでは、ＮＴＦＴだけでなく、ＰＴＦＴも同様に得られるのでＣＭＯＳ回路を形成することが可能で、例えば、アクティブマトリクス方式の液晶表示装置においては、アクティブマトリクス部分のみならず、周辺回路（ドライバー等）をもＣＭＯＳの多結晶ＴＦＴで構成する、いわゆるモノリシック構造を有するものが知られている。前述のＳＲＡＭに使用されるＴＦＴもこの点に注目したものであり、ＰＭＯＳをＴＦＴで構成し、これを負荷トランジスタとしている。
【０００８】
【発明が解決しようとする課題】
しかしながら、一般に多結晶ＴＦＴはアモルファスＴＦＴに比べて、電界移動度が大きな分だけ、リーク電流が大きく、アクティブマトリクスの画素の電荷を保持する能力には劣っていた。例えば、液晶表示素子に用いる場合には、従来は画素の大きさが数１００μｍ角で、画素容量が大きかったために特に問題となることはなかったが、最近では、高精細化とともに画素の微細化が進み、画素容量が小さくなり、安定なスタティック表示をおこなうのに不十分となっている。
【０００９】
このような多結晶ＴＦＴのリーク電流の問題に対しては、いくつかの解決法が提案されている。その一つは、活性層を薄くする方法である。こうすることによって、ＯＦＦ電流が小さくなることが報告されている。例えば、活性層の厚さを２５ｎｍとすることによって、ＯＦＦ電流が１０-13 Ａ以下にできることが知られている。しかしながら、薄い半導体膜を結晶化させることは非常に難しく、容易に結晶化しないことが知られている。
【００１０】
また、活性層を薄くすることはソース／ドレイン領域も薄くすることにつながる。すなわち、通常の作製方法ではソース／ドレインも活性層も同時に作製された半導体膜から形成され、同じ厚さを有するからである。このことはソース／ドレイン領域の抵抗が大きくなることにつながる。
【００１１】
そのためには、ソース／ドレイン領域の大部分を厚くなるように別に形成する方法が採用されるが、そのことはマスクプロセスを余分に追加することであり、歩留りの点から好ましくない。
【００１２】
また、本発明人等の知見によると、活性層が５０ｎｍ以下のＴＦＴでは、ＭＯＳしきい値電圧が大きくシフトし、特にＮＭＯＳの場合には顕著であるが、しきい値は０Ｖないし、負の値となる。このようなＴＦＴでＣＭＯＳを作製すると動作が不安定となる。
【００１３】
一方、活性層を厚くするとリーク電流が大きくなるが、その大きさは活性層の厚さに比例するものでなく、したがって、何らかの要因によってリーク電流が非線型的に大きくなるものと考えられる。本発明人等の研究の結果、活性層の厚いＴＦＴのリーク電流の大部分は、活性層の基板側の部分を経由してバイパス的に流れることが明らかにされた。このようなリーク電流の原因としては２つのことが考えられる。１つは、基板と活性層の間の界面準位に固定化された電荷によるものであり、もう一つは、基板側からナトリウム等の可動イオンが活性層に侵入し、基板側の部分を導通化するためである。後者はプロセスの清浄度を高めることによって克服される。
【００１４】
前者に関しては、いかに基板と活性層間の界面を清浄にしても解決できなかった。例えば、基板に直接、活性層を積層することは界面準位を上げることとなるので、ゲイト酸化膜と同じ程度に良質な酸化膜（例えば、シリコンの熱酸化膜）を下地にして、その上に活性層を形成してもリーク電流を解決することはできなかった。すなわち、固定電荷は容易に除去できないことが判明した。
【００１５】
【課題を解決するための手段】
本発明人は、このような困難を解決するために、基板と活性層の間に、別のゲイト電極（裏面ゲイト電極という）を形成し、このゲイト電極の電位を適切な値に保つことによって、上記のような固定電荷の効果を打ち消すことができることを発見した。本発明の構成の典型的な例は図１および図２に示される。
【００１６】
図１は、本発明の概念を示すもので、Ａが通常のゲイト電極であり、Ｂが裏面ゲイト電極である。このような裏面ゲイト電極は図１（Ａ）のように、ソース、ドレインの全面に重なっていてもよいが、この場合にはソース、ドレインと、裏面ゲイト電極の間の寄生容量が大きくなるので、高速動作等が要求される場合には、図１（Ｂ）のようにソース、もしくはドレインの一方、あるいは両方と重ならないような構成としてもよい。重要なことはこのような裏面ゲイト電極は、少なくとも活性層の一部に重なっていることであり、効果を確実にするためには可能な限り活性層を横断していることである。
【００１７】
例えば、従来のＮＭＯＳにおいて、ソースとゲイトの電位を０、ドレインの電位を１０Ｖとした場合には、理想的にはドレイン電流は０であるが、基板側の固定電荷によって、活性層が弱い反転状態にあるため、熱的な励起によってドレイン電流が流れる。その様子が図４に示されている。すなわち、従来のＴＦＴでは、基板側の固定電荷によって図に示すような弱反転領域が形成されていた。これは、ゲイト電極にどのような電圧が印加されていてもほとんど変わらず存在するため、リーク電流の源となった。ただし、活性層の厚さが著しく薄い場合には、ゲイト電極の影響が基板側にもおよび、ゲイトの電位によってこの弱反転領域は消滅する。これまで、特に理由がわからないまま、活性層を薄くすることによってリーク電流が低減できることが報告されたものはこのような理由によるものであると考えられる。しかしながら、このモデルからは、容易にしきい値電圧がシフトすることが示され、本質的な解決方法でないことも明らかとなった。
【００１８】
本発明は、上記のような裏面ゲイト電極を設け、裏面ゲイト電極を０もしくは負の値にすることによって、固定電荷の効果を除去しようとするのである。図２には、本発明の例を示した。この場合には、いずれも裏面ゲイト電極は、絶縁膜の一部にコンタクトホールを設けて、ソース領域に接続され、常にソースと同じ電位となるようにされている。図２（Ａ）では、裏面ゲイト電極９をソース領域６、ドレイン領域５と全く同じように重ねて構成したものである。この場合には、工程が比較的単純で、ゲイト電極のある部分に段差が生じないため歩留りがよい。
【００１９】
このような構造の素子を形成しようとすれば以下のようにおこなえばよい。すなわち、基板上に裏面ゲイト電極となる被膜と絶縁膜８を形成し、これにコンタクトホール１０を形成して、さらに半導体層を形成し、これをまとめてパターニングする。そして、ゲイト絶縁膜４とゲイト電極１を形成してセルフアライン的にドレイン領域５とソース領域６を形成し、不純物ドープのされない部分は活性層７となる。最後にドレイン電極２、ソース電極３を形成すればよい。以上の工程で使用されるマスクは４枚（ソース電極とドレイン電極を同時に形成しない場合は５枚）である。
【００２０】
一方、図２（Ｂ）には裏面ゲイト電極１９とドレイン領域１５が重ならないようにしたもので、裏面ゲイト電極の段差によってゲイト電極１１に段差の影響が出る。そのためゲイト電極の剥離が生じるおそれがある。また、工程も図２（Ａ）に比べて増加する。すなわち、最初に裏面ゲイト電極１９をパターニングし、ついで、絶縁膜１８を形成して、コンタクトホールを設ける。そして、半導体層を形成し、これをパターニングしてからゲイト電極１１をパターニングし、ソース領域１４、ドレイン１５、活性化領域１７をセルフアライン的に形成して、ソース電極１３とドレイン電極１２を形成する。以上の工程で使用されるマスクは５枚ないし６枚である。寄生容量を減らし、プロセスの簡略化のためには裏面ゲイト電極も、ソース領域、ドレイン領域とセルフアライン的に形成されることが理想である。
【００２１】
なお、裏面ゲイト電極９、１９の材料はその後のプロセスに留意して決定されなければならない。例えば、熱酸化法によってゲイト絶縁膜を形成する場合にはそれだけの高温に耐える材料で形成されなければならないし、裏面ゲイト材料から、活性層への異性有害元素の拡散は避けなければならない。例えば、活性層がシリコンで形成され、ゲイト絶縁膜膜がシリコンの熱酸化膜であれば、通常、最高プロセス温度は１０００℃を越えるので、裏面ゲイト電極の材料としてはドープドポリシリコンが望ましい。
【００２２】
また、最高プロセス温度が６００℃程度の低温プロセスでは、ドープドシリコンでもよいが、より低抵抗な材料を利用するとしたらクロムやタンタル、タングステンが好ましい。もちろんこれら以外の材料を使用することも実施する者の設計事項として取り扱われるべきものである。
【００２３】
このような構造を有するＴＦＴの動作を図３にまとめた。ここではＮＭＯＳの例を示したが、ＰＭＯＳの場合には不等号の向きを逆にすればよい。最初にゲイトの電位ＶG がソース電位ＶS もしくはドレイン電位ＶD のいずれか低い方に等しい場合を考える。この場合には、図４に示されるようにソースとドレインが対称ではないので、ドレインの電位ＶD の高低によって状況が異なる。もし、ＶS ＜ＶD ならば、図３（Ａ）のようにゲイト電極と裏面ゲイト電極とソースが同じ電位であり、これらの領域からは、電子が掃き出されて、空乏領域もしくは蓄積領域が形成される。逆に、もし、ＶD ＜ＶS であれば、図３（Ｂ）のようにゲイト電極側は空乏領域であるが、裏面ゲイト電極側は反転領域が形成され、ドレイン電流が流れる。以上の議論は非常に荒っぽいもので、厳密にはしきい値電圧を考慮しなければならないが、本発明の概要は理解できる。
【００２４】
ＶD ＞ＶS の条件ではＶG ＜ＶS では、空乏領域が活性層の全域に拡がるが（図３（Ｃ））、ＶG ＞ＶS では、ゲイト電極側に反転領域が形成される（図３（Ｄ））。また、ＶD ＜ＶS の条件ではＶG ＜ＶD では、裏面ゲイト側に反転領域が形成されて、ドレイン電流が流れ（図３（Ｅ））、ＶG ＞ＶD では、両側に反転領域が形成される（図３（Ｆ））。
【００２５】
ＶD がＶS に等しいか、同程度の場合には状況は複雑である。すなわち、この場合にはソースからドレインへ（もしくはドレインからソースへ）流れる電気力線がないので、裏面ゲイト側の固定電荷の影響によって、弱反転領域が形成され、従来のＴＦＴで見られたようなリーク電流が生じる（図３（Ｇ）および（Ｈ））。
【００２６】
裏面ゲイト電極は、実用的にはソースもしくはドレインと同電位に保たれると都合がよいが、もし、それが無理な場合には他の電源電位と同じに保たれるとよい。また、ソースもしくはドレインと同電位に保たれる場合にあっても、この電位は変動しないものであれば、素子の動作特性に与える影響が少ない。
【００２７】
例えば、オフ状態でのリークを少なくして、ＯＮ／ＯＦＦをＴＦＴにおこなわせる場合には、図３（Ａ）もしくは（Ｃ）（ＯＦＦ状態）と図３（Ｄ）、（Ｆ）もしくは（Ｈ）（ＯＮ状態）とが実現するように、電位を定めればよい。また、この素子を用いて、ＣＭＯＳインバータ回路も構成できる。
【００２８】
固定電荷は主としてＮＭＯＳで問題となるので、ＰＭＯＳは従来と同じように作製し、ＮＭＯＳのみを本発明を用いて作製してもよいが、電荷が負の場合にはＰＭＯＳでも問題となるので、両方を用いてもよい。
【００２９】
【実施例】
〔実施例１〕本実施例では、本発明を利用した高温プロセスによる結晶化シリコンＴＦＴの作製方法について記述する。本実施例では、ゲイト電極も裏面ゲイト電極もドープドポリシリコンによって構成した。作製技術は既に公知となっている各種半導体集積回路プロセス技術と同じであるので、詳細は述べない。
【００３０】
石英基板２１上にリンが１０19〜５×１０20ｃｍ-3、例えば８×１０19ｃｍ-3ドープされた多結晶シリコン膜を減圧ＣＶＤ法によって厚さ１００〜５００ｎｍ、例えば２００ｎｍだけ形成し、これを１０００℃の酸素雰囲気中で熱酸化し、シリコン皮膜２２と酸化珪素膜２３を形成した。酸化珪素の厚さは５０〜２００ｎｍ、例えば７０ｎｍとした。不純物のドーピングされていないシリコン膜を形成し、これに不純物をドープしてから熱酸化しても、あるいは熱酸化してから不純物をドープしてもよい。
【００３１】
その後、不純物のドープされていないアモルファスシリコン膜２４を厚さ１００〜１０００ｎｍ、例えば３００ｎｍ堆積した。堆積時の基板温度は４５０〜５５０℃、例えば４８０℃とした。また、原料ガスとしてはモノシランやポリシラン（ジシラン、トリシラン）が使用できたが、ジシランはトリシラン以上のポリシランよりも安定で、かつ、モノシランよりも良好な皮膜が形成できた。そして、６００℃で１２時間かけてゆっくりと結晶を成長させた。ここまでの様子を図５（Ａ）に示す。
【００３２】
次いで、パターニングをおこなって、島状の半導体領域（シリコンアイランド）を形成し、酸素雰囲気中での熱酸化することによって、その表面にゲイト絶縁膜となる酸化珪素膜２５を厚さ５０〜５００ｎｍ、例えば１５０ｎｍ形成した。ここまでの様子を図５（Ｂ）に示す。
【００３３】
さらに、減圧ＣＶＤ法によってリンのドープされた多結晶シリコン膜を厚さ３００〜１０００ｎｍ、例えば５００ｎｍ形成し、これをパターニングしてゲイト電極２６とした。さらに、このゲイト電極をマスクとしてセルフアライン的にイオン注入をおこない、１０００℃でアニールして、ソース領域２８とドレイン領域２７を形成した。そして、ＴＥＯＳのプラズマＣＶＤ法によって層間絶縁物２９を形成し、これにコンタクトホールを設けてドレイン電極３０を形成した。ここまでの様子を図５（Ｃ）に示す。
【００３４】
その後、ソース電極を形成したが、このプロセスは特殊であるので詳述する。まず、ドレイン電極形成後、さらに層間絶縁物３１を形成した。そして、フォトレジスト３２をスピンコーティング法によって形成し、ソース電極のコンタクトホールを形成するために孔３３を設けた。
【００３５】
次に、等方的なエッチング方法、例えば等方性ドライエッチング法やウェットエッチング法によって層間絶縁物層とゲイト絶縁膜（いずれも酸化珪素）をエッチングした。このときには酸化珪素膜のみが選択的にエッチングされることが望まれる。例えば、薄いフッ化水素酸をエッチャントとして用いるとよい。そして、エッチングの時間を長めに取ると、エッチングはコンタクトホールの側面にまで及び、孔３３より広いコンタクトホール３４が形成された。ここまでの様子は図５（Ｄ）に示される。
【００３６】
そして、今度はＲＩＥ（反応性イオンエッチング法）等の異方性エッチング法によってエッチングをおこない、孔３３にほぼ忠実にソース領域２８をエッチングし、コンタクトホール３５を形成した。ここまでの様子は図５（Ｅ）に示される。その後、ソース領域と裏面ゲイト電極の間に存在する薄い酸化珪素膜も除去した。
【００３７】
フォトレジストを除去したのち、ソースに金属配線材料によってソース電極３６を形成した。すなわち、先の２段階のエッチングによって、コンタクトホールはソース領域と裏面ゲイト電極の双方に十分なコンタクトが形成される。この様子を図５（Ｆ）に示す。以上で、ＴＦＴが完成した。
【００３８】
このようにして形成したＮＭＯＳとＰＭＯＳのＴＦＴを図６（Ａ）のように組み合わせてＣＭＯＳインバータ回路を構成した。この回路の回路図は図６（Ｂ）に示される。このインバータ回路では裏面ゲイト電極は常にソースの電位（ＰＭＯＳの場合はＶH 、ＮＭＯＳの場合はＶL ）に保たれる。すなわち、スタティックな状態においては、ＶinがＶH （したがって、Ｖout がＶL ）であれば、ＮＭＯＳは図３（Ｈ）の状態に、ＰＭＯＳは図３（Ａ）の状態になる。逆にＶinがＶL （したがって、Ｖout がＶH ）であれば、ＮＭＯＳは図３（Ａ）の状態に、ＰＭＯＳは図３（Ｈ）の状態になり、基板側のリーク電流は極めて抑制される。
【００３９】
このように裏面ゲイト電極がソースと同じ電位に保たれるだけでリーク電流を減らせるのは以下のように説明される。
すなわち、ＮＭＯＳにおいて、図６（Ｃ）に示すように、ドレイン６１がソース６３に比べて電位が高い状態を考える。もし、裏面ゲイト電極がなかったり、あっても裏面ゲイト電極６４が浮遊状態にあれば、ドレインからソースへの電気力線は図６（Ｃ）に示すように、活性層領域６２を真っ直ぐに横断する。
【００４０】
しかし、裏面ゲイト電極がソースと同じ電位に保たれていれば、本来は真っ直ぐにソースに向かう電気力線の一部が裏面ゲイト電極に引き寄せられ、電気力線は図６（Ｄ）に示すように曲げられる。
【００４１】
実際には、活性層領域と絶縁膜の界面には固定電荷が存在するので事態は複雑である。すなわち、裏面ゲイト電極がなかったり、あるいは浮遊状態であれば、固定電荷（この場合は正）によって、電気力線は影響を受け、図６（Ｅ）に示すように、絶縁膜（あるいは裏面ゲイト電極）側から活性層へ向かう成分を有する電気力線が生じる。このような電気力線の意味していることは、活性層内部に比べて絶縁膜（あるいは裏面ゲイト電極）の方が電位が高いということであるので、この電位に電子が引き寄せられて、絶縁膜界面付近に弱い反転領域が形成される。この弱反転領域は、ドレインからソースまで連続的に発生するのでリーク電流の原因となる。
【００４２】
一方、裏面ゲイト電極がソースと同じ電位に保たれている場合には、活性層と絶縁膜（あるいは裏面ゲイト電極）の間に固定電荷が存在していても、ドレインから出た電気力線は裏面電極に向かう成分を有しているので相互に打ち消し合い、図６（Ｆ）に示すように、裏面電極から活性層表面に向かう成分を有する電気力線はほとんど生じない。また、一部にはそのような成分を有する電気力線が生じても、ソースからドレインにかけて全面的に生じるわけではないのでリークは極めて起こりにくい。
【００４３】
このように、裏面ゲイト電極をソースの電位に保つことによって、リーク電流を著しく削減することができた。例えば、ＣＭＯＳ回路を構成した場合には、スタテッィク状態での維持電流は、平均的にはＮＭＯＳとＰＭＯＳのリーク電流の和程度であるが、従来のＴＦＴでは、ドレイン電圧を５Ｖとした場合に、１ｐＡ程度の電流が流れた。例えば、１ＭビットのスタテッィクＲＡＭには約２００万のＣＭＯＳインバータ回路が存在するが、記憶を保持するために２μＡ程度の電流が絶えず流れていた。
【００４４】
しかしながら、本発明によって特にＮＭＯＳのリーク電流が著しく低下したことにより、１つのＣＭＯＳインバータの維持電流は０．０１〜０．１ｐＡ以下にまで減少した。したがって、１ＭビットＳＲＡＭの保持電流は０．０２〜０．２μＡにまで削減できた。
【００４５】
本発明では、従来のＣＭＯＳインバータ回路において設計事項として盛り込まれていたゲイト電極とチャネルとの容量Ｃ1 に加えて、裏面ゲイト電極を介したドレインとソースの寄生容量Ｃ2 、Ｃ3 が存在することに注意しなければならない。この寄生容量は負荷として働き、インバータの動作時に信号伝達速度を低下させ、消費電力を増やすこととなる。簡単な計算では、信号遅延時間はＣ2 とＣ3 の和に比例し、消費電力はその和の４乗に比例する。
【００４６】
したがって、出来る限りこれらの寄生容量を削減することが望まれる。実際には、固定電荷はほとんど正の電荷であるので、ＭＯＳに対しては影響はでない。したがって、ＰＭＯＳは従来と同じ構造とし、ＮＭＯＰＳだけに裏面ゲイト電極を設けて本発明を適用することは有効である。単純に考えれば寄生容量を半減することができ、寄生容量による電力のロスを１６分の１にできる。
【００４７】
〔実施例２〕本実施例では、本発明を利用した高温プロセスによる結晶化シリコンＴＦＴの作製方法について記述する。本実施例では、ゲイト電極も裏面ゲイト電極もドープドポリシリコンによって構成した。作製技術は既に公知となっている各種半導体集積回路プロセス技術と同じであるので、詳細は述べない。
【００４８】
石英基板７１上に実施例１と同じ条件で燐のドープされた多結晶シリコン膜を形成し、これをパターニングして裏面ゲイト電極７２とした。そして、１０００℃の酸素雰囲気中で熱酸化し、酸化珪素膜７３を形成した。その後、実施例１と同じ条件で不純物のドープされていないアモルファスシリコン膜７４を堆積し、熱アニールによって結晶を成長させた。ここまでの様子を図７（Ａ）に示す。
【００４９】
次いで、パターニングをおこなって、島状の半導体領域（シリコンアイランド）を形成し、実施例１と同様に熱酸化膜７５を形成した。さらに、ドープドシリコンによってＮＭＯＳ用のゲイト電極７７とＰＭＯＳ用のゲイト電極７６を形成し、セルフアライン的にＮ型不純物イオンを注入して、不純物領域７８を形成した。この際には、裏面ゲイト電極にもＮ型不純物（例えばリンや砒素）が注入されるが、裏面ゲイト電極自体がＮ型であったので問題はなかった。ここまでの様子を図７（Ｂ）に示す。
【００５０】
そして、今度は図の右側のＴＦＴの部分をフォトレジスト等で覆って、Ｐ型不純物イオン（ボロン等）を注入した。以上の工程によって、ＰＭＯＳのソース７９、ドレイン８０、ＮＭＯＳのソース８２、ドレイン８１が形成された。その後、層間絶縁物８３を形成した。ここまでの様子を図７（Ｃ）に示す。
【００５１】
その後、フォトレジスト８４を全面に形成し、コンタクトホールを設ける部分に孔８５〜８７を形成した。そして、実施例１と同様な手法で等方性エッチングによって層間絶縁物層とゲイト酸化膜（いずれも酸化珪素）にコンタクトホール８８〜９０を設けた。いずれの場合も、レジストに形成された孔よりもコンタクトホールは拡がった。さらに、異方性エッチングによって、孔８５〜８７通りにシリコン層をエッチングし、コンタクトホール９０の部分に関してはその下の薄い酸化珪素膜もエッチングした。ここまでの様子を図７（Ｄ）に示す。
【００５２】
最後に金属材料によって、電極９１〜９３を形成した。この様子を図７（Ｅ）に示す。電極９１を高電位に、電極９３を低電位に、また、電極９２を出力端子としてインバータが形成された。このような工程によるインバータは、実施例１の場合に比べて、ＰＭＯＳのリークが多いことが懸念されるが、一般的には、本発明によってＮＭＯＳのリーク電流が１〜２桁減少するのに対して、ＰＭＯＳのリーク電流は１桁弱程度の改善しか見られず、結果的に、ＮＭＯＳのみに本発明を実施しても、ＮＭＯＳとＰＭＯＳのリーク電流の差が縮まるということによって、ＣＭＯＳインバータ回路としての特性の劣化は特には観測されなかった。
【００５３】
さらに、ＣＭＯＳインバータにおいては、高電圧入力状態（ＮＭＯＳがＯＮ、ＰＭＯＳがＯＦＦ）では、リーク電流はＰＭＯＳのリーク電流によって決定され、また、低電圧入力状態（ＮＭＯＳがＯＦＦ、ＰＭＯＳがＯＮ）では、リーク電流はＮＭＯＳのリーク電流によって決定された。そして、従来のＴＦＴにおいてはＮＭＯＳのリーク電流がＰＭＯＳの１００倍以上であったので、これをＳＲＡＭ回路にした場合には、１つの記憶セルにおいては、いずれかのインバータが低電圧入力状態（ＮＭＯＳがＯＦＦ、ＰＭＯＳがＯＮ）となっているので、結局、ＳＲＡＭ回路のリーク電流はＮＭＯＳのリーク電流に支配されていた。
【００５４】
したがって、実質的には本実施例のように、ＮＭＯＳのみに裏面ゲイト電極を設けてＮＭＯＳのリーク電流を１〜２桁減少させるだけでも十分であった。仮にＮＭＯＳとＰＭＯＳの双方に裏面ゲイト電極を設けた場合でも、リーク電流の多くの部分はＮＭＯＳによるものであるからである。むしろ、裏面ゲイト電極とドレインとの寄生容量によるデメリットを考慮すればＰＭＯＳには裏面ゲイト電極を設けないことは賢明である。
【００５５】
【発明の効果】
本発明によってリーク電流の少ない優れた特性を有するＴＦＴを作製できた。また、すでに示したように、このＴＦＴを組み合わせてＣＭＯＳインバータの特性を向上することができた。ＴＦＴは液晶ディスプレーやイメージセンサーにとどまらず、高速論理回路や高速メモリー（具体的には、上記実施の形態で説明したＳＲＡＭ回路）にも応用できる。
【００５６】
本発明はこれらの装置に応用することができ、しかも、これらの装置の信頼性や消費電力等の諸特性を向上させる上で有効である。実施例では、主として高温プロセスを取り上げて、これに応用する方法を示したが、低温プロセスにおいても何ら問題なく適用できることは明らかであろう。なお、低温プロセスを採用する場合には、本発明人等の発明である特願平４−３８６３７、同４−５４３２２等に示されるような陽極酸化プロセスを利用してもよい。
【００５７】
また、ＴＦＴは従来の単結晶集積回路においても使用されるが、本発明を利用することによって、従来の補助的な目的ではなく、通常のＭＯＳトランジスタの代わりとして使用し、より一層回路の特性を高めることができることも明らかであろう。このように本発明は産業的な価値の大きな発明である。
【００５８】
特に、前述したように、ＳＲＡＭ回路にあっては、リーク電流の多くの部分を占めるＮＭＯＳに本発明のＴＦＴを適用することで、ＮＭＯＳのリーク電流を著しく低下でき、１つのＣＭＯＮインバータの維持電流を０．０１〜０．１ｐＡ以下にまで減少できる。したがって、１ＭビットＳＲＡＭ回路の保持電流を０．０２〜０．２μＡにまで削減できる。
【図面の簡単な説明】
【図１】本発明のＴＦＴの構成の概念図を示す。
【図２】従来のＴＦＴの構成例を示す。
【図３】本発明のＴＦＴの動作を示す。
【図４】従来のＴＦＴの動作を示す。
【図５】本発明のＴＦＴの作製工程を示す。
【図６】本発明のＴＦＴの応用例を示す。
【図７】本発明のＴＦＴの作製工程を示す。
【符号の説明】
１、１１ ・・・ゲイト電極
２、１２ ・・・ドレイン電極
３、１３ ・・・ソース電極
４、１４ ・・・ゲイト絶縁膜
５、１５ ・・・ドレイン領域
６、１６ ・・・ソース領域
７、１７ ・・・活性領域
８、１８ ・・・絶縁膜
９、１９ ・・・裏面ゲイト電極
１０、２０・・・コンタクト部
【発明の属する技術分野】
本発明は絶縁基板状に形成された薄膜状の活性層（活性化領域、チャネル領域ともいう）を有する絶縁ゲイト型半導体装置、例えば薄膜トランジスタ（ＴＦＴ）に関する。本発明の応用される分野としては、半導体集積回路、液晶表示装置、光学読み取り装置等である。
【０００２】
【従来の技術】
最近、絶縁基板上に、薄膜状の活性層を有する絶縁ゲイト型の半導体装置の研究がなされている。特に、薄膜状の絶縁ゲイトトランジスタ、いわゆる薄膜トランジスタ（ＴＦＴ）が熱心に研究されている。これらは、液晶等の表示装置において、マトリクス構造を有するものの各画素の制御用に利用することが目的であり、利用する半導体の材料・結晶状態によって、アモルファスシリコンＴＦＴや多結晶シリコンＴＦＴというように区別されている。もっとも、最近では多結晶シリコンとアモルファスの中間的な状態を呈する材料も利用する研究がなされている。これは、セミアモルファスといわれ、アモルファス状の組織に小さな結晶が浮かんだ状態であると考えられている。
【０００３】
また、単結晶シリコン集積回路においても、いわゆるＳＯＩ技術として多結晶シリコンＴＦＴが用いられており、これは例えば高集積度ＳＲＡＭにおいて、負荷トランジスタとして使用される。但し、この場合には、アモルファスシリコンＴＦＴはほとんど使用されない。
【０００４】
一般にアモルファス状態の半導体の電界移動度は小さく、したがって、高速動作が要求されるＴＦＴには利用できない。また、アモルファスシリコンでは、Ｐ型の電界移動度は著しく小さいので、Ｐチャネル型のＴＦＴ（ＰＭＯＳのＴＦＴ）を作製することができず、したがって、Ｎチャネル型ＴＦＴ（ＮＭＯＳのＴＦＴ）と組み合わせて、相補型のＭＯＳ回路（ＣＭＯＳ）を形成することができない。
【０００５】
しかしながら、アモルファス半導体によって形成したＴＦＴはＯＦＦ電流が小さいという特徴を持つ。そこで、液晶のアクティブマトリクスのトランジスタのように、それほどの高速動作が要求されず、一方の導電型だけで十分であり、かつ、電荷保持能力の高いＴＦＴが必要とされる用途に利用されている。
【０００６】
一方、多結晶半導体は、アモルファス半導体よりも電界移動度が大きく、したがって、高速動作が可能である。例えば、レーザーアニールによって再結晶化させたシリコン膜を用いたＴＦＴでは、電界移動度として３００ｃｍ2 ／Ｖｓもの値が得られている。通常の単結晶シリコン基板上に形成されたＭＯＳトランジスタの電界移動度が５００ｃｍ2 ／Ｖｓ程度であることからすると、極めて大きな値であり、単結晶シリコン上のＭＯＳ回路が基板と配線間の寄生容量によって、動作速度が制限されるのに対して、絶縁基板上であるのでそのような制約は何ら無く、著しい高速動作が期待されている。
【０００７】
また、多結晶シリコンでは、ＮＴＦＴだけでなく、ＰＴＦＴも同様に得られるのでＣＭＯＳ回路を形成することが可能で、例えば、アクティブマトリクス方式の液晶表示装置においては、アクティブマトリクス部分のみならず、周辺回路（ドライバー等）をもＣＭＯＳの多結晶ＴＦＴで構成する、いわゆるモノリシック構造を有するものが知られている。前述のＳＲＡＭに使用されるＴＦＴもこの点に注目したものであり、ＰＭＯＳをＴＦＴで構成し、これを負荷トランジスタとしている。
【０００８】
【発明が解決しようとする課題】
しかしながら、一般に多結晶ＴＦＴはアモルファスＴＦＴに比べて、電界移動度が大きな分だけ、リーク電流が大きく、アクティブマトリクスの画素の電荷を保持する能力には劣っていた。例えば、液晶表示素子に用いる場合には、従来は画素の大きさが数１００μｍ角で、画素容量が大きかったために特に問題となることはなかったが、最近では、高精細化とともに画素の微細化が進み、画素容量が小さくなり、安定なスタティック表示をおこなうのに不十分となっている。
【０００９】
このような多結晶ＴＦＴのリーク電流の問題に対しては、いくつかの解決法が提案されている。その一つは、活性層を薄くする方法である。こうすることによって、ＯＦＦ電流が小さくなることが報告されている。例えば、活性層の厚さを２５ｎｍとすることによって、ＯＦＦ電流が１０-13 Ａ以下にできることが知られている。しかしながら、薄い半導体膜を結晶化させることは非常に難しく、容易に結晶化しないことが知られている。
【００１０】
また、活性層を薄くすることはソース／ドレイン領域も薄くすることにつながる。すなわち、通常の作製方法ではソース／ドレインも活性層も同時に作製された半導体膜から形成され、同じ厚さを有するからである。このことはソース／ドレイン領域の抵抗が大きくなることにつながる。
【００１１】
そのためには、ソース／ドレイン領域の大部分を厚くなるように別に形成する方法が採用されるが、そのことはマスクプロセスを余分に追加することであり、歩留りの点から好ましくない。
【００１２】
また、本発明人等の知見によると、活性層が５０ｎｍ以下のＴＦＴでは、ＭＯＳしきい値電圧が大きくシフトし、特にＮＭＯＳの場合には顕著であるが、しきい値は０Ｖないし、負の値となる。このようなＴＦＴでＣＭＯＳを作製すると動作が不安定となる。
【００１３】
一方、活性層を厚くするとリーク電流が大きくなるが、その大きさは活性層の厚さに比例するものでなく、したがって、何らかの要因によってリーク電流が非線型的に大きくなるものと考えられる。本発明人等の研究の結果、活性層の厚いＴＦＴのリーク電流の大部分は、活性層の基板側の部分を経由してバイパス的に流れることが明らかにされた。このようなリーク電流の原因としては２つのことが考えられる。１つは、基板と活性層の間の界面準位に固定化された電荷によるものであり、もう一つは、基板側からナトリウム等の可動イオンが活性層に侵入し、基板側の部分を導通化するためである。後者はプロセスの清浄度を高めることによって克服される。
【００１４】
前者に関しては、いかに基板と活性層間の界面を清浄にしても解決できなかった。例えば、基板に直接、活性層を積層することは界面準位を上げることとなるので、ゲイト酸化膜と同じ程度に良質な酸化膜（例えば、シリコンの熱酸化膜）を下地にして、その上に活性層を形成してもリーク電流を解決することはできなかった。すなわち、固定電荷は容易に除去できないことが判明した。
【００１５】
【課題を解決するための手段】
本発明人は、このような困難を解決するために、基板と活性層の間に、別のゲイト電極（裏面ゲイト電極という）を形成し、このゲイト電極の電位を適切な値に保つことによって、上記のような固定電荷の効果を打ち消すことができることを発見した。本発明の構成の典型的な例は図１および図２に示される。
【００１６】
図１は、本発明の概念を示すもので、Ａが通常のゲイト電極であり、Ｂが裏面ゲイト電極である。このような裏面ゲイト電極は図１（Ａ）のように、ソース、ドレインの全面に重なっていてもよいが、この場合にはソース、ドレインと、裏面ゲイト電極の間の寄生容量が大きくなるので、高速動作等が要求される場合には、図１（Ｂ）のようにソース、もしくはドレインの一方、あるいは両方と重ならないような構成としてもよい。重要なことはこのような裏面ゲイト電極は、少なくとも活性層の一部に重なっていることであり、効果を確実にするためには可能な限り活性層を横断していることである。
【００１７】
例えば、従来のＮＭＯＳにおいて、ソースとゲイトの電位を０、ドレインの電位を１０Ｖとした場合には、理想的にはドレイン電流は０であるが、基板側の固定電荷によって、活性層が弱い反転状態にあるため、熱的な励起によってドレイン電流が流れる。その様子が図４に示されている。すなわち、従来のＴＦＴでは、基板側の固定電荷によって図に示すような弱反転領域が形成されていた。これは、ゲイト電極にどのような電圧が印加されていてもほとんど変わらず存在するため、リーク電流の源となった。ただし、活性層の厚さが著しく薄い場合には、ゲイト電極の影響が基板側にもおよび、ゲイトの電位によってこの弱反転領域は消滅する。これまで、特に理由がわからないまま、活性層を薄くすることによってリーク電流が低減できることが報告されたものはこのような理由によるものであると考えられる。しかしながら、このモデルからは、容易にしきい値電圧がシフトすることが示され、本質的な解決方法でないことも明らかとなった。
【００１８】
本発明は、上記のような裏面ゲイト電極を設け、裏面ゲイト電極を０もしくは負の値にすることによって、固定電荷の効果を除去しようとするのである。図２には、本発明の例を示した。この場合には、いずれも裏面ゲイト電極は、絶縁膜の一部にコンタクトホールを設けて、ソース領域に接続され、常にソースと同じ電位となるようにされている。図２（Ａ）では、裏面ゲイト電極９をソース領域６、ドレイン領域５と全く同じように重ねて構成したものである。この場合には、工程が比較的単純で、ゲイト電極のある部分に段差が生じないため歩留りがよい。
【００１９】
このような構造の素子を形成しようとすれば以下のようにおこなえばよい。すなわち、基板上に裏面ゲイト電極となる被膜と絶縁膜８を形成し、これにコンタクトホール１０を形成して、さらに半導体層を形成し、これをまとめてパターニングする。そして、ゲイト絶縁膜４とゲイト電極１を形成してセルフアライン的にドレイン領域５とソース領域６を形成し、不純物ドープのされない部分は活性層７となる。最後にドレイン電極２、ソース電極３を形成すればよい。以上の工程で使用されるマスクは４枚（ソース電極とドレイン電極を同時に形成しない場合は５枚）である。
【００２０】
一方、図２（Ｂ）には裏面ゲイト電極１９とドレイン領域１５が重ならないようにしたもので、裏面ゲイト電極の段差によってゲイト電極１１に段差の影響が出る。そのためゲイト電極の剥離が生じるおそれがある。また、工程も図２（Ａ）に比べて増加する。すなわち、最初に裏面ゲイト電極１９をパターニングし、ついで、絶縁膜１８を形成して、コンタクトホールを設ける。そして、半導体層を形成し、これをパターニングしてからゲイト電極１１をパターニングし、ソース領域１４、ドレイン１５、活性化領域１７をセルフアライン的に形成して、ソース電極１３とドレイン電極１２を形成する。以上の工程で使用されるマスクは５枚ないし６枚である。寄生容量を減らし、プロセスの簡略化のためには裏面ゲイト電極も、ソース領域、ドレイン領域とセルフアライン的に形成されることが理想である。
【００２１】
なお、裏面ゲイト電極９、１９の材料はその後のプロセスに留意して決定されなければならない。例えば、熱酸化法によってゲイト絶縁膜を形成する場合にはそれだけの高温に耐える材料で形成されなければならないし、裏面ゲイト材料から、活性層への異性有害元素の拡散は避けなければならない。例えば、活性層がシリコンで形成され、ゲイト絶縁膜膜がシリコンの熱酸化膜であれば、通常、最高プロセス温度は１０００℃を越えるので、裏面ゲイト電極の材料としてはドープドポリシリコンが望ましい。
【００２２】
また、最高プロセス温度が６００℃程度の低温プロセスでは、ドープドシリコンでもよいが、より低抵抗な材料を利用するとしたらクロムやタンタル、タングステンが好ましい。もちろんこれら以外の材料を使用することも実施する者の設計事項として取り扱われるべきものである。
【００２３】
このような構造を有するＴＦＴの動作を図３にまとめた。ここではＮＭＯＳの例を示したが、ＰＭＯＳの場合には不等号の向きを逆にすればよい。最初にゲイトの電位ＶG がソース電位ＶS もしくはドレイン電位ＶD のいずれか低い方に等しい場合を考える。この場合には、図４に示されるようにソースとドレインが対称ではないので、ドレインの電位ＶD の高低によって状況が異なる。もし、ＶS ＜ＶD ならば、図３（Ａ）のようにゲイト電極と裏面ゲイト電極とソースが同じ電位であり、これらの領域からは、電子が掃き出されて、空乏領域もしくは蓄積領域が形成される。逆に、もし、ＶD ＜ＶS であれば、図３（Ｂ）のようにゲイト電極側は空乏領域であるが、裏面ゲイト電極側は反転領域が形成され、ドレイン電流が流れる。以上の議論は非常に荒っぽいもので、厳密にはしきい値電圧を考慮しなければならないが、本発明の概要は理解できる。
【００２４】
ＶD ＞ＶS の条件ではＶG ＜ＶS では、空乏領域が活性層の全域に拡がるが（図３（Ｃ））、ＶG ＞ＶS では、ゲイト電極側に反転領域が形成される（図３（Ｄ））。また、ＶD ＜ＶS の条件ではＶG ＜ＶD では、裏面ゲイト側に反転領域が形成されて、ドレイン電流が流れ（図３（Ｅ））、ＶG ＞ＶD では、両側に反転領域が形成される（図３（Ｆ））。
【００２５】
ＶD がＶS に等しいか、同程度の場合には状況は複雑である。すなわち、この場合にはソースからドレインへ（もしくはドレインからソースへ）流れる電気力線がないので、裏面ゲイト側の固定電荷の影響によって、弱反転領域が形成され、従来のＴＦＴで見られたようなリーク電流が生じる（図３（Ｇ）および（Ｈ））。
【００２６】
裏面ゲイト電極は、実用的にはソースもしくはドレインと同電位に保たれると都合がよいが、もし、それが無理な場合には他の電源電位と同じに保たれるとよい。また、ソースもしくはドレインと同電位に保たれる場合にあっても、この電位は変動しないものであれば、素子の動作特性に与える影響が少ない。
【００２７】
例えば、オフ状態でのリークを少なくして、ＯＮ／ＯＦＦをＴＦＴにおこなわせる場合には、図３（Ａ）もしくは（Ｃ）（ＯＦＦ状態）と図３（Ｄ）、（Ｆ）もしくは（Ｈ）（ＯＮ状態）とが実現するように、電位を定めればよい。また、この素子を用いて、ＣＭＯＳインバータ回路も構成できる。
【００２８】
固定電荷は主としてＮＭＯＳで問題となるので、ＰＭＯＳは従来と同じように作製し、ＮＭＯＳのみを本発明を用いて作製してもよいが、電荷が負の場合にはＰＭＯＳでも問題となるので、両方を用いてもよい。
【００２９】
【実施例】
〔実施例１〕本実施例では、本発明を利用した高温プロセスによる結晶化シリコンＴＦＴの作製方法について記述する。本実施例では、ゲイト電極も裏面ゲイト電極もドープドポリシリコンによって構成した。作製技術は既に公知となっている各種半導体集積回路プロセス技術と同じであるので、詳細は述べない。
【００３０】
石英基板２１上にリンが１０19〜５×１０20ｃｍ-3、例えば８×１０19ｃｍ-3ドープされた多結晶シリコン膜を減圧ＣＶＤ法によって厚さ１００〜５００ｎｍ、例えば２００ｎｍだけ形成し、これを１０００℃の酸素雰囲気中で熱酸化し、シリコン皮膜２２と酸化珪素膜２３を形成した。酸化珪素の厚さは５０〜２００ｎｍ、例えば７０ｎｍとした。不純物のドーピングされていないシリコン膜を形成し、これに不純物をドープしてから熱酸化しても、あるいは熱酸化してから不純物をドープしてもよい。
【００３１】
その後、不純物のドープされていないアモルファスシリコン膜２４を厚さ１００〜１０００ｎｍ、例えば３００ｎｍ堆積した。堆積時の基板温度は４５０〜５５０℃、例えば４８０℃とした。また、原料ガスとしてはモノシランやポリシラン（ジシラン、トリシラン）が使用できたが、ジシランはトリシラン以上のポリシランよりも安定で、かつ、モノシランよりも良好な皮膜が形成できた。そして、６００℃で１２時間かけてゆっくりと結晶を成長させた。ここまでの様子を図５（Ａ）に示す。
【００３２】
次いで、パターニングをおこなって、島状の半導体領域（シリコンアイランド）を形成し、酸素雰囲気中での熱酸化することによって、その表面にゲイト絶縁膜となる酸化珪素膜２５を厚さ５０〜５００ｎｍ、例えば１５０ｎｍ形成した。ここまでの様子を図５（Ｂ）に示す。
【００３３】
さらに、減圧ＣＶＤ法によってリンのドープされた多結晶シリコン膜を厚さ３００〜１０００ｎｍ、例えば５００ｎｍ形成し、これをパターニングしてゲイト電極２６とした。さらに、このゲイト電極をマスクとしてセルフアライン的にイオン注入をおこない、１０００℃でアニールして、ソース領域２８とドレイン領域２７を形成した。そして、ＴＥＯＳのプラズマＣＶＤ法によって層間絶縁物２９を形成し、これにコンタクトホールを設けてドレイン電極３０を形成した。ここまでの様子を図５（Ｃ）に示す。
【００３４】
その後、ソース電極を形成したが、このプロセスは特殊であるので詳述する。まず、ドレイン電極形成後、さらに層間絶縁物３１を形成した。そして、フォトレジスト３２をスピンコーティング法によって形成し、ソース電極のコンタクトホールを形成するために孔３３を設けた。
【００３５】
次に、等方的なエッチング方法、例えば等方性ドライエッチング法やウェットエッチング法によって層間絶縁物層とゲイト絶縁膜（いずれも酸化珪素）をエッチングした。このときには酸化珪素膜のみが選択的にエッチングされることが望まれる。例えば、薄いフッ化水素酸をエッチャントとして用いるとよい。そして、エッチングの時間を長めに取ると、エッチングはコンタクトホールの側面にまで及び、孔３３より広いコンタクトホール３４が形成された。ここまでの様子は図５（Ｄ）に示される。
【００３６】
そして、今度はＲＩＥ（反応性イオンエッチング法）等の異方性エッチング法によってエッチングをおこない、孔３３にほぼ忠実にソース領域２８をエッチングし、コンタクトホール３５を形成した。ここまでの様子は図５（Ｅ）に示される。その後、ソース領域と裏面ゲイト電極の間に存在する薄い酸化珪素膜も除去した。
【００３７】
フォトレジストを除去したのち、ソースに金属配線材料によってソース電極３６を形成した。すなわち、先の２段階のエッチングによって、コンタクトホールはソース領域と裏面ゲイト電極の双方に十分なコンタクトが形成される。この様子を図５（Ｆ）に示す。以上で、ＴＦＴが完成した。
【００３８】
このようにして形成したＮＭＯＳとＰＭＯＳのＴＦＴを図６（Ａ）のように組み合わせてＣＭＯＳインバータ回路を構成した。この回路の回路図は図６（Ｂ）に示される。このインバータ回路では裏面ゲイト電極は常にソースの電位（ＰＭＯＳの場合はＶH 、ＮＭＯＳの場合はＶL ）に保たれる。すなわち、スタティックな状態においては、ＶinがＶH （したがって、Ｖout がＶL ）であれば、ＮＭＯＳは図３（Ｈ）の状態に、ＰＭＯＳは図３（Ａ）の状態になる。逆にＶinがＶL （したがって、Ｖout がＶH ）であれば、ＮＭＯＳは図３（Ａ）の状態に、ＰＭＯＳは図３（Ｈ）の状態になり、基板側のリーク電流は極めて抑制される。
【００３９】
このように裏面ゲイト電極がソースと同じ電位に保たれるだけでリーク電流を減らせるのは以下のように説明される。
すなわち、ＮＭＯＳにおいて、図６（Ｃ）に示すように、ドレイン６１がソース６３に比べて電位が高い状態を考える。もし、裏面ゲイト電極がなかったり、あっても裏面ゲイト電極６４が浮遊状態にあれば、ドレインからソースへの電気力線は図６（Ｃ）に示すように、活性層領域６２を真っ直ぐに横断する。
【００４０】
しかし、裏面ゲイト電極がソースと同じ電位に保たれていれば、本来は真っ直ぐにソースに向かう電気力線の一部が裏面ゲイト電極に引き寄せられ、電気力線は図６（Ｄ）に示すように曲げられる。
【００４１】
実際には、活性層領域と絶縁膜の界面には固定電荷が存在するので事態は複雑である。すなわち、裏面ゲイト電極がなかったり、あるいは浮遊状態であれば、固定電荷（この場合は正）によって、電気力線は影響を受け、図６（Ｅ）に示すように、絶縁膜（あるいは裏面ゲイト電極）側から活性層へ向かう成分を有する電気力線が生じる。このような電気力線の意味していることは、活性層内部に比べて絶縁膜（あるいは裏面ゲイト電極）の方が電位が高いということであるので、この電位に電子が引き寄せられて、絶縁膜界面付近に弱い反転領域が形成される。この弱反転領域は、ドレインからソースまで連続的に発生するのでリーク電流の原因となる。
【００４２】
一方、裏面ゲイト電極がソースと同じ電位に保たれている場合には、活性層と絶縁膜（あるいは裏面ゲイト電極）の間に固定電荷が存在していても、ドレインから出た電気力線は裏面電極に向かう成分を有しているので相互に打ち消し合い、図６（Ｆ）に示すように、裏面電極から活性層表面に向かう成分を有する電気力線はほとんど生じない。また、一部にはそのような成分を有する電気力線が生じても、ソースからドレインにかけて全面的に生じるわけではないのでリークは極めて起こりにくい。
【００４３】
このように、裏面ゲイト電極をソースの電位に保つことによって、リーク電流を著しく削減することができた。例えば、ＣＭＯＳ回路を構成した場合には、スタテッィク状態での維持電流は、平均的にはＮＭＯＳとＰＭＯＳのリーク電流の和程度であるが、従来のＴＦＴでは、ドレイン電圧を５Ｖとした場合に、１ｐＡ程度の電流が流れた。例えば、１ＭビットのスタテッィクＲＡＭには約２００万のＣＭＯＳインバータ回路が存在するが、記憶を保持するために２μＡ程度の電流が絶えず流れていた。
【００４４】
しかしながら、本発明によって特にＮＭＯＳのリーク電流が著しく低下したことにより、１つのＣＭＯＳインバータの維持電流は０．０１〜０．１ｐＡ以下にまで減少した。したがって、１ＭビットＳＲＡＭの保持電流は０．０２〜０．２μＡにまで削減できた。
【００４５】
本発明では、従来のＣＭＯＳインバータ回路において設計事項として盛り込まれていたゲイト電極とチャネルとの容量Ｃ1 に加えて、裏面ゲイト電極を介したドレインとソースの寄生容量Ｃ2 、Ｃ3 が存在することに注意しなければならない。この寄生容量は負荷として働き、インバータの動作時に信号伝達速度を低下させ、消費電力を増やすこととなる。簡単な計算では、信号遅延時間はＣ2 とＣ3 の和に比例し、消費電力はその和の４乗に比例する。
【００４６】
したがって、出来る限りこれらの寄生容量を削減することが望まれる。実際には、固定電荷はほとんど正の電荷であるので、ＭＯＳに対しては影響はでない。したがって、ＰＭＯＳは従来と同じ構造とし、ＮＭＯＰＳだけに裏面ゲイト電極を設けて本発明を適用することは有効である。単純に考えれば寄生容量を半減することができ、寄生容量による電力のロスを１６分の１にできる。
【００４７】
〔実施例２〕本実施例では、本発明を利用した高温プロセスによる結晶化シリコンＴＦＴの作製方法について記述する。本実施例では、ゲイト電極も裏面ゲイト電極もドープドポリシリコンによって構成した。作製技術は既に公知となっている各種半導体集積回路プロセス技術と同じであるので、詳細は述べない。
【００４８】
石英基板７１上に実施例１と同じ条件で燐のドープされた多結晶シリコン膜を形成し、これをパターニングして裏面ゲイト電極７２とした。そして、１０００℃の酸素雰囲気中で熱酸化し、酸化珪素膜７３を形成した。その後、実施例１と同じ条件で不純物のドープされていないアモルファスシリコン膜７４を堆積し、熱アニールによって結晶を成長させた。ここまでの様子を図７（Ａ）に示す。
【００４９】
次いで、パターニングをおこなって、島状の半導体領域（シリコンアイランド）を形成し、実施例１と同様に熱酸化膜７５を形成した。さらに、ドープドシリコンによってＮＭＯＳ用のゲイト電極７７とＰＭＯＳ用のゲイト電極７６を形成し、セルフアライン的にＮ型不純物イオンを注入して、不純物領域７８を形成した。この際には、裏面ゲイト電極にもＮ型不純物（例えばリンや砒素）が注入されるが、裏面ゲイト電極自体がＮ型であったので問題はなかった。ここまでの様子を図７（Ｂ）に示す。
【００５０】
そして、今度は図の右側のＴＦＴの部分をフォトレジスト等で覆って、Ｐ型不純物イオン（ボロン等）を注入した。以上の工程によって、ＰＭＯＳのソース７９、ドレイン８０、ＮＭＯＳのソース８２、ドレイン８１が形成された。その後、層間絶縁物８３を形成した。ここまでの様子を図７（Ｃ）に示す。
【００５１】
その後、フォトレジスト８４を全面に形成し、コンタクトホールを設ける部分に孔８５〜８７を形成した。そして、実施例１と同様な手法で等方性エッチングによって層間絶縁物層とゲイト酸化膜（いずれも酸化珪素）にコンタクトホール８８〜９０を設けた。いずれの場合も、レジストに形成された孔よりもコンタクトホールは拡がった。さらに、異方性エッチングによって、孔８５〜８７通りにシリコン層をエッチングし、コンタクトホール９０の部分に関してはその下の薄い酸化珪素膜もエッチングした。ここまでの様子を図７（Ｄ）に示す。
【００５２】
最後に金属材料によって、電極９１〜９３を形成した。この様子を図７（Ｅ）に示す。電極９１を高電位に、電極９３を低電位に、また、電極９２を出力端子としてインバータが形成された。このような工程によるインバータは、実施例１の場合に比べて、ＰＭＯＳのリークが多いことが懸念されるが、一般的には、本発明によってＮＭＯＳのリーク電流が１〜２桁減少するのに対して、ＰＭＯＳのリーク電流は１桁弱程度の改善しか見られず、結果的に、ＮＭＯＳのみに本発明を実施しても、ＮＭＯＳとＰＭＯＳのリーク電流の差が縮まるということによって、ＣＭＯＳインバータ回路としての特性の劣化は特には観測されなかった。
【００５３】
さらに、ＣＭＯＳインバータにおいては、高電圧入力状態（ＮＭＯＳがＯＮ、ＰＭＯＳがＯＦＦ）では、リーク電流はＰＭＯＳのリーク電流によって決定され、また、低電圧入力状態（ＮＭＯＳがＯＦＦ、ＰＭＯＳがＯＮ）では、リーク電流はＮＭＯＳのリーク電流によって決定された。そして、従来のＴＦＴにおいてはＮＭＯＳのリーク電流がＰＭＯＳの１００倍以上であったので、これをＳＲＡＭ回路にした場合には、１つの記憶セルにおいては、いずれかのインバータが低電圧入力状態（ＮＭＯＳがＯＦＦ、ＰＭＯＳがＯＮ）となっているので、結局、ＳＲＡＭ回路のリーク電流はＮＭＯＳのリーク電流に支配されていた。
【００５４】
したがって、実質的には本実施例のように、ＮＭＯＳのみに裏面ゲイト電極を設けてＮＭＯＳのリーク電流を１〜２桁減少させるだけでも十分であった。仮にＮＭＯＳとＰＭＯＳの双方に裏面ゲイト電極を設けた場合でも、リーク電流の多くの部分はＮＭＯＳによるものであるからである。むしろ、裏面ゲイト電極とドレインとの寄生容量によるデメリットを考慮すればＰＭＯＳには裏面ゲイト電極を設けないことは賢明である。
【００５５】
【発明の効果】
本発明によってリーク電流の少ない優れた特性を有するＴＦＴを作製できた。また、すでに示したように、このＴＦＴを組み合わせてＣＭＯＳインバータの特性を向上することができた。ＴＦＴは液晶ディスプレーやイメージセンサーにとどまらず、高速論理回路や高速メモリー（具体的には、上記実施の形態で説明したＳＲＡＭ回路）にも応用できる。
【００５６】
本発明はこれらの装置に応用することができ、しかも、これらの装置の信頼性や消費電力等の諸特性を向上させる上で有効である。実施例では、主として高温プロセスを取り上げて、これに応用する方法を示したが、低温プロセスにおいても何ら問題なく適用できることは明らかであろう。なお、低温プロセスを採用する場合には、本発明人等の発明である特願平４−３８６３７、同４−５４３２２等に示されるような陽極酸化プロセスを利用してもよい。
【００５７】
また、ＴＦＴは従来の単結晶集積回路においても使用されるが、本発明を利用することによって、従来の補助的な目的ではなく、通常のＭＯＳトランジスタの代わりとして使用し、より一層回路の特性を高めることができることも明らかであろう。このように本発明は産業的な価値の大きな発明である。
【００５８】
特に、前述したように、ＳＲＡＭ回路にあっては、リーク電流の多くの部分を占めるＮＭＯＳに本発明のＴＦＴを適用することで、ＮＭＯＳのリーク電流を著しく低下でき、１つのＣＭＯＮインバータの維持電流を０．０１〜０．１ｐＡ以下にまで減少できる。したがって、１ＭビットＳＲＡＭ回路の保持電流を０．０２〜０．２μＡにまで削減できる。
【図面の簡単な説明】
【図１】本発明のＴＦＴの構成の概念図を示す。
【図２】従来のＴＦＴの構成例を示す。
【図３】本発明のＴＦＴの動作を示す。
【図４】従来のＴＦＴの動作を示す。
【図５】本発明のＴＦＴの作製工程を示す。
【図６】本発明のＴＦＴの応用例を示す。
【図７】本発明のＴＦＴの作製工程を示す。
【符号の説明】
１、１１ ・・・ゲイト電極
２、１２ ・・・ドレイン電極
３、１３ ・・・ソース電極
４、１４ ・・・ゲイト絶縁膜
５、１５ ・・・ドレイン領域
６、１６ ・・・ソース領域
７、１７ ・・・活性領域
８、１８ ・・・絶縁膜
９、１９ ・・・裏面ゲイト電極
１０、２０・・・コンタクト部
Claims (11)
- 絶縁表面上のＮチャネル型薄膜トランジスタを用いて形成されたスタティックＲＡＭであって、
前記Ｎチャネル型薄膜トランジスタは、活性層の一方の面に第１の絶縁膜を介して対向する第１のゲイト電極及び該活性層の他方の面に第２の絶縁膜を介して対向する第２のゲイト電極を有し、
前記第１のゲイト電極は、前記絶縁表面と前記活性層との間に、前記第１の絶縁膜に形成されたコンタクトホールを介して前記Ｎチャネル型薄膜トランジスタのソースに接すると共に前記ソースの端部を越えて延在せず重なるように設けられ、かつ、前記Ｎチャネル型薄膜トランジスタのドレインに重ならないように設けられていることを特徴とするスタティックＲＡＭ。 - 絶縁表面上のＮチャネル型薄膜トランジスタを用いて形成されたスタティックＲＡＭであって、
前記Ｎチャネル型薄膜トランジスタは、活性層の一方の面に第１の絶縁膜を介して対向する第１のゲイト電極及び該活性層の他方の面に第２の絶縁膜を介して対向する第２のゲイト電極を有し、
前記第１のゲイト電極は、前記絶縁表面と前記活性層との間に、前記第１の絶縁膜に形成されたコンタクトホールを介して前記Ｎチャネル型薄膜トランジスタのソースに接すると共に、前記ソースの端部を越えて延在することなく前記活性層の少なくとも一部に重なるように設けられていることを特徴とするスタティックＲＡＭ。 - 絶縁表面上のＮチャネル型薄膜トランジスタを用いて形成されたスタティックＲＡＭであって、
前記Ｎチャネル型薄膜トランジスタは、活性層の一方の面に第１の絶縁膜を介して対向する第１のゲイト電極及び該活性層の他方の面に第２の絶縁膜を介して対向する第２のゲイト電極を有し、
前記第１のゲイト電極は、前記絶縁表面と前記活性層との間に、前記第１の絶縁膜に形成されたコンタクトホールを介して前記Ｎチャネル型薄膜トランジスタのソースに接すると共に、前記ソースの端部を越えて延在することなく前記活性層を横断するように設けられていることを特徴とするスタティックＲＡＭ。 - 絶縁表面上のＰチャネル型薄膜トランジスタ及びＮチャネル型薄膜トランジスタを用いて形成されたスタティックＲＡＭであって、
前記Ｐチャネル型薄膜トランジスタは、活性層の一方の面に絶縁膜を介して対向するゲイト電極を有し、
前記Ｎチャネル型薄膜トランジスタは、活性層の一方の面に第１の絶縁膜を介して対向する第１のゲイト電極及び該活性層の他方の面に第２の絶縁膜を介して対向する第２のゲイト電極を有し、
前記第１のゲイト電極は、前記絶縁表面と前記Ｎチャネル型薄膜トランジスタの前記活性層との間に、前記第１の絶縁膜に形成されたコンタクトホールを介して前記Ｎチャネル型薄膜トランジスタのソースに接すると共に前記ソースの端部を越えて延在せず重なるように設けられ、かつ、前記Ｎチャネル型薄膜トランジスタのドレインに重ならないように設けられていることを特徴とするスタティックＲＡＭ。 - 絶縁表面上のＰチャネル型薄膜トランジスタ及びＮチャネル型薄膜トランジスタを用いて形成されたスタティックＲＡＭであって、
前記Ｐチャネル型薄膜トランジスタは、活性層の一方の面に絶縁膜を介して対向するゲイト電極を有し、
前記Ｎチャネル型薄膜トランジスタは、活性層の一方の面に第１の絶縁膜を介して対向する第１のゲイト電極及び該活性層の他方の面に第２の絶縁膜を介して対向する第２のゲイト電極を有し、
前記第１のゲイト電極は、前記絶縁表面と前記Ｎチャネル型薄膜トランジスタの前記活性層との間に、前記第１の絶縁膜に形成されたコンタクトホールを介して前記Ｎチャネル型薄膜トランジスタのソースに接すると共に、前記ソースの端部を越えて延在することなく前記Ｎチャネル型薄膜トランジスタの前記活性層の少なくとも一部に重なるように設けられていることを特徴とするスタティックＲＡＭ。 - 絶縁表面上のＰチャネル型薄膜トランジスタ及びＮチャネル型薄膜トランジスタを用いて形成されたスタティックＲＡＭであって、
前記Ｐチャネル型薄膜トランジスタは、活性層の一方の面に絶縁膜を介して対向するゲイト電極を有し、
前記Ｎチャネル型薄膜トランジスタは、活性層の一方の面に第１の絶縁膜を介して対向する第１のゲイト電極及び該活性層の他方の面に第２の絶縁膜を介して対向する第２のゲイト電極を有し、
前記第１のゲイト電極は、前記絶縁表面と前記Ｎチャネル型薄膜トランジスタの前記活性層との間に、前記第１の絶縁膜に形成されたコンタクトホールを介して前記Ｎチャネル型薄膜トランジスタのソースに接すると共に、前記ソースの端部を越えて延在することなく前記Ｎチャネル型薄膜トランジスタの前記活性層を横断するように設けられていることを特徴とするスタティックＲＡＭ。 - 前記Ｐチャネル型薄膜トランジスタ及びＮチャネル型薄膜トランジスタは、相補型のＭＯＳ回路を形成していることを特徴とする請求項４乃至請求項６のいずれか一項に記載のスタティックＲＡＭ。
- 前記Ｐチャネル型薄膜トランジスタ及びＮチャネル型薄膜トランジスタは、ＣＭＯＳインバータ回路を形成していることを特徴とする請求項４乃至請求項７のいずれか一項に記載のスタティックＲＡＭ。
- 前記Ｐチャネル型薄膜トランジスタを負荷トランジスタに用いたことを特徴とする請求項４乃至請求項８のいずれか一項に記載のスタティックＲＡＭ。
- 前記活性層は、多結晶半導体膜からなることを特徴とする請求項１乃至請求項９のいずれか一項に記載のスタティックＲＡＭ。
- 請求項１乃至請求項１０のいずれか一項に記載のスタティックＲＡＭを用いたことを特徴とする半導体集積回路。
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