JP2001298168A

JP2001298168A - メモリー装置

Info

Publication number: JP2001298168A
Application number: JP2001085720A
Authority: JP
Inventors: Shunpei Yamazaki; 舜平山崎; Yasuhiko Takemura; 保彦竹村
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2001-03-23
Filing date: 2001-03-23
Publication date: 2001-10-26

Abstract

(57)【要約】（修正有）【課題】活性層のリーク電流を低減することを課題とす
る。【解決手段】基板上方に形成された複数のメモリー素子
と、前記メモリー素子を駆動する駆動回路とを有するメ
モリー装置において、前記メモリー素子は、薄膜状絶縁
ゲート型トランジスタを有し、前記薄膜状絶縁ゲート型
トランジスタのチャネル形成領域は、単結晶シリコンを
有することを特徴とするメモリー装置である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶表示装置やダイナ
ミックＲＡＭ（ＤＲＡＭ）のように、マトリクス構造を
有し、スイッチング素子としてＭＯＳ型もしくはＭＩＳ
（金属−絶縁体−半導体）型電界効果型素子（以上を、
ＭＯＳ型素子と総称する）を有し、ダイナミックな動作
をおこなうことを特徴とするマトリクス装置（電気光学
表示装置、半導体メモリー装置を含む）、およびそのた
めの駆動回路に関する。特に本発明は、ＭＯＳ型素子と
して絶縁基板上に形成された薄膜半導体トランジスタ等
の薄膜半導体素子を使用する装置に関する。

【０００２】

【従来の技術】最近、絶縁基板上に、薄膜状の活性層
（活性領域ともいう）を有する絶縁ゲイト型の半導体装
置の研究がなされている。特に、薄膜状の絶縁ゲイトト
ランジスタ、いわゆる薄膜トランジスタ（ＴＦＴ）が熱
心に研究されている。これらは、マトリクス構造を有す
る液晶等の表示装置において、各画素の制御用に利用す
ることが目的であり、利用する半導体の材料・結晶状態
によって、アモルファスシリコンＴＦＴや多結晶シリコ
ンＴＦＴというように区別されている。もっとも、最近
では多結晶シリコンとアモルファスの中間的な状態を呈
する材料も利用する研究がなされている。この材料は、
セミアモルファスといわれ、アモルファス状の組織に小
さな結晶が浮かんだ状態であると考えられている。この
材料は後で述べるように単結晶状態の高移動度とアモル
ファス状態の低リーク電流という特徴を併せ持つ優れた
材料である。

【０００３】また、単結晶シリコン集積回路において
も、いわゆるＳＯＩ技術として多結晶シリコンＴＦＴが
用いられており、これは例えば高集積度ＳＲＡＭにおい
て、負荷トランジスタとして使用される。但し、この場
合には、アモルファスシリコンＴＦＴはほとんど使用さ
れない。

【０００４】さらに、絶縁基板上の半導体回路では、基
板と配線との容量結合がないため、非常な高速動作が可
能であり、超高速マイクロプロセッサーや超高速メモリ
ーとして利用する技術が提案されている。

【０００５】一般にアモルファス状態の半導体の電界移
動度は小さく、したがって、高速動作が要求されるＴＦ
Ｔには利用できない。また、アモルファスシリコンで
は、Ｐ型の電界移動度は著しく小さいので、Ｐチャネル
型のＴＦＴ（ＰＭＯＳのＴＦＴ）を作製することができ
ず、したがって、Ｎチャネル型ＴＦＴ（ＮＭＯＳのＴＦ
Ｔ）と組み合わせて、相補型のＭＯＳ回路（ＣＭＯＳ）
を形成することができない。

【０００６】しかしながら、アモルファス半導体によっ
て形成したＴＦＴはＯＦＦ電流が小さいという特徴を持
つ。そこで、液晶のアクティブマトリクスのトランジス
タのように、それほどの高速動作が要求されず、一方の
導電型だけで十分であり、かつ、電荷保持能力の高いＴ
ＦＴが必要とされる用途に利用されている。

【０００７】一方、多結晶半導体は、アモルファス半導
体よりも電界移動度が大きく、したがって、高速動作が
可能である。例えば、レーザーアニールによって再結晶
化させたシリコン膜を用いたＴＦＴでは、電界移動度と
して３００ｃｍ²／Ｖｓもの値が得られている。通常の
単結晶シリコン基板上に形成されたＭＯＳトランジスタ
の電界移動度が５００ｃｍ²／Ｖｓ程度であることから
すると、極めて大きな値であり、単結晶シリコン上のＭ
ＯＳ回路が基板と配線間の寄生容量によって、動作速度
が制限されるのに対して、絶縁基板上であるのでそのよ
うな制約は何ら無く、著しい高速動作が期待されてい
る。

【０００８】また、多結晶シリコンでは、ＮＭＯＳのＴ
ＦＴだけでなく、ＰＭＯＳのＴＦＴも同様に得られるの
でＣＭＯＳ回路を形成することが可能で、例えば、アク
ティブマトリクス方式の液晶表示装置においては、アク
ティブマトリクス部分のみならず、周辺回路（ドライバ
ー等）をもＣＭＯＳの多結晶ＴＦＴで構成する、いわゆ
るモノリシック構造を有するものが知られている。

【０００９】前述のＳＲＡＭに使用されるＴＦＴもこの
点に注目したものであり、ＰＭＯＳをＴＦＴで構成し、
これを負荷トランジスタとしている。

【００１０】また、通常のアモルファスＴＦＴにおいて
は、単結晶ＩＣ技術で使用されるようなセルフアライン
プロセスによってソース／ドレイン領域を形成すること
は困難であり、ゲイト電極とソース／ドレイン領域の幾
何学的な重なりによる寄生容量が問題となるのに対し、
多結晶ＴＦＴはセルフアラインプロセスが採用できるた
め、寄生容量が著しく抑えられるという特徴を持つ。

【００１１】

【発明が解決しようとする課題】このような特徴を有す
る多結晶ＴＦＴの利点に対して、いくつかの問題点も指
摘されている。一般的な多結晶ＴＦＴは絶縁基板上に活
性層が形成され、その上にゲイト絶縁膜とゲイト電極を
有するコプラナー型である。この構造はセルフアライン
プロセスが採用できるというメリットがあるものの、活
性層のリーク電流（ＯＦＦ電流）を低減することが困難
であった。

【００１２】このリーク電流の原因については、詳細が
明らかでないが、その大きな原因は下地と活性層の間に
生じる界面電荷によるものであった。したがって、この
界面の作製に細心の注意を払い、界面準位密度がゲイト
酸化膜と活性層の間と同じ程度にまで低減することによ
って解決された。

【００１３】すなわち、高温プロセス（最高プロセス温
度１０００℃程度）にあっては、基板として石英を使用
し、その上にシリコンの被膜を形成して、これを１００
０℃程度で熱酸化して、清浄な表面を形成してから、減
圧ＣＶＤ法等の製膜方法によって活性シリコン層を形成
した。

【００１４】また、低温プロセス（最高プロセス温度６
５０℃以下のプロセス。中温プロセスともいう。）で
は、基板と活性層の間にゲイト絶縁膜と同じ程度に界面
準位密度の低い酸化珪素膜を下地膜として形成するとい
う方法を採用した。酸化珪素膜の形成方法としては、ス
パッタ法が優れている。他にＥＣＲ−ＣＶＤ法や、ＴＥ
ＯＳのプラズマＣＶＤ法によっても優れた特性の酸化膜
が得られる。

【００１５】しかしながら、なおリーク電流は改善でき
なかった。特にＮＭＯＳの方がＰＭＯＳよりも１桁以上
大きかった。本発明人は、その原因が活性層が弱いＮ型
であるためと推測した。実際に、高温プロセスや低温プ
ロセスで作製したＰＭＯＳとＮＭＯＳのしきい値電圧
が、負の方向にシフトするという現象が再現良く観測さ
れた。これは特にシリコンにおいて、他に不純物の添加
されない純度の高い場合には、アモルファスシリコンの
ように結晶性がよくない場合には弱いＮ型になるためで
あろうと推測した。高温プロセスの多結晶シリコンは完
璧な単結晶シリコンとは異なり、多くの格子欠陥やダン
グリングボンドが存在し、これらがドナーとなって電子
を供給するものと推測した。もちろん微量の混入元素
（ナトリウム等）の影響の可能性も残されている。

【００１６】ともかく、そのような原因があれば、ＮＭ
ＯＳのしきい値電圧がＰＭＯＳに比較して著しく低く、
リーク電流が大きいということの説明がつく。その様子
を図１に示す。ＮＭＯＳにおいて、図１（Ａ）に示すよ
うにソース１２（Ｎ⁺型）を接地し、ドレイン１３（Ｎ
⁺型）に正の電圧を印加した状態でゲイト電極１１にし
きい値電圧Ｖ_thよりも大きな電圧を印加すると活性層１
４のゲイト電極側にチャネルが形成されて、ドレイン電
流（図中の実線の矢印）が流れるが、活性層１４は弱い
Ｎ型（Ｎ^-型）であるので、ソースからドレインには、
ゲイト電圧にほとんど依存しない電流（図中の点線の矢
印）が流れている。

【００１７】もし、ゲイト電極の電位がしきい値電圧Ｖ
_th以下の状態であっても、この点線の電流は流れてい
る。ゲイト電極の電位が大きな負の値になると、図１
（Ｂ）に示すように反転層（Ｐ型）１６が生じるが、チ
ャネル全体が反転するには到らず、逆に過大な電圧を印
加すると、ゲイトの反対側に電子が蓄積されてチャネル
が形成されてしまうこととなる。実際に得られているＮ
ＭＯＳのデータはこの考察と矛盾しない。

【００１８】一方、ＰＭＯＳでは、活性層がＮ^-型であ
るのでしきい値電圧は大きくなる。しかし、ゲイトの反
対側のリークは大幅に減少する。図２には、ＰＭＯＳに
しきい値以下の電圧、もしくはしきい値以上の電圧を印
加した場合の様子を示してある。

【００１９】このようなＮＭＯＳに顕著なリーク電流は
様々な応用分野、特にダイナミック動作を必要とする分
野で障害となった。例えば、液晶のアクティブマトリク
スやＤＲＡＭではリーク電流によって、画像情報や記憶
情報が消失してしまう。そこで、このようなリーク電流
を低減することが必要とされた。

【００２０】１つの方法はＮＭＯＳの活性層を真性（Ｉ
型）もしくは弱いＰ型とすることである。例えば、活性
層形成時にＮＭＯＳだけに、あるいはＮＭＯＳとＰＭＯ
Ｓの両方に適当な量のＰ型不純物（例えば、ボロン）を
打ち込んで、ＮＭＯＳの活性層をＩ型もしくは弱いＰ型
としたところ、ＮＭＯＳのしきい値電圧が上昇し、リー
ク電流も大きく低減するはずである。しかし、この方法
にはいくつかの問題点がある。

【００２１】通常は、１枚の基板上にＮＭＯＳもＰＭＯ
Ｓも混載されたＣＭＯＳ回路が使用されるが、Ｎ型のみ
に不純物注入をおこなおうとすれば、余計にフォトリソ
グラフィー工程が必要である。また、ＮＭＯＳとＰＭＯ
Ｓの両方の活性層にＰ型の不純物を注入しようとすれ
ば、微妙な不純物注入技術が必要とされる。注入量が多
過ぎれば、今度は逆にＰＭＯＳのしきい値電圧が減少
し、リーク電流が増加することとなる。

【００２２】イオン注入技術も問題である。質量分離を
おこなう注入技術では、必要な不純物元素のみを注入す
ることが可能であるが、処理面積は小さい。また、いわ
ゆるイオンドーピング法では処理面積は大きいが、質量
分離工程がないために不要なイオンも注入され、ドーピ
ング量が正確でない可能性がある。

【００２３】また、このようなイオンを加速して注入す
るという方法では、活性層と下地の界面に局在準位を形
成する原因となる。さらに、従来のような単結晶半導体
に対するイオン注入と異なり、絶縁基板上の注入である
ので、チャージアップ現象がはなはだしく、注入量を精
密に制御することは困難である。

【００２４】そこで、活性層成膜時に、Ｐ型の不純物を
予め混入しておくことも考えられるが、微量不純物の量
を制御することは困難であり、ＮＭＯＳとＰＭＯＳを同
じ皮膜から形成する場合には、量が適切でないとＰＭＯ
Ｓのリーク電流を増加させ、また、ＮＭＯＳとＰＭＯＳ
を違う皮膜から形成する場合にはマスクプロセスが１つ
余計に必要とされる。また、このような方法でしきい値
電圧を制御することは、ガス流量等の要因によって、Ｔ
ＦＴのしきい値のばらつきが生じることでもあり、ロッ
ト毎のしきい値のばらつきは著しく大きくなる。

【００２５】本発明はこのような困難な課題に対して解
答を与えんとするものであるが、その主旨とするところ
は、プロセスによって、ＮＭＯＳのリーク電流の低減を
図るのではなく、回路設計の最適化によって、リーク電
流の大きなＴＦＴでも使用できる回路を設計するもので
ある。先に述べたように、活性層として、純度の高いシ
リコン材料から形成した場合には、Ｎ^-型となるが、そ
のエネルギー準位は極めて再現性がよく、安定してい
る。また、プロセス自体も極めてシンプルであり、歩留
りも十分に高い。これに対し、しきい値電圧を制御する
さまざまな方法は、プロセスを煩雑にするばかりでな
く、得られる活性層のエネルギー準位（フェルミレベル
等）もロットごとにまちまちのものとなり、歩留りも低
下する。

【００２６】明らかに、プロセスの改良によってＮＭＯ
Ｓを回路にあわせるよりも、すなわち、１０¹⁷ｃｍ^-3程
度の微妙なドーピングをおこなうよりも、極力不純物を
排除したプロセスの方が容易であり、その結果得られる
ＮＭＯＳにあわせて回路を設計する方が得策である。本
発明の技術思想はここにある。

【００２７】

【問題を解決する方法】本発明の適用される半導体回路
は普遍的なものではない。本発明は、特に液晶表示装置
等の電界の効果によって光の透過性や反射性が変化する
材料を利用し、対向する電極との間にこれらの材料をは
さみ、対向電極との間に電界をかけて、画像表示をおこ
なうためのアクティブマトリクス回路や、ＤＲＡＭのよ
うなキャパシタに電荷を蓄積することによって記憶を保
持するメモリー装置や、同じくＭＯＳトランジスタのＭ
ＯＳ構造部をキャパシタとして、あるいはその他のキャ
パシタによって、次段の回路を駆動するダイナミックシ
フトレジスタのようなダイナミック回路を有する回路に
適している。特に、ダイナミック回路とスタテッィク回
路の混載された回路に適した発明である。

【００２８】本発明の１つの例は、液晶等のアクティブ
マトリクス回路の表示部分において、ＰＭＯＳのＴＦＴ
をスイッチングトランジスタとして用いることである。
ここでは、ＰＭＯＳのＴＦＴがデータ線と画素電極に対
して直列に挿入されていることが必要であり、ＮＭＯＳ
のＴＦＴが並列に挿入されていては、リーク電流が多い
ためかような表示の目的には不適切である。したがっ
て、画素のＴＦＴ回路においてはＰＭＯＳとＮＭＯＳの
ＴＦＴが直列に挿入されている場合も本発明は含む。も
ちろん、２つのＰＭＯＳのＴＦＴが並列に挿入されてい
ることも本発明の技術範囲である。

【００２９】本発明の２つめの例は、前記のような表示
回路部（アクティブマトリクス）とその駆動回路（周辺
回路）とを有する装置において、駆動回路をＣＭＯＳ回
路とすることである。この場合、回路の全てがＣＭＯＳ
である必要はないが、トランスミッションゲイトやイン
バータ回路はＣＭＯＳ化されるのが望ましい。そのよう
な装置の概念図を図３に示した。図には絶縁基板３７上
にデータドライバー３１とゲイトドライバー３２が構成
され、また、中央部にＰＭＯＳのＴＦＴを有するアクテ
ィブマトリクス３３が構成され、これらのドライバー部
とアクティブマトリクスとがゲイト線３５、データ線３
６によって接続された表示装置が示されている。アクテ
ィブマトリクス３３はＰＭＯＳを有する画素セル３４の
集合体である。

【００３０】ＣＭＯＳ回路に関しては、例えば、得られ
たＴＦＴのしきい値電圧が、ＮＭＯＳでは２Ｖ、ＰＭＯ
Ｓでは６Ｖ、さらにリーク電流がＮＭＯＳの方がＰＭＯ
Ｓよりも１０倍以上も多くてもＣＭＯＳインバータでは
全く支障がない。

【００３１】というのも、インバータのような論理回路
ではリークによる消費電力はさほど問題とされないから
である。また、インバータの動作は、低電圧状態はＮＭ
ＯＳのしきい値電圧以下、高電圧状態はドレイン電圧と
ＰＭＯＳのしきい値電圧（＜０）の和以上であることが
要求されるが、この場合はドレイン電圧が８Ｖ以上、理
想的には１０Ｖ以上あれば問題はなく、例えば、入力は
０Ｖと８Ｖの２値とすれば十分である。

【００３２】本発明の３つめの例はＤＲＡＭのような半
導体メモリーに関するものである。半導体メモリー装置
は、単結晶ＩＣでは既に速度の限界に達している。これ
以上の高速動作をおこなわせるには、トランジスタの電
流容量をより大きくすることが必要であるが、それは消
費電流の一段の増加の原因になるばかりではなく、特に
キャパシタに電荷を蓄えることによって記憶動作をおこ
なうＤＲＡＭに関しては、キャパシタの容量をこれ以
上、拡大できない以上、駆動電圧を上げることによって
対応するしか方法がない。

【００３３】単結晶ＩＣが速度の限界に達したといわれ
るのは、一つには基板と配線の容量によって、大きな損
失が生じているからである。もし、基板に絶縁物を使用
すれば、消費電流をあげなくとも十分に高速な駆動が可
能である。このような理由からＳＯＩ（絶縁物上の半導
体）構造のＩＣが提案されている。

【００３４】ＤＲＡＭにおいても、１Ｔｒ／セル構造の
場合には、先の液晶表示装置と回路構成がほとんど同じ
であり、それ以外の構造のＤＲＡＭ（例えば、３Ｔｒ／
セル構造）でも、記憶ビット部のＴＦＴにリーク電流の
小さいＰＭＯＳのＴＦＴを使用する。基本的なブロック
構成は図３のものと同じである。例えば、ＤＲＡＭにお
いては、３１がコラムデコーダー、３２がローデコーダ
ー、３３が記憶素子部、３４が単位記憶ビット、３５が
ビット線、３６がワード線、３７が（絶縁）基板であ
る。

【００３５】液晶表示装置のアクティブマトリクスもＤ
ＲＡＭも、いずれもリフレッシュ動作を必要とするもの
であるが、そのリフレッシュの期間の間には、画素の容
量やキャパシタの容量に蓄積された電荷が放電してしま
わないように、ＴＦＴが十分に大きな抵抗として機能す
る必要がある。もし、この場合にＮＭＯＳのＴＦＴを用
いたならば、リーク電流が大きいために十分な駆動がで
きない。リーク電流の低いＰＭＯＳのＴＦＴを用いる利
点はここにある。

【００３６】本発明では、高温プロセスのＴＦＴでも有
効であるが、特に有効なのは低温プロセスのＴＦＴであ
る。低温プロセスで得られたＴＦＴは、その活性層の組
織構造がアモルファスと単結晶の中間であり、また、格
子歪みが大きく、いわゆるセミアモルファス状態で、し
たがって、物性的にアモルファス状態に近い。すなわ
ち、純粋なシリコン材料によって低温プロセスで作製し
た活性層は、大抵の場合、Ｎ^-型である。

【００３７】ここで、セミアモルファス状態について詳
細な説明を加えると、アモルファス状態のシリコンは熱
を加えるにしたがって結晶成長を始めるが、大気圧下で
は６５０℃程度までは、結晶成長という状態ではない。
すなわち、結晶性のよい部分の間に比較的結晶性のわる
い部分が存在し、しかも分子間の結合がタイトであり、
通常のイオン結晶における結晶析出とはことなった様相
を示す。すなわち、不対結合手（ダングリングボンド）
は極めて少ないことが特徴である。もし、結晶成長が６
８０℃を越えると結晶の成長速度が著しく促進され、多
くの結晶粒からなる多結晶状態となる。そして、この場
合には、それまで格子歪みによって緩衝されていた結晶
粒界の分子結合が破壊されて、粒界部にダングリングボ
ンドが多数形成される。

【００３８】さて、このようなセミアモルファス状態の
材料では、活性層へ不純物をドーピングしたとしても、
アモルファスシリコンの場合と同様にあまり活性化には
寄与しない。その原因としては、本発明人等はドーパン
ト不純物が特にダングリングボンドの多い箇所に選択的
にトラップされるためではないかと考えている。したが
って、セミアモルファス状態の活性層、もしくは低温プ
ロセスによって形成された活性層では、ドーピングによ
るしきい値電圧の制御は困難である。

【００３９】また、本発明は、本発明人等の発明である
特願平４−７３３１５に記述されるような２層の活性層
を有するＴＦＴにおいても有効である。このＴＦＴで
は、基板側にアモルファス状態の活性層を設け、その上
にセミアモルファス、あるいは多結晶状態の活性層を設
けるもので、基板と活性層の界面に存在する電荷によっ
て発生するリークを極限まで減らすことができる。しか
しながら、構造上、アモルファスシリコンを用いるため
に、下側の活性層はＮ^-型である。したがって、界面に
起因するリークは減らせても、この活性層に起因するリ
ークはなかなか減らせない。例えば、ＰＭＯＳではリー
ク電流が１０^-12Ａ以下（ドレイン電圧１Ｖ）であって
も、ＮＭＯＳでは、リーク電流がその１００倍以上であ
った。

【００４０】その作製方法は図４に例示される。まず、
基板４１上に、窒化珪素等のパッシベーション力の強い
皮膜４２を形成する。基板が十分に清浄であれば、この
ような皮膜を形成しなくともよい。さらに下地酸化膜４
３を形成する。そして、アモルファスシリコン膜を２層
形成するが、その堆積速度や堆積基板温度を最適化する
ことによって、後の熱処理によってアモルファス状態の
ままであるか、セミアモルファス化あるいは多結晶化す
るかが決定される。この例では上の層４５、４７がセミ
アモルファス化（もしくは多結晶化）し、下の層４４、
４７はアモルファスのままである。

【００４１】このような方法の特徴は、同一のチャンバ
ーを用いて成膜をおこないながらも、その条件を微妙に
変化させることによって２種の性質の異なるシリコン膜
が形成できることにあり、不純物添加によるしきい値電
圧制御は、この方法の利点をつぶすこととなる。もし、
下の層４４、４６をＮ^-型からＩ型にまで変えようとし
ても、この層はアモルファスのままであるので、イオン
化率が悪く、多量のドーピングが必要である。したがっ
て、チャンバーがこれらの不純物によって著しく汚染さ
れ、逆にＰＭＯＳの活性層をＰ型にしてしまう可能性を
有している。したがって、このような２層構造の活性層
を有するＴＦＴは、ドーピングによるしきい値電圧制御
を必要としない本発明に極めて適している。このような
ＴＦＴの形成方法は実施例において詳述する。

【００４２】

【実施例】〔実施例１〕図４に本発明を用いたＣＭＯ
Ｓ回路の作製実施例を説明する。本実施例では基板４１
としてコーニング社の７０５９番ガラス基板を使用し
た。基板はこの他にも様々な種類のものを使用すること
ができるが、半導体被膜中にナトリウム等の可動イオン
が侵入しないように基板に応じて対処しなければならな
い。理想的な基板はアルカリ濃度の小さい合成石英基板
であるが、コスト的に利用することが難しい場合には、
市販の低アルカリガラスもしくは無アルカリカラスを使
用することとなる。本実施例では、基板４１上には基板
からの可動イオンの侵入を阻止する目的で、厚さ５〜２
００ｎｍ、例えば１０ｎｍの窒化珪素膜４２を減圧ＣＶ
Ｄ法で形成した。さらに、窒化珪素膜上に、スパッタ法
によって、厚さ２０〜１０００ｎｍ、例えば５０ｎｍの
酸化珪素膜４３を形成した。これらの被膜の膜厚は、可
動イオンの侵入の程度、あるいは活性層への影響の程度
に応じて設計される。

【００４３】例えば、窒化珪素膜４２の質が良くなく、
電荷のトラップが大きい場合には、酸化珪素膜を通して
上の半導体層に影響を及ぼすので、その場合には酸化珪
素膜４３を厚くする必要がある。

【００４４】これらの皮膜の形成には、上記のような減
圧ＣＶＤ法やスパッタ法だけでなく、プラズマＣＶＤ法
等の方法によって形成してもよい。特に酸化珪素膜の形
成には、ＴＥＯＳを利用してもよい。それらの手段の選
択は投資規模や量産性等を考慮して決定すればよい。こ
れらの被膜は連続的に成膜されてもよいことはいうまで
もない。

【００４５】その後、減圧ＣＶＤ法によって、モノシラ
ンを原料として、厚さ２０〜２００ｎｍ、例えば１００
ｎｍのアモルファスシリコン膜を形成した。基板温度は
４３０〜４８０℃、例えば４５０℃とした。さらに、連
続的に基板温度を変化させ、５２０〜５６０℃、例えば
５５０℃で、厚さ５〜２００ｎｍ、例えば１０ｎｍのア
モルファスシリコン膜を形成した。基板温度は後の結晶
化の際に重要な影響を与えることが本発明人等の研究の
結果、明らかにされた。例えば、４８０℃以下で成膜し
たものは結晶化させることが難しかった。逆に５２０℃
以上の温度で成膜したものは結晶化しやすかった。この
ようにして得られたアモルファスシリコン膜は、６００
℃で２４時間熱アニールした。その結果、上部のシリコ
ン膜のみが結晶化し、いわゆるセミアモルファスシリコ
ンと言われる結晶性シリコンを得た。一方、下部のシリ
コン膜はアモルファス状態のままであった。

【００４６】上部のシリコン膜の結晶化を促進するため
には膜中に含まれている炭素、窒素、酸素の濃度は、い
ずれも７×１０¹⁹ｃｍ^-3以下であることが望ましい。本
実施例では、ＳＩＭＳ分析によって１×１０¹⁷ｃｍ^-3以
下であることを確認した。逆に下部のシリコン膜の結晶
化を抑制するためにはこれらの元素が多く含まれている
と都合がよい。しかし、過剰なドーピングは半導体特
性、ひいてはＴＦＴ特性に悪影響を与えるので、ドーピ
ングの有無やその量はＴＦＴの特性に応じて設計され
る。

【００４７】さて、アモルファスシリコン膜を熱アニー
ルによって、結晶性シリコン膜としたのち、これを適当
なパターンにエッチングして、ＮＴＦＴ用の島状半導体
領域４５とＰＴＦＴ用の島状半導体領域４７とを形成す
る。各島状半導体領域の上部には、意図的な不純物ドー
プはされず、特にボロン等の不純物濃度は１０¹⁷ｃｍ ^-3
以下であることをＳＩＭＳ（２次イオン質量分析法）に
よって確認した。したがって、この部分の導電型は、Ｎ
^-型であると推測される。一方、各半導体領域の下部の
シリコン層４４、４６は実質的にアモルファスシリコン
であった。

【００４８】その後、酸素雰囲気中での酸化珪素をター
ゲットとするスパッタ法によって、ゲイト絶縁膜（酸化
珪素）４８を厚さ５０〜３００ｎｍ、例えば１００ｎｍ
だけ形成した。この厚さは、ＴＦＴの動作条件等によっ
て決定される。

【００４９】次にスパッタ法によって、アルミニウム皮
膜を厚さ５００ｎｍだけ形成し、これを混酸（５％の硝
酸を添加した燐酸溶液）によってパターニングし、ゲイ
ト電極・配線４９および５０を形成した。エッチングレ
ートは、エッチングの温度を４０℃としたときに２２５
ｎｍ／分であった。このようにして、ＴＦＴの外形を整
えた。このときのチャネルの大きさは、いずれも長さ８
μｍ、幅２０μｍとした。このときの状態を図４（Ａ）
に示す。

【００５０】さらに、陽極酸化法によってアルミニウム
配線の表面に酸化アルミニウムを形成した。陽極酸化の
方法としては、本発明人等の発明である特願平３−２３
１１８８もしくは特願平３−２３８７１３に記述される
方法を用いた。詳細な実施の様態については、目的とす
る素子の特性やプロセス条件、投資規模等によって変更
を加えればよい。本実施例では、陽極酸化によって、厚
さ２５０ｎｍの酸化アルミニウム被膜５１および５２を
形成した。

【００５１】その後、ゲイト酸化膜を通したイオン注入
法によって、公知のＣＭＯＳ作製技術を援用し、Ｎ型ソ
ース／ドレイン領域５３とＰ型ソース／ドレイン領域５
４を形成した。いずれも不純物濃度は８×１０¹⁹ｃｍ^-3
となるようにした。イオン源としては、Ｐ型はフッ化ホ
ウ素イオンを、Ｎ型はリンイオンを用い、前者は加速電
圧８０ｋｅＶで、後者は加速電圧１１０ｋｅＶで注入し
た。加速電圧はゲイト酸化膜の厚さや半導体領域４５、
４７の厚さを考慮して設定される。イオン注入法のかわ
りに、イオンドーピング法を用いてもよい。イオン注入
法では注入されるイオンは質量によって分離されるの
で、不必要なイオンは注入されることがないが、イオン
注入装置で処理できる基板の大きさは限定される。一
方、イオンドーピング法では、比較的大きな基板（例え
ば対角３０インチ以上）も処理する能力を有するが、水
素イオンやその他不必要なイオンまで同時に加速されて
注入されるので、基板が加熱されやすい。この場合には
イオン注入法で使用するようなフォトレジストをマスク
とした選択的な不純物注入は難しい。

【００５２】このようにして、オフセット領域を有する
ＴＦＴが作製された。その様子を図４（Ｂ）に示す。最
後に、レーザーアニール法によって、ゲイト電極部をマ
スクとしてソース／ドレイン領域の再結晶化をおこなっ
た。レーザーアニールの条件は、例えば特願平３−２３
１１８８や同３−２３８７１３に記述されている方法を
使用した。そして層間絶縁物５５として、酸化珪素をＲ
ＦプラズマＣＶＤ法で形成し、これに電極形成用の穴を
開け、アルミニウム配線５６〜４８を形成して、素子を
完成させた。

【００５３】本実施例では、レーザーアニールによっ
て、もともと結晶性シリコンであった、被膜４５、４７
のみならず、アモルファスシリコンであった被膜４４、
４６までもが結晶化される。これは、レーザーアニール
が強力だからである。その結果、図４（Ｃ）に示すよう
に初期のアモルファス領域４４、４６はチャネルの下の
部分５９、６０以外は全てソース／ドレインとおなじ結
晶性を有する材料に変換されてしまった。その結果、ソ
ース／ドレインの厚さは島状半導体領域４５、４７と実
質的に同じとなった。しかしながら、実質的なチャネル
の厚さは図から明らかなように、約１０ｎｍというよう
にソース／ドレイン領域よりも薄かった。その結果、ソ
ース／ドレインのシート抵抗は小さく、また、チャネル
が薄い分だけＯＦＦ電流が少ないという優れた特性を示
すことができた。

【００５４】図４には液晶表示装置の駆動回路に使用さ
れるＣＭＯＳ回路の作製工程を示したが、同じ基板上の
アクティブマトリクス部には、ＰＭＯＳが同じように形
成されている。このようにして形成されたＴＦＴの特性
は、チャネル長が５μｍ、チャネル幅が２０μｍで、ソ
ース／ドレイン電圧が１Ｖの状態で、ＮＭＯＳのリーク
電流は〜１００ｐＡ、ＰＭＯＳはＰＭＯＳの〜１ｐＡで
あった。このようにオフ抵抗はＰＭＯＳの方が１００倍
も大きかった。また、ゲイト電圧が＋８Ｖ（ＰＭＯＳの
場合は−８Ｖ）のオン状態では、ＮＭＯＳは１０μＡ、
ＰＭＯＳは１００ｎＡの電流を流した。ＰＭＯＳのドレ
イン電流がＮＭＯＳに比べて著しく小さいのは、しきい
値電圧がＰＭＯＳの場合には、負にシフトしているから
である。したがって、ＰＭＯＳのゲイト電圧を−１２Ｖ
としたときには、ドレイン電流は１μＡとなった。すな
わち、このようなＴＦＴを用いて、トランスミッション
ゲイトを構成せんとすれば、ＰＴＦＴに印加する電位を
負の方にシフトさせるべきである。

【００５５】アクティブマトリクス部のＰＭＯＳのＴＦ
Ｔの大きさは、チャネル長５μｍ、チャネル幅１０μｍ
とした。アクティブマトリクスとして利用されたＰＭＯ
ＳのＴＦＴのゲイト電圧を０Ｖから−１２Ｖまで変化さ
せると、ドレイン電流は１０ ⁶倍にまで増大するので、
画像表示用としては問題がなかった。さらに、大きく変
動させることが必要な場合にはＰＭＯＳのＴＦＴを２つ
直列に構成して、いわゆるデュアルゲイト構造とすると
よい。この場合には、オフ状態では、ＴＦＴの抵抗はさ
らに約１桁上昇するものの、ＯＮ状態では、ＴＦＴの抵
抗は２倍程度にしかならないので、結局、ドレイン電流
は１０⁷も変動することとなる。ＴＦＴを３段直列に形
成したら、さらに変動率は１桁増加する。

【００５６】〔実施例２〕図５には、本発明を実施す
るためのＮＭＯＳおよびＰＭＯＳ素子の作製工程を示
す。本実施例では、高温プロセスによるＴＦＴを作製し
た。まず、石英基板６１（幅１０５ｍｍ×長さ１０５ｍ
ｍ×厚さ１．１ｍｍ）上に、減圧ＣＶＤ法によって、不
純物のドープされていないポリシリコン膜を厚さ１００
〜５００ｎｍ、好ましくは１５０〜２００ｎｍ形成し
た。そして、これを乾燥した高温の酸素雰囲気中で酸化
せしめた。温度は８５０〜１１００℃の範囲とし、９５
０〜１０５０℃が特に好ましかった。このようにして、
基板上に酸化珪素膜６２を形成した（図５（Ａ））。

【００５７】さらに、ジシランを原料とするプラズマＣ
ＶＤ法もしくは減圧ＣＶＤ法によってアモルファスシリ
コン膜を厚さ１００〜１０００ｎｍ、好ましくは、３５
０〜７００ｎｍ形成した。基板温度は３５０〜４５０℃
とした。そして、これを５５０〜６５０℃、このましく
は５８０〜６２０℃で長時間アニールして、結晶性を持
たせた。そして、これをパターニングして、図５（Ｂ）
に示すようにＮＭＯＳの領域６３ａとＰＭＯＳの領域６
３ｂを形成した。

【００５８】ついで、乾燥した高温の酸化雰囲気中で上
記シリコン領域６３の表面を酸化して、図５（Ｃ）に示
すように、シリコン領域の表面に厚さ５０〜１５０ｎ
ｍ、好ましくは５０〜７０ｎｍの酸化珪素膜６４を形成
した。酸化条件は、酸化珪素６２と同じとした。

【００５９】その後、リンが１０¹⁹〜２×１０²⁰ｃ
ｍ^-3、例えば８×１０¹⁹ｃｍ^-3ドープされたシリコン膜
を厚さ２００〜５００ｎｍ、好ましくは３５０〜４００
ｎｍだけ形成し、これを図５（Ｄ）のようにパターニン
グして、ＮＭＯＳのゲイト６５ａおよびＰＭＯＳのゲイ
ト６５ｂを形成した。さらに、イオン注入法によって、
ＮＭＯＳおよびＰＭＯＳの不純物領域６６および６７を
それぞれ形成した。

【００６０】このとき、これらの不純物の底面は下地の
酸化珪素膜６２に達しないようにした。すなわち、下地
の酸化膜とシリコン膜の界面には多くの局在準位が形成
され、結果として、下地の酸化膜付近のシリコン膜は特
定の導電型（通常の場合はＮ型）を示す。もし、不純物
領域が、このような部分のシリコン膜に隣接していた場
合には、リークが生じる。したがって、このようなリー
クを避けるために、本実施例では不純物領域の底面と下
地酸化膜６２の間に５０〜２００ｎｍの空間を設けた。

【００６１】本実施例では、酸化珪素膜６４を通してイ
オン注入をおこなったが、より精密に不純物領域の深さ
を制御するためには、酸化珪素膜６４を除去して、熱拡
散をおこなってもよい。

【００６２】不純物領域を形成した後、熱アニールによ
って、不純物領域の結晶性を回復させた。その後は通常
のＴＦＴの作製工程と同様に、層間絶縁物（リンボロン
ガラス）６８を堆積して、リフローによって平坦化さ
せ、コンタクトホールを形成して金属配線６９〜７１を
形成した。

【００６３】以上の工程によって形成された、ＴＦＴを
使用して、１Ｔｒ／セルのＤＲＡＭ（１６ｋビット）を
作製した。ＴＦＴのチャネル部の大きさをチャネル長２
μｍ、チャネル幅１０μｍとしたときの、ＮＭＯＳのリ
ーク電流は、ソース／ドレイン電圧が１Ｖのときに、約
１０ｐＡ、ＰＭＯＳのリーク電流は、同じ条件で約０．
１ｐＡであった。メモリー素子部はチャネル長２μｍ、
チャネル幅２μｍのＰＭＯＳを使用した。メモリー素子
部のキャパシタの容量は０．５ｐＦとし、リフレッシュ
周期は最大５秒という長時間の記憶保持が可能となっ
た。これは、ＰＭＯＳのオフ状態の抵抗が５×１０¹³Ω
という高い値であったため可能となった。また、周辺回
路は、上記の工程で作製したＮＭＯＳとＰＭＯＳを使用
して、ＣＭＯＳ化した。このような絶縁基板上のＤＲＡ
Ｍであるので、高速動作が可能であり、ビットあたり１
００ｎｓｅｃで書込み・読出が可能であった。

【００６４】

【発明の効果】本発明によって、特にダイナミックな回
路およびそのような回路を有する装置の信頼性と性能を
高めることができた。従来、特に液晶表示装置のアクテ
ィブマトリクスのような目的に対しては多結晶ＴＦＴは
ＯＮ／ＯＦＦ比が低く、実用化にはさまざまな困難があ
ったが、本発明によってそのような問題はほぼ解決され
たと思われる。さらに、実施例２に示したように絶縁基
板上の半導体回路は高速動作という点で優れている。実
施例では示さなかったが、単結晶半導体集積回路の立体
化の手段として用いられるＴＦＴにおいても本発明を実
施することによって効果を挙げられることは明白であろ
う。

【００６５】例えば、周辺論理回路を単結晶半導体上の
半導体回路で構成し、その上に層間絶縁物を介してＴＦ
Ｔを設け、これによってメモリー素子部を構成すること
もできる。この場合には、メモリー素子部をＰＭＯＳの
ＴＦＴを使用したＤＲＡＭ回路とし、その駆動回路は単
結晶半導体回路にＣＭＯＳ化されて構成されている。し
かも、このような回路をマイクロプロセッサーに利用し
た場合には、メモリー部を２階に上げることになるの
で、面積を節約することができる。このように本発明は
産業上、極めて有益な発明であると考えられる。

【図面の簡単な説明】

【図１】ＮＭＯＳのＴＦＴの動作の概念図を示す。

【図２】ＰＭＯＳのＴＦＴの動作の概念図を示す。

【図３】本発明の構成の概念図を示す。

【図４】本発明のＴＦＴの作製工程を示す。

【図５】本発明のＴＦＴの作製工程を示す。

【符号の説明】

１１、２１・・・ゲイト電極１２、２２・・ソース領域１３、２３・・ドレイン領域１４、２４・・・活性層１５、２５・・・チャネル１６、２６・・・反転層３１・・・データドライバー（ＤＲＡＭの場合にはコラ
ムデコーダー）３２・・・ゲイトドライバー（ＤＲＡＭの場合はローデ
コーダー）３３・・・アクティブマトリクス部（ＤＲＡＭの場合は
記憶素子部）３４・・・単位画素（ＤＲＡＭの場合は単位記憶ビッ
ト）３５・・・ゲイト線（ＤＲＡＭの場合はビット線）３６・・・データ線（ＤＲＡＭの場合はワード線）３７・・・絶縁基板

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１３Ａ 21/336 ６１８Ｅ６２７Ｇ

Claims

【特許請求の範囲】

【請求項１】基板上方に形成された複数のメモリー素子
と、前記メモリー素子を駆動する駆動回路とを有するメモリ
ー装置において、前記メモリー素子は、薄膜状絶縁ゲート型トランジスタ
を有し、前記薄膜状絶縁ゲート型トランジスタのチャネル形成領
域は、単結晶シリコンを有することを特徴とするメモリ
ー装置。
【請求項２】請求項１において、前記薄膜状絶縁ゲート型トランジスタは、Ｐチャネル型
トランジスタであることを特徴とするメモリー装置。
【請求項３】基板上方に形成された複数のメモリー素子
と、前記メモリー素子を駆動する駆動回路とを有するメモリ
ー装置において、前記駆動回路は、薄膜状絶縁ゲート型トランジスタを有
し、前記薄膜状絶縁ゲート型トランジスタのチャネル形成領
域は、単結晶シリコンを有することを特徴とするメモリ
ー装置。
【請求項４】請求項３において、前記薄膜状絶縁ゲート型トランジスタは、インバータ回
路であることを特徴とするメモリー装置。
【請求項５】請求項３において、前記薄膜状絶縁ゲート型トランジスタは、ＣＭＯＳ回路
であることを特徴とするメモリー装置。