JP2015164208A - 半導体装置 - Google Patents
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
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Abstract
Description
本実施の形態では、メモリ回路とCPUを有する半導体装置について説明する。図3は、メモリ回路とCPUを有する半導体装置の構成例を示すブロック図である。
実施の形態1で説明したように、半導体装置の構成上、密接な関係にあるCPUとプログラムを記憶するメモリ回路(プログラムメモリ)において、CPUが必要とするプログラムのデータ解析を行うことで、メモリ回路を最も消費電力を低減した構成とすることが可能である。
本実施の形態では、空セルの代わりに、空セルと同様の機能を有するメモリセルを設けたメモリ回路の例を説明する。
本実施の形態では、データの書き換えができないメモリセルとデータの書き換えができるメモリセルが混在するメモリ回路について説明する。
本実施の形態では、メモリ回路と専用回路を有する半導体装置の構成例について説明する。
本実施の形態では、酸化物半導体を用いて形成するトランジスタの例を示す。
本実施の形態は、酸化物半導体層を含むトランジスタの作製方法の一例を図面を用いて詳細に説明する。
102 ワード線
103 ビット線
104 ビット線
105 プリチャージ線
106 メモリセル
107 メモリセル
108 メモリセル
109 メモリセル
110 プリチャージ回路
111 プリチャージ回路
114 トランジスタ
118 プリチャージ用トランジスタ
119 プリチャージ用トランジスタ
124 バッファ125 バッファ
126 メモリ出力線
127 メモリ出力線
130 電源線
144 インバータ
145 インバータ
151 CPU
152 メインメモリ
153 入出力インタフェース
154 ROM
155 RAM
156 アドレスバス
157 データバス
158 コントローラバス
201 電位
202 電位
203 電位
204 電位
205 電位
206 電位
207 電位
208 プリチャージ信号期間
209 ワード信号期間
210 データ保持期間
211 プリチャージ信号期間
212 ワード信号期間
213 データ保持期間
501 電位
502 電位
503 電位
504 電位
505 電位
506 電位
507 電位
508 プリチャージ信号期間
509 ワード信号期間
510 データ保持期間
511 プリチャージ信号期間
512 ワード信号期間
513 データ保持期間
606 メモリセル
607 メモリセル
608 メモリセル
609 メモリセル
616 トランジスタ
617 トランジスタ
618 トランジスタ
619 トランジスタ
706 メモリセル
707 メモリセル
708 メモリセル
709 メモリセル
718 メモリトランジスタ
719 メモリトランジスタ
801 メインメモリ
802 専用回路
803 入出力インタフェース
804 アドレスバス
805 データバス
806 コントローラバス
810 演算回路
811 CPU
812 専用回路
813 メインメモリ
814 ROM
815 RAM
816 入出力インタフェース
817 アドレスバス
818 データバス
819 コントローラバス
1103 ビット線
1120 インバータ
1121 インバータ
1130 インバータ
1131 p型トランジスタ
2400 基板
2401 ゲート電極層
2402 ゲート絶縁層
2403 酸化物半導体層
2405a ソース電極層
2405b ドレイン電極層
2407 絶縁層
2409 保護絶縁層
2427 絶縁層
2436a 配線層
2436b 配線層
2437 絶縁層
2505 基板
2506 保護絶縁層
2507 ゲート絶縁層
2510 トランジスタ
2511 ゲート電極層
2515a ソース電極層
2515b ドレイン電極層
2516 絶縁層
2530 酸化物半導体膜
2531 酸化物半導体層
2601 無線チップ
2602 CPU
2603 ROM
2604 RAM
2605 コントローラ
2606 演算回路
2607 アンテナ
2608 共振回路
2609 電源回路
2610 リセット回路
2611 クロック生成回路
2612 復調回路
2613 変調回路
2614 電源管理回路
2615 アナログ部
2616 CPUIF
2617 制御レジスタ
2618 コード抽出回路
2619 符号化回路
2620 受信信号
2621 送信信号
2622 受信データ
2623 送信データ
2624 秘密鍵
3000 半導体装置
3410 トランジスタ
3420 トランジスタ
3430 トランジスタ
3440 トランジスタ
Claims (4)
- メモリ回路を有し、
前記メモリ回路は、第1のワード線と、第2のワード線と、第1のビット線と、第2のビット線と、第1のメモリセルと、第2のメモリセルと、を有し、
前記第1のワード線は、前記第1のビット線及び前記第2のビット線と交差するように配置された領域を有し、
前記第2のワード線は、前記第1のビット線及び前記第2のビット線と交差するように配置された領域を有し、
前記第1のメモリセルは、前記第1のワード線と前記第1のビット線とが交差することで規定される領域に設けられ、
前記第2のメモリセルは、前記第2のワード線と前記第2のビット線とが交差することで規定される領域に設けられ、
前記第1のメモリセルは、第1のトランジスタを有し、
前記第2のメモリセルは、半導体素子を有さず、
前記第1のトランジスタのチャネル形成領域は、酸化物半導体を有し、
前記第1のトランジスタのゲートは、前記第1のワード線と電気的に接続され、
前記第1のトランジスタのドレインは、前記第1のビット線と電気的に接続され、
前記第1のトランジスタのソースは、基準電位線と電気的に接続されており、
前記第1のビット線は、第1のプリチャージ回路と電気的に接続され、
前記第1のプリチャージ回路は、第2のトランジスタを有し、
前記第2のトランジスタのチャネル形成領域は、酸化物半導体を有し、
前記第2のビット線は、第2のプリチャージ回路と電気的に接続され、
前記第2のプリチャージ回路は、第3のトランジスタを有し、
前記第3のトランジスタのチャネル形成領域は、酸化物半導体を有し、
前記第1乃至第3のトランジスタ以外の前記第1のワード線、前記第2のワード線、前記第1のビット線または前記第2のビット線に接続されるトランジスタは、シリコンを用いて形成したトランジスタであることを特徴とする半導体装置。 - メモリ回路と、中央処理装置と、を有し、
前記メモリ回路は、第1のワード線と、第2のワード線と、第1のビット線と、第2のビット線と、第1のメモリセルと、第2のメモリセルと、を有し、
前記第1のワード線は、前記第1のビット線及び前記第2のビット線と交差するように配置された領域を有し、
前記第2のワード線は、前記第1のビット線及び前記第2のビット線と交差するように配置された領域を有し、
前記第1のメモリセルは、前記第1のワード線と前記第1のビット線とが交差することで規定される領域に設けられ、
前記第2のメモリセルは、前記第2のワード線と前記第2のビット線とが交差することで規定される領域に設けられ、
前記第1のメモリセルは、第1のトランジスタを有し、
前記第2のメモリセルは、半導体素子を有さず、
前記第1のトランジスタのチャネル形成領域は、酸化物半導体を有し、
前記第1のトランジスタのゲートは、前記第1のワード線と電気的に接続され、
前記第1のトランジスタのドレインは、前記第1のビット線と電気的に接続され、
前記第1のトランジスタのソースは、基準電位線と電気的に接続されており、
前記第1のビット線は、第1のプリチャージ回路と電気的に接続され、
前記第1のプリチャージ回路は、第2のトランジスタを有し、
前記第2のトランジスタのチャネル形成領域は、酸化物半導体を有し、
前記第2のビット線は、第2のプリチャージ回路と電気的に接続され、
前記第2のプリチャージ回路は、第3のトランジスタを有し、
前記第3のトランジスタのチャネル形成領域は、酸化物半導体を有し、
前記第1乃至第3のトランジスタ以外の前記第1のワード線、前記第2のワード線、前記第1のビット線または前記第2のビット線に接続されるトランジスタ、及び、前記中央処理装置を構成するトランジスタは、シリコンを用いて形成したトランジスタであることを特徴とする半導体装置。 - 請求項1または2において、
前記第1のメモリセルは、データを構成するハイまたはローのうち、数が少ない方を記憶し、
前記第2のメモリセルは、前記データを構成するハイまたはローのうち、数が多い方を記憶することを特徴とする半導体装置。 - 請求項1乃至3のいずれか一において、
前記第2のワード線に対応して設けられた全てのメモリセルは、半導体素子を有さないことを特徴とする半導体装置。
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