JP2002063796A - 不揮発性メモリ - Google Patents
不揮発性メモリInfo
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- JP2002063796A JP2002063796A JP2000249177A JP2000249177A JP2002063796A JP 2002063796 A JP2002063796 A JP 2002063796A JP 2000249177 A JP2000249177 A JP 2000249177A JP 2000249177 A JP2000249177 A JP 2000249177A JP 2002063796 A JP2002063796 A JP 2002063796A
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Abstract
(57)【要約】
【課題】高速アクセスを可能とするメモリセルをより微
細に形成することのできる不揮発性メモリを提供する。 【解決手段】センスアンプＳを中心として、ビット線Ｂ
Ｌ及び／ＢＬが接続されている。これらビット線ＢＬ
（／ＢＬ）には、メモリセルＣ（／Ｃ）が接続されてい
る。各メモリセルＣ（／Ｃ）には、ワード線ＬＷＬ（Ｒ
ＷＬ）が接続されている。メモリセルＣにおける記憶デ
ータが「Ｈ」レベルであるとき、ビット線ＢＬ及びワー
ド線ＬＷＬ間にコンデンサが接続される。一方、記憶デ
ータが「Ｌ」レベルであるとき、ビット線ＢＬ及びワー
ド線ＬＷＬ間にコンデンサは接続されない。メモリセル
／Ｃにおいては、ビット線／ＢＬ及びワード線ＲＷＬ間
のコンデンサの接続の有無と記憶データとの関係が上記
メモリセルＣにおけるものと逆に設定されている。
細に形成することのできる不揮発性メモリを提供する。 【解決手段】センスアンプＳを中心として、ビット線Ｂ
Ｌ及び／ＢＬが接続されている。これらビット線ＢＬ
（／ＢＬ）には、メモリセルＣ（／Ｃ）が接続されてい
る。各メモリセルＣ（／Ｃ）には、ワード線ＬＷＬ（Ｒ
ＷＬ）が接続されている。メモリセルＣにおける記憶デ
ータが「Ｈ」レベルであるとき、ビット線ＢＬ及びワー
ド線ＬＷＬ間にコンデンサが接続される。一方、記憶デ
ータが「Ｌ」レベルであるとき、ビット線ＢＬ及びワー
ド線ＬＷＬ間にコンデンサは接続されない。メモリセル
／Ｃにおいては、ビット線／ＢＬ及びワード線ＲＷＬ間
のコンデンサの接続の有無と記憶データとの関係が上記
メモリセルＣにおけるものと逆に設定されている。
Description
【０００１】
【発明の属する技術分野】本発明はマスクＲＯＭ（Read
Only Memory）等の不揮発性メモリに係り、詳しくは同
不揮発性メモリのメモリセルの改良に関する。
Only Memory）等の不揮発性メモリに係り、詳しくは同
不揮発性メモリのメモリセルの改良に関する。
【０００２】
【従来の技術】従来より、上記マスクＲＯＭとしては、
ＮＯＲ型のものとＮＡＮＤ型のものとが用いられてい
る。すなわち、ＮＯＲ型とは、所望とする記憶データに
応じてトランジスタとビット線とを接続または遮断して
おき、ビット線とトランジスタとの接続の有無によるビ
ット線の電位変化の差を利用して記憶データの読み出し
を行うものである。一方、ＮＡＮＤ型とは、所望とする
記憶データに応じてイオン注入によりトランジスタをデ
プレッション型とエンハンスメント型とに作り分けてお
き、これら２種類のトランジスタ特性の差を利用して記
憶データの読み出しを行うものである。
ＮＯＲ型のものとＮＡＮＤ型のものとが用いられてい
る。すなわち、ＮＯＲ型とは、所望とする記憶データに
応じてトランジスタとビット線とを接続または遮断して
おき、ビット線とトランジスタとの接続の有無によるビ
ット線の電位変化の差を利用して記憶データの読み出し
を行うものである。一方、ＮＡＮＤ型とは、所望とする
記憶データに応じてイオン注入によりトランジスタをデ
プレッション型とエンハンスメント型とに作り分けてお
き、これら２種類のトランジスタ特性の差を利用して記
憶データの読み出しを行うものである。
【０００３】これら２種類のＲＯＭのうち、ＮＯＲ型の
ものは、上記接続又は遮断を決定するコンタクトホール
形成の工程が全製造工程の後の方にあるためにターンア
ラウンドタイム（ＴＡＴ：Turn Around Time）を短くで
きることやアクセスが速いことなどの長所を有してい
る。一方、ＮＡＮＤ型のものは、面積が小さくできると
いう長所を有している。
ものは、上記接続又は遮断を決定するコンタクトホール
形成の工程が全製造工程の後の方にあるためにターンア
ラウンドタイム（ＴＡＴ：Turn Around Time）を短くで
きることやアクセスが速いことなどの長所を有してい
る。一方、ＮＡＮＤ型のものは、面積が小さくできると
いう長所を有している。
【０００４】
【発明が解決しようとする課題】ところで、上記ＮＯＲ
型のマスクＲＯＭは、ターンアラウンドタイムが短いこ
とやアクセスが速いことを長所として有しているとはい
え、メモリセルあたりの面積が大きくなることから最近
の微細化の要求を満足することが難しくなってきてい
る。一方、ＮＡＮＤ型のマスクＲＯＭは、アクセスが遅
いという短所を有しているのに加えて、イオン注入の制
御性の問題から現状以上の微細加工が困難なものとなっ
ている。
型のマスクＲＯＭは、ターンアラウンドタイムが短いこ
とやアクセスが速いことを長所として有しているとはい
え、メモリセルあたりの面積が大きくなることから最近
の微細化の要求を満足することが難しくなってきてい
る。一方、ＮＡＮＤ型のマスクＲＯＭは、アクセスが遅
いという短所を有しているのに加えて、イオン注入の制
御性の問題から現状以上の微細加工が困難なものとなっ
ている。
【０００５】本発明は上記実情に鑑みてなされたもので
あり、その目的は、高速アクセスを可能とするメモリセ
ルをより微細に形成することのできる不揮発性メモリを
提供することにある。
あり、その目的は、高速アクセスを可能とするメモリセ
ルをより微細に形成することのできる不揮発性メモリを
提供することにある。
【０００６】
【課題を解決するための手段】以下、上記目的を達成す
るための手段及びその作用効果について記載する。請求
項１に記載の発明は、ビット線とワード線との間の結合
容量の違いに応じてデータが書き換え不能に固定記憶さ
れたことをその要旨とする。
るための手段及びその作用効果について記載する。請求
項１に記載の発明は、ビット線とワード線との間の結合
容量の違いに応じてデータが書き換え不能に固定記憶さ
れたことをその要旨とする。
【０００７】上記構成によれば、ワード線の電位変化に
よるビット線の電位変化がワード線とビット線との結合
容量に依存することに着目して、データの読み出しがで
きるようになる。しかも、ビット線とワード線との間の
結合容量は簡易な構成にて設定することができるため、
微細加工が可能となる。更に、この結合容量を設定する
手段は、半導体基板上の配線層に形成することも可能で
あるため、本発明の不揮発性メモリをマスクＲＯＭとし
て実現する場合、データのプログラミングを製造工程の
後の方で行うこともできる。
よるビット線の電位変化がワード線とビット線との結合
容量に依存することに着目して、データの読み出しがで
きるようになる。しかも、ビット線とワード線との間の
結合容量は簡易な構成にて設定することができるため、
微細加工が可能となる。更に、この結合容量を設定する
手段は、半導体基板上の配線層に形成することも可能で
あるため、本発明の不揮発性メモリをマスクＲＯＭとし
て実現する場合、データのプログラミングを製造工程の
後の方で行うこともできる。
【０００８】なお、ここでいう不揮発性メモリは、例え
ば、ワード線及びビット線間の結合を切断することで一
度のみプログラミングが行われるものや、製造工程にお
いて記憶データを形成するもののことである。
ば、ワード線及びビット線間の結合を切断することで一
度のみプログラミングが行われるものや、製造工程にお
いて記憶データを形成するもののことである。
【０００９】請求項２記載の発明は、請求項１記載の発
明において、前記ビット線と前記ワード線との間の結合
容量の設定が、これらビット線とワード線との間に各々
設けられたコンデンサに対する接続の有無によって行わ
れることをその要旨とする。
明において、前記ビット線と前記ワード線との間の結合
容量の設定が、これらビット線とワード線との間に各々
設けられたコンデンサに対する接続の有無によって行わ
れることをその要旨とする。
【００１０】上記構成によれば、ビット線とワード線と
にコンデンサが接続されているか否かによって、ビット
線及びワード線間の結合容量を容易に設定することがで
きるようになる。
にコンデンサが接続されているか否かによって、ビット
線及びワード線間の結合容量を容易に設定することがで
きるようになる。
【００１１】請求項３記載の発明は、請求項２に発明に
おいて、ダミーワード線と比較用ビット線とに接続され
て前記コンデンサの容量とは異なる容量を有するダミー
コンデンサを備え、前記ビット線と前記比較用ビット線
との電位差を差動式センスアンプによってセンスするこ
とで前記ビット線からデータの読み出しを行うことをそ
の要旨とする。
おいて、ダミーワード線と比較用ビット線とに接続され
て前記コンデンサの容量とは異なる容量を有するダミー
コンデンサを備え、前記ビット線と前記比較用ビット線
との電位差を差動式センスアンプによってセンスするこ
とで前記ビット線からデータの読み出しを行うことをそ
の要旨とする。
【００１２】上記構成によれば、ダミーワード線の電位
を変化させることで、同ダミーワード線と接続するコン
デンサによって結合する比較用ビット線に電位変化が生
じるようになる。そして、この比較用ビット線と読み出
しの対象となるビット線との電位差を差動式センスアン
プによってセンスすることで、ビット線のデータを迅速
に読み出すことができるようになる。
を変化させることで、同ダミーワード線と接続するコン
デンサによって結合する比較用ビット線に電位変化が生
じるようになる。そして、この比較用ビット線と読み出
しの対象となるビット線との電位差を差動式センスアン
プによってセンスすることで、ビット線のデータを迅速
に読み出すことができるようになる。
【００１３】請求項４記載の発明は、請求項３に記載の
発明において、前記ビット線及び比較用ビット線には前
記データを記憶するメモリセルが互いに等しい数だけ接
続されており、且つ前記ビット線にも前記ダミーコンデ
ンサと等しい容量を有するコンデンサを介してダミーワ
ード線が接続されていることをその要旨とする。
発明において、前記ビット線及び比較用ビット線には前
記データを記憶するメモリセルが互いに等しい数だけ接
続されており、且つ前記ビット線にも前記ダミーコンデ
ンサと等しい容量を有するコンデンサを介してダミーワ
ード線が接続されていることをその要旨とする。
【００１４】上記構成によれば、ビット線及び比較用ビ
ット線には互いに等しい数のメモリセルが接続されてい
るため、ビット線と比較用ビット線との容量をほぼ等し
く設定することができ、ひいては差動式センスアンプに
よるこれらビット線と比較用ビット線との電位差の比較
を精度よく行うことができるようになる。
ット線には互いに等しい数のメモリセルが接続されてい
るため、ビット線と比較用ビット線との容量をほぼ等し
く設定することができ、ひいては差動式センスアンプに
よるこれらビット線と比較用ビット線との電位差の比較
を精度よく行うことができるようになる。
【００１５】請求項５記載の発明は、請求項３又は４記
載の発明において、前記センスアンプの形成された半導
体基板上方の配線層に前記コンデンサが形成されてなる
ことをその要旨とする。
載の発明において、前記センスアンプの形成された半導
体基板上方の配線層に前記コンデンサが形成されてなる
ことをその要旨とする。
【００１６】上記構成によれば、半導体基板上にセンス
アンプを形成し、その上方の配線層にコンデンサを形成
することで、不揮発性メモリの集積度を向上させること
ができるようになる。
アンプを形成し、その上方の配線層にコンデンサを形成
することで、不揮発性メモリの集積度を向上させること
ができるようになる。
【００１７】請求項６記載の発明は、請求項５記載の発
明において、前記半導体基板は当該不揮発性メモリ以外
の回路が形成された領域を備えるとともに、該回路形成
領域上方には配線層とともに同回路に用いられる回路用
コンデンサが形成されており、当該不揮発性メモリに用
いられるコンデンサ及びダミーコンデンサは前記回路用
コンデンサと同一層のメタル層及び誘電体層で形成され
てなることをその要旨とする。
明において、前記半導体基板は当該不揮発性メモリ以外
の回路が形成された領域を備えるとともに、該回路形成
領域上方には配線層とともに同回路に用いられる回路用
コンデンサが形成されており、当該不揮発性メモリに用
いられるコンデンサ及びダミーコンデンサは前記回路用
コンデンサと同一層のメタル層及び誘電体層で形成され
てなることをその要旨とする。
【００１８】上記構成によれば、当該不揮発性メモリに
用いられるコンデンサ及びダミーコンデンサが回路用コ
ンデンサと同一層のメタル層及び誘電体層で形成される
ため、回路用コンデンサを形成するときに同時に不揮発
性メモリに用いるコンデンサを形成することができるよ
うになる。
用いられるコンデンサ及びダミーコンデンサが回路用コ
ンデンサと同一層のメタル層及び誘電体層で形成される
ため、回路用コンデンサを形成するときに同時に不揮発
性メモリに用いるコンデンサを形成することができるよ
うになる。
【００１９】
【発明の実施の形態】以下、本発明にかかる不揮発性メ
モリの一実施形態を図面を参照しつつ説明する。
モリの一実施形態を図面を参照しつつ説明する。
【００２０】図１に、本実施形態の不揮発性メモリの構
成の概略を示す。同図１に示されるように、この不揮発
性メモリは、各センスアンプＳ（Ｓ１〜Ｓｊ）を中心と
して対称的に配列されたメモリセルＣ（図中そのマトリ
クスをＣ１１〜Ｃｊｉとして表記）及びメモリセル／Ｃ
（図中そのマトリクスを／Ｃ１１〜／Ｃｊｉとして表
記）を備えている。これらメモリセルＣ及び／Ｃは、ビ
ット線ＢＬ（ＢＬ１〜ＢＬｊ）及び／ＢＬ（／ＢＬ１〜
／ＢＬｊ）並びにワード線ＬＷＬ（ＬＷＬ１〜ＬＷＬ
ｊ）及びＲＷＬ（ＲＷＬ１〜ＲＷＬｊ）とそれぞれ接続
されている。
成の概略を示す。同図１に示されるように、この不揮発
性メモリは、各センスアンプＳ（Ｓ１〜Ｓｊ）を中心と
して対称的に配列されたメモリセルＣ（図中そのマトリ
クスをＣ１１〜Ｃｊｉとして表記）及びメモリセル／Ｃ
（図中そのマトリクスを／Ｃ１１〜／Ｃｊｉとして表
記）を備えている。これらメモリセルＣ及び／Ｃは、ビ
ット線ＢＬ（ＢＬ１〜ＢＬｊ）及び／ＢＬ（／ＢＬ１〜
／ＢＬｊ）並びにワード線ＬＷＬ（ＬＷＬ１〜ＬＷＬ
ｊ）及びＲＷＬ（ＲＷＬ１〜ＲＷＬｊ）とそれぞれ接続
されている。
【００２１】これら各メモリセルＣ（／Ｃ）は、記憶を
所望するデータに応じて、ビット線ＢＬ（／ＢＬ）及び
ワード線ＬＷＬ（ＲＷＬ）間の結合容量が設定されてい
る。すなわち、メモリセルＣにおいては、記憶されるデ
ータが「Ｈ」レベルであるときには、ビット線ＢＬ及び
ワード線ＬＷＬ間に、静電容量Ｃのコンデンサが接続さ
れる。また、記憶されるデータが「Ｌ」レベルであると
きには、ビット線ＢＬ及びワード線ＬＷＬ間にコンデン
サは接続されない。
所望するデータに応じて、ビット線ＢＬ（／ＢＬ）及び
ワード線ＬＷＬ（ＲＷＬ）間の結合容量が設定されてい
る。すなわち、メモリセルＣにおいては、記憶されるデ
ータが「Ｈ」レベルであるときには、ビット線ＢＬ及び
ワード線ＬＷＬ間に、静電容量Ｃのコンデンサが接続さ
れる。また、記憶されるデータが「Ｌ」レベルであると
きには、ビット線ＢＬ及びワード線ＬＷＬ間にコンデン
サは接続されない。
【００２２】一方、メモリセル／Ｃにおいては、記憶さ
れるデータが「Ｌ」レベルであるときに、ビット線ＢＬ
及びワード線ＲＷＬ間に、静電容量Ｃのコンデンサが接
続される。また、記憶されるデータが「Ｈ」レベルであ
るときには、ビット線／ＢＬ及びワード線ＲＷＬ間にコ
ンデンサは接続されない。
れるデータが「Ｌ」レベルであるときに、ビット線ＢＬ
及びワード線ＲＷＬ間に、静電容量Ｃのコンデンサが接
続される。また、記憶されるデータが「Ｈ」レベルであ
るときには、ビット線／ＢＬ及びワード線ＲＷＬ間にコ
ンデンサは接続されない。
【００２３】なお、このようにメモリセルＣ内のビット
線ＢＬ及びワード線ＬＷＬ間の結合容量と、メモリセル
／Ｃ内のビット線／ＢＬ及びワード線ＲＷＬ間の結合容
量とが等しいときに、メモリセルＣに記憶されるデータ
とメモリセル／Ｃに記憶されるデータが互いに論理反転
したデータとなるように設定しているのは、後述するセ
ンスアンプＳによる読み出しを簡素化するためである。
線ＢＬ及びワード線ＬＷＬ間の結合容量と、メモリセル
／Ｃ内のビット線／ＢＬ及びワード線ＲＷＬ間の結合容
量とが等しいときに、メモリセルＣに記憶されるデータ
とメモリセル／Ｃに記憶されるデータが互いに論理反転
したデータとなるように設定しているのは、後述するセ
ンスアンプＳによる読み出しを簡素化するためである。
【００２４】このような構成とすることで、選択された
メモリセルＣ（／Ｃ）に対応するビット線ＢＬ（／Ｂ
Ｌ）をプリチャージしてその電位を「Ｖｃｃ」の電位に
引き上げ、次に、同メモリセルＣ（／Ｃ）に対応するワ
ード線ＬＷＬ（ＲＷＬ）を活性化してその電位を「Ｖｃ
ｃ」に引き上げたときのビット線ＢＬ（／ＢＬ）の電位
変化を検出することでデータを読み出すことができるよ
うになる。すなわち、ビット線ＢＬ（／ＢＬ）及びワー
ド線ＬＷＬ（ＲＷＬ）間にコンデンサが接続されていな
いときには、ワード線ＬＷＬ（ＲＷＬ）を活性化しても
ビット線ＢＬ（／ＢＬ）の電位にはほとんど変化が生じ
ない。一方、ビット線ＢＬ（／ＢＬ）及びワード線ＬＷ
Ｌ（ＲＷＬ）間に容量Ｃのコンデンサが接続されている
ときには、ワード線ＬＷＬ（ＲＷＬ）を活性化すること
で、ビット線ＢＬ（／ＢＬ）の電位は、下式（ａ１）で
表される値Ｖに変化する。 Ｖ＝Ｖｃｃ＋Ｖｃｃ×Ｃ／ＣＢ …（ａ１） ＣＢ：ビット線の静電容量 詳しくは、上記ビット線ＢＬ（／ＢＬ）の電位変化を利
用した読み出し動作は、ダミーセルＤＣ（ＤＣ１〜ＤＣ
ｊ）又は／ＤＣ（／ＤＣ１〜／ＤＣｊ）及びセンスアン
プＳ（Ｓ１〜Ｓｊ）を用いて行われる。このダミーセル
ＤＣ（／ＤＣ）は、ビット線ＢＬ（／ＢＬ）と接続する
とともに、ダミーワード線ＬＤＷＬ（ＲＤＷＬ）とも接
続されている。また、これら各ダミーセルＤＣ（／Ｄ
Ｃ）においては、ビット線ＢＬ（／ＢＬ）とダミーワー
ド線ＬＤＷＬ（ＲＤＷＬ）とが、静電容量Ｃ／２のコン
デンサによって接続されている。したがって、ビット線
ＢＬ（／ＢＬ）をプリチャージしてその電位を「Ｖｃ
ｃ」に引き上げた後、ダミーワード線ＬＤＷＬ（ＲＤＷ
Ｌ）を活性化してその電位を「Ｖｃｃ」に引き上げるこ
とで、ビット線ＢＬ（／ＢＬ）の電位は、下式（ａ２）
で表される値Ｖに変化する。 Ｖ＝Ｖｃｃ＋Ｖｃｃ×Ｃ／２ＣＢ …（ａ２） ＣＢ：ビット線の静電容量 また、上記センスアンプＳは、図２にその回路構成が示
されるような差動式センスアンプである。このセンスア
ンプＳは、インバータＩＶ１を構成するｐチャネルトラ
ンジスタＴ１及びｎチャネルトランジスタＴ２と、イン
バータＩＶ２を構成するｐチャネルトランジスタＴ３及
びｎチャネルトランジスタＴ４とを備えて構成される。
そして、これらインバータＩＶ１及びＩＶ２は、トラン
ジスタＴ５及びＴ６を介して電源「Ｖｃｃ」及び接地と
の間で給電可能なかたちで互いにループ接続されてお
り、この各接続点にあたるノードａ及びノードｂにおい
てビット線ＢＬ及び／ＢＬとそれぞれ接続されている。
メモリセルＣ（／Ｃ）に対応するビット線ＢＬ（／Ｂ
Ｌ）をプリチャージしてその電位を「Ｖｃｃ」の電位に
引き上げ、次に、同メモリセルＣ（／Ｃ）に対応するワ
ード線ＬＷＬ（ＲＷＬ）を活性化してその電位を「Ｖｃ
ｃ」に引き上げたときのビット線ＢＬ（／ＢＬ）の電位
変化を検出することでデータを読み出すことができるよ
うになる。すなわち、ビット線ＢＬ（／ＢＬ）及びワー
ド線ＬＷＬ（ＲＷＬ）間にコンデンサが接続されていな
いときには、ワード線ＬＷＬ（ＲＷＬ）を活性化しても
ビット線ＢＬ（／ＢＬ）の電位にはほとんど変化が生じ
ない。一方、ビット線ＢＬ（／ＢＬ）及びワード線ＬＷ
Ｌ（ＲＷＬ）間に容量Ｃのコンデンサが接続されている
ときには、ワード線ＬＷＬ（ＲＷＬ）を活性化すること
で、ビット線ＢＬ（／ＢＬ）の電位は、下式（ａ１）で
表される値Ｖに変化する。 Ｖ＝Ｖｃｃ＋Ｖｃｃ×Ｃ／ＣＢ …（ａ１） ＣＢ：ビット線の静電容量 詳しくは、上記ビット線ＢＬ（／ＢＬ）の電位変化を利
用した読み出し動作は、ダミーセルＤＣ（ＤＣ１〜ＤＣ
ｊ）又は／ＤＣ（／ＤＣ１〜／ＤＣｊ）及びセンスアン
プＳ（Ｓ１〜Ｓｊ）を用いて行われる。このダミーセル
ＤＣ（／ＤＣ）は、ビット線ＢＬ（／ＢＬ）と接続する
とともに、ダミーワード線ＬＤＷＬ（ＲＤＷＬ）とも接
続されている。また、これら各ダミーセルＤＣ（／Ｄ
Ｃ）においては、ビット線ＢＬ（／ＢＬ）とダミーワー
ド線ＬＤＷＬ（ＲＤＷＬ）とが、静電容量Ｃ／２のコン
デンサによって接続されている。したがって、ビット線
ＢＬ（／ＢＬ）をプリチャージしてその電位を「Ｖｃ
ｃ」に引き上げた後、ダミーワード線ＬＤＷＬ（ＲＤＷ
Ｌ）を活性化してその電位を「Ｖｃｃ」に引き上げるこ
とで、ビット線ＢＬ（／ＢＬ）の電位は、下式（ａ２）
で表される値Ｖに変化する。 Ｖ＝Ｖｃｃ＋Ｖｃｃ×Ｃ／２ＣＢ …（ａ２） ＣＢ：ビット線の静電容量 また、上記センスアンプＳは、図２にその回路構成が示
されるような差動式センスアンプである。このセンスア
ンプＳは、インバータＩＶ１を構成するｐチャネルトラ
ンジスタＴ１及びｎチャネルトランジスタＴ２と、イン
バータＩＶ２を構成するｐチャネルトランジスタＴ３及
びｎチャネルトランジスタＴ４とを備えて構成される。
そして、これらインバータＩＶ１及びＩＶ２は、トラン
ジスタＴ５及びＴ６を介して電源「Ｖｃｃ」及び接地と
の間で給電可能なかたちで互いにループ接続されてお
り、この各接続点にあたるノードａ及びノードｂにおい
てビット線ＢＬ及び／ＢＬとそれぞれ接続されている。
【００２５】ここで、上記ダミーセルＤＣ（／ＤＣ）及
びセンスアンプＳを用いた本実施形態の不揮発性メモリ
の読み出し動作について、メモリセルＣ３１のデータの
読み出しを例にして説明する。
びセンスアンプＳを用いた本実施形態の不揮発性メモリ
の読み出し動作について、メモリセルＣ３１のデータの
読み出しを例にして説明する。
【００２６】このメモリセルＣ３１の読み出しに際して
は、まず、ビット線ＢＬ３がプリチャージされるととも
に、このビット線ＢＬ３と対称的に設けられたビット線
／ＢＬ３がプリチャージされる。これにより、上記セン
スアンプＳのノードａ及びノードｂの電位は、「Ｖｃ
ｃ」とされる。
は、まず、ビット線ＢＬ３がプリチャージされるととも
に、このビット線ＢＬ３と対称的に設けられたビット線
／ＢＬ３がプリチャージされる。これにより、上記セン
スアンプＳのノードａ及びノードｂの電位は、「Ｖｃ
ｃ」とされる。
【００２７】次に、ワード線ＬＷＬ１を活性化してその
電位を「Ｖｃｃ」に引き上げるとともに、ダミーワード
線ＲＤＷＬを活性化してその電位を「Ｖｃｃ」に引き上
げる。これにより、ビット線ＢＬの電位は、上式（ａ
１）に記した値「Ｖｃｃ＋Ｖｃｃ×Ｃ／ＣＢ」に変化す
る。一方、ビット線／ＢＬの電位は、上式（ａ２）に記
した値「Ｖｃｃ＋Ｖｃｃ×Ｃ／２ＣＢ」に変化する。
電位を「Ｖｃｃ」に引き上げるとともに、ダミーワード
線ＲＤＷＬを活性化してその電位を「Ｖｃｃ」に引き上
げる。これにより、ビット線ＢＬの電位は、上式（ａ
１）に記した値「Ｖｃｃ＋Ｖｃｃ×Ｃ／ＣＢ」に変化す
る。一方、ビット線／ＢＬの電位は、上式（ａ２）に記
した値「Ｖｃｃ＋Ｖｃｃ×Ｃ／２ＣＢ」に変化する。
【００２８】このとき、ノードａ及びノードｂに生じる
小さな電位差は、センスアンプＳによってセンスされ
る。すなわち、ノードａ及びノードｂ間が小さな電位差
を有するときに、トランジスタＴ６のゲートＧを信号φ
１によって徐々に活性化することで、ノードｃの電位、
還元すればトランジスタＴ２及びＴ４のソースＳの電位
を徐々に下げ、トランジスタＴ４がオンとなる頃にこの
ノードｃの電位を急激に電位「０」に引き下げるととも
に、信号φ２によってトランジスタＴ５をオンする。
小さな電位差は、センスアンプＳによってセンスされ
る。すなわち、ノードａ及びノードｂ間が小さな電位差
を有するときに、トランジスタＴ６のゲートＧを信号φ
１によって徐々に活性化することで、ノードｃの電位、
還元すればトランジスタＴ２及びＴ４のソースＳの電位
を徐々に下げ、トランジスタＴ４がオンとなる頃にこの
ノードｃの電位を急激に電位「０」に引き下げるととも
に、信号φ２によってトランジスタＴ５をオンする。
【００２９】このように、ノードａの電位よりもノード
ｂの電位の方が低いために、トランジスタＴ４がオンし
たとしても、トランジスタＴ２のゲートＧとソースＳと
の電位差は、未だ同トランジスタＴ２をオンさせる閾値
にまで達することなく、オフ状態が維持される。したが
って、このセンスアンプＳによって、ノードａの電位は
「Ｖｃｃ」に近い電位にて維持され、ノードｂの電位は
「０」となる。このノードａ及びノードｂの電位は、記
憶データとしてそれぞれ出力される。
ｂの電位の方が低いために、トランジスタＴ４がオンし
たとしても、トランジスタＴ２のゲートＧとソースＳと
の電位差は、未だ同トランジスタＴ２をオンさせる閾値
にまで達することなく、オフ状態が維持される。したが
って、このセンスアンプＳによって、ノードａの電位は
「Ｖｃｃ」に近い電位にて維持され、ノードｂの電位は
「０」となる。このノードａ及びノードｂの電位は、記
憶データとしてそれぞれ出力される。
【００３０】ここで、読み出し動作に伴うノードａ、
ｂ、ｃの電位変化を、図３に従って更に説明する。すな
わち、ビット線ＢＬ及び／ＢＬのプリチャージ後、時刻
ｔ１において、ワード線ＬＷＬ１及びダミーワード線Ｒ
ＤＷＬを活性化してその電位を「Ｖｃｃ」に引き上げ、
時刻ｔ２で信号φ１によってトランジスタＴ６を徐々に
活性化することで、ノードｃの電位を引き下げていく。
これにより、ノードａ及びノードｂの電位は徐々に下が
っていく。そして、時刻ｔ３においてノードａ及びノー
ドｃ間の電位差がトランジスタＴ４の閾値電位「Ｖｔ」
に達すると、トランジスタＴ４がオンされノードｂは接
地側と導通するため、その電位が更に引き下げられる。
また、信号φ２により電位「Ｖｃｃ」よりも下がったノ
ードａの電位を「Ｖｃｃ」にまで戻す。
ｂ、ｃの電位変化を、図３に従って更に説明する。すな
わち、ビット線ＢＬ及び／ＢＬのプリチャージ後、時刻
ｔ１において、ワード線ＬＷＬ１及びダミーワード線Ｒ
ＤＷＬを活性化してその電位を「Ｖｃｃ」に引き上げ、
時刻ｔ２で信号φ１によってトランジスタＴ６を徐々に
活性化することで、ノードｃの電位を引き下げていく。
これにより、ノードａ及びノードｂの電位は徐々に下が
っていく。そして、時刻ｔ３においてノードａ及びノー
ドｃ間の電位差がトランジスタＴ４の閾値電位「Ｖｔ」
に達すると、トランジスタＴ４がオンされノードｂは接
地側と導通するため、その電位が更に引き下げられる。
また、信号φ２により電位「Ｖｃｃ」よりも下がったノ
ードａの電位を「Ｖｃｃ」にまで戻す。
【００３１】このように、低電位側のノードａ又はｂの
電位が接地側と導通することで、その電位が引き下げら
れ、ノードａ及びｂ間の電位差が増幅される。なお、読
み出しの対象となるメモリセルＣにおいて、ワード線Ｌ
ＷＬとビット線ＢＬとの間にコンデンサが接続されてい
ない場合には、対応するワード線ＬＷＬを活性化しても
ビット線ＢＬの電位は、ほとんど変化せず「Ｖｃｃ」の
ままである。そしてこの場合には、ダミーセル／ＤＣ内
においてはワード線ＲＤＷＬとビット線／ＢＬ間にはコ
ンデンサが接続されているために、ワード線ＲＤＷＬの
活性化によって同ビット線ＢＬと対称的に配置されたビ
ット線／ＢＬの電位の方が高くなる。このため、この読
み出し対象となるメモリセルＣに接続しているビット線
ＢＬの電位が、センスアンプＳによって「０」に引き下
げられる。
電位が接地側と導通することで、その電位が引き下げら
れ、ノードａ及びｂ間の電位差が増幅される。なお、読
み出しの対象となるメモリセルＣにおいて、ワード線Ｌ
ＷＬとビット線ＢＬとの間にコンデンサが接続されてい
ない場合には、対応するワード線ＬＷＬを活性化しても
ビット線ＢＬの電位は、ほとんど変化せず「Ｖｃｃ」の
ままである。そしてこの場合には、ダミーセル／ＤＣ内
においてはワード線ＲＤＷＬとビット線／ＢＬ間にはコ
ンデンサが接続されているために、ワード線ＲＤＷＬの
活性化によって同ビット線ＢＬと対称的に配置されたビ
ット線／ＢＬの電位の方が高くなる。このため、この読
み出し対象となるメモリセルＣに接続しているビット線
ＢＬの電位が、センスアンプＳによって「０」に引き下
げられる。
【００３２】次に、本実施形態におけるメモリセルＣ
（／Ｃ）の構成について図４に従って説明する。本実施
形態の不揮発性メモリは、論理回路とともに一つの半導
体装置に形成される。この半導体基板に形成される論理
回路は、通常基板上方に多層配線を有しており、この配
線層内には論理回路に必要なコンデンサが形成される。
そこで、本実施形態においては、メモリセルＣ（／Ｃ）
のコンデンサを、この論理回路に用いられるコンデンサ
と同一工程において形成するようにしている。そして、
メモリセルの下方の基板上には、センスアンプ等が形成
される。
（／Ｃ）の構成について図４に従って説明する。本実施
形態の不揮発性メモリは、論理回路とともに一つの半導
体装置に形成される。この半導体基板に形成される論理
回路は、通常基板上方に多層配線を有しており、この配
線層内には論理回路に必要なコンデンサが形成される。
そこで、本実施形態においては、メモリセルＣ（／Ｃ）
のコンデンサを、この論理回路に用いられるコンデンサ
と同一工程において形成するようにしている。そして、
メモリセルの下方の基板上には、センスアンプ等が形成
される。
【００３３】図４に、本実施形態の不揮発性メモリが形
成された半導体装置の断面図を示す。この半導体装置に
おいては、半導体基板１上に形成され、センスアンプ等
を構成するトランジスタ２の活性層２ｓ、２ｄは、コン
タクトホール３内に形成された導電物４を介して例えば
アルミニウムからなる第１の配線層５と接続されてい
る。この第１の配線層５とワード線ＬＷＬ（ＲＷＬ）を
備える第２の配線層２０との間には、メモリセルＣ（／
Ｃ）を構成するコンデンサ１０が形成されている。そし
て、このコンデンサ１０は、コンタクトホール６内に形
成される導電物７を介して第１の配線層と接続される。
また、このメモリセルが記憶するデータによっては、コ
ンタクトホール１１内に形成される導電物１２を介して
第２の配線層２０と接続される。なお、コンデンサ１０
や配線層５，２０等を埋め尽くすべく半導体基板１上に
は層間絶縁膜３０が形成されている。
成された半導体装置の断面図を示す。この半導体装置に
おいては、半導体基板１上に形成され、センスアンプ等
を構成するトランジスタ２の活性層２ｓ、２ｄは、コン
タクトホール３内に形成された導電物４を介して例えば
アルミニウムからなる第１の配線層５と接続されてい
る。この第１の配線層５とワード線ＬＷＬ（ＲＷＬ）を
備える第２の配線層２０との間には、メモリセルＣ（／
Ｃ）を構成するコンデンサ１０が形成されている。そし
て、このコンデンサ１０は、コンタクトホール６内に形
成される導電物７を介して第１の配線層と接続される。
また、このメモリセルが記憶するデータによっては、コ
ンタクトホール１１内に形成される導電物１２を介して
第２の配線層２０と接続される。なお、コンデンサ１０
や配線層５，２０等を埋め尽くすべく半導体基板１上に
は層間絶縁膜３０が形成されている。
【００３４】上記コンデンサ１０は、例えばアルミニウ
ムからなる第１の電極１０ａ及び第２の電極１０ｃ、更
には、それら両電極間に形成される誘電体１０ｂより構
成される。ちなみに、このコンデンサ１０の形成法とし
ては、例えば、電極１０ａとなるアルミニウムをスパッ
タ法にて成膜後、誘電体１０ｂとなる酸化膜を形成し、
更にその上方を電極１０ｃとなるアルミニウムで成膜す
る。そして、このアルミニウム上からリソグラフィ技術
によってコンデンサのパターンを形成し、このパターン
に従ってこれら３つの部材をエッチングする。
ムからなる第１の電極１０ａ及び第２の電極１０ｃ、更
には、それら両電極間に形成される誘電体１０ｂより構
成される。ちなみに、このコンデンサ１０の形成法とし
ては、例えば、電極１０ａとなるアルミニウムをスパッ
タ法にて成膜後、誘電体１０ｂとなる酸化膜を形成し、
更にその上方を電極１０ｃとなるアルミニウムで成膜す
る。そして、このアルミニウム上からリソグラフィ技術
によってコンデンサのパターンを形成し、このパターン
に従ってこれら３つの部材をエッチングする。
【００３５】以上説明した本実施形態によれば、以下の
効果が得られるようになる。 （１）ビット線ＢＬ（／ＢＬ）とワード線ＬＷＬ（ＲＷ
Ｌ）との間にコンデンサが接続されているか否かによっ
て各メモリセルＣ（／Ｃ）の記憶データのプログラミン
グが行われるために、メモリセルＣ（／Ｃ）を微細化す
ることができる。
効果が得られるようになる。 （１）ビット線ＢＬ（／ＢＬ）とワード線ＬＷＬ（ＲＷ
Ｌ）との間にコンデンサが接続されているか否かによっ
て各メモリセルＣ（／Ｃ）の記憶データのプログラミン
グが行われるために、メモリセルＣ（／Ｃ）を微細化す
ることができる。
【００３６】（２）読み出しの対象となるメモリセルＣ
（／Ｃ）に接続されるビット線ＢＬ（／ＢＬ）の電位変
化を、比較用に用いられるビット線／ＢＬ（ＢＬ）の電
位変化と比較して差動式センスアンプＳによってセンス
することで、データの読み出しを速やかに行うことがで
きる。
（／Ｃ）に接続されるビット線ＢＬ（／ＢＬ）の電位変
化を、比較用に用いられるビット線／ＢＬ（ＢＬ）の電
位変化と比較して差動式センスアンプＳによってセンス
することで、データの読み出しを速やかに行うことがで
きる。
【００３７】（３）センスアンプＳを中心として、ビッ
ト線ＢＬ及びビット線／ＢＬに同数のメモリセルＣ（／
Ｃ）を対称的に接続することで、ビット線ＢＬとビット
線／ＢＬ自体の容量をほぼ等しく設定することができ、
ひいては、センスアンプＳによる読み出しを精度よく行
うことができる。
ト線ＢＬ及びビット線／ＢＬに同数のメモリセルＣ（／
Ｃ）を対称的に接続することで、ビット線ＢＬとビット
線／ＢＬ自体の容量をほぼ等しく設定することができ、
ひいては、センスアンプＳによる読み出しを精度よく行
うことができる。
【００３８】（４）半導体基板１にセンスアンプＳ等を
形成し、その上方にメモリセルＣ（／Ｃ）を形成するた
めに、集積度の高い不揮発性メモリが実現できる。な
お、上記実施形態は、以下のように変更して実施しても
よい。
形成し、その上方にメモリセルＣ（／Ｃ）を形成するた
めに、集積度の高い不揮発性メモリが実現できる。な
お、上記実施形態は、以下のように変更して実施しても
よい。
【００３９】・上記実施形態において採用したコンデン
サの形成手法や同コンデンサを構成する部材等は任意で
ある。例えば、半導体基板上に形成するトランジスタの
ソース及びドレインを接続することでコンデンサを形成
してもよい。
サの形成手法や同コンデンサを構成する部材等は任意で
ある。例えば、半導体基板上に形成するトランジスタの
ソース及びドレインを接続することでコンデンサを形成
してもよい。
【００４０】・上記実施形態においては、ワード線及び
ビット線間にコンデンサが接続されているか否かによっ
て記憶データをプログラミングしたが、記憶データに応
じて容量の異なるコンデンサをワード線及びビット線間
に接続するようにしてもよい。
ビット線間にコンデンサが接続されているか否かによっ
て記憶データをプログラミングしたが、記憶データに応
じて容量の異なるコンデンサをワード線及びビット線間
に接続するようにしてもよい。
【００４１】・更に、この場合、記憶データは「Ｈ」レ
ベル及び「Ｌ」レベルからなる２値的なものにも限られ
ない。例えば、容量の異なる２つのコンデンサＣ１及び
Ｃ２（その容量はＣ１の方が大きいものとする）を用い
て、「１０」に対してはコンデンサＣ１を、「０１」に
対してはコンデンサＣ２をそれぞれワード線及びビット
線間に接続し、更に「００」に対してはワード線及びビ
ット線間にコンデンサを接続しない設定とすることで、
３値からなるデータを記憶することもできる。
ベル及び「Ｌ」レベルからなる２値的なものにも限られ
ない。例えば、容量の異なる２つのコンデンサＣ１及び
Ｃ２（その容量はＣ１の方が大きいものとする）を用い
て、「１０」に対してはコンデンサＣ１を、「０１」に
対してはコンデンサＣ２をそれぞれワード線及びビット
線間に接続し、更に「００」に対してはワード線及びビ
ット線間にコンデンサを接続しない設定とすることで、
３値からなるデータを記憶することもできる。
【００４２】この場合の読み出し動作は、例えば、コン
デンサＣ１とコンデンサＣ２との中間の容量を有するコ
ンデンサＤと、コンデンサＣ２より小さい容量を有する
コンデンサＥとをそれぞれ備える２種類のダミーセルを
設けることで行うようにすればよい。すなわち、コンデ
ンサＤを備えるダミーセルと接続するビット線の電位変
化と、読み出し対象となるメモリセルと接続するビット
線の電位変化とをセンスアンプでセンスすることで、メ
モリセルの記憶データが「１０」か「０１」、「００」
かを判定する。次に、コンデンサＥを備えるダミーセル
と接続するビット線の電位変化と、読み出し対象となる
メモリセルと接続するビット線の電位変化とをセンスア
ンプでセンスすることで、メモリセルの記憶データが
「０１」か「００」かを判定する。
デンサＣ１とコンデンサＣ２との中間の容量を有するコ
ンデンサＤと、コンデンサＣ２より小さい容量を有する
コンデンサＥとをそれぞれ備える２種類のダミーセルを
設けることで行うようにすればよい。すなわち、コンデ
ンサＤを備えるダミーセルと接続するビット線の電位変
化と、読み出し対象となるメモリセルと接続するビット
線の電位変化とをセンスアンプでセンスすることで、メ
モリセルの記憶データが「１０」か「０１」、「００」
かを判定する。次に、コンデンサＥを備えるダミーセル
と接続するビット線の電位変化と、読み出し対象となる
メモリセルと接続するビット線の電位変化とをセンスア
ンプでセンスすることで、メモリセルの記憶データが
「０１」か「００」かを判定する。
【００４３】・更に、読み出し動作態様についても、ビ
ット線のプリチャージ後にワード線を活性化するものに
限られない。例えば、読み出し対象となるメモリセルに
接続するワード線のみ接地する構成としてもよい。
ット線のプリチャージ後にワード線を活性化するものに
限られない。例えば、読み出し対象となるメモリセルに
接続するワード線のみ接地する構成としてもよい。
【図１】本発明にかかる不揮発性メモリの一実施形態の
全体構成を示す図。
全体構成を示す図。
【図２】同実施形態のセンスアンプの回路図。
【図３】同実施形態の読み出し動作時におけるセンスア
ンプ内の各ノードの電位変化の一例を示すタイムチャー
ト。
ンプ内の各ノードの電位変化の一例を示すタイムチャー
ト。
【図４】同実施形態の不揮発性メモリの断面図。
【符号の説明】 １…半導体基板、２…トランジスタ、３、６、１１…コ
ンタクトホール、４、７、１２…導電物、５、２０…配
線層、１０…コンデンサ、３０…層間絶縁膜、Ｃ、／Ｃ
…メモリセル、ＤＣ、／ＤＣ…ダミーセル、ＢＬ、／Ｂ
Ｌ…ビット線、ＬＷＬ、ＲＷＬ…ワード線、ＬＤＷＬ、
ＲＤＷＬ…ダミーワード線。
ンタクトホール、４、７、１２…導電物、５、２０…配
線層、１０…コンデンサ、３０…層間絶縁膜、Ｃ、／Ｃ
…メモリセル、ＤＣ、／ＤＣ…ダミーセル、ＢＬ、／Ｂ
Ｌ…ビット線、ＬＷＬ、ＲＷＬ…ワード線、ＬＤＷＬ、
ＲＤＷＬ…ダミーワード線。
Claims (6)
- 【請求項１】ビット線とワード線との間の結合容量の違
いに応じてデータが書き換え不能に固定記憶された不揮
発性メモリ。 - 【請求項２】前記ビット線と前記ワード線との間の結合
容量の設定が、これらビット線とワード線との間に各々
設けられたコンデンサに対する接続の有無によって行わ
れる請求項１記載の不揮発性メモリ。 - 【請求項３】請求項２に記載の不揮発性メモリにおい
て、 ダミーワード線と比較用ビット線とに接続されて前記コ
ンデンサの容量とは異なる容量を有するダミーコンデン
サを備え、前記ビット線と前記比較用ビット線との電位
差を差動式センスアンプによってセンスすることで前記
ビット線からデータの読み出しを行うことを特徴とする
不揮発性メモリ。 - 【請求項４】請求項３に記載の不揮発性メモリにおい
て、 前記ビット線及び比較用ビット線には前記データを記憶
するメモリセルが互いに等しい数だけ接続されており、
且つ前記ビット線にも前記ダミーコンデンサと等しい容
量を有するコンデンサを介してダミーワード線が接続さ
れていることを特徴とする不揮発性メモリ。 - 【請求項５】請求項３又は４記載の不揮発性メモリにお
いて、 前記センスアンプの形成された半導体基板上方の配線層
に前記コンデンサが形成されてなることを特徴とする不
揮発性メモリ。 - 【請求項６】請求項５記載の不揮発性メモリにおいて、 前記半導体基板は当該不揮発性メモリ以外の回路が形成
された領域を備えるとともに、該回路形成領域上方には
配線層とともに同回路に用いられる回路用コンデンサが
形成されており、当該不揮発性メモリに用いられるコン
デンサ及びダミーコンデンサは前記回路用コンデンサと
同一層のメタル層及び誘電体層で形成されてなることを
特徴とする不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000249177A JP2002063796A (ja) | 2000-08-21 | 2000-08-21 | 不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000249177A JP2002063796A (ja) | 2000-08-21 | 2000-08-21 | 不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002063796A true JP2002063796A (ja) | 2002-02-28 |
Family
ID=18738957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000249177A Pending JP2002063796A (ja) | 2000-08-21 | 2000-08-21 | 不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002063796A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006117853A1 (ja) * | 2005-04-27 | 2006-11-09 | Spansion Llc | 半導体装置、データの読み出し方法及び半導体装置の製造方法 |
| WO2011118351A1 (en) * | 2010-03-25 | 2011-09-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
-
2000
- 2000-08-21 JP JP2000249177A patent/JP2002063796A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006117853A1 (ja) * | 2005-04-27 | 2006-11-09 | Spansion Llc | 半導体装置、データの読み出し方法及び半導体装置の製造方法 |
| US7679150B2 (en) | 2005-04-27 | 2010-03-16 | Spansion Llc | Semiconductor device and programming method therefor |
| WO2011118351A1 (en) * | 2010-03-25 | 2011-09-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2011222985A (ja) * | 2010-03-25 | 2011-11-04 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8472235B2 (en) | 2010-03-25 | 2013-06-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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|---|---|---|---|
| RD01 | Notification of change of attorney |
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