JP2001015710A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2001015710A JP2001015710A JP11183914A JP18391499A JP2001015710A JP 2001015710 A JP2001015710 A JP 2001015710A JP 11183914 A JP11183914 A JP 11183914A JP 18391499 A JP18391499 A JP 18391499A JP 2001015710 A JP2001015710 A JP 2001015710A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】
【課題】微細化されたメモリセルの微小な信号電圧の判
別が容易な、高速・大容量ＤＲＡＭへの使用に適したセ
ンスアンプ回路を提供する 【解決手段】センスアンプ回路の相補型Ｆ／Ｆに含まれ
るＰＭＯＳ、Ｑ1、Ｑ2及びＮＭＯＳ、Ｑ3、Ｑ4の共通ソ
ースに、補助容量として３次元構造のトレンチ型又はス
タック型ソースキャパシタＣapp及びＣapnをそれぞれ接
続する。メモリセルをワード線ＷＬで選択すれば、相補
型Ｆ／Ｆが自動的に作動し、ソース端子に接続されたソ
ースキャパシタＣapp及びＣapnの電荷を１対のビット線
ＢＬ、／ＢＬに放電するセンス動作を行うことができ
る。前記センス動作において、相補型Ｆ／Ｆに含まれる
ＰＭＯＳ、Ｑ1及びＮＭＯＳ、Ｑ4からなる正の帰還回路
が前記センスアンプ回路内に形成され、微小信号電圧を
増幅する高感度なセンス動作に引き続きリストア動作に
移行することができる。
別が容易な、高速・大容量ＤＲＡＭへの使用に適したセ
ンスアンプ回路を提供する 【解決手段】センスアンプ回路の相補型Ｆ／Ｆに含まれ
るＰＭＯＳ、Ｑ1、Ｑ2及びＮＭＯＳ、Ｑ3、Ｑ4の共通ソ
ースに、補助容量として３次元構造のトレンチ型又はス
タック型ソースキャパシタＣapp及びＣapnをそれぞれ接
続する。メモリセルをワード線ＷＬで選択すれば、相補
型Ｆ／Ｆが自動的に作動し、ソース端子に接続されたソ
ースキャパシタＣapp及びＣapnの電荷を１対のビット線
ＢＬ、／ＢＬに放電するセンス動作を行うことができ
る。前記センス動作において、相補型Ｆ／Ｆに含まれる
ＰＭＯＳ、Ｑ1及びＮＭＯＳ、Ｑ4からなる正の帰還回路
が前記センスアンプ回路内に形成され、微小信号電圧を
増幅する高感度なセンス動作に引き続きリストア動作に
移行することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
係り、特に大容量で高速のダイナミック型半導体記憶装
置に関するものである。
係り、特に大容量で高速のダイナミック型半導体記憶装
置に関するものである。
【０００２】
【従来の技術】従来の半導体記憶装置には、メモリセル
が各１個のセルキャパシタとセルトランジスタから構成
されるダイナミック型半導体記憶装置（以下ＤＲＡＭ;
Dynamic Random Access Memoryと略称する）と呼ばれる
ものがある。ＤＲＡＭはメモリセルの専有面積が小さく
大容量化に適しているので、近年、ＤＲＡＭの大容量化
と高速化をめざした製品開発が各地で進められてきた。
が各１個のセルキャパシタとセルトランジスタから構成
されるダイナミック型半導体記憶装置（以下ＤＲＡＭ;
Dynamic Random Access Memoryと略称する）と呼ばれる
ものがある。ＤＲＡＭはメモリセルの専有面積が小さく
大容量化に適しているので、近年、ＤＲＡＭの大容量化
と高速化をめざした製品開発が各地で進められてきた。
【０００３】大容量化を実現するためには、セルトラン
ジスタのゲート酸化膜の薄膜化等を行って、セルトラン
ジスタを縮小しなければならない。しかし、ゲート酸化
膜を薄くすれば、耐圧の関係からメモリアレイの電圧を
低下させねばならないが、一方、メモリアレイの電圧を
低下させればメモリセルの記憶状態を判別する信号レベ
ルが減少する。また、前記メモリアレイの電圧の低下と
共に、センス動作の初期の過程で信号電圧を判別するフ
リップフロップ（以下Ｆ／Ｆと呼ぶ）のＮチャネルＭＯ
Ｓトランジスタのしきい値電圧Ｖthnを低下させねばな
らないが、このしきい値電圧Ｖthnをスケーリングし低
下させることは容易でない。
ジスタのゲート酸化膜の薄膜化等を行って、セルトラン
ジスタを縮小しなければならない。しかし、ゲート酸化
膜を薄くすれば、耐圧の関係からメモリアレイの電圧を
低下させねばならないが、一方、メモリアレイの電圧を
低下させればメモリセルの記憶状態を判別する信号レベ
ルが減少する。また、前記メモリアレイの電圧の低下と
共に、センス動作の初期の過程で信号電圧を判別するフ
リップフロップ（以下Ｆ／Ｆと呼ぶ）のＮチャネルＭＯ
Ｓトランジスタのしきい値電圧Ｖthnを低下させねばな
らないが、このしきい値電圧Ｖthnをスケーリングし低
下させることは容易でない。
【０００４】センスアンプ回路のセンスマージンはしき
い値電圧Ｖthnのレベルにも依存するので、Ｖthnのレベ
ルが高く、検出する信号レベルが低い場合には正常なセ
ンス動作が困難となり、従来型のセンスアンプ回路を採
用することが困難になる。
い値電圧Ｖthnのレベルにも依存するので、Ｖthnのレベ
ルが高く、検出する信号レベルが低い場合には正常なセ
ンス動作が困難となり、従来型のセンスアンプ回路を採
用することが困難になる。
【０００５】また、従来のセンスアンプ回路のＳ／Ｎ比
は、１対のビット線とセンスアンプ回路との電気的パラ
メータの不均衡から、Ｆ／Ｆを構成するＮチャネルＭＯ
Ｓトランジスタの共通ソース電圧の遷移特性（駆動速度
Ｋ）に依存する。このため、従来のセンスアンプ回路
は、プリチャージ電圧からＧＮＤ（接地）に放電する駆
動速度Ｋのスピードが遅いほど感度が高い。このよう
に、従来のセンスアンプ回路は、微細化と高速化が進む
ほどメモリセルの信号レベルの判別が困難になるという
問題があった。
は、１対のビット線とセンスアンプ回路との電気的パラ
メータの不均衡から、Ｆ／Ｆを構成するＮチャネルＭＯ
Ｓトランジスタの共通ソース電圧の遷移特性（駆動速度
Ｋ）に依存する。このため、従来のセンスアンプ回路
は、プリチャージ電圧からＧＮＤ（接地）に放電する駆
動速度Ｋのスピードが遅いほど感度が高い。このよう
に、従来のセンスアンプ回路は、微細化と高速化が進む
ほどメモリセルの信号レベルの判別が困難になるという
問題があった。
【０００６】
【発明が解決しようとする課題】上記したように従来の
大容量ＤＲＡＭのセンスアンプ回路は、微細化と高速化
が進むほどメモリセルの信号レベルの判別が困難になる
という問題があった。本発明は、上記の問題点を解決す
べくなされたもので、メモリセルの信号レベルの判別が
容易な、大容量で高速なＤＲＡＭへの使用に適したセン
スアンプ回路を提供することを目的とする。
大容量ＤＲＡＭのセンスアンプ回路は、微細化と高速化
が進むほどメモリセルの信号レベルの判別が困難になる
という問題があった。本発明は、上記の問題点を解決す
べくなされたもので、メモリセルの信号レベルの判別が
容易な、大容量で高速なＤＲＡＭへの使用に適したセン
スアンプ回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の半導体記憶装置
は、１対のビット線に接続されるセンスアンプ回路の相
補型Ｆ／Ｆを構成するＮチャネルＭＯＳトランジスタ
（以下ＮＭＯＳと呼ぶ）及びＰチャネルＭＯＳトランジ
スタ（以下ＰＭＯＳと呼ぶ）のソースに、セルキャパシ
タの電荷を補助する補助容量として、トレンチ型又はス
タック型の３次元構造のソースキャパシタを備えること
を特徴とする。
は、１対のビット線に接続されるセンスアンプ回路の相
補型Ｆ／Ｆを構成するＮチャネルＭＯＳトランジスタ
（以下ＮＭＯＳと呼ぶ）及びＰチャネルＭＯＳトランジ
スタ（以下ＰＭＯＳと呼ぶ）のソースに、セルキャパシ
タの電荷を補助する補助容量として、トレンチ型又はス
タック型の３次元構造のソースキャパシタを備えること
を特徴とする。
【０００８】具体的には本発明の半導体記憶装置は、メ
モリアレイと、１対のビット線の間に接続されたセンス
アンプ回路と、このセンスアンプ回路に含まれる１対の
ＰＭＯＳ型トランジスタ及び１対のＮＭＯＳ型トランジ
スタからなる相補型フリップフロップ回路とを有する半
導体記憶装置において、前記１対のＰＭＯＳ型トランジ
スタが、その共通のソースに接続された第１のソースキ
ャパシタを具備し、かつ、前記１対のＮＭＯＳ型トラン
ジスタが、その共通のソースに接続された第２のソース
キャパシタを具備することを特徴とする。
モリアレイと、１対のビット線の間に接続されたセンス
アンプ回路と、このセンスアンプ回路に含まれる１対の
ＰＭＯＳ型トランジスタ及び１対のＮＭＯＳ型トランジ
スタからなる相補型フリップフロップ回路とを有する半
導体記憶装置において、前記１対のＰＭＯＳ型トランジ
スタが、その共通のソースに接続された第１のソースキ
ャパシタを具備し、かつ、前記１対のＮＭＯＳ型トラン
ジスタが、その共通のソースに接続された第２のソース
キャパシタを具備することを特徴とする。
【０００９】好ましくは前記半導体記憶装置は、少なく
とも前記第１、第２のソースキャパシタのいずれかが、
前記１対のＰＭＯＳ型トランジスタ及び前記１対のＮＭ
ＯＳ型トランジスタの間に形成されたトレンチ型キャパ
シタ又はスタック型キャパシタからなることを特徴とす
る。
とも前記第１、第２のソースキャパシタのいずれかが、
前記１対のＰＭＯＳ型トランジスタ及び前記１対のＮＭ
ＯＳ型トランジスタの間に形成されたトレンチ型キャパ
シタ又はスタック型キャパシタからなることを特徴とす
る。
【００１０】また、好ましくは前記センスアンプ回路
は、第１の電源電圧と第２の電源電圧とを備え、前記第
１のソースキャパシタには前記第１、第２の電源電圧の
平均値と前記１対のＰＭＯＳ型トランジスタの閾値電圧
の絶対値との和の端子電圧に相当する電荷を蓄え、前記
第２のソースキャパシタには前記第１、第２の電源電圧
の平均値と前記１対のＮＭＯＳ型トランジスタの閾値電
圧の絶対値との和の端子電圧に相当する電荷を蓄え、前
記センスアンプ回路と前記メモリアレイのセルキャパシ
タとが接続された状態で、前記第１のソースキャパシタ
に蓄えられた電荷及び前記第２のソースキャパシタに蓄
えられた電荷を、前記１対のビット線の容量と前記セル
キャパシタの容量との間で配分するセンス動作がなされ
ることを特徴とする。
は、第１の電源電圧と第２の電源電圧とを備え、前記第
１のソースキャパシタには前記第１、第２の電源電圧の
平均値と前記１対のＰＭＯＳ型トランジスタの閾値電圧
の絶対値との和の端子電圧に相当する電荷を蓄え、前記
第２のソースキャパシタには前記第１、第２の電源電圧
の平均値と前記１対のＮＭＯＳ型トランジスタの閾値電
圧の絶対値との和の端子電圧に相当する電荷を蓄え、前
記センスアンプ回路と前記メモリアレイのセルキャパシ
タとが接続された状態で、前記第１のソースキャパシタ
に蓄えられた電荷及び前記第２のソースキャパシタに蓄
えられた電荷を、前記１対のビット線の容量と前記セル
キャパシタの容量との間で配分するセンス動作がなされ
ることを特徴とする。
【００１１】また、好ましくは前記センスアンプ回路
は、第１の電源電圧と第２の電源電圧とを備え、前記相
補型フリップフロップ回路は、前記１対のＰＭＯＳ型ト
ランジスタの一方及び前記１対のＮＭＯＳ型トランジス
タの一方からなる第１の相補型インバータと、前記１対
のＰＭＯＳ型トランジスタの他方及び前記１対のＮＭＯ
Ｓ型トランジスタの他方からなる第２の相補型インバー
タを備え、前記セルキャパシタのリストア動作は、前記
第１の電源電圧に接続されたスイッチングトランジスタ
と前記第１の相補型インバータに属するＰＭＯＳ型トラ
ンジスタとを介して、前記第１の電源電圧が前記１対の
ビット線の一方に接続され、前記第２の電源電圧に接続
されたスイッチングトランジスタと前記第２の相補型イ
ンバータに属するＮＭＯＳ型トランジスタとを介して、
前記第２の電源電圧が前記１対のビット線の他方に接続
されることを特徴とする。
は、第１の電源電圧と第２の電源電圧とを備え、前記相
補型フリップフロップ回路は、前記１対のＰＭＯＳ型ト
ランジスタの一方及び前記１対のＮＭＯＳ型トランジス
タの一方からなる第１の相補型インバータと、前記１対
のＰＭＯＳ型トランジスタの他方及び前記１対のＮＭＯ
Ｓ型トランジスタの他方からなる第２の相補型インバー
タを備え、前記セルキャパシタのリストア動作は、前記
第１の電源電圧に接続されたスイッチングトランジスタ
と前記第１の相補型インバータに属するＰＭＯＳ型トラ
ンジスタとを介して、前記第１の電源電圧が前記１対の
ビット線の一方に接続され、前記第２の電源電圧に接続
されたスイッチングトランジスタと前記第２の相補型イ
ンバータに属するＮＭＯＳ型トランジスタとを介して、
前記第２の電源電圧が前記１対のビット線の他方に接続
されることを特徴とする。
【００１２】また、好ましくは前記センスアンプ回路に
おける前記１対のビット線のプリチャージ動作は、前記
第１、第２のソースキャパシタに蓄えられた電荷が、前
記第１の相補型インバータに属するＮＭＯＳ型及びＰＭ
ＯＳ型トランジスタと、前記ＮＭＯＳ型及びＰＭＯＳ型
トランジスタの共通のドレインに接続された前記１対の
ビット線の一方と、これに接続されたスイッチングトラ
ンジスタとを介して、前記第１、第２の電源電圧の平均
電圧を有する端子に放電され、かつ、前記第１、第２の
ソースキャパシタに蓄えられた電荷が、前記第２の相補
型インバータに属するＮＭＯＳ型及びＰＭＯＳ型トラン
ジスタと、前記ＮＭＯＳ型及びＰＭＯＳ型トランジスタ
の共通のドレインに接続された前記１対のビット線の他
方と、これに接続されたスイッチングトランジスタとを
介して、前記第１、第２の電源電圧の平均電圧を有する
端子に放電されることを特徴とする。
おける前記１対のビット線のプリチャージ動作は、前記
第１、第２のソースキャパシタに蓄えられた電荷が、前
記第１の相補型インバータに属するＮＭＯＳ型及びＰＭ
ＯＳ型トランジスタと、前記ＮＭＯＳ型及びＰＭＯＳ型
トランジスタの共通のドレインに接続された前記１対の
ビット線の一方と、これに接続されたスイッチングトラ
ンジスタとを介して、前記第１、第２の電源電圧の平均
電圧を有する端子に放電され、かつ、前記第１、第２の
ソースキャパシタに蓄えられた電荷が、前記第２の相補
型インバータに属するＮＭＯＳ型及びＰＭＯＳ型トラン
ジスタと、前記ＮＭＯＳ型及びＰＭＯＳ型トランジスタ
の共通のドレインに接続された前記１対のビット線の他
方と、これに接続されたスイッチングトランジスタとを
介して、前記第１、第２の電源電圧の平均電圧を有する
端子に放電されることを特徴とする。
【００１３】また、本発明の半導体記憶装置は、１個の
セルトランジスタと１個のセルキャパシタからなるメモ
リセルが行列に配置されたメモリアレイと、前記メモリ
アレイの行方向に配置されたワード線と、前記メモリア
レイの列方向に配置されたビット線と相補ビット線から
なる各１対のビット線と、この各１対のビット線にそれ
ぞれ接続されるセンスアンプ回路とを有する半導体記憶
装置において、前記メモリセルは、一方の端子がセルト
ランジスタのソースに接続されたセルキャパシタと、ゲ
ートが前記ワード線に接続されドレインが前記ビット線
に接続された前記セルトランジスタとからなり、前記セ
ンスアンプ回路は、第１、第２のＰＭＯＳ型トランジス
タ及び第１、第２のＮＭＯＳ型トランジスタからなる相
補型フリップフロップ回路を備え、前記相補型フリップ
フロップ回路は、第１の電源電圧と第２の電源電圧にそ
れぞれ一方の電流端子が接続された第１のスイッチング
トランジスタと第２のスイッチングトランジスタとを備
え、かつ、前記相補型フリップフロップ回路は、ソース
がそれぞれ前記第１のスイッチングトランジスタの他方
の電流端子に接続された前記第１、第２のＰＭＯＳ型ト
ランジスタと、ソースがそれぞれ第２のスイッチングト
ランジスタの他方の電流端子に接続された前記第１、第
２のＮＭＯＳ型トランジスタと、前記第１のＰＭＯＳ型
トランジスタ及び前記第１のＮＭＯＳ型トランジスタの
ドレインが互いに接続された第１のノードと、前記第１
のＰＭＯＳ型トランジスタ及び前記第１のＮＭＯＳ型ト
ランジスタのゲートが互いに接続された第２のノード
と、前記第２のＰＭＯＳ型トランジスタ及び前記第２の
ＮＭＯＳ型トランジスタのドレインが互いに接続された
第３のノードと、前記第２のＰＭＯＳ型トランジスタ及
び前記第２のＮＭＯＳ型トランジスタのゲートが互いに
接続された第４のノードとを備え、前記第１のノードと
前記第４のノードとが前記ビット線により互いに接続さ
れ、前記第２のノードと前記第３のノードとが前記相補
ビット線により互いに接続され、かつ、前記第１、第２
のＰＭＯＳ型トランジスタのソースに接続された第１の
ソースキャパシタと、前記第１、第２のＮＭＯＳ型トラ
ンジスタのソースに接続された第２のソースキャパシタ
とを具備することを特徴とする。
セルトランジスタと１個のセルキャパシタからなるメモ
リセルが行列に配置されたメモリアレイと、前記メモリ
アレイの行方向に配置されたワード線と、前記メモリア
レイの列方向に配置されたビット線と相補ビット線から
なる各１対のビット線と、この各１対のビット線にそれ
ぞれ接続されるセンスアンプ回路とを有する半導体記憶
装置において、前記メモリセルは、一方の端子がセルト
ランジスタのソースに接続されたセルキャパシタと、ゲ
ートが前記ワード線に接続されドレインが前記ビット線
に接続された前記セルトランジスタとからなり、前記セ
ンスアンプ回路は、第１、第２のＰＭＯＳ型トランジス
タ及び第１、第２のＮＭＯＳ型トランジスタからなる相
補型フリップフロップ回路を備え、前記相補型フリップ
フロップ回路は、第１の電源電圧と第２の電源電圧にそ
れぞれ一方の電流端子が接続された第１のスイッチング
トランジスタと第２のスイッチングトランジスタとを備
え、かつ、前記相補型フリップフロップ回路は、ソース
がそれぞれ前記第１のスイッチングトランジスタの他方
の電流端子に接続された前記第１、第２のＰＭＯＳ型ト
ランジスタと、ソースがそれぞれ第２のスイッチングト
ランジスタの他方の電流端子に接続された前記第１、第
２のＮＭＯＳ型トランジスタと、前記第１のＰＭＯＳ型
トランジスタ及び前記第１のＮＭＯＳ型トランジスタの
ドレインが互いに接続された第１のノードと、前記第１
のＰＭＯＳ型トランジスタ及び前記第１のＮＭＯＳ型ト
ランジスタのゲートが互いに接続された第２のノード
と、前記第２のＰＭＯＳ型トランジスタ及び前記第２の
ＮＭＯＳ型トランジスタのドレインが互いに接続された
第３のノードと、前記第２のＰＭＯＳ型トランジスタ及
び前記第２のＮＭＯＳ型トランジスタのゲートが互いに
接続された第４のノードとを備え、前記第１のノードと
前記第４のノードとが前記ビット線により互いに接続さ
れ、前記第２のノードと前記第３のノードとが前記相補
ビット線により互いに接続され、かつ、前記第１、第２
のＰＭＯＳ型トランジスタのソースに接続された第１の
ソースキャパシタと、前記第１、第２のＮＭＯＳ型トラ
ンジスタのソースに接続された第２のソースキャパシタ
とを具備することを特徴とする。
【００１４】好ましくは前記センスアンプ回路は、その
センス動作において、前記ワード線が選択されることに
より前記セルトランジスタがオン状態となり、前記セル
キャパシタに記憶情報として蓄えられた電荷が前記オン
状態のセルトランジスタを介して前記ビット線に放電さ
れ、前記セルキャパシタの放電により変化した前記ビッ
ト線の電圧が前記ビット線のプリチャージ電圧よりも高
ければ、前記ビット線に接続された前記第２のＮＭＯＳ
型トランジスタのゲートを介してオン状態とされた前記
第２のＮＭＯＳ型トランジスタのチャネル電位が高くな
り、前記第２のＮＭＯＳ型トランジスタのソースに接続
された前記第２のソースキャパシタの蓄積電荷が前記第
２のＮＭＯＳ型トランジスタのチャネルを介して前記相
補ビット線に放電され、この放電により前記相補ビット
線の電位が低くなれば前記第１のＰＭＯＳ型トランジス
タがオン状態となり、前記第１のソースキャパシタの蓄
積電荷が前記ビット線に放電されることにより前記ビッ
ト線の電圧がさらに高くなるという正帰還回路が前記セ
ンスアンプ回路に形成されることを特徴とする。
センス動作において、前記ワード線が選択されることに
より前記セルトランジスタがオン状態となり、前記セル
キャパシタに記憶情報として蓄えられた電荷が前記オン
状態のセルトランジスタを介して前記ビット線に放電さ
れ、前記セルキャパシタの放電により変化した前記ビッ
ト線の電圧が前記ビット線のプリチャージ電圧よりも高
ければ、前記ビット線に接続された前記第２のＮＭＯＳ
型トランジスタのゲートを介してオン状態とされた前記
第２のＮＭＯＳ型トランジスタのチャネル電位が高くな
り、前記第２のＮＭＯＳ型トランジスタのソースに接続
された前記第２のソースキャパシタの蓄積電荷が前記第
２のＮＭＯＳ型トランジスタのチャネルを介して前記相
補ビット線に放電され、この放電により前記相補ビット
線の電位が低くなれば前記第１のＰＭＯＳ型トランジス
タがオン状態となり、前記第１のソースキャパシタの蓄
積電荷が前記ビット線に放電されることにより前記ビッ
ト線の電圧がさらに高くなるという正帰還回路が前記セ
ンスアンプ回路に形成されることを特徴とする。
【００１５】また、好ましくは前記センスアンプ回路の
センス動作は、前記第１のスイッチングトランジスタの
ゲートに前記第１、第２の電源電圧の平均値よりも低い
電圧を印加し、前記第２のスイッチングトランジスタの
ゲートに前記第１、第２の電源電圧の平均値よりも高い
電圧を印加して前記センス動作がなされることを特徴と
する。
センス動作は、前記第１のスイッチングトランジスタの
ゲートに前記第１、第２の電源電圧の平均値よりも低い
電圧を印加し、前記第２のスイッチングトランジスタの
ゲートに前記第１、第２の電源電圧の平均値よりも高い
電圧を印加して前記センス動作がなされることを特徴と
する。
【００１６】また、好ましくは前記セルキャパシタに蓄
えられた電荷のリストア動作は、前記第１のスイッチン
グトランジスタと前記センス動作においてオン状態とさ
れた前記第１のＰＭＯＳ型トランジスタとを介して前記
ビット線に前記第１の電源電圧を印加し、前記第２のス
イッチングトランジスタと前記センス動作においてオン
状態とされた前記第２のＮＭＯＳ型トランジスタとを介
して前記相補ビット線に前記第２の電源電圧を印加する
ことを特徴とする。
えられた電荷のリストア動作は、前記第１のスイッチン
グトランジスタと前記センス動作においてオン状態とさ
れた前記第１のＰＭＯＳ型トランジスタとを介して前記
ビット線に前記第１の電源電圧を印加し、前記第２のス
イッチングトランジスタと前記センス動作においてオン
状態とされた前記第２のＮＭＯＳ型トランジスタとを介
して前記相補ビット線に前記第２の電源電圧を印加する
ことを特徴とする。
【００１７】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。１対のビット線ＢＬ、／Ｂ
Ｌに接続された、本発明の第１の実施の形態に係る半導
体記憶装置のセンスアンプ回路の構成を図１に示す。Ｐ
ＭＯＳ、Ｑ1 、Ｑ2 はセンスアンプ回路のＦ／Ｆを構成
するＰＭＯＳ型トランジスタ、ＮＭＯＳ、Ｑ3 、Ｑ4 は
センスアンプ回路のＦ／Ｆを構成するＮＭＯＳ型トラン
ジスタである。
施の形態を詳細に説明する。１対のビット線ＢＬ、／Ｂ
Ｌに接続された、本発明の第１の実施の形態に係る半導
体記憶装置のセンスアンプ回路の構成を図１に示す。Ｐ
ＭＯＳ、Ｑ1 、Ｑ2 はセンスアンプ回路のＦ／Ｆを構成
するＰＭＯＳ型トランジスタ、ＮＭＯＳ、Ｑ3 、Ｑ4 は
センスアンプ回路のＦ／Ｆを構成するＮＭＯＳ型トラン
ジスタである。
【００１８】Ｃapp は第１の実施の形態に係るＰＭＯＳ
側のソースキャパシタであり、その一方の端子がＰＭＯ
Ｓ、Ｑ1 、Ｑ2 の共通ソースに接続される。制御信号φ
i をＰＭＯＳ、Ｑ5 で受けて前記共通ソースが電源電圧
ＶA に接続される。なお、Ｃapp の他方の端子はバイア
ス電圧ＶPLATE に接続される。
側のソースキャパシタであり、その一方の端子がＰＭＯ
Ｓ、Ｑ1 、Ｑ2 の共通ソースに接続される。制御信号φ
i をＰＭＯＳ、Ｑ5 で受けて前記共通ソースが電源電圧
ＶA に接続される。なお、Ｃapp の他方の端子はバイア
ス電圧ＶPLATE に接続される。
【００１９】Ｃapn は第１の実施の形態に係るＮＭＯＳ
側のソースキャパシタであり、その一方の端子がＮＭＯ
Ｓ、Ｑ3 、Ｑ4 の共通ソースに接続される。制御信号φ
j をＰＭＯＳ、Ｑ6 で受けて前記共通ソースが電源電圧
ＶSSに接続される。なお、Ｃapn の他方の端子はバイア
ス電圧ＶPLATE に接続される。
側のソースキャパシタであり、その一方の端子がＮＭＯ
Ｓ、Ｑ3 、Ｑ4 の共通ソースに接続される。制御信号φ
j をＰＭＯＳ、Ｑ6 で受けて前記共通ソースが電源電圧
ＶSSに接続される。なお、Ｃapn の他方の端子はバイア
ス電圧ＶPLATE に接続される。
【００２０】ＮＭＯＳ、Ｑ10、Ｑ11は、チップセレクト
信号φCSL を受けて、１対のビット線ＢＬ、／ＢＬとデ
ータ線ＤＱn 、ＤＱm との間でデータの授受を行うセン
スアンプ回路の入出力部である。
信号φCSL を受けて、１対のビット線ＢＬ、／ＢＬとデ
ータ線ＤＱn 、ＤＱm との間でデータの授受を行うセン
スアンプ回路の入出力部である。
【００２１】すなわち、１対のビット線ＢＬ、／ＢＬに
読みだされたメモリセルの記憶データは、前記Ｑ1 〜Ｑ
4 からなるＦ／Ｆでラッチされ、１対のビット線ＢＬ、
／ＢＬの電圧レベルを定めるが、この電圧レベルが前記
Ｑ10、Ｑ11を介して前記ＤＱ n 、ＤＱm に転送される。
読みだされたメモリセルの記憶データは、前記Ｑ1 〜Ｑ
4 からなるＦ／Ｆでラッチされ、１対のビット線ＢＬ、
／ＢＬの電圧レベルを定めるが、この電圧レベルが前記
Ｑ10、Ｑ11を介して前記ＤＱ n 、ＤＱm に転送される。
【００２２】また、ＤＱn 、ＤＱm から１対のビット線
ＢＬ、／ＢＬに転送された書き込みデータは、前記Ｑ1
〜Ｑ4 からなるＦ／Ｆでラッチされ、メモリセルに書き
込まれる。なお、ＮＭＯＳ、Ｑ12〜Ｑ15は、制御信号φ
muxn、φmuxmを受けて、センスアンプ回路を１対のビッ
ト線ＢＬ、／ＢＬと接続又は切り離す動作を行う。
ＢＬ、／ＢＬに転送された書き込みデータは、前記Ｑ1
〜Ｑ4 からなるＦ／Ｆでラッチされ、メモリセルに書き
込まれる。なお、ＮＭＯＳ、Ｑ12〜Ｑ15は、制御信号φ
muxn、φmuxmを受けて、センスアンプ回路を１対のビッ
ト線ＢＬ、／ＢＬと接続又は切り離す動作を行う。
【００２３】図１に示すセンスアンプ回路の左右には、
それぞれＮＭＯＳ、Ｑ16〜Ｑ18及びＮＭＯＳ、Ｑ19〜Ｑ
21からなるイコライザ回路を備えている。これらのイコ
ライザ回路は、イコライズ信号φEQLn、φEQLmを受けて
１対のビット線ＢＬ、／ＢＬの電位をＶA ／２に等しく
する。
それぞれＮＭＯＳ、Ｑ16〜Ｑ18及びＮＭＯＳ、Ｑ19〜Ｑ
21からなるイコライザ回路を備えている。これらのイコ
ライザ回路は、イコライズ信号φEQLn、φEQLmを受けて
１対のビット線ＢＬ、／ＢＬの電位をＶA ／２に等しく
する。
【００２４】図２は、第１の実施の形態のソースキャパ
シタを備えたセンスアンプ回路をメモリアレイ上に配置
した図である。図２（ａ）に示すように、メモリアレイ
はＮ個のセンスアンプが接続されたサブアレイに分割さ
れ、このサブアレイごとに、前記Ｎ個のセンスアンプを
構成する各１対のＰＭＯＳ、Ｑ1 、Ｑ2 の共通ソース
に、ソースキャパシタＣapp の一方の端子が並列に接続
される。また、前記共通ソースは制御信号φi とＮＭＯ
Ｓ、Ｑ5 を介してサブアレイごとに電源電圧ＶAに接続
される。なお、Ｃapp の他方の端子にはバイアス電圧Ｖ
PLATE が接続される。
シタを備えたセンスアンプ回路をメモリアレイ上に配置
した図である。図２（ａ）に示すように、メモリアレイ
はＮ個のセンスアンプが接続されたサブアレイに分割さ
れ、このサブアレイごとに、前記Ｎ個のセンスアンプを
構成する各１対のＰＭＯＳ、Ｑ1 、Ｑ2 の共通ソース
に、ソースキャパシタＣapp の一方の端子が並列に接続
される。また、前記共通ソースは制御信号φi とＮＭＯ
Ｓ、Ｑ5 を介してサブアレイごとに電源電圧ＶAに接続
される。なお、Ｃapp の他方の端子にはバイアス電圧Ｖ
PLATE が接続される。
【００２５】同様に図２（ｂ）に示すように、前記サブ
アレイごとに、前記Ｎ個のセンスアンプを構成する各１
対のＮＭＯＳ、Ｑ3 、Ｑ4 の共通ソースに、ソースキャ
パシタＣapn の一方の端子が並列に接続される。また、
前記共通ソースは制御信号φ j とＮＭＯＳ、Ｑ6 を介し
てサブアレイごとに電源電圧ＶSSに接続される。なお、
Ｃapn の他方の端子にはバイアス電圧ＶPLATE が接続さ
れる。
アレイごとに、前記Ｎ個のセンスアンプを構成する各１
対のＮＭＯＳ、Ｑ3 、Ｑ4 の共通ソースに、ソースキャ
パシタＣapn の一方の端子が並列に接続される。また、
前記共通ソースは制御信号φ j とＮＭＯＳ、Ｑ6 を介し
てサブアレイごとに電源電圧ＶSSに接続される。なお、
Ｃapn の他方の端子にはバイアス電圧ＶPLATE が接続さ
れる。
【００２６】本発明と比較するため、従来のセンスアン
プ回路のメモリアレイにおける配置を図３に示す。セン
スアンプ回路のＰＭＯＳ側の配置を図３（ａ）に、ＮＭ
ＯＳ側の配置を図３（ｂ）に示す。いずれにもソースキ
ャパシタＣapp 、Ｃapn は接続されない。
プ回路のメモリアレイにおける配置を図３に示す。セン
スアンプ回路のＰＭＯＳ側の配置を図３（ａ）に、ＮＭ
ＯＳ側の配置を図３（ｂ）に示す。いずれにもソースキ
ャパシタＣapp 、Ｃapn は接続されない。
【００２７】本発明のセンスアンプ回路のＦ／Ｆを構成
するＮＭＯＳ、Ｑ3 又はＱ4 の初期状態における電位分
布を図４に示す。図４（ａ）はその等価回路であり、Ｎ
ＭＯＳのソースＳにソースキャパシタＣapn の一方の端
子が接続される。なお、Ｃapn の他方の端子はバイアス
電圧ＶPLATE に接続される。
するＮＭＯＳ、Ｑ3 又はＱ4 の初期状態における電位分
布を図４に示す。図４（ａ）はその等価回路であり、Ｎ
ＭＯＳのソースＳにソースキャパシタＣapn の一方の端
子が接続される。なお、Ｃapn の他方の端子はバイアス
電圧ＶPLATE に接続される。
【００２８】先に図１で示したように、初期状態では１
対のビット線ＢＬ、／ＢＬがプリチャージ動作でイコラ
イズされ、いづれも電圧ＶA ／２に設定されるので、図
４（ａ）のＮＭＯＳのゲートＧ、ドレインＤにはそれぞ
れ電圧ＶA ／２が印加される。
対のビット線ＢＬ、／ＢＬがプリチャージ動作でイコラ
イズされ、いづれも電圧ＶA ／２に設定されるので、図
４（ａ）のＮＭＯＳのゲートＧ、ドレインＤにはそれぞ
れ電圧ＶA ／２が印加される。
【００２９】前記ＮＭＯＳの断面構造を図４（ｂ）の上
部に示す。ここでソース領域Ｓ及びドレイン領域ＤはＰ
型シリコン基板Ｐsub にＡｓ等のＮ型不純物を注入・拡
散し、ｎ+ 領域とすることにより形成される。ゲート酸
化膜（図示せず）を介して形成されたゲートＧに対向す
るＰsub の表面は、ゲートに正の電圧を印加することに
よりＮ型に反転しＮ型チャネルを形成する。
部に示す。ここでソース領域Ｓ及びドレイン領域ＤはＰ
型シリコン基板Ｐsub にＡｓ等のＮ型不純物を注入・拡
散し、ｎ+ 領域とすることにより形成される。ゲート酸
化膜（図示せず）を介して形成されたゲートＧに対向す
るＰsub の表面は、ゲートに正の電圧を印加することに
よりＮ型に反転しＮ型チャネルを形成する。
【００３０】このＮ型チャネルのしきい値電圧をＶthn
とすれば、図４（ｂ）の電位分布に示されるように、ゲ
ートＧ及びドレインＤにそれぞれ電圧ＶA ／２を印加し
た状態でチャネルの電位はＶA ／２−Ｖthnに設定され
る。
とすれば、図４（ｂ）の電位分布に示されるように、ゲ
ートＧ及びドレインＤにそれぞれ電圧ＶA ／２を印加し
た状態でチャネルの電位はＶA ／２−Ｖthnに設定され
る。
【００３１】ソースＳに十分な数の電子ｑ-が存在すれ
ば、ソースＳの電位もチャネルと同様、ＶA ／２−Ｖ
thnに設定される。この状態でソースＳの電子ｑ-は、熱
エネルギーによりチャネルを越えて、より電位の高いド
レインＤに流入する。すなわち、ソースキャパシタＣap
n が接続されたソースＳから供給される過剰電子ｑ
-は、チャネルの障壁電位を越えてドレインＤに吸収さ
れる。
ば、ソースＳの電位もチャネルと同様、ＶA ／２−Ｖ
thnに設定される。この状態でソースＳの電子ｑ-は、熱
エネルギーによりチャネルを越えて、より電位の高いド
レインＤに流入する。すなわち、ソースキャパシタＣap
n が接続されたソースＳから供給される過剰電子ｑ
-は、チャネルの障壁電位を越えてドレインＤに吸収さ
れる。
【００３２】ソースＳの電位は残留電子の電位で設定さ
れるのでチャネル電位以下にはなりえず、ソースＳの電
位はチャネルと同電位に設定される。またソースＳの電
位はＶA ／２−Ｖthnであり、ドレインＤの電位は電位
分布に矢示したようにＶA ／２であるから、ソースキャ
パシタＣapn に蓄積された電子をゲートＧ及びドレイン
ＤにＶA ／２の電圧を加えたＮＭＯＳを介してドレイン
側に流せば、ソース・ドレイン間にＶthnの電位差を生
じることになる。
れるのでチャネル電位以下にはなりえず、ソースＳの電
位はチャネルと同電位に設定される。またソースＳの電
位はＶA ／２−Ｖthnであり、ドレインＤの電位は電位
分布に矢示したようにＶA ／２であるから、ソースキャ
パシタＣapn に蓄積された電子をゲートＧ及びドレイン
ＤにＶA ／２の電圧を加えたＮＭＯＳを介してドレイン
側に流せば、ソース・ドレイン間にＶthnの電位差を生
じることになる。
【００３３】本発明のセンスアンプ回路のＦ／Ｆを構成
するＰＭＯＳ、Ｑ1 又はＱ2 の初期状態における電位分
布を図５に示す。図５（ａ）はその等価回路であり、Ｐ
ＭＯＳのソースＳにソースキャパシタＣapp の一方の端
子が接続される。なお、Ｃapp 他方の端子はバイアス電
圧ＶPLATE に接続される。
するＰＭＯＳ、Ｑ1 又はＱ2 の初期状態における電位分
布を図５に示す。図５（ａ）はその等価回路であり、Ｐ
ＭＯＳのソースＳにソースキャパシタＣapp の一方の端
子が接続される。なお、Ｃapp 他方の端子はバイアス電
圧ＶPLATE に接続される。
【００３４】初期状態では１対のビット線ＢＬ、／ＢＬ
がプリチャージ動作でイコライズされ、ＶA ／２に設定
されるので、図５（ａ）に示すＮＭＯＳのゲートＧ及び
ドレインＤには、それぞれ電圧ＶA ／２が印加される。
がプリチャージ動作でイコライズされ、ＶA ／２に設定
されるので、図５（ａ）に示すＮＭＯＳのゲートＧ及び
ドレインＤには、それぞれ電圧ＶA ／２が印加される。
【００３５】前記ＰＭＯＳの断面構造を図５（ｂ）の上
部に示す。ここで前記ソース領域Ｓ及びドレイン領域Ｄ
は、Ｎ型シリコン基板Ｎsub にＢ（硼素）等のＰ型不純
物を注入・拡散し、ｐ+ 領域とすることにより形成され
る。ゲートＧに対向するＮsu b の表面は、ゲートに負の
電圧を印加することによりＰ型に反転し、Ｐ型チャネル
を形成する。
部に示す。ここで前記ソース領域Ｓ及びドレイン領域Ｄ
は、Ｎ型シリコン基板Ｎsub にＢ（硼素）等のＰ型不純
物を注入・拡散し、ｐ+ 領域とすることにより形成され
る。ゲートＧに対向するＮsu b の表面は、ゲートに負の
電圧を印加することによりＰ型に反転し、Ｐ型チャネル
を形成する。
【００３６】そのしきい値電圧をＶthpとし、キャパシ
タＣapp に蓄積された電子をゲートＧ及びドレインＤに
それぞれ電圧ＶA ／２が印加されたＰＭＯＳを介してド
レイン側に流せば、図５（ｂ）の電位分布に示すよう
に、ソース・ドレイン間にＶthの電位差を生じる。な
お、ＰＭＯＳの内部では、前記キャパシタＣapp に蓄積
された電子は正の電荷ｑ+をもつ正孔として電流が流れ
るので、図５（ｂ）では図４（ｂ）の電位の符号が反転
して示されている。
タＣapp に蓄積された電子をゲートＧ及びドレインＤに
それぞれ電圧ＶA ／２が印加されたＰＭＯＳを介してド
レイン側に流せば、図５（ｂ）の電位分布に示すよう
に、ソース・ドレイン間にＶthの電位差を生じる。な
お、ＰＭＯＳの内部では、前記キャパシタＣapp に蓄積
された電子は正の電荷ｑ+をもつ正孔として電流が流れ
るので、図５（ｂ）では図４（ｂ）の電位の符号が反転
して示されている。
【００３７】なお、図４（b）及び図５（b）で説明した
ＮＭＯＳ及びＰＭＯＳの内部における電位分布は、以下
の実施の形態に示す本発明のセンスアンプ回路の動作を
理解するのに役立てられる。
ＮＭＯＳ及びＰＭＯＳの内部における電位分布は、以下
の実施の形態に示す本発明のセンスアンプ回路の動作を
理解するのに役立てられる。
【００３８】次に図６を用いて本発明の第２の実施の形
態に係る半導体装置のセンスアンプ回路の構造について
説明する。センスアンプ回路のＦ／Ｆの等価回路が図６
（ａ）に示されている。このＦ／ＦはＮＭＯＳ側にソー
スキャパシタＣapn 、及びＰＭＯＳ側にソースキャパシ
タＣapp が接続される。第２の実施の形態では、これら
のソースキャパシタが、それぞれトレンチ型の３次元構
造を備えることに特徴がある。
態に係る半導体装置のセンスアンプ回路の構造について
説明する。センスアンプ回路のＦ／Ｆの等価回路が図６
（ａ）に示されている。このＦ／ＦはＮＭＯＳ側にソー
スキャパシタＣapn 、及びＰＭＯＳ側にソースキャパシ
タＣapp が接続される。第２の実施の形態では、これら
のソースキャパシタが、それぞれトレンチ型の３次元構
造を備えることに特徴がある。
【００３９】先に図１で説明したように、ＰＭＯＳ、Ｑ
1 、Ｑ2 はセンスアンプ回路のＦ／Ｆを構成するＰＭＯ
Ｓ側のトランジスタ、ＮＭＯＳ、Ｑ3 、Ｑ4 はＮＭＯＳ
側のトランジスタである。Ｃapp はＰＭＯＳ側のソース
キャパシタであり、ＰＭＯＳ、Ｑ1 、Ｑ2 の共通ソース
とバイアス電圧ＶPLATEとの間に接続される。
1 、Ｑ2 はセンスアンプ回路のＦ／Ｆを構成するＰＭＯ
Ｓ側のトランジスタ、ＮＭＯＳ、Ｑ3 、Ｑ4 はＮＭＯＳ
側のトランジスタである。Ｃapp はＰＭＯＳ側のソース
キャパシタであり、ＰＭＯＳ、Ｑ1 、Ｑ2 の共通ソース
とバイアス電圧ＶPLATEとの間に接続される。
【００４０】Ｃapn はＮＭＯＳ側のソースキャパシタで
あり、ＮＭＯＳ、Ｑ3 、Ｑ4 の共通ソースとバイアス電
圧ＶPLATEとの間に接続される。
あり、ＮＭＯＳ、Ｑ3 、Ｑ4 の共通ソースとバイアス電
圧ＶPLATEとの間に接続される。
【００４１】また、ＰＭＯＳ、Ｑ1 とＮＭＯＳ、Ｑ3 の
ゲート、及びＰＭＯＳ、Ｑ2 とＮＭＯＳ、Ｑ4 のゲート
は、それぞれ互いに接続される。ビット線ＢＬは、前記
Ｑ1、Ｑ3 の共通ドレインと前記Ｑ2 、Ｑ4 の共通ゲー
トに接続され、相補ビット線／ＢＬは、前記Ｑ2 、Ｑ4
の共通ドレインと前記Ｑ1 、Ｑ3 の共通ゲートに接続さ
れる。
ゲート、及びＰＭＯＳ、Ｑ2 とＮＭＯＳ、Ｑ4 のゲート
は、それぞれ互いに接続される。ビット線ＢＬは、前記
Ｑ1、Ｑ3 の共通ドレインと前記Ｑ2 、Ｑ4 の共通ゲー
トに接続され、相補ビット線／ＢＬは、前記Ｑ2 、Ｑ4
の共通ドレインと前記Ｑ1 、Ｑ3 の共通ゲートに接続さ
れる。
【００４２】図６（ａ）に示すように、第１の相補型イ
ンバータＱ1 、Ｑ3 と、第２の相補型インバータＱ2 、
Ｑ4 とを組み合わせたＦ／Ｆが１対のビット線ＢＬ、／
ＢＬの電位をラッチしセンス動作をすることにより、ビ
ット線ＢＬ、／ＢＬに接続されたメモリセルとの記憶情
報の入出力が行われる。
ンバータＱ1 、Ｑ3 と、第２の相補型インバータＱ2 、
Ｑ4 とを組み合わせたＦ／Ｆが１対のビット線ＢＬ、／
ＢＬの電位をラッチしセンス動作をすることにより、ビ
ット線ＢＬ、／ＢＬに接続されたメモリセルとの記憶情
報の入出力が行われる。
【００４３】図６（ｂ）は、図６（ａ）におけるＦ／Ｆ
のパターンレイアウトを示す平面図である。図６（ｂ）
の左がＮＭＯＳ側、右がＰＭＯＳ側である。図６（ｂ）
に示すＦ／Ｆの平面図は、Ｎ型ポリシリコン１からなる
ＰＭＯＳ、Ｑ1 、Ｑ2 のゲートと、Ｐ型ポリシリコン２
からなるＮＭＯＳ、Ｑ3 、Ｑ4 のゲートと、参照番号３
のメタル０（１層目金属配線）からなる１対のビット線
ＢＬ、／ＢＬと、参照番号４のメタル１（２層目金属配
線）からなるＱ1 、Ｑ2 及びＱ3 、Ｑ4 の共通ソース
と、１対のビット線ＢＬ、／ＢＬ（メタル０）とＱ1 〜
Ｑ4 のドレインとを接続するＭ０コンタクト５と、ＮＭ
ＯＳ、Ｑ1 、Ｑ2 のソース・ドレイン領域となるＮ型拡
散層６と、ＰＭＯＳ、Ｑ3 、Ｑ4のソース・ドレイン領
域となるＰ型拡散層７と、Ｎウエル８とで構成される。
のパターンレイアウトを示す平面図である。図６（ｂ）
の左がＮＭＯＳ側、右がＰＭＯＳ側である。図６（ｂ）
に示すＦ／Ｆの平面図は、Ｎ型ポリシリコン１からなる
ＰＭＯＳ、Ｑ1 、Ｑ2 のゲートと、Ｐ型ポリシリコン２
からなるＮＭＯＳ、Ｑ3 、Ｑ4 のゲートと、参照番号３
のメタル０（１層目金属配線）からなる１対のビット線
ＢＬ、／ＢＬと、参照番号４のメタル１（２層目金属配
線）からなるＱ1 、Ｑ2 及びＱ3 、Ｑ4 の共通ソース
と、１対のビット線ＢＬ、／ＢＬ（メタル０）とＱ1 〜
Ｑ4 のドレインとを接続するＭ０コンタクト５と、ＮＭ
ＯＳ、Ｑ1 、Ｑ2 のソース・ドレイン領域となるＮ型拡
散層６と、ＰＭＯＳ、Ｑ3 、Ｑ4のソース・ドレイン領
域となるＰ型拡散層７と、Ｎウエル８とで構成される。
【００４４】また、本発明のＰＭＯＳ側のソースキャパ
シタＣapp 、及びＮＭＯＳ側のソースキャパシタＣapn
は、左右各２個のトレンチ９を用いて３次元構造に形成
され、Ｍ１コンタクト１０を用いてＱ1 〜Ｑ4 の共通ソ
ース（メタル１）に接続される。
シタＣapp 、及びＮＭＯＳ側のソースキャパシタＣapn
は、左右各２個のトレンチ９を用いて３次元構造に形成
され、Ｍ１コンタクト１０を用いてＱ1 〜Ｑ4 の共通ソ
ース（メタル１）に接続される。
【００４５】図６（ｃ）は、図６（ｂ）の断面構造を示
す図である。図６（ｂ）に対応して、左がＮＭＯＳ側、
右がＰＭＯＳ側であり、対応する部分に同一の参照番号
を付している。なお、図６（ｃ）の断面図において、図
６（ｂ）の金属配線（メタル０、メタル１）３、４の交
差部分の構造は省略されている。
す図である。図６（ｂ）に対応して、左がＮＭＯＳ側、
右がＰＭＯＳ側であり、対応する部分に同一の参照番号
を付している。なお、図６（ｃ）の断面図において、図
６（ｂ）の金属配線（メタル０、メタル１）３、４の交
差部分の構造は省略されている。
【００４６】図６（ｃ）に示す本発明のトレンチ型ソー
スキャパシタの断面構造は、Ｐ型シリコン基板Ｐsub １
１に不純物イオンを注入又は拡散することによりＮＭＯ
Ｓ側に形成されたＮ型拡散層６と、このＮ型拡散層６と
Ｐ型シリコン基板Ｐsub １１に不純物イオンを注入又は
拡散することにより形成されたＮウエル１２とを分離す
るＰウエル１２ａと、ＰＭＯＳ側に形成されたＰ型拡散
層７とＰsub １１とを分離するＮウエル８と、本発明の
ソースキャパシタＣapp 及びＣapn を形成するトレンチ
９と、前記トレンチに形成されたソースキャパシタの一
方の電極となる蓄積ノード９ａ及び誘電体膜９ｂと、ソ
ースキャパシタの他方の電極となるＮウエル１２と、Ｎ
型拡散層６及びＰ型拡散層７と金属配線４（メタル１か
らなる共通ドレイン配線）とを接続するＭ1 コンタクト
１０から構成される。
スキャパシタの断面構造は、Ｐ型シリコン基板Ｐsub １
１に不純物イオンを注入又は拡散することによりＮＭＯ
Ｓ側に形成されたＮ型拡散層６と、このＮ型拡散層６と
Ｐ型シリコン基板Ｐsub １１に不純物イオンを注入又は
拡散することにより形成されたＮウエル１２とを分離す
るＰウエル１２ａと、ＰＭＯＳ側に形成されたＰ型拡散
層７とＰsub １１とを分離するＮウエル８と、本発明の
ソースキャパシタＣapp 及びＣapn を形成するトレンチ
９と、前記トレンチに形成されたソースキャパシタの一
方の電極となる蓄積ノード９ａ及び誘電体膜９ｂと、ソ
ースキャパシタの他方の電極となるＮウエル１２と、Ｎ
型拡散層６及びＰ型拡散層７と金属配線４（メタル１か
らなる共通ドレイン配線）とを接続するＭ1 コンタクト
１０から構成される。
【００４７】前記トレンチ型ソースキャパシタの蓄積ノ
ード９ａは、図６（ｃ）に示す例では、各２個のトレン
チの間でＮＭＯＳ側の共通ソースとなるＮ型拡散層６及
びＰＭＯＳ側の共通ソースとなるＰ拡散層７にそれぞれ
接続される。
ード９ａは、図６（ｃ）に示す例では、各２個のトレン
チの間でＮＭＯＳ側の共通ソースとなるＮ型拡散層６及
びＰＭＯＳ側の共通ソースとなるＰ拡散層７にそれぞれ
接続される。
【００４８】次に図７を用いて本発明の第３の実施の形
態に係る半導体記憶装置のセンスアンプ回路の構造につ
いて説明する。図７に示すセンスアンプ回路のＦ／Ｆ
は、前記ＮＭＯＳ側のソースキャパシタＣapn 、及びＰ
ＭＯＳ側のソースキャパシタＣapp が、それぞれスタッ
ク型の３次元構造を備えることに特徴がある。
態に係る半導体記憶装置のセンスアンプ回路の構造につ
いて説明する。図７に示すセンスアンプ回路のＦ／Ｆ
は、前記ＮＭＯＳ側のソースキャパシタＣapn 、及びＰ
ＭＯＳ側のソースキャパシタＣapp が、それぞれスタッ
ク型の３次元構造を備えることに特徴がある。
【００４９】図７（ａ）は、ＰＭＯＳ側及びＮＭＯＳ側
のソースキャパシタＣapp 、Ｃapnを含むＦ／Ｆのパタ
ーンレイアウトを示す平面図である。太い破線の領域１
５は、ＰＭＯＳ側、及びＮＭＯＳ側のスタック型ソース
キャパシタの平面形状を示している。これらのスタック
型ソースキャパシタは、キャパシタコンタクト１６によ
りそれぞれＮＭＯＳ及びＰＭＯＳの共通ソース領域とな
るＮ型拡散層６、Ｐ型拡散層７と接続され、さらにこれ
らの共通ソース領域がＭ1 コンタクト１０を介して参照
番号４のメタル１からなる共通ソース線（参照番号４の
メタル１）に接続される。
のソースキャパシタＣapp 、Ｃapnを含むＦ／Ｆのパタ
ーンレイアウトを示す平面図である。太い破線の領域１
５は、ＰＭＯＳ側、及びＮＭＯＳ側のスタック型ソース
キャパシタの平面形状を示している。これらのスタック
型ソースキャパシタは、キャパシタコンタクト１６によ
りそれぞれＮＭＯＳ及びＰＭＯＳの共通ソース領域とな
るＮ型拡散層６、Ｐ型拡散層７と接続され、さらにこれ
らの共通ソース領域がＭ1 コンタクト１０を介して参照
番号４のメタル１からなる共通ソース線（参照番号４の
メタル１）に接続される。
【００５０】蓄積ノード１５ａ及び誘電体膜１５ｂを含
むＰＭＯＳ側とＮＭＯＳ側のスタック型ソースキャパシ
タ１５の断面形状が、図７（ｂ）に示されている。これ
らのスタック型ソースキャパシタは、キャパシタコンタ
クト１６を介してそれぞれＮＭＯＳ及びＰＭＯＳの共通
ソース領域となるＮ型拡散層６とＰ拡散層７に接続さ
れ、さらにこれらの共通ソースがＭ1 コンタクト１０を
介して共通ソース線に接続される。なお、シリコン基板
Ｐsub１１とＰ型拡散層７とはＮウエル８により分離さ
れる。
むＰＭＯＳ側とＮＭＯＳ側のスタック型ソースキャパシ
タ１５の断面形状が、図７（ｂ）に示されている。これ
らのスタック型ソースキャパシタは、キャパシタコンタ
クト１６を介してそれぞれＮＭＯＳ及びＰＭＯＳの共通
ソース領域となるＮ型拡散層６とＰ拡散層７に接続さ
れ、さらにこれらの共通ソースがＭ1 コンタクト１０を
介して共通ソース線に接続される。なお、シリコン基板
Ｐsub１１とＰ型拡散層７とはＮウエル８により分離さ
れる。
【００５１】次に、本発明の第４の実施の形態に係る半
導体記憶装置のセンス動作について説明する。第４の実
施の形態では、第１乃至第３の実施の形態で説明したセ
ンスアンプ回路を用いて、セルキャパシタに記憶された
電荷を読み出すセンス動作について述べる。
導体記憶装置のセンス動作について説明する。第４の実
施の形態では、第１乃至第３の実施の形態で説明したセ
ンスアンプ回路を用いて、セルキャパシタに記憶された
電荷を読み出すセンス動作について述べる。
【００５２】図８（ａ）に示すＰＭＯＳ側のソースキャ
パシタＣapp 及びＮＭＯＳ側のソースキャパシタＣapn
を、Ｑ1 〜Ｑ4 からなるＣＭＯＳ型Ｆ／Ｆの共通ソース
にそれぞれ接続した本発明のセンスアンプ回路におい
て、ワード線ＷＬが選択されれば、セルトランジスタＱ
c が活性化され、セルキャパシタＣc の電荷がビット線
ＢＬに放電される。ここで破線の矢印は電子の流れの方
向を示している。
パシタＣapp 及びＮＭＯＳ側のソースキャパシタＣapn
を、Ｑ1 〜Ｑ4 からなるＣＭＯＳ型Ｆ／Ｆの共通ソース
にそれぞれ接続した本発明のセンスアンプ回路におい
て、ワード線ＷＬが選択されれば、セルトランジスタＱ
c が活性化され、セルキャパシタＣc の電荷がビット線
ＢＬに放電される。ここで破線の矢印は電子の流れの方
向を示している。
【００５３】この放電により変化したビット線ＢＬの電
位がビット線プリチャージ電圧ＶA／２よりも高い場合
（図８（ａ）のＢＬの太い矢印参照）、破線の囲みで示
すビット線ＢＬに接続されたＮＭＯＳ、Ｑ4 のゲート電
位は高くなる。ＮＭＯＳ、Ｑ4 のゲート電位が高くなれ
ば、図８（ｂ）に示すようにＮＭＯＳ、Ｑ4 のゲート直
下のチャネル電位も上昇し、ＮＭＯＳ、Ｑ4 のソースに
接続されたソースキャパシタＣapn の蓄積電荷は、図８
（ａ）、図８（ｂ）の破線で矢示するように相補ビット
線／ＢＬに放電される。
位がビット線プリチャージ電圧ＶA／２よりも高い場合
（図８（ａ）のＢＬの太い矢印参照）、破線の囲みで示
すビット線ＢＬに接続されたＮＭＯＳ、Ｑ4 のゲート電
位は高くなる。ＮＭＯＳ、Ｑ4 のゲート電位が高くなれ
ば、図８（ｂ）に示すようにＮＭＯＳ、Ｑ4 のゲート直
下のチャネル電位も上昇し、ＮＭＯＳ、Ｑ4 のソースに
接続されたソースキャパシタＣapn の蓄積電荷は、図８
（ａ）、図８（ｂ）の破線で矢示するように相補ビット
線／ＢＬに放電される。
【００５４】次に図９（ａ）に示すように、相補ビット
線／ＢＬの電圧が低くなれば破線の囲みで示すＰＭＯ
Ｓ、Ｑ1 はオン状態となり、ソースキャパシタＣapp に
蓄積された電荷は、図９（ａ）、図９（ｂ）の破線で矢
示するように、ビット線ＢＬに放電される。
線／ＢＬの電圧が低くなれば破線の囲みで示すＰＭＯ
Ｓ、Ｑ1 はオン状態となり、ソースキャパシタＣapp に
蓄積された電荷は、図９（ａ）、図９（ｂ）の破線で矢
示するように、ビット線ＢＬに放電される。
【００５５】上記したように、ＰＭＯＳ、Ｑ1 とＮＭＯ
Ｓ、Ｑ4 とは正帰還回路を構成している。ソースキャパ
シタＣapn は相補ビット線／ＢＬを充電し、ソースキャ
パシタＣapp はビット線ＢＬを充電する。この正帰還回
路により、図１０（ａ）、図１０（ｂ）、図１０（ｃ）
に示すように、相補ビット線／ＢＬとＮＭＯＳ側のソー
スキャパシタＣapn 、及びビット線ＢＬとＰＭＯＳ側の
ソースキャパシタＣapp が電荷を完全に共有するまで、
ＰＭＯＳ、Ｑ1 とＮＭＯＳ、Ｑ4 のゲートが自動的に駆
動される。
Ｓ、Ｑ4 とは正帰還回路を構成している。ソースキャパ
シタＣapn は相補ビット線／ＢＬを充電し、ソースキャ
パシタＣapp はビット線ＢＬを充電する。この正帰還回
路により、図１０（ａ）、図１０（ｂ）、図１０（ｃ）
に示すように、相補ビット線／ＢＬとＮＭＯＳ側のソー
スキャパシタＣapn 、及びビット線ＢＬとＰＭＯＳ側の
ソースキャパシタＣapp が電荷を完全に共有するまで、
ＰＭＯＳ、Ｑ1 とＮＭＯＳ、Ｑ4 のゲートが自動的に駆
動される。
【００５６】このとき、ビット線ＢＬの電圧変化分ΔＶ
BLは、次のように求めることができる。
BLは、次のように求めることができる。
【００５７】 ΔＶBL＝（Ｃc×ＶA／２＋Ｃapp×｜Ｖthp｜）／（ＣBL＋Ｃc＋Ｃapp） …（１） また、相補ビット線／ＢＬの変化分ΔＶ/BL は、 ΔＶ/BL ＝Ｃapn ×｜Ｖthn ｜／（Ｃ/BL ＋Ｃapn ） …（２） ここで、Ｃc 、ＣBL、Ｃ/BL は、それぞれセルキャパシ
タの容量、ビット線ＢＬの容量、相補ビット線／ＢＬの
容量である。また、Ｖthp はＰＭＯＳ、Ｑ1 のしきい値
電圧、Ｖthn はＮＭＯＳ、Ｑ4 のしきい値電圧である。
タの容量、ビット線ＢＬの容量、相補ビット線／ＢＬの
容量である。また、Ｖthp はＰＭＯＳ、Ｑ1 のしきい値
電圧、Ｖthn はＮＭＯＳ、Ｑ4 のしきい値電圧である。
【００５８】１対のビット線ＢＬ及び相補ビット線／Ｂ
Ｌの間で得られる信号電圧ΔＶsignalは、 ΔＶsignal＝ΔＶBL＋ΔＶ/BL …（３） 大きな信号電圧ΔＶsignalを得るには、Ｖthp 、
Ｖthn 、Ｃapp 、Ｃapn 、Ｃc 、ＶA が大きければよ
い。ここで、Ｃc ＝５０ｆＦ、Ｃ/BL ＝ＣBL＝３００ｆ
Ｆ、｜Ｖthn ｜＝｜Ｖthp ｜＝１．０Ｖ、Ｃapp ＝Ｃ
apn ＝１５０ｆＦ、ＶA＝２．５Ｖを仮定してΔＶ
signalを計算すれば、 ΔＶBL＝（５０×２．５／２＋１５０×｜−１．０｜） ／（３００＋５０＋１５０）＝０．４２５Ｖ …（４） ΔＶ/BL ＝１５０×｜１．０｜／（３００＋１５０）＝０．３３３Ｖ …（５） ΔＶsignal＝０．４２５Ｖ＋０．３３３Ｖ＝０．７５８Ｖ …（６） 一方、従来のセンスアンプのΔＶsignal′は次のように
求められる。
Ｌの間で得られる信号電圧ΔＶsignalは、 ΔＶsignal＝ΔＶBL＋ΔＶ/BL …（３） 大きな信号電圧ΔＶsignalを得るには、Ｖthp 、
Ｖthn 、Ｃapp 、Ｃapn 、Ｃc 、ＶA が大きければよ
い。ここで、Ｃc ＝５０ｆＦ、Ｃ/BL ＝ＣBL＝３００ｆ
Ｆ、｜Ｖthn ｜＝｜Ｖthp ｜＝１．０Ｖ、Ｃapp ＝Ｃ
apn ＝１５０ｆＦ、ＶA＝２．５Ｖを仮定してΔＶ
signalを計算すれば、 ΔＶBL＝（５０×２．５／２＋１５０×｜−１．０｜） ／（３００＋５０＋１５０）＝０．４２５Ｖ …（４） ΔＶ/BL ＝１５０×｜１．０｜／（３００＋１５０）＝０．３３３Ｖ …（５） ΔＶsignal＝０．４２５Ｖ＋０．３３３Ｖ＝０．７５８Ｖ …（６） 一方、従来のセンスアンプのΔＶsignal′は次のように
求められる。
【００５９】 ΔＶsignal′＝Ｃc ×ＶA ／２／（ＣBL＋Ｃc ） …（７） 同じ仮定で計算すれば、 ΔＶsignal′＝５０×２．５／２／（３００＋５０）＝０．１７８Ｖ…（８） 式（６）と式（８）との比率をとれば、 ΔＶsignal／ΔＶsignal′＝４．２６ …（９） 上記の例によれば、本発明のセンスアンプ回路では従来
のセンスアンプ回路に比べて４．２６倍の高い信号電圧
を得ることができる。
のセンスアンプ回路に比べて４．２６倍の高い信号電圧
を得ることができる。
【００６０】次に、本発明の第５の実施の形態に係る半
導体記憶装置のリストア動作について説明する。第５の
実施の形態では前記センス動作に引き続き、第１乃至第
３の実施の形態で説明したセンスアンプ回路を用いてセ
ルキャパシタに記憶されたセルデータを完全に復元する
リストア動作について述べる。
導体記憶装置のリストア動作について説明する。第５の
実施の形態では前記センス動作に引き続き、第１乃至第
３の実施の形態で説明したセンスアンプ回路を用いてセ
ルキャパシタに記憶されたセルデータを完全に復元する
リストア動作について述べる。
【００６１】図１１（ａ）に示すように、リストア動作
はスイッチングトランジスタＱ5 、Ｑ6 をオン状態にし
て破線の囲みで示したオン状態のＰＭＯＳ、Ｑ1 を介し
てビット線ＢＬに電源電圧ＶA を接続し、同様に破線の
囲みで示したオン状態のＮＭＯＳ、Ｑ4 を介して相補ビ
ット線／ＢＬに電源電圧ＶSSを接続し、それぞれ電源電
圧に等しくなるまで充電することにより行われる。
はスイッチングトランジスタＱ5 、Ｑ6 をオン状態にし
て破線の囲みで示したオン状態のＰＭＯＳ、Ｑ1 を介し
てビット線ＢＬに電源電圧ＶA を接続し、同様に破線の
囲みで示したオン状態のＮＭＯＳ、Ｑ4 を介して相補ビ
ット線／ＢＬに電源電圧ＶSSを接続し、それぞれ電源電
圧に等しくなるまで充電することにより行われる。
【００６２】このとき、先に第４の実施の形態で説明し
たセンス動作の終了時点において、トランジスタＱ1 、
Ｑ4 はオン状態となっているので、従来のリストア動作
に比べて、読み出し動作からリストア動作への移行が容
易になる利点がある。
たセンス動作の終了時点において、トランジスタＱ1 、
Ｑ4 はオン状態となっているので、従来のリストア動作
に比べて、読み出し動作からリストア動作への移行が容
易になる利点がある。
【００６３】図１１（ｂ）、図１１（ｃ）にそれぞれト
ランジスタＱ4 、Ｑ1 の内部における電位分布図を示
す。先にセンス動作で説明した図１０（ｂ）、図１０
（ｃ）の段階で、ビット線／ＢＬとＮＭＯＳ側のソース
キャパシタＣapn 、及びビット線ＢＬとＰＭＯＳ側のソ
ースキャパシタＣapp は、電荷を完全に共有するまで駆
動されるので、リストア動作においてさらにＱ4 の内部
電位がＶSS、Ｑ1 の内部電位ＶA になるまで、前記共有
された電荷が太い矢印で示すようにシフトする。
ランジスタＱ4 、Ｑ1 の内部における電位分布図を示
す。先にセンス動作で説明した図１０（ｂ）、図１０
（ｃ）の段階で、ビット線／ＢＬとＮＭＯＳ側のソース
キャパシタＣapn 、及びビット線ＢＬとＰＭＯＳ側のソ
ースキャパシタＣapp は、電荷を完全に共有するまで駆
動されるので、リストア動作においてさらにＱ4 の内部
電位がＶSS、Ｑ1 の内部電位ＶA になるまで、前記共有
された電荷が太い矢印で示すようにシフトする。
【００６４】次に、本発明の第６の実施の形態に係る半
導体記憶装置のプリチャージ動作について説明する。第
６の実施の形態では前記リストア動作に引き続き、図１
２に示すようにスイッチングトランジスタ、Ｑ7 、Ｑ8
を用いて、１対のビット線ＢＬ、／ＢＬをＶA ／２の電
源線に接続し、イコライズすることによりプリチャージ
動作が行われる。
導体記憶装置のプリチャージ動作について説明する。第
６の実施の形態では前記リストア動作に引き続き、図１
２に示すようにスイッチングトランジスタ、Ｑ7 、Ｑ8
を用いて、１対のビット線ＢＬ、／ＢＬをＶA ／２の電
源線に接続し、イコライズすることによりプリチャージ
動作が行われる。
【００６５】スイッチングトランジスタＱ7 、Ｑ8 によ
る電源線ＶA ／２への接続は、実際には図１に示すよう
に、第１のイコライズ信号φEQLnにより動作するＮＭＯ
Ｓ、Ｑ16、Ｑ17、Ｑ18からなる第１のイコライズ回路
と、第２のイコライズ信号φEQ Lmにより動作するＮＭＯ
Ｓ、Ｑ19、Ｑ20、Ｑ21からなる第２のイコライズ回路に
よりなされるが、図１２では簡単のため、それぞれ１個
のスイッチングトランジスタＱ7 、Ｑ8 で、電源線ＶA
／２に接続されるものとして示している。
る電源線ＶA ／２への接続は、実際には図１に示すよう
に、第１のイコライズ信号φEQLnにより動作するＮＭＯ
Ｓ、Ｑ16、Ｑ17、Ｑ18からなる第１のイコライズ回路
と、第２のイコライズ信号φEQ Lmにより動作するＮＭＯ
Ｓ、Ｑ19、Ｑ20、Ｑ21からなる第２のイコライズ回路に
よりなされるが、図１２では簡単のため、それぞれ１個
のスイッチングトランジスタＱ7 、Ｑ8 で、電源線ＶA
／２に接続されるものとして示している。
【００６６】プリチャージ動作において、１対のビット
線ＢＬ、／ＢＬをＶA ／２にイコライズするのとほぼ同
時に、図１１のスイッチングトランジスタＱ5 とＱ6 を
オフ状態にする。このようにして図１２（ａ）、図１２
（ｂ）、図１２（ｃ）の破線で矢示したように各ソース
キャパシタＣapn 、Ｃapp 、及びビット線容量に蓄積さ
れた電荷が流れ、同時にＰＭＯＳ、Ｑ1 、Ｑ2 、及びＮ
ＭＯＳ、Ｑ3 、Ｑ4 のドレイン、ソース、ゲート端子の
電位は自動的に図４（ｂ）、図５（ｂ）に示す初期状態
にリセットされる。
線ＢＬ、／ＢＬをＶA ／２にイコライズするのとほぼ同
時に、図１１のスイッチングトランジスタＱ5 とＱ6 を
オフ状態にする。このようにして図１２（ａ）、図１２
（ｂ）、図１２（ｃ）の破線で矢示したように各ソース
キャパシタＣapn 、Ｃapp 、及びビット線容量に蓄積さ
れた電荷が流れ、同時にＰＭＯＳ、Ｑ1 、Ｑ2 、及びＮ
ＭＯＳ、Ｑ3 、Ｑ4 のドレイン、ソース、ゲート端子の
電位は自動的に図４（ｂ）、図５（ｂ）に示す初期状態
にリセットされる。
【００６７】以上、第１乃至第６の実施の形態で、補助
容量としてソースキャパシタＣapn とＣapp を備えた本
発明のセンスアンプ回路の基本動作を説明したが、ここ
で図１３に示す動作遷移図を用いて、さらに本発明のセ
ンスアンプ回路の動作と従来のセンスアンプ回路の動作
との相違を明らかにする。
容量としてソースキャパシタＣapn とＣapp を備えた本
発明のセンスアンプ回路の基本動作を説明したが、ここ
で図１３に示す動作遷移図を用いて、さらに本発明のセ
ンスアンプ回路の動作と従来のセンスアンプ回路の動作
との相違を明らかにする。
【００６８】図１３（ａ）に従来のセンスアンプ回路の
動作遷移図を示す。従来のセンスアンプ回路は、式
（７）に示すように、セルキャパシタＣc に記憶情報と
して蓄えられた電荷が、単に一方のビット線ＢＬの容量
ＣBLと、セルキャパシタＣc との間で配分されることに
より、前記ビット線ＢＬの電圧変化がセンスアンプ回路
の信号電圧ΔＶsignal′として出力される。
動作遷移図を示す。従来のセンスアンプ回路は、式
（７）に示すように、セルキャパシタＣc に記憶情報と
して蓄えられた電荷が、単に一方のビット線ＢＬの容量
ＣBLと、セルキャパシタＣc との間で配分されることに
より、前記ビット線ＢＬの電圧変化がセンスアンプ回路
の信号電圧ΔＶsignal′として出力される。
【００６９】すなわち、図１３（ａ）に示すように、従
来のセンスアンプ回路ではイコライズされた１対のビッ
ト線ＢＬ、／ＢＬの内、一方のビット線ＢＬの電圧変化
のみが信号電圧ΔＶsignal′として出力され、引き続き
行われるリストア動作に移る際、ΔＶsignal′が一旦ゼ
ロになる回路特性を示している。
来のセンスアンプ回路ではイコライズされた１対のビッ
ト線ＢＬ、／ＢＬの内、一方のビット線ＢＬの電圧変化
のみが信号電圧ΔＶsignal′として出力され、引き続き
行われるリストア動作に移る際、ΔＶsignal′が一旦ゼ
ロになる回路特性を示している。
【００７０】しかし、ソースキャパシタＣapn とＣapp
を備えた本発明のセンスアンプ回路では、式（１）、式
（２）、式（３）に示すように、ソースキャパシタＣap
n とＣapp に蓄えられた電荷がＮＭＯＳ、Ｑ4 及びＰＭ
ＯＳ、Ｑ1 を介して行われる正帰還作用により、１対の
ビット線ＢＬ及び／ＢＬの電位差を広げるように動作す
るので、ΔＶsignalとして図１３（ｂ）に示すように、
従来に比べて大きな出力電圧を得ることができる。
を備えた本発明のセンスアンプ回路では、式（１）、式
（２）、式（３）に示すように、ソースキャパシタＣap
n とＣapp に蓄えられた電荷がＮＭＯＳ、Ｑ4 及びＰＭ
ＯＳ、Ｑ1 を介して行われる正帰還作用により、１対の
ビット線ＢＬ及び／ＢＬの電位差を広げるように動作す
るので、ΔＶsignalとして図１３（ｂ）に示すように、
従来に比べて大きな出力電圧を得ることができる。
【００７１】また先に第５の実施の形態で説明したよう
に、センス動作からリストア動作への移行が連続的に行
われるので、従来に比べて遷移時間を短縮することが可
能になる。
に、センス動作からリストア動作への移行が連続的に行
われるので、従来に比べて遷移時間を短縮することが可
能になる。
【００７２】次に、本発明の第７の実施の形態に係る半
導体記憶装置のセンス動作について説明する。第７の実
施の形態では、本発明のセンスアンプ回路を用いて、第
４の実施の形態と異なるセンス動作を行う手段について
説明する。
導体記憶装置のセンス動作について説明する。第７の実
施の形態では、本発明のセンスアンプ回路を用いて、第
４の実施の形態と異なるセンス動作を行う手段について
説明する。
【００７３】図１４（ａ）に示すように、破線の丸囲み
で示すスイッチングトランジスタＱ5 、Ｑ6 のしきい値
電圧をＶthx、Ｖthy、スタンバイ時におけるゲート電圧
をそれぞれＶX とＶY に設定する。ここで、Ｑ5 のゲー
ト電圧ＶX はＶA ／２より多少低い電圧に、また、Ｑ6
のゲート電圧ＶY はＶA ／２より多少高い電圧に設定す
る。
で示すスイッチングトランジスタＱ5 、Ｑ6 のしきい値
電圧をＶthx、Ｖthy、スタンバイ時におけるゲート電圧
をそれぞれＶX とＶY に設定する。ここで、Ｑ5 のゲー
ト電圧ＶX はＶA ／２より多少低い電圧に、また、Ｑ6
のゲート電圧ＶY はＶA ／２より多少高い電圧に設定す
る。
【００７４】このとき、ＰＭＯＳ、Ｑ1 （又はＱ2 ）
と、ＮＭＯＳ、Ｑ4 （又はＱ3 ）のソース電位とチャネ
ル電圧の差は、図１４（ｃ）、図１４（ｂ）に示すよう
に、それぞれΔＶX とΔＶY になる。このようにΔ
ＶX 、ΔＶY のマージンをもたせることにより、ノイズ
による誤動作を回避することができる。
と、ＮＭＯＳ、Ｑ4 （又はＱ3 ）のソース電位とチャネ
ル電圧の差は、図１４（ｃ）、図１４（ｂ）に示すよう
に、それぞれΔＶX とΔＶY になる。このようにΔ
ＶX 、ΔＶY のマージンをもたせることにより、ノイズ
による誤動作を回避することができる。
【００７５】このような回路設定で本発明のセンスアン
プ回路を正常に動作させるためには、リストア時にスイ
ッチングトランジスタＱ5 とＱ6 のソースとゲートとを
図１４（ａ）に示すような電圧波形で駆動する必要があ
る。ここで、右上及び左下の波形はＱ5 とＱ6 が接続さ
れる電源線の電圧波形、左上及び右下の波形はＱ5 とＱ
6 のゲートの電圧波形である。
プ回路を正常に動作させるためには、リストア時にスイ
ッチングトランジスタＱ5 とＱ6 のソースとゲートとを
図１４（ａ）に示すような電圧波形で駆動する必要があ
る。ここで、右上及び左下の波形はＱ5 とＱ6 が接続さ
れる電源線の電圧波形、左上及び右下の波形はＱ5 とＱ
6 のゲートの電圧波形である。
【００７６】図８〜図１３に示す動作と比較してセンス
マージン等が小さくなるが、ノイズによる誤動作の可能
性を少なくすることができる。なお本発明は上記の実施
の形態に限定されることはない。その他本発明の要旨を
逸脱しない範囲で、種々変形して実施することができ
る。
マージン等が小さくなるが、ノイズによる誤動作の可能
性を少なくすることができる。なお本発明は上記の実施
の形態に限定されることはない。その他本発明の要旨を
逸脱しない範囲で、種々変形して実施することができ
る。
【００７７】
【発明の効果】上述したように本発明の半導体記憶装置
では、１対のビット線に接続されるセンスアンプ回路の
相補型Ｆ／Ｆに含まれるＮＭＯＳ及びＰＭＯＳのソース
に、セルキャパシタの電荷を補助する補助容量として３
次元構造のトレンチ型又はスタック型ソースキャパシタ
がそれぞれ接続される。ワード線でメモリセルを選択す
れば、前記相補型Ｆ／Ｆが自動的に作動し、ソースに接
続されたソースキャパシタの電荷を前記１対のビット線
に放電するセンス動作を行うことができる。
では、１対のビット線に接続されるセンスアンプ回路の
相補型Ｆ／Ｆに含まれるＮＭＯＳ及びＰＭＯＳのソース
に、セルキャパシタの電荷を補助する補助容量として３
次元構造のトレンチ型又はスタック型ソースキャパシタ
がそれぞれ接続される。ワード線でメモリセルを選択す
れば、前記相補型Ｆ／Ｆが自動的に作動し、ソースに接
続されたソースキャパシタの電荷を前記１対のビット線
に放電するセンス動作を行うことができる。
【００７８】前記センス動作において、前記センスアン
プ回路内に自動的に形成される前記ＮＭＯＳ及びＰＭＯ
Ｓの正の帰還回路により、前記１対のビット線間の微小
信号電圧を増幅する高感度なセンス動作を行った後、オ
ン状態にある前記ＮＭＯＳ及びＰＭＯＳを用いて引き続
きリストア動作に移行することができる。
プ回路内に自動的に形成される前記ＮＭＯＳ及びＰＭＯ
Ｓの正の帰還回路により、前記１対のビット線間の微小
信号電圧を増幅する高感度なセンス動作を行った後、オ
ン状態にある前記ＮＭＯＳ及びＰＭＯＳを用いて引き続
きリストア動作に移行することができる。
【００７９】このようにすれば、低電圧で高速動作可能
な、高感度のセンスアンプ回路を実現し、信号レベルの
判別が困難な大容量ＤＲＡＭに適したセンスアンプ回路
を備えた半導体記憶装置を提供することが可能になる。
な、高感度のセンスアンプ回路を実現し、信号レベルの
判別が困難な大容量ＤＲＡＭに適したセンスアンプ回路
を備えた半導体記憶装置を提供することが可能になる。
【図１】第１の実施の形態に係るセンスアンプ回路の構
成を示す図。
成を示す図。
【図２】第１の実施の形態に係るセンスアンプ回路のメ
モリアレイにおける配置を示す図。
モリアレイにおける配置を示す図。
【図３】従来のセンスアンプ回路のメモリアレイにおけ
る配置を示す図。
る配置を示す図。
【図４】第１の実施の形態に係るセンスアンプ回路の相
補型Ｆ／Ｆを構成するＮＭＯＳとソースキャパシタとの
接続を示す図であって、（ａ）はその等価回路を示す
図。（ｂ）はＮＭＯＳの断面図と初期電位分布を示す
図。
補型Ｆ／Ｆを構成するＮＭＯＳとソースキャパシタとの
接続を示す図であって、（ａ）はその等価回路を示す
図。（ｂ）はＮＭＯＳの断面図と初期電位分布を示す
図。
【図５】第１の実施の形態に係るセンスアンプ回路の相
補型Ｆ／Ｆを構成するＰＭＯＳとソースキャパシタとの
接続を示す図であって、（ａ）はその等価回路を示す
図。（ｂ）はＰＭＯＳの断面図と初期電位分布を示す
図。
補型Ｆ／Ｆを構成するＰＭＯＳとソースキャパシタとの
接続を示す図であって、（ａ）はその等価回路を示す
図。（ｂ）はＰＭＯＳの断面図と初期電位分布を示す
図。
【図６】第２の実施の形態に係るセンスアンプ回路を構
成する相補型Ｆ／ＦとＰＭＯＳ側及びＮＭＯＳ側のソー
スキャパシタの構造を示す図であって、（ａ）はその等
価回路を示す図。（ｂ）はその平面図。（ｃ）はトレン
チ型キャパシタの構造を示す断面図。
成する相補型Ｆ／ＦとＰＭＯＳ側及びＮＭＯＳ側のソー
スキャパシタの構造を示す図であって、（ａ）はその等
価回路を示す図。（ｂ）はその平面図。（ｃ）はトレン
チ型キャパシタの構造を示す断面図。
【図７】第３の実施の形態に係るセンスアンプ回路を構
成する相補型Ｆ／ＦとＰＭＯＳ側及びＮＭＯＳ側のソー
スキャパシタの構造をを示す図であって、（ａ）はその
平面図。（ｂ）はスタック型キャパシタの構造を示す断
面図。
成する相補型Ｆ／ＦとＰＭＯＳ側及びＮＭＯＳ側のソー
スキャパシタの構造をを示す図であって、（ａ）はその
平面図。（ｂ）はスタック型キャパシタの構造を示す断
面図。
【図８】第４の実施の形態のセンス動作に係るセンスア
ンプ回路とメモリセルを示す図であって、（ａ）はその
センス動作の途中を示す等価回路図。（ｂ）はＮＭＯＳ
の断面図と電位分布の変化を示す図。
ンプ回路とメモリセルを示す図であって、（ａ）はその
センス動作の途中を示す等価回路図。（ｂ）はＮＭＯＳ
の断面図と電位分布の変化を示す図。
【図９】第４の実施の形態のセンス動作に係るセンスア
ンプ回路とメモリセルを示す図であって、（ａ）はその
センス動作の途中を示す等価回路図。（ｂ）はＰＭＯＳ
の断面図と電位分布の変化を示す図。
ンプ回路とメモリセルを示す図であって、（ａ）はその
センス動作の途中を示す等価回路図。（ｂ）はＰＭＯＳ
の断面図と電位分布の変化を示す図。
【図１０】第４の実施の形態のセンス動作に係るセンス
アンプ回路とメモリセルを示す図であって、（ａ）はそ
の最終段階を示す等価回路図。（ｂ）はＮＭＯＳの断面
図とセンス動作終了時の電位分布を示す図。（ｃ）はＰ
ＭＯＳの断面図とセンス動作終了時の電位分布を示す
図。
アンプ回路とメモリセルを示す図であって、（ａ）はそ
の最終段階を示す等価回路図。（ｂ）はＮＭＯＳの断面
図とセンス動作終了時の電位分布を示す図。（ｃ）はＰ
ＭＯＳの断面図とセンス動作終了時の電位分布を示す
図。
【図１１】第５の実施の形態のリストア動作に係るセン
スアンプ回路とメモリセルを示す図であって、（ａ）は
その等価回路図。（ｂ）はＮＭＯＳの断面図と電位分布
の変化を示す図。（ｃ）はＰＭＯＳの断面図と電位分布
の変化を示す図。
スアンプ回路とメモリセルを示す図であって、（ａ）は
その等価回路図。（ｂ）はＮＭＯＳの断面図と電位分布
の変化を示す図。（ｃ）はＰＭＯＳの断面図と電位分布
の変化を示す図。
【図１２】第６の実施の形態のプリチャージ動作に係る
センスアンプ回路部とメモリセル部を示す図であって、
（ａ）はその等価回路図。（ｂ）はＮＭＯＳの断面図と
電位分布の変化を示す図。（ｃ）はＰＭＯＳの断面図と
電位分布の変化を示す図。
センスアンプ回路部とメモリセル部を示す図であって、
（ａ）はその等価回路図。（ｂ）はＮＭＯＳの断面図と
電位分布の変化を示す図。（ｃ）はＰＭＯＳの断面図と
電位分布の変化を示す図。
【図１３】本発明のセンスアンプ回路の動作遷移特性と
従来のセンスアンプ回路の動作遷移特性とを比較する
図。
従来のセンスアンプ回路の動作遷移特性とを比較する
図。
【図１４】第７の実施の形態のセンス動作に係るセンス
アンプ回路とメモリセルを示す図であって、（ａ）はそ
のリストア時とセンス動作時の波形図と等価回路図。
（ｂ）はＮＭＯＳの断面図と電位分布の変化を示す図。
（ｃ）はＰＭＯＳの断面図と電位分布の変化を示す図。
アンプ回路とメモリセルを示す図であって、（ａ）はそ
のリストア時とセンス動作時の波形図と等価回路図。
（ｂ）はＮＭＯＳの断面図と電位分布の変化を示す図。
（ｃ）はＰＭＯＳの断面図と電位分布の変化を示す図。
１…Ｎ型ポリシリコン ２…Ｐ型ポリシリコン ３…メタル０ ４…メタル１ ５…Ｍ０コンタクト ６…Ｎ型拡散層 ７…Ｐ型拡散層 ８…Ｎウエル ９…トレンチ型キャパシタ ９ａ…蓄積ノード ９ｂ…誘電体膜 １０…Ｍ１コンタクト １１…Ｐ型シリコン基板（Ｐsub） １２…Ｎウエル １２ａ…Ｐウエル １５…スタック型キャパシタ １５ａ…蓄積ノード １５ｂ…誘電体膜 １６…キャパシタ・コンタクト
Claims (9)
- 【請求項１】 メモリアレイと、１対のビット線の間に
接続されたセンスアンプ回路と、このセンスアンプ回路
に含まれる１対のＰＭＯＳ型トランジスタ及び１対のＮ
ＭＯＳ型トランジスタからなる相補型フリップフロップ
回路とを有する半導体記憶装置において、 前記１対のＰＭＯＳ型トランジスタは、その共通のソー
スに接続された第１のソースキャパシタを具備し、 かつ、前記１対のＮＭＯＳ型トランジスタは、その共通
のソースに接続された第２のソースキャパシタを具備す
ることを特徴とする半導体記憶装置。 - 【請求項２】 少なくとも前記第１、第２のソースキャ
パシタのいずれかは、前記１対のＰＭＯＳ型トランジス
タ及び前記１対のＮＭＯＳ型トランジスタの間に形成さ
れたトレンチ型キャパシタ又はスタック型キャパシタか
らなることを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項３】 前記センスアンプ回路は、第１の電源電
圧と第２の電源電圧とを備え、前記第１のソースキャパ
シタには前記第１、第２の電源電圧の平均値と前記１対
のＰＭＯＳ型トランジスタの閾値電圧の絶対値との和の
端子電圧に相当する電荷を蓄え、前記第２のソースキャ
パシタには前記第１、第２の電源電圧の平均値と前記１
対のＮＭＯＳ型トランジスタの閾値電圧の絶対値との和
の端子電圧に相当する電荷を蓄え、前記センスアンプ回
路と前記メモリアレイのセルキャパシタとが接続された
状態で、前記第１のソースキャパシタに蓄えられた電荷
及び前記第２のソースキャパシタに蓄えられた電荷を、
前記１対のビット線の容量と前記セルキャパシタの容量
との間で配分するセンス動作がなされることを特徴とす
る請求項１記載の半導体記憶装置。 - 【請求項４】 前記センスアンプ回路は、第１の電源電
圧と第２の電源電圧とを備え、前記相補型フリップフロ
ップ回路は、前記１対のＰＭＯＳ型トランジスタの一方
及び前記１対のＮＭＯＳ型トランジスタの一方からなる
第１の相補型インバータと、前記１対のＰＭＯＳ型トラ
ンジスタの他方及び前記１対のＮＭＯＳ型トランジスタ
の他方からなる第２の相補型インバータを備え、前記セ
ルキャパシタのリストア動作は、前記第１の電源電圧に
接続されたスイッチングトランジスタと前記第１の相補
型インバータに属するＰＭＯＳ型トランジスタとを介し
て、前記第１の電源電圧が前記１対のビット線の一方に
接続され、前記第２の電源電圧に接続されたスイッチン
グトランジスタと前記第２の相補型インバータに属する
ＮＭＯＳ型トランジスタとを介して、前記第２の電源電
圧が前記１対のビット線の他方に接続されることを特徴
とする請求項１記載の半導体記憶装置。 - 【請求項５】 前記センスアンプ回路は第１の電源電圧
と第２の電源電圧とを備え、前記相補型フリップフロッ
プ回路は、前記１対のＰＭＯＳ型トランジスタの一方及
び前記１対のＮＭＯＳ型トランジスタの一方からなる第
１の相補型インバータと、前記１対のＰＭＯＳ型トラン
ジスタの他方及び前記１対のＮＭＯＳ型トランジスタの
他方からなる第２の相補型インバータとを備え、 前記１対のビット線のプリチャージ動作は、前記第１、
第２のソースキャパシタに蓄えられた電荷が、前記第１
の相補型インバータに属するＮＭＯＳ型及びＰＭＯＳ型
トランジスタと、前記ＮＭＯＳ型及びＰＭＯＳ型トラン
ジスタの共通のドレインに接続された前記１対のビット
線の一方と、これに接続されたスイッチングトランジス
タとを介して、前記第１、第２の電源電圧の平均電圧を
有する端子に放電され、 かつ、前記第１、第２のソースキャパシタに蓄えられた
電荷が、前記第２の相補型インバータに属するＮＭＯＳ
型及びＰＭＯＳ型トランジスタと、前記ＮＭＯＳ型及び
ＰＭＯＳ型トランジスタの共通のドレインに接続された
前記１対のビット線の他方と、これに接続されたスイッ
チングトランジスタとを介して、前記第１、第２の電源
電圧の平均電圧を有する端子に放電されることを特徴と
する請求項１記載の半導体記憶装置。 - 【請求項６】 １個のセルトランジスタと１個のセルキ
ャパシタからなるメモリセルが行列に配置されたメモリ
アレイと、前記メモリアレイの行方向に配置されたワー
ド線と、前記メモリアレイの列方向に配置されたビット
線と相補ビット線からなる各１対のビット線と、この各
１対のビット線にそれぞれ接続されるセンスアンプ回路
とを有する半導体記憶装置において、 前記メモリセルは、一方の端子がセルトランジスタのソ
ースに接続されたセルキャパシタと、ゲートが前記ワー
ド線に接続されドレインが前記ビット線に接続された前
記セルトランジスタとからなり、 前記センスアンプ回路は、第１、第２のＰＭＯＳ型トラ
ンジスタ及び第１、第２のＮＭＯＳ型トランジスタから
なる相補型フリップフロップ回路を備え、 前記相補型フリップフロップ回路は、第１の電源電圧と
第２の電源電圧にそれぞれ一方の電流端子が接続された
第１のスイッチングトランジスタと第２のスイッチング
トランジスタとを備え、 かつ、前記相補型フリップフロップ回路は、ソースがそ
れぞれ前記第１のスイッチングトランジスタの他方の電
流端子に接続された前記第１、第２のＰＭＯＳ型トラン
ジスタと、 ソースがそれぞれ第２のスイッチングトランジスタの他
方の電流端子に接続された前記第１、第２のＮＭＯＳ型
トランジスタと、 前記第１のＰＭＯＳ型トランジスタ及び前記第１のＮＭ
ＯＳ型トランジスタのドレインが互いに接続された第１
のノードと、 前記第１のＰＭＯＳ型トランジスタ及び前記第１のＮＭ
ＯＳ型トランジスタのゲートが互いに接続された第２の
ノードと、 前記第２のＰＭＯＳ型トランジスタ及び前記第２のＮＭ
ＯＳ型トランジスタのドレインが互いに接続された第３
のノードと、 前記第２のＰＭＯＳ型トランジスタ及び前記第２のＮＭ
ＯＳ型トランジスタのゲートが互いに接続された第４の
ノードと、を備え、 前記第１のノードと前記第４のノードとが前記ビット線
により互いに接続され、前記第２のノードと前記第３の
ノードとが前記相補ビット線により互いに接続され、 かつ、前記第１、第２のＰＭＯＳ型トランジスタのソー
スに接続された第１のソースキャパシタと、 前記第１、第２のＮＭＯＳ型トランジスタのソースに接
続された第２のソースキャパシタと、を具備することを
特徴とする半導体記憶装置。 - 【請求項７】 前記センスアンプ回路は、そのセンス動
作において、前記ワード線が選択されることにより前記
セルトランジスタがオン状態となり、前記セルキャパシ
タに記憶情報として蓄えられた電荷が前記オン状態のセ
ルトランジスタを介して前記ビット線に放電され、 前記セルキャパシタの放電により変化した前記ビット線
の電圧が前記ビット線のプリチャージ電圧よりも高けれ
ば、前記ビット線に接続された前記第２のＮＭＯＳ型ト
ランジスタのゲートを介してオン状態とされた前記第２
のＮＭＯＳ型トランジスタのチャネル電位が高くなり、
前記第２のＮＭＯＳ型トランジスタのソースに接続され
た前記第２のソースキャパシタの蓄積電荷が前記第２の
ＮＭＯＳ型トランジスタのチャネルを介して前記相補ビ
ット線に放電され、 この放電により前記相補ビット線の電位が低くなれば前
記第１のＰＭＯＳ型トランジスタがオン状態となり、前
記第１のソースキャパシタの蓄積電荷が前記ビット線に
放電されることにより前記ビット線の電圧がさらに高く
なるという正帰還回路が前記センスアンプ回路に形成さ
れることを特徴とする請求項６記載の半導体記憶装置。 - 【請求項８】 前記センスアンプ回路のセンス動作は、
前記第１のスイッチングトランジスタのゲートに前記第
１、第２の電源電圧の平均値よりも低い電圧を印加し、
前記第２のスイッチングトランジスタのゲートに前記第
１、第２の電源電圧の平均値よりも高い電圧を印加して
前記センス動作がなされることを特徴とする請求項７記
載の半導体記憶装置。 - 【請求項９】 前記セルキャパシタに蓄えられた電荷の
リストア動作は、前記第１のスイッチングトランジスタ
と前記センス動作においてオン状態とされた前記第１の
ＰＭＯＳ型トランジスタとを介して前記ビット線に前記
第１の電源電圧を印加し、前記第２のスイッチングトラ
ンジスタと前記センス動作においてオン状態とされた前
記第２のＮＭＯＳ型トランジスタとを介して前記相補ビ
ット線に前記第２の電源電圧を印加することを特徴とす
る請求項７、８のいずれか１つに記載の半導体記憶装
置。
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Applications Claiming Priority (1)
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|---|---|---|---|
| JP18391499A JP4034476B2 (ja) | 1999-06-29 | 1999-06-29 | 半導体記憶装置 |
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|---|---|
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ID=16144031
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|---|---|---|---|
| JP18391499A Expired - Fee Related JP4034476B2 (ja) | 1999-06-29 | 1999-06-29 | 半導体記憶装置 |
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| JP (1) | JP4034476B2 (ja) |
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|---|---|---|---|---|
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- 1999-06-29 JP JP18391499A patent/JP4034476B2/ja not_active Expired - Fee Related
-
2000
- 2000-06-28 US US09/604,725 patent/US6285613B1/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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