JP2001015710A - 半導体記憶装置 - Google Patents
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Abstract
別が容易な、高速・大容量DRAMへの使用に適したセ
ンスアンプ回路を提供する 【解決手段】センスアンプ回路の相補型F/Fに含まれ
るPMOS、Q1、Q2及びNMOS、Q3、Q4の共通ソ
ースに、補助容量として3次元構造のトレンチ型又はス
タック型ソースキャパシタCapp及びCapnをそれぞれ接
続する。メモリセルをワード線WLで選択すれば、相補
型F/Fが自動的に作動し、ソース端子に接続されたソ
ースキャパシタCapp及びCapnの電荷を1対のビット線
BL、/BLに放電するセンス動作を行うことができ
る。前記センス動作において、相補型F/Fに含まれる
PMOS、Q1及びNMOS、Q4からなる正の帰還回路
が前記センスアンプ回路内に形成され、微小信号電圧を
増幅する高感度なセンス動作に引き続きリストア動作に
移行することができる。
Description
係り、特に大容量で高速のダイナミック型半導体記憶装
置に関するものである。
が各1個のセルキャパシタとセルトランジスタから構成
されるダイナミック型半導体記憶装置(以下DRAM;
Dynamic Random Access Memoryと略称する)と呼ばれる
ものがある。DRAMはメモリセルの専有面積が小さく
大容量化に適しているので、近年、DRAMの大容量化
と高速化をめざした製品開発が各地で進められてきた。
ジスタのゲート酸化膜の薄膜化等を行って、セルトラン
ジスタを縮小しなければならない。しかし、ゲート酸化
膜を薄くすれば、耐圧の関係からメモリアレイの電圧を
低下させねばならないが、一方、メモリアレイの電圧を
低下させればメモリセルの記憶状態を判別する信号レベ
ルが減少する。また、前記メモリアレイの電圧の低下と
共に、センス動作の初期の過程で信号電圧を判別するフ
リップフロップ(以下F/Fと呼ぶ)のNチャネルMO
Sトランジスタのしきい値電圧Vthnを低下させねばな
らないが、このしきい値電圧Vthnをスケーリングし低
下させることは容易でない。
い値電圧Vthnのレベルにも依存するので、Vthnのレベ
ルが高く、検出する信号レベルが低い場合には正常なセ
ンス動作が困難となり、従来型のセンスアンプ回路を採
用することが困難になる。
は、1対のビット線とセンスアンプ回路との電気的パラ
メータの不均衡から、F/Fを構成するNチャネルMO
Sトランジスタの共通ソース電圧の遷移特性(駆動速度
K)に依存する。このため、従来のセンスアンプ回路
は、プリチャージ電圧からGND(接地)に放電する駆
動速度Kのスピードが遅いほど感度が高い。このよう
に、従来のセンスアンプ回路は、微細化と高速化が進む
ほどメモリセルの信号レベルの判別が困難になるという
問題があった。
大容量DRAMのセンスアンプ回路は、微細化と高速化
が進むほどメモリセルの信号レベルの判別が困難になる
という問題があった。本発明は、上記の問題点を解決す
べくなされたもので、メモリセルの信号レベルの判別が
容易な、大容量で高速なDRAMへの使用に適したセン
スアンプ回路を提供することを目的とする。
は、1対のビット線に接続されるセンスアンプ回路の相
補型F/Fを構成するNチャネルMOSトランジスタ
(以下NMOSと呼ぶ)及びPチャネルMOSトランジ
スタ(以下PMOSと呼ぶ)のソースに、セルキャパシ
タの電荷を補助する補助容量として、トレンチ型又はス
タック型の3次元構造のソースキャパシタを備えること
を特徴とする。
モリアレイと、1対のビット線の間に接続されたセンス
アンプ回路と、このセンスアンプ回路に含まれる1対の
PMOS型トランジスタ及び1対のNMOS型トランジ
スタからなる相補型フリップフロップ回路とを有する半
導体記憶装置において、前記1対のPMOS型トランジ
スタが、その共通のソースに接続された第1のソースキ
ャパシタを具備し、かつ、前記1対のNMOS型トラン
ジスタが、その共通のソースに接続された第2のソース
キャパシタを具備することを特徴とする。
とも前記第1、第2のソースキャパシタのいずれかが、
前記1対のPMOS型トランジスタ及び前記1対のNM
OS型トランジスタの間に形成されたトレンチ型キャパ
シタ又はスタック型キャパシタからなることを特徴とす
る。
は、第1の電源電圧と第2の電源電圧とを備え、前記第
1のソースキャパシタには前記第1、第2の電源電圧の
平均値と前記1対のPMOS型トランジスタの閾値電圧
の絶対値との和の端子電圧に相当する電荷を蓄え、前記
第2のソースキャパシタには前記第1、第2の電源電圧
の平均値と前記1対のNMOS型トランジスタの閾値電
圧の絶対値との和の端子電圧に相当する電荷を蓄え、前
記センスアンプ回路と前記メモリアレイのセルキャパシ
タとが接続された状態で、前記第1のソースキャパシタ
に蓄えられた電荷及び前記第2のソースキャパシタに蓄
えられた電荷を、前記1対のビット線の容量と前記セル
キャパシタの容量との間で配分するセンス動作がなされ
ることを特徴とする。
は、第1の電源電圧と第2の電源電圧とを備え、前記相
補型フリップフロップ回路は、前記1対のPMOS型ト
ランジスタの一方及び前記1対のNMOS型トランジス
タの一方からなる第1の相補型インバータと、前記1対
のPMOS型トランジスタの他方及び前記1対のNMO
S型トランジスタの他方からなる第2の相補型インバー
タを備え、前記セルキャパシタのリストア動作は、前記
第1の電源電圧に接続されたスイッチングトランジスタ
と前記第1の相補型インバータに属するPMOS型トラ
ンジスタとを介して、前記第1の電源電圧が前記1対の
ビット線の一方に接続され、前記第2の電源電圧に接続
されたスイッチングトランジスタと前記第2の相補型イ
ンバータに属するNMOS型トランジスタとを介して、
前記第2の電源電圧が前記1対のビット線の他方に接続
されることを特徴とする。
おける前記1対のビット線のプリチャージ動作は、前記
第1、第2のソースキャパシタに蓄えられた電荷が、前
記第1の相補型インバータに属するNMOS型及びPM
OS型トランジスタと、前記NMOS型及びPMOS型
トランジスタの共通のドレインに接続された前記1対の
ビット線の一方と、これに接続されたスイッチングトラ
ンジスタとを介して、前記第1、第2の電源電圧の平均
電圧を有する端子に放電され、かつ、前記第1、第2の
ソースキャパシタに蓄えられた電荷が、前記第2の相補
型インバータに属するNMOS型及びPMOS型トラン
ジスタと、前記NMOS型及びPMOS型トランジスタ
の共通のドレインに接続された前記1対のビット線の他
方と、これに接続されたスイッチングトランジスタとを
介して、前記第1、第2の電源電圧の平均電圧を有する
端子に放電されることを特徴とする。
セルトランジスタと1個のセルキャパシタからなるメモ
リセルが行列に配置されたメモリアレイと、前記メモリ
アレイの行方向に配置されたワード線と、前記メモリア
レイの列方向に配置されたビット線と相補ビット線から
なる各1対のビット線と、この各1対のビット線にそれ
ぞれ接続されるセンスアンプ回路とを有する半導体記憶
装置において、前記メモリセルは、一方の端子がセルト
ランジスタのソースに接続されたセルキャパシタと、ゲ
ートが前記ワード線に接続されドレインが前記ビット線
に接続された前記セルトランジスタとからなり、前記セ
ンスアンプ回路は、第1、第2のPMOS型トランジス
タ及び第1、第2のNMOS型トランジスタからなる相
補型フリップフロップ回路を備え、前記相補型フリップ
フロップ回路は、第1の電源電圧と第2の電源電圧にそ
れぞれ一方の電流端子が接続された第1のスイッチング
トランジスタと第2のスイッチングトランジスタとを備
え、かつ、前記相補型フリップフロップ回路は、ソース
がそれぞれ前記第1のスイッチングトランジスタの他方
の電流端子に接続された前記第1、第2のPMOS型ト
ランジスタと、ソースがそれぞれ第2のスイッチングト
ランジスタの他方の電流端子に接続された前記第1、第
2のNMOS型トランジスタと、前記第1のPMOS型
トランジスタ及び前記第1のNMOS型トランジスタの
ドレインが互いに接続された第1のノードと、前記第1
のPMOS型トランジスタ及び前記第1のNMOS型ト
ランジスタのゲートが互いに接続された第2のノード
と、前記第2のPMOS型トランジスタ及び前記第2の
NMOS型トランジスタのドレインが互いに接続された
第3のノードと、前記第2のPMOS型トランジスタ及
び前記第2のNMOS型トランジスタのゲートが互いに
接続された第4のノードとを備え、前記第1のノードと
前記第4のノードとが前記ビット線により互いに接続さ
れ、前記第2のノードと前記第3のノードとが前記相補
ビット線により互いに接続され、かつ、前記第1、第2
のPMOS型トランジスタのソースに接続された第1の
ソースキャパシタと、前記第1、第2のNMOS型トラ
ンジスタのソースに接続された第2のソースキャパシタ
とを具備することを特徴とする。
センス動作において、前記ワード線が選択されることに
より前記セルトランジスタがオン状態となり、前記セル
キャパシタに記憶情報として蓄えられた電荷が前記オン
状態のセルトランジスタを介して前記ビット線に放電さ
れ、前記セルキャパシタの放電により変化した前記ビッ
ト線の電圧が前記ビット線のプリチャージ電圧よりも高
ければ、前記ビット線に接続された前記第2のNMOS
型トランジスタのゲートを介してオン状態とされた前記
第2のNMOS型トランジスタのチャネル電位が高くな
り、前記第2のNMOS型トランジスタのソースに接続
された前記第2のソースキャパシタの蓄積電荷が前記第
2のNMOS型トランジスタのチャネルを介して前記相
補ビット線に放電され、この放電により前記相補ビット
線の電位が低くなれば前記第1のPMOS型トランジス
タがオン状態となり、前記第1のソースキャパシタの蓄
積電荷が前記ビット線に放電されることにより前記ビッ
ト線の電圧がさらに高くなるという正帰還回路が前記セ
ンスアンプ回路に形成されることを特徴とする。
センス動作は、前記第1のスイッチングトランジスタの
ゲートに前記第1、第2の電源電圧の平均値よりも低い
電圧を印加し、前記第2のスイッチングトランジスタの
ゲートに前記第1、第2の電源電圧の平均値よりも高い
電圧を印加して前記センス動作がなされることを特徴と
する。
えられた電荷のリストア動作は、前記第1のスイッチン
グトランジスタと前記センス動作においてオン状態とさ
れた前記第1のPMOS型トランジスタとを介して前記
ビット線に前記第1の電源電圧を印加し、前記第2のス
イッチングトランジスタと前記センス動作においてオン
状態とされた前記第2のNMOS型トランジスタとを介
して前記相補ビット線に前記第2の電源電圧を印加する
ことを特徴とする。
施の形態を詳細に説明する。1対のビット線BL、/B
Lに接続された、本発明の第1の実施の形態に係る半導
体記憶装置のセンスアンプ回路の構成を図1に示す。P
MOS、Q1 、Q2 はセンスアンプ回路のF/Fを構成
するPMOS型トランジスタ、NMOS、Q3 、Q4 は
センスアンプ回路のF/Fを構成するNMOS型トラン
ジスタである。
側のソースキャパシタであり、その一方の端子がPMO
S、Q1 、Q2 の共通ソースに接続される。制御信号φ
i をPMOS、Q5 で受けて前記共通ソースが電源電圧
VA に接続される。なお、Capp の他方の端子はバイア
ス電圧VPLATE に接続される。
側のソースキャパシタであり、その一方の端子がNMO
S、Q3 、Q4 の共通ソースに接続される。制御信号φ
j をPMOS、Q6 で受けて前記共通ソースが電源電圧
VSSに接続される。なお、Capn の他方の端子はバイア
ス電圧VPLATE に接続される。
信号φCSL を受けて、1対のビット線BL、/BLとデ
ータ線DQn 、DQm との間でデータの授受を行うセン
スアンプ回路の入出力部である。
読みだされたメモリセルの記憶データは、前記Q1 〜Q
4 からなるF/Fでラッチされ、1対のビット線BL、
/BLの電圧レベルを定めるが、この電圧レベルが前記
Q10、Q11を介して前記DQ n 、DQm に転送される。
BL、/BLに転送された書き込みデータは、前記Q1
〜Q4 からなるF/Fでラッチされ、メモリセルに書き
込まれる。なお、NMOS、Q12〜Q15は、制御信号φ
muxn、φmuxmを受けて、センスアンプ回路を1対のビッ
ト線BL、/BLと接続又は切り離す動作を行う。
それぞれNMOS、Q16〜Q18及びNMOS、Q19〜Q
21からなるイコライザ回路を備えている。これらのイコ
ライザ回路は、イコライズ信号φEQLn、φEQLmを受けて
1対のビット線BL、/BLの電位をVA /2に等しく
する。
シタを備えたセンスアンプ回路をメモリアレイ上に配置
した図である。図2(a)に示すように、メモリアレイ
はN個のセンスアンプが接続されたサブアレイに分割さ
れ、このサブアレイごとに、前記N個のセンスアンプを
構成する各1対のPMOS、Q1 、Q2 の共通ソース
に、ソースキャパシタCapp の一方の端子が並列に接続
される。また、前記共通ソースは制御信号φi とNMO
S、Q5 を介してサブアレイごとに電源電圧VAに接続
される。なお、Capp の他方の端子にはバイアス電圧V
PLATE が接続される。
アレイごとに、前記N個のセンスアンプを構成する各1
対のNMOS、Q3 、Q4 の共通ソースに、ソースキャ
パシタCapn の一方の端子が並列に接続される。また、
前記共通ソースは制御信号φ j とNMOS、Q6 を介し
てサブアレイごとに電源電圧VSSに接続される。なお、
Capn の他方の端子にはバイアス電圧VPLATE が接続さ
れる。
プ回路のメモリアレイにおける配置を図3に示す。セン
スアンプ回路のPMOS側の配置を図3(a)に、NM
OS側の配置を図3(b)に示す。いずれにもソースキ
ャパシタCapp 、Capn は接続されない。
するNMOS、Q3 又はQ4 の初期状態における電位分
布を図4に示す。図4(a)はその等価回路であり、N
MOSのソースSにソースキャパシタCapn の一方の端
子が接続される。なお、Capn の他方の端子はバイアス
電圧VPLATE に接続される。
対のビット線BL、/BLがプリチャージ動作でイコラ
イズされ、いづれも電圧VA /2に設定されるので、図
4(a)のNMOSのゲートG、ドレインDにはそれぞ
れ電圧VA /2が印加される。
部に示す。ここでソース領域S及びドレイン領域DはP
型シリコン基板Psub にAs等のN型不純物を注入・拡
散し、n+ 領域とすることにより形成される。ゲート酸
化膜(図示せず)を介して形成されたゲートGに対向す
るPsub の表面は、ゲートに正の電圧を印加することに
よりN型に反転しN型チャネルを形成する。
とすれば、図4(b)の電位分布に示されるように、ゲ
ートG及びドレインDにそれぞれ電圧VA /2を印加し
た状態でチャネルの電位はVA /2−Vthnに設定され
る。
ば、ソースSの電位もチャネルと同様、VA /2−V
thnに設定される。この状態でソースSの電子q-は、熱
エネルギーによりチャネルを越えて、より電位の高いド
レインDに流入する。すなわち、ソースキャパシタCap
n が接続されたソースSから供給される過剰電子q
-は、チャネルの障壁電位を越えてドレインDに吸収さ
れる。
れるのでチャネル電位以下にはなりえず、ソースSの電
位はチャネルと同電位に設定される。またソースSの電
位はVA /2−Vthnであり、ドレインDの電位は電位
分布に矢示したようにVA /2であるから、ソースキャ
パシタCapn に蓄積された電子をゲートG及びドレイン
DにVA /2の電圧を加えたNMOSを介してドレイン
側に流せば、ソース・ドレイン間にVthnの電位差を生
じることになる。
するPMOS、Q1 又はQ2 の初期状態における電位分
布を図5に示す。図5(a)はその等価回路であり、P
MOSのソースSにソースキャパシタCapp の一方の端
子が接続される。なお、Capp 他方の端子はバイアス電
圧VPLATE に接続される。
がプリチャージ動作でイコライズされ、VA /2に設定
されるので、図5(a)に示すNMOSのゲートG及び
ドレインDには、それぞれ電圧VA /2が印加される。
部に示す。ここで前記ソース領域S及びドレイン領域D
は、N型シリコン基板Nsub にB(硼素)等のP型不純
物を注入・拡散し、p+ 領域とすることにより形成され
る。ゲートGに対向するNsu b の表面は、ゲートに負の
電圧を印加することによりP型に反転し、P型チャネル
を形成する。
タCapp に蓄積された電子をゲートG及びドレインDに
それぞれ電圧VA /2が印加されたPMOSを介してド
レイン側に流せば、図5(b)の電位分布に示すよう
に、ソース・ドレイン間にVthの電位差を生じる。な
お、PMOSの内部では、前記キャパシタCapp に蓄積
された電子は正の電荷q+をもつ正孔として電流が流れ
るので、図5(b)では図4(b)の電位の符号が反転
して示されている。
NMOS及びPMOSの内部における電位分布は、以下
の実施の形態に示す本発明のセンスアンプ回路の動作を
理解するのに役立てられる。
態に係る半導体装置のセンスアンプ回路の構造について
説明する。センスアンプ回路のF/Fの等価回路が図6
(a)に示されている。このF/FはNMOS側にソー
スキャパシタCapn 、及びPMOS側にソースキャパシ
タCapp が接続される。第2の実施の形態では、これら
のソースキャパシタが、それぞれトレンチ型の3次元構
造を備えることに特徴がある。
1 、Q2 はセンスアンプ回路のF/Fを構成するPMO
S側のトランジスタ、NMOS、Q3 、Q4 はNMOS
側のトランジスタである。Capp はPMOS側のソース
キャパシタであり、PMOS、Q1 、Q2 の共通ソース
とバイアス電圧VPLATEとの間に接続される。
あり、NMOS、Q3 、Q4 の共通ソースとバイアス電
圧VPLATEとの間に接続される。
ゲート、及びPMOS、Q2 とNMOS、Q4 のゲート
は、それぞれ互いに接続される。ビット線BLは、前記
Q1、Q3 の共通ドレインと前記Q2 、Q4 の共通ゲー
トに接続され、相補ビット線/BLは、前記Q2 、Q4
の共通ドレインと前記Q1 、Q3 の共通ゲートに接続さ
れる。
ンバータQ1 、Q3 と、第2の相補型インバータQ2 、
Q4 とを組み合わせたF/Fが1対のビット線BL、/
BLの電位をラッチしセンス動作をすることにより、ビ
ット線BL、/BLに接続されたメモリセルとの記憶情
報の入出力が行われる。
のパターンレイアウトを示す平面図である。図6(b)
の左がNMOS側、右がPMOS側である。図6(b)
に示すF/Fの平面図は、N型ポリシリコン1からなる
PMOS、Q1 、Q2 のゲートと、P型ポリシリコン2
からなるNMOS、Q3 、Q4 のゲートと、参照番号3
のメタル0(1層目金属配線)からなる1対のビット線
BL、/BLと、参照番号4のメタル1(2層目金属配
線)からなるQ1 、Q2 及びQ3 、Q4 の共通ソース
と、1対のビット線BL、/BL(メタル0)とQ1 〜
Q4 のドレインとを接続するM0コンタクト5と、NM
OS、Q1 、Q2 のソース・ドレイン領域となるN型拡
散層6と、PMOS、Q3 、Q4のソース・ドレイン領
域となるP型拡散層7と、Nウエル8とで構成される。
シタCapp 、及びNMOS側のソースキャパシタCapn
は、左右各2個のトレンチ9を用いて3次元構造に形成
され、M1コンタクト10を用いてQ1 〜Q4 の共通ソ
ース(メタル1)に接続される。
す図である。図6(b)に対応して、左がNMOS側、
右がPMOS側であり、対応する部分に同一の参照番号
を付している。なお、図6(c)の断面図において、図
6(b)の金属配線(メタル0、メタル1)3、4の交
差部分の構造は省略されている。
スキャパシタの断面構造は、P型シリコン基板Psub 1
1に不純物イオンを注入又は拡散することによりNMO
S側に形成されたN型拡散層6と、このN型拡散層6と
P型シリコン基板Psub 11に不純物イオンを注入又は
拡散することにより形成されたNウエル12とを分離す
るPウエル12aと、PMOS側に形成されたP型拡散
層7とPsub 11とを分離するNウエル8と、本発明の
ソースキャパシタCapp 及びCapn を形成するトレンチ
9と、前記トレンチに形成されたソースキャパシタの一
方の電極となる蓄積ノード9a及び誘電体膜9bと、ソ
ースキャパシタの他方の電極となるNウエル12と、N
型拡散層6及びP型拡散層7と金属配線4(メタル1か
らなる共通ドレイン配線)とを接続するM1 コンタクト
10から構成される。
ード9aは、図6(c)に示す例では、各2個のトレン
チの間でNMOS側の共通ソースとなるN型拡散層6及
びPMOS側の共通ソースとなるP拡散層7にそれぞれ
接続される。
態に係る半導体記憶装置のセンスアンプ回路の構造につ
いて説明する。図7に示すセンスアンプ回路のF/F
は、前記NMOS側のソースキャパシタCapn 、及びP
MOS側のソースキャパシタCapp が、それぞれスタッ
ク型の3次元構造を備えることに特徴がある。
のソースキャパシタCapp 、Capnを含むF/Fのパタ
ーンレイアウトを示す平面図である。太い破線の領域1
5は、PMOS側、及びNMOS側のスタック型ソース
キャパシタの平面形状を示している。これらのスタック
型ソースキャパシタは、キャパシタコンタクト16によ
りそれぞれNMOS及びPMOSの共通ソース領域とな
るN型拡散層6、P型拡散層7と接続され、さらにこれ
らの共通ソース領域がM1 コンタクト10を介して参照
番号4のメタル1からなる共通ソース線(参照番号4の
メタル1)に接続される。
むPMOS側とNMOS側のスタック型ソースキャパシ
タ15の断面形状が、図7(b)に示されている。これ
らのスタック型ソースキャパシタは、キャパシタコンタ
クト16を介してそれぞれNMOS及びPMOSの共通
ソース領域となるN型拡散層6とP拡散層7に接続さ
れ、さらにこれらの共通ソースがM1 コンタクト10を
介して共通ソース線に接続される。なお、シリコン基板
Psub11とP型拡散層7とはNウエル8により分離さ
れる。
導体記憶装置のセンス動作について説明する。第4の実
施の形態では、第1乃至第3の実施の形態で説明したセ
ンスアンプ回路を用いて、セルキャパシタに記憶された
電荷を読み出すセンス動作について述べる。
パシタCapp 及びNMOS側のソースキャパシタCapn
を、Q1 〜Q4 からなるCMOS型F/Fの共通ソース
にそれぞれ接続した本発明のセンスアンプ回路におい
て、ワード線WLが選択されれば、セルトランジスタQ
c が活性化され、セルキャパシタCc の電荷がビット線
BLに放電される。ここで破線の矢印は電子の流れの方
向を示している。
位がビット線プリチャージ電圧VA/2よりも高い場合
(図8(a)のBLの太い矢印参照)、破線の囲みで示
すビット線BLに接続されたNMOS、Q4 のゲート電
位は高くなる。NMOS、Q4 のゲート電位が高くなれ
ば、図8(b)に示すようにNMOS、Q4 のゲート直
下のチャネル電位も上昇し、NMOS、Q4 のソースに
接続されたソースキャパシタCapn の蓄積電荷は、図8
(a)、図8(b)の破線で矢示するように相補ビット
線/BLに放電される。
線/BLの電圧が低くなれば破線の囲みで示すPMO
S、Q1 はオン状態となり、ソースキャパシタCapp に
蓄積された電荷は、図9(a)、図9(b)の破線で矢
示するように、ビット線BLに放電される。
S、Q4 とは正帰還回路を構成している。ソースキャパ
シタCapn は相補ビット線/BLを充電し、ソースキャ
パシタCapp はビット線BLを充電する。この正帰還回
路により、図10(a)、図10(b)、図10(c)
に示すように、相補ビット線/BLとNMOS側のソー
スキャパシタCapn 、及びビット線BLとPMOS側の
ソースキャパシタCapp が電荷を完全に共有するまで、
PMOS、Q1 とNMOS、Q4 のゲートが自動的に駆
動される。
BLは、次のように求めることができる。
タの容量、ビット線BLの容量、相補ビット線/BLの
容量である。また、Vthp はPMOS、Q1 のしきい値
電圧、Vthn はNMOS、Q4 のしきい値電圧である。
Lの間で得られる信号電圧ΔVsignalは、 ΔVsignal=ΔVBL+ΔV/BL …(3) 大きな信号電圧ΔVsignalを得るには、Vthp 、
Vthn 、Capp 、Capn 、Cc 、VA が大きければよ
い。ここで、Cc =50fF、C/BL =CBL=300f
F、|Vthn |=|Vthp |=1.0V、Capp =C
apn =150fF、VA=2.5Vを仮定してΔV
signalを計算すれば、 ΔVBL=(50×2.5/2+150×|−1.0|) /(300+50+150)=0.425V …(4) ΔV/BL =150×|1.0|/(300+150)=0.333V …(5) ΔVsignal=0.425V+0.333V=0.758V …(6) 一方、従来のセンスアンプのΔVsignal′は次のように
求められる。
のセンスアンプ回路に比べて4.26倍の高い信号電圧
を得ることができる。
導体記憶装置のリストア動作について説明する。第5の
実施の形態では前記センス動作に引き続き、第1乃至第
3の実施の形態で説明したセンスアンプ回路を用いてセ
ルキャパシタに記憶されたセルデータを完全に復元する
リストア動作について述べる。
はスイッチングトランジスタQ5 、Q6 をオン状態にし
て破線の囲みで示したオン状態のPMOS、Q1 を介し
てビット線BLに電源電圧VA を接続し、同様に破線の
囲みで示したオン状態のNMOS、Q4 を介して相補ビ
ット線/BLに電源電圧VSSを接続し、それぞれ電源電
圧に等しくなるまで充電することにより行われる。
たセンス動作の終了時点において、トランジスタQ1 、
Q4 はオン状態となっているので、従来のリストア動作
に比べて、読み出し動作からリストア動作への移行が容
易になる利点がある。
ランジスタQ4 、Q1 の内部における電位分布図を示
す。先にセンス動作で説明した図10(b)、図10
(c)の段階で、ビット線/BLとNMOS側のソース
キャパシタCapn 、及びビット線BLとPMOS側のソ
ースキャパシタCapp は、電荷を完全に共有するまで駆
動されるので、リストア動作においてさらにQ4 の内部
電位がVSS、Q1 の内部電位VA になるまで、前記共有
された電荷が太い矢印で示すようにシフトする。
導体記憶装置のプリチャージ動作について説明する。第
6の実施の形態では前記リストア動作に引き続き、図1
2に示すようにスイッチングトランジスタ、Q7 、Q8
を用いて、1対のビット線BL、/BLをVA /2の電
源線に接続し、イコライズすることによりプリチャージ
動作が行われる。
る電源線VA /2への接続は、実際には図1に示すよう
に、第1のイコライズ信号φEQLnにより動作するNMO
S、Q16、Q17、Q18からなる第1のイコライズ回路
と、第2のイコライズ信号φEQ Lmにより動作するNMO
S、Q19、Q20、Q21からなる第2のイコライズ回路に
よりなされるが、図12では簡単のため、それぞれ1個
のスイッチングトランジスタQ7 、Q8 で、電源線VA
/2に接続されるものとして示している。
線BL、/BLをVA /2にイコライズするのとほぼ同
時に、図11のスイッチングトランジスタQ5 とQ6 を
オフ状態にする。このようにして図12(a)、図12
(b)、図12(c)の破線で矢示したように各ソース
キャパシタCapn 、Capp 、及びビット線容量に蓄積さ
れた電荷が流れ、同時にPMOS、Q1 、Q2 、及びN
MOS、Q3 、Q4 のドレイン、ソース、ゲート端子の
電位は自動的に図4(b)、図5(b)に示す初期状態
にリセットされる。
容量としてソースキャパシタCapn とCapp を備えた本
発明のセンスアンプ回路の基本動作を説明したが、ここ
で図13に示す動作遷移図を用いて、さらに本発明のセ
ンスアンプ回路の動作と従来のセンスアンプ回路の動作
との相違を明らかにする。
動作遷移図を示す。従来のセンスアンプ回路は、式
(7)に示すように、セルキャパシタCc に記憶情報と
して蓄えられた電荷が、単に一方のビット線BLの容量
CBLと、セルキャパシタCc との間で配分されることに
より、前記ビット線BLの電圧変化がセンスアンプ回路
の信号電圧ΔVsignal′として出力される。
来のセンスアンプ回路ではイコライズされた1対のビッ
ト線BL、/BLの内、一方のビット線BLの電圧変化
のみが信号電圧ΔVsignal′として出力され、引き続き
行われるリストア動作に移る際、ΔVsignal′が一旦ゼ
ロになる回路特性を示している。
を備えた本発明のセンスアンプ回路では、式(1)、式
(2)、式(3)に示すように、ソースキャパシタCap
n とCapp に蓄えられた電荷がNMOS、Q4 及びPM
OS、Q1 を介して行われる正帰還作用により、1対の
ビット線BL及び/BLの電位差を広げるように動作す
るので、ΔVsignalとして図13(b)に示すように、
従来に比べて大きな出力電圧を得ることができる。
に、センス動作からリストア動作への移行が連続的に行
われるので、従来に比べて遷移時間を短縮することが可
能になる。
導体記憶装置のセンス動作について説明する。第7の実
施の形態では、本発明のセンスアンプ回路を用いて、第
4の実施の形態と異なるセンス動作を行う手段について
説明する。
で示すスイッチングトランジスタQ5 、Q6 のしきい値
電圧をVthx、Vthy、スタンバイ時におけるゲート電圧
をそれぞれVX とVY に設定する。ここで、Q5 のゲー
ト電圧VX はVA /2より多少低い電圧に、また、Q6
のゲート電圧VY はVA /2より多少高い電圧に設定す
る。
と、NMOS、Q4 (又はQ3 )のソース電位とチャネ
ル電圧の差は、図14(c)、図14(b)に示すよう
に、それぞれΔVX とΔVY になる。このようにΔ
VX 、ΔVY のマージンをもたせることにより、ノイズ
による誤動作を回避することができる。
プ回路を正常に動作させるためには、リストア時にスイ
ッチングトランジスタQ5 とQ6 のソースとゲートとを
図14(a)に示すような電圧波形で駆動する必要があ
る。ここで、右上及び左下の波形はQ5 とQ6 が接続さ
れる電源線の電圧波形、左上及び右下の波形はQ5 とQ
6 のゲートの電圧波形である。
マージン等が小さくなるが、ノイズによる誤動作の可能
性を少なくすることができる。なお本発明は上記の実施
の形態に限定されることはない。その他本発明の要旨を
逸脱しない範囲で、種々変形して実施することができ
る。
では、1対のビット線に接続されるセンスアンプ回路の
相補型F/Fに含まれるNMOS及びPMOSのソース
に、セルキャパシタの電荷を補助する補助容量として3
次元構造のトレンチ型又はスタック型ソースキャパシタ
がそれぞれ接続される。ワード線でメモリセルを選択す
れば、前記相補型F/Fが自動的に作動し、ソースに接
続されたソースキャパシタの電荷を前記1対のビット線
に放電するセンス動作を行うことができる。
プ回路内に自動的に形成される前記NMOS及びPMO
Sの正の帰還回路により、前記1対のビット線間の微小
信号電圧を増幅する高感度なセンス動作を行った後、オ
ン状態にある前記NMOS及びPMOSを用いて引き続
きリストア動作に移行することができる。
な、高感度のセンスアンプ回路を実現し、信号レベルの
判別が困難な大容量DRAMに適したセンスアンプ回路
を備えた半導体記憶装置を提供することが可能になる。
成を示す図。
モリアレイにおける配置を示す図。
る配置を示す図。
補型F/Fを構成するNMOSとソースキャパシタとの
接続を示す図であって、(a)はその等価回路を示す
図。(b)はNMOSの断面図と初期電位分布を示す
図。
補型F/Fを構成するPMOSとソースキャパシタとの
接続を示す図であって、(a)はその等価回路を示す
図。(b)はPMOSの断面図と初期電位分布を示す
図。
成する相補型F/FとPMOS側及びNMOS側のソー
スキャパシタの構造を示す図であって、(a)はその等
価回路を示す図。(b)はその平面図。(c)はトレン
チ型キャパシタの構造を示す断面図。
成する相補型F/FとPMOS側及びNMOS側のソー
スキャパシタの構造をを示す図であって、(a)はその
平面図。(b)はスタック型キャパシタの構造を示す断
面図。
ンプ回路とメモリセルを示す図であって、(a)はその
センス動作の途中を示す等価回路図。(b)はNMOS
の断面図と電位分布の変化を示す図。
ンプ回路とメモリセルを示す図であって、(a)はその
センス動作の途中を示す等価回路図。(b)はPMOS
の断面図と電位分布の変化を示す図。
アンプ回路とメモリセルを示す図であって、(a)はそ
の最終段階を示す等価回路図。(b)はNMOSの断面
図とセンス動作終了時の電位分布を示す図。(c)はP
MOSの断面図とセンス動作終了時の電位分布を示す
図。
スアンプ回路とメモリセルを示す図であって、(a)は
その等価回路図。(b)はNMOSの断面図と電位分布
の変化を示す図。(c)はPMOSの断面図と電位分布
の変化を示す図。
センスアンプ回路部とメモリセル部を示す図であって、
(a)はその等価回路図。(b)はNMOSの断面図と
電位分布の変化を示す図。(c)はPMOSの断面図と
電位分布の変化を示す図。
従来のセンスアンプ回路の動作遷移特性とを比較する
図。
アンプ回路とメモリセルを示す図であって、(a)はそ
のリストア時とセンス動作時の波形図と等価回路図。
(b)はNMOSの断面図と電位分布の変化を示す図。
(c)はPMOSの断面図と電位分布の変化を示す図。
Claims (9)
- 【請求項1】 メモリアレイと、1対のビット線の間に
接続されたセンスアンプ回路と、このセンスアンプ回路
に含まれる1対のPMOS型トランジスタ及び1対のN
MOS型トランジスタからなる相補型フリップフロップ
回路とを有する半導体記憶装置において、 前記1対のPMOS型トランジスタは、その共通のソー
スに接続された第1のソースキャパシタを具備し、 かつ、前記1対のNMOS型トランジスタは、その共通
のソースに接続された第2のソースキャパシタを具備す
ることを特徴とする半導体記憶装置。 - 【請求項2】 少なくとも前記第1、第2のソースキャ
パシタのいずれかは、前記1対のPMOS型トランジス
タ及び前記1対のNMOS型トランジスタの間に形成さ
れたトレンチ型キャパシタ又はスタック型キャパシタか
らなることを特徴とする請求項1記載の半導体記憶装
置。 - 【請求項3】 前記センスアンプ回路は、第1の電源電
圧と第2の電源電圧とを備え、前記第1のソースキャパ
シタには前記第1、第2の電源電圧の平均値と前記1対
のPMOS型トランジスタの閾値電圧の絶対値との和の
端子電圧に相当する電荷を蓄え、前記第2のソースキャ
パシタには前記第1、第2の電源電圧の平均値と前記1
対のNMOS型トランジスタの閾値電圧の絶対値との和
の端子電圧に相当する電荷を蓄え、前記センスアンプ回
路と前記メモリアレイのセルキャパシタとが接続された
状態で、前記第1のソースキャパシタに蓄えられた電荷
及び前記第2のソースキャパシタに蓄えられた電荷を、
前記1対のビット線の容量と前記セルキャパシタの容量
との間で配分するセンス動作がなされることを特徴とす
る請求項1記載の半導体記憶装置。 - 【請求項4】 前記センスアンプ回路は、第1の電源電
圧と第2の電源電圧とを備え、前記相補型フリップフロ
ップ回路は、前記1対のPMOS型トランジスタの一方
及び前記1対のNMOS型トランジスタの一方からなる
第1の相補型インバータと、前記1対のPMOS型トラ
ンジスタの他方及び前記1対のNMOS型トランジスタ
の他方からなる第2の相補型インバータを備え、前記セ
ルキャパシタのリストア動作は、前記第1の電源電圧に
接続されたスイッチングトランジスタと前記第1の相補
型インバータに属するPMOS型トランジスタとを介し
て、前記第1の電源電圧が前記1対のビット線の一方に
接続され、前記第2の電源電圧に接続されたスイッチン
グトランジスタと前記第2の相補型インバータに属する
NMOS型トランジスタとを介して、前記第2の電源電
圧が前記1対のビット線の他方に接続されることを特徴
とする請求項1記載の半導体記憶装置。 - 【請求項5】 前記センスアンプ回路は第1の電源電圧
と第2の電源電圧とを備え、前記相補型フリップフロッ
プ回路は、前記1対のPMOS型トランジスタの一方及
び前記1対のNMOS型トランジスタの一方からなる第
1の相補型インバータと、前記1対のPMOS型トラン
ジスタの他方及び前記1対のNMOS型トランジスタの
他方からなる第2の相補型インバータとを備え、 前記1対のビット線のプリチャージ動作は、前記第1、
第2のソースキャパシタに蓄えられた電荷が、前記第1
の相補型インバータに属するNMOS型及びPMOS型
トランジスタと、前記NMOS型及びPMOS型トラン
ジスタの共通のドレインに接続された前記1対のビット
線の一方と、これに接続されたスイッチングトランジス
タとを介して、前記第1、第2の電源電圧の平均電圧を
有する端子に放電され、 かつ、前記第1、第2のソースキャパシタに蓄えられた
電荷が、前記第2の相補型インバータに属するNMOS
型及びPMOS型トランジスタと、前記NMOS型及び
PMOS型トランジスタの共通のドレインに接続された
前記1対のビット線の他方と、これに接続されたスイッ
チングトランジスタとを介して、前記第1、第2の電源
電圧の平均電圧を有する端子に放電されることを特徴と
する請求項1記載の半導体記憶装置。 - 【請求項6】 1個のセルトランジスタと1個のセルキ
ャパシタからなるメモリセルが行列に配置されたメモリ
アレイと、前記メモリアレイの行方向に配置されたワー
ド線と、前記メモリアレイの列方向に配置されたビット
線と相補ビット線からなる各1対のビット線と、この各
1対のビット線にそれぞれ接続されるセンスアンプ回路
とを有する半導体記憶装置において、 前記メモリセルは、一方の端子がセルトランジスタのソ
ースに接続されたセルキャパシタと、ゲートが前記ワー
ド線に接続されドレインが前記ビット線に接続された前
記セルトランジスタとからなり、 前記センスアンプ回路は、第1、第2のPMOS型トラ
ンジスタ及び第1、第2のNMOS型トランジスタから
なる相補型フリップフロップ回路を備え、 前記相補型フリップフロップ回路は、第1の電源電圧と
第2の電源電圧にそれぞれ一方の電流端子が接続された
第1のスイッチングトランジスタと第2のスイッチング
トランジスタとを備え、 かつ、前記相補型フリップフロップ回路は、ソースがそ
れぞれ前記第1のスイッチングトランジスタの他方の電
流端子に接続された前記第1、第2のPMOS型トラン
ジスタと、 ソースがそれぞれ第2のスイッチングトランジスタの他
方の電流端子に接続された前記第1、第2のNMOS型
トランジスタと、 前記第1のPMOS型トランジスタ及び前記第1のNM
OS型トランジスタのドレインが互いに接続された第1
のノードと、 前記第1のPMOS型トランジスタ及び前記第1のNM
OS型トランジスタのゲートが互いに接続された第2の
ノードと、 前記第2のPMOS型トランジスタ及び前記第2のNM
OS型トランジスタのドレインが互いに接続された第3
のノードと、 前記第2のPMOS型トランジスタ及び前記第2のNM
OS型トランジスタのゲートが互いに接続された第4の
ノードと、を備え、 前記第1のノードと前記第4のノードとが前記ビット線
により互いに接続され、前記第2のノードと前記第3の
ノードとが前記相補ビット線により互いに接続され、 かつ、前記第1、第2のPMOS型トランジスタのソー
スに接続された第1のソースキャパシタと、 前記第1、第2のNMOS型トランジスタのソースに接
続された第2のソースキャパシタと、を具備することを
特徴とする半導体記憶装置。 - 【請求項7】 前記センスアンプ回路は、そのセンス動
作において、前記ワード線が選択されることにより前記
セルトランジスタがオン状態となり、前記セルキャパシ
タに記憶情報として蓄えられた電荷が前記オン状態のセ
ルトランジスタを介して前記ビット線に放電され、 前記セルキャパシタの放電により変化した前記ビット線
の電圧が前記ビット線のプリチャージ電圧よりも高けれ
ば、前記ビット線に接続された前記第2のNMOS型ト
ランジスタのゲートを介してオン状態とされた前記第2
のNMOS型トランジスタのチャネル電位が高くなり、
前記第2のNMOS型トランジスタのソースに接続され
た前記第2のソースキャパシタの蓄積電荷が前記第2の
NMOS型トランジスタのチャネルを介して前記相補ビ
ット線に放電され、 この放電により前記相補ビット線の電位が低くなれば前
記第1のPMOS型トランジスタがオン状態となり、前
記第1のソースキャパシタの蓄積電荷が前記ビット線に
放電されることにより前記ビット線の電圧がさらに高く
なるという正帰還回路が前記センスアンプ回路に形成さ
れることを特徴とする請求項6記載の半導体記憶装置。 - 【請求項8】 前記センスアンプ回路のセンス動作は、
前記第1のスイッチングトランジスタのゲートに前記第
1、第2の電源電圧の平均値よりも低い電圧を印加し、
前記第2のスイッチングトランジスタのゲートに前記第
1、第2の電源電圧の平均値よりも高い電圧を印加して
前記センス動作がなされることを特徴とする請求項7記
載の半導体記憶装置。 - 【請求項9】 前記セルキャパシタに蓄えられた電荷の
リストア動作は、前記第1のスイッチングトランジスタ
と前記センス動作においてオン状態とされた前記第1の
PMOS型トランジスタとを介して前記ビット線に前記
第1の電源電圧を印加し、前記第2のスイッチングトラ
ンジスタと前記センス動作においてオン状態とされた前
記第2のNMOS型トランジスタとを介して前記相補ビ
ット線に前記第2の電源電圧を印加することを特徴とす
る請求項7、8のいずれか1つに記載の半導体記憶装
置。
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