JPS6252790A - 半導体メモリのセンスアンプ系 - Google Patents
半導体メモリのセンスアンプ系Info
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- JPS6252790A JPS6252790A JP60191543A JP19154385A JPS6252790A JP S6252790 A JPS6252790 A JP S6252790A JP 60191543 A JP60191543 A JP 60191543A JP 19154385 A JP19154385 A JP 19154385A JP S6252790 A JPS6252790 A JP S6252790A
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- Japan
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- sense amplifier
- sense
- transistor
- drive signal
- sensing
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体メモリのセンスアンプ系に係り、特にラ
ッチ型センスアンプをプリチャージするセンスアンププ
リチャージ回路に関する。
ッチ型センスアンプをプリチャージするセンスアンププ
リチャージ回路に関する。
第３図は従来の半導体メモリ、たとえばＣＩＪＯＳ（相
補性絶縁ゲート型）構成のＤＲＡＭ（ダイナミック型ラ
ンダムアクセスメモリ）Ｋおける１つのカラムのセンス
アンプ系およびセンスアンププリチャージ回路を取り出
して示している。即ち、ＢＬ，ＢＬはピット線対であシ
、それぞれ４数のメモリセルと１個のダミーセルとが接
続されている（代表的に１個のメモリセルＵＣを図示し
ている）。ＷＥ，は上記メモリセル１、（Ｃを選択する
ワード線、１はプリチャージ信号φＰＲにより駆動され
、前記ピッ｝＠ＢＩ，，ＢＬをプリチャージおよびイコ
ライズするためのビット線プリチャージ回路であり、プ
リチャージ用ｕｏｓトｔンジスタＱ１ｔＱ１およびイコ
ライズ用ＭＯＳトランジスタＱ，を有する。ＳＡは前記
ビット線ＢＬｔＢＬ間に接続されたラッチ型センスアン
プであり、ＮチャネルＭＯ８トランジスタＱ４とＰチャ
ネル［０８｝ラ／ジスタＱ１とが直列接続され、Ｎチャ
ネルｈＪＯＢトランジスタＱ６とＰチャネルＶ０８トラ
ンジスタＱ，とが直列接続され、上記トランジスタＱ４
ｅＱａの各ゲートが前記トランジスタＱ６ｒＱ７のドレ
イン相互接続点およびピッ｝ａＢ Ｌに接続されており
、上記トランジスタＱ６ｅ・・Ｑ，の各ゲートが前記ト
ランジスタＱ，，Ｑ。
補性絶縁ゲート型）構成のＤＲＡＭ（ダイナミック型ラ
ンダムアクセスメモリ）Ｋおける１つのカラムのセンス
アンプ系およびセンスアンププリチャージ回路を取り出
して示している。即ち、ＢＬ，ＢＬはピット線対であシ
、それぞれ４数のメモリセルと１個のダミーセルとが接
続されている（代表的に１個のメモリセルＵＣを図示し
ている）。ＷＥ，は上記メモリセル１、（Ｃを選択する
ワード線、１はプリチャージ信号φＰＲにより駆動され
、前記ピッ｝＠ＢＩ，，ＢＬをプリチャージおよびイコ
ライズするためのビット線プリチャージ回路であり、プ
リチャージ用ｕｏｓトｔンジスタＱ１ｔＱ１およびイコ
ライズ用ＭＯＳトランジスタＱ，を有する。ＳＡは前記
ビット線ＢＬｔＢＬ間に接続されたラッチ型センスアン
プであり、ＮチャネルＭＯ８トランジスタＱ４とＰチャ
ネル［０８｝ラ／ジスタＱ１とが直列接続され、Ｎチャ
ネルｈＪＯＢトランジスタＱ６とＰチャネルＶ０８トラ
ンジスタＱ，とが直列接続され、上記トランジスタＱ４
ｅＱａの各ゲートが前記トランジスタＱ６ｒＱ７のドレ
イン相互接続点およびピッ｝ａＢ Ｌに接続されており
、上記トランジスタＱ６ｅ・・Ｑ，の各ゲートが前記ト
ランジスタＱ，，Ｑ。
のドレイン相互接続点およびビット線ＢＬＫ接続されて
いる。そして、上記ＰチャネルトランジスタＱ，，Ｑ，
の各ソースおよびＮチャネルトランジスタＱ，、Ｑ，の
各ソースはそれぞれセンスアンプ駆動信号線２．３に接
続されている。このセンスアンプ駆動信号＠２ 、 ｊ
には、これをプリチャージおよびイコライズするための
センスアンププリチャージ回路３０が接続されている。
いる。そして、上記ＰチャネルトランジスタＱ，，Ｑ，
の各ソースおよびＮチャネルトランジスタＱ，、Ｑ，の
各ソースはそれぞれセンスアンプ駆動信号線２．３に接
続されている。このセンスアンプ駆動信号＠２ 、 ｊ
には、これをプリチャージおよびイコライズするための
センスアンププリチャージ回路３０が接続されている。
このセンスアンププリチャージ回路３０は、プリチャー
ジ用のＮチャネルＭＯ８トランジスタＱ□ｐＪ２ とイ
コライズ用のＮチャ ーネルＭＯ８トランジスタＱｌ３
とを有し、これらは前記プリチャージ信号φＰＨにより
駆動される。
ジ用のＮチャネルＭＯ８トランジスタＱ□ｐＪ２ とイ
コライズ用のＮチャ ーネルＭＯ８トランジスタＱｌ３
とを有し、これらは前記プリチャージ信号φＰＨにより
駆動される。
そして、上記センスアンプｆｆｉ動信号線Ｚ，Ｓのうち
一方の信号線３はセンス駆動信号（センスイネーブル信
号）ＳＥがゲートに与えられるセンス駆動用のＮチャネ
ルｔ．ｔｏｓｈンンジスタＱ，を介してｖｓｓ電位端（
接地端）に接続され、他方の信号１！２はリストア信号
ＲＥＳがゲートに与えられるＰチャネルＭ０８トランジ
スタＱ。
一方の信号線３はセンス駆動信号（センスイネーブル信
号）ＳＥがゲートに与えられるセンス駆動用のＮチャネ
ルｔ．ｔｏｓｈンンジスタＱ，を介してｖｓｓ電位端（
接地端）に接続され、他方の信号１！２はリストア信号
ＲＥＳがゲートに与えられるＰチャネルＭ０８トランジ
スタＱ。
を介してＶＤＤ電源に接続されている。
一方、３４はプリチャージ電源回路であり、ｖＤＤ電源
と接地端との間にゲートが接地され九Ｐチャネルトラン
ジスタＱ，。、ドレイン・ゲート相互が接続されたＮチ
ャネルトランジスタＱ１８、ゲート・ドレイン相互が接
続されたＰチャネルトランジスタＱＩＲ、ゲートが’／
ＤＤ電源に接続されたＮチャネルトンンジスタＱｌｌが
直列に接続されており、ｖＤＤ電源とＶｓｓ電位端との
間にＮチャネルトランジスタＱ０とＰチャネルトランジ
スタＱｌｌとが直列に接続されており、上記トランジス
タＱ１４のゲートは前記トランジスタＱ１。、Ｑｌ、の
ドレイン相互接続点に接続され、上記トランジスタＱ４
のゲートは前記トランジスタｑｔｔ・Ｑｌｍのドレイン
相互接続点に接続されている。そして、上記Ｎチャネル
トランジスタＱ１４とＰチャ不ルトランジスタＱｌ１と
のソース相互接続点からプリチャージ電源出力ＶＢＬが
紬記ビット線プリチャージ回路１のプリチャージ用トラ
ンジスタＱ、、Ｑ、の各一端およびセンスアンププリチ
ャージ回路３０のプリチャージ用トランジスタＱ３１１
ａｓｓの各一端に供給されている。
と接地端との間にゲートが接地され九Ｐチャネルトラン
ジスタＱ，。、ドレイン・ゲート相互が接続されたＮチ
ャネルトランジスタＱ１８、ゲート・ドレイン相互が接
続されたＰチャネルトランジスタＱＩＲ、ゲートが’／
ＤＤ電源に接続されたＮチャネルトンンジスタＱｌｌが
直列に接続されており、ｖＤＤ電源とＶｓｓ電位端との
間にＮチャネルトランジスタＱ０とＰチャネルトランジ
スタＱｌｌとが直列に接続されており、上記トランジス
タＱ１４のゲートは前記トランジスタＱ１。、Ｑｌ、の
ドレイン相互接続点に接続され、上記トランジスタＱ４
のゲートは前記トランジスタｑｔｔ・Ｑｌｍのドレイン
相互接続点に接続されている。そして、上記Ｎチャネル
トランジスタＱ１４とＰチャ不ルトランジスタＱｌ１と
のソース相互接続点からプリチャージ電源出力ＶＢＬが
紬記ビット線プリチャージ回路１のプリチャージ用トラ
ンジスタＱ、、Ｑ、の各一端およびセンスアンププリチ
ャージ回路３０のプリチャージ用トランジスタＱ３１１
ａｓｓの各一端に供給されている。
なお、ＣＢ、ＣＢはピッ）Ｍ浮遊容１、Ｃｓはセンスア
ンプ駆動信号線２の浮遊容Ｗｋ、Ｃｓはセンスアンプ駆
動信号線３の浮遊容積である。
ンプ駆動信号線２の浮遊容Ｗｋ、Ｃｓはセンスアンプ駆
動信号線３の浮遊容積である。
次に、上記センスアンプ系の動作を第４図を参照して説
明する。メモリのアドレス入力信号が変化してメモリチ
ップが動作を開始すると、ワードｖｊｊＷＬの電位がロ
ウレベルになってワード線ＷＬが閉じる。次に、プリチ
ャージ信号φＰＲがアクティブ（活性化状態）になって
プリチャージ期間に入り、上記φＰＲ信号によりビット
線プリチャージ回路１が駆動され、ピッ）ＭＢＬ、￥Ｌ
がプリチャージ電源回路３４の出力電位ＶＢＬ （はぼ
＋ｖＤＤである）にプリチャージされる。上記プリチャ
ージ信号φＰＲがアクティブになる少し前にセンス駆動
信号ＢＢ、リストア信号ＲＥＳがそれぞれ非アクティブ
になっており、上記φＰＲ信号によりセンスアンププリ
チャージ回路３０が駆動されてセンスアンプ委！ｄＪ漕
呼線２，３もほぼＴＶＤＤの電位ＶＢＬに々る。プリチ
ャージ期間が終了してワードＪＷＬおよびダミーワード
線（図示せず）が選択されると、メモリセルＭＣおよび
ダミーセル（図示せず）からそれぞれのデータがビット
線ＢＬ 、ＢＬに読み出されてビット線ＢＬ 、ＢＬ間
に微少電位差が現われる。次に、１０時点にセンス裾＠
慣号ＳＥがアクティブになり、センスアンプ８Ａのセン
ス動作が開始する。このセンス動作においては、先ずセ
ンス駆動用トランジスタＱ８がオンになり、センスアン
プ・駆動信号線３が１を位Ｖａｔ、からＶＳＳＳＳ電接
地電位）へと変化する。
明する。メモリのアドレス入力信号が変化してメモリチ
ップが動作を開始すると、ワードｖｊｊＷＬの電位がロ
ウレベルになってワード線ＷＬが閉じる。次に、プリチ
ャージ信号φＰＲがアクティブ（活性化状態）になって
プリチャージ期間に入り、上記φＰＲ信号によりビット
線プリチャージ回路１が駆動され、ピッ）ＭＢＬ、￥Ｌ
がプリチャージ電源回路３４の出力電位ＶＢＬ （はぼ
＋ｖＤＤである）にプリチャージされる。上記プリチャ
ージ信号φＰＲがアクティブになる少し前にセンス駆動
信号ＢＢ、リストア信号ＲＥＳがそれぞれ非アクティブ
になっており、上記φＰＲ信号によりセンスアンププリ
チャージ回路３０が駆動されてセンスアンプ委！ｄＪ漕
呼線２，３もほぼＴＶＤＤの電位ＶＢＬに々る。プリチ
ャージ期間が終了してワードＪＷＬおよびダミーワード
線（図示せず）が選択されると、メモリセルＭＣおよび
ダミーセル（図示せず）からそれぞれのデータがビット
線ＢＬ 、ＢＬに読み出されてビット線ＢＬ 、ＢＬ間
に微少電位差が現われる。次に、１０時点にセンス裾＠
慣号ＳＥがアクティブになり、センスアンプ８Ａのセン
ス動作が開始する。このセンス動作においては、先ずセ
ンス駆動用トランジスタＱ８がオンになり、センスアン
プ・駆動信号線３が１を位Ｖａｔ、からＶＳＳＳＳ電接
地電位）へと変化する。
このセンスアンプｆｆｉ勤信号練３の電位がＶＢＬ −
ＶＴＮ （但し、ｖＴＮはセンスアンプ５Ａｅｔｌｌ成
す２）ＮチャネルＭＯ８）う／ジスタＱ、、Ｑ、の閾値
電圧である）になった時点１．で高電位側のピッ）＃ｊ
！（本例ではＢＬ）にゲートが接続されている一方のＮ
チャネルトランジスタＱ４がオンになって真のセンス動
作が開始し、この時点ｔ１から低電位側のビット線（本
例ではＢＬ、）の電位は急速に変化（低下）する。そし
て、リストア信号ＲＥＳがアクティブになυ、リストア
用トランジスタＱ、がオンになり、センスアンプ駆！Ｉ
ＥＩＪ信号線２の電位力ＶＢＬ ＋ ＶＴＰ （但し、
Ｖ’ｌ’ＰはセンスアンプＳＡを構成するＰチャネルＭ
０８トランジスタＱｓ 、Ｑｙの閾値電圧である）Ｋ
なった時点ｔ、で低電位側のビット線（本例ではＢＬ）
にゲートが接続されている一方のＰチャネルトランジス
タＱ、がオンになり、この時点ｔ！から高電位側のビッ
ト線（本例ではＢＬ、）の電位は’／ＤＤ ｉｆｆ立に
リストア（Ｒｅｓｔｏｒａ ）されてセンス増幅動作が
終了する。
ＶＴＮ （但し、ｖＴＮはセンスアンプ５Ａｅｔｌｌ成
す２）ＮチャネルＭＯ８）う／ジスタＱ、、Ｑ、の閾値
電圧である）になった時点１．で高電位側のピッ）＃ｊ
！（本例ではＢＬ）にゲートが接続されている一方のＮ
チャネルトランジスタＱ４がオンになって真のセンス動
作が開始し、この時点ｔ１から低電位側のビット線（本
例ではＢＬ、）の電位は急速に変化（低下）する。そし
て、リストア信号ＲＥＳがアクティブになυ、リストア
用トランジスタＱ、がオンになり、センスアンプ駆！Ｉ
ＥＩＪ信号線２の電位力ＶＢＬ ＋ ＶＴＰ （但し、
Ｖ’ｌ’ＰはセンスアンプＳＡを構成するＰチャネルＭ
０８トランジスタＱｓ 、Ｑｙの閾値電圧である）Ｋ
なった時点ｔ、で低電位側のビット線（本例ではＢＬ）
にゲートが接続されている一方のＰチャネルトランジス
タＱ、がオンになり、この時点ｔ！から高電位側のビッ
ト線（本例ではＢＬ、）の電位は’／ＤＤ ｉｆｆ立に
リストア（Ｒｅｓｔｏｒａ ）されてセンス増幅動作が
終了する。
なお、前記センスアンププリチャージ回路３４において
、トランジスタＱｌｌｌ ＃ ｑｔｔのドレイン相互接
続点の電位はＶＢＬ ＋、 ＶＴＮ 、 トランジス
タＱｌｌ・Ｑ１０のドレイン相互接続点の電位はＶｎＬ
−ＶＴｐ 、 トランジスタＱ１１ ｅ Ｑ１２のソ
ース相互接続点の電位はＶＢＬ Ｋなっている。
、トランジスタＱｌｌｌ ＃ ｑｔｔのドレイン相互接
続点の電位はＶＢＬ ＋、 ＶＴＮ 、 トランジス
タＱｌｌ・Ｑ１０のドレイン相互接続点の電位はＶｎＬ
−ＶＴｐ 、 トランジスタＱ１１ ｅ Ｑ１２のソ
ース相互接続点の電位はＶＢＬ Ｋなっている。
上述した動作説明から分るように、センス駆動信号８Ｅ
がアクティブになった時点ｔ０ にセンスアンプ駆動
信号ａ３の電位低下が開始してから時点ｔ１までの間は
実質的にセンス動作が行なわれない。これは、上記１１
時点までの間はセンスアンプ８ＡのＮチャネルトランジ
スタＱ４またはＱ、がオンできないからであり、このこ
とＫより上記センスアンプＳＡのセンス動作が遅いとい
う問題がある。
がアクティブになった時点ｔ０ にセンスアンプ駆動
信号ａ３の電位低下が開始してから時点ｔ１までの間は
実質的にセンス動作が行なわれない。これは、上記１１
時点までの間はセンスアンプ８ＡのＮチャネルトランジ
スタＱ４またはＱ、がオンできないからであり、このこ
とＫより上記センスアンプＳＡのセンス動作が遅いとい
う問題がある。
また、センスアンプ駆動信号線３の浮遊容量Ｃ８は大き
い（たとえば４メガピツ）ＤＲＡＭでは５０ ＰＦ程度
）ので、センス動作時の消費電力Ｐ□ｐ：＝ ＣＢ ・
ＶＢＬ −ｆ （ｆは動作周波数）が大きいという問題
がある。ここで、Ｃ３＝５０ＰＦ’ＩＶＢＬ＝Ｚ５Ｖ、
ｆ＝１０ｕＨｚという代表的な値を考えると、上記消費
電力Ｐｏｐは約３ｍＷになる。
い（たとえば４メガピツ）ＤＲＡＭでは５０ ＰＦ程度
）ので、センス動作時の消費電力Ｐ□ｐ：＝ ＣＢ ・
ＶＢＬ −ｆ （ｆは動作周波数）が大きいという問題
がある。ここで、Ｃ３＝５０ＰＦ’ＩＶＢＬ＝Ｚ５Ｖ、
ｆ＝１０ｕＨｚという代表的な値を考えると、上記消費
電力Ｐｏｐは約３ｍＷになる。
本発明は上記の事情に鑑みてなされたもので、消費電力
が低く、高速のセンス動作が可能な半導体メモリのセン
スアンプ系を提供するものである。
が低く、高速のセンス動作が可能な半導体メモリのセン
スアンプ系を提供するものである。
即ち、本発明はワード線選択前に所定電位ＶＢＬにプリ
チャージされるビット線ＢＬ 、 ＢＩ。
チャージされるビット線ＢＬ 、 ＢＩ。
の間でワード線選択により選択されるメモリセルのデー
タに応じて生じる電位差をセンス駆動信号により駆動さ
れるラッチ型センスアンプによりセンス増幅する半導体
メモリのセンスアンプ系において、前記電位差をセンス
するための２個のＭＯＳトランジスタの各一端に共通に
接続されるセンス用のセンスアンプ駆動信号線を、前記
ビット線のプリチャージと同時に１前記所定’Ｋ ｆｆ
ＶＢＬより上記センス用のＭＯＳトランジスタの閾値
電圧だけ異なる値にプリチャージしておくようにしてな
ることを特徴とするものである。
タに応じて生じる電位差をセンス駆動信号により駆動さ
れるラッチ型センスアンプによりセンス増幅する半導体
メモリのセンスアンプ系において、前記電位差をセンス
するための２個のＭＯＳトランジスタの各一端に共通に
接続されるセンス用のセンスアンプ駆動信号線を、前記
ビット線のプリチャージと同時に１前記所定’Ｋ ｆｆ
ＶＢＬより上記センス用のＭＯＳトランジスタの閾値
電圧だけ異なる値にプリチャージしておくようにしてな
ることを特徴とするものである。
これによって、センス枢動河号がアクティブになると、
直ぐにセンス用の２個のＭＯＳトランジスタのうちの一
方がオンになって実質的なセンス動作を開始するように
なり、高速のセンス動作が可能になる。また、センス動
作時のセンス用のセンスアンプ駆動信号線の電圧振幅が
小さくて済むので、消費電力が低くて済む。
直ぐにセンス用の２個のＭＯＳトランジスタのうちの一
方がオンになって実質的なセンス動作を開始するように
なり、高速のセンス動作が可能になる。また、センス動
作時のセンス用のセンスアンプ駆動信号線の電圧振幅が
小さくて済むので、消費電力が低くて済む。
〔発明の実施例〕
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図はＤＲＡＭの一部を示してお〕、第３図を参照し
て前述したセンスアンプ系に比べて、センスアンププリ
チャージ回路１０およびプリチャージ電源回路１１が異
なシ、その他は同じであるので第３図中と同一符号を付
してその説明を省略する。
て前述したセンスアンプ系に比べて、センスアンププリ
チャージ回路１０およびプリチャージ電源回路１１が異
なシ、その他は同じであるので第３図中と同一符号を付
してその説明を省略する。
即ち、センスアンププリチャージ回路１０においては、
ゲートにプリチャージ信号φＰＲが与えられるＮチャネ
ルＶ０８トランジスタＱｌ１１の一端がセンスアンプ駆
動信号線３に接続されておシ、ゲートに反転プリチャー
ジ信号ｉが４見られるＰチャネルｕｏｓトランジスタＱ
４の一端がセンスアンプ駆動信号線２に接続されており
、センスアンプ駆！＃信呼線２，３間にドレイン・ゲー
ト相互が接続されたＮチャネルＭＯＳトランジスタＱ１
ｇとゲート・ドレイン相互が接続されたＰチャネルＭＯ
ＳトランジスタＱ、。とケートにφＰＲ信号が印加され
るＮチャネルＭＯ８トランジスタＱ２゜とが１ａ列に接
続されている。
ゲートにプリチャージ信号φＰＲが与えられるＮチャネ
ルＶ０８トランジスタＱｌ１１の一端がセンスアンプ駆
動信号線３に接続されておシ、ゲートに反転プリチャー
ジ信号ｉが４見られるＰチャネルｕｏｓトランジスタＱ
４の一端がセンスアンプ駆動信号線２に接続されており
、センスアンプ駆！＃信呼線２，３間にドレイン・ゲー
ト相互が接続されたＮチャネルＭＯＳトランジスタＱ１
ｇとゲート・ドレイン相互が接続されたＰチャネルＭＯ
ＳトランジスタＱ、。とケートにφＰＲ信号が印加され
るＮチャネルＭＯ８トランジスタＱ２゜とが１ａ列に接
続されている。
ソシて、前記ＰチャネルトランジスタＱＩ？、Ｎチャネ
ルトランジスタＱ１．の各他端には対応してプリチャー
ジ電源回路１１からＶＢＬ −）−ｖ’ｒｐ 。
ルトランジスタＱ１．の各他端には対応してプリチャー
ジ電源回路１１からＶＢＬ −）−ｖ’ｒｐ 。
ＶＢＬ −ＶＴａ （ＤＭｎカ与ｔ ラｔＬル。
したがって、φＰＲＭ号、１１信号がアクティブになっ
たとき、トランジスタＱｓａ ＊ Ｑ１ｙ＋Ｑ１゜はそ
れぞれオンになり、センスアンプ駆動信号線２．３は各
対応してＶＢＬ ＋ Ｖ’ｒｐ 、 ＶＢＬ −Ｖ’Ｔ
Ｎの′：！ｌ立にプリチャージされるものであり、上記
両信号線２，３間の電位差（ＶＢＬ ＋ ’Ｉ’ＴＰ）
−（ＶＢｒ、、 −ＶＴＮ ） ＝ ＶＴＰ ＋ ”
／Ｔｋｌは両信号線２，３間に接続されているＮチャネ
ルトランジスタＱＩＩ％ＦチャネルトランジスタＱ□。
たとき、トランジスタＱｓａ ＊ Ｑ１ｙ＋Ｑ１゜はそ
れぞれオンになり、センスアンプ駆動信号線２．３は各
対応してＶＢＬ ＋ Ｖ’ｒｐ 、 ＶＢＬ −Ｖ’Ｔ
Ｎの′：！ｌ立にプリチャージされるものであり、上記
両信号線２，３間の電位差（ＶＢＬ ＋ ’Ｉ’ＴＰ）
−（ＶＢｒ、、 −ＶＴＮ ） ＝ ＶＴＰ ＋ ”
／Ｔｋｌは両信号線２，３間に接続されているＮチャネ
ルトランジスタＱＩＩ％ＦチャネルトランジスタＱ□。
により生じさせている。
一方、プリチャージ電源回路ｘｒにおいては、ＷＯＤｚ
源とＶ８Ｂ電位端との開にゲー）カＶｓｓ電位端に接続
されたＰチャネルトランジスタＱＩＯ％ゲート・ドレイ
ン相互が接続されたＰチャネルトランジスタＱ、１、ド
レイン・ゲート相互が接続され九Ｎチャネルトランジス
タＱ１１％ ゲート・ドレイン相互が接続されたＰチャ
ネルトランジスタＱｌ！、ドレイン・ゲート相互が接続
でれたＮチャネルトランジスタＱｔｔｓゲートがｖＤＤ
電源に接続されたＮチャネルトランジスタＱｌｌが直列
に接続されている。また、ＶＤＤα源とＶｓａ電位端と
の間にＮチャネルトランジスタＱ１４とＰチャネルトラ
ンジスタＱＩＢとが直列に接続されている。上記Ｎチャ
ネルトランジスタＱ１４のゲートは、前記トランジスタ
ｑｔｔ ＩＱＩＩのドレイン相互接続点に接続されてお
り、上記トランジスタＱｌｌのゲートは前記トランジス
タＱＩｔｌＱｔｔのドレイ／相互接続点に接続されてい
る。さら［、Ｖｏｏｔ源とｖｓｓｔｌｊ（ｆｆｌ端との
間には、ＮチャネルトランジスタＱｌｌ、ゲート・ドレ
イン相互が接続されたＰチャネルトランジスタＱ！４、
ドレイン・ゲート相互が接続されたＮチャネルトランジ
スタＱ＊、ＰチャネルトランジスタＱ２＠が直列に接続
されている。上記トランジスタＱ１３のゲートは前記ト
ランジスタｑｔｔのドレインに接続されておシ、トラン
ジスタＱ！４ ＃ ｑｔｓの各ゲートは前記トランジス
タＱ１．。
源とＶ８Ｂ電位端との開にゲー）カＶｓｓ電位端に接続
されたＰチャネルトランジスタＱＩＯ％ゲート・ドレイ
ン相互が接続されたＰチャネルトランジスタＱ、１、ド
レイン・ゲート相互が接続され九Ｎチャネルトランジス
タＱ１１％ ゲート・ドレイン相互が接続されたＰチャ
ネルトランジスタＱｌ！、ドレイン・ゲート相互が接続
でれたＮチャネルトランジスタＱｔｔｓゲートがｖＤＤ
電源に接続されたＮチャネルトランジスタＱｌｌが直列
に接続されている。また、ＶＤＤα源とＶｓａ電位端と
の間にＮチャネルトランジスタＱ１４とＰチャネルトラ
ンジスタＱＩＢとが直列に接続されている。上記Ｎチャ
ネルトランジスタＱ１４のゲートは、前記トランジスタ
ｑｔｔ ＩＱＩＩのドレイン相互接続点に接続されてお
り、上記トランジスタＱｌｌのゲートは前記トランジス
タＱＩｔｌＱｔｔのドレイ／相互接続点に接続されてい
る。さら［、Ｖｏｏｔ源とｖｓｓｔｌｊ（ｆｆｌ端との
間には、ＮチャネルトランジスタＱｌｌ、ゲート・ドレ
イン相互が接続されたＰチャネルトランジスタＱ！４、
ドレイン・ゲート相互が接続されたＮチャネルトランジ
スタＱ＊、ＰチャネルトランジスタＱ２＠が直列に接続
されている。上記トランジスタＱ１３のゲートは前記ト
ランジスタｑｔｔのドレインに接続されておシ、トラン
ジスタＱ！４ ＃ ｑｔｓの各ゲートは前記トランジス
タＱ１．。
Ｑｌｌのソース相互接続点に接続されておシ、トランジ
スタＱｔａのゲートは前記トランジスタＱ０のソースに
接続されている。
スタＱｔａのゲートは前記トランジスタＱ０のソースに
接続されている。
したがって、トランジスタＱｌｌ ＃ Ｑｌｇのソース
相互接続点の電位はＶＢＬ （＝ΣｖＤＤ）、トランジ
スタＱｌｌのドレインの電位はＶＢＬ ＋ＶＡＮ、トラ
ンジスタＱ□のソースの電位はＶＢＬ ＋ ＶＴＮ＋ｌ
／ＴＰ、トランジスタＱｌｔのドレインの電位はＶＢＩ
、 −ＶＴＰ 、 トランジスタＱ！！のソースの電
位はＶＢＬ −ＶＴＰ −ＶＴＮ 、 ） ラｙジス
タＱ１４ ｅ Ｑｌｇのソース相互接続点およびトラン
ジスタＱｚ４ｅＱ□のソース相互接続哉の′ｑＬｆｉ（
ビット線プリチャージ回路１に与えるプリチャージ電源
電位）はＶＢであり、トランジスタＱ！、のドレインの
電位およびトランジスタＱ、６のドレイン１ｔｕ（それ
ぞれセンスアンププリチャージ回路１０Ｋ ゛与
えるプリチャージ電源室Ｍ）は各対応してｖＢｔ、 ＋
ｖ’ｒｐ 、 ＶＢＬ −ＶＴＮ ’１’ある。
相互接続点の電位はＶＢＬ （＝ΣｖＤＤ）、トランジ
スタＱｌｌのドレインの電位はＶＢＬ ＋ＶＡＮ、トラ
ンジスタＱ□のソースの電位はＶＢＬ ＋ ＶＴＮ＋ｌ
／ＴＰ、トランジスタＱｌｔのドレインの電位はＶＢＩ
、 −ＶＴＰ 、 トランジスタＱ！！のソースの電
位はＶＢＬ −ＶＴＰ −ＶＴＮ 、 ） ラｙジス
タＱ１４ ｅ Ｑｌｇのソース相互接続点およびトラン
ジスタＱｚ４ｅＱ□のソース相互接続哉の′ｑＬｆｉ（
ビット線プリチャージ回路１に与えるプリチャージ電源
電位）はＶＢであり、トランジスタＱ！、のドレインの
電位およびトランジスタＱ、６のドレイン１ｔｕ（それ
ぞれセンスアンププリチャージ回路１０Ｋ ゛与
えるプリチャージ電源室Ｍ）は各対応してｖＢｔ、 ＋
ｖ’ｒｐ 、 ＶＢＬ −ＶＴＮ ’１’ある。
次に、上記センスアンプ系の動作を第２図を参照して説
明する。メモリのアドレス入力信号が変化してメモリチ
ップが動作を開始すると、ワード線ＷＬのｔ（ｉがロウ
レベルになって７−ドＩＦｊ ｗ ｔ、が閉じる。次に
、プリチャージ信号φＰＲがアクティブになってプリチ
ャージ期間に入り、上記φｐＨＭ号によりビット線プリ
チャージ回路１が駆動され、ピッ）４１ＢＬ、ＢＬがＶ
ａＬ′ｉ９！ｆｆｌ Ｋプリチャージされる。上記プリ
チャージ信号φＰＲがアクティブになる少し前にセンス
駆動信号ＳＲ，＋７ストア信号ＲＥ８がそれぞれ非アク
ティブになっており、プリチャージ信号φＰＲ、φＰＲ
によりセンスアンププリチャージ回路１０が駆動される
ことによってセンスアンプ駆動信号線２，３の電位は各
対応して”／ＢＬ−）−ＶＴｐ 、 ＶＢＬ −ＶＴＮ
にプリチャージされる。プリチャージ期間が終了してワ
ード線ＷＬおよびダミーワード通が選択されると、メモ
リセルＩＪｃおよびダミーセルからそれぞれのデータが
ビット線ＢＬ 、ＢＬに杭み出されてビット＠ＢＬ。
明する。メモリのアドレス入力信号が変化してメモリチ
ップが動作を開始すると、ワード線ＷＬのｔ（ｉがロウ
レベルになって７−ドＩＦｊ ｗ ｔ、が閉じる。次に
、プリチャージ信号φＰＲがアクティブになってプリチ
ャージ期間に入り、上記φｐＨＭ号によりビット線プリ
チャージ回路１が駆動され、ピッ）４１ＢＬ、ＢＬがＶ
ａＬ′ｉ９！ｆｆｌ Ｋプリチャージされる。上記プリ
チャージ信号φＰＲがアクティブになる少し前にセンス
駆動信号ＳＲ，＋７ストア信号ＲＥ８がそれぞれ非アク
ティブになっており、プリチャージ信号φＰＲ、φＰＲ
によりセンスアンププリチャージ回路１０が駆動される
ことによってセンスアンプ駆動信号線２，３の電位は各
対応して”／ＢＬ−）−ＶＴｐ 、 ＶＢＬ −ＶＴＮ
にプリチャージされる。プリチャージ期間が終了してワ
ード線ＷＬおよびダミーワード通が選択されると、メモ
リセルＩＪｃおよびダミーセルからそれぞれのデータが
ビット線ＢＬ 、ＢＬに杭み出されてビット＠ＢＬ。
ＢＬ間に微少″Ｒ１位差が現われる。
次に、１０７時点にセンス駆動信号８ｇがアクティブに
なシ、センスアンプＳＡのセンス動作が１硝始する。こ
のＪ島台、センス駆動用トランジスタＱ、がオンになる
と、センスアンプ駆動信号線３が電ｇ （ＶＢＬ −Ｖ
ＴＮ ）からＶ８Ｂｅｉ’ｆｉ（ｉ地電位）へと変化す
るので、センスアンプ８ＡのＮチャネルトランジスタＱ
、、Ｑ、のうちの一方（高を位側のビット線、たとえば
ＢＬにゲートが接続されているトランジスタＱ４ ）が
直ちにオンになり、実質的なセンス動作が開始する。こ
れによって、低’１１ｔｃｍのビット線（本例ではＢＬ
、）の電位は急速に変化（低下）する。
なシ、センスアンプＳＡのセンス動作が１硝始する。こ
のＪ島台、センス駆動用トランジスタＱ、がオンになる
と、センスアンプ駆動信号線３が電ｇ （ＶＢＬ −Ｖ
ＴＮ ）からＶ８Ｂｅｉ’ｆｉ（ｉ地電位）へと変化す
るので、センスアンプ８ＡのＮチャネルトランジスタＱ
、、Ｑ、のうちの一方（高を位側のビット線、たとえば
ＢＬにゲートが接続されているトランジスタＱ４ ）が
直ちにオンになり、実質的なセンス動作が開始する。こ
れによって、低’１１ｔｃｍのビット線（本例ではＢＬ
、）の電位は急速に変化（低下）する。
そして、ｔ、２時点にリストア信号ＲＥ８がアクティブ
になってリストア用トランジスタＱ、がオンになると、
センスアンプ駆動信号線２が電位（ＶＢＬ ＋ ＶＴｐ
）から’／ＤＤ亙立へと変化する。この場合、センス
アンプ８ＡのＰチャネルトランジスタＱ、、Ｑ？のうち
の一方（低電立側のピッ）巌ＢＬにゲートが接続されて
いるトランジスタＱ？ ）が直ちにオンになシ、リス
トア動作が直ちに開始し、高電位側のビット線（本例で
はＢＬ、）の電位は’ＶＤＤ電位にリストアされてセン
ス増幅動作が終了する。
になってリストア用トランジスタＱ、がオンになると、
センスアンプ駆動信号線２が電位（ＶＢＬ ＋ ＶＴｐ
）から’／ＤＤ亙立へと変化する。この場合、センス
アンプ８ＡのＰチャネルトランジスタＱ、、Ｑ？のうち
の一方（低電立側のピッ）巌ＢＬにゲートが接続されて
いるトランジスタＱ？ ）が直ちにオンになシ、リス
トア動作が直ちに開始し、高電位側のビット線（本例で
はＢＬ、）の電位は’ＶＤＤ電位にリストアされてセン
ス増幅動作が終了する。
即ち、上記センスアンプ系によれば、センス動作用のセ
ンスアンプ駆動信号線３を従来例よりセンスアンプＳＡ
のセンス用ＭＯ８）？ンジスタＱ４ｐＱ＠の閾値分だけ
低い電圧にプリチャージするようにしたので、センス駆
動信号ＳＥがアクティブになった時点ｔ：で１１ぐにセ
ンス用ｈ４０ Ｂ トランジスタＱ４ｐＱ＠の一方がオ
ンになってセンス動作が開始し、従来例では第４図に示
したようＫｔ、時点から１．時点までセンス動作の開始
が遅れていたことに比べて高速なセンス動作が可能にな
る。同様に、リストア動作用のセンスアンプ駆動信号線
２を従来例よりセンスアンプ８Ａのリストア用Ｖ０８ト
ランジスタＱｇ＊Ｑｙの閾値分だけ高い電圧にプリチャ
ージするようにしたので、リストア信号ｉがアクティブ
罠なうた時点Ｎで直ぐにリストア用ｕ０８トランジスタ
Ｑｌ−Ｑ？の一方がオンになってリストア動作が開始し
、従来例に比べてリストア動作が高速に行なわれる。
ンスアンプ駆動信号線３を従来例よりセンスアンプＳＡ
のセンス用ＭＯ８）？ンジスタＱ４ｐＱ＠の閾値分だけ
低い電圧にプリチャージするようにしたので、センス駆
動信号ＳＥがアクティブになった時点ｔ：で１１ぐにセ
ンス用ｈ４０ Ｂ トランジスタＱ４ｐＱ＠の一方がオ
ンになってセンス動作が開始し、従来例では第４図に示
したようＫｔ、時点から１．時点までセンス動作の開始
が遅れていたことに比べて高速なセンス動作が可能にな
る。同様に、リストア動作用のセンスアンプ駆動信号線
２を従来例よりセンスアンプ８Ａのリストア用Ｖ０８ト
ランジスタＱｇ＊Ｑｙの閾値分だけ高い電圧にプリチャ
ージするようにしたので、リストア信号ｉがアクティブ
罠なうた時点Ｎで直ぐにリストア用ｕ０８トランジスタ
Ｑｌ−Ｑ？の一方がオンになってリストア動作が開始し
、従来例に比べてリストア動作が高速に行なわれる。
また、両速したようにセンス動作用のセンスアンプ駆動
信号線３のプリチャージ電圧を従来例よりも低くしたの
で、センス動作時の上記偏号練３の７ｈ圧振幅が従来例
よりも小さくなシ、消費電力が低くて済む。即ち、上記
電圧振幅はＶＢＬ −ＶＴＮ テあッテ、従来例におけ
るＶＢＬ Ｋ比ヘテ（（ＶＢＬ −ＶＴＮ）／ＶＢＬ
） 倍であり、消費電力の減少率ηは になる。因みに、代表的な値としてＶａＬ＝λ５ｙ、
ＶＴＮ＝ ０．８ Ｖをとると、７７＝０．４６ と
なり、消費電力は従来例に比べて半減する。
信号線３のプリチャージ電圧を従来例よりも低くしたの
で、センス動作時の上記偏号練３の７ｈ圧振幅が従来例
よりも小さくなシ、消費電力が低くて済む。即ち、上記
電圧振幅はＶＢＬ −ＶＴＮ テあッテ、従来例におけ
るＶＢＬ Ｋ比ヘテ（（ＶＢＬ −ＶＴＮ）／ＶＢＬ
） 倍であり、消費電力の減少率ηは になる。因みに、代表的な値としてＶａＬ＝λ５ｙ、
ＶＴＮ＝ ０．８ Ｖをとると、７７＝０．４６ と
なり、消費電力は従来例に比べて半減する。
上述したように本発明の半導体メモリのセンスアンプ系
によれば、センス用のセンスアンプ駆動信号線のプリチ
ャージ電位をビット線対のプリチャージ電位と異ならせ
ることによって、ラッチ型センスアンプにより高速のセ
ンス動作を行なわせることができ、しかもセンス動作時
の消費電力を低くすることができる。
によれば、センス用のセンスアンプ駆動信号線のプリチ
ャージ電位をビット線対のプリチャージ電位と異ならせ
ることによって、ラッチ型センスアンプにより高速のセ
ンス動作を行なわせることができ、しかもセンス動作時
の消費電力を低くすることができる。
【図面の簡単な説明】
第１図は本発１１に係る半導体メモリのセンスアンプ系
の一実施例を示す回路図、第２図は第１図のセンスアン
プ系の動作例を示すタイミング波形図、第３図は従来の
半導体メモリのセンスアンプ系を示す回路図、第４図は
第３図のセンスアンプ系の動作例を示すタイミング波形
図である。 ＷＬ・・・ワード１９、ｉａｃ・・・メモリセル、ＢＬ
、、ＢＬ・・・ビット［，８Ａ・・・センスアンプ、１
・・・ビット線プリチャージ回路、２・・・リストア用
センスアンプ、駆動信号線、３・・・センス用センスア
ンプ駆動信号線、Ｑｌ”’Ｑ！＋１・・・ＭＯＳトラン
ジスタ、１０・・・センスアンププリチャージ回路、１
１・・・プリチャージ電源回路。
の一実施例を示す回路図、第２図は第１図のセンスアン
プ系の動作例を示すタイミング波形図、第３図は従来の
半導体メモリのセンスアンプ系を示す回路図、第４図は
第３図のセンスアンプ系の動作例を示すタイミング波形
図である。 ＷＬ・・・ワード１９、ｉａｃ・・・メモリセル、ＢＬ
、、ＢＬ・・・ビット［，８Ａ・・・センスアンプ、１
・・・ビット線プリチャージ回路、２・・・リストア用
センスアンプ、駆動信号線、３・・・センス用センスア
ンプ駆動信号線、Ｑｌ”’Ｑ！＋１・・・ＭＯＳトラン
ジスタ、１０・・・センスアンププリチャージ回路、１
１・・・プリチャージ電源回路。
Claims (3)
- （１）ワード線選択前に所定電位Ｖ＿Ｂ＿Ｌにプリチャ
ージされるビット線ＢＬ、＠ＢＬ＠の間でワード線選択
により選択されるメモリセルのデータに応じて生じる電
位差をセンス駆動信号により駆動されるラッチ型センス
アンプによりセンス増幅する半導体メモリのセンスアン
プ系において、前記電位差をセンスするための２個のＭ
ＯＳトランジスタの各一端に共通に接続されるセンス用
のセンスアンプ駆動信号線を、前記ビット線のプリチャ
ージと同時に、前記所定電位Ｖ＿Ｂ＿Ｌより上記センス
用のＭＯＳトランジスタの閾値電圧だけ異なる値にプリ
チャージしておくようにしてなることを特徴とする半導
体メモリのセンスアンプ系。 - （２）前記ラッチ型センスアンプは、前記センス用の２
個のＭＯＳトランジスタとリストア用の２個のＭＯＳト
ランジスタとを有し、前記センス用のセンスアンプ駆動
信号線および上記リストア用の２個のＭＯＳトランジス
タの各一端に共通に接続されるリストア用のセンスアン
プ駆動信号線をそれぞれ対応して前記プリチャージと同
時に、前記所定電位Ｖ＿Ｂ＿Ｌより上記センス用のＭＯ
Ｓトランジスタの閾値電圧Ｖ＿Ｔ＿Ｎだけ低い値および
上記リストア用のＭＯＳトランジスタの閾値電圧Ｖ＿Ｔ
＿Ｐだけ高い値にプリチャージしておくようにしてなる
ことを特徴とする前記特許請求の範囲第１項記載の半導
体メモリのセンスアンプ系。 - （３）プリチャージ電源回路の出力電位（Ｖ＿Ｂ＿Ｌ−
Ｖ＿Ｔ＿Ｎ）が一端に与えられ、他端が前記センス用の
センスアンプ駆動信号線に接続され、ゲートにプリチャ
ージ信号φＰＲが与えられるＮチャネルＭＯＳトランジ
スタと、プリチャージ電源回路の出力電位（Ｖ＿Ｂ＿Ｌ
＋Ｖ＿Ｔ＿Ｐ）が一端に与えられ、他端が前記リストア
用のセンスアンプ駆動信号線に接続され、ゲートに反転
プリチャージ信号＠φＰＲ＠が与えられるＰチャネルト
ランジスタと、前記リストア用のセンスアンプ駆動信号
線とセンス用のセンスアンプ駆動信号線との間に直列に
接続されたドレイン・ゲート相互が接続されたＮチャネ
ルＭＯＳトランジスタ、ゲート・ドレイン相互が接続さ
れたＰチャネルＭＯＳトランジスタおよびゲートにプリ
チャージ信号φＰＲが与えられるＮチャネルＭＯＳトラ
ンジスタを有することを特徴とする前記特許請求の範囲
第２項記載の半導体メモリのセンスアンプ系。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60191543A JPS6252790A (ja) | 1985-08-30 | 1985-08-30 | 半導体メモリのセンスアンプ系 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60191543A JPS6252790A (ja) | 1985-08-30 | 1985-08-30 | 半導体メモリのセンスアンプ系 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6252790A true JPS6252790A (ja) | 1987-03-07 |
Family
ID=16276421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60191543A Pending JPS6252790A (ja) | 1985-08-30 | 1985-08-30 | 半導体メモリのセンスアンプ系 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6252790A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01133287A (ja) * | 1987-11-18 | 1989-05-25 | Mitsubishi Electric Corp | ダイナミックランダムアクセスメモリにおけるセンスアンプ駆動装置およびセンスアンプ駆動方法 |
| US6285613B1 (en) | 1999-06-29 | 2001-09-04 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2008269785A (ja) * | 2008-07-04 | 2008-11-06 | Renesas Technology Corp | 半導体記憶装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52102642A (en) * | 1976-02-24 | 1977-08-29 | Toshiba Corp | Dynamic memory device |
| JPS5362433A (en) * | 1976-11-17 | 1978-06-03 | Hitachi Ltd | Sense circuit |
| JPS53108736A (en) * | 1977-03-04 | 1978-09-21 | Nec Corp | Amplifier circuit |
| JPS53124929A (en) * | 1977-04-07 | 1978-10-31 | Nec Corp | Sensing circuit |
| JPS6013394A (ja) * | 1983-07-01 | 1985-01-23 | Hitachi Micro Comput Eng Ltd | Ｍｏｓ記憶装置 |
-
1985
- 1985-08-30 JP JP60191543A patent/JPS6252790A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52102642A (en) * | 1976-02-24 | 1977-08-29 | Toshiba Corp | Dynamic memory device |
| JPS5362433A (en) * | 1976-11-17 | 1978-06-03 | Hitachi Ltd | Sense circuit |
| JPS53108736A (en) * | 1977-03-04 | 1978-09-21 | Nec Corp | Amplifier circuit |
| JPS53124929A (en) * | 1977-04-07 | 1978-10-31 | Nec Corp | Sensing circuit |
| JPS6013394A (ja) * | 1983-07-01 | 1985-01-23 | Hitachi Micro Comput Eng Ltd | Ｍｏｓ記憶装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01133287A (ja) * | 1987-11-18 | 1989-05-25 | Mitsubishi Electric Corp | ダイナミックランダムアクセスメモリにおけるセンスアンプ駆動装置およびセンスアンプ駆動方法 |
| US6285613B1 (en) | 1999-06-29 | 2001-09-04 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2008269785A (ja) * | 2008-07-04 | 2008-11-06 | Renesas Technology Corp | 半導体記憶装置 |
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