JPS6013394A - Ｍｏｓ記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ＭＯＳＦＥＴ　（絶縁ゲート形電界効果ト
ランジスタ）で構成された記憶装置に関するもので、例
えば、一対の平行に配置された相補データ線対を短絡し
て、Ｖｃｃ／２にプリチャージを行うとともに、そのセ
ンスアンプとしてラッチ形態の０ＭＯ３（相補型ＭＯ３
）インバータを用いたダイナミック型ＲＡＭ　（ランダ
ム・アクセス・メモリ）に有効な技術に関するものであ
る。

〔背景技術〕

本願発明者等は、この発明に先立ってアドレス信号の変
化を検出して内部回路の動作に必要な各種タイミング信
号を形成するものとした擬似スタティック型ＲＡＭを既
に開発した。すなわち、情報を電荷の形態で記憶するキ
ャパシタとアドレス選択用ＭＣ）ＳＦＥＴとによって構
成されるダイナミック型メモリセルを用いるとともに、
その周辺回路をＣＭＯＳスタティック型回路で構成し、
上記アドレス信号の変化を検出して必要なタイミング信
号を得ることによって、外部からはスタティック型ＲＡ
Ｍと同等に扱えるようにするものである。

このＭＯ３記憶装置の要部回路を第１図に示す。

代表として示されている記憶用キャパシタＣｓとアドレ
ス選択用Ｍ　ＯＳ　Ｆ　ＥＴ　Ｑ　１５で構成された１
ＭＯ３型メモリセルがマトリックス状に配置されている
。上記メモリセルは、代表として示されている一対の平
行に配置された相補データ線り。

Ｄのいずれか一方に、その入出力ノードが結合されたい
わゆる２交点方式で配置される。

上記相補データ線り、Ｄのプリチャージは、プリチャー
ジパルスφｐｃｒを受けて相補データ線り。

Ｄを短象各して、データＩｔ！Ｄ、ＤをＶｃｃ／２にプ
リチャージするＭＯ３ＦＥＴＱＩ　４により構成される
。センスアンプは、電源電圧Ｖｃｃと回路の接地電位Ｖ
ｓｓにそれぞれｐチャンネルＭＯＳ　Ｆ　ＥＴとｎチャ
ンネルＭＯ３ＦＥＴで構成されたパワースイッチＭＯ３
ＦＥＴＱＩ　２，０．１０が設けられた０ＭＯ３（相補
型ＭＯ３）ラッチ回路で構成され、その一対の入出力ノ
ードは、上記相補データ線り。

Ｄに結合されている。タイミングパルスφｐａ及びφｐ
ａは、上記パワースイッチＭＯ３ＦＥＴＱＩ　Ｏ。

Ｑｌ２を制御するためのものである。パワースイッチＭ
Ｏ３ＦＥＴＱＩ　Ｏ，Ｑｌ　２は、プリチャージ直前に
オフ状態にされる。これにより相補データ線り、Ｄは前
の読み出し又は書込み動作に従ったＶｃｃ、Ｖｓｓレベ
ルをフローティング状態で保持する。そして、上記プリ
チャージＭＯ３ＦＥＴＱ１４のオンにより上記相補デー
タ線り、Ｄを短絡する。これにより両データ線Ｄ　、　
Ｄ　ｔ−Ｖ　ｃｃ／　２にプリチャージする。このよう
に相補データ線対のプリチャージは、一対の相補データ
線を単に短絡させることにより、約Ｖｃｃ／２の中間レ
ベルにするものであるので、データ線をＯボルトからＶ
ｃｃレベルまでチャージアップするものに比べ、そのレ
ベル変化量が小さく、プリチャージＭＯ３ＦＥＴのゲー
ト電圧を通常の論理レベル（Ｖｃｃ）を用いても十分に
非飽和状態でオンさせることが出来るからプリチャージ
動作を高速に、しかも低消費電力の下に行うことができ
る。

そして、上記のように、プリチャージレベルを約Ｖｃｃ
／２の中間レベルにするものであるので、メモリセルの
読み出し時においても、メモリセルのスイッチＭＯＳ　
Ｆ　ＥＴのゲート電圧（ワード線選択電圧）として通常
の論理レベル（Ｖｃｃ）を用いても十分に非飽和状態で
オンさせることが出来るから、ブートストラップ電圧を
用いることなく、情報記憶キャパシタの全電荷読み出し
が可能となる。

また、読み出し基準電圧は、メモリセルが選択されない
一方のデータ線のプリチャージレベルを利用しているの
で、読み出し基準電圧を形成するダミーセルは、あって
もなくてもよい。

上記プリチャージ動作において、次のような問題の生じ
ることが本願発明者の研究によって明らかにされた。す
なわち、プリチャージ動作において、相補データ線対が
約Ｖｃｃ／２にプリチャージされることによって、上記
センスアンプを構成するラッチ形態のＣＭＯＳインバー
タに中間レベルが供給されること、及びパワースイッチ
ＭＯ３ＦＥＴのオフ状態によって、センスアンプの両型
圧端子（共通化された電源供給線Ｎｌ、Ｎ２）はフロー
ティング状態での電圧ＶｃｃとＯｖを保持している。し
たがって、上記中間レベルの供給によってＣＭＯＳラッ
チ回路を構成するＭＯ３ＦＥＴＣＩ。

６〜Ｑ９が全てオン状態となって、相補データ線対り、
Ｄとセンスアンプの電源供給線Ｎｌ、Ｎ２との間も接続
されてしまう。

このため、相補データ線対間の電荷分散の他にセンスア
ンプの電源供給線の寄生容量との電荷分散が行われる。

上記相補データ線対の寄生容量は、同じ数のメモリセル
が接続されることによってはゾ等しく設定されている。

しかし、上記センスアンプの電源供給線は、電源電圧側
にはｐチャンネルＭＯ３ＦＥＴＱ７．Ｑ９とＱ１２のソ
ースとドレインが接続され、接地電位側にはｎチャンネ
ルＭＯ３ＦＥＴＱ６．Ｑ８とＱＩＯのソースとドレイン
が接続されるので、その寄生容量値がアンバランスとな
る。このため、上記相補データ線対のプリチャージレベ
ルが変動して、動作マージンを悪化させる原因になる。

〔発明の目的〕

この発明の目的は、動作マージンの改善を図ったＭＯ３
記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明ｍ書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、相補データ線対を短絡することによってプリ
チャージを行うメモリアレイのセンスアンプとしてＣＭ
ＯＳラッチ回路を用いるとき、その共通化された一対の
電源共通線もプリチャージ期間に短絡することによって
、センスアンプを構成するＭＯＳ　Ｆ　ＥＴをオフ状態
にする。これによって、電源供給線における寄生容量が
相補データ線対のプリチャージ動作に影響を及ぼすのを
防止するものである。

ｒ実施例〕 第２図には、この発明の一実施例のブロック図が示され
ている。

同図において、点線で囲まれた各回路ブロックは、公知
の半導体集積回路の製造技術によって、シリコンのよう
な１個の半導体基板上において形成され、例えば、端子
ＤＯ〜Ｄ７．ＡＯ〜Ａ１４゜ＷＥ、Ｑ３．ＲＥＳＨ及び
Ｖｃｃ、　Ｖｓｓは、その外部端子とされ、端子Ｖ　ｃ
ｃ、Ｖ　ｓｓには図示しない適当な外部電源装置から給
電が行われる。

回路記号Ｍ−ＡＲＹで示されているのは、メモリアレイ
であり、記憶用キャパシタとアドレス選択用ＭＯ３ＦＥ
Ｔで構成された１ＭＯ３型メモリセルがマトリックス状
に配置されて構成されている。この実施例では、特に制
限されないが、上記メモリセルは一対の平行に配置され
た相補データ線り、　Ｄのいずれか一方に、その入出力
ノードが結合されたいわゆる２交点方式で配置される。

回路記号ＰＣＩで示されているのは、データ線プリチャ
ージ回路であり、プリチャージパルスφｐｃｒを受けて
、相補データ線り、Ｄを短絡してＶｃｃ／２にプリチャ
ージするＭＯＳ　Ｆ　ＥＴにより構成される。

回路記号ＳＡで示されているのは、センスアンプであり
、特に制限されないが、電源電圧Ｖｃｃと回路の接地電
位ＶｓｓにそれぞれパワースイッチＭＯ３ＦＥＴが設け
られた０ＭＯ３（相補型ＭＯ３）ラッチ回路で構成され
、その一対の入出力ノードは、上記相補データ線り、Ｄ
に結合されている。

後で第３図を用いて説明するが、上記パワースイッチＭ
Ｏ３ＦＥＴは、複数のＣＭＯＳラッチ回路に対して共通
に使われる。

タイミングパルスφｐａｌ、φｐａｌ　及びφｐａ２．
φｐａ２は、上記パワースイッチＭＯＳ　Ｆ　ＥＴを制
御するためのものである。パワースイッチＭＯ３ＦＥＴ
は、プリチャージ直前にオフ状態にされる。これにより
相補データ線り、Ｄはフローティング状態でＶ　ｃｃ、
　Ｖ　ｓｓレベルを保持する。そして、上記プリチャー
ジＭＯＳＦＢＴのオンにより上記相補データ線り、Ｄが
短絡され、Ｖｃｃ／２にプリチャージされる。この実施
例のようにメモリアレイのプリチャージ動作を、一対の
相補データ線（後述する共通相補データ線も同様である
）を単に短絡させることにより、上述したと同様な各種
の効果が得られる。また、上記パワースイッチＭＯ３Ｆ
ＥＴのオンによりにより複数のＣＭＯＳラッチ回路のそ
れぞれに電源電圧Ｖｃｃと回路の接地電位とを供給する
電源供給線Ｎｌ、Ｎ２との間には上記プリチャージ期間
にオン状態にされるリセット用のＭＯＳＦＥＴが設けら
れる。

なお、上記タイミング信号φｐａＬφｐａｌとは互いに
相補的な信号であり、タイミング信号φｐａ２゜とφｐ
ａ２も互いに相補的な信号である。図面を簡単にするた
めに、同図においては、タイミング信号φｐａＬφｐａ
ｌを合わせて’Ｌｐ　ａ　１と表し、タイミング信号φ
ｐａ２＋φｐａ２を合わせてｆ３　ａ　２と表している
。

回路記号Ｃ−５Ｗで示されているのは、カラムスイッチ
であり、カラム選択信号に従って、選択された相補デー
タ線を共通相補データ線に結合させる。

回路記号Ｒ−ＡＤＢで示されているのは、ロウアドレス
バッファであり、外部端子ＡＯ−Ａ８からの外部アドレ
ス信号を受けて、内部相補アドレス信号ａ　Ｏ＝ａ　８
．　ａ　Ｏ−ａ　８を形成する。なお、以後の説明及び
図面では、一対の内部相補アドレス信号、例えばａｏ、
ａｏを内部相補アドレス信号ユ０と表すことにする。し
たがって、上記内部相補アドレス信号ａｏ−ａ８．ａｏ
〜ａ８は、立０〜土８と表す。

回路記号Ｃ−ＡＤＨで示されているのは、カラムアドレ
スバッファであり、外部端子Ａ９〜Ａ１４から′の外部
アドレス信号を受けて、内部相補アドレス信号ａ９〜ａ
１４．ａ９〜ａ１４を形成する。なお、上述した内部相
補アドレス信号の表し方に従って、図面及び以下の説明
では、上記内部相補アドレス信号ａ９〜ａ１４．″″；
；９〜丁１４を土９〜ａ１４と表す。

回路記号Ｒ−ＤＣＲで示されているのは、ロウアドレス
デコーダであり、後述するマルチプレクサＭＰＸを介し
た内部相補アドレス信号旦」〜ユ８を受けて、Ｍ−ＡＲ
Ｙのワード線選択信号を形成する。このワード線選択信
号は、ワード線選択タイミング信号φＸに同期して、Ｍ
−ＡＲＹに伝えられる。

回路記号Ｃ−ＤＣＲで示されているのは、カラムアドレ
スデコーダであり、内部相補アドレス信号１９〜１１４
を受けて、Ｍ−ＡＲＹのデータ線選択信号を形成する。

このデータ線選択信号は、データ線選択タイミング信号
φｙに同期して、カ１ ラムスイッチＣ−５Ｗに伝えられる。

回路記号ＰＣ２で示されているのは、共通相補データ線
のプリチャージ回路であり、特に制限されないが、プリ
チャージパルスφｐｃｄを受けて共通相補データ線を短
絡する上記プリチャジ回路ＰＣＩと同様なＭＯＳＦＥＴ
により構成されている。

回路記号ＭＡで示されているのは、メインアンプであり
、上記センスアンプＳＡと同様な回路構成とされる。ま
た、特に制限されないが、その一対の電源供給線間に、
上記センスアンプＳＡと同様なリセット用のＭＯＳＦＥ
Ｔが設けられる。タイミングパルスφｍａｌ、φｍａ１
及びφｍａ２＋φｍａ２ば、そのパワースイッチＭＯ３
ＦＥＴを制御するためのものである。なお、このタイミ
ング信号φｍａｌとφｍａｌとは、互いに相補的な信号
であり、タイミング信号φｍａ２とφｍａ２も互いに相
補的な信号である。同図においては、タイミング信号φ
ｍａＬφｍａｌを合わせてＬ旦１と表し、タイミング信
号φｍａ２＋φｍａ２を合わせて１肌２と表している。

回路記号ＤＯＢで示されているのは、データ出２ カバッファであり、読み出しタイミングパルス７ｒｗに
より、メインアンプＭＡからの読み出しデータを外部端
子Ｄｏ−Ｄ７にそれぞれ送出する。なお、書込み時には
、読み出しタイミングパルス７ｒｔｖによりこのＤＯＢ
は、不動作状態（出力ハイインピーダンス）にされる。

回路記号ＤＩＲで示されているのは、データ入カバソフ
ァであり、書込みタイミングパルスφｒｗにより、外部
端子ＤＯ−Ｄ７がらの書込みデータを共通相補データ線
に伝える。なお、読み出し時には、書込みタイミングパ
ルスφｒＨによりこのＤｒＥは不動作状態にされる。

上述した各種タイミング信号は、次の各回路ブロックに
より形成される。

回路記号ＲＥＧで示されているのは、特に制限されない
が、アドレス信号ａＯ−ａ８（又は；０〜ａ８）を受け
て、その立ち上がり又は立ち下がりのエツジを検出する
エツジトリガ回路である。

回路記号ＣＥＧで示されているのは、特に制限されない
が、アドレス信号ａ９〜ａ１４（又は；９〜；１４）を
受けて、その立ち上がり又は立ち下がりのエツジを検出
するエツジトリガ回路である。

上記エツジトリガ回路ＲＥＧは、特に制限されないが、
アドレス信号ａｏ−ａ８と、その遅延信号とをそれぞれ
受ける排他的論理和回路と、これらの排他的論理和回路
の出力信号を受ける論理和回路とによって構成される。

すなわち、アドレス信号とそのアドレス信号の遅延信号
とを受ける排他的回路が各アドレス信号に対して設けら
れている。この場合９個の排他的論理和回路が設けられ
ており、この９個の排他的論理和回路の出力信号が論理
和回路に入力されている。このエツジトリガ回路ＲＥＧ
は、アドレス信号ａＯ〜ａ８のうちいずれかが変化する
と、その変化タイミングに同期したエツジ検出パルスφ
ｒを形成する。

上記エツジトリガ回路ＣＥＧは、上記エツジトリガ回路
ＲＥＧと同様な構成にされている。すなわち、アドレス
信号ａ９〜ａ１４と、その遅延信号とをそれぞれ受ける
排他的論理和回路と、これらの排他的論理和回路の出力
信号を受ける論理和回路とによって構成されている。こ
のエツジトリガ回路ＣＥＧは、上記エツジトリガ回路Ｒ
ＥＧと同様に、アドレス信号ａ９〜ａ１４のうちいずれ
かが変化したとき、その変化タイミングに同期したエツ
ジ検出パルスφＣを形成する。

回路記号ＴＧで示されているのは、タイミング発生回路
であり、上記代表として示された主要なタイミング信号
等を形成する。すなわち、このタイミング発生回路ＴＧ
は、エツジ検出パルスφｒ。

φＣの他、外部端子から供給されるライトイネ−記一連
のタイミングパルスを形成する。

回路記号ＭＰＸで示されているのは、マルチプレクサで
あり、後述する自動リフレッシュ回路ＲＥＦからの制御
信号φｒｅｆに従って、上記アドレスバッファＲ−ＡＤ
Ｂで形成された内部相補アドレス信号土０−１８と、上
記自動リフレッシュ回路ＲＥＶで形成された内部相補ア
ドレス信号ａＱ〜主８とを選択的に上記デコーダＲ−Ｄ
ＣＨに伝５ える。

回路記号ｖｂｂ−ｃで示されているのは、基板バイアス
電圧発生回路である。

回路記号ＲＥＦで示されているのは、自動リフレッシュ
回路であり、フレッシュアドレスカウンタ、タイマー等
を含んでおり、外部端子からのリフレッシュ信号ＲＥＳ
Ｈをロウレベルにすることにより起動される。

すなわち、チップ選択信号Ｃ８がハイレベルのときにリ
フレッシュ信号ＲＥＳＨをロウレベルにすると自動リフ
レッシュ回路ＲＥＦは、制御信号φｒｅｆによってマル
チプレクサＭＰＸを切り換えて、内蔵のリフレッシュア
ドレスカウンタからの内部アドレス信号をロウデコーダ
Ｒ−ＤＣＲに伝えて一本のワード線選択によるリフレッ
シュ動作（オートリフレッシュ）を行う。また、リフレ
ッシュ信号ＲＥＳＨをロウレベルにしつづけるとタイマ
ーが作動して、一定時間毎にリフレッシュアドレスカウ
ンタが歩進させられて、この間連続的なリフレッシュ動
作（セルフリフレッシュ）をｔテロ う。

第３図には、上記第２図における主要な回路の具体的一
実施例の回路図が示されている。以下の説明において、
特に説明しない場合、ＭＯＳＦＥＴはｎチャンネル型の
ＭＯＳＦＥＴである。

メモリアレイＭ−ＡＲＹは、その一対の行が代表として
示されており、一対の平行に配置された相補データ線り
、　Ｄに、スイッチＭＯ３ＦＥＴＱ１５ないしＱｌＢと
ＭＯ３容量とで構成された複数のメモリセルのそれぞれ
の入出力ノードが同図に示すように所定の規則性をもっ
て配分されて結合されている。

プリチャージ回路ＰＣＩは、代表として示されたＭＯ３
ＦＥＴＱＩ　４のように、相補データ線り。

０間に設けられたスイッチＭＯ３ＦＥＴＱＩ　４により
構成される。

センスアンプＳＡは、代表とルで示されたｐチャンネル
ＭＯ３ＦＥＴＱ７．Ｑ９と、ｎチャンネルＭＯ３ＦＥＴ
Ｑ６．Ｑ８とからなるＣＭＯ３（相補型ＭＯ３）ラッチ
回路で構成され、その一対の入出力ノードが上記相補デ
ータ線り、Ｄに結合されている。また、上記ラッチ回路
には１．特に制■されないが、並列形態のｐチャンネル
ＭＯ３ＦＥＴＱ１２．Ｑｌ３を通して電源電圧Ｖｃｃが
供給され、並列形態のｎチャンネルＭＯ３ＦＥＴＱＩＯ
，Ｑｌｌを通して回路の接地電圧ＶＳ３が供給される。

これらのパワースイッチＭＯ３ＦＥＴＱＩＯ，Ｑｌｌ及
びＭＯ３ＦＥＴＱＩ　２．Ｑｌ　３は、他の同様な行に
設けられたセンスアンプＳＡに対して共通に用いられる
。このように構成された一対の電源供給線Ｎｌ、Ｎ２間
には、上記プリチャージ期間にオン状態となるリセット
用ＭＯ３ＦＥＴＱ４５が設けられる。

上記ＭＯ３ＦＥＴＱＩ　Ｏ，Ｑｌ　２のゲートには、セ
ンスアンプＳＡを活性化させる相補タイミングパルスφ
ｐａｌ　＋　φｐａｌが印加され、ＭＯ３ＦＥＴＱｌｌ
、Ｑｌ３のゲートには、上記タイミングパルスφｐａｌ
　＋　φｐａｌより遅れた、相補タイミングパルスφｐ
ａ２　＊　φｐａ２が印加される。この理由は、メモリ
セルからの微小読み出し電圧でセンスアンプＳＡを動作
させたとき、データ線のレベル落ち込みを比較的小さな
コンダクタンスのＭＯ３ＦＥＴＱＩＯ，Ｑｌ、２により
電流制限を行うことにより防止する。

そして、上記ＳＡでの増幅動作によって相補データ線間
の電位差を大きくした後、比較的大きなコンダクタンス
のＭＯ３ＦＥＴＱＩ　１．Ｑｌ　３をオンさせて、その
増幅動作を速くする。このように２段階に分けて、セン
スアンプＳＡの増幅動作を行わせることによって、相補
データ線のハイレベル側の落ち込みを防止しつつ、高速
読み出しを行うことができる。

ロウデコーダＲ−ＤＣＲは、その１回路分（ワード線４
本分）が代表として示されており、例えばアドレス信号
ａ２〜ａ６を受けるｎチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ
　Ｑ　３２〜Ｑ　３６及びｐチャンネ）ＬｉＭＯ３ＦＥ
ＴＱ３７〜Ｑ４１で構成された０Ｍ０３回路によるＮＡ
ＮＤ　（ナンド）回路で上記４本分のワード線選択信号
が形成される。

このＮＡＮＤ回路の出力は、ＣＭＯＳインバー９ りＩＶＩで反転され、カットＭＯ３ＦＥＴＱ２８〜Ｑ３
１を通して、ＭＯ３ＦＥＴＱ２４〜Ｑ２７のゲートに伝
えられる。

また、相補アドレス信号ａｏ、ａｌで形成されたデコー
ド信号と、タイミングパルスφＸとの組合せで形成され
た４通りのワード線選択タイミング信号φＸＯＯないし
φｘｌｌが上記ＭＯ３ＦＥＴＱ２４〜Ｑ２Ｔを介して各
ワード線に伝えられる。また、各ワード線と接地電位と
の間には、ＭＯ３ＦＥＴＱ２０〜Ｑ２３が設けられ、そ
のゲートに上記ＮＡＮＤ回路の出力が印加されることに
よって、非選択時のワード線を接地電位に固定させるも
のである。

上記ワード線には、リセット用のＭＯ３ＦＥＴＱ１ない
しＱ４が設けられており、リセットパルスφｐ＋＜を受
げてこれらのＭＯ３ＦＥＴＱＩ〜Ｑ４がオンすることに
よって、選択されたワード線が接地レベルにリセットさ
れる。

カラムスイッチＣ−５Ｗは、代表として示されているＭ
Ｏ３ＦＥＴＱ４２．Ｑ４３のように、相０ 補データ線り、　Ｄと共通相補データ線ＣＤ、ＣＤを選
択的に結合させる。これらのＭＯ３ＦＥＴＱ４２、Ｑ４
３のゲートには、カラムデコーダＣ−ＤＣＲからの選択
信号が供給される。

上記共通相補データ線ＣＤ、ＣＤ間には、上記同様なプ
リチャージ回路ＰＣ２を構成するプリチャージＭＯ３Ｆ
ＥＴＱ４４が設けられている。

この共通相補データ線ＣＤ、ＣＤには、上記センスアン
プＳＡと同様な回路構成のメインアンプＭＡの一対の入
出力ノードが結合されている。

なお、第２図のブロック図では、×８ビット構成とされ
ているが、この実施例ではそのうち１ビット分のメモリ
アレイを示している。

Ｃ効　果〕 相補データ線対のプリチャージにおいて、センスアンプ
ＳＡの一対の電源供給線を短絡してはゾ相補データ線対
の同様な中間レベルにリセットするものである。したが
って、上記相補データ線対のプリチャージ動作によって
相補データ線対が中間レベルとなってもセンスアンプＳ
Ａを構成する増幅ＭＯ３ＦＥＴがオンすることはない。

すなわち、上記プリチャージ期間において増幅ＭＯ３Ｆ
ＥＴのゲート側が接続される相補データ線と増幅ＭＯ５
ＦＥＴのソース側が接続される電源供給線とがはソ′同
電位となるので、これらの増幅ＭＯ３ＦＥＴはオフ状態
になるものである。これにより、読み出し動作時に基準
電圧として用いられる相補データ線対のプリチャージ電
位は、精度良く、安定した約Ｖｃｃ／２のレベルとする
ことができるから、動作マージンの拡大を図ることがで
きるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記ダイナミ
ック型ＲＡＭを構成する各回路ブロックの具体的回路構
成は、種々の変形を採ることができるものである。また
、記憶ビットは、×１等種々の変形を採ることができる
ものである。また、電源供給線を短絡するＭＯＳＦＥＴ
ば、複数個設けるものであってもよい。

〔利用分野〕

この発明は、相補データ線対をＶｃｃ／２にプリチャー
ジするとともに、ＣＭＯＳラッチ回路で構成されたセン
スアンプを用いるＭＯ３記憶装置に広く利用できるもの
である。

【図面の簡単な説明】

第１図は、この発明に先立って開発されたＭＯ８Ｏ８記
憶装置部回路図、 第２図は、この発明の一実施例を示すブロック図・ 第３図は、その主要な回路の具体的一実施例を示す回路
図である。 Ｍ−ＡＲＹ・・メモリアレイ、ＰＣＩ−・プリチャージ
回路、ＳＡ・・センスアンプ、Ｒ−ＡＤＢ・・ロウアド
レスバッファ、Ｃ−５Ｗ・・カラムスイッチ、Ｃ−ＡＤ
Ｂ・・カラムアドレスバッファ、Ｒ−ＤＣＲ・・ロウア
ドレスデコーダ、Ｃ−ＤＣＲ・・カラムアドレスデコー
ダ、ＰＣ２・・プリチャージ回路、ＭＡ・・メインアン
プ、Ｒ３ ＥＣ，ＣＥＧ・・エツジトリガ回路、ＴＧ・・タイミン
グ発生回路、ＲＥＦ・・自動リフレッシュ回路、ＤＯＢ
・・データ出力バッファ、ＤＩＲ・・データ人力バッフ
ァ、ＭＰＸ・・マルチプレクサ、Ｖｂｂ−Ｇ・・基板バ
イアス回路。 ４ 耳−

Claims (1)

1. 【特許請求の範囲】 １、一対の平行に配置された相補データ線対を短絡する
   ことによって、そのプリチャージを行うプリチャージ回
   路と、上記一対の相補データ線対に一対の入出力端子が
   接続されたラッチ形態のＣＭＯＳインバータで構成され
   たセンスアンプと、上記センスアンプの一対の電圧端子
   と電源電圧端子。 接地電位端子との間にそれぞれ設けられたパワースイッ
   チＭＯＳ　Ｆ　ＥＴと、上記プリチャージ期間にオン状
   態となってセンスアンプの一対の電圧端子間を短絡する
   リセット用ＭＯ３ＦＥＴとを含むことを特徴とするＭＯ
   ３記憶装置。 ２、上記データ綜にその入出力端子が接続される情報記
   憶のためのメモリセルは、情報記憶用キャパシタと、ア
   ドレス選択用のＭＯＳＦＥＴとにより構成され、このメ
   モリセルの書込み及び読み出しのための周辺回路は、Ｃ
   ＭＯ３回路で構成されるものであることを特徴とする特
   許請求の範囲第１項記載のＭＯ３記憶装置。 ３、上記パワースイッチＭＯ３ＦＥＴは、比較的早いタ
   イミングでセンスアンプを動作状態にする電源電圧側の
   ｐチャンネルＭＯ３ＦＥＴと接地電位側のｎチャンネル
   ＭＯＳ　Ｆ　ＥＴと、上記タイミングより遅れてオン状
   態となる電源電圧側のｐチャンネルＭＯＳ　Ｆ　ＥＴと
   接地電位側のｎチャンネルＭＯ３ＦＥＴにより構成され
   るものであることを特徴とする特許請求の範囲第１又は
   第２項記載のＭＯ３記憶装置。