JPS60201592A

JPS60201592A - Ｍｏｓ記憶装置

Info

Publication number: JPS60201592A
Application number: JP59056031A
Authority: JP
Inventors: Tsuratoki Ooishi; 貫時大石; Yasunori Yamaguchi; 山口　泰紀
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-03-26
Filing date: 1984-03-26
Publication date: 1985-10-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔技術分野〕この発明は、ＭＯＳＦＥＴ　（絶縁ゲート形電界効果ト
ランジスタ）で構成された記憶装置に関するもので、例
えば、外部端子からのアドレス信号と内部回路で形成し
たリフレッシュ用のアドレス信号をチップ選択信号に従
って選択的に切り換えるとともに、その切り換えられた
アドレス信号の変化を検出して内部回路の動作に必要な
タイミング信号を形成するダイナミック型ＲＡＭ　（ラ
ンダム・アクセス・メモリ）に利用してを効な技術に関
するものである。

〔背景技術〕

本願発明者等は、この発明に先立ってアドレス信号の変
化を検出して内部回路の動作に必要な各種タイミング信
号を形成するものとした擬似スタティック型ＲＡＭを提
案した（特願昭５７−１６４８３１号）。すなわち、情
報を電荷の形態で記憶するキャパシタとアドレス選択用
ＭＯＳ　Ｆ　ＥＴとによって構成されるダイナミック型
メモリセルを用いるとともに、その周辺回路をＣＭＯ３
（相補型ＭＯ３＞スタティック型回路で構成し、上記ア
ドレス信号の変化を検出して必要なタイミング信号を得
ることによって、外部からはスタティック型ＲＡＭと同
等に扱えるようにするものである。

また、半導体基板上において形成された上記のダイナミ
ック型メモリセルにおいては、上記キャパシタに蓄積さ
れた電荷が、リーク電流等によって時間とともに減少し
てしまう。このため、常にメモリセルに正確な情報を記
憶させておくためには、メモリセルに記憶されている情
報を、その情報が失われる前に読み出して、これを増幅
して再び同じメモリセルに書込む動作、いわゆるリフレ
ッシュ動作を行う必要がある。例えば、６４にビットの
ダイナミック型ＲＡＭにおけるメモリセルの自動リフレ
ッシュ方式として、ｒ電子技術」誌のＶｏ１２．３、Ｎ
ｏ　３のｐｐ３ｏ〜３３に示されている自動リフレッシ
ュ回路が公知である。すなわち、ダイナミック型ＲＡＭ
に、リフレッシュ制御用の外部端子を設けて、この外部
端子にロウレベルのリフレッシュ制御信号ＲＥＳＨを印
加することにより、ダイナミック型ＲＡＭ内の複数のメ
モリセルが自動的にリフレッシュされるオートリフレッ
シュ機能と、上記リフレッシュ信号ＲＥＳＨをロウレベ
ルにしつづけることにより内蔵のタイマー回路を作動さ
せて、一定周期毎に上記リフレッシュ動作を行うセルフ
リフレッシュ機能とが設けられている。

このような自動リフレッシュ回路を上述のようなダイナ
ミック型ＲＡＭに適用すると、次のような問題の生じる
ことが本願発明者の研究によって明らかにされた。すな
わち、上記外部端子からのアドレス信号と、内部回路で
形成したリフレッシュ用のアドレス信号をチップ選択信
号ｃｓに従って切り換えるものとすると、チップ選択信
号Ｃ８がハイレベルの非選択状態において、常にリフレ
ッシュ用のアドレス信号に切り換えを行うものとなる。

通常、上記チップ非選択状態になる前の外部アドレス信
号とリフレッシュ用のアドレス信号とは一致しないから
、上記切り換え動作によってアドレス信号の変化検出回
路が動作してしまい、リフレッシュ制御信ｑＲＥｓＨが
ハイレベルのリフレッシュ動作を行わないスタンバイ状
態でも、リフレッシュ動作の起動がかけられてしまう。

したがって、スタンバイ期間を上記リフレッシュ動作に
必要な時間より短くすると、リフレッシュ動作が中断さ
れることにより、上記増幅した信号の再書込みが行われ
なくなって情報の破壊につながるという問題が生じる。

また、上記不必要なリフレッシュ動作によって無駄な電
流消費が行われてしまうものとなる。

〔発明の目的〕

この発明の目的は、誤動作を防止したＭＯ３記憶装置を
提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、チップ非選択状態でリフレッシュ動作を行わ
ない時には、以前のアドレス信号をラッチ回路により保
持さるようにすることによって、無意味なリフレッシュ
の起動がかけらないようにするものである。

〔実施例〕

第１図には、この発明の一実施例のブロック図が示され
ている。同図において、点線で囲まれた各回路ブロック
は、公知の半導体集積回路の製造技術によって、特に制
限されないが、単結晶シリコンのような１個の半導体基
板上において形成される。例えば、端子ＤＯ〜Ｄ？、Ａ
Ｏ〜Ａ１４゜ＷＥ、Ｃ３，ＲＥＳＨ及びＶｃｃ、Ｖｓｓ
は、その外部端子とされ、端子Ｖ　ｃｃ、　Ｖ　ｓｓに
は図示しない適当な外部電源装置から給電が行われる。

回路記号Ｍ−ＡＲＹで示されているのは、メモリアレイ
であり、記憶用キャパシタとアドレス選択用ＭＯＳ　Ｆ
　ＥＴで構成された公知の１ＭＯ３型メモリセルがマト
リックス状に配置されている。

この実施例では、特に制限されないが、上記メモリセル
は一対の平行に配置された相補データ線り。

Ｄのいずれか一方に、その入出力ノードが結合された２
交点方式で配置される。

回路記号ＰＣＩで示されているのは、データ線のプリチ
ャージ回路であり、プリチャージパルスφｐｃｒを受け
、特に制限されないが、相補データ線り、Ｄを短絡して
、それをＶｃｃ／２にプリチャージするＭＯＳＦＥＴに
より構成される。

回路記号ＳＡで示されているのは、センスアンプであり
、特に制限されないが、電源電圧Ｖｃｃと回路の接地電
位ＶｓｓにそれぞれパワースイッチＭＯ３ＦＥＴが設け
られたＣＭＯ３（相補型ＭＯ３）ラッチ回路で構成され
、その一対の入出力ノードは、上記相補データ線り、Ｄ
に結合されている。

タイミング信号ｊ−ｐａは、上記パワースイッチＭＯ３
ＦＥＴを制御するためのものである。上記タイミング信
号−φ−ｐａは、タイミングφｐａ、と、これとは逆位
相のタイミング信号Ｔｐａとによって構成されている。

このタイミング信号φｐａを受けるＮチャｙ、ｉル型Ｍ
ｏ５ＦＥＴ及びタイミングパルスｅｐａを受けるＰチャ
ンネルＭＯ３ＦＥＴで構成されたセンスアンプＳＡのパ
ワースイッチＭＯＳ　Ｆ　ＥＴは、プリチャージ直前に
オフ状態にされる。これにより相補データ線り、Ｄはフ
ローティング（ハイインピーダンス）状態でＶ　ｃｃ、
Ｖ　ｓｓレベルを保持する。そして、上記プリチャージ
ＭＯＳ　Ｆ　ＥＴのオンにより上記相補データ線り、Ｄ
が短絡され、Ｖｃｃ／２にプリチャージされる。

この実施例のメモリアレイのプリチャージ動作は、一対
の相補データ線（後述する共通相補データ線も同様であ
る）を単に短絡させることにより、約Ｖｃｃ／２の中間
レベルにするものであるので、０ボルトからＶｃｃレベ
ルまでチャージアンプするものに比べ、そのレベル変化
量が小さく、プリチャージＭＯ３ＦＥＴのゲート電圧を
通常の論理レベル（Ｖｃｃ）を用いても十分に非飽和状
態でオンさせることが出来るからプリチャージ動作を高
速に、しかも低消費電力の下に行うことができる。

そして、上記のように、相補データ線のプリチャージレ
ベルを約ＶにＣ／２の中間レベルにするものであるので
、メモリセルの読み出し時においても、−メモリセルの
スイッチＭＯＳ　Ｆ　ＥＴのゲート電圧（ワード線選択
電圧）として通常の論理レベル（Ｖｃｃ）を用いても十
分に非飽和状態でオンさせることが出来るから、ブート
ストラップ電圧を用いることなく、情報記憶キャパシタ
の全電荷読み出しが可能となる。また、読み出し基準電
圧は、メモリセルが選択されない一方のデータ線のプリ
チャージレベルを利用することができるので、読み出し
基準電圧を形成するダミーセルは、必ずしも必要でなく
なる。

なお、上記タイミング信号φｐａ、φｐａとは互いに相
捕的な信号である。、図面を簡単にするために、同図に
おいては、タイミング信号φｐａと、φｐａとを合わせ
て−φ−ｐａと表している。

回路記号Ｃ−５Ｗで示されているのは、カラムスイッチ
であり、カラム選択信号に従って、選択された相補デー
タ線を共通相補データ線に結合させる。

回路記号Ｒ−ＡＤＢで示されているのは、ロウアドレス
バッファであり、外部端子ＡＯ〜Ａ８からの外部アドレ
ス信号とチップ選択信号Ｃ８とを受けて、チップ選択状
態なら内部相補アドレス信号ａＯ〜ａ３．ａＱ〜ａ８を
加工形成する。なお、以後の説明及び図面では、一対の
内部相補アドレス信号、例えばａＯ，ａｏを内部相補ア
ドレス信号上０と表すことにする。したがって、上記内
部相補アドレス信号ａＯ〜ａ８．ａＯ〜丁８は、内部相
補アドレス信号１０〜工８と表す。

回路記号Ｃ−ＡＤＢで示されているのは、カラムアドレ
スバッファであり、外部端子Ａ９〜Ａ１４からの外部ア
ドレス信号とチップ選択信号Ｃ５とを受けて、チップ選
択状態なら内部相補アドレス信号ａ９〜ａ１４．ａ９〜
ａ１４を加工形成する。なお、上述した内部相補アドレ
ス信号の表し方に従って、図面及び以下の説明では、上
記内部相補アドレス信号ａ９〜ａ１４．ａ９〜ａ１４を
内部相補アドレス信号１９〜ａ１４と表す。

回路記号Ｒ−ＤＣＲで示されているのは、ロウアドレス
デコーダであり、後述するマルチプレクサＭＰＸを介し
た内部相補アドレス信号ｌＯ〜土８をデコードして、こ
の内部相補アドレス信号１０〜−Ｌ８に従ったメモリア
レイＭ−ＡＲＹの一本のワード線を選択する信号を形成
する。こきワード線選択信号は、ワード線選択タイミン
グ信号φＸに同期してワード線に伝えられる。

回路記号Ｃ−ＤＣＲで示されているのは、カラムアドレ
スデコーダであり、内部相補アドレス信号１９〜ａ１４
を受けて、これをデコードして、この内部相補アドレス
信号に従ったＭ　−Ａ　ＲＹのデータ線を選択する信号
を形成する。このデータ線選択信号は、データ線選択タ
イミング信号φｙに同期して、カラムスイッチＣ−Ｓ　
Ｗに伝えられる。

回路記号ＰＣ２で示されているのは、共通相補データ線
のプリチャージ回路であり、特に制限されないが、プリ
チャージ信号φｐｃｄを受けて共通相補データ線を短絡
する上記プリチージ回路Ｐｃ１と同様なＭＯＳＦＥＴに
より構成されている。

回路記号ＭＡで示されているのは、メインアンプであり
、上記センスアンプＳＡと同様な回路構成とされる。タ
イミング信号Ｌｍａは、そのパワースイッチＭＯ３ＦＥ
Ｔを制御するためのものである。なお、図面を簡単にす
るため、このタイミング信号！−ｍａは、互いに相補的
な信号φｍａとｔｐｍａとを合わせて表している。

回路記号ＤＯＢで示されているのは、データ出カバソフ
ァであり、読み出しタイミングパルスｊｒ％４により、
メインアンプＭＡからの読み出しデータを外部端子ＤＯ
−Ｄ７にそれぞれ送出する。なお、書込み時には、読み
出しタイミングパルスｊｒ−によりこのＤＯＢは、不動
作（出力ハイインピーダンス）にされる。

回路記号ＤＩＢで示されているのは、データ入カバソフ
ァであり、書込みタイミングパルスφｒｗにより、外部
端子ＤＯ〜Ｄ１からの書込みデータを共通相補データ線
に伝える。なお、読み出し時には、書込みタイミングパ
ルスφｒｗによりこのＤＩＢは不動作にされる。

上述した各種タイミング信号は、次の各回路ブロックに
より形成される。

回路記号ＲＡＴＤで示されているのは、特に制限されな
いが、アドレス信号ａＯ〜ａ８（又は１０〜丁８）を受
けて、その立ち上がり又は立ち下がりの変化を検出する
アドレス信号変化検出回路である。

回路記号ＣＡＴＤで示されているのは、特に制限されな
いが、アドレス信号ａ９〜ａ１４（又は１９〜ｙ１４）
を受けて、その立ち上がり又は立ち下がりの変化を検出
するアドレス信号変化検出回路である。

上記アドレス信号変化検出回路ＲＡＴＤは、特に制限さ
れないが、アドレス信号ａＯ〜ａ８と、その遅延信号と
をそれぞれ受ける排他的論理和回路と、これらの排他的
論理和回路の出方信号を受ける論理和回路とによって構
成される。すなわち、アドレス信号とそのアドレス信号
の遅延信号とを受ける排他的回路が各アドレス信号に対
して設けられている。この場合９個の排他的論理和回路
が設けられており、この９個の排他的論理和回路の出力
信号が論理和回路に久方されている。このアドレス信号
変化回路ＲＡＴＤは、アドレス信号ａＯ〜ａ８のうちい
ずれがが変化すると、その変化タイミングに同期したア
ドレス信号変化検出パルスφｒを形成する。

上記アドレス信号変化検出回路ＣＡＴＤ・は、上記アド
レス信号変化回路ＲＡＴＤと同様な構成にされている。

すなわち、アドレス信号ａ９〜ａ１４と、その遅延信号
とをそれぞれ受ける排他的論理和回路と、これらの排他
的論理和回路の出方信号を受ける論理和回路とによって
構成されている。

このアドレス信号変化検出回路ＣＡＴＤは、上記アドレ
ス信号変化検出回路ＲＡＴＤと同様に、アドレス信号ａ
９〜ａ１４のうちいずれかが変化したとき、その変化タ
イミングに同期したアドレス信号変化検出パルスφＣを
形成する。

回路記号ＴＧで示されているのは、タイミング発生回路
であり、上記代表として示された主要なタイミング信号
等を形成する。すなわち、このタイミング発生回路ＴＧ
は、アドレス信号変化検出パルスφｒ、φＣの他、外部
端子から供給されるライトイネーブル信号ＷＥ、チップ
選択信号Ｃ８を受けて、上記一連のタイミングパルスを
形成する。

回路記号ＭＰＸで示されているのは、マルチプレクサで
あり、上記チップ選択信号Ｃ８に従って、上記アドレス
バッファＲ−ＡＤＢで形成された内部相補アドレス信号
ｌＯ〜１８と、自動リフレッシュ回路ＲＥＦで形成され
たリフレッシュ用の内部相補アドレス信号ａｏ〜ａ８と
を選択的に上記デコーダＲ−ＤＣＲに伝える。なお、こ
のマルチプレクサＭＰＸは、その出力側において後述す
るようなラッチ回路（図示せず）が設けられている。

回路記号ｖｂｂ−ｃで示されているのは、基板バイアス
電圧発生回路である。

回路記号ＲＥＦで示されているのは、自動リフレッシュ
回路であり、フレッシュアドレスカウンタ、タイマー等
を含んでおり、外部端子からのリフレッシュ信号ＲＥＳ
Ｈをロウレベルにすることにより起動される。

すなわち、チップ選択信号Ｃ８がハイレベルのときにリ
フレッシュ信号ＲＥＳ）（をロウレベルにすると、自動
リフレッシュ回路ＲＥＦは、チップ選択信号Ｃ８によっ
て切り換えられているマルチプレクサＭＰＸを通して、
内蔵のリフレッシュアドレスカウンタからの内部アドレ
ス信号をロウデコーダＲ−ＤＣＨに伝えて一本のワード
線選択によるリフレッシュ動作（オートリフレッシュ）
を行う。また、リフレッシュ信号ＲＥＳＨをロウレベル
にしつづけるとタイマーが作動して、一定時間毎にリフ
レッシュアドレスカウンタが歩進させられて、この間連
続的なリフレッシュ動作（セルフリフレッシュ）を行う
。

第２図には、この発明の要部一実施例の回路図が示され
ている。

ロウアドレスバッファＲ−ＡＤＨは、その１つが代表と
して示されているように、外部端子から供給されたアド
レス信号ＡＩと内部チップ選択信号己とを受けるオアゲ
ート回路Ｇ１により構成される。このオアゲート回路Ｇ
１の出力端子からは、上記外部端子から供給されたアド
レス信号Ａｉと同相の内部アドレス信号ａｉが送出され
る。

また、図示しないインバータ回路によってその逆相のア
ドレス信号ａｔが形成される。

上記アドレス信号ａｉと対応する自動リフレッシュ回路
ＲＥＦによって形成されたリフレッシュアドレス信号ａ
ｒｉとは、上記チップ選択信号Ｃ３に従って切り換え動
作を行うマルチプレクサＭ　ＰＸによって択一的に伝達
される。

この実施例では、このマルチプレクサＭＰＸの出力側に
、ラッチ回路ＦＦが設けられる。このラッチ回路ＦＦは
、その制御端子にチップ選択信号τ１とリフレッシュ制
御信号ＲＥＳＨとを受けるアンドゲート回路Ｇ２の出力
信号が供給されることによって、選択的なラッチ動作を
行う。すなわち、上記アンドゲート回路Ｇ２の出力信号
がハイレベル（論理′１”）ならば、以前に伝達された
アドレス信号の保持を行う、また、上記アンドゲート回
路Ｇ２の出力信号がロウレベル（論理“０”）なら、マ
ルチプレクサＭＰＸを通して伝達されたアドレス信号を
そのまま出力するものである。

このようなラッチ回路ＦＦを通したアドレス信号が、ア
ドレス信号変化検出回路ＲＡＴＤ、ロウデコーダＲ−Ｄ
ＣＨに送出される。

次に、第３図に示すタイミング図に従って、この実施例
回路の動作を説明する。

例えば、チップ選択信号Ｃ８がロウレベルに変化した後
、アドレス信号ＡＯ〜Ａｎのうち、いずれかのアドレス
信号Ａｔが変化すると、上記排他的論理和回路等によっ
てそれぞれのエツジに同期した検出パルスが形成される
。これらの論理和により形成されるエツジ検出パルスφ
ｒ（φＣ）によって、メモリアレイＭ−ＡＲＹの周辺回
路が全てリセット状態にされる０例えば、タイミング信
号φｐｃｒ　、φＸ等をロウレベルにしてワード線Ｗを
非選択状態のロウレベルとする。

また、タイミング信号φｐａ　（φｐａ）をロウレベル
（ハイレベル）として、センスアンプＳＡに設けられた
パワースイッチＭＯ３ＦＥＴをオフ状態にして、相補デ
ータ線対り、　Ｄをフローティング状態にする。この後
、プリチャージ信号φｐｃｒをハイレベルにして上記相
補データ線り、　Ｄを短絡するＭＯＳＦＥＴをオン状態
にすることによって、上記相補データ線対り、　ＤをＶ
ｃｃ／２にプリチャージする。

そして、上記プリチャージ信号φｐｃｒがロウレベルへ
の変化により、言い換えるならばプリチャージ動作の終
了とともに、タイミング信号φＸを立ち上がらせて上記
入力されたアドレス信号に従ってワード線Ｗの選択動作
を行う。

上記選択されたワード線Ｗのハイレベルによってデータ
線りの電位は、選択されたメモリセルの電荷に従って微
少に変化する。そして、センスアンプＳＡの動作タイミ
ング信号φｐａ　（φｐａ）がハイレベル（ロウレベル
）になってセンスアンプＳＡが活性化され、上記相補デ
ータ線り、五に読み出された微少信号の増幅動作を開始
する。上記センスアンプＳＡの増幅信号をメモリセルが
そのまま受け取ることによって再書込みが行われる。こ
のような再書込みにおいて、そのハイレベルの信号を情
報記憶用キャパシタに書込むため、上記タイミング信号
φＸをブートストラップ回路によりデータ線のハイレベ
ル以上に昇圧し、これによりワード線の電圧をデータ線
のハイレベル以上に昇圧するものであってもよい（図示
せず）。

また、図示しないタイミング信号φｒ−に同期して読み
出し出力信号Ｄｏｕｔが外部端子から送出される。

次に、チップ選択信Ｃ８がハイレベルのチップ非選択状
態になると、上記マルチプレクサＭＰＸは、自動リフレ
ッシュ制御回路ＲＥＦにより形成されたリフレッシュ用
のアドレス信号ａｒｔに切り換えるため、マルチプレク
サＭＰＸの出力側には同図に点線で示したようなアドレ
ス信号の変化が生じる。しかし、リフレッシュ制御信号
ＲＥＳＨがハイレベル（“Ｈ″）の時には、上記ラッチ
回路ＦＦが上記チップ選択信号Ｃ８の立ち上がりタイミ
ングで動作して、上記の読み出し動作において取り込ん
だ上記アドレス信号Ａｔに従った内部アドレス信号ａｉ
の保持を行う、このため、アドレス信号変化検出回路Ｒ
ＡＴＤがアドレス信号の変化検出信号を形成しないので
、内部回路は何も動作を行わないスタンバイ状態となる
。

なお、図示しないが、上記チップ選択信号Ｃ８がハイレ
ベルで、リフレッシュ制御信号ＲＥＳＨがロウレベルの
リフレッシュ動作では、上記ラッチ回路ＦＦが保持動作
を行わないので、リフレッシュ用のアドレス信号が変化
する毎に、タイミング制御回路が動作して、リフレッシ
ュ動作に必要な一連のタイミング信号を発生させる。

〔効　果〕

（１）チップ非選択状態であって、リフレッシュ動作を
行わないスタンバイ状態では、ラッチ回路により直前に
取り込んだアドレス信号を保持させるものであるので、
マルチプレクサＭＰＸの切り換えによるアドレス信号変
化検出信号の発生を防止することができる。これによっ
て、上記スタンバイ状態では、内部回路が何も動作を行
わないから、上記のスタンバイ期間を短くしてもメモリ
セルの情報が破壊されるという誤動作の生じるのを防止
できるという効果が得られる。

（２）上記スタンバイ状態での無駄なリフレッシュ動作
を禁止できるから、その仔細消費電力化を図ることがで
きるという効果が得られる。

（３）上記（１）により、スタンバイ期間を任意の時間
設定することができるから、その高速動作と扱い易い記
憶装置を得ることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。メモリアレイＭ−ＡＲ
Ｙの構成は、×１ビット構成のもの等種々の変形を採る
ことができるものである。また、各回路ブロックの具体
的回路構成は、上記類似の動作を行うものであれば何で
あってもよい。

〔利用分野〕

この発明は、アドレス信号の変化を検出して内部回路の
動作に必要な一連のタイミング信号を発生させるととも
に、自動リフレッシュ回路を内蔵したＭＯ３記憶装置に
広く利用できる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すのブロック図。第２図は、その要部一実施例を示す回路図、第３図は、
その動作の一例を説明するためのタイミング図である。Ｍ−ＡＲＹ・・メモリアレイ、ＰＣＩ・・プリチャージ
回路、ＳＡ・・センスアンプ、Ｒ−ＡＤＢ・・ロウアド
レスバッファ、Ｃ−５Ｗ・・カラムスイッチ、Ｃ−ＡＤ
Ｂ・・カラムアドレスバッファ、Ｒ−ＤＣＲ・・ロウア
ドレスデコーダ、Ｃ−ＤＣＲ・・カラムアドレスデコー
ダ、Ｐｃ２・・プリチャージ回路、ＭＡ・・メインアン
プ、ＲＡＴＤ、ＣＡＴＤ・・アドレス信号変化検出回路
、ＴＧ・・タイミング発生回路、ＲＥＦ・・自動リフレ
ッシュ回路、ＤＯＢ・・データ出カバソファ、ＤＩＢ・
・データ入力バッファ、ＭＰＸ・・マルチプレクサ、Ｆ
Ｆ・・ラッチ回路、Ｇ１・・オアゲート回路、Ｇ２・・
アンドゲート回路箱　１　図ｒ−’　−−−−−−−−−−−−−−−−−−−−−
−第　２　図第　３　図 ’Ｗ／／ｌｚｔ　ｓｔｌ

Claims

【特許請求の範囲】１、外部端子からのアドレス信号と内部で形成したリフ
レッシュ用のアドレス信号とをチップ選択信号に従って
選択的に切り換えるマルチプレクサと、このマルチプレ
クサを通したアドレス信号を受け、リフレッシュ動作又
は書込み／読み出しを行わないスタンバイ状態の時にで
以前に供給されたアドレス信号を保持するラッチ回路と
、このランチ回路の出力側に設けられたアドレス信号の
変化検出回路と、この変化検出回路の出力信号により起
動され、内部回路の動作のタイミング信号を形成するタ
イミング制御回路とを含むことを特徴とするＭＯ３記憶
装置。２、上記ラッチ回路は、外部端子から供給されたチップ
選択信号とリフレッシュ制御信号との論理積出力信号に
より、その保持動作を行うものであることを特徴とする
特許請求の範囲第１項記載のＭＯ３記憶装置。３、情報記憶のためのメモリセルは、情報記憶用キャパ
シタと、アドレス選択用のＭＯＳＦＥＴとにより構成さ
れ、このメモリセルの書込み及び読み出しのための周辺
回路は、０Ｍ０３回路で構成されるものであることを特
徴とする特許請求の範囲第１又は第２項記載のＭＯ３記
憶装置。