JPS60246096A - ダイナミツク型ｒａｍ - Google Patents
ダイナミツク型ｒａｍInfo
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- JPS60246096A JPS60246096A JP59100489A JP10048984A JPS60246096A JP S60246096 A JPS60246096 A JP S60246096A JP 59100489 A JP59100489 A JP 59100489A JP 10048984 A JP10048984 A JP 10048984A JP S60246096 A JPS60246096 A JP S60246096A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- sense amplifier
- signal
- timing
- refresh
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、ダイナミック型ＲＡＭ（ランダム・アクセ
ス・メモリ）に関するもので、例えば、自動リフレッシ
ュ回路を内蔵するものに利用して有効な技術に関するも
のである。
ス・メモリ）に関するもので、例えば、自動リフレッシ
ュ回路を内蔵するものに利用して有効な技術に関するも
のである。
ダイナミック型メモリセルは、情報を電荷の形態で記憶
する記憶用キャパシタとアドレス選択用のＭＯＳＦＥＴ
とによって構成される。半導体基板上において形成され
たメモリセルにおいては、上記キャパシタに蓄積された
電荷が、リーク電流等によって時間とともに減少してし
まう。このため、常にメモリセルに正確な情報を記憶さ
せてお（ためには、メモリセルに記憶されている情報を
、その情報が失われる前に読み出して、これを増幅して
再び同じメモリセルに書込む動作、いわゆるリフレッシ
ュ動作を行う必要がある。例えば、６４にビットのダイ
ナミック型ＲＡＭにおけるメモリセルの自動リフレッシ
ュ方式として、「電子技術１誌のＶｏ１２３、Ｎｏ ３
のｐｐ３０〜３３に示されている自動リフレッシュ回路
が公知である。すなわち、ダイナミック型ＲＡＭに、リ
フレッシュ制御用の外部端子を設けて、この外部端子に
所定のレベルのリフレッシュ制御信号ＲＥＳＨを印加す
ることにより、グイナミソク型ＲＡＭ内の複数のメモリ
セルが自動的にリフレッシュされるオートリフレッシュ
機能と、上記リフレッシュ信号ＲＥＳＨを所定のレベル
にしつづけることにより内蔵のタイマー回路を作動させ
て、一定周期毎に上記リフレッシュ動作を行うセルフリ
フレッシュ機能とが設けられている。
する記憶用キャパシタとアドレス選択用のＭＯＳＦＥＴ
とによって構成される。半導体基板上において形成され
たメモリセルにおいては、上記キャパシタに蓄積された
電荷が、リーク電流等によって時間とともに減少してし
まう。このため、常にメモリセルに正確な情報を記憶さ
せてお（ためには、メモリセルに記憶されている情報を
、その情報が失われる前に読み出して、これを増幅して
再び同じメモリセルに書込む動作、いわゆるリフレッシ
ュ動作を行う必要がある。例えば、６４にビットのダイ
ナミック型ＲＡＭにおけるメモリセルの自動リフレッシ
ュ方式として、「電子技術１誌のＶｏ１２３、Ｎｏ ３
のｐｐ３０〜３３に示されている自動リフレッシュ回路
が公知である。すなわち、ダイナミック型ＲＡＭに、リ
フレッシュ制御用の外部端子を設けて、この外部端子に
所定のレベルのリフレッシュ制御信号ＲＥＳＨを印加す
ることにより、グイナミソク型ＲＡＭ内の複数のメモリ
セルが自動的にリフレッシュされるオートリフレッシュ
機能と、上記リフレッシュ信号ＲＥＳＨを所定のレベル
にしつづけることにより内蔵のタイマー回路を作動させ
て、一定周期毎に上記リフレッシュ動作を行うセルフリ
フレッシュ機能とが設けられている。
このような自動リフレッシュ回路においては、通常の読
み出し動作等と同じタイミングでセンスアンプが動作す
るようにされている。本Ｒ８明者は、リフレッシュ動作
にあっては、その記憶情報が失われる前にメモリセルの
再書込みを行えばよく、時間的な余裕があることに着目
して、自動リフレッシュ動作における低消費電力化を図
ることを名えた。
み出し動作等と同じタイミングでセンスアンプが動作す
るようにされている。本Ｒ８明者は、リフレッシュ動作
にあっては、その記憶情報が失われる前にメモリセルの
再書込みを行えばよく、時間的な余裕があることに着目
して、自動リフレッシュ動作における低消費電力化を図
ることを名えた。
この発明の目的は、低消費電力化を図ったダイナミック
型ＲＡＭを提供することにある。
型ＲＡＭを提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、自動リフレッシュ動作の時にばセンスアンプ
の動作タイミングを遅らせるか又はその制御パルスの立
ち上がりを緩やかにして、メモリセルの記憶情報をデー
タ線に十分取り出してセンスアンプの増幅動作を行わせ
ることによって、その貫通電流又はハイレベルのデータ
線を放電させたりする無効電流の削減を図るものである
。
の動作タイミングを遅らせるか又はその制御パルスの立
ち上がりを緩やかにして、メモリセルの記憶情報をデー
タ線に十分取り出してセンスアンプの増幅動作を行わせ
ることによって、その貫通電流又はハイレベルのデータ
線を放電させたりする無効電流の削減を図るものである
。
第１図には、この発明に係る半導体記憶装置の一実施例
の回路図が示されている。同図の各回路素子は、公知の
ＣＭＯ３（相補型ＭＯ５）集摂回路の製造技術によって
、１個の単結晶シリコンのような半導体基板上において
形成される。以下の説明において、特に説明しない場合
、Ｍ ＯＳ Ｆ Ｆ。
の回路図が示されている。同図の各回路素子は、公知の
ＣＭＯ３（相補型ＭＯ５）集摂回路の製造技術によって
、１個の単結晶シリコンのような半導体基板上において
形成される。以下の説明において、特に説明しない場合
、Ｍ ＯＳ Ｆ Ｆ。
Ｔ（絶縁ゲート型電界効果トランジスタ）はＮチャンネ
ルＭＯ３ＦＥＴである。なお、ＭＯ３ＦＥＴＱ７のよう
なＭＯＳＦＥＴはＰチャンネル型であり、その回路記号
はソース・ドレイン間に直線が付加されていることによ
ってＮチャンネル型ＭＯ３ＦＥＴのそれと異なった記号
とされている。
ルＭＯ３ＦＥＴである。なお、ＭＯ３ＦＥＴＱ７のよう
なＭＯＳＦＥＴはＰチャンネル型であり、その回路記号
はソース・ドレイン間に直線が付加されていることによ
ってＮチャンネル型ＭＯ３ＦＥＴのそれと異なった記号
とされている。
メモリアレイＭ−ＡＲＹは、その一対の行が代表−とじ
て示されており、一対の平行に配置された相補データ線
り、Ｄに、アドレス選択用ＭＯ３ＦＥＴＱｍと情報記憶
用キャパシタＣｓとで構成された複数のメモリセルのそ
れぞれの入出力ノードが同図に示すように所定の規則性
をもつ°Ｃ配分されて結合されている。
て示されており、一対の平行に配置された相補データ線
り、Ｄに、アドレス選択用ＭＯ３ＦＥＴＱｍと情報記憶
用キャパシタＣｓとで構成された複数のメモリセルのそ
れぞれの入出力ノードが同図に示すように所定の規則性
をもつ°Ｃ配分されて結合されている。
プリチャージ回路Ｐｃｔは、代表として示されたＭＯ３
ＦＥＴＱ５のように、相補データ線り。
ＦＥＴＱ５のように、相補データ線り。
５間に設けられたスイッチＭＯ３ＦＥＴＱＩ ４により
構成される。
構成される。
センスアンプＳＡは、代表としてその１つの構成を具体
的に示したようにＰチャンネルＭＯ３ＦＥＴＱ７．Ｑ９
と、ＮチャンネルＭＯ５ＦＥＴＱ６、Ｑ８とからなるＣ
ＭＯＳランチ回路で構成され、その一対の入出力ノード
が上記相補データ線り、Ｄに結合されている。また、上
記ラッチ回路には、特に制限されないが、並列形態のＰ
チャンネルパワースイッチＭＯ３ＦＥＴＱＩ ２．Ｑｌ
３を通して電源電圧Ｖｃｃが供給され、並列形態のＮ
チャンネルパワースイッチＭＯ３ＦＢＴＯ，ＩＱ。
的に示したようにＰチャンネルＭＯ３ＦＥＴＱ７．Ｑ９
と、ＮチャンネルＭＯ５ＦＥＴＱ６、Ｑ８とからなるＣ
ＭＯＳランチ回路で構成され、その一対の入出力ノード
が上記相補データ線り、Ｄに結合されている。また、上
記ラッチ回路には、特に制限されないが、並列形態のＰ
チャンネルパワースイッチＭＯ３ＦＥＴＱＩ ２．Ｑｌ
３を通して電源電圧Ｖｃｃが供給され、並列形態のＮ
チャンネルパワースイッチＭＯ３ＦＢＴＯ，ＩＱ。
Ｑｌｌを通して回路の接地電圧Ｖｓｓが供給される。
これらのパワースイッチＭ ＯＳ Ｆ Ｆ、 Ｔ Ｑ
１０ 、Ｑｌｌ及びＭＯＳＦＩ己ＴＱ１２．Ｑ２３は、
侍に制限されないが、他の同様な行に設けられたセンス
アンプＳＡに対して共通に用いられる。
１０ 、Ｑｌｌ及びＭＯＳＦＩ己ＴＱ１２．Ｑ２３は、
侍に制限されないが、他の同様な行に設けられたセンス
アンプＳＡに対して共通に用いられる。
上記ＭＯ３ＰＲ’ｒＱ１０．Ｑｌ ２１７）ゲートには
、動作サイクルではセンスアンプ、５ Ａを活性化させ
る相補タイミングパルスφｐａｌ 、＄ｐａｌ が印加
され、ＭＯ５ＦＥＴＱ、１１．Ｑｌ ３のゲートには、
上記タイミングパルスφｐａｌ 、φｐａｌより遅れた
、相補タイミングパルスφｐａ２ 、φｐａ２が印加さ
れる。これにより、先ず一対のデータ線のレベル差が実
質的に乱され状態においてこのレベル差が増幅される。
、動作サイクルではセンスアンプ、５ Ａを活性化させ
る相補タイミングパルスφｐａｌ 、＄ｐａｌ が印加
され、ＭＯ５ＦＥＴＱ、１１．Ｑｌ ３のゲートには、
上記タイミングパルスφｐａｌ 、φｐａｌより遅れた
、相補タイミングパルスφｐａ２ 、φｐａ２が印加さ
れる。これにより、先ず一対のデータ線のレベル差が実
質的に乱され状態においてこのレベル差が増幅される。
上記センスアンプＳＡでの増幅動作によって相補データ
線電位の差が大きくされた後、相補タイミングパルスφ
ｐａ２ ＋ φｐａ２によって比較的大きなコンダクタ
ンス特性のＭＯ３ＦＥＴＱ１１、Ｑ１３がオン状態にさ
れ、その増幅動作が速くされる。このように２段階に分
けて、センスアンプＳＡの増幅動作を行わせることによ
って、相補データ線のレヘル関係を乱すことなく、高速
読み出しを行うことができる。
線電位の差が大きくされた後、相補タイミングパルスφ
ｐａ２ ＋ φｐａ２によって比較的大きなコンダクタ
ンス特性のＭＯ３ＦＥＴＱ１１、Ｑ１３がオン状態にさ
れ、その増幅動作が速くされる。このように２段階に分
けて、センスアンプＳＡの増幅動作を行わせることによ
って、相補データ線のレヘル関係を乱すことなく、高速
読み出しを行うことができる。
ロウデコーダＲ−ＤＣＲは、２分割されたロウデコーダ
Ｒ−ＤＣＲＩ、Ｒ−ＤＣＲ２によって構成される。同図
には、第２のロウデコーダＲ−ＤＣＲ２の１回路分（ワ
ード線４本分）が代表として示されており、例えば、ア
ドレス信号ａ２〜ａ６を受番プるＮチャンネルＭＯ３Ｆ
ＥＴＱ３２〜Ｑ３６及びＰチャンネルＭＯ３ＦＥＴＱ３
７〜Ｑ４１で構成されたＣＭＯ３回路によるＮＡＮＤ
（ナンド）回路で上記４本分のワード線選択信号が形成
される。このＮＡＮＤ回路の出力は、ＣＭＯＳインバー
タＩＶＩで反転され、カットＭＯ３ＦＥＴＱ２８〜Ｑ３
１を通して、スイッチ回路としての伝送ゲートＭＯ３Ｆ
ＥＴＱ２４〜Ｑ２７のゲートに伝えられる。
Ｒ−ＤＣＲＩ、Ｒ−ＤＣＲ２によって構成される。同図
には、第２のロウデコーダＲ−ＤＣＲ２の１回路分（ワ
ード線４本分）が代表として示されており、例えば、ア
ドレス信号ａ２〜ａ６を受番プるＮチャンネルＭＯ３Ｆ
ＥＴＱ３２〜Ｑ３６及びＰチャンネルＭＯ３ＦＥＴＱ３
７〜Ｑ４１で構成されたＣＭＯ３回路によるＮＡＮＤ
（ナンド）回路で上記４本分のワード線選択信号が形成
される。このＮＡＮＤ回路の出力は、ＣＭＯＳインバー
タＩＶＩで反転され、カットＭＯ３ＦＥＴＱ２８〜Ｑ３
１を通して、スイッチ回路としての伝送ゲートＭＯ３Ｆ
ＥＴＱ２４〜Ｑ２７のゲートに伝えられる。
また、第１のロウデコーダＲ−ＤＣＲ１は、２ビツトの
相補アドレス信号ａＯ，ａＯ及びａｉｒａｌ（図示せず
）で形成されたデコード信号によって選択される上記同
様な伝送ゲー）ＭＯＳＦＥＴとカットＭＯＳ Ｆ ＥＴ
とからなるスイッチ回路を通してワード線選択タイミン
グ信号φＸから４通りのワード線選択タイミング信号φ
ｘ００ないしφｘｌｌを形成する。これらのワード線選
択タイミング信号φｘ００〜φｘｌｌは、上記伝送ゲー
ト上記ＭＯ３ＦＥＴＱ２４〜Ｑ２７を介して各ワード線
に伝えられる。ロウデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ
２のようにロウデコーダを２分割することによって、ロ
ウデコーダＲ−ＤＣＲ２のピンチ（間隔）とワード線の
ピッチとを合わせることができるので、無駄な空間が生
じない。
相補アドレス信号ａＯ，ａＯ及びａｉｒａｌ（図示せず
）で形成されたデコード信号によって選択される上記同
様な伝送ゲー）ＭＯＳＦＥＴとカットＭＯＳ Ｆ ＥＴ
とからなるスイッチ回路を通してワード線選択タイミン
グ信号φＸから４通りのワード線選択タイミング信号φ
ｘ００ないしφｘｌｌを形成する。これらのワード線選
択タイミング信号φｘ００〜φｘｌｌは、上記伝送ゲー
ト上記ＭＯ３ＦＥＴＱ２４〜Ｑ２７を介して各ワード線
に伝えられる。ロウデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ
２のようにロウデコーダを２分割することによって、ロ
ウデコーダＲ−ＤＣＲ２のピンチ（間隔）とワード線の
ピッチとを合わせることができるので、無駄な空間が生
じない。
なお、各ワード線と接地電位との間にば、ＭＯ３ＦＥＴ
Ｑ２０〜Ｑ２３が設けられ、そのゲートに上記ＮＡＮＤ
回路の出力が印加されることによって、非選択時のワー
ド線を接地電位に固定させるものである。また、上記ワ
ード線には、リセット用のＭＯ３ＦＥＴＣＩないしＱ４
が設けられており、リセットパルスφｐｗを受けてこれ
らのＭＯ３ＦＥＴＱＩ−Ｑ４がオン状態となることによ
って、選択されたワ・−Ｐ線が接地レベルにリセットさ
れる。
Ｑ２０〜Ｑ２３が設けられ、そのゲートに上記ＮＡＮＤ
回路の出力が印加されることによって、非選択時のワー
ド線を接地電位に固定させるものである。また、上記ワ
ード線には、リセット用のＭＯ３ＦＥＴＣＩないしＱ４
が設けられており、リセットパルスφｐｗを受けてこれ
らのＭＯ３ＦＥＴＱＩ−Ｑ４がオン状態となることによ
って、選択されたワ・−Ｐ線が接地レベルにリセットさ
れる。
′ カラムスイッチＣ−Ｓ Ｗは、代表として示されて
いるＭＯ３ＦＥＴＱ４２．Ｑ４３のように、相を選択的
に結合させる。これらのＭＯ３ＦＥＴＱ４２、Ｑ４３の
ゲートには、カラムデコーダＣ−ＤＣＲからの選択信号
が供給される。
いるＭＯ３ＦＥＴＱ４２．Ｑ４３のように、相を選択的
に結合させる。これらのＭＯ３ＦＥＴＱ４２、Ｑ４３の
ゲートには、カラムデコーダＣ−ＤＣＲからの選択信号
が供給される。
上記共通相袖デーク線ＣＤ、Ｃ’Ｄ間には、上記同様な
フ゛リチャージ回路ＰＣ２；茫構成するプリチャージＭ
ＯＳ Ｆ Ｅ Ｔ Ｑ ４４が設りられている。この
共通相補データ線ＣＤ、ＣＤには、上記センスアンプＳ
Ａと同様な回路構成のメ・ｆンアンプＭＡの一対の入出
カッ−１−が結合されている。
フ゛リチャージ回路ＰＣ２；茫構成するプリチャージＭ
ＯＳ Ｆ Ｅ Ｔ Ｑ ４４が設りられている。この
共通相補データ線ＣＤ、ＣＤには、上記センスアンプＳ
Ａと同様な回路構成のメ・ｆンアンプＭＡの一対の入出
カッ−１−が結合されている。
そして、読み出し動作ならば、データ出力バッファＤＯ
Ｂがそのタイミング（β号φｒ−によって動作状態にな
り、上記メインアンプＭＡの出力信号を増幅して外部端
子Ｉ１０から送出する。なお、書込み動作なら、上記タ
イミング信号φｒｗによってその出力がハイインピーダ
ンス状態される。
Ｂがそのタイミング（β号φｒ−によって動作状態にな
り、上記メインアンプＭＡの出力信号を増幅して外部端
子Ｉ１０から送出する。なお、書込み動作なら、上記タ
イミング信号φｒｗによってその出力がハイインピーダ
ンス状態される。
また、書込み動作ならば、データ入カバソファＤＩＲが
そのタイミング信号φｒｓによって動作状態になり、外
部端子Ｉ１０から供給された書込み信号に従った相補書
込み信号を上記共通相補データ線ＣＤ、ＣＤに伝えるこ
とにより、選択されたメモリセルへの書込みを行う。な
お、読み出し動作なら、上記タイミング信号φｒｗによ
ってその出力がハイインピーダンス状態にされる。
そのタイミング信号φｒｓによって動作状態になり、外
部端子Ｉ１０から供給された書込み信号に従った相補書
込み信号を上記共通相補データ線ＣＤ、ＣＤに伝えるこ
とにより、選択されたメモリセルへの書込みを行う。な
お、読み出し動作なら、上記タイミング信号φｒｗによ
ってその出力がハイインピーダンス状態にされる。
自動リフレッシュ回路ＲＥＦは、特に制限されないが、
リフレッシュアドレス信号を形成するアドレスカウンタ
と、タイマー回路とを含んでいる。
リフレッシュアドレス信号を形成するアドレスカウンタ
と、タイマー回路とを含んでいる。
このタイマー回路は、外部端子からのリフレッシュ制御
信号ＲＥＳＨをロウレベルにすることにより起動される
。すなわち、チップ選択信号Ｃ８がハイレベルのときに
リフレッシュ制御信号ＲＥＳＨをロウレベルにすると、
マルチプレクサＭＰＸの切り替え信号φｒｅｆを出力し
て、マルチプレクサＭＰＸを上記アドレスカウンタ側に
切り替えて、このアドレスカウンタで形成された相補ア
ドレス信号ｌＯ〜ａ８（ここで、外部から供給されるア
ドレス信号に対して同相のアドレス信号ａＱと逆相のア
ドレス信号ｉｏとを合わせて相補アドレス信号ａＱのよ
うに表す。このことは、他の相補アドレス信号について
も同様である。）をアドレスデコーダＲ−ＤＣＨに伝え
て一本のワード線選択動作によるリフレッシュ動作（オ
ートリフレッシュ）を行う。このリフレッシュ制御信号
ＲＥＳＨの入力毎にアドレスカウンタの歩進動作が行わ
れるので、ワード線数だけ上記動作を繰り返すことによ
り、全メモリセルをリフレッシュさせることができる。
信号ＲＥＳＨをロウレベルにすることにより起動される
。すなわち、チップ選択信号Ｃ８がハイレベルのときに
リフレッシュ制御信号ＲＥＳＨをロウレベルにすると、
マルチプレクサＭＰＸの切り替え信号φｒｅｆを出力し
て、マルチプレクサＭＰＸを上記アドレスカウンタ側に
切り替えて、このアドレスカウンタで形成された相補ア
ドレス信号ｌＯ〜ａ８（ここで、外部から供給されるア
ドレス信号に対して同相のアドレス信号ａＱと逆相のア
ドレス信号ｉｏとを合わせて相補アドレス信号ａＱのよ
うに表す。このことは、他の相補アドレス信号について
も同様である。）をアドレスデコーダＲ−ＤＣＨに伝え
て一本のワード線選択動作によるリフレッシュ動作（オ
ートリフレッシュ）を行う。このリフレッシュ制御信号
ＲＥＳＨの入力毎にアドレスカウンタの歩進動作が行わ
れるので、ワード線数だけ上記動作を繰り返すことによ
り、全メモリセルをリフレッシュさせることができる。
また、上記リフレッシュ制御信号ＲＥＳＨをロウレベル
にしつづけると、タイマー回路が作動して、一定時間毎
にパルスを発生するので、アドレスカウンタが歩進させ
られて、この間連続的なリフレッシュ動作をおこなう。
にしつづけると、タイマー回路が作動して、一定時間毎
にパルスを発生するので、アドレスカウンタが歩進させ
られて、この間連続的なリフレッシュ動作をおこなう。
なお、この自動リフレッシュ動作における低消費電力化
を図るため、後述するようにその制御信号φｒｅｆ ’
によって上記センスアンプＳＡのタイミング発生回路φ
ｐ８−０を制御して、タイミングパルスφｐａｌが遅延
させられるととも、特に制限されないが、タイミングパ
ルスφｐａ２０発生が停止させられる。
を図るため、後述するようにその制御信号φｒｅｆ ’
によって上記センスアンプＳＡのタイミング発生回路φ
ｐ８−０を制御して、タイミングパルスφｐａｌが遅延
させられるととも、特に制限されないが、タイミングパ
ルスφｐａ２０発生が停止させられる。
上記のようにアドレス選択用Ｍ ＯＳ Ｆ ＩＥ Ｔ
Ｑ ｍと情報記憶用キャパシタＣｓとからなるダイナミ
ック型メモリセルへの書込み動作において、情報記憶用
キャパシタＣｓにフルライトを行うため、言い換えるな
らば、アドレス選択用ＭＯＳ Ｆ ＥＴＱｍ等のしきい
値電圧により情報記憶用キャパシタＣ３への書込みハイ
レベルのレベル損失が生じないようにするため、ワード
線選択タイミング信号φＸによって起動されるワード線
ブートストラップ回路（図示ゼず）が設けられる。この
ワード線ブートストラップ回路は、上記ワード線選択タ
イミング１口号φＸとその遅延信号を用いて、ワード線
選択タイミング信号φＸのハイレベルを［源電圧Ｖｃｃ
以上の高レベルとする。
Ｑ ｍと情報記憶用キャパシタＣｓとからなるダイナミ
ック型メモリセルへの書込み動作において、情報記憶用
キャパシタＣｓにフルライトを行うため、言い換えるな
らば、アドレス選択用ＭＯＳ Ｆ ＥＴＱｍ等のしきい
値電圧により情報記憶用キャパシタＣ３への書込みハイ
レベルのレベル損失が生じないようにするため、ワード
線選択タイミング信号φＸによって起動されるワード線
ブートストラップ回路（図示ゼず）が設けられる。この
ワード線ブートストラップ回路は、上記ワード線選択タ
イミング１口号φＸとその遅延信号を用いて、ワード線
選択タイミング信号φＸのハイレベルを［源電圧Ｖｃｃ
以上の高レベルとする。
また、アドレス信変化検出回路ＡＴＤと、タイミング発
生回路ＴＧは、その動作とともに後に詳述するものであ
る。
生回路ＴＧは、その動作とともに後に詳述するものであ
る。
第２ＦＩ！Ｊには、上記センスアンプＳＡのタイミング
発生回路φｐａ−Ｇの一実施例のブロック図が示されて
いる。ワード線選択タイミング発生Ｉｉ′！１ＦＩＲφ
ｘ−Ｇにより形成されたワード線選択タイミング信号φ
Ｘは、遅延回路ＤＬＩを介して一方においてアンド（Ａ
Ｎ Ｄ）ゲート回路Ｇ１に供給されるつまた、上記遅
延回路ＤＪ、Ｉの出力信号は、他方において遅延回路Ｄ
Ｌ２の入力に供給される。この遅延回路ＤＩ、２の出力
信号は、オア（ＯＲ＞ゲート回路Ｇ２に供給される。こ
のオアゲート回路Ｇ２には、上記リフレッシュ制御信号
φｒｑｆ ’が供給され、その出力信号が上記アンドゲ
ート回路Ｇ１の制御信号として用いられる。
発生回路φｐａ−Ｇの一実施例のブロック図が示されて
いる。ワード線選択タイミング発生Ｉｉ′！１ＦＩＲφ
ｘ−Ｇにより形成されたワード線選択タイミング信号φ
Ｘは、遅延回路ＤＬＩを介して一方においてアンド（Ａ
Ｎ Ｄ）ゲート回路Ｇ１に供給されるつまた、上記遅
延回路ＤＪ、Ｉの出力信号は、他方において遅延回路Ｄ
Ｌ２の入力に供給される。この遅延回路ＤＩ、２の出力
信号は、オア（ＯＲ＞ゲート回路Ｇ２に供給される。こ
のオアゲート回路Ｇ２には、上記リフレッシュ制御信号
φｒｑｆ ’が供給され、その出力信号が上記アンドゲ
ート回路Ｇ１の制御信号として用いられる。
このアンドゲート回路Ｇ１の出力信号は、駆動回路φｐ
ａｌ−ＤＶに供給され、ここで上記センスアンプＳＡを
活性化させるタイミングパルスφｐａｌが形成される。
ａｌ−ＤＶに供給され、ここで上記センスアンプＳＡを
活性化させるタイミングパルスφｐａｌが形成される。
このタイミングパルスφｐａｌは、特に制限されないが
、上記リフレッシュ＃御信号φｒｅｆ’により制御され
るアンドゲート回路Ｇ３を通して遅延回路ＤＬ３に供給
される。そして、この遅延回路ＤＬの出力信号は、駆動
回路φｐａ２−ＤＶに供給され、ここで上記センスアン
プＳＡを活性化させるタイミングパルスφｐａ２が形成
される。
、上記リフレッシュ＃御信号φｒｅｆ’により制御され
るアンドゲート回路Ｇ３を通して遅延回路ＤＬ３に供給
される。そして、この遅延回路ＤＬの出力信号は、駆動
回路φｐａ２−ＤＶに供給され、ここで上記センスアン
プＳＡを活性化させるタイミングパルスφｐａ２が形成
される。
なお、上記ワード線選択タイミング信号φＸは、上述の
ようなフルライトを行うため、ブートストラップ回路φ
ｘ−Ｂにより昇圧される。
ようなフルライトを行うため、ブートストラップ回路φ
ｘ−Ｂにより昇圧される。
次に、第３図に示したタイミング図を参照して、読み出
し動作とリフレッシュ動作を説明する。
し動作とリフレッシュ動作を説明する。
チップ選択信号Ｃ８がロウレベルになると、図示しない
アドレスバフ２１回路が動作状態になり外部端子からの
アドレス信号を受け取る。外部端子から供給されるいず
れかのアドレス信号Ａｔが変化すると、アドレス信号変
化検出回路ＡＴＤによりアドレス信号変化検出検出パル
スφが形成される。タイミング発生回路ＴＧは、このア
ドレス信号変化検出パルスφに同期して、メモリアレイ
Ｍ−ＡＲＹの選択向路を一旦リセットする。すなわち、
このタイミング発生回路ＴＧは、上記エツジ検出パルス
φにより、タイミングパルスφＰａｌ＋φｐａ２ ヲロ
ウレベル（タイミングパルス＄ｐａ１．＃ｐａ２ ヲハ
イレベル）にしてセンスアンプＳＡのパワースイッチＭ
Ｏ３ＦＥＴＱＩ Ｏ〜Ｑ１３をオフ状態にし、相補デー
タ線り、 Ｄを以前の動作に従ったハイレベル（Ｖｃｃ
レベル）、ロウレベル（Ｖｓｓレベル）をフローティン
グ状態で保持させる。
アドレスバフ２１回路が動作状態になり外部端子からの
アドレス信号を受け取る。外部端子から供給されるいず
れかのアドレス信号Ａｔが変化すると、アドレス信号変
化検出回路ＡＴＤによりアドレス信号変化検出検出パル
スφが形成される。タイミング発生回路ＴＧは、このア
ドレス信号変化検出パルスφに同期して、メモリアレイ
Ｍ−ＡＲＹの選択向路を一旦リセットする。すなわち、
このタイミング発生回路ＴＧは、上記エツジ検出パルス
φにより、タイミングパルスφＰａｌ＋φｐａ２ ヲロ
ウレベル（タイミングパルス＄ｐａ１．＃ｐａ２ ヲハ
イレベル）にしてセンスアンプＳＡのパワースイッチＭ
Ｏ３ＦＥＴＱＩ Ｏ〜Ｑ１３をオフ状態にし、相補デー
タ線り、 Ｄを以前の動作に従ったハイレベル（Ｖｃｃ
レベル）、ロウレベル（Ｖｓｓレベル）をフローティン
グ状態で保持させる。
また、ワード線選択タイミング信号φＸをロウレベルに
すること、又図示しない上記タイミング信号φ凹を一旦
ハイレベルにすることによって、選択されていたワード
線Ｗをロウレベルの非選択状態にする。
すること、又図示しない上記タイミング信号φ凹を一旦
ハイレベルにすることによって、選択されていたワード
線Ｗをロウレベルの非選択状態にする。
次に、プリチャージパルスφｐｒＨをハイレベルにして
、プリチャージＭＯ３ＦＥＴＱ５をオン′状態にするこ
とにより、相補データ線り、Ｄを短絡してＶｃｃ／２レ
ベルにプリチャージする。上記相補データ線り、 Ｄが
共にＶｃｃ／２のプリチャージレベルになる時間を待っ
て上記プリチャージパルスφｐｃＮはロウレベルにされ
る。そして、次にワード線選択タイミング信号φＸをハ
イレベルに立ち上げる。このワード線選択タイミング信
号φＸの立ち上がりに同期してマルチプレクサＭＰＸを
通して供給される相補アドレス信号ａＯ−ａ８によっ°
Ｃ決まる１つのワード線ｗがハイレベルに立ち上がり選
択状態にされる。これにより、選択されたワード線に結
合された複数のメモリセルが選択され、この各メモリセ
ルの情報記憶用キャパシタＣｇがアト１／ス選択用Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｑ ｍを介してデータ線Ｄ（又はＤ
）に結合される。すなわち、各相補データ線り、Ｄの１
つのメモリセルの入出力ノードカ伸方のデータ線Ｄ（又
はＤ）に結合される。したがって、メモリセルの蓄積電
荷とそのデータ線りのプリチャージ電荷との電荷分散に
より、そのデータ線Ｄ（又はＢ＞に読み出しレベルが現
れる。なお、他方のデータ縁石（又はＤ）は、メモリセ
ルが結合されないので、上記プリチャージレベルのまま
である。
、プリチャージＭＯ３ＦＥＴＱ５をオン′状態にするこ
とにより、相補データ線り、Ｄを短絡してＶｃｃ／２レ
ベルにプリチャージする。上記相補データ線り、 Ｄが
共にＶｃｃ／２のプリチャージレベルになる時間を待っ
て上記プリチャージパルスφｐｃＮはロウレベルにされ
る。そして、次にワード線選択タイミング信号φＸをハ
イレベルに立ち上げる。このワード線選択タイミング信
号φＸの立ち上がりに同期してマルチプレクサＭＰＸを
通して供給される相補アドレス信号ａＯ−ａ８によっ°
Ｃ決まる１つのワード線ｗがハイレベルに立ち上がり選
択状態にされる。これにより、選択されたワード線に結
合された複数のメモリセルが選択され、この各メモリセ
ルの情報記憶用キャパシタＣｇがアト１／ス選択用Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｑ ｍを介してデータ線Ｄ（又はＤ
）に結合される。すなわち、各相補データ線り、Ｄの１
つのメモリセルの入出力ノードカ伸方のデータ線Ｄ（又
はＤ）に結合される。したがって、メモリセルの蓄積電
荷とそのデータ線りのプリチャージ電荷との電荷分散に
より、そのデータ線Ｄ（又はＢ＞に読み出しレベルが現
れる。なお、他方のデータ縁石（又はＤ）は、メモリセ
ルが結合されないので、上記プリチャージレベルのまま
である。
次に、通常の動作サイクル、言い換えるならば、後述す
る自動リフレッシュ動作以外の動作では、リフレッシュ
制御信号φｒｅｆ’がハイレベル（論理１１″）なって
いるので、アンドゲート回路Ｇ１が開いているので、遅
延回路ＤＬＩによって設定され、上記相補データ線り、
Ｄのレベル差が約１００ｍＶになる比較的早いタイミン
グでタイミングパルスφｐａｌをハイレベルにし、タイ
ミングパルスφｐａ１ （図示せず）をロウレベルにし
てセンスアンプＳＡを動作させる。これにより、上記相
補データ線り、Ｄは、上記情報記憶用キャパシタＣｓの
記憶電荷に従ったロウレベル、ハイレベルに増幅される
。そし°Ｃ１上記リフレッシュ制御信号φｒｅｆ’のハ
イレベル（論理゛１”）より開いているアンドゲート回
路Ｇ３を通して遅延回路ＤＬ３に上記タイミングパルス
φｐａｌが供給されるので、上記増幅動作により相補デ
ータ線り、Ｄのレベル差が比較的大きくなった後、夕・
ｆ＼ングパルスφｐｈ２ （φＰａ２ ）がハ・イレベ
ル（ロウレベル）になって、高速増幅動作を行うもので
ある。
る自動リフレッシュ動作以外の動作では、リフレッシュ
制御信号φｒｅｆ’がハイレベル（論理１１″）なって
いるので、アンドゲート回路Ｇ１が開いているので、遅
延回路ＤＬＩによって設定され、上記相補データ線り、
Ｄのレベル差が約１００ｍＶになる比較的早いタイミン
グでタイミングパルスφｐａｌをハイレベルにし、タイ
ミングパルスφｐａ１ （図示せず）をロウレベルにし
てセンスアンプＳＡを動作させる。これにより、上記相
補データ線り、Ｄは、上記情報記憶用キャパシタＣｓの
記憶電荷に従ったロウレベル、ハイレベルに増幅される
。そし°Ｃ１上記リフレッシュ制御信号φｒｅｆ’のハ
イレベル（論理゛１”）より開いているアンドゲート回
路Ｇ３を通して遅延回路ＤＬ３に上記タイミングパルス
φｐａｌが供給されるので、上記増幅動作により相補デ
ータ線り、Ｄのレベル差が比較的大きくなった後、夕・
ｆ＼ングパルスφｐｈ２ （φＰａ２ ）がハ・イレベ
ル（ロウレベル）になって、高速増幅動作を行うもので
ある。
このようなセンスアンプＳＡの動作による増幅信号が上
記メモリセルに伝えられるので上記失われかかった記憶
情報の再書込みがなされる。この時、ワード線は上記ブ
ートストラップ回路φｘ −Ｂの動作によって昇圧され
ているので、上記増幅されたハイレベルがそのままレベ
ル損失なく情報記憶用キャパシタＣｓに伝えられる。
記メモリセルに伝えられるので上記失われかかった記憶
情報の再書込みがなされる。この時、ワード線は上記ブ
ートストラップ回路φｘ −Ｂの動作によって昇圧され
ているので、上記増幅されたハイレベルがそのままレベ
ル損失なく情報記憶用キャパシタＣｓに伝えられる。
なお、これ以降の書込み又は読み出し動作は、図示しな
いが上記ワード線選択タイミング信号φＸより遅れて形
成されるカラムスイッチ選択タイミング信号φｙにより
カラムスイッチＣ−５Ｗが選択され、タイミングパルス
φ＊ａｌ＋φ＋ｗａｌ 及びφｍａ２．φ−ａ２ ＋
φｒｗにより、読み出しの時には、メインアンプＭＡ、
データ出力バッファＤＯＢが動作し、書込みの時には、
データ入カバソファＤＩＢが動作することにより行われ
る（図示せず）うこれに対して、自動リフレッシュ動作
にあっては、上記リフレッシュ制御信号φｒｅｆ’がロ
ウレベル（論理１０”）にされる。したがって、自動リ
フレッシュ回路ＲＥＦにより形成されたアドレス信号に
よって上記同様にメモリアレイＭ −Ａ Ｒ’ｙ’が一
旦リセットされ、プリチャージが行われる。
いが上記ワード線選択タイミング信号φＸより遅れて形
成されるカラムスイッチ選択タイミング信号φｙにより
カラムスイッチＣ−５Ｗが選択され、タイミングパルス
φ＊ａｌ＋φ＋ｗａｌ 及びφｍａ２．φ−ａ２ ＋
φｒｗにより、読み出しの時には、メインアンプＭＡ、
データ出力バッファＤＯＢが動作し、書込みの時には、
データ入カバソファＤＩＢが動作することにより行われ
る（図示せず）うこれに対して、自動リフレッシュ動作
にあっては、上記リフレッシュ制御信号φｒｅｆ’がロ
ウレベル（論理１０”）にされる。したがって、自動リ
フレッシュ回路ＲＥＦにより形成されたアドレス信号に
よって上記同様にメモリアレイＭ −Ａ Ｒ’ｙ’が一
旦リセットされ、プリチャージが行われる。
そして、ワード線選択動作までは上記通常の動作と同様
であるが、上記リフレッシュ制御信号φｒｅｆ”のロウ
レベルによってアンドゲート回路Ｇ１とＧ３とが閉じら
れいるので、タイミングパルスφｐａｌは、遅延回路Ｄ
Ｌ２により設定された遅延時間だけ遅らされるとともに
、タイミングパルスφｐａ２の発生が停止させられる。
であるが、上記リフレッシュ制御信号φｒｅｆ”のロウ
レベルによってアンドゲート回路Ｇ１とＧ３とが閉じら
れいるので、タイミングパルスφｐａｌは、遅延回路Ｄ
Ｌ２により設定された遅延時間だけ遅らされるとともに
、タイミングパルスφｐａ２の発生が停止させられる。
これにより、相補データ線り、Ｄには、メモリセルの情
報記憶用キャパシタＣｓの全電荷が読み出されることに
よって、その１７ペル差を約２００ｍＶと大きくできる
ものである。これによって、比較的小さなコンダクタン
ス特性にされたパワースイッチＭ ＯＳ Ｆ ＥＴＱＩ
Ｏ，Ｇ１２によりセンスアンプＳＡが動作した時、セン
スアンプＳＡの安定な動作を図るとともに、発生する貫
通電流を小さくすることができる。リフレッシヱ動作は
、情報記憶キャパシタＣｓの電荷がリーク電流等によっ
て失われる前に行えばよく、通常の動作サイクル（約１
５０〜２００ｎｒ＋）に比べて約ｌＯμｓと長いサイク
ルとしても何等問題生じない。
報記憶用キャパシタＣｓの全電荷が読み出されることに
よって、その１７ペル差を約２００ｍＶと大きくできる
ものである。これによって、比較的小さなコンダクタン
ス特性にされたパワースイッチＭ ＯＳ Ｆ ＥＴＱＩ
Ｏ，Ｇ１２によりセンスアンプＳＡが動作した時、セン
スアンプＳＡの安定な動作を図るとともに、発生する貫
通電流を小さくすることができる。リフレッシヱ動作は
、情報記憶キャパシタＣｓの電荷がリーク電流等によっ
て失われる前に行えばよく、通常の動作サイクル（約１
５０〜２００ｎｒ＋）に比べて約ｌＯμｓと長いサイク
ルとしても何等問題生じない。
〔効 果〕
（１１リフレッシュ動作におけるセンスアンプの動作タ
イミングを通常の動作サイクルに比べて遅らせることに
よって、相補データ線に読み出されるレベル差を大きく
できる。これによって、ＣＭＯＳラッチ回路を用いたセ
ンスアンプにあっては、ＮチャンネルＭ ＯＳ Ｆ Ｅ
ＴとＰチャンネルＭＯ３ＦＥＴとを通して流れる比較
的大きな貫通電流を大幅に削減できるから、大幅な低消
費電力化を図ることができるという効果が得られる。
イミングを通常の動作サイクルに比べて遅らせることに
よって、相補データ線に読み出されるレベル差を大きく
できる。これによって、ＣＭＯＳラッチ回路を用いたセ
ンスアンプにあっては、ＮチャンネルＭ ＯＳ Ｆ Ｅ
ＴとＰチャンネルＭＯ３ＦＥＴとを通して流れる比較
的大きな貫通電流を大幅に削減できるから、大幅な低消
費電力化を図ることができるという効果が得られる。
（２）上記（１）により、リフレッシュ制御信号ＲＥＳ
Ｈをロウレベルにし続けることにより行われるセルフリ
フレッシュ動作は、主としてバッテリーバックアップ動
作に使用されるものであるから、そのスタンバイ電流の
大幅な低減によってバッテリー寿命を長くできるという
効果が得られる。
Ｈをロウレベルにし続けることにより行われるセルフリ
フレッシュ動作は、主としてバッテリーバックアップ動
作に使用されるものであるから、そのスタンバイ電流の
大幅な低減によってバッテリー寿命を長くできるという
効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、センスアンプ
ＳＡの動作タイミングパルスφｐａｌは、自動リフレッ
シュ動作においてその立ち上がりを緩やかにして、その
コンダクタンス特性をより徐々に大きくするものであっ
てもよい。また、上記実施例のように２段階に分けてセ
ンスアンプＳＡの動作を行わせる場合、遅れて発生させ
るタイミングパルスφｐａ２は、自動リフレッシュ動作
においても上記タイミングパルスφｐａｌより遅らせて
発生させるものであってもよい。さらに、このように自
動リフレソシ工動作の時に、センスアンプＳＡの動作タ
イミング信号を選択的に遅らせたり１、その立ち上がり
を緩やかにする回路は、種々の実施形態を採ることがで
きるものである。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、センスアンプ
ＳＡの動作タイミングパルスφｐａｌは、自動リフレッ
シュ動作においてその立ち上がりを緩やかにして、その
コンダクタンス特性をより徐々に大きくするものであっ
てもよい。また、上記実施例のように２段階に分けてセ
ンスアンプＳＡの動作を行わせる場合、遅れて発生させ
るタイミングパルスφｐａ２は、自動リフレッシュ動作
においても上記タイミングパルスφｐａｌより遅らせて
発生させるものであってもよい。さらに、このように自
動リフレソシ工動作の時に、センスアンプＳＡの動作タ
イミング信号を選択的に遅らせたり１、その立ち上がり
を緩やかにする回路は、種々の実施形態を採ることがで
きるものである。
また、データ線のプリチャージレベルは、電源電圧ＶＣ
Ｃ又はＶｃｃ−ＶＬｈレベルにするものであってもよい
。この場合には、読み出し基準電圧はダミーセルを用い
′Ｃ形成するものとすればよい。
Ｃ又はＶｃｃ−ＶＬｈレベルにするものであってもよい
。この場合には、読み出し基準電圧はダミーセルを用い
′Ｃ形成するものとすればよい。
また、その周辺回路がダ・ｆナミソク型回路により構成
され、アドレスストローブ信’１ｔ４ＬＡｓ、δう１Ｓ
により多重化されて外部アドレス信号が供給されるよう
なダイナミック型ＲＡＭに対しても同様に適用すること
ができる。
され、アドレスストローブ信’１ｔ４ＬＡｓ、δう１Ｓ
により多重化されて外部アドレス信号が供給されるよう
なダイナミック型ＲＡＭに対しても同様に適用すること
ができる。
この発明は、自動リフレッシュ回路を内蔵するダイナミ
ック型ＲＡＭに広く利用できるものである。
ック型ＲＡＭに広く利用できるものである。
第１図は、この発明に係るダイナミック型ＲＡＭの一実
施例を示す回路図、 第２ｐｌは、そのセンスアンプの動作タイミング信号を
形成するタイミング発生回路の一実施例を示すブロック
図、 第３図は、その動作の一例を説明するためのタイミング
図である。 Ｍ−ＡＲＹ・・メモリアレイ、Ｐｃ１・・プリチャージ
回路、ＳＡ・・センスアンプ、Ｃ−５Ｗ・・カラムスイ
ッチ、Ｒ−ＤＣＲ・・ロウアドレスデコーダ、Ｃ−ＤＣ
Ｒ・・カラムアドレスデコ−ダ、ＰＯ２・・プリチャー
ジ回路、ＭＡ・・メインアンプ、ＡＴＤ・・アドレス信
号変化検出回路、ＴＧ・・タイミング発生回路、ＲＥＦ
・・自動リフレンシュ回路、ＤＯＢ・・データ出カバソ
ファ、ＤＴＢ・・データ人カバソファ、ＭＰＸ・・マル
チプレクサ、φｘ−Ｂ・・ワード線ブートストラップ回
路、φｘ−Ｇ・・ワード線選択タイミング発生回路、φ
ρａ−Ｑ・・センスアンプ動作タイミング発生回路、φ
ｐａｌ−ＤＶ、φｐａ２−ＤＶ・・駆動回路、ＤＬＩ〜
ＤＬ３・・遅延回路、Ｇｌ。 Ｇ３・・アンドゲート回路、Ｇ２・・オアゲート回路
施例を示す回路図、 第２ｐｌは、そのセンスアンプの動作タイミング信号を
形成するタイミング発生回路の一実施例を示すブロック
図、 第３図は、その動作の一例を説明するためのタイミング
図である。 Ｍ−ＡＲＹ・・メモリアレイ、Ｐｃ１・・プリチャージ
回路、ＳＡ・・センスアンプ、Ｃ−５Ｗ・・カラムスイ
ッチ、Ｒ−ＤＣＲ・・ロウアドレスデコーダ、Ｃ−ＤＣ
Ｒ・・カラムアドレスデコ−ダ、ＰＯ２・・プリチャー
ジ回路、ＭＡ・・メインアンプ、ＡＴＤ・・アドレス信
号変化検出回路、ＴＧ・・タイミング発生回路、ＲＥＦ
・・自動リフレンシュ回路、ＤＯＢ・・データ出カバソ
ファ、ＤＴＢ・・データ人カバソファ、ＭＰＸ・・マル
チプレクサ、φｘ−Ｂ・・ワード線ブートストラップ回
路、φｘ−Ｇ・・ワード線選択タイミング発生回路、φ
ρａ−Ｑ・・センスアンプ動作タイミング発生回路、φ
ｐａｌ−ＤＶ、φｐａ２−ＤＶ・・駆動回路、ＤＬＩ〜
ＤＬ３・・遅延回路、Ｇｌ。 Ｇ３・・アンドゲート回路、Ｇ２・・オアゲート回路
Claims (1)
- 【特許請求の範囲】 ■、内蔵の自動リフレッシュ回路による自動リフレッシ
ュ動作において、センスアンプの動作ターｆミングを通
常の動作サイクルに比べて遅らせこと、又はその動作タ
イミングパルスの立ちＬがりを緩やかにすることを特徴
とするダ・イニトミ、り型ＲＡ０ ２、上記センスアンプは、ＣＭＯ３回路により構成され
たラッチ回路と、センスアンプ動作タイミング信号によ
って電源電圧と回路の接地電位とを供給する一対のパワ
ースイッチＭ ＯＳ Ｆ Ｅ ’Ｔ’とを含むものであ
ることを特徴とする特許請求の範囲第１項記載のダイナ
ミック型１？ＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59100489A JPS60246096A (ja) | 1984-05-21 | 1984-05-21 | ダイナミツク型ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59100489A JPS60246096A (ja) | 1984-05-21 | 1984-05-21 | ダイナミツク型ｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60246096A true JPS60246096A (ja) | 1985-12-05 |
Family
ID=14275342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59100489A Pending JPS60246096A (ja) | 1984-05-21 | 1984-05-21 | ダイナミツク型ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60246096A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194194A (ja) * | 1988-01-29 | 1989-08-04 | Nec Ic Microcomput Syst Ltd | 半導体メモリ装置 |
| JPH05282863A (ja) * | 1992-03-13 | 1993-10-29 | Samsung Electron Co Ltd | センスアンプ制御信号発生器 |
| KR100757926B1 (ko) | 2006-02-07 | 2007-09-11 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 센스 앰프 제어 회로 및 방법 |
-
1984
- 1984-05-21 JP JP59100489A patent/JPS60246096A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194194A (ja) * | 1988-01-29 | 1989-08-04 | Nec Ic Microcomput Syst Ltd | 半導体メモリ装置 |
| JPH05282863A (ja) * | 1992-03-13 | 1993-10-29 | Samsung Electron Co Ltd | センスアンプ制御信号発生器 |
| KR100757926B1 (ko) | 2006-02-07 | 2007-09-11 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 센스 앰프 제어 회로 및 방법 |
| US7486581B2 (en) | 2006-02-07 | 2009-02-03 | Hynix Semiconductor Inc. | Circuit and method for controlling sense amplifier of semiconductor memory apparatus |
| US7843755B2 (en) | 2006-02-07 | 2010-11-30 | Hynix Semiconductor Inc. | Circuit and method for controlling sense amplifier of semiconductor memory apparatus |
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