JPS61126687A - ダイナミツク型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ダイナミック型ＲＡＭ　（ランダム・アク
セス・メモリ）に関するもので、例えば、ダイナミック
型メモリセルを用いるとともに、その周辺回路をスタテ
ィック型０Ｍ０３回路で構成し、アドレス信号の変化を
検出して内部回路の動作に必要な一連のタイミング信号
を形成することによって、外部からはスタティック型Ｒ
ＡＭと同等に扱えるようにした！Ｉ像ダイナミック型Ｒ
ＡＭに利用して有効な技術に関するものである。

〔背景技術〕

本願出願人は、先にアドレス信号の変化を検出して内部
回路の動作に必要な各種タイミング信号を形成するもの
とした擬似スタティック型ＲＡＭを開発した。すなわち
、情報を電荷の形態で記憶するキャパシタと、アドレス
選択用のＭＯＳＦＥＴとによって構成されたダイナミッ
ク型メモリセルを用いるとともに、その周辺回路をスタ
ティック型０Ｍ０３回路により構成し、アドレス信号の
変化を検出して、これに基づいて内部回路の動作に必要
な各種タイミング信号を形成することによって、外部か
らはスタティック型ＲＡＭと同等に扱えるようにするも
のである。

しかしながら、半導体基板上において形成されたダイナ
ミック型メモリセルにおいては、上記キャパシタにＭ積
された電荷が、リーク電流等によって時間とともに減少
してしまう。このため、常にメモリセルに正確な情報を
記憶させてお（ためには、メモリセルに記憶されている
情報を、その情報が失われる前に読み出して、これを増
幅して再び同じメモリセルに書込む動作、いわゆるリフ
レッシュ動作を行う必要がある。例えば、６４にビット
のダイナミック型ＲＡＭにおけるメモリセルの自動リフ
レッシエ方式として、「電子技術１誌のＶｏ１２３、Ｎ
ｏ　３のｐｐ３０〜３３に示されている自動リフレッシ
ュ回路が公知である。すなわち、ダイナミック型ＲＡＭ
に、リフレッシエ制御用の外部端子を設けて、この外部
端子に所定のレベルのリフレッシュ制御信号ＲＥＳＨを
印加することにより、ダイナミック型ＲＡ　Ｍ内の複数
のメモリセルが自動的にリフレッシュされるオートリフ
レフシェ機能と、上記リフレッシュ信号ＲＥＳＨを所定
のレベルにしつづけることにより内蔵のタイマー回路を
作動させて、一定周期毎に上記リフレッシュ動作を行う
セルフリフレッシュｌ＠能とが設けられている。

上記無像の自動リフレッシュ回路を上記のような内部同
期式のダイナミック型ＲＡＭ（Ｉ！！似スケスタテイッ
ク型ＲＡＭ通用し７た場合、リフレッシュ動作の時にも
、一連のタイミング信号が発生して、リフレッシュ動作
に直接関係の無い回路までも動作するため、無駄な電流
消費が生じることになってしまう。

〔発明の目的〕

この発明の目的は、リフレッシュ動作時の低消費電力化
を図ったダイナミック型ＲＡＭを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、内臓の自動リフレッシエ回路による自動リフ
レッシュ動作の時には、カラム系のタイミング信号の発
生を禁止することにより、リフレッシュ動作に直接関係
の無い回路の動作を禁止して低消費電力化を実現するも
のである。

〔実施例〕

第１図には、この発明に係るダイナミック型ＲＡＭの一
実施例の回路図が示されている。同図の各回路素子は、
公知の０ＭＯ３（相補型ＭＯ５）集積回路の製造技術に
よって、１個の単結晶シリコンのような半導体基板上に
おいて形成される。

以下の説明において、特に説明しな“い場合、ＭＯＳＦ
ＥＴ　（絶縁ゲート型電界効果トランジスタ）はＮチャ
ンネルＭＯＳ　Ｆ　ＥＴである。なお、同図において、
ソース・ドレイン間に直線が付加されたＭＯＳ　Ｆ　Ｅ
ＴはＰチャンネル型である。

特□に制限されないが、集積回路は、単結晶Ｐ型シリコ
ンからなる半導体基板に形成される。ＮチャンネルＭＯ
Ｓ　Ｆ　ＥＴは、かかる半導体基板表面に形成されたソ
ース領域、ドレイン領域及びソース領域とドレイン領域
との間の半導体基板表面に薄い厚さのゲート絶縁膜を介
して形成されたポリシリコンからなるようなゲート電極
から構成される。ＰチャンネルＭ　ＯＳ　Ｆ　Ｂ　’Ｉ
’は、上記半導体基板表面に形成されたＮ型ウェル領域
に形成される。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯＳＦＥＴの共通の基板ゲートを構成
する。Ｎ型ウェル領域は、その上に形成されたＰチャン
ネルＭＯＳＦＥＴの基体ゲートを構成する。Ｐチャンネ
ルＭＯＳ　Ｆ　ＥＴの基板ゲートすなわちＮ型ウェル領
域は、第１図の電源端子Ｖｃｃに結合される。

第１図において、基板バックバイアス電圧発生回路ｖｂ
ｂ−ｃは、集積回路の外部端子を構成する電源端子Ｖｃ
’ｃと基準電位端子もしくはアース端子との間に加えら
れる＋５ｖのような正電源電圧に応答して、半導体基板
に供給すべき負のバ・ノクバイアスミ圧ｖｂｂを発生す
る。これによって、ＮチャンネルＭＯＳ　Ｆ　ＥＴの基
板ゲートにバックバイアス電圧が加えられることになり
、そのソース。

ドレインと基板間の寄生容量値が減少させられるため、
回路の高速動作化が図られる。

メモリアレイＭ−ＡＲＹは、その一対の行が代表として
示されており、一対の平行に配置された相補データ線り
、Ｄに、アドレス選択用ＭＯ３ＦＥＴＱｍと情報記憶用
キャパシタＣｓとで構成された複数のメモリセルのそれ
ぞれの入出力ノードが同図に示すように所定の規則性を
もって配分されて結合されている。

プリチャージ回路ＰＣＩは、代表として示されたＭＯ３
ＦＥＴＱ５のように、相補データ線り。

Ｄ間に設けられたスイッチＭＯＳ　Ｆ　ＥＴにより構成
される。

センスアンプＳＡは、代表として示されたＰチャンネル
ＭＯ３ＦＥＴＱ？、Ｑ９と、ＮチャンネルＭＯ３ＦＥＴ
Ｑ６．Ｑ８とからなるＣＭＯＳラッチ回路で構成され、
その一対の入出力ノードが上記相補データ線り、　Ｄに
結合されている。また、上記ラッチ回路には、特に制限
されないが、−並列形態のＰチャンネルＭＯ３ＦＥＴＱ
Ｉ　２．Ｑｌ　３を通して電源電圧Ｖｃｃが供給され、
並列形態のＮチャンネルＭＯ３ＦＥＴＱＩ　Ｏ，Ｑｌ　
１を通して回路の接地電圧Ｖｓｓが供給される。これら
のパワースイッチＭｏ　３　Ｆ　ＥＴＱ　１０．　　Ｑ
　１１及びＭＯ５ＦＥＴＱ１２．Ｑ１３は、同じメモリ
マット内の他の同様な行に設けられたラッチ回路に対し
て共通に用いられる。言い換えるならば、同じメモリ、
マット内のラッチ回路におけるＰチャンネル間Ｏ５ＦＥ
ＴとＮチャンネルＭＯ５ＦＥＴとはそれぞれそのソース
が共通接続される。

上記ＭＯ３ＦＥＴＱＩ　Ｏ，Ｑｌ　２のゲートには、動
作サイクルではセンスアンプＳＡを活性化させる相補タ
イミングパルスφｐａｌ　ｒ　　φｐａｌが印加され、
ＭＯ３ＦＥＴＱＩ　１．Ｑｌ　３のゲートには、上記タ
イミングパルスφｐａｌ　＊　　φｐａｌより遅れた、
相補タイミングパルスφｐａ２　、　　φｐａ２が印加
される。このようにすることによって、センスアンプＳ
Ａの動作は２段階に分けられる。タイミングパルスφｐ
ａ１．φｐａｌが発生されたとき、すなわち第１段階に
おいては、比較的小さいコンダクタンスを持つＭＯ５Ｆ
ＥＴＱＩ　Ｏ及びＱ１２による電流制限作用によってメ
モリセルからの一対のデータ線間に与えられた微小読み
出し電圧は、不所望なレベル変動を受けることなく増幅
される。上記センスアンプＳＡでの増幅動作によって相
補データ線電位の差が太き（された後、タイミングパル
スφｐａ２．７″ｐａ２が発生されると、すなわち第２
段階に入ると、比較的大きなコンダクタンスを持つＭＯ
３ＦＥＴＱＩ　１．Ｑｌ　３がオン状態にされる。

センスアンプＳＡの増幅動作は、ＭＯ３ＦＥＴＱ１１、
Ｑ１３がオン状態にされることによって速くされる。こ
のように２段階に分けて、センスアンプＳＡの増幅動作
を行わせることによって、相補データ線の不所望なレベ
ル変化を防止しつつ、データの高速読み出しを行うこと
ができる。

ロウデコーダＲ−ＤＣＲは、特に制限されないが、２分
割されたロウデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ２との
組み合わせによって構成される。

同図には、第２のロウデコーダＲ−ＤＣＲ２の１回路分
（ワード線４本分）が代表として示されており、例えば
、アドレス信号７２〜Ｔ６を受けるＮチャンネルＭＯ３
ＦＥＴＱ３２〜Ｑ３６と、ＰチャンネルＭＯＳＦＥＴＱ
３７〜Ｑ４１とで構成された０Ｍ０３回路によるＮＡＮ
Ｄ　（ナンド）回路で上記４本分のワード線選択信号が
形成される。

このＮＡＮＤ回路の出力は、ＣＭＯＳイユＩバータＩ　
Ｖ　ｉ　テ反転され、カットＭＯ３ＦＥＴＱ２８〜Ｑ３
１を通して、スイッチ回路としての伝送ゲートＭＯ３Ｆ
ＥＴＱ２４〜０．２７のゲートに伝えられる。

第１のロウデコーダＲ−ＤＣＲ１は、その具体的四路を
図示しないが、２ビツトの相補アドレス（８号ａ　Ｏ，
ａ　Ｏ及びａｌ、ａｌで形成されたデコード信号によっ
て選択される上記同様な伝送ゲー）ＭＯＳＦＥＴとカッ
トＭＯ３ＦＥＴとからなるスイッチ回路を通してワード
線選択タイミング信号φＸから４通りのワード線選択タ
イミニ／グ信号φｘ００ないしφｘｌｌを形成する。こ
れらのワード線選択タイミング信号φｘ００〜φｘｌｌ
は、上記伝送ゲート上記ＭＯ３ＦＥＴＱ２４〜Ｑ２７を
介して各ワード線に伝えられる。ロウデコーダＲ−ＤＣ
ＲＩとＲ−ＤＣＲ２のようにロウデコーダを２分割する
ことによって、ロウデコーダＲ−ＤＣＲ２のピンチ（間
隔）とワード線のピッチとを合わせることができる。そ
の結果、無駄な空間が半導体基板上に生じない。各ワー
ド線と接地電位との間には、ＭＯ５ＦＥＴＱ２０〜Ｑ２
３が設けられ、そのゲートに上記ＮＡＮＤ回路の出力が
印加されることによって、非選択時のワード線を接地電
位に固定させるものである。特に制限されないが、上記
ワード線には、その遠端側（デコーダ側と反対側の端）
にリセット用のＭＯ５ＦＥＴＱＩ〜Ｑ４が設けられてお
り、リセットパルスφｐＨを受けてこれらのＭＯ３ＦＥ
ＴＱＩ〜Ｑ４がオン状態となることによって、選択され
たワード線がその両端から接地レベルにリセットされる
。な右、残り２ビツトのアドレス信号ａ７．ａ８は、上
記類似の複数個のメモリアレイを選択するマット切り換
え信号として利用される。

ロウアドレスバッファＸ−ＡＤＢは、外部端子ＡＯ−Ａ
８から供給されたアドレス信号を受けて、外部端子から
供給されたアドレス信号と同相の内部アドレス信号ａＯ
〜ａ８と逆相のアドレス信号ＴＯ〜ａ８（以下、これら
を合わせて１０〜土日のように表す。）を形成して、後
述するマルチプレクサＭＰＸを介して上記ロウデコーダ
Ｒ−ＯＣＲに供給する。

カラムスイッチＣ−５Ｗは、代表として示されているＭ
Ｏ３ＦＥＴＱ４２．　Ｑ４３のように、相補データ線り
、Ｄと共通相補データ線ＣＤ、ＣＤを選択的に結合させ
る。これらのＭＯ５ＦＥＴＱ４２、Ｑ４３のゲートには
、カラムデコーダＣ−ＤＣＲからの選択信号が供給され
る。

カラムデコーダＣ−０ＣＲは、データ線選択タイミング
信号φｙによってカラム選択タイミング力制御され、カ
ラムアドレスバッファＹ−ＡＤＢから供給される内部ア
ドレス信号ａ９〜ａ１４と逆相のアドレス信号ａ９〜ａ
１４をデコードすることによってカラムスイッチＣ−５
Ｗに供給すべき選択信号を形成する。

カラムアドレスバッファＹ−ＡＤＢは、外部端子Ａ９〜
Ａ１４から供給されたアドレス信号を受けて、外部端子
から供給されたアドレス信号と同相の内部アドレス信号
ａ９〜ａ１４と逆相のアドレス信号ａ９〜ａ１４（以下
、これらを合わせてｉ９〜工１４のように表す、）を形
成して、上記カラムデコーダＣ−０ＣＲに供給する。

上記共通相補データ線ＣＤ、ＣＤ間には、上記同様なプ
リチャージ回路を構成するプリチャージＭＯ３ＦＥＴＱ
４４が設けられている。この共通相補データ線ＣＤ、Ｃ
Ｄには、上記センスアンプＳＡと同様な回路構成のメイ
ンアンプＭＡの一対の入出力ノードが結合されている。

読み出し動作ならば、データ出力バッファＤ。

Ｂはそのタイミング信号φｒ判によって動作状態にされ
、上記メインアンプＭＡの出力信号を増幅して外部端子
Ｉ１０から送出する。なお、書込み動作なら、上記タイ
ミング信号φｒｓｓによってデータ出力バッファＤＯＢ
の出力はハイインピーダンス状態される。書込み動作な
らば、データ入カバフファＤＩＢは、そのタイミング信
号φｒｗによりて動作状態にされ、外部端子Ｉ１０から
供給された書込み信号に従った相補薔込み信号を上記共
通相補データ線ＣＤ、ＣＤに伝えることにより、選択さ
れたメモリセルへの書込みが行われる。なお、読み出し
動作なら、上記タイミング信号φｒｌ−によってデータ
入カバソファＤＩＨの出力はハイインピーダンス状態に
される。

上述した各種タイミング信号は、次の各回路ブロックに
より形成される。

回路記号ＡＴＤで示されているのは、特に制限されない
が、アドレス信号ａＯ〜ａ８（又は丁０〜丁８）とアド
レス信号＋ｌ！９〜ａ１４　（又は７９〜丁１４）を受
けて、その立ち上がり又は立ち下がりの変化検出するア
ドレス信号変化検出回路である。上記アドレス信号変化
検出回路ＡＴＤは、特に制限されないが、アドレス信号
８０〜ａ１４と、その遅延信号とをそれぞれ受ける排他
的論理和回路と、これらの排他的論理和回路の出力信号
を受ける論理和回路とによって構成される。すなわち、
アドレス信号とそのアドレス信号の遅延信号とを受ける
排他的回路が各アドレス信号に対して設けられている。

この場合、合計１５個の排他的論理和回路が設けられて
おり、これらの１５個の排他的論理和回路の出力信号が
論理和回路に入力されている。このアドレス信号変化検
出回路ＡＴＤは、アドレス信号ａＯ〜ａ１４のうちいず
れか１つでも変化すると、その変化タイミングに同期し
たアドレス信号変化検出パルスφを形成する。

回路記号ＴＧで示されているのは、タイミング発生回路
であり、上記代表として示された主要なタイミング信号
等を形成する。すなわち、このタイミング発生回路ＴＧ
は、アドレス信号変化検出パルスφの他、外部端子から
供給されるライＩ−（ネーブル信号ＷＥ、チップ選択信
号Ｃ８及びリフレッシュ信号ＲＥＳＨを受けて、上記一
連のタイミングパルスを形成する。

回路記号ＲＥＦで示されているのは、自動リフレッシエ
回路であり、フレフシエアドレスカウンタ。タイマー等
を含んでいる。この自動リフレッシュ回路ＲＥＦは、外
部端子からのリフレッシュｉ−ｉ＋ＲＥ　Ｓ　Ｈをロウ
レベルにすることにより起動される。すなわち、チップ
選択信号Ｃ８がハイレベルのときにリフレッシュ信号Ｒ
ＥＳＨをロウレベルにすると自動リフレッシュ回路ＲＥ
　Ｆは、制御信号φｒｏｔによってマルチプレクサＭ　
Ｐ　Ｘを切り換えて、内蔵のリフレッシュアドレスカウ
ンタからの内部アドレス信号をロウデコーダＲ−ＤＣＲ
に伝えて一本のワード線選択によるリフレッシュ動作Ｃ
オートリフレフシニ）を行う、また、リフレッシュ信号
ＲＥＳＨをロウレベルにしつづけるとタイマ・−が作動
して、一定時間毎にリフレッシュアドレスカウンタが歩
進させられて、この間連続的なりフレッシェ動作（セル
フリフレッシュ）を行う、なお、この実施例では、特に
制限されないが、上記アドレスカウンタの動作を確認す
る等のため、上記リフレッシュ動作によるアドレッシン
グを利用して、メモリセルへの書き込みを行う機能が付
加される。すなわち、後述するように、リフレッシュ動
作に同期して、ライトイネーブル信号ＷＥを電源電圧Ｖ
ｃｃより高いレベルの書き込み制御信号とすると、上記
アドレスカウンタによって指示されたアドレスのメモリ
セルに書キ込みを行う。

第２図には、上記タイミング発生回路ＴＧのうち、デー
タ線選択タイミング信号φｙを形成する回路の一実施例
の回路図が示されている。

タイミング発注回路ＴＧは、アドレス信号変化検出回路
ＡＴＤの出力パルスφを受けると、多段インバータ回路
等によって順次遅延された信号から、ワード線プリチャ
ージパルスφ匹轄、ワード線選択タイミング信号φＸ、
センスアンプの動作タイミング信号φｐａ　（φｐａｌ
　＋　　φｐａ２　）等を形成する。この場合、上記セ
ンスアンプの動作タイミング信号φｐａをインバータ回
路ＩＶ２によって遅延させてデータ線選択タイミング信
号φｙを形成る回路として、ナンド（ＮＡＮＤ）ゲート
回路Ｇ１と、その制御信号を形成するナントゲート回路
Ｇ２が付加される。すなわち、ナントゲート回路Ｇ２の
入力には、上記制御信号φｒｅｆと、リフレッシュ書き
込み制御信号φｗｒｅｆが供給される。このナントゲー
ト回路Ｇ２の出力は、上記データ線選択タイミング信号
φｙを形成するナントゲート回路Ｇ１の制御信号として
用いられる。

この実施例回路の動作を第３図に示したタイミング図を
参照して次に説明する。

チップ選択信号Ｃ８がハイレベルにされると、このＲＡ
Ｍはチップ非選択状態にされる。この時に、リフレッシ
ュ制御信号ＲＥＳＨを一定期間ロウレベルにすると、上
記オートリフレッシュ動作が実行される。このリフレッ
シュ制御信号ＲＥＳＨのロウレベルに同期して、同図に
実線で示すようにライトイネーブル信号ＷＥを電源電圧
Ｖｃｃより高いレベルの書き込み信号を供給すると、リ
フレッシュ書き込み制御信号φ−ｒｅｆがこれに同期し
てロウレベルにされる。このようなリフレッシュ書き込
み動作では、上記ナントゲート回路Ｇ２の出力は、ハイ
レベル（論理“１”）にされるから、通常の書き込み又
は読み出し動作と同様に、データ線選択タイミング信号
φｙが形成される。なお、図示しないが、上記データ線
選択タイミング信号φｙから、それを遅延してカラム系
のタイミング信号、例えばメインアンプＭＡの動作タイ
ミング信号φｍａ、データ入カバソファＤＩＢ、データ
出力バフファＤＯＢを選択的に動作させるタイミンリフ
レッシュアドレスカウンタによって指示されたアドレス
のメモリセルに書き込みや読み出しを行うことができる
。このようなリフレッシュ動作機能は、主として次のよ
うな目的のために利用される。上記自動リフレッシュ回
路ＲＥＦにあっては、内臓のリフレッシュアドレスカウ
ンタが正常に動作することが極めて重要である。上記リ
フレッシュアドレスカウンタの動作を確認するため、予
めメモリセルの記憶情報を論理“Ｏ″としておいて、上
記自動リフレッシュを利用した書き込みによって論理“
１″に書き換えを行い、そして、・　この書き換えをそ
の読み出しによって確認することにより、間接的にリフ
レッシュアドレスカウンタの動作を確認することができ
る。

リフレッシュ動作においては、上記ライトイネーブル信
号ＷＥは、同図に点線で示すようにハイレベル（Ｖｃｃ
）の状態にされる。これにより、リフレッシュ書き込み
制御信号φ―ｒｅｆは、ハイレベルにされる。したがっ
て、上記同様なオートリフレッシュ動作にあっては、制
御信号φｒｅｆのハイレベルの毎にナントゲート回路Ｇ
１が閉じられるので、データ線選択タイミング信号φｙ
の発生が停止させられる。これにより、カラム系回路の
動作、例えば上記メインアンプＭＡ等の動作が禁止され
る。これにより、通常のリフレッシュ動作の時には、カ
ラム選択動作やメインアンプの増幅動作を禁止すること
ができる。

なお、リフレッシュ制御信号ＲＥＳＨをロウレベルにし
つづけることにより行われるセルフリフレッシュ動作に
おいては、上記制御信号φｒｅｆがその間ハイレベルの
ままにされるので、同様にカラム系回路の動作を禁止す
ることができる。

なお、上記リフレッシュ書き込み機能を設けない場合、
上記制御信号φｒｅｆの反転信号を形成して、リフレッ
シュ動作の時のロウレベルによりｔ接ナントゲート回路
Ｇ１閉じさせるようにすればよい。

〔効　果〕

＜１）外部制御信号に基づいて形成された内部動作制御
信号を参照することによって、リフレッシュ動作の時に
カラム系のタイミング信号の発生を禁止することによっ
て、リフレッシュ動作に直接関係の無いカラム系回路の
動作を禁止することによって、低消費電力化を図ること
ができる。

（２）セルフリフレッシュ動作は、主としてバッテリー
バンクアップ動作の時に使用されるから、Ｅ２低消費電
力化によって電池寿命を長くすることができるとい・）
効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は、Ｆ記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、メモリセル
の読み出し基準電圧は、ダミーセルを用いて形成するも
のであってもよい。

また、リフレッシュ動作に直接関係の無い内部回路の動
作を禁止させる回路は、それぞれの回路に供給されるタ
イミング発生回路毎に、上記類似のゲート回路を設けて
、その発生を選択的に禁止するものであってもよい。

〔利用分野〕

この発明は、自動リフレッシュ回路を内臓し、内部同期
式のダイナミック型ＲＡＭに広く利用できるものである
。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、第２図は
、そのタイミング発生回路の一部実施例を示す回路図、 第３図は、その動作を説明するためのタイミング図であ
る。 Ｍ−ＡＲＹ・・メモリアレイ、ＰＣＩ・・プリチャージ
回路、ＳＡ・・センスアンプ、Ｃ−ＳＷ・・カラムスイ
ッチ、Ｒ−ＯＣＲ・・ロウアドレスデコーダ、Ｃ−ＤＣ
Ｒ・・カラムアドレスデコーダ、ＭＡ・・メインアンプ
、ＡＴＤ・・アドレス信号変化検出回路、ＴＧ・・タイ
ミング発生回路、ＲＥＦ・・自動リフレッシュ回路、Ｄ
ＯＢ・・データ出力バッファ、ＤＩＢ・・データ人力バ
ッファ、ＭＰＸ・・マルチプレクサ、Ｇ１．Ｇ２・・ナ
ントゲート回路

Claims (1)

1. 【特許請求の範囲】 １、外部端子から供給された制御信号により自動リフレ
   ッシュ動作を行う自動リフレッシュ回路と、アドレス信
   号の変化検出出力と外部制御信号とに基づいて内部回路
   の動作に必要な一連のタイミング信号を発生するととも
   に、上記自動リフレッシュ回路により行われるリフレッ
   シュ動作状態の時に少なくとも共通相補データ線の信号
   を増幅するメインアンプの動作を停止させる回路を含む
   タイミング発生回路とを具備することを特徴とするダイ
   ナミック型ＲＡＭ。 ２、上記ダイナミック型ＲＡＭは、リフレッシユ制御信
   号とライトイネーブル信号の組合せにより自動リフレッ
   シュ回路により形成されたアドレス信号により指示され
   たメモリセルに書き込み動作を行う機能を持つものであ
   ることを特徴とする特許請求の範囲第１項記載のダイナ
   ミック型ＲＡＭ。