JPS6129488A - ダイナミツク型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ダイナミック型ＲＡＭ　（ランダム・アク
セス・メモリ）に関するもので、例えば、ワード線を昇
圧してメモリセルに対してフルライト／フルリードを行
うものに利用して有効な技術に関するものである。

（背景技術〕 ダイナミック型ＲＡＭにおけるメモリセルＭＣは、情報
を電荷の形態で記憶する記憶用キャパシタＣｓとアドレ
ス選択用のＭＯ３ＦＥＴＱｍとによって構成される。、
論理“ＩＺＩＩＱｌｌの情報はキャパシタＣ５に電荷が
有るか無いかの形で記憶される。情報の読み出しは、Ｍ
　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｍをオン状態にしてキャパシ
タＣｓを共通のデータ線につなぎ、データ線の電位がキ
ャパシタＣｓに蓄積された電荷量に応じてどのような変
化が起きるかをセンスすることによって行われる（例え
ば特願昭５６−２０９３９７号参照）。

上記のメモリセルにあっては、アドレス選択用ＭＯ３Ｆ
ＥＴＱｍのしきい値電圧によって、記憶用キャパシタＣ
ｓとデータ線との電荷分散による書込み／読み出し時に
レベルの損失が生じる。そこで、上記アドレス選択用Ｍ
Ｏ３ＦＥＴＱｍのゲートが接続されるワード線を電源電
圧以上（電源電圧に対してアドレス選択用ＭＯ３ＦＥＴ
Ｑｍのしきい値電圧分）の高レベルに昇圧することが考
えられている。このような昇圧レベルを選択されたワー
ド線に伝えるため、アドレスデコーダによって選択され
た伝送ゲートＭＯ３ＦＥＴを予めオン状態にしておいて
、そのチャンネルとゲート間のＭＯ３容量によるセルフ
ブートストラップ動作を利用することが考えられる。こ
のようなセルフブートストラップ動作は、先に上記伝送
ゲートＭＯ３ＦＥＴがオン状態になっていることが必要
である。したがって、上記伝送ゲートＭＯ３ＦＥＴを通
して伝達されるワード線選択タイミング信号は、素子の
プロセスバラツキ及び電源変動等の最悪条件を考慮して
、アドレスデコーダの選択動作に対して一定の時間マー
ジンもって発生させるものである。このため、上記時間
マージンを設ける分だけ、動作が遅くなってしまうとい
う問題が生じる。

〔発明の目的〕

この発明の目的は、高速動作化と動作マージンの向上と
を実現したダイナミック型ＲＡＭを提供することにある
。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、アドレスデコーダと類似の回路により構成さ
れたワード線選択起動回路を用いることによって、間接
的にアドレスデコーダの選択動作をモニターしてワード
線の選択タイミング信号を発生させるようにするもので
ある。

〔実施例〕

第１図には、この発明に係るダイナミック型ＲＡＭの一
実施例の回路図が示されている。同図の各回路素子は、
公知の０ＭＯ３（相補型ＭＯ３）集積回路の製造技術に
よって、１個の単結晶シリコンのような半導体基板上に
おいて形成される。

以下の説明において、特に説明しない場合、ＭＯＳＦＥ
Ｔ　（絶縁ゲート型電界効果トランジスタ）はＮチャン
ネルＭＯＳ　Ｆ　ＥＴである。なお、同図において、ソ
ース・ドレイン間に直線が付加されたＭＯＳＦＥＴはＰ
チャンネル型である。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
　Ｆ　ＥＴは、かかる半導体基板表面に形成されたソー
ス領域、ドレイン領域及びソース領域とドレイン領域と
の間の半導体基板表面に薄い厚さのゲート絶縁膜を介し
て形成されたポリシリコンからなるようなゲート電極か
ら構成される。ＰチャンネルＭＯ３ＦＥＴは、上記半導
体基板表面に形成されたＮ型ウェル領域に形成される。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯＳＦＥＴの共通の基板ゲートを構成
する。Ｎ型ウェル領域は、その上に形成されたＰチャン
ネルＭＯ３ＦＥＴの基体ゲートを構成する。Ｐチャンネ
ルＭＯ３ＦＥＴの基板ゲートすなわちＮ型ウェル領域は
、第１図の電源端子Ｖｃｃに結合される。

第１図において、基板バックバイアス電圧発生回路ｖｂ
ｂ−ｃは、集積回路の外部端子を構成する電源端子Ｖｃ
ｃと基準電位端子もしくはアース端子との間に加えられ
る＋５ｖのような正電源電圧に応答して、半導体基板に
供給すべき負のバンクバイアス電圧ｖｂｂを発生する。

これによって、ＮチャンネルＭＯＳＦＥＴの基板ゲート
にバンクバイアス電圧が加えられることになり、そのソ
ース。

ドレインと基板間の寄生容量値が減少させられるため、
その高速動作化が図られる。

メモリアレイＭ−ＡＲＹは、その一対の行が代表として
示されており、一対の平行に配置された相補データ線り
、Ｄに、アドレス選択用ＭＯ３ＦＥＴＱｍと情報記憶用
キャパシタＣ３とで構成された複数のメモリセルのそれ
ぞれの入出力ノードが同図に示すように所定の規則性を
もって配分されて結合されている。

プリチャージ回路ＰＣＩは、代表として示されたＭＯＳ
ＦＥＴＱ５のように、相補データ線り。

０間に設けられたスイッチＭＯＳ　Ｆ　ＥＴにより構成
される。

センスアンプＳＡは、代表として示されたＰチャンネル
ＭＯ３ＦＥＴＱ７．Ｑ９と、ＮチャンネルＭＯ３ＦＥＴ
Ｑ６．Ｑ８とからなるＣＭＯＳラッチ回路で構成され、
その一対の入出力ノードが上記相補データ線り、Ｄに結
合されている。また、上記ラッチ回路には、特に制限さ
れないが、並列形態（ＤＰチャ：ＪネルＭＯＳ　Ｆ　Ｅ
ＴＱ　１２．　　Ｑ　１３を通して電源電圧Ｖｃｃが供
給され、並列形態のＮチャンネルＭＯ３ＦＥＴＱＩ　Ｏ
，Ｑｌ　１を通して回路の接地電圧Ｖｓｓが供給される
。これらのパワースイッチＭＯ３ＦＥＴＱＩ　Ｏ，Ｑｌ
　１及びＭＯ３ＦＥＴＱ１２．Ｑ１３は、特に制限され
ないが、他の同様な行に設けられたセンスアンプＳＡに
対して共通に用いられる。

上記ＭＯ３ＦＥ’ｒＱ１０．Ｑｌ　２のゲートには、動
作量イクルではセンスアンプＳＡを活性化させる相補タ
イミングパルスφｐａｌ　、　　φｐａｌが印加され、
ＭＯ３ＦＥＴＱＩ　１．Ｑｌ　３のゲートには、上記タ
イミングパルスφｐａｌ　、　　φｐａｌより遅れた、
相補タイミングパルスφｐａ２　＋　　φｐａ２が印加
される。この理由は、メモリセルからの微小読み出し電
圧でセンスアンプＳＡを動作させたとき、データ線のレ
ベル落ち込みを比較的小さなコンダクタンス特性のＭＯ
５ＦＥＴＱＩＯ，Ｑ１２により電流制限を行うことによ
り防止する。そして、上記センスアンプＳＡでの増幅動
作によって相補データ線電位の差を大きくした後、比較
的大きなコンダクタンス特性のＭＯ３ＦＥＴＱＩ　１．
Ｑｌ　３をオン状態にして、その増幅動作を速（する。

このように２段階に分けて、センスアンプＳＡの増幅動
作を行わせることによって、相補データ線のハイレベル
側の落ち込みを防止しつつ、高速読み出しを行うことが
できる。

ロウデコーダＲ−ＤＣＲは、２分割されたロウデコーダ
Ｒ−ＤＣＲＩ、Ｒ−ＤＣＲ２によって構成される。同図
には、第２のロウデコーダＲ−ＤＣＲ２の１回路分（ワ
ード線４本分）が代表として示されており、例えば、ア
ドレス信号ａ２〜ａ６を受けるＮチャンネルＭＯ３ＦＥ
ＴＱ３２〜Ｑ３６と、プリチャージ信号φを受けるＰチ
ャンネルＭＯ３ＦＥＴＱ３７とで構成されたＣＭＯＳ回
路によるダイナミック型のＮＡＮＤ　（ナンド）回路で
上記４本分のワード線選択信号が形成される。

このＮＡＮＤ回路の出力は、ＣＭＯＳインバータＩＶＩ
で反転され、カットＭＯ３ＦＥＴＱ２８〜Ｑ３１を通し
て、スイッチ回路としての伝送ゲートＭＯ３ＦＥＴＱ２
４〜Ｑ２７のゲートに伝えられる。

また、第１のロウデコーダＲ−ＤＣＲ１は、２ビツトの
相補アドレス信号ａｏ、ａｏ及びａＬａｌ（図示せず）
で形成されたデコート信号によって選択される上記同様
な伝送ゲートＭＯ３ＦＥＴとカットＭＯ３ＦＥＴとから
なるスイッチ回路を通してワード線選択タイミング信号
φＸから４通りのワード線選択タイミング信号φｘ００
ないしφｘｌｌを形成する。これらのワード線選択タイ
ミング信号φ×００〜φｘｌｌは、上記伝送ゲート上記
ＭＯ３ＦＥＴＱ２４〜Ｑ２７を介して各ワード線に伝え
られる。ロウデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ２のよ
うにロウデコーダを２分割することによって、ロウデコ
ーダＲ−ＤＣＲ２のピッチ（間隔）とワード線のピッチ
とを合わせることができるので無駄な空間が生じない。

ロウアドレスバッファＸ−ＡＤＢは、外部端子Ａ　Ｏ−
Ａ　８から供給されたアドレス信号を受けて、外部端子
から供給されたアドレス信号と同相の内部アドレス信号
ａｏ−ａ８と逆相のアドレス信号ａＯ−７８（以下、こ
れらを合わせてａｏ〜ａ８のように表す。）を加工形成
して、後述するマルチプレクサＭＰＸを介して上記ロウ
デコーダＲ−ＤＣＲに供給する。

各ワード線と接地電位との間には、ＭＯ３ＦＥＴＱ２０
〜Ｑ２３が設けられ、そのゲートに上記ＮＡＮＤ回路の
出力が印加されることによって、非選択時のワード線を
接地電位に固定させるものである。また、上記ワード線
には、その遠端側（デコーダ側と反対側の端）にリセ′
ット用のＭＯ３ＦＥＴＱＩないしＱ４が設けられており
、リセットパルスφｐ＋＜を受けてこれらのＭＯ３ＦＥ
ＴＱＩ〜Ｑ４がオン状態となることによって、選択され
たワード線がその両端から接地レベルにリセ・ノドされ
る。

カラムスイッチＣ−５Ｗは、代表として示されているＭ
Ｏ３ＦＥＴＱ４２．Ｑ４３のように、相補データ線り、
Ｄと共通相補データ線ＣＤ、　　ＣＤを選択的に結合さ
せる。これらのＭＯＳ　Ｆ　ＢＴＱ４２、Ｑ４３のゲー
トには、カラムデコーダＣ−ＤＣＲからの選択信号が供
給される。

カラムアドレスバッファＹ−ＡＤＢは、外部端子Ａ９〜
Ａ１４から供給されたアドレス信号を受けて、外部端子
から供給されたアドレス信号と同相の内部アドレス信号
ａ９〜ａ１４と逆相のアドレス信号Ｔ９〜１１４（以下
、これらを合わせて１０〜土日のように表す。）を加工
形成して、上記カラムデコーダＣ−ＤＣＲに供給する。

上記共通相補データ線ＣＤ、ＣＤ間には、上記同様なプ
リチャージ回路を構成する”プリチャージＭＯ３ＦＥＴ
Ｑ４４が設けられている。この共通相補データ線ＣＤ、
ＣＤには、上記センスアンプＳＡと同様な回路構成のメ
インアンプＭＡの一対の入出力ノードが結合されている
。

読み出し動作ならば、データ出力バッファＤ。

Ｂはそのタイミング信号φｒ−によって動作状態にされ
、上記メインアンプＭＡの出力信号を増幅して外部端子
Ｉ１０から送出する。なお、書込み動作なら、上記タイ
ミング信号φｒ−によってデータ出力バッファＤＯＢの
出力はハイインピーダンス状態される。

書込み動作ならば、データ入カバソファＤＩＢは、その
タイミング信号φｒ−によって動作状態にされ、外部端
子Ｉ１０から供給された書込み信号に従った相補書込み
信号を上記共通相補データ線ＣＤ、ＣＤに伝えることに
より、選択されたメモリセルへの書込みが行われる。な
お、読み出し動作なら、上記タイミング信号φｒｔｗに
よってデータ入カバソファＤＩＢのの出力はハイインピ
ーダンス状態にされる。

上記のようにアドレス選択用ＭＯ３ＦＥＴＱｍと情報記
憶用キャパシタＣｓとからなるグイナミック型メモリセ
ルへの書込み動作において、情報記憶用キャパシタＣｓ
にフルライトを行うため、言い換えるならば、アドレス
選択用ＭＯ３ＦＥＴＱｍ等のしきい値電圧により情報記
憶用キャパシタＣｓへの書込みハイレベルのレベル損失
が住じないようにするため、ワード線選択タイミング信
号φＸによって起動されるワード線ブートストランプ回
路（図示せず）が設けられる。ごのワード線ブートスト
ラップ回路は、後述するようにワード線選択タイミング
信号φＸとその遅延信号を用いて、ワード線選択タイミ
ング信号φＸのバーｆレベルを電源電圧Ｖｃ、ｃ以上の
高レベルとする。

上述した各種タイミング信号は、次の各回路ブロックに
より形成される。

回路記号ＡＴＤで示されているのは、特に制限されない
が、アドレス信号ａＯ〜ａ８（又はπ０〜ａ８）とアド
レス信号ａ９〜ａ１４（又は：９〜ａ１４）を受けて、
その立ち上がり又は立ち下がりの変化検出するアドレス
信号変化検出回路である。上記アドレス信号変化検出回
路ＡＴＤは、特に制限されないが、アドレス信号ａＯ〜
ａ１４と、その遅延信号とをそれぞれ受ける排他的論理
和回路と、これらの排他的論理和回路の出力信号を受け
る論理和回路とによって構成される。すなわち、アドレ
ス信号とそのアドレス信号の遅延信号とを受ける排他的
回路が各アドレス信号に対して設けられている。この場
合、合計１５個の排他的論理和回路が設けられており、
これらの１５個の排他的論理和回路の出力信号が論理和
回路に入力されている。このアドレス信号変化検出回路
ＡＴＤは、アドレス信号ａＯ−ａ１４のうちいずれか１
つでも変化すると、その変化タイミングに同期したアド
レス信号変化検出パルスφを形成する。

回路記号ＴＧで示されているのは、タイミング発生回路
であり、上記代表として示された主要なタイミング信号
等を形成する。すなわち、このタイミング発生回路ＴＧ
は、アドレス信号変化検出パルスφの他、外部端子から
供給されるライトイネーブル信号ＷＥ、チップ選択信号
Ｃ８を受けて、上記一連のタイミングパルスを形成する
。

回路記号ＲＥＦで示されているのは、自動リフレッシュ
回路であり、フレッシュアドレスカウンタ、タイマー等
を含んでおり、外部端子からのリフレッシュ信号ＲＥＳ
Ｈをロウレベルにすることにより起動される。

すなわち、チップ選択信号Ｃ８がハイレベルのときにリ
フレッシュ信号ＲＥＳＨをロウレベルにすると自動リフ
レッシュ回路ＲＥＦは、制御信号φｒｅｆによってマル
チプレクサＭＰＸを切り換えて、内蔵のリフレッシュア
ドレスカウンタからの内部アドレス信号をロウデコーダ
Ｒ−ＤＣＨに伝えて一本のワード線選択によるリフレッ
シュ動作（オートリフレッシュ）を行う。また、リフレ
ッシュ信号ＲＥＳＨをロウレベルにしつづけるとタイマ
ーが作動して、一定時間毎にリフレッシュアドレスカウ
ンタが歩進させられて、この間連続的なリフレッシュ動
作（セルフリフレッシュ）を行う。

第２図には、上記タイミング発生回路ＴＧに含まれるワ
ード線選択タイミング発生回路の一実施例の回路図が上
記第１図に示したアドレスデコーダ回路Ｒ−ＤＣＲ２と
ともに示されている。

この実施例では、ワード線選択タイミング信号φＸを形
成する起動回路は、上記アドレスデコーダＲ−ＤＣＲ２
とはソ゛類似の回路が利用される。

すなわち、プリチャージ信号φを受けるＰチャンネルＭ
Ｏ３ＦＥＴＱ３７°には、次の回路が直列に設けられる
。直列形態にされたＮチャンネルＭＯ３ＦＥＴＱ３２”
〜Ｑ３５′のゲートには、電源電圧Ｖｃｃが定常的に供
給される。また、上記ＭＯ３ＦＥＴＱ３５°　と回路の
接地電位点との間には、特に制限されないが、アドレス
信号ａＯと、その逆相のアドレス信号ａＯとをそれぞれ
受けるＮチャンネルＭＯ３ＦＥＴＱ３６’　とＱ３６″
とが並列形態に設けられる。そして、上記ＭＯ３ＦＥＴ
Ｑ３２’　　とＭＯ８ＦＥＴＱ３７’　の接続点から得
られる出力信号は、ＣＭＯＳインバータ回路ＩＶＩ’　
を介して次のワード線選択タイミング信号φＸの出力回
路に供給される。

この出力回路は、次のようなブートストラップ回路を含
んでいる。すなわち、上記起動回路の出力信号は、その
ソースが電源電圧Ｖｃｃに接続されたＰチャンネルＭＯ
３ＦＥＴＱ３８のゲートと、そのソースが回路の接地電
位点に接続されたＮチャンネルＭＯ３ＦＦ、ＴＱ４１の
ゲートに供給される。これらのＭＯ３ＦＥＴＱ３８とＱ
４１との間に、直列形態とされたＮチャンネルＭＯ３Ｆ
ＥＴＱ３９．Ｑ４０が設けられる。上記ＭＯ５ＦＥＴＱ
３９のゲートには、伝送ゲートＭＯ３ＦＥＴ　（カッ１
−ＭＯＳＦＥＴ＞を介して後述するワード線選択タイミ
ング信号φＸの遅延信号が供給される。

上記ＭＯ３ＦＥＴＱ４０と伝送ゲートＭｏ５ＦＥＴＱ４
２のゲートには、電源電圧Ｖｃｃが定常的に供給される
。このＭＯ３ＦＥＴＱ４０は、回路の接地電位側に設け
られたＭＯ３ＦＥＴＱ４１とともに昇圧されたワード線
選択タイミング信号φＸを分担して受は持つことによっ
て、その高耐圧化を図るものである。

ワード線選択タイミング信号φＸは、上記ＭＯ３ＦＥＴ
Ｑ３９とＱ４０の接続点から送出される。

この接続点には、プートストラップ容量ＣＢの一方の電
極が接続される。また、このプートストラップ容量ＣＢ
の他方の電極には、上記ワード蝉選択タイミング信号φ
Ｘを受け、縦列形態にされたＣＭＯＳインバータ回路Ｉ
Ｖ２〜ＩＶ５によって形成されたワード線選択タイミン
グ信号φＸの遅延信号が供給される。この遅延信号は、
ＣＭＯＳインバータ回路ＩＶ６によって反転され、上記
伝送ゲートＭＯ３ＦＥＴＱ４２を通して上記ＭＯ３ＦＥ
ＴＱ３９のゲートに伝えられる。

この実施例回路の動作を次に説明する。

チップ選択信号Ｃ８がロウレベルの選択状態にされると
、プーリチャージ信号φがハイレベルに変化して、プリ
チャージＭＯ３ＦＥＴＱ３７．Ｑ３７°をオフ状態にす
る。そして、その動作サイクルにより指定されたアドレ
ス信号がアドレスバッファ回路Ｘ−ＡＤＢを通して上記
アドレスデコーダ及び起動回路に伝えられる。この場合
、指定されたアドレス信号がロウレベルからハイレベル
に変化する。例えば、図示のアドレスデコーダＲ−ＤＣ
Ｒ２に供給されるアドレス信号ａ２〜ａ６が全てハイレ
ベルにされると、インバータ回路ＩＶ１の入力信号はロ
ウレベルにされるので、その出力信号をハイレベルにし
て、カットＭＯＳ　Ｆ　ＥＴＱ２８〜Ｑ３１を通して伝
送ゲートＭＯ５ＦＥＴＱ２４〜Ｑ２７をオン状態にする
。

このようなアドレスデコーダの選択動作と同期して起動
回路も動作する。すなわち、上記アドレス信号の供給に
よって、常にアドレス信号ａＯ又はｉｏはハイレベルに
されるので、ＭＯ３ＦＥＴＱ３６°又はＱ３６″がオン
状態にされる。これにより、インバータ回路ＩＶＩ“の
入力のプリチャージレベルがロウレベル放電され、その
出力信号をハイレベルにする。このインバータ回路ＩＶ
１°の出力信号のハイレベルによって、ＰチャンネルＭ
Ｏ３ＦＥＴＱ３８がオン状態にされる。これにより、ワ
ード線選択タイミング信号φＸは、上記ＭＯ３ＦＥＴＱ
３８と、この時には未だロウレベルにされているワード
線選択タイミング信号φＸの遅延信号によってオン状態
にされているＮチャンネルＭＯ３ＦＥＴＱ３を通してハ
イレベルに立ち上がる。このワード線選択タイミング信
号φＸの立ち上がりが、上記アドレスデコーダの動作よ
り早くならないよう、上記起動回路ないし出力回路の素
子特性が設定されている。これにより、アドレスデコー
ダによる選択動作が終了したのち、言い換えるならば、
そのアドレスデコーダ出力信号によってス′ン状態にさ
れる伝送ゲートＭＯ３ＦＥＴＱ２４〜Ｑ２７等のゲート
電圧が電源電圧Ｖｃｃのようなハイレー＼ルにされた後
、上記ワード線選択タイミング信号φＸがハイレベルに
されるものである。これによって、アドレスデコーダＲ
−ＤＣＲ２と類似の回路で構成されたアドレスデコーダ
Ｒ−ＤＣＲ１を通してワード線選択タイミング信号φＸ
から１つのワード線選択タイミング信号φＸ００〜φｘ
ｌｌがレベル損失なくワード線に伝えられる。

次に、上記インバータ回路ＩＶ２〜ＩＶ５によって形成
された遅延信号がハイレベルにされると、この遅延信号
のハイレベルとブートストラップ容量ＣＢに蓄積された
レベルとが加算されることによって昇圧されたワード線
選択タイミング信号φＸが形成される。この昇圧された
ワード線選択タイミング信号φＸは、上記同様に伝送ゲ
ー）ＭＯＳＦＥＴのセルフブートストラップ作用によっ
て選択されたワード線にレベル損失なく伝えられる。

この時、上記遅延信号のハイレベルにより、インバータ
回路ＩＶ６の出力信号はロウレベルにされるため、ＭＯ
３ＦＥＴＱ３９がオフ状態にされる。

これにより、上記昇圧されたワード線選択タイミング信
号φＸが電源電圧Ｖｃｅ側に逆流してしまうのを防止す
るものである。

〔効　果〕

＋１１ワ一ド線選択タイミング信号をアドレスデコーダ
の類似の回路によって形成するものであるので、プロセ
スバラツキ又は電源電圧の変動等によりアドレスデコー
ダによる選択動作が変動しても、これに追随して上記ワ
ード線選択タイミング信号を発生させることができる。

これによって、必要最少の時間設定によりワード線選択
タイミング信号を発生させることができるから、動作の
高速化を実現することができるという効果が得られる。

（２）上記（１）によりワード線選択タイミング信号は
、常にアドレスデコーダの選択動作に追随させて発生さ
せることができるから、ワード線選択Ｌ／ベルは常に所
望の高いレベルにすることができる。これによって、そ
の動作マージンの拡大を図ることができるという効果が
得られる。

以−ヒ本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、アドレスデ
コーダは、プリチャージＭＯ３ＦＥＴに代え、それぞれ
のゲートにアドレス信号が供給され、並列形態にされた
ＰチャンネルＭＯ３ＦＥＴを用いたＣＭＯＳスタティッ
ク型回路であってもよい。この場合には、上記ワード線
選択タイミング発生回路に用いられる起動回路もこれと
類似の回路を用いるものである。さらち、アドレスデコ
ーダは、ナンド回路の化ノア（Ｎ０Ｒ）回路により構成
するものであってもよい。

この場合のワード線選択タイミング発生回路に用いられ
る起動回路もこれと類似のノア回路を用いるものである
ことはいうまでもないであろう。また、上記ダイナミッ
ク型ＲＡＭを構成する他の周辺回路の具体的回路構成は
、種々の実施形態を採ることができるものである。例え
ば、アドレス信号は、共通のアドレス端子からアドレス
ストローブ信号ＲＡＳとＣＡＳに同期して多重化して供
給するもの、メモリセルの読み出しのための基’ＡＮ圧
はダミーセルを用いて形成するもの、データ線のプリチ
ャージはａＳＳＳＳ圧用ベルるもの等であってもよい。

なお、自動リフレッシュ回路は、特に必要とされるもの
ではない。

〔利用分野〕

この発明は、ダイナミック型ＲＡＭに広く利用できるも
のである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すの回路図、第２図
は、ワード線選択タイミング発生回路とアドレスデコー
ダの一実施例を示す回路図である。 Ｍ−ＡＲＹ・・メモリアレイ、ＰＣＩ・・プリチャージ
回路、ＳＡ・・センスアンプ、Ｃ−５Ｗ・・カラムスイ
ッチ、Ｒ−ＤＣＲ・・ロウアドレスデコーダ、Ｃ−ＤＣ
Ｒ・・カラムアドレスデコーダ、ＰＯ２・・プリチャー
ジ回路、ＭＡ・・メインアンプ、ＡＴＤ・・アドレス信
号変化検出回路、ＴＯ・・タイミング発生回路、ＲＥＦ
・・自動リフレッシュ回路、ＤＯＢ・・データ出カバソ
ファ、ＤＩＢ・・データ人力バッファ、ＭＰＸ・・マル
チプレクサ、ＩＶＩ〜ＩＶ６・・ＣＭＯＳインバータ回
路

Claims (1)

1. 【特許請求の範囲】 １、アドレスデコーダと類似の回路により構成されたワ
   ード線選択起動回路と、このワード線選択起動回路の出
   力信号を受け、ワード線の選択レベルを電源電圧以上の
   高レベルに昇圧するワード線選択タイミング発生回路と
   を含むことを特徴とするダイナミック型ＲＡＭ。 ２、情報記憶のためのメモリセルは、情報記憶用キャパ
   シタと、アドレス選択用のＭＯＳＦＥＴとにより構成さ
   れ、このメモリセルの書込み及び読み出しのための周辺
   回路は、ＣＭＯＳ回路で構成されるものであることを特
   徴とする特許請求の範囲第１項記載のダイナミック型Ｒ
   ＡＭ。