JPS5996597A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、Ｍｏ５ＦＥＴ（絶縁ゲート型電界効呆トラ
ンジスタ）で構成された半導体記憶装置に関する。

半導体集積回路技術の進展により半導体基板上に形成さ
れる素子、配線が微細化され、ダイナミック型ＲＡＭに
おいては、その記憶容量の増大が図られている。

ダイナミック５ＲＡＭにおいては、メモリセルが、例え
ばアドレス選択用ＭＯＢＦＥＴと、このアドレス選択用
ＭＯ６ＦＥＴの主導電路を介してデータ線に結合される
情報記憶用キャパシタとによって構成される。メモリセ
ルにおいては、１ビツトの情報を情報記憶用キャパシタ
に電荷が有るか無いかの形で記憶する。そして、その情
報わ′ａみ出しは、アドレス選択用Ｍ　ＯＳ　Ｆ　Ｅ　
Ｔをオン状態にして記憶用キャパシタをデータ線につな
ぎ、データ線の電位に記憶用キャパシタに蓄枡された一
荷沙に応じてどのような変化が起きるかをセンスするこ
とによって行われる。上述したように、緊子が微細化さ
れることにより、記憶用キャパシタのサイズも微細化さ
れる。従って、記憶用キャパシタに蓄積される重荷量は
少なくなってしまう。

そのため、市ｃみ出しレベルは益々小さくなってしまう
。

また、上記ワード線を導電性ポリシリコンを含む配線層
で構成した場合、その抵抗値がアルミニュウム配線に比
べて大きいので、ワード線の選択動作が違〈なってしま
う。すなわち、ワード線のアドレス選択回路側（近端）
では、その選択信号レベルに従って速やかに所定の選択
レベルに立ち上がるのに対して、その遠端ではワード線
における抵抗値及び浮遊容量値による時定数に従って遅
れて立ち土がるからである。

ワード線を導電性ポリシリコンを含む配線層でお５７成
する場合、ワード線の抵抗値は、製造条件のバラツキに
よって比ｐＺ的大きくバランいてしまう。

このため、ワード線の遠端での選択レベルへの立ち上が
りは、上記ワード線の比＄ｖ的大きな抵抗値のバラツキ
の影響を受けて、比較的大きなバラツキを有してしまう
。このことは、移載の半導体記憶装置間において、その
動作速度が互いに大きくｉｆｌってし甘う可能性がある
ことを意味している。

信頼性を向上させるためには、全ての半導体記憶装置に
対して、動作速度を沖ｊ定し２なければならず、局側に
なってしまう。

選択きれるメモリセルのアドレス選択用ＭＯ８ＦＥＴの
ゲートに供給される選択信号の電位が比較的低いと、ア
ドレス選択用ＭＯ８ＦＥＴが比較的大きなレベル損失を
有してしまう。このため、情報ｉｔ’７ｉ’み出しの際
には、読み出しレベルが更に小さく々っでしまう。１飢
情報書き込みの際には、情報記怪・用キャパシタに印加
される電圧がｌ」・さくなってしまい、蓄積される電荷
針が更に少なくなってＬ２甘う。

読み出し７レベルが小さくなったり、あるいは、情報記
憶用キャパシタに蓄積される旨荷邦が少なくなると、胆
動作する可能性が吊てくる。賛た、びみ出し７レベルを
増幅するために、多くの素子数を磨製とし、たυするこ
とになり、望賛しくない。

７　トレス選択用Ｍ　ＯＳＦ　Ｅ　Ｔ　Ｋおけるレベル
損失を少々くするために、選択’ｆＭ号の電位を比しｌ
的高くすることが行なわれる。すなわち、プートストラ
ップ回路を設けておき、ワード線の電位がある値になっ
たときに、プートストラップ回路を起動させて、アドレ
ス選択用Ｍ　ＯＢ　Ｆ　Ｅ　’Ｉ’のゲートに比較的Ｕ
い電圧が印加されるようにしている。

ところが、ワード紬遠端での選択レベルが光分立ち上が
らない前にプートストラップ回路を起動させることにな
ると、ブートストラップ容量へのプリチャージレベルの
不足と等価な給茶となるので、所望のブートヌトランプ
効果が得られなくなるという問題が生じる。

さらに、センスアンプの動作により相補データ線対の一
方が一斉にロウレベルに下がるのでワード線とデータ紺
との寄生容量カップリングによりワード線のブートスト
ラップｈ、！圧が低下してしまう。

これにより、上記記憶用キャパシタのフルリード、フル
ライトが損なわれてダイナＳツク柳ＲＡＭの動作マージ
ンが悪くなり、誤Ｍ？み出しあるいは製品歩留りが悪く
なるという問題が生じる。

この発明の目的は、比υ的？＝’ｉ　ヰな回路によりワ
ード線の選択動作を高速に行うことのできる半導体記憶
装ｆｌ提供することにある。

この発明の他の目的は、動作マージンの改善を図った半
導体記憶装置を提供することにある。

この発明の更に他の目的は、９下の説明及び図１面から
明らかになるであろう。

以下、この発明を実施例とともに詳細に説明する。

第１図には、この発明の一実施例のブロック図が示され
ている。

第１図には、特に佑１１限されないが、約２５６にビッ
トのメモリセルをそれぞれ２５６列（ロウ）×２５６行
（カラム）＝６５５３６ビツト（約６４にビット）の記
憶容量を持つ４つのメモリアレイＭ−ＡＲＹＬ〜Ｍ−Ａ
ＲＹ４に分けて配列したダイナミック型ＲＡＭ回路構成
図を示している。この図における主要なブロックは、実
際の幾伺学的な配置に合わせて描かれており、各ブＣｌ
ツクは、周知の半導体集９回路技術によって、１つの半
尋俳基板、例えばシリコン基板上に形成されている。

各メモリアレイＭ−ＡＲＹＩ〜Ｍ−ＡＲＹ４のロウ系の
アドレス信号選択線（ワードね）は、アドレス信号ＡＱ
〜Ａ７に基づいて得られる２５６通りのデコーダ田力信
号が印加される。この除、ワード線の記録長を短くする
ために、つまりワード線上の信号伝達の伝播遅延時間を
ｌ］・さくするために、合計２つのロウデコーダＲ−Ｄ
ＯＲ１〜ロウデコーダＲ−ＤＯＲ２がそれぞれ２つのメ
モリアレイの間に配信されている。

カラムデコーダｃ−ＤｃＲ’ｉは、アドレス信号ＡＬＯ
〜Ａ　Ｉ、　６に基づいて１２８通りのデコード出力信
号を提供する。このカラム選択用デコード出力信号は、
左右のメモリアレイ並びに各メモリアレイ内の隣合うカ
ラムに対して、すなわち合計４つのカラムに対して共通
である。

そし、て、上記各メモリアレイＭ−ＡＲＹＩ〜Ｍ−ＡＲ
Ｙ４の共通データ線ＣＤＬの選択を行うためカラムデコ
ーダＣ−ＤＯＲ２が設けられ、アドレス信号Ａ８及びＡ
９が割当られる。例えば、八８は左右メモリアレイの選
択、Ａ９は上下のメモリアレイ選択に割当られる。

アドレス信号Ａ１７に基ついて２通りの組合せに解読す
るのがφｙ１信号発生回路φｙｌｓＧであり、その出力
信号φ７０　、φｙｉに基づいて上記隣合ウカラムを切
り換えるカラムスイッチセレクタが各カラムスイッチ回
１１６　ｃ　ｗ　ｔ〜ＣＷ４に設けられている。

このように、各メモリアレイのカラムを？択するための
デコーダは、カラムデコーダＣ−ＤＯＲ１及びカラムス
イッチ回路ＣＷＯカラムスイッチセレクタの２段に分割
される。デコーダを２段に分割し女ねらいは、まず第１
に、工Ｃチップ内で頷肚々空白部分が生じないようにす
ることにある。

つまり、カラムデコーダｃ−ｐｃＲｔの左右一対の出力
信号線を相う比較的大きな面心を有する１４０Ｒゲート
の縦方向の配列間隔（ピッチ）を、メモリセルのカラム
配列ピッチに合わせることにヲノる。すなわち、デコー
ダを２段に分割することによって、上記ＮＯＲゲートを
％’４Ｈするトランジスタの数が似減され、その占有面
積ヲ小さくできる。

デコーダを２段に分割した第２のねらいは、１つのアド
レス信号線に接続される上記ＮＯＲゲートの数を減少さ
せることによシ、１つのアドレス信号線の有す・る負荷
を軽くシ、スイッチングスピードを向上させることにあ
る。

ロウアドレスバッファＲ−ＡＤＢｉ４、マルチプレック
スされて入力される９つの外部アドレス信号ＡＯ〜Ａ８
をアドレスストローブ（ｉ号ＲＡｓＫ従って形成され穴
内部タイミング信号φａｒにより＠り込み、それぞれ９
種類の相補アドレス信号ａＯ〜ａ８に加工する。

カラムアドレスバッファ０−ＡＤＢけ、マルチプレック
スされて入力される９つの外部アドレス信号Ａ９〜Ａ１
７をアドレスストローブ信号ＣＡＢに従って形成された
内部タイミング信号φａｃにより取り込み、それぞれ９
種類の相補アドレス信号ａ９〜ａ　１．７に加工する。

そして、Ｘａチップの高集和化を図るかめ、この実旋例
では、上記内部タイミング信号φ＆ｒφ８Ｃを受けて動
作するマルチプレクサＭＰＸ’ｉ通し７て共通化された
アドレス信号線に時系列的に送出する。したがって、上
記相補アドレス信号ａＯ〜ａ８とａ９〜ａ１７とは、依
然としてマルチプレックスされ７ｃｊ４である。

すなわち、図中中央では、９　ｒｌＨＫｆｉの相補アド
レス信号線（カラム・ロウアドレヌ船０Ｒ−ＡＤＬ）が
縦方向に走っている（実際にはカラムデコーダＣ−ＤＯ
ＲＩのほぼ中央を通り抜けている）。これらのアドレス
信号線は、ロウ選択用アドレス信号ａＯ〜ａ８及びカラ
ム選択相アドレス伯号ａ９〜ａ１７に対して共通に使用
されるので、独立に設けた場合に比べて配約数及び占有
面雀が半分に低減することができる。

上記カラム・ロウアドレスａＯＲ−ＡＤＬＩｄ、メモリ
アレイの１列目と２列目との間付近で、切り換えスイッ
チＳＷを介して左右両方向に分岐されるとともに、ロウ
デコーダＲ−ＤＯＲＩ〜Ｒ−ＤＯＲ２に接続される。

上記切り換えスイッチＳＷけ、相補ロウアドレス信号ａ
Ｏ〜ａ７のみを通すように、この実施例では、上記タイ
ミング信号φａｒで制顛１される。また、カラムデコー
ダ０−ＤＯＲＩそのものの動作は、カラム系のタイミン
グ信号φｄｆ（カラムデコーダ制御信号）によって制御
されるので、マルチプレックスされ１こ相補カラムアド
レス信号ａ９〜ａ１７は、相補アドレス信号ａＯ〜ａ８
と区分される。

０ＯＮＴ−Ｇは、アドレスストローブ信号ＲＡＳ。

０ＡＥＩ及びライトイネーブル信号ＷＥ等の外部信号を
受けて、主要なタイミング信号、例えば同図に示されて
いるタイミング信号φａｒ　、φａ。。

φ（１１’＋φｙ及び後で述べるタイミング信号φｘ８
．。

ング信号発生回路である。

φｘ−ｅは、ワード線選択タイミング信号発生回路であ
り、その出力タイミング信号φＸを上記各ロウデコーダ
Ｒ−ＤＯＲＩ　、Ｒ−ＤＯＲ２に送出する。このタイミ
ング信号φｘｋ上記各ロウデコーダＲ−ＤＯＲ，ｌ　、
Ｒ−ＤＯＲ２に伝える配紳はアルミニーラム配線で形成
され、図中のほぼ中央に形成されてしる。

この実施例では、ワード線の選択動作を高速に行う１ｃ
め、各メモリアレイＭ−Ａ　ＲＹ　１〜Ｍ−ＡＲＹ４の
ワード繍遠端側、ｂい換えればロウデコーダＲ−ＤＯＲ
Ｉ−Ｒ−ＤＯＲ２の出力端子に接続されるワード線の反
対側にワード綜駆動回路ＷＤＶ］、〜ＷＤＶ４と、その
動作タイミングを制御するタイミング信号発生回路φ、
−Ｇと、その起動信号を形成するために例えばメモリア
レイＭ−ＡＲＹＩのダミーワード線ＤＷＬ　、ＤＷＬの
遠端の選択１ノベルを受けるレベル検出回路ＬＶとが設
けられる。このレベル検出回路ＬＶは、上記ワーね選択
タイミング信号発生回路φｘ−Ｇのブートストラップ動
作起動タイミング信号φ７′も形成する。

また、特に制限されないが、このレベル検出回路ＬＶの
出力信号は、センスアンプタイミング倍量φ。８及び後
述するタイミング信号φｐｂ　、φｐｂ。

φ、。を形成するために、タイミング信号発生回路φ、
−Ｇを介してタイミング信号発生回路φｐａ−Ｇにも供
給されている。

次に、上記ダイナミック型ＲＡＭのアドレス設定過程の
回路動作を第２図のタイミング図に従って説明する。

アドレスストロー−７”（ＮＭＲＡＳのロウレベルへの
変化に従って、タイミング信号φａｒがハイ１／ベルに
立ち上がることにより、アドレスバッファＲ−ＡＤＢが
動作して、外部アドレス信号ＡＯ〜へ８に対応し穴９耶
類の相補アドレスストロａＱｚａ８が形成され、上記タ
イミング信号φａｒのハイレベルによりマルチプレクサ
ＭＰＸ及び切り換えスイッチＳＷを通してロウデコーダ
Ｒ−ＤＯＲ１゜２に伝えられる。

次に、ワード紳選折タイミング信号φＸがハイレベルに
立ち上がることによって、２つの上記ロウデコーダＲ−
ＤＯＲで形成されたワード線選択動作がメモリアレイの
ワード１ｌＷＬに伝えられ、ワードｙｊ、選択が行われ
る。

そして、次のカラムアドレス化＝Ａ９〜Ａ１７の入力に
先立って、上記タイミング信号φａｒがロウレベルにさ
れる。また、上記ワード線選択動作を持って、タイタン
グ信号φ、８がハイレベルになり、センスアンプＳＡＩ
〜４がアクティブとなり、選択されン１メモリセルから
データｉ濠ＤＬＫ；ｇ、み出され１ｃ記憶情報を増幅す
る。

次に、アドレスストローブ信号ＣＡｓのロウレベルへの
変化に従って、タイミング信号φｃｌｆがハイレベルに
なシ、カラムデコーダ０−ＤＯＲＬのパワースイッチ用
ＭＯＥＩ　ＦＥＴがオンしてアドレス信号に従ったデコ
ード動作の準備をしている。

そして、少し遅れてタイミング信号φａｃがハイＩノベ
ルに立ち上がることにより、アト１／スバッファＣ−Ａ
ＤＢが動作して、外部アドレス信号Ａ９〜ＡＬ７に対応
し女９秤類の相補アドレス信号ａ９〜ａＬ７が形成され
、上記タイミング信号φ。。のハイレベルによりマルチ
プレクサＭｐｘ７通してカラムデコーダ０−ＤＯＨに伝
えられる。この時、上記タイミング信号φａｒがすてに
ロウレベルトナって、マルチプレクサＭＰＸＩ（、（、
カラムアドレスバッファＣ！−ＡＤＢ側に切り換えられ
、切りぢ（えスインチＳＷがオフしているので、上記（
１］袖アドレス信号ａ９〜ａ　１．７がロウデコーダＲ
−ＤＣＨに印加されることなく、ロウデコーダＲ−ＤＣ
Ｈの入力には、上記ロワアドレス信号ａ　Ｏ〜ａ７が保
持されている。

次に、カラムスインチ制御侶号φｙがハイレベルに立ち
上がると、カラムデコーダ０−ＤＯＨ２とφＹ１信号発
生回路φｙ１−ＢＧが動作状態にされる。

このとき、すでにアドレス信号へ８に対応した相補アド
レス信号ａ８は、タイミング信号φａｒがハイレベルに
なったときに、またアドレス信号ａ９は、タイミング信
号φａｃがノ・イレベルになったときに、カラムデコー
ダ０−ＤＯＨ２に取り込まれ、アドレス信号ａ１７はφ
ｙ１信号発生回路φ７ｔ−８Ｇに印加されている。した
がって、カラムヌイノチ制御侶号φｙがハイレベルに立
ち上がると、これとほぼ同時に、φ７ｉ信号発生回路φ
ｙｔ−ｓＧｉカラムスイッチ回路ＣＷ１〜ＣＷ４のカラ
ムスイッチセレクタにカラム選択タイミング信号φｙＯ
９φｙ１を送出する。

このようにして、各メモリアレイＭ−ＡＲＹＩ〜Ｍ−Ａ
ＲＹ４内の一対のデータ１ｌＤＬが各コモンデータ線対
ＯＤＬに接続される。

そして、カラムデコーダ０−ＤＣ！Ｒ２によシそのうち
の一対が選択されデータ出カバソファＤＯＢの入力部子
及びデータ人カバノ７アＤよりの出力端子に接続される
。

第３図には、上記ワード線速端側に設けられたワードね
駆動回路の一実飽例の回路図が示されている。同図には
、その１回路分の具体的回路が代表として示され、他の
回路のうち２回路がプラ。

クボノクヌにて示されている。以下の説明において、Ｍ
Ｏ８ＦＦ！ＴはｎチャンネルＭＯ８Ｆ’ＥＴが使用され
、＊印を附し；／（ＭＯＥＩＦＥＴｉ弓＼＊印を付さな
いλ１０ｓＦＥＴに比べ低しき１ハ値″＠圧のＭＯＳＦ
ＥＴである。

ワード鴫ｗｒ、ｔの遠端の信号を通すＭＯＳ’Ｆ’ＥＴ
Ｑ２０のゲートには、そのゲート４ドレインに共通に電
源重圧ＶＣＣが印加されたＭＯ８ＦＥＴＱ２３を介して
バイアス電圧ＶＯＯＶｔｈが印加されている。このＶｔ
ｈはＭＯ８ＦＫＴＱ２３のしきい値電圧である。上記Ｍ
ＯＥＩＦＫＩＱ、２０を通したワード紛達端の信号は、
ＭＯ８ＦＲＴＱ２Ｌのゲートに印加される。このＭＯ８
ＦＥＴＱ２１の一方の電極と上記ワード１ＷＬ１の遠端
との間には、ＭＯ８ＦＦｉＴＱ２２が設けられる。この
ＭＯ８ＦＥＴＱ２２のゲートは、上記ＭＯ８ＦＢＴＱ。

２１のゲートと共通接続される。上記ＭＯ８ＦＫＴＱ２
１とＱ２２との接続点と電源重圧ＶＯＯとの間には、上
記ＭＯ８ＩＩ’ＥＴＱ２３の場合と同様にバイアス電圧
Ｖａｃ　　ｖｔｈｋ形成するＭＯ８ＦＦｉＴ　Ｑ、　２
４が設けられる。そして、上記ＭＯ８ＦＫＴＱ２１の他
方の電極からタイミング信号φ７が供給される。

この実旋例のダイナミック型ＲＡＭにおいては、特に制
限されないが、ＭＯ８ＦＥＴＱＭとキャパシタＣＭとに
よってメモリセルが構成されている。

メモリセルが結合された１対のデータ線Ｄ　Ｌ　、　Ｄ
　Ｌには、メモリセルの情報を増幅するためのセンスア
ンプＳＡが設けられている。ｉｆｃ、同図には示されて
いないが、センスアンプＳＡによってメモリセルからの
情報を増幅する際、センスアンプＳＡに対して基壇電位
を与えるためのダミーセルが、１対のデータ線ＤＬ、Ｄ
Ｌにそれぞれ結合妊れている。例えば、データ線ＤＬに
結合されたダミーセルには、ダミーワード線ＤＷＬが結
合され、デ−夕糾ＤＬに結合されたダミーセルには、ダ
ミーワードＩＮ　Ｄ　Ｗ　Ｌが結合されている。これに
よね、一方のデータ１ＤＬ（又はＤＬ）に結合されたメ
モリセルが選択されたとき、他方のデータ線ＤＬ（又け
ＤＬ）に結合されたダミーセルが還釈される。従って、
１対のダミー　ワード紳ＤＷＬ、ＤＷＬのいずれか一方
に、選択レベルへ立ち上がる信号が供給されることにな
る。ワードＭ）　Ｗ　Ｌ　ｒ：及びダミーワード１ＤＷ
Ｌ　、Ｉ）ＷＬは、特に制限されないが、導？「性ポリ
シリコンを含む配砂層で形成されている。

ｉ　ｆｃ、この実施例におりては、メモリセルへ再書込
みを行なう際、メモリセルの情報によってハイレベルに
なっている一方のデータ線の電位をほぼ電源定圧にＵ２
、ロウレベルになっている他方のデータ線の電位をほぼ
回路の接鉋１電位にするためにアクティブリストア回路
ＡＣＴが、一対のデータ線ＤＬ、ＤＬ間に設けられてい
る。このアクティブリストア回路ＡＣＴは、タイミング
信号φａｃｔがハイレベルにされることにより起動され
る。

第４図１には、上記タイミング信号φＷを形成するタイ
ミング信号発生回路φツー〇の一実施例の回路図が示さ
れてｂる。

ダミーワード線ＤＷＬ、しＷＬ連端の選択＠号を受ける
旨源電圧側ＭＯ８ＦＦ！ＴＱ、ｌＱ、１′と、内部アド
レスストローブ化量ＲＡＳＩを受ける接地電位側Ｍ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　２と、その出力信号を受けるＭＯ
８ＦＥＴＱ、４と、そのドレインに設けられ内部アドレ
スストローブ信号ＲＡＳＺを受けるプリチャージＭＯ８
ＦＥＴＱ３とによりレベル検出回路ＬＶが構成されてい
る。このレベル検出回路とダミーワード綜とによって、
ワード線遠端における選択レベルの立ち上がり動作がシ
ュミド−ジョンされる。このＭＯ８ＦＥＴＱ、４のドレ
イン出力は、次のタイ９ング信号発住回路φや−Ｇに伝
えられる。すなわち、上記Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ、
　４のドレイン出力は、接地電位側の出力ＭＯ８ＦＥＴ
Ｑ、１３　　Ｑ、１５及びＱ１５′のゲートに印加され
る。

また、ロウ系タイミング信号φ−ＫＩ：ｌｐは、抵抗Ｒ
とＭＯ８ＦＥＴＱ７’Ｑ通し、てキャパシタｃ１の一端
に供給される。このＭ０８ＦＦｉＴＱ７のゲートと電源
定圧ＶＣＯとの間には、上記内部アドレスストローブ信
号「１百２を受けるプリチャージＭＯ８ＦＥＴ　Ｑ　６
が設けられる。そして、Ｍ　ＯＳ　ＦＫＴＱ、　７のゲ
ートとＭ　ＯＳ　Ｆ　Ｋ　Ｔ　Ｑ、　４のド１ツインと
の間Ｖ′Ｃは、そのゲートに電源定圧ＶＯＯが印力ｐさ
れたＭＯ８ＦＥＴＱ５が設けられる。

一方、昂漉市圧側出力ｋＡ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１
．１　、　Ｑ１２及びＱ１２′のゲートは、上記キャパ
シタＣ１の一節一に接続される。このＭＯ８ＦＥＴＱＩ
＋と上記ＭＯ８ＦＥＴＱ１．３との接続点に上記キャパ
シタＣ１の他端が接続される。１食、上記キャパシタＣ
１の一端とタイミング信号φ、ｂとの間には、そのゲー
トに電源定圧ｖｃｏが印加され７　Ｍ　ＯＥＩ　ＦＥ　
Ｔ　Ｑ、　８と、そのゲートにタイミング信号φ、ｂが
印加されたＭＯ９ＦＥＴＱ９とが直列に設けられる。こ
のＭＯ８ＦＦｉＴＱ８は、キャパシタＣ１の一端がその
ブートヌトラップ動作により高電圧にされたと９におけ
るＭＯＥＩ　Ｆｌｌｉ！Ｔ　Ｑ９の耐圧を高める１ｃめ
のものである。す”ＩＦ＞ち、この実施例のダイナＳツ
クｆｆｌＲＡＭ″″ｃは、上述のように大記憶答？化を
図るため、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔが微細化されて形成さ
れる。その為耐圧が悪くなるので、このような回路的工
夫によって晶面耐圧化が施されている。

このことは、後述する上記ｌｉ源市圧ｖｅｒが、そのゲ
ートに印加されているＭＯ８ＦＥＴＱ１．４．Ｑ１６に
ついても同様な理由によるものである。

また、上記ＭＯ８ＦＥＴの微細化によりＭＯＥＩＦ　Ｅ
　Ｔ　Ｑ、　５を双方向に動作させると、言い換えれば
Ｍ　ＯＳ’　Ｆ　Ｅ　’）　Ｑ　７のプリチャージ動作
にもＭＯ８ＦＥＴＱ５ｆ：用いるとそのホットキャリア
によってコンダクタンス特性が劣化してしまう。そこで
この実施例では、上記プリチャージＭＯ８ＦＥＴＱ６が
設けられている。このＭ　ＯＳＦ　Ｅ　Ｔ　Ｑ　６は、
ＭＯ８ＦＢＴＱ５を辿した信号に比べて連〈オン状態に
なるので、このＭＯ８ＦＫＴＱ、６を通してＭＯ８ＦＫ
ＴＱ７へのプリチャージ動作が行われ、上記Ｍ　ＯＳ　
Ｆ　Ｅ　Ｔ　Ｑ　５を上記ＭＯ８ＦＥＴＱ７をオフ状態
にする時のみ実質的な両流を流すようにするものである
。

また、上記キャパシタＣＩの他端と上記タイミング信号
φｐｂとの間には１、リセッ）１作のために上記タイミ
ング信号φ、ｂを受けるＭ０８ＦＫＴＱ１０が設けられ
ている。

そして、上記ＭＯ８ＦＥＴＱ１２とＭＯ８Ｉｌ’ＫＴＱ
Ｉ　４との接続点から上記ワード線駆動回路ＷＤＶを動
作させるためのタイミング信号φ７が形成される。また
、この出力端子には、そのプートストラップ動作のため
にプートストラップ容量ＯＢの一端が接続されている。

さらに、上記ｋｌ　０ＥＩＦＫＴＱ、１．２’とＭＯ８
ＦＥＴＱＬ５’　との接続点からワード怨選択タイミン
グ信号発生回路φＸ−Ｇのブートストラップ回路を起動
させるためのタイミンク信号φゎ′が形成される。

上記ブートストラップ容ｆｉｒ　ＯＢの他端に印加され
るタイミング信号φゆ。、上記タイミンク信号φｐｂ及
びタイミング信号φ、ｂは、センスアンプＳ　’Ａの動
作タイミング信号φｐａに基ついて形成される。

上記タイミング信号φｐａＦｉ、例えは上記タイミング
信号φｗ”　（又はφ７）Ｋ基づいて、タイミング信号
発生回路φｐａ−Ｇにおいて形成される。

第５図には、上記第３図のワード線駆動回路の２回路分
の一実旅例のレイアウト図が示されている。同図におい
て、実心で示したのはアルミニュウム配線であり、一点
鎧線で示したのは導電性ポリシリコン配想であり、破線
で示したのは拡散層である。そして、これらのＭＯＳ　
ＦＥＴを構成する配線、拡散層間は、コンタクト０１〜
Ｃ５により相互に接続される。また、第３図のバイアス
電ＥＦ’Ｖｃｃ　　ｖｔｈを形成するｌｖ！０８’ＦＥ
ＴＱ２３゜Ｑ２４は、各回路に共通に利用され、そのバ
イアス電圧ラインのみが示されている。

上記Ｃ１は、タイミンク信号φＷを伝えるためのアルミ
ニュウム配船層とＭ　ＯＳＦ　Ｅ　Ｔ　Ｑ　２１　（Ｄ
一方の拡散ルラとを電気的に接続するためのコンタクト
である。Ｃ２は、上記バイアス電圧１Ｍ０８Ｆ　Ｅ　Ｔ
　Ｑ、　２１とＱ、２２の共通化された拡散層に伝える
ためのコンタクトである。コンタクトＣ３は、コンタク
トＣ５とともにアルミニュウム配線層ヲ介してＭ　ＯＳ
　Ｆ　Ｅ　Ｔ　Ｑ　２０の拡散層とＭ　Ｃｉ　Ｓ　Ｆ　
ＦｉＴ　Ｑ、　２２の拡散層とを電気的に接続する。コ
ンタクトＣ４ば、九１ｏｓＦＦｉＴＱ２０の拡散層とＭ
Ｏ８ＦｇＴＱ２１．Ｑ、２２のゲート＠極を湖底する導
箱性ポリシリコン配線層七全市気的に接続するものであ
る。ワード線に’ｆＡ成するポリシリコンを含んだ配線
層Ｗ　Ｌは、コンタクトＣ５ｉでよってＭＯＳ　Ｆ　Ｅ
　Ｔ　Ｑ、　２０の拡散層に接続されるとともに、アル
ミニウム配線層及びコンタクトＣ３によってＭＯ８ＦＥ
ＴＱ２２の拡散層に接続される。

上記第３図及び第４図の回路の動作を第６図のタイミン
グ図に従って説明する。

外部から供給されるロウアドレスストローブ信号ＲＡＳ
のロウレベルへの立ち下がりにより、内部アドレススト
ローブ信号ＲＡ、ＳＬ、ＲＡＳ２がロウレベルに立ち下
がる。この内部アドレスストローブ信号ＲＡｓ　１のロ
ウレベルへの立ち下カリにより、少し遅れてタイミング
信号φｘｓｐがハイ１／ベルに立ち上がる。

釘！４図の回路において、このタイミンク信号φＸＳｐ
のハイレベルへの立ち上がりに先立って、ＭＯ８ＦＥＴ
Ｑ７のゲートには、Ｍ　ＯＥＩ　Ｆ　Ｋ　ＴＱ６を通し
、てチャージアップが既になされているので、ＭＯＥＩ
ＦＦｉＴＱ７がオン状態にされている。

したがって、上記タイミンク信号φＸ８ｐの）・イレベ
ルへの立ち上がりに従ってキャパシタＣ１へのチャージ
アップがなされるとともにＭＯ８ＦＫＴＱ　］、　１　
、　Ｑ、　Ｌ　２及びＱ１２′がオン状態にされる、た
だ、抵抗Ｒにより上記タイミング信号φＸθ、は、迎延
されて緩やかに立ち上がる。このとき、ＭＯ８ＦＥＴＱ
７のチャンネル、ゲートυＩ極間のゲート容置によるセ
ルフブートストラップ作用によって、レベル損失なくキ
ャパシタａｔヘプリチャージが行われる。そして、後述
するＭＯ８ＦＫＴＱｔ、Ｑｔ’がオン状態になるまでの
間、ＭＯ８ＦＥＴＱ１．３．Ｑ１５及びＱ１５′はＭＯ
８ＦＢＴＱ３によるプリチャージによってオン状態にさ
れているので、その出力タイミンク信号φ７及びφ７′
は、それぞれＭＯ８ＦＥＴＱ、Ｌ２とＭＯＥＩＦＥＴＱ
、Ｌ４．Ｑ１０及びＱ１２′とＭＯＲＦＥＴＱ、１．５
Ｍ：のコンダクタンス比に従ったロウレベルになってい
る。

そして、ワード線選択動作によりダミーワード１：Ｊ　
Ｄ　Ｗ　Ｌ％　Ｔ）　Ｗ　Ｌの遠端の電圧ｖｂが、第６
図に破約で示され、ているように実線で示されているダ
ミーワード線の近端の電圧■８に比べて遅れてＭＯ８Ｆ
ＥＴＱ、１又はＱ、１′のしきい値定圧に達すると、こ
のＭｏ５ＦＥＴＱ９又はＱ、１′がオン状態になるので
、Ｍｏ５ＦＥＴＱ９がオン状態になる。

このＭＯ９ＦＫＴＱ、４のドレイン出力がロウレベルに
立ち下がったとき、ＭＯＥＩＦＥＴＱ１３．Ｑ１５及び
Ｑ、１５′が共にオフ状態にされるとともに、Ｍ　ＯＳ
　Ｆ　ＥＴ　Ｑ　５を通してＭＯＥＩＦＥＴＱ７のゲー
ト電圧がロウレベルにされるため、このＭｏ５ＦＥＴＱ
９もオフ状態にされる。これによシ、キャパシタＣ１に
よって形成されるブートストラップ電圧がＭＯ８ＦＥＴ
Ｑ７全通してタイミング信号φ：Ａ８．側に逆流するの
を防止している。したがって、ＭＯ８ＦＦｉＴＱ、ＬＬ
’、Ｑ１０及びＱ１２′のゲート重圧が電源電圧７００
以上の高いレベルにされるので、その出力＠号であるタ
イミング係号φ７及びφ７′は、電源電圧ＶＯＯまで立
ち上がる。

第３図の回路のワード紗ＷＬＩが選択された場合、Ｍｏ
５ＦＥＴＱ９０に通してＭＯ８ＦＢＴＱ２１、ＩＱ２２
のゲートには、ワード線ＷＬＩＯ達端における上記ダミ
ーワード綜遠端での立ち上がり電圧■ｂと同様な電圧か
供給される。このため、Ｍｏ５ｙｂ’ｒＱ２Ｌ、Ｑ２２
のゲート電極下には、チャンネルが形成される。このと
き、ＭＯ８ＦＥ’ｒＱ２１とＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ
　２２との接続点には、ｖｃｃ　　Ｖｔｈのバイアス電
圧が印加されているので、Ｍｏ５ＦＥＴＱ２２’を通し
、テワード線ＷＬＩの遠端からタイミング信号φ□側に
一流が逆流することはない。

そして、上記タイミング係号φ７のハイレベルへの立ち
上がりにより、ＭＯ８ＦＥＴＱ、２１　、Ｑ２２を通し
てワードねＷＬＩＯ遠端側からチャージアップがなされ
、第６図に一点破紛で示すように高速にワード線ＷＬＩ
を立ち上ける。この場合、ＭＯ８ＦＦ！ＴＱ２１　、Ｑ
２２を通して供給されるτ言のセルフブートヌトラップ
作用（ゲート電極″とチャンネル間の容量を使ったブー
トストラップ作用）により、レベル損失なくワード線Ｗ
　Ｌ　１の遠端に伝えられる。

才た、上記タイタング信号φッ′は、ワード心選択タイ
ミング信号発生回路φｘ−Ｇに伝えられる。

ワード線選択タイミング信号発生回路φｘ−Ｇでは、上
記タイミング信号φ７′を遅延させてそのフ゛−トスト
ランプ回路を起動させるので、その出力信号φＸけ、ｎ
ｒ沙市電圧ＣＣ以上の冒いレベルにされる。

次に、タイミングＮＭφｐユの７・イレペルへの立ち上
がりにより、センスアンプＦＩＡか−％　ＶＣ動作する
ので、その増幅動作によって一方のデータ紛がロウレベ
ルにされる。このデータ録のロウレベルへの変化は、容
量カップリングによりワード録ＷＬＩＫ伝えられてその
ブートストラップ′山圧を低下させる。

この実施例では、上記タイミング信号φｐａｋ遅延させ
た信号φｐｂがハイレベルに、φ、ｂがロウレベルにな
るので、第４図のＭｏ５ＦＥＴＱ９゜Ｑ１０をオン状態
にするとともに信号φ面のロウレベルにより、電源電圧
側ＭＯＢＦＦ、ＴＱＬＩ　。

Ｑ１２及びＱ１２’にオフ状態にするとともにキャパシ
タｃ１２リセットさせる。

そして、上記タイミング信号φ。ｂより遅れて７％イレ
ベルに立ち上がるタイミング信号φ、。によりタイミン
グ信号φ□にブートヌトラノプがかかり蓋源電圧ｖｃｃ
以上に持ち上げられ、ワード線遠端毎１ｊからワード線
ＷＬ１に伝えられる。し友がって、ワードＨｗＴ−１ｔ
の電位は、再び高い電位に復帰する。この後、アクティ
ブリストア回路を起動させるタイミング信号φａｃｔが
ノ〜イレベルになって、メモリセルへの再薔込みが行わ
れる。

なお、非選択のワードねについては、ＭＯ８ＦＥＴＱ、
２Ｌ、Ｑ２２に相当するＭＯＳＦＥＴがオフ状態になる
ので、ＭＯ８Ｅ’ＫＴＱ２１　、Ｑ２２に相当するＭＯ
ＳＦＥＴのゲート電極下にはチャンネルが形成されない
。従って、タイミング信号φ７が非週択のワード線に伝
えられることがない。

さらに、タイミング信号φＷがブートストラップ動作に
より雷源箱圧Ｗｏｏより罫〈なった時、そのブートスト
ラップ電圧及びＭＯＥＩＦＥＴ２１におけるセルフブー
トストラップにより昇圧されたゲート霜′圧は、ＭＯＥ
ＩＦＥＴＱ２０及びＱ２４がオフ状態になるので、それ
ぞれワード線側及び重い電圧ＶＣＣ側に抜けてしまうこ
ともない。

なお、以上述ベタ欽明からもわかると思うが、選択され
たワード曽の電位は、第６図に示されている信号φＸと
同様な変化する。

以上述べたように、この実施例によれば、選択されたワ
ード線の電圧を電源重圧以上にすることができる。この
ため、読み出し時及び書き込み時に、メモリセル内のア
ドレス選択用Ｍ　ＯＳ　Ｆ、Ｅ　Ｔでのレベル損失を少
なくすることができる。この結果、読み出しにおいては
、１対のデータ約間の奄位差金大きくすることができ、
魯き込みにおいては、情報記憶用キャパシタに印加され
る電圧を大きくすることができる。すなわち、メモリセ
ルのフルリード、フルライトが可能となるため、特に大
記憶容量化に伴う素子サイズの機紐１化によるメモリセ
ルの蓄積電′荷幇の減少ヲ補うことができるから動作マ
ージンの向上を図ることができるとともに、製品歩留り
ｆｔ高めることができる。

また、ワード線の選択動作が、その遠端からも駆動され
るので、昼迎に行うことができる。

さらに、ワード線のブートストラップ動作タイミングの
制御をワード線遠端の選択レベルのシュミレーション結
果に基づいて精度よく制御することができるため、ワー
ド線の選択レベルへの立ち上がりのバラツキを考慮して
それを吸収するための時間マージンを設定する必をがな
く、その分動作遅度の向上も図ることができる。すカわ
ち、ワード綿とダミーワード線とは同時に形成されるた
め、製造条件のバラツキによって、ワード線の抵抗値が
バランいｆｃ場合、ダミーワード線の抵抗値も同様にバ
ランく。このため、ワード線の抵抗値のバラツキに応じ
て、タイミング信号発生回路φ、−Ｇから出力されるタ
イミング信号φ７．φＷ′の立ち上がりタイミング等が
変化する。従って、ワード線のプートストラップ回路を
起動するタイミング信号φ７′の立ち上やリタイミング
等に、製造条件のバラツキを考慮して、時間マージンを
設定する必要がなくなる。

一！ｌ：女−１北択されたワード線の遵゛端の電位が所
望の値になったときに、タイミング信号φＷが立ち上が
るように一度設定しておけば、製造条件のバラツキによ
りワード線の抵抗値が変化し２′て、ワード線の遠端の
電位が所望の値になるタイミングが変化しても、タイミ
ング信号φ□の立ち上が９タイミングがこれに応じて変
化するため、所望のところでタイミング信号φ７が立ち
上がるようにできる。このため、製造条件のバラツキに
影響されずに７′９ｊ望のタイミングでワード紛匝動回
路ＷＤＶヲ動作させることができる。

υＬワードねの遠端の電位がＭＯ８ＦＢＴＱ。

２１、Ｑ、２２のゲートＮ極下にチャンネルを形成する
のに必要なゲート電圧になったときに、タイミング信号
φ□が立ち上がるように設定し、ておけば、ワード線の
遠端の電位が上記ゲート電圧になってから、ワードね駆
動回路ＷＤＶによって、遠端側からワード綻ヲブリチャ
ージし始めるまでの時間金鎧かくすることができ、ワー
ド線の選択動作の高速化がし１れる。しかも、上記タイ
ミング信号φ１は、製造条件のバラツキに応じて立ち上
がるタイミングが変化するため、この時間は、製造条件
のバラツキに影響されずに短かくすることができる。

また：センスアンブＳＡの動作タイミングも上記ワード
線遠端の選択レベルのシュミレーション結果に基づいて
決定されるから、ワードねブートストラップ動作に従−
）た最適タイミングでセンスアンプＳＡを動作させるこ
とができる。

この実施例のワード約駆動回路ＷＤＶは、少ない素子数
により構成できるとともに、第５図から明らかなように
高密度に形成できるから、半導体チップ全体に占める割
合ヲｌＪ−さくできる。ちなみに、上記実施例では、半
導体チップに占める割合は、１％未満である。

この発明は、前記実施例に限定されない。

タイミング信号φッけ、例えばロウ系タイミング信号φ
ｘｓｐｋ！延させｆｃ＠号を用いるものであってもよい
。また、タイミング信号発生回路φＷ−ＧＫ設けられた
プートストラップ回路を省略するものであってもよい。

この場合にも、ワード線の辺択動作全高速に行うことが
できる。

！、た、ワード線駆鼠）回路ＷＤＶは、第３図に示され
ているワード線駆動回路から、Ｍ　ＯＳ　Ｆ　Ｅ　ＴＱ
２Ｌ、Ｑ、２３及びＱ、２４を取り除き、ム１０ｓＦＫ
ＴＱ２２のゲートには、ＭＯＢｆＪキャパシタの一方の
■ｆ極であるところのゲート電極を接続し、ＭＯ８ＦＥ
ＴＱ２０のゲートには、所定の甫圧、例えば電源電圧Ｖ
ＣＯを印加し、ＭＯ８ＦＥＴＱ２４の一方の電極（ワー
ド線が接続されない方の電極）に所定の電圧、例えば雷
源雷圧ＶＣＯを印加して、上記ＭＯＳ堡キャパシタの他
方の電極にタイミング信号φ、７を印加するようにして
もよい。

上記ＭＯ８ｆＱキャパシタとして、例えばＭＯＳＦＥＴ
を使う場合、ＭＯＳＦＥＴのゲート霜′極がＭＯＢ型キ
ャパシタの一方の電極を構成し、ソーヌ仙域又は（及び
）ドレイン仰域が他方の電極を構成する。この場合、選
択されたワード線が接続されているワード線駆動回路Ｗ
ＤＶにおいては、ワード線の電位が上昇することにより
ＭＯ８型キャパシタのゲート電極下にチャンネルが形成
される。このため、タイミング信号φ７．が立ち上がる
ト、Ｍ　Ｏ８ｆｆＪｊキヤパシタのブートストラップ作
用によりＭＯ８ＦＫＴＱ２２のゲート重圧が上昇し、Ｍ
ｏ　５ＦＥＴＱ２２に介して、電源電圧Ｖｃｃｋ選択さ
れたワード線に印加することができるようになる。また
、選択されていないワード線が接続されているワード線
駆動回路ＷＤＶにおいては、ワード線の電位が上昇しな
いため、ＭＯ８型キーパシタのゲート電極下にチャンネ
ルが形成されない。

従って、市濶電圧がワード線に印加されることはない。

なお、ＭＯ８ＦＦｉＴＱ２０は、上記ブートストラップ
作用によって、ＭＯ８ＦＥＴＱ２２のゲート電圧を上昇
させるとき、ゲートｉｌｆ圧が低下するのを防止するた
めに設けられている。

この実施例に従えば、ワード厨駆動回路Ｗ　Ｄ　Ｖを構
成する累子数が少なくて済むｆＣめ、チップ面和の増加
を少なくすることができる。またレイアウトも容易にな
る。

なお、この実施例の場合、タイミング信号発生回路φ、
−ｏＫ設けられていたプートストラップ回路は無くても
よい。

また、ワード約駆動回路としては、ワードねの遠郊１側
に上記Ｍｏｓ型キャパシタのケー）１ｘ＠ｆ接研し７、
他方の電極にタイミング信号φＷを印加するような構成
にしてもよい。

この揚台、選択されたワード線に接続されたＭＯ８型キ
ャパシタのゲート電極下には、チャンネルが形成される
。このため、タイミング信号φ７の電位ｇ％ち上がるこ
とにより、ブートストラップ作用でワード線の遠端側の
電位も高速に立ち上がるため、ワード線の選択動作を晶
速に行なうことができる。なお、非選択のワード線に長
続され穴ケート電極下には、チャンネルが形成されない
。このため、非選択のワード線の電位が選択レベルへ立
ち上がることはない。

この実施例においては、ワード線駆動回路ＷＤＶをキャ
パシタ１つで構成することができるため、更にチップ面
精の増加を防ぐことができる。寸たレイアウトも節却に
なる。

賛た、ワードね及びダミーワード鈎は、ｆＩ市市水ポリ
シリコンけで構成してもよいシフ、モリブデンとシリコ
ンの化合物（モリブシリ″１１イド）で構成してもよめ
。

この発明は、ワード線選択動作が高速化できるものであ
るから、上記ダイナミックｇ　ＲＡ　Ｍの仙ヌクテイン
ク役ＲＡＭ、ＲＯ！４　（リード・オンリー・メモリ）
等半導体記憶装置に広く第１」用することができる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック図、 第２図は、そのアドレス設定動作を説明するためのタイ
ミング図、 第３図は、そのワード線駆動回路の一実恭例を示す回路
図、 鎖４図は、そのタイミング信号発生回路φ７−Ｇの一実
旋例を示す回路図、 第５１は、上記第３図回路の一実飽例を示すレイアウト
図、 第６図は、上も己第３図及び第４図の回路の動作を樽明
するためのタイミングト１である。 Ｍ−ＡＲＹＩ〜４・・・メモリアレイ、ＥＩＡＩ〜４・
・・センスアンプ、Ｄ−ＡＲＹ１〜４・・・ダミーセル
アレ／ｆ、Ｒ−ＡＤＢ・・・ロウアドレスバッファ、Ｃ
−ＡＤＢ・・・カラムアドレヌバッファ、Ｒ−ＤＯＲ・
・・ロウデコーダ、０−ＤＯＲ・・・カラムデコーダ、
ａｓｗｉ〜４・・・カラムスイッチ、ＭＰＸ・・マルチ
プレクサ、φｙ１−８Ｇ・・・φｙｔ（ｉｇ号発生回路
、Ｄより・・・データ人カパッファ、ＤＯＢ・・・デー
タ出カバソファ、ＳＷ・・・切υ換えスイッチ、ＷＤｖ
１〜４・・・ワード線駆動回路、ＬＶ・・・レベル検出
回路、φ、−Ｇ・・・タイミング信号発生回路、φＸ　
−ａ・・・第　　５　　図 ψＷ ＷＬ／　　　　　　　　　しＶ乙２ 第　　６１’！ｌ？１ ？畝　　　　　　　　　　　　°−

Claims (1)

1. 【特許請求の範囲】 １、導菫性ポリシリコンを含む配線層で形成され、メモ
   リアレイヲ構成する複数のワード線と、その一端からワ
   ード線選択信号全供給するためＱワードａ’ａ折回路と
   、そのゲートに所定のバイアス電圧が印加され、上記各
   ワード線の他端の信号全通すＭＯＥＩＦＥＴＱ２０と、
   上記Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　２０？通し窯信号をそ
   のゲートに受けるＭ　ＯＳ　Ｆ　ＥＴＱ２１と、このＭ
   Ｏ８ＦＦｉＴＱ、２１のｈ定のバイアス電圧が印加され
   た一方の一極と対応するワード線の他端との間に設けら
   れ、そのゲートカ上記ＭＯ８ＦＫＴＱ２１のゲートと共
   通接続され７’ＣＭＯＥＩＦＥＴＱ２２と、上記ＭＯ８
   ＦＫＴＱ２Ｌの他端の雷極からタイミング信号を供給す
   るタイミング発生回路とを含むことを特徴とする半導体
   記憶装置。 ２、上記タイミング発生回路は、ダミーワード約のｆｌ
   ｉ２端の信号レベルを受け、そのレベルが所定のレベル
   になったことを検出するレベル検出出力により起動され
   るものであることを特徴とする特許請求の範囲第１項記
   載の半導体記憶装置。 ３、上記メモリアレイは、ダイナミックＢｙ　ＲＡ　Ｍ
   を構成するものであることを特徴とする特許請求の範囲
   第１項又は第２項記載の半導体記憶装置。 ４、上記タイミング発生回路は、七ンヌアンプが動作し
   Ｌ後に起動されるブートストラップ回路を有するもので
   あることを特徴とする特許請求の範囲第３項記載の半導
   体記憶装置。