JPH0568039B2 - - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ダイナミツク型RAM（ランダ
ム・アクセス・メモリ）に関するもので、例え
ば、ワード線を昇圧してメモリセルに対してフル
ライト／フルリードを行うものに利用して有効な
技術に関するものである。 〔背景技術〕 ダイナミツク型RAMにおけるメモリセルMC
は、情報を電荷の形態で記憶する記憶用キヤパシ
タCsとアドレス選択用のMOSFETQmとによつ
て構成される。論理“１”，“０”の情報はキヤパ
シタCsに電荷が有るか無いかの形で記憶される。
情報の読み出しは、MOSFETQmをオン状態に
してキヤパシタCsを共通のデータ線につなぎ、
データ線の電位がキヤパシタCsに蓄積された電
荷量に応じてどのような変化が起きるかをセンス
することによつて行われる（例えば特願昭56−
209397号参照）。 上記のメモリセルにあつては、アドレス選択用
MOSFETQmのしきい値電圧によつて、記憶用
キヤパシタCsとデータ線との電荷分散による書
込み／読み出し時にレベルの損失が生じる。そこ
で、上記アドレス選択用MOSFETQmのゲート
が接続されるワード線を電源電圧以上（電源電圧
に対してアドレス選択用MOSFETQmのしきい
値電圧分）の高レベルに昇圧することが考えられ
ている。このような昇圧レベルを選択されたワー
ド線に伝えるため、アドレスデコーダによつて選
択された伝送ゲートMOSFETを予めオン状態に
しておいて、そのチヤンネルとゲート間のMOS
容量によるセルフブーストラツプ動作を利用する
ことが考えられる。このようなセルフブーストラ
ツプ動作は、先に上記伝送ゲートMOSFETがオ
ン状態になつていることが必要である。したがつ
て、上記伝送ゲートMOSFETを通して伝達され
るワード線選択タイミング信号は、素子のプロセ
スバラツキ及び電源変動等の最悪条件を考慮し
て、アドレスデコーダの選択動作に対して一定の
時間マージンもつて発生させるものである。この
ため、上記時間マージンを設ける分だけ、動作が
遅くなつてしまうという問題が生じる。 〔発明の目的〕 この発明の目的は、高速動作化と動作マージン
の向上とを実現したダイナミツク型RAMを提供
することにある。 この発明の前記ならびにその他の目的と新規な
特徴は、この明細書の記述および添付図面から明
らかになるであろう。 〔発明の概要〕 本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記の通りであ
る。すなわち、アドレスデコーダと類似の回路に
より構成されたワード線選択起動回路を用いるこ
とによつて、間接的にアドレスデコーダの選択動
作をモニターしてワード線の選択タイミング信号
を発生させるようにするものである。 〔実施例〕 第１図には、この発明に係るダイナミツク型
RAMの一実施例の回路図が示されている。同図
の各回路素子は、公知のCMOS（相補型MOS）集
積回路の製造技術によつて、１個の単結晶シリコ
ンのような半導体基板上において形成される。以
下の説明において、特に説明しない場合、
MOSFET（絶縁ゲート型電界効果トランジスタ）
はＮチヤンネルMOSFETである。なお、同図に
おいて、ソース・ドレイン間に直線が付加された
MOSFETはＰチヤンネル型である。 特に制限されないが、集積回路は、単結晶Ｐ型
シリコンからなる半導体基板に形成される。Ｎチ
ヤンネルMOSFETは、かかる半導体基板表面に
形成されたソース領域、ドレイン領域及びソース
領域とドレイン領域との間の半導体基板表面に薄
い厚さのゲート絶縁膜を介して形成されたポリシ
リコンからなるようなゲート電極から構成され
る。ＰチヤンネルMOSFETは、上記半導体基板
表面に形成されたＮ型ウエル領域に形成される。
これによつて、半導体基板は、その上に形成され
た複数のＮチヤンネルMOSFETの共通の基板ゲ
ートを構成する。Ｎ型ウエル領域は、その上に形
成されたＰチヤンネルMOSFETの基体ゲートを
構成する。ＰチヤンネルMOSFETの基板ゲート
すなわちＮ型ウエル領域は、第１図の電源端子
Vccに結合される。 第１図において、基板バツクバイアス電圧発生
回路Vbb−Ｇは、集積回路の外部端子を構成する
電源端子Vccと基準電位端子もしくはアース端子
との間に加えられる＋5Vのような正電源電圧に
応答して、半導体基板に供給すべき負のバツクバ
イアス電圧Vbbを発生する。これによつて、Ｎチ
ヤンネルMOSFETの基板ゲートにバツクバイア
ス電圧が加えられることになり、そのソース，ド
レインと基板間の寄生容量値が減少させられるた
め、その高速動作化が図られる。 メモリアレイＭ−ARYは、その一対の行が代
表として示されており、一対の平行に配置された
相補データ線Ｄ，に、アドレス選択用
MOSFETQmと情報記憶用キヤパシタCsとで構
成された複数のメモリセルのそれぞれの入出力ノ
ードが同図に示すように所定の規則性をもつて配
分されて結合されている。 プリチヤージ回路PC１は、代表として示され
たMOSFETQ５のように、相補データ線Ｄ，
間に設けられたスイツチMOSFETにより構成さ
れる。 センスアンプSAは、代表として示されたＰチ
ヤンネルMOSFETQ７，Ｑ９と、Ｎチヤンネル
MOSFETQ６，Ｑ８とからなるCMOSラツチ回
路で構成され、その一対の入出力ノードが上記相
補データ線Ｄ，に結合されている。また、上記
ラツチ回路には、特に制限されないが、並列形態
のＰチヤンネルMOSFETQ１２，Ｑ１３を通し
て電源電圧Vccが供給され、並列形態のＮチヤン
ネルMOSFETQ１０，Ｑ１１を通して回路の接
地電圧Vssが供給される。これらのパワースイツ
チMOSFETQ１０，Ｑ１１及びMOSFETQ１
２，Ｑ１３は、特に制限されないが、他の同様な
行に設けられたセンスアンプSAに対して共通に
用いられる。 上記MOSFETQ１０，Ｑ１２のゲートには、
動作サイクルではセンスアンプSAを活性化させ
る相補タイミングパルスφpa１，pa１が印加さ
れ、MOSFETQ１１，Ｑ１３のゲートには、上
記タイミングパルスφpa１，pa１より遅れた、
相補タイミングパルスφpa２，pa２が印加され
る。この理由は、メモリセルからの微小読み出し
電圧でセンスアンプSAを動作させたとき、デー
タ線のレベル落ち込みを比較的小さなコンダクタ
ンス特性のMOSFETQ１０，Ｑ１２により電流
制限を行うことにより防止する。そして、上記セ
ンスアンプSAでの増幅動作によつて相補データ
線電位の差を大きくした後、比較的大きなコンダ
クタンス特性のMOSFETQ１１，Ｑ１３をオン
状態にして、その増幅動作を速くする。このよう
に２段階に分けて、センスアンプSAの増幅動作
を行わせることによつて、相補データ線のハイレ
ベル側の落ち込みを防止しつつ、高速読み出しを
行うことができる。 ロウデコーダＲ−DCRは、２分割されたロウ
デコーダＲ−DCR１，Ｒ−DCR２によつて構成
される。同図には、第２のロウデコーダＲ−
DCR２の１回路分（ワード線４本分）が代表と
して示されており、例えば、アドレス信号２〜
ａ６を受けるＮチヤンネルMOSFETQ３２〜Ｑ
３６と、プリチヤージ信号φを受けるＰチヤンネ
ルMOSFETQ３７とで構成されたCMOS回路に
よるダイナミツク型のNAND（ナンド）回路で上
記４本分のワード線選択信号が形成される。この
NAND回路の出力は、CMOSインバータIV１で
反転され、カツトMOSFETQ２８〜Ｑ３１を通
して、スイツチ回路としての伝送ゲート
MOSFETQ２４〜Ｑ２７のゲートに伝えられる。 また、第１のロウデコーダＲ−DCR１は、２
ビツトの相補アドレス信号ａ０，０及びａ１，
ａ１（図示せず）で形成されたデコード信号によ
つて選択される上記同様な伝送ゲートMOSFET
とカツトMOSFETとからなるスイツチ回路を通
してワード線選択タイミング信号φxから４通り
のワード線選択タイミング信号φx００ないしφx
１１を形成する。これらのワード線選択タイミン
グ信号φx００〜φx１１は、上記伝送ゲート上記
MOSFETQ２４〜Ｑ２７を介して各ワード線に
伝えられる。ロウデコーダＲ−DCR１とＲ−
DCR２のようにロウデコーダを２分割すること
によつて、ロウデコーダＲ−DCR２のピツチ
（間隔）とワード線のピツチとを合わせることが
できるので無駄な空間が生じない。 ロウアドレスバツフアＸ−ADBは、外部端子
Ａ０〜Ａ８から供給されたアドレス信号を受け
て、外部端子から供給されたアドレス信号と同相
の内部アドレス信号ａ０〜ａ８と逆相のアドレス
信号０〜８（以下、これらを合わせてａ０〜
ａ８のように表す。）を加工形成して、後述する
マルチプレクサMPXを介して上記ロウデコーダ
Ｒ−DCRに供給する。 各ワード線と接地電位との間には、
MOSFETQ２０〜Ｑ２３が設けられ、そのゲー
トに上記NAND回路の出力が印加されることに
よつて、非選択時のワード線を接地電位に固定さ
せるものである。また、上記ワード線には、その
遠端側（デコーダ側と反対側の端）にリセツト用
のMOSFETQ１ないしＱ４が設けられており、
リセツトパルスφpwを受けてこれらの
MOSFETQ１〜Ｑ４がオン状態となることによ
つて、選択されたワード線がその両端から接地レ
ベルにリセツトされる。 カラムスイツチＣ−SWは、代表として示され
ているMOSFETQ４２，Ｑ４３のように、相補
データ線Ｄ，と共通相補データ線CD，を選
択的に結合させる。これらのMOSFETQ４２，
Ｑ４３のゲートには、カラムデコーダＣ−DCR
からの選択信号が供給される。 カラムアドレスバツフアＹ−ADBは、外部端
子Ａ９〜Ａ１４から供給されたアドレス信号を受
けて、外部端子から供給されたアドレス信号と同
相の内部アドレス信号ａ９〜ａ１４と逆相のアド
レス信号９〜１４（以下、これらを合わせて
ａ０〜ａ８のように表す。）を加工形成して、上
記カラムデコーダＣ−DCRに供給する。 上記共通相補データ線CD，間には、上記同
様なプリチヤージ回路を構成するプリチヤージ
MOSFETQ４４が設けられている。この共通相
補データ線CD，には、上記センスアンプSA
と同様な回路構成のメインアンプMAの一対の入
出力ノードが結合されている。 読み出し動作ならば、データ出力バツフア
DOBはそのタイミング信号rwによつて動作状
態にされ、上記メインアンプMAの出力信号を増
幅して外部端子Ｉ／Ｏから送出する。なお、書込
み動作なら、上記タイミング信号rwによつて
データ出力バツフアDOBの出力はハイインピー
ダンス状態される。 書込み動作ならば、データ入力バツフアDIB
は、そのタイミング信号φrwによつて動作状態に
され、外部端子Ｉ／Ｏから供給された書込み信号
に従つた相補書込み信号を上記共通相補データ線
CD，CDに伝えることにより、選択されたメモリ
セルへの書込みが行われる。なお、読み出し動作
なら、上記タイミング信号φrwによつてデータ入
力バツフアDIBのの出力はハイインピーダンス状
態にされる。 上記のようにアドレス選択用MOSFETQmと
情報記憶用キヤパシタCsとからなるダイナミツ
ク型メモリセルへの書込み動作において、情報記
憶用キヤパシタCsにフルライトを行うため、言
い換えるならば、アドレス選択用MOSFETQm
等のしきい値電圧により情報記憶用キヤパシタ
Csへの書込みハイレベルのレベル損失が生じな
いようにするため、ワード線選択タイミング信号
φxによつて起動されるワード線ブートストラツ
プ回路（図示せず）が設けられる。このワード線
ブートストラツプ回路は、後述するようにワード
線選択タイミング信号φxとその遅延信号を用い
て、ワード線選択タイミング信号φxのハイレベ
ルを電源電圧Vcc以上の高レベルとする。 上述した各種タイミング信号は、次の各回路ブ
ロツクにより形成される。 回路記号ATDで示されているのは、特に制限
されないが、アドレス信号ａ０〜ａ８（又は０
〜８）とアドレス信号ａ９〜ａ１４（又は９
〜１４）を受けて、その立ち上がり又は立ち下
がりの変化検出するアドレス信号変化検出回路で
ある。上記アドレス信号変化検出回路ATDは、
特に制限されないが、アドレス信号ａ０〜ａ１４
と、その遅延信号とをそれぞれ受ける排他的論理
和回路と、これらの排他的論理和回路の出力信号
を受ける論理和回路とによつて構成される。すな
わち、アドレス信号とそのアドレス信号の遅延信
号とを受ける排他的回路が各アドレス信号に対し
て設けられている。この場合、合計15個の排他的
論理和回路が設けられており、これらの15個の排
他的論理和回路の出力信号が論理和回路に入力さ
れている。このアドレス信号変化検出回路ATD
は、アドレス信号ａ０〜ａ１４のうちいずれか１
つでも変化すると、その変化タイミングに同期し
たアドレス信号変化検出パルスφを形成する。 回路信号TGで示されているのは、タイミング
発生回路であり、上記代表として示された主要な
タイミング信号等を形成する。すなわち、このタ
イミング発生回路TGは、アドレス信号変化検出
パルスφの他、外部端子から供給されるライトイ
ネーブル信号，チツプ選択信号を受けて、
上記一連のタイミングパルスを形成する。 回路記号REFで示されているのは、自動リフ
レツシユ回路であり、フレツシユアドレスカウン
タ，タイマー等を含んでおり、外部端子からのリ
フレツシユ信号をロウレベルにすることに
より起動される。 すなわち、チツプ選択信号がハイレベルの
ときにリフレツシユ信号をロウレベルにす
ると自動リフレツシユ回路REFは、制御信号
φrefによつてマルチプレクサMPXを切り換えて、
内蔵のリフレツシユアドレスカウンタからの内部
アドレス信号をロウデコーダＲ−DCRに伝えて
一本のワード線選択によるリフレツシユ動作（オ
ートリフレツシユ）を行う。また、リフレツシユ
信号をロウレベルにしつづけるとタイマー
が作動して、一定時間毎にリフレツシユアドレス
カウンタが歩進させられて、この間連続的なリフ
レツシユ動作（セルフリフレツシユ）を行う。 第２図には、上記タイミング発生回路TGに含
まれるワード線選択タイミング信号回路の一実施
例の回路図が上記第１図に示したアドレスデコー
ダ回路Ｒ−DCR２とともに示されている。 この実施例では、ワード線選択タイミング信号
φxを形成する起動回路は、上記アドレスデコー
ダＲ−DCR２とほゞ類似の回路が利用される。
すなわち、プリチヤージ信号φを受けるＰチヤン
ネルMOSFETQ３７′には、次の回路が直列に設
けられる。直列形態にされたＮチヤンネル
MOSFETQ３２′〜Ｑ３５′のゲートには、電源
電圧Vccが定常的に供給される。また、上記
MOSFETQ３５′と回路の接地電位点との間に
は、特に制限されないが、アドレス信号ａ０と、
その逆相のアドレス信号０とをそれぞれ受ける
ＮチヤンネルMOSFETQ３６′とＱ３６″とが並
列形態に設けられる。そして、上記MOSFETQ
３２′とMOSFETQ３７′の接続点から得られる
出力信号は、CMOSインバータ回路IV２′とIV
１′を介して次のワード線選択タイミング信号φx
の出力回路に供給される。 この出力回路は、次のようなブーストラツプ回
路を含んでいる。すなわち、上記起動回路の出力
信号は、そのソースが電源電圧Vccに接続された
ＰチヤンネルMOSFETQ３８のゲートと、その
ソースが回路の接地電位点に接続されたＮチヤン
ネルMOSFETQ４１のゲートに供給される。こ
れらのMOSFETQ３８とＱ４１との間に、直列
形態とされたＮチヤンネルMOSFETQ３９，Ｑ
４０が設けられる。上記MOSFETQ３９のゲー
トには、伝送ゲートMOSFET（カツト
MOSFETQ４２）を介して後述するワード線選
択タイミング信号φxの遅延信号が供給される。
上記MOSFETQ４０と伝送ゲートMOSFETQ４
２のゲートには、電源電圧Vccが定常的に供給さ
れる。このMOSFETQ４０は、回路の接地電位
側に設けられたMOSFETQ４１とともに昇圧さ
れたワード線選択タイミング信号φxを分担して
受け持つことによつて、その高耐圧化を図るもの
である。 ワード線選択タイミング信号φxは、上記
MOSFETQ３９とＱ４０の接続点から送出され
る。この接続点には、ブートストラツプ容量CB
の一方の電極が接続される。また、このブートス
トラツプ容量CBの他方の電極には、上記ワード
線選択タイミング信号φxを受け、縦列形態にさ
れたCMOSインバータ回路IV２〜IV５によつて
形成されたワード線選択タイミング信号φxの遅
延信号が供給される。この遅延信号は、CMOS
インバータ回路IV６によつて反転され、上記伝
送ゲートMOSFETQ４２を通して上記
MOSFETQ３９のゲートに伝えられる。 この実施例回路の動作を次に説明する。 チツプ選択信号がロウレベルの選択状態に
されると、プリチヤージ信号φがハイレベルに変
化して、プリチヤージMOSFETQ３７，Ｑ３
７′をオフ状態にする。そして、その動作サイク
ルにより指定されたアドレス信号がアドレスバツ
フア回路Ｘ−ADBを通して上記アドレスデコー
ダ及び起動回路に伝えられる。この場合、指定さ
れたアドレス信号がロウレベルからハイレベルに
変化する。例えば、図示のアドレスデコーダＲ−
DCR２に供給されるアドレス信号２〜６が
全てハイレベルにされると、インバータ回路IV
１の入力信号はロウレベルにされるので、その出
力信号をハイレベルにして、カツトMOSFETQ
２８〜Ｑ３１を通して伝送ゲートMOSFETQ２
４〜Ｑ２７をオン状態にする。 このようなアドレスデコーダの選択動作と同期
して起動回路も動作する。すなわち、上記アドレ
ス信号の供給によつて、常にアドレス信号ａ０又
は０はハイレベルにされるのので、
MOSFETQ３６′又はＱ３６″がオン状態にされ
る。これにより、インバータ回路IV１′の入力の
プリチヤージレベルがロウレベル放電され、その
出力信号をハイレベルにする。このインバータ回
路IV１′の出力信号のハイレベルを受けるインバ
ータ回路IV２′の出力信号のロウレベルによつ
て、ＰチヤンネルMOSFETQ３８がオン状態に
される。これにより、ワード線選択タイミング信
号φxは、上記MOSFETQ３８と、この時には未
だロウレベルにされているワード線選択タイミン
グ信号φxの遅延信号によつてオン状態にされて
いるＮチヤンネルMOSFETQ３９を通してハイ
レベルに立ち上がる。このワード線選択タイミン
グ信号φxの立ち上がりが、上記アドレスデコー
ダの動作より早くならないよう、上記起動回路な
いし出力回路の素子特性が設定されている。これ
により、アドレスデコーダによる選択動作が終了
したのち、言い換えるならば、そのアドレスデコ
ーダ出力信号によつてオン状態にされる伝送ゲー
トMOSFETQ２４〜Ｑ２７等のゲート電圧が電
源電圧Vccのようなハイレベルにされた後、上記
ワード線選択タイミング信号φxがハイレベルに
されるものである。これによつて、アドレスデコ
ーダＲ−DCR２と類似の回路で構成されたアド
レスデコーダＲ−DCR１を通してワード線選択
タイミング信号φxから１つのワード線選択タイ
ミング信号φx００〜φx１１がレベル損失なくワ
ード線に伝えられる。 次に、上記インバータ回路IV２〜IV５によつ
て形成された遅延信号がハイレベルにされると、
この遅延信号のハイレベルとブートストラツプ容
量CBに蓄積されたレベルとが加算されることに
よつて昇圧されたワード線選択タイミング信号
φxが形成される。この昇圧されたワード線選択
タイミング信号φxは、上記同様に伝送ゲート
MOSFETのセルフブートストラツプ作用によつ
て選択されたワード線にレベル損失なく伝えられ
る。この時、上記遅延信号のハイレベルにより、
インバータ回路IV６の出力信号はロウレベルに
されるため、MOSFETQ３９がオフ状態にされ
る。これにより、上記昇圧されたワード線選択タ
イミング信号φxが電源電圧Vcc側に逆流してし
まうのを防止するものである。 〔効果〕 (1) ワード線選択タイミング信号をアドレスデコ
ーダの類似の回路によつて形成するものである
ので、プロセスバラツキ又は電源電圧の変動等
によりアドレスデコーダによる選択動作が変動
しても、これに追随して上記ワード線選択タイ
ミング信号を発生させることができる。これに
よつて、必要最少の時間設定によりワード線選
択タイミング信号を発生させることができるか
ら、動作の高速化を実現することができるとい
う効果が得られる。 (2) 上記(1)によりワード線選択タイミング信号
は、常にアドレスデコーダの選択動作に追随さ
せて発生させることができるから、ワード線選
択レベルは常に所望の高いレベルにすることが
できる。これによつて、その動作マージンの拡
大を図ることができるという効果が得られる。 以上本発明者によつてなされた発明を実施例に
基づき具体的に説明したが、この発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。例えば、アドレスデコーダは、プリチヤー
ジMOSFETに代え、それぞれのゲートにアドレ
ス信号が供給され、並列形態にされたＰチヤンネ
ルMOSFETを用いたCMOSスタテイツク型回路
であつてもよい。この場合には、上記ワード線選
択タイミング発生回路に用いられる起動回路もこ
れと類似の回路を用いるものである。さらに、ア
ドレスデコーダは、サンド回路の他ノア（NOR）
回路により構成するものであつてもよい。この場
合のワード選択タイミング発生回路に用いられる
起動回路もこれと類似のノア回路を用いるもので
あることはいうまでもないであろう。また、上記
ダイナミツク型RAMを構成する他の周辺回路の
具体的回路構成は、種々の実施形態を採ることが
できるものである。例えば、アドレス信号は、共
通のアドレス端子からアドレスストローブ信号
RASとに同期して多重化して供給するもの、
メモリセルの読み出しのための基準電圧はダミー
セルを用いて形成するもの、データ線のプリチヤ
ージは電源電圧レベルとするもの等であつてもよ
い。 なお、自動リフレツシユ回路は、特に必要とさ
れるものではない。 〔利用分野〕 この発明は、ダイナミツク型RAMに広く利用
できるものである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すの回路
図、第２図は、ワード線選択タイミング発生回路
とアドレスデコーダの一実施例を示す回路図であ
る。 Ｍ−ARY……メモリアレイ、PC１……プリチ
ヤージ回路、SA……センスアンプ、Ｃ−SW…
…カラムスイツチ、Ｒ−DCR……ロウアドレス
デコーダ、Ｃ−DCR……カラムアドレスデコー
ダ、PC２……プリチヤージ回路、MA……メイ
ンアンプ、ATD……アドレス信号変化検出回路、
TG……タイミング発生回路、REF……自動リフ
レツシユ回路、DOB……データ出力バツフア、
DIB……データ入力バツフア、MPX……マルチ
プレクサ、IV１〜IV６……CMOSインバータ回
路。

Claims (1)

【特許請求の範囲】
1. １ ロウ系のアドレス信号を受けて、プリチヤー
   ジレベルを引き抜くことにより複数からなる選択
   信号を形成する第１のアドレスデコーダ回路と、
   上記第１のアドレスデコーダ回路の出力信号によ
   りそれぞれスイツチ制御され、ワード線選択タイ
   ミング信号を選択的に伝達させる複数からなる第
   １の伝送ゲートMOSFETと、ロウ系の残りのア
   ドレス信号を受けて、プリチヤージレベルを引き
   抜くことにより選択信号を形成する第２のアドレ
   スデコーダ回路と、上記第２のアドレスデコーダ
   回路の出力信号の反転信号がカツトMOSFETを
   介して共通にゲートに供給され、上記第１の伝送
   ゲートMOSFETを通したワード線選択タイミン
   グ信号をワード線に伝える第２の伝送ゲート
   MOSFETとを含むロウ系アドレス選択回路と、
   上記第２のアドレスデコーダ回路と類似の回路に
   より構成され、上記ロウ系の少なくとも一対の相
   補アドレス信号により常に選択信号に対応した出
   力信号を形成する起動回路及びこの起動回路の出
   力信号により上記ワード線選択タイミング信号を
   ハイレベルに立ち上げるとともにブートストラツ
   プ容量の一方の電極に供給する出力回路と、上記
   ワード線選択タイミング信号を遅延させて上記ブ
   ートストラツプ容量の他方の電極に出力信号を供
   給する遅延回路からなるワード線選択タイミング
   発生回路とを備えてなることを特徴とするダイナ
   ミツク型RAM。