JPS6122492A - ダイナミツク型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ダイナミック型ＲＡＭ　（ランダム・アク
セス・メモリ）に関するもので、例えば、その動作電圧
が共通のパワースイッチＭＯＳＦＥＴによって供給され
ることによって動作状態にされるラッチ形態の差動増幅
’ＭＯＳＦＥＴを具備してなるセンスアンプ回路を含む
ものに利用して有効な技術に関するものである。

〔背景技術〕

ダイナミック型ＲＡＭにおけるメモリセルＭＣは、情報
を電荷の形態で記憶する情報記憶用キャパシタＣｓとア
ドレス選択用のＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｍからなり
、論理“１”、“θ′の情報は、上記キャパシタＣｓに
電荷があるか無いかの形で記憶される。この情報の読み
出しは、アドレス選択用のＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｍ
をオン状態にしてキャパシタＣＳをデータ線ＤＬにつな
ぎ、データ綿ＤＬの電位がキャパシタＣｓに蓄積された
電荷量に応じてどのような変化が起きるかセンスするこ
とによって行われる。メモリセルＭＣを小さく形成し、
かつ共通のデータ線ＤＬに多くのメモリセルＭＣをつな
いで高集積大記憶容量のメモリアレイ　（メモリマトリ
ックス）にしているため、メモリセルのキャパシタＣ３
と、データ線ＤＬの浮遊容量ＣＯとの関係は、Ｃ５／Ｃ
Ｏの比が非常に小さな値になる。

したがって、上記キャパシタＣｓに蓄積された電荷量に
よってデータ線ＤＬに与えられる電位変化（信号）は非
常に微少な値となるものであるやこのような微少な信号
を検出するための基準としてダミーセルＤＣが設けられ
る。このダミーセルＤＣは、そのキャパシタＣｄの容量
値がメモリセルＭＣのキャパシタＣｓのはり半分である
ことを除き、メモリセルＭＣと同じ製造条件、同じ設計
定数で作られるものである（ダミーセル使用技術につい
ては、例えば特願昭５６−２０９３９７号参照）。

センスアンプは、アドレッシングにより生じる上述のよ
うな相補データ線の電位変化の差を、タイミング信号（
センスアンプ制御信号）で決まるセンス期間に拡大する
増幅回路である。例えば、上記センスアンプは、そのゲ
ートとドレインとが互いに交差結線された差動増幅ＭＯ
ＳＦＥＴ′を有し、これらの増幅ＭＯＳＦＥＴにおける
正帰還作用により、相補データ線に現れた微少な信号を
差゛動的に増幅する。上記増１［ＭＯＳＦＥＴの増幅動
作は、タイミング信号によって動作状態にされるパワー
スイッチＭＯＳ　Ｆ　ＥＴにより共通接続されたソース
に回路の接地電位が供給されることによって開始される
。

ところが、例えば約２５６にビットないし１Ｍビットの
ような大記憶容量を持つようなダイナミック型ＲＡＭに
あっては、共通接続される差動増幅ＭＯＳＦＥＴの数は
多数になるため、パワースイッチＭＯＳＦＥＴが設けら
れた端から遠端側に配置された差動増幅ＭＯＳ　Ｆ　Ｅ
Ｔの動作が遅れてしまう。すなわち、上記共通接続線に
おける等価抵抗と浮遊容量との時定数に従って動作電圧
の伝達に時間遅れが生じるからである。

このため、選択された相補データ線と共通相補データ線
とを結合させるカラム選択タイミングの設定が難しくな
る。なぜなら、カラム選択タイミングを近端側の差動増
幅ＭＯＳ　Ｆ　ＥＴに合わせて早くすると、上記遠端側
の差動増幅ＭＯＳＦＥＴに結合された相補データ線はメ
モリセルの記憶情報の増幅が十分でないまま共通相補デ
ータ線に接続されてしまい誤動作の原因になる。一方、
カラム選択タイミングを遠端側の差動槽１１５Ｍ０３Ｆ
ＥＴの動作に合わゼようとすると、素子特性のバラツキ
等を考慮した最悪条件での時間マージンを設定すること
になるためその分動作速度が大幅に遅くなってしまう。

〔発明の目的〕

この発明の目的は、動作マージンの向上と高速動作化を
図つたダイナミック型ＲＡＭを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、動作タイミング信号に従って複数の増幅ＭＯ
ＳＦＥＴに共通に設けられたバヮースイ。

チＭ０３ＦＥＴによって動作電圧が供給されるセンスア
ンプ回路の動作電圧を電圧比較回路にょって検出するこ
とにより、センスアンプ回路の動作状態をモニターして
カラム選択タイミングを規定するものである。

（実施例〕 第１図には、この発明に係るダイナミック型ＲＡＭの一
実施例の回路図が示されている。同図の各回路素子は、
公知の０ＭＯ３（相補型ＭＯ３）集積回路の製造技術に
よって、１個の単結晶シリコンのような半導体基板上に
おいて形成される。

以下の説明において、特に説明しない場合、ＭＯＳＦＥ
Ｔ　（絶縁ゲート型電界効果トランジスタ）はＮチャン
ネルＭＯＳＦＥＴである。なお、同図において、ソース
・ドレイン間に直線が付加されたＭＯＳ　Ｆ　ＥＴはＰ
チャンネル型である。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＰチャンネルＭＯＳ　Ｆ　ＥＴは、上記半導
体基板表面に形成されたＮ型ウェル領域に形成される。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯＳ　Ｆ　ＥＴの共通の基板ゲートを
構成する。Ｎ型ウェル領域ば、その上に形成されたＰチ
ャンネルＭＯＳＦＥＴの基体ゲートを構成する。Ｐチャ
ンネルＭＯＳＦＥＴ（７）基板ゲートすなわちＮ型ウェ
ル領域は、゛第１図の電源端子Ｖｃｃに結合される。

第１図において、基板バックバイアス電圧発生回路Ｖｂ
ｂ−Ｇは、集積回路の外部端子を構成する電源端子Ｖｃ
ｃと基準電位端子もしくはアース端子との間に加えられ
る＋５■のような正電源電圧に応答して、半導体基板に
供給すべき負のバンクバイアス電圧ｖｂｂを発生する。

これによって、ＮチャンネルＭＯＳＦＥＴの基板ゲート
にバックバイアス電圧が加えられることになり、そのソ
ース。

ドレインと基板間の寄生容量値が減少させられるため、
回路の高速動作化が図られる。

メモリアレイＭ−ＡＲＹは、その一対の行が代表として
示されており、一対の平行に配置された相補データ線り
、５に、アドレス選択用ＭＯＳＦＥＴＱｍと情報記憶用
キャパシタＣｓとで構成された複数のメモリセルのそれ
ぞれの入出力ノードが同図に示すように所定の規則性を
もって配分されて結合されている。

プリチャージ回路ＰＣＩは、代表として示されたＭＯＳ
ＦＥＴＱ５のように、相補データ線り。

Ｄ間に設けられたスイッチＭＯＳ　Ｆ　ＥＴにより構成
される。

センスアンプＳＡは、代表として示されたＰチャンネル
ＭＯＳＦＥＴＱ７．Ｑ９と、ＮチャンネルＭＯＳＦＥＴ
Ｑ６．Ｑ８とからなるＣ　Ｍ　ＯＳ　ラッチ回路で構成
され、その一対の入出力ノードが上記相補データ線り、
Ｄに結合されている。また、上記ラッチ回路には、特に
制限されないが、並列形態のＰチャンネルＭＯＳＦＥＴ
ＱＩ　２．Ｑｌ　３を通して電源電圧Ｖｃｃが供給され
、並列形態のＮチャンネルＭＯＳＦＥＴＱＩ　Ｏ，Ｑｌ
　１を通して回路の接地電圧ＶＳＳが供給される。これ
らのパワースイッチＭＯＳＦＥＴＱＩ　Ｏ，Ｑｌ　１及
びＭＯＳＦＥＴＱ１２．Ｑ１３は、同じメモリマット内
の他の同様な行に設けられたラッチ回路に対して共通に
用いられる。言い換えるならば、同じメモリマット内の
ラッチ回路におけるＰチャンネルＭＯＳＦＥＴとＮチャ
ンネルＭＯＳ　Ｆ　ＥＴとはそれぞれそのソースが共通
接続される。

上記ＭＯＳＦＥＴＱＩ　Ｏ，Ｑｌ　２のゲートには、動
作サイクルではセンスアンプＳＡを活性化させる相補タ
イミングパルスφｐａｌ　＊　　φｐａｌが印加され、
ＭＯＳＦＥＴＱＩＩ、Ｑ１３のゲートには、上記タイミ
ングパルスφｐａｌ　、　　φｐａｌより遅れた、相補
タイミングパルスφｐａ２　＋　　φｐａ２が印加され
る。このようにすることによって、センスアンプＳＡの
動作は２段階に分けられる。タイミングパルスφｐ８１
．φｐａｌが発生されたとき、すなわち第１段階におい
ては、比較的小さいコンダクタンスを持つＭＯＳＦＥＴ
、Ｑ１０及びＱ１２による電ｉ制限作用によってメモリ
セルからの一対のテータ線間に与えられた微小読み出し
電圧は、不所望なレベル変動を受けることなく増幅され
る。上記センスアンプＳＡでの増幅動作によって相補デ
ータ線電位の差が太き（された後、タイミングパルスφ
ｐａ２．φｐａ２が発生されると、すなわち第２段階に
入ると、比較的大きなコンダクタンスを持っＭＯＳＦＥ
ＴＱＩ　１．Ｑｌ　３がオン状態にされる。

センスアンプＳＡの増幅動作は、ＭＯＳＦＥＴＱ１１、
Ｑｌ３がオン状態にされることによって速くされる。こ
のように２段階に分けて、センスアンプＳＡの増幅動作
を行わせることによって、相補データ線の不所望なレベ
ル変化を防止しつつ、データの高速読み出しを行うこと
ができる。

この実施例では、このようなセンスアンプ回路の動作状
態をモニターするため、電圧検出回路としてのＣＭＯＳ
インバータ回路ＩＶ２が設けられ−５る・−（７）′７
′＜−夕回路ＩＶ２（７）入力端子は・特に制限されな
いが、上記ラッチ回路を構成するＮ−チャンネルＭＯＳ
ＦＥＴＱ６．Ｑ８等のソースが共通接続されて構成され
た共通ソース線ＳｎＯ遠端側に接続される。この遠端側
とは上記共通ソース線Ｓｎにおいて、上記パワースイッ
チＭＯＳＦＥＴＱＩ　Ｏ，Ｑｌ　１との接続点に対して
反対側の端のことをいうのである。上記インバータ回路
■Ｖ２は、上記正帰還差動増幅を行うラッチ回路の十分
な動作状態を識別するため、そのロジックスレソシヮル
ド電圧が回路の接地電位点付近の低い電圧に設定される
。このインバータ回路ＩＶ２の出力信号φｓｍは、後述
するようにカラム選択タイミングを規定するために用い
られる。

ロウデコーダＲ−ＤＣＲは、特に制限されないが、２分
割されたロウデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ２との
組み合わせによって構成される。

同図には、第２のロウデコーダＲ−ＤＣＲ２の１回路分
（ワード線４本分）が代表として示されており、例えば
、アドレス信号ａ２〜ａ７を受けるＮチャンネルＭＯＳ
ＦＥＴＱ３２〜Ｑ３６と、ＰチャンネルＭＯＳＦＥＴＱ
３７〜Ｑ４１とで構成されたＣＭＯ３回路によるＮＡＮ
Ｄ　（ナンド）回路で上記４本分のワード線選択信号が
形成される。

このＮＡＮＤ回路の出力は、ＣＭＯＳイシバータＩＶＩ
で反転され、カントＭＯＳＦＥＴＱ２８〜Ｑ３１を通し
て、スイッチ回路としての伝送ゲー）ＭＯＳＦＥＴＱ２
４〜Ｑ２７のゲートに伝えられる。

第１のロウデコーダＲ−ＤＣＲ１は、その具体的回路を
図示しないが、２ビツトの相補アドレス信号ａＯ，ａｏ
及びａｉ、ａｌで形成されたデコード信号によって選択
される上記同様な伝送ゲートＭＯＳＦＥＴとカットＭＯ
３ＦＬ：Ｔとからなるスイッチ回路を通してワード線選
択タイミング信号φＸから４通りＯユニ＝！！ｉｊＭ択
タイミング信号φｘ００ないしφｘｌｌを形成する。こ
れらのワード線選択タイミング信号φｘ００〜φｘｉｌ
は、上記伝゛　　送ゲート上記Ｍ　ＯＳＦ　Ｅ　Ｔ　Ｑ
　２４〜Ｑ２７を介して各ワード線に伝えられる。ロウ
デコーダＲ−ＤＣＲＩとＲ−ＤＣＲ２のようにロウデコ
ーダを２分割することによって、ロウデコーダ咳−Ｄ　
ＣＲ２のピッチ（間隔）とワード線のピッチとを合わせ
ることができる。その結果、無駄な空間が半導体基板上
に生じない。

各ワード線と接地電位との間には、ＭＯＳＦＥＴＱ２０
〜Ｑ２３が設けられ、そのゲートに上記ＮＡＮＤ回路の
出力が印加されることによって、非選択時のワード線を
接地電位に固定させるものである。また、上記ワード線
には、その遠端側（デコーダ側と反対側の端）にリセッ
ト用のＭＯＳＦＥＴＱＩ−Ｑ４が設けられており、リセ
ットパルスφｐＨを受けてこれらのＭＯＳＦＥＴＱＩ〜
Ｑ４がオン状態となることによって、選択されたワード
線がその両端から接地レベルにリセットされる。

ロウアドレスバッツァＸ−ＡＤＢは、外部端子ＡＯ〜Ａ
７から供給されたアドレス信号を受けて、外部端子から
供給されたア、ドレス信号と同相の内部アドレス信号ａ
Ｏ〜ａ７と逆相のアドレス信号７Ｏ〜ａ、？　（以下、
これらを合わせてａＯ〜ａ７のように表す、）を加工形
成して、後述するマルチプレクサＭＰＸを介して上記ロ
ウデコーダＲ−□ＤＣＨに供給する。

カラムスイッチＣ−５Ｗは、代表として示されているＭ
ＯＳＦＥＴＱ４２．Ｑ４３のように、相補データ線り、
Ｄと共通相補データ線ＣＤ、　　ＣＤを選択的に結合さ
せる。これらのＭＯＳＦＥＴＱ４２、Ｑ４３のゲートに
は、カラムデコーダＣ−ＤＣＲからの選択信号が供給さ
れる。

カラムデコーダＣ−ＤＣＲは、その動作がデータ線選択
タイミング信号φｙとインバータ回路Ｉｖ２によって形
成されたセンスアンプ回路の動作モニター信号φｓｍと
を受ける実質的なアンドゲート回路Ｇの出力タイミング
信号φｙ゛によって制御され、カラムアドレスバッファ
Ｙ−ＡＤＢから供給される内部アドレス信号ａ８〜ａ１
４と逆相のアドレス信号ａ８〜ａ１４をデコードするこ
とによってカラムスイッチＣ−５Ｗに供給すべき選択信
号を形成する７ カラムアドレスバッファＹ−ＡＤＨは、外部端子Ａ８〜
Ａ１４から供給されたアドレス信号を受けて、外部端子
から供給されたアドレス信号と同相の内部アドレス信号
ａ８〜ａ１４と逆相のアドレス信号１８〜１１４（以下
、これらを合わせて土８〜ａ１４のように表す。）を形
成して、上記カラムデコーダＣ−ＤＣＨに供給する。

上記共通相補データ線ＣＤ、ＣＤ間には、上記同様なプ
リチャージ回路ＰＣ２を構成するプリチャージＭＯＳＦ
ＥＴＱ４４が設けられている。この共通相補データ線Ｃ
Ｄ、ＣＤには、上記センスアンプＳＡと同様な回路構成
のメインアンプＭＡの一対の入出力ノードが結合されて
いる。

読み出し動作ならば、データ出カバ・ノフｙＤ。

Ｂはそのタイミング信号φｒ−によって動作状態にされ
、上記メインアンプＭＡの出力信号を増幅して外部端子
Ｉ１０から送出する。なお、書込み動作なら、上記タイ
ミング信号φｒｔ１によってデータ出カバソファＤＯＢ
の出力はハイインピーダンス状態される。

書込み動作ならば、データ入カバソファＤＴＢは、その
タイミング信号φｒｗによって動作状態にされ５外部端
子Ｉ１０から供給された書込み信号に従った相補書込み
信号を上記共通相補デ〜り線ＣＤ、ＣＤに伝えることに
より、選択されたメモリセルへの書込みが行われる。な
お、読み出し動作なら、上記タイミング信号φｒｗによ
ってデータ人カバソファＤＩＢのの出力はハイインピー
ダンス状態にされる。

上記のようにアドレス選択用ＭＯＳＦＥＴＱｍと情報記
憶用キャパシタＣｓとからなるダイナミック型メモリセ
ルへの書込み動作において、情報記憶用キャパシタＣｓ
にフルライトを行うため、言い換えるならば、アドレス
選択用ＭＯＳＦＥＴＱｍ等のしきい値電圧により情報記
憶用キャパシタＣｓへの書込みハイレベルのレベル損失
が生じないようにするため、ワード線選択タイミング信
号φＸによって起動されるワード線ブートストラップ回
路（図示せず）が設けられる。このワード線ブートスト
ラップ回路は、後述するようにワード線選択タイミング
信号φＸとその遅延信号を用いて、ワード線選択タイミ
ング信号φＸのハイレベルを電源電圧Ｖｃｃ以上の高レ
ベルとする。

上述した各種タイミング信号は、次の各回路ブロックに
より形成される。

回路記号ＡＴＤで示されているのは、特に制限されない
が、アドレス信号ａＯ〜ａ７（又はａＯ〜ａ７）とアド
レス信号ａ８〜ａ１４（又は１８〜ｒ１４）を受けて、
その立ち上がり又は立ち下がりの変化検出するアドレス
信号変化検出回路である。上記アドレス信号変化検出回
路ＡＴＤは、特に制限されないが、アドレス信号ａＯ〜
ａ１４と、その遅延信号とをそれぞれ受ける排他的論理
和回路と、これらの排他的論理和回路の出力信号を受け
る論理和回路とによって構成される。すなわち、アドレ
ス信号とそのアドレス信号の遅延信号とを受ける排他的
回路が各アドレス信号に対して設けられている。この場
合、合計１５個の排他的論理和回路が設けられており、
これらの１５個の排他的論理和回路の出力信号が論理和
回路に入力されている。このアドレス信号変化検出回路
ＡＴＤは、アドレス信号ａＯ〜ａ１４のうちいずれか１
つでも変化すると、その変化タイミングに同期したアド
レス信号変化検出パルスφを形成する。

回路記号ＴＧで示されているのは、タイミング発生回路
であり、上記代表として示された主要なタイミング信号
等を形成する。すなわち、このタイミング発生回路ＴＧ
は、アドレス信号変化検出パルスφの他、外部端子から
供給されるライトイ上記一連のタイミングパルスを形成
する。

回路記号ＲＥＦで示されているのは、自動リフレッシュ
回路であり、フレッシュアドレスカウンタ、タイマー等
を含んでおり、外部端子からのリフレッシュ信号ＲＥＳ
Ｈをロウレベルにすることにより起動される。

すなわち、チップ選択信号Ｃ８がハイレベルのときにリ
フレッシュ信号ＲＥＳＨをロウレベルにすると自動リフ
レッシュ回路ＲＥＦは、制御信号φｒｅｆによってマル
チプレクサＭＰＸを切り換えて、内蔵のりフレッシュア
ドレスカウンタからの内部アドレス信号をロウデコーダ
Ｒ−ＤＣＨに伝えて一本のワード線選択によるリフレッ
シュ動作（オートリフレッシュ）を行う。また、リフレ
ッシュ信号ＲＥＳＨをロウレベルにしつづけるとタイマ
ーが作動して、一定時間毎にリフレッシュアドレスカウ
ンタが歩進させられて、この間連続的なリフレッシュ動
作（セルフリフレッシュ）を行う。

次に、第２図のタイミング図に従って、この実施例回路
の動作を説明する。

チップ選択信号Ｃ８がロウレベルのチップ選択状態にお
いて外部端子を介して供給されるいずれかのアドレス信
号Ａｔが変化する′と、アドレス信号変化検出回路ＡＴ
Ｄによりアドレス信号変化検出検出パルスφが形成され
る。

タイミング発生回路ＴＧは、このアドレス信号変化検出
パルスφに同期して、メモリアレイＭ−ＡＲＹの選択回
路を一旦リセットする。すなわち、タイミングパルスφ
ｐａｌ＋φｐａ２　　（φｐａｌ＋φｐａ２　）により
センスアンプＳＡを非動作状態にして、相補データ線り
、Ｄをフローティング状態にする。

また、ワード線選択タイミング信号φＸとデータ線選択
信号φｙとをロウレベルにしてそれぞれ非選択状態にす
る。この後に、プリチャージパルスφｐｃｒを一旦ハイ
レベルにして、前述のようなハーフプリチャージ動作を
行う。このプリチャージ動作の終了後、ワード線選択タ
イミング信号φＸをハイレベルにして上記取り込まれた
アドレス信号に従ってワード線の選択を行う。

次に、タイミングパルスφｐａｌ、φｐａ２（φｐａｌ
。

φｐａ２　）によりセンスアンプＳＡを動作状態にして
相補データ線り、Ｄに読み出されたメモリセルの記憶情
報を増幅してその相補データ線り、Ｄに伝える。上記ワ
ード線選択動作によって一旦破壊されかかったメモリセ
ルの記憶情報としての電荷は、増幅された相補データ線
り、Ｄのレベルをそのまま受は取ることによって回１１
ｊ−ｊｃれる。

この場合、前述のようにパワースイッチＭＯＳＦＥＴＱ
Ｉ　Ｏ〜Ｑ１３に対して遠端側に配置されたセンスアン
プ回路は、その動作電圧Ｓｎが遅れて回路の接地電位（
Ｖｃｃ側も同様）になる、この結果、その増幅動作タイ
ミングが遅くなり、これに結合された相補データ線Ｄ”
　Ｄ　Ｉの増幅動作も遅くなう、てしまう、この実施例
では、上記ＮチャンネルＭＯＳＦＥＴＱＩ　Ｏ，Ｑｌ　
１によって供給される回路の接地電位のような動作電圧
Ｓｎを上記遠端側に設けられたインバータ回路ＩＶ２に
より識別するものである。この動作電圧Ｓｎがはり回路
の接地電位のような電位にされたこと、言い換えるなら
ば、増幅動作に必要な十分な電圧が供給されたことを検
出して、タイミング信号φｓｍをハイレベルにする。こ
のタイミング信号φ５Ｉ１１のハイレベルをまりで、ゲ
ート回路Ｇは予めハイレベルに立ち上がらされているデ
ータ線選択タイミング信号φｙをカラムデコーダＣ−Ｄ
ＣＨに供給する。すなわち、カラムデコーダＣ−ＤＣＲ
は、上記センスアンプ回路の動作モニター信号であるタ
イミング信号φｓｎに同期して供給されたデータ線選択
タイミング信号φｙ°に従った選択信号を形成してカラ
ムスイッチＣ−５Ｗに供給する。これによって、一対の
データ線り、Ｄととコモンデータ線ＣＤ、ＣＤとが結合
されるので、コモンデータ線ＣＤ、ＣＤには上記結合さ
れたデータ線り。

Ｄのレベルに従ったデータが現れる。

このようにしてコモン相補データ線ＣＤ、ＣＤに読み出
された読み出し信号は、メインアンプＭＡにより増幅さ
れる。そして、タイミングパルスφｒｗのハイレベルに
よりデータ出力バッファＤ。

Ｂが動作状態になって、外部端子から読み出し出力Ｄｏ
ｕｔを送出する（図示せず）。

〔効　果〕

（１）カラム選択タイミングはセンスアンプ回路の動作
状態をモニターすることよって形成されたタイミング信
号により規定されるようにするものである。これにより
、カラム選択タイミングは、素子特性のバラツキ、電源
変動等に影響されることなく最適タイミングに設定でき
るから無駄な時間マージンを設ける必要がなく、動作の
高速化を図ることができるという効果が得られる。

（２）上記（１１により、素子特性のバラツキ、電源変
動に影響されることな（、最適タイミングでカラム選択
動作を行わせる・ことができるから、動作マージンの向
上を図ることができるという効果が得られる。

（３）上記センスアンプ回路の動作モニター信号を、そ
の動作電圧を供給するパワースイッチＭＯＳＦＥＴに対
して遠端側から得ることによって、全センスアンプ回路
の動作状態を識別する上で確実なモニター信号を形成す
ることができるという効果が１ｑられる。

（４）センスアンプ回路の動作状態のモニターのタメに
、その動作電圧を識別する電圧比較回路としてインバー
タ回路を用いることによって、極めて簡単な回路により
上記（１１ないしく３）の効果を実現することができる
という効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、センスアンプ
回路は、そのゲートとドレインとが交差結線された差動
増幅ＭＯＳＦＥＴと、その共通ソース線に回路の接地電
位を供給するパワースイッチＭＯＳ　Ｆ　ＥＴとにより
構成するものであってもよい。言い換えるならば、上記
第１図の実施例において、例えば、ＰチャンネルＭＯＳ
ＦＥＴを全て省略したものであってもよい。この場合に
、メモリアレイＭ−ＡＲＹの周辺回路としてダイナミッ
ク型論理回路により構成するものであってもよい。

センスアンプ回路の動作状態のモニター出力であるタイ
ミング信号φｓｍをタイミング発生回路ＴＧに供給して
、このタイミング発生回路ＴＧに含まれるデータ線選択
タイミング発生回路を上記タイミング信号φｓｍによっ
て直接制御することによって、このタイミング信号φｓ
ｍに同期したデータ線選択タイミング信号φｙを形成す
るようにするものであってもよい。

また、センスアンプ回路の動作状態を識別するための動
作電圧の観測点は、共通ソースの遠端側に限らなくても
良い、なぜなら、そのモニター出力に一定の遅延時間を
持たせても上記同様なタイミング制御を実現できるから
である。

さらに、上記ダイナミック型ＲＡＭを構成する他の周辺
回路の具体的回路構成は、種々の実施形態を採ることが
できるものである。例えば、アドレス信号は、共通のア
ドレス端子からアドレスストローブ信号ＲＡＳとＣＡＳ
に同期して多重化して供給するもの、メモリセルの読み
出しのための暴挙電圧はダミーセルを用いて形成するも
の、データ線のプリチャージは電源電圧レベルとするも
の等であってもよい。なお、自動リフレッシュ回路は、
特に必要とされるものではない。

〔利用分野〕

この発明は、ダイナミック型ＲＡＭに広く利用できるも
のである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、第２図は
、その動作を説明するためのタイミング図である。

Claims (1)

1. 【特許請求の範囲】 １、一対の相補データ線にその入出力端子が結合された
   センスアンプ回路と、動作タイミング信号に従って上記
   複数のセンスアンプ回路に共通に動作電圧を供給するパ
   ワースイッチＭＯＳＦＥＴと、上記センスアンプ回路と
   パワースイッチＭＯＳＦＥＴとの共通接続点の電圧を受
   ける電圧比較回路と、この電圧比較回路によって形成さ
   れたセンスアンプ回路の動作状態のモニター出力によっ
   てその選択動作タイミングが規定されるカラム選択回路
   とを具備することを特徴とするダイナミック型ＲＡＭ。 ２、上記センスアンプ回路は、ＰチャンネルＭＯＳＦＥ
   ＴとＮチャンネルＭＯＳＦＥＴとからなるＣＭＯＳラッ
   チ回路を構成するものであり、ＰチャンネルＭＯＳＦＥ
   ＴとＮチャンネルＭＯＳＦＥＴとで構成されたパワース
   イッチＭＯＳＦＥＴによって電源電圧及び回路の接地電
   位との動作電圧が供給されるものであることを特徴とす
   る特許請求の範囲第１項記載のダイナミック型ＲＡＭ。 ３、上記電圧比較回路は、パワースイッチＭＯＳＦＥＴ
   によって供給される動作電圧の近傍の電圧値に設定され
   たロジックスレッショルド電圧を持つインバータ回路で
   あることを特徴とする特許請求の範囲第１又は第２項記
   載のダイナミック型ＲＡＭ。 ４、上記電圧比較回路は、上記増幅ＭＯＳＦＥＴの共通
   ソース接続線における上記パワースイッチＭＯＳＦＥＴ
   が設けられた端と反対側の端に設けられるものであるこ
   とを特徴とする特許請求の範囲第１、第２又は第３項記
   載のダイナミック型ＲＡＭ。