JP3904359B2 - 半導体ｍｏｓ／バイポーラ複合トランジスタを利用した半導体メモリ素子 - Google Patents

半導体ｍｏｓ／バイポーラ複合トランジスタを利用した半導体メモリ素子 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体素子に関し、特に高速で動作できる半導体ＭＯＳ／バイポーラ複合トランジスタおよびこれを利用した半導体メモリ素子のセンス・アンプに関するものである。
【０００２】
【従来の技術】
図９は従来の電圧感知式センス・アンプを示す回路図であり、図１０は図９の電圧感知式センス・アンプの動作特性を示す波形図である。周知の通り、電圧感知式センス・アンプはビット・ラインＢＬおよびビット・ラインバー／ＢＬの間の小さな電位差を感知してディジタル値に変換する。図９のように、従来の電圧感知式センス・アンプはＰＭＯＳトランジスタＰ０、Ｐ１、ＮＭＯＳトランジスタＮ０、Ｎ１、およびＣＭＯＳインバータがクロス・カップルされた正帰還（positive feedback）構造をなすラッチ回路を含む。
【０００３】
図９および図１０を参照し、従来の電圧感知式センス・アンプの動作を説明する。
【０００４】
まず、プレチャージ信号ＰＲＥが“ハイ”レベルであるとＮＭＯＳトランジスタＮ２がターンオンされて第１出力ＶＯ＋および第２出力ＶＯ−が所定のレベルに等化される。ここで等化されるレベルはＰＭＯＳトランジスタＰ０、Ｐ１およびＮＭＯＳトランジスタＮ０、Ｎ１のチャンネル長さ、チャンネル幅等素子の媒介変数（parameter）によって決定され、電源電圧のおおよそ半分程度となる。
【０００５】
次に、ワードラインＷＬの電圧が電源電圧としきい電圧との和に該当する電圧に昇圧され、セルトランジスタが選択的にターンオンされて特定メモリセルがアクセスされる。選択されたメモリセルのデータがビット・ラインＢＬおよび反転ビット・ライン／ＢＬに伝達される。同時に、プレチャージ信号ＰＲＥが“ロー”レベルになってセンス・アンプが動作を開始する。
【０００６】
図９でＰＬＡＴはＰＭＯＳトランジスタ側に連結され、定常的に電源電圧が印加され、ＮＬＡＴはＮＭＯＳトランジスタ側に連結され、定常的に接地レベルが印加される。
【０００７】
図１０は特に“ハイ”レベルデータが感知された場合を示すもので、ビット・ラインＢＬおよび反転ビット・ライン／ＢＬのデータによる電圧が展開されて、その後、センス・アンプの第１出力ＶＯ＋および第２出力ＶＯ−が変化することを示している。図面から分かるように、プレチャージ信号ＰＲＥが“ロー”レベルになった後にも略３．２ｎｓ程度が遅延された後、第１出力ＶＯ＋および第２出力ＶＯ−が十分展開することが分かる。このような遅延によってメモリ動作速度が低下される問題点がある。
【０００８】
すなわち、電圧感知式センス・アンプはビット・ラインと反転ビット・ラインの容量性負荷（capacitive load）に依存するためＲＣ時定数（time constant）によってキャパシタに電荷が完全に充電される時まで遅延されるため、その分アクセス時間が遅くなる問題点がある。
【０００９】
【発明が解決しようとする課題】
したがって、本発明の目的はキャパシタンス型回路素子に連結される時に応答速度の速い半導体トランジスタを提供し、また、高速で感知増幅を行なうことのできる半導体メモリ素子のセンス・アンプを提供することにある。
【００１０】
【課題を解決するための手段】
上記本発明の目的を達成するために、複数のメモリセルでなされた半導体メモリセル・アレイからのデータ信号を感知増幅するための半導体メモリ素子のセンスアンプにおいて、前記センスアンプの出力が伝えられるデータ・ラインおよび反転データ・ラインと、第１電源にソース／エミッタが連結され、ゲート／ベースが前記反転データ・ラインに連結されて、ドレイン／コレクタが前記データ・ラインに連結される第１Ｐ型ＭＯＳ／バイポーラ複合トランジスタであって、Ｎ型の半導体基板と、前記半導体基板に所定の間隔を持って形成された二つのＰ型の活性領域と、前記半導体基板上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成されて前記半導体基板に電気的に連結されるゲート電極とを含んで、Ｎ型のチャンネルが前記ゲート絶縁層下部において前記活性領域の間に形成されることで構成される第１Ｐ型ＭＯＳトランジスタおよび前記Ｎ型の半導体基板と前記Ｐ型の活性領域とによって構成される第１Ｐ型寄生水平バイポーラ・トランジスタからなる第１Ｐ型ＭＯＳ／バイポーラ複合トランジスタと、前記第１電源にソース／エミッタが連結され、ゲート／ベースが前記データ・ラインに連結されて、ドレイン／コレクタが前記反転データ・ラインに連結される第２Ｐ型ＭＯＳ／バイポーラ複合トランジスタであって、前記Ｎ型の半導体基板と、前記半導体基板に所定の間隔を持って形成された二つのＰ型の活性領域と、前記半導体基板上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成されて前記半導体基板に電気的に連結されるゲート電極とを含んで、Ｎ型のチャンネルが前記ゲート絶縁層下部において前記活性領域の間に形成されることで構成される第２Ｐ型ＭＯＳトランジスタおよび前記Ｎ型の半導体基板と前記Ｐ型の活性領域とによって構成される第２Ｐ型寄生水平バイポーラ・トランジスタからなる第２Ｐ型ＭＯＳ／バイポーラ複合トランジスタと、前記データ・ラインにドレイン／コレクタが連結され、ゲート／ベースが前記反転データ・ラインに連結される第１Ｎ型ＭＯＳ／バイポーラ複合トランジスタであって、Ｐ型の半導体基板と、前記半導体基板に所定の間隔を持って形成された二つのＮ型の活性領域と、前記半導体基板上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成されて前記半導体基板に電気的に連結されるゲート電極とを含んで、Ｐ型のチャンネルが前記ゲート絶縁層下部において前記活性領域の間に形成されることで構成される第１Ｎ型ＭＯＳトランジスタおよび前記Ｐ型の半導体基板と前記Ｎ型の活性領域とによって構成される第１Ｎ型寄生水平バイポーラ・トランジスタからなる第１Ｎ型ＭＯＳ／バイポーラ複合トランジスタと、前記反転データ・ラインにドレイン／コレクタが連結され、ゲート／ベースが前記データ・ラインに連結される第２Ｎ型ＭＯＳ／バイポーラ複合トランジスタであって、前記Ｐ型の半導体基板と、前記半導体基板に所定の間隔を持って形成された二つのＮ型の活性領域と、前記半導体基板上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成されて前記半導体基板に電気的に連結されるゲート電極とを含んで、Ｐ型のチャンネルが前記ゲート絶縁層下部において前記活性領域の間に形成されることで構成される第２Ｎ型ＭＯＳトランジスタおよび前記Ｐ型の半導体基板と前記Ｎ型の活性領域とによって構成される第２Ｎ型寄生水平バイポーラ・トランジスタからなる第２Ｎ型ＭＯＳ／バイポーラ複合トランジスタと、前記第１Ｎ型ＭＯＳ／バイポーラ複合トランジスタのソース／エミッタと第２電源との間に連結された第１負荷と、前記第２Ｎ型ＭＯＳ／バイポーラ複合トランジスタのソース／エミッタと前記第２電源との間に連結された第２負荷と、前記第１負荷と前記第１Ｎ型ＭＯＳ／バイポーラ複合トランジスタの前記ソース／エミッタの共通接続点を前記半導体メモリセルと連結するビット・ラインと、前記第２負荷と前記第２Ｎ型ＭＯＳ／バイポーラ複合トランジスタの前記ソース／エミッタの共通接続点を前記半導体メモリセルと連結する反転ビット・ラインとを含んでなる半導体メモリ素子のセンスアンプを提供する。
【００１２】
また、複数のメモリセルでなされた半導体メモリセル・アレイからのデータ信号を感知増幅するための半導体メモリ素子のセンスアンプにおいて、前記半導体メモリセルに連結されるビット・ラインおよび反転ビット・ラインと、入出力されるデータが載るデータ・ラインおよび反転データ・ラインと、第１電源にソース／エミッタが連結されて、ゲート／ベースが第２出力ノードに連結され、ドレイン／コレクタが第１出力ノードに連結される第１Ｐ型ＭＯＳ／バイポーラ複合トランジスタであって、Ｎ型の半導体基板と、前記半導体基板に所定の間隔を持って形成された二つのＰ型の活性領域と、前記半導体基板上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成されて前記半導体基板に電気的に連結されるゲート電極とを含んで、Ｎ型のチャンネルが前記ゲート絶縁層下部において前記活性領域の間に形成されることで構成される第１Ｐ型ＭＯＳトランジスタおよび前記Ｎ型の半導体基板と前記Ｐ型の活性領域とによって構成される第１Ｐ型寄生水平バイポーラ・トランジスタからなる第１Ｐ型ＭＯＳ／バイポーラ複合トランジスタと、前記第１電源にソース／エミッタが連結され、ゲート／ベースが前記第１出力ノードに連結されて、ドレイン／コレクタが前記第２出力ノードに連結される第２Ｐ型ＭＯＳ／バイポーラ複合トランジスタであって、前記Ｎ型の半導体基板と、前記半導体基板に所定の間隔を持って形成された二つのＰ型の活性領域と、前記半導体基板上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成されて前記半導体基板に電気的に連結されるゲート電極とを含んで、Ｎ型のチャンネルが前記ゲート絶縁層下部において前記活性領域の間に形成されることで構成される第２Ｐ型ＭＯＳトランジスタおよび前記Ｎ型の半導体基板と前記Ｐ型の活性領域とによって構成される第２Ｐ型寄生水平バイポーラ・トランジスタからなる第２Ｐ型ＭＯＳ／バイポーラ複合トランジスタと、前記第１出力ノードにドレイン／コレクタが連結され、ゲート／ベースが前記第２出力ノードに連結される第１Ｎ型ＭＯＳ／バイポーラ複合トランジスタであって、Ｐ型の半導体基板と、前記半導体基板に所定の間隔を持って形成された二つのＮ型の活性領域と、前記半導体基板上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成されて前記半導体基板に電気的に連結されるゲート電極とを含んで、Ｐ型のチャンネルが前記ゲート絶縁層下部において前記活性領域の間に形成されることで構成される第１Ｎ型ＭＯＳトランジスタおよび前記Ｐ型の半導体基板と前記Ｎ型の活性領域とによって構成される第１Ｎ型寄生水平バイポーラ・トランジスタからなる第１Ｎ型ＭＯＳ／バイポーラ複合トランジスタと、前記第２出力ノードにドレイン／コレクタが連結され、ゲート／ベースが前記第１出力ノードに連結される第２Ｎ型ＭＯＳ／バイポーラ複合トランジスタであって、前記Ｐ型の半導体基板と、前記半導体基板に所定の間隔を持って形成された二つのＮ型の活性領域と、前記半導体基板上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成されて前記半導体基板に電気的に連結されるゲート電極とを含んで、Ｐ型のチャンネルが前記ゲート絶縁層下部において前記活性領域の間に形成されることで構成される第２Ｎ型ＭＯＳトランジスタおよび前記Ｐ型の半導体基板と前記Ｎ型の活性領域とによって構成される第２Ｎ型寄生水平バイポーラ・トランジスタからなる第２Ｎ型ＭＯＳ／バイポーラ複合トランジスタと、前記第１Ｎ型ＭＯＳ／バイポーラ複合トランジスタのソース／エミッタと第２電源との間に連結された第１負荷と、前記第２Ｎ型ＭＯＳ／バイポーラ複合トランジスタのソース／エミッタと前記第２電源との間に連結された第２負荷と、前記ビット・ラインと前記第１Ｎ型ＭＯＳ／バイポーラ複合トランジスタのソース／エミッタの間に連結され、センス・イネーブル信号に応答してターンオンされる第１選択トランジスタと、前記反転ビット・ラインと前記第２Ｎ型ＭＯＳ／バイポーラ複合トランジスタのソース／エミッタとの間に連結されて、前記センス・イネーブル信号に応答してターンオンされる第２選択トランジスタと、前記第１出力ノードと前記データ・ラインとの間に連結された第１カラム選択トランジスタと、前記第２出力ノードと前記反転データ・ラインとの間に連結された第２カラム選択トランジスタとを含む半導体メモリ素子のセンスアンプを提供する。
【００１３】
【発明の実施の形態】
次いで、添附した図面を参照し本発明の好ましい実施例を説明する。
【００１４】
図１は本発明に係るＮ-型半導体ＭＯＳ／バイポーラ・トランジスタ（N-type semiconductor MOS/BIPOLAR transistor）を示す図面である。図１を参照すると、Ｐ型基板１０６上に所定の間隔で形成されたＮ＋活性領域１０２、１０４、上記Ｐ型基板１０６上に形成されたゲート絶縁層１１０、および上記ゲート絶縁層１１０上に形成されたゲート電極１０８で構成されている。上記のような構造の半導体素子で、Ｎ型チャンネルが上記ゲート絶縁層１１０の下の上記Ｎ＋活性領域の間に形成される。また、上記Ｐ型基板１０６とゲート電極１０８とが連結された構造である。ここで、図面符号Ｌはチャンネル長さを、図面符号Ｗはチャンネル幅を示す。このような構造の半導体素子で、Ｎ+／Ｐ型基板／Ｎ+構造はＮＭＯＳトランジスタだけでなく寄生水平バイポーラ接合トランジスタが形成される。
【００１５】
上記寄生水平バイポーラ接合トランジスタのベースは電流感知式増幅器の入力で使われることができるし、このように寄生水平バイポーラ接合トランジスタがＮＭＯＳトランジスタと並列に連結されている構造はバイポーラ接合トランジスタを形成するために追加の面積が必要ではないという利点がある。上記のような構造を有する素子をＮ型ＭＯＳ／バイポーラ複合トランジスタと呼ぶことにする。図１で図面符号Ｇはゲート／ベースを、Ｓはソース／エミッタを、Ｄはドレイン／コレクタを表す。
【００１６】
図２は図１に示したＮ型ＭＯＳ／バイポーラ複合トランジスタの入力電圧に対する出力電流の特性を示した特性図である。入力電圧ＶＧＳはゲート−ソース間電圧であり、出力電流ＩＤＳはドレイン−ソース間に流れる電流である。図面から分かるように、入力電圧ＶＧＳが０．６Ｖ以上になると寄生水平バイポーラ接合トランジスタが動作されて、ＮＭＯＳトランジスタによる電流以外に水平寄生バイポーラ接合トランジスタによる電流が流れることになるため、上記Ｎ型ＭＯＳ／バイポーラ複合トランジスタに流れる電流は極めて大きくなる。したがって、上記Ｎ型ＭＯＳ／バイポーラ複合トランジスタに連結される回路素子のキャパシタンス成分が大きくても早く充電できる利点がある。図３は上記Ｎ型ＭＯＳ／バイポーラ複合トランジスタの記号を示す。
【００１７】
図４は本発明に係るＰ型ＭＯＳ／バイポーラ複合トランジスタを示す図面である。図４を参照すると、Ｎ型基板１２６上に所定の間隔で形成されたＰ+活性領域１２２、１２４、上記Ｎ型基板１２６上に形成されたゲート絶縁層１３０、および上記ゲート絶縁層１３０上に形成されたゲート電極１２８で構成されている。上記のような構造の半導体素子おいて、Ｐ型チャンネルが上記ゲート絶縁層１３０の下の上記Ｐ+活性領域の間に形成される。また、上記Ｎ型基板１２６とゲート電極１２８とが連結された構造である。ここで、図面符号Ｌはチャンネル長さを、図面符号Ｗはチャンネル幅を表す。このような構造の半導体素子において、Ｐ+／Ｎ型基板／Ｐ+構造はＰＭＯＳトランジスタだけでなく寄生水平バイポーラ接合トランジスタが形成される。
【００１８】
上記寄生水平バイポーラ接合トランジスタのベースは電流感知式増幅器の入力として使える。上記のような構造を有する素子をＰ型ＭＯＳ／バイポーラ複合トランジスタと呼ぶことにする。図４で図面符号Ｇはゲート／ベースを、Ｓはソース／エミッタを、Ｄはドレイン／コレクタを示す。図５は上記Ｐ型ＭＯＳ／バイポーラ複合トランジスタの記号である。
【００１９】
図６はＭＯＳ／バイポーラ複合トランジスタを使用して構成した本発明の一実施例としての半導体メモリ素子のセンス・アンプを示す回路図である。
図６を参照すると、ビット・ラインＢＬおよびビット・ラインバー／ＢＬがメモリセル・アレイ２００に連結されており、Ｐ型ＭＯＳ／バイポーラ複合トランジスタ３１０はソース／エミッタが第１電源ＰＬＡＴに連結され、ゲート／ベースが反転データ・ライン／ＩＯに連結されて、ドレイン／コレクタがデータ・ラインＩＯに連結されている。Ｐ型ＭＯＳ／バイポーラ複合トランジスタ３１２はソース／エミッタが上記第１電源ＰＬＡＴに連結され、ゲート／ベースが上記データ・ラインＩＯに連結され、ドレイン／コレクタが上記反転データ・ライン／ＩＯに連結されている。
【００２０】
Ｎ型ＭＯＳ／バイポーラ複合トランジスタ３１４はドレイン／コレクタが上記データ・ラインＩＯに連結され、ゲート／ベースが上記反転データ・ライン／ＩＯに連結されており、Ｎ型ＭＯＳ／バイポーラ複合トランジスタ３１６はドレイン／コレクタが上記反転データ・ライン／ＩＯに連結され、ゲート／ベースが上記データ・ラインＩＯに連結されている。また、負荷３０６が上記Ｎ型ＭＯＳ／バイポーラ複合トランジスタ３１４のソース／エミッタおよび第２電源ＮＬＡＴの間に連結されており、負荷３０８が上記Ｎ型ＭＯＳ／バイポーラ複合トランジスタ３１６のソース／エミッタおよび上記第２電源ＮＬＡＴの間に連結されている。
【００２１】
選択用Ｎ型ＭＯＳ／バイポーラ複合トランジスタ３０２は上記ビット・ラインＢＬおよび上記Ｎ型ＭＯＳ／バイポーラ複合トランジスタの３１４間に連結され、ゲート／ベースでセンス・イネーブル信号ＳＥを入力される。選択用Ｎ型ＭＯＳ／バイポーラ複合トランジスタ３０４は上記反転ビット・ライン／ＢＬおよび上記Ｎ型ＭＯＳ／バイポーラ複合トランジスタ３１６のソース／エミッタの間に連結され、ゲート／ベースで上記センス・イネーブル信号ＳＥを入力される。ここで、データ・ラインＩＯおよび反転データ・ライン／ＩＯを介してセンス・アンプの出力信号が外部に伝えられる。
【００２２】
図６を参照し、本発明に係るセンス・アンプの動作について説明する。
【００２３】
選択用Ｎ型ＭＯＳ／バイポーラ・トランジスタ３０２、３０４はセンス・イネーブル信号ＳＥが“ハイ”である時にターンオンされ、センス・アンプ３００がビット・ラインＢＬおよび反転ビット・ライン／ＢＬに電気的に連結される。定常的に、第１電源ＰＬＡＴには電源電圧が印加され、第２電源ＮＬＡＴには接地レベルが印加される。
【００２４】
まず、ビット・ラインＢＬの電圧が反転ビット・ライン／ＢＬの電圧より大きい場合をみると、上記Ｎ型ＭＯＳ／バイポーラ複合トランジスタ３１６はターンオンされて、上記Ｎ型ＭＯＳ／バイポーラ複合トランジスタ３１４はターンオフされて、上記反転データ・ライン／ＩＯの電圧が上記データ・ラインＩＯの電圧より低くなる。したがって、上記Ｐ型ＭＯＳ／バイポーラ複合トランジスタ３１０がターンオンされて、上記Ｐ型ＭＯＳ／バイポーラ複合トランジスタ３１６はターンオフされ、上記データ・ラインＩＯがさらに上記反転データ・ライン／ＩＯより電圧が上昇することになる。結局、データ・ラインＩＯおよび反転データ・ライン／ＩＯの電位差がますます大きくなり上記データ・ラインＩＯは電源電圧レベルになり、上記反転データ・ライン／ＩＯは接地レベルになる。
【００２５】
反対に、ビット・ラインＢＬの電圧が反転ビット・ライン／ＢＬの電圧より低ければ、反転データ・ライン／ＩＯの信号レベルがデータ・ラインＩＯの信号レベルより高くなる。
【００２６】
上述したように、本発明に係るＭＯＳ／バイポーラ複合トランジスタを使用するセンス・アンプ３００は通常のＭＯＳトランジスタを使用するセンス・アンプより水平寄生バイポーラ接合トランジスタによって電流を速く供給できるため、メモリセル２００のデータによるビット・ラインＢＬおよび反転ビット・ライン／ＢＬの電位差を感知および増幅することに要する時間を大きく短縮することのできる利点がある。
【００２７】
一方、選択用Ｎ型ＭＯＳ／バイポーラ・トランジスタ３０２、３０４はＰ型ＭＯＳ／バイポーラ・トランジスタで具現できるし、この場合、センス・イネーブル信号ＳＥを“ロー”レベル・アクティブ信号で具現すべきである。また、選択用Ｎ型ＭＯＳ／バイポーラ・トランジスタ３０２、３０４がターンオフされた場合には、上記Ｎ型ＭＯＳ／バイポーラ複合トランジスタ３１４、３１６および上記Ｐ型ＭＯＳ／バイポーラ・トランジスタ３１０、３１２の設計寸法によって決定される電圧レベルがデータ・ラインＩＯおよび反転データ・ライン／ＩＯに表われることになって、電源電圧の略１／２程度となる。
【００２８】
図７は本発明に係る他の実施例を示す回路図であって、図６と同様の構成要素には同じ図面符号を付けてその説明を省略することにする。
【００２９】
図７を参照すると、カラム選択用Ｎ型ＭＯＳ／バイポーラ複合トランジスタ３２４、３２６はカラム選択信号Ｙ１＿ＳＥＬが“ハイ”である時にターンオンされ、第１出力ＶＯ＋および第２出力ＶＯ−がデータ・ラインＩＯおよび反転データ・ライン／ＩＯに各々伝えられるようにする。プレチャージ用Ｎ型ＭＯＳ／バイポーラ・トランジスタ３１８はプレチャージ信号ＰＲＥ１が“ハイ”である時にターンオンされ、ビット・ラインＢＬおよび反転ビット・ライン／ＢＬを等化（equalize）させる。また、プレチャージ用Ｎ型ＭＯＳ／バイポーラ・トランジスタ３２８はプレチャージ信号ＰＲＥ２が“ハイ”である時にターンオンされ、第１出力ＶＯ＋および第２出力ＶＯ−を等化させる。
【００３０】
ここで、プレチャージ信号ＰＲＥ１、ＰＲＥ２は同時に"ハイ"レベルになることもできるし、プレチャージ信号ＰＲＥ１が先に“ハイ”になった後、プレチャージ信号ＰＲＥ２が“ハイ”になるようにすることができる。この時、プレチャージ信号はセンス・アンプが動作される前に第１出力ＶＯ＋、第２出力ＶＯ−、ビット・ラインＢＬ、反転ビット・ライン／ＢＬを同じ電圧に等化させるためのものであるが、早い時間内にプレチャージを完了しようとするならばプレチャージ信号ＰＲＥ１、ＰＲＥ２が同時に“ハイ”レベルになることが好ましく、電流消耗の側面ではプレチャージ信号ＰＲＥ１が“ハイ”になった後次いでプレチャージ信号ＰＲＥ２が“ハイ”になるべきである。
【００３１】
負荷用Ｎ型ＭＯＳ／バイポーラ・トランジスタ３０６Ａ、３０８Ａのゲートはローレベルとして約０．５Ｖ程度の信号を印加して常にターンオフ状態になり、線形的な特性を有する抵抗として作用する。制御用Ｎ型ＭＯＳ／バイポーラ・トランジスタ３２０、３２２は制御信号ＲＥＳが“ハイ”である場合にはビット・ラインＢＬを第１出力ＶＯ＋に、反転ビット・ライン／ＢＬを第２出力ＶＯ−に各々連結させて、制御信号ＲＥＳが“ロー”である場合にはこれらを電気的に孤立させる。
【００３２】
このような制御信号ＲＥＳはメモリセル２００Ａ、２００Ｂへのデータ書き込み動作がなされる場合に制御用Ｎ型ＭＯＳ／バイポーラ・トランジスタ３２０、３２２をターンオンさせるため“ハイ”となる。すなわち、感知増幅動作が完了された後、センス・アンプの第１出力ＶＯ＋をメモリセル２００Ｂに、第２出力ＶＯ−をメモリセル２００Ａにまた書き込み動作を遂行することにおいて、制御用Ｎ型ＭＯＳ／バイポーラ・トランジスタ３２０、３２２をターンオンさせるため“ハイ”になるのである。
【００３３】
一方、図７に示したように、メモリセルもまた本発明に係るＮ型ＭＯＳ／バイポーラ複合トランジスタまたはＰ型ＭＯＳ／バイポーラ複合トランジスタを使用して構成することが可能である。図７では一つのトランジスタと一つのキャパシタとで構成されるＤＲＡＭ（dynamic random access memory）セルだけを示したが、ＳＲＡＭのような他のメモリセルに適用することもまた可能である。参照符号２００Ａおよび２００Ｂはメモリセル・アレイを示し、ＰＨＩ＿ＷＬ０、ＰＨＩ＿ＤＷＬ、ＰＨＩ＿ＷＬ６４等はワードラインを示し、Ｖｐ１はプレート電圧を示し、メモリセルに対する読み出し／書き込みアクセス動作は通常の方式で遂行できる。インバータ４０２、４０４、４０６、４０８は各々データＤおよび反転データ／Ｄを入力するためのバッファとして作用する。
【００３４】
上記のような回路で、キャパシタＣＳの片側に５Ｖのプレート電圧Ｖｐ１が印加されれば、Ｎ型ＭＯＳ／バイポーラ・トランジスタ３０２がターンオンされ、チャージ電流（charge current）ＩｉｎはＮ型ＭＯＳ／バイポーラ複合トランジスタ３１６のソースに流れることになる。ここで、ノードＮａから上記Ｎ型ＭＯＳ／バイポーラ複合トランジスタ３１６を見たインピーダンスは上記ノードＮａから負荷用Ｎ型ＭＯＳ／バイポーラ複合トランジスタ３０８Ａを見たインピーダンスよりはるかに小さく設計した方が好ましい。このようなチャージ電流ＩｉｎによりＮ型ＭＯＳ／バイポーラ複合トランジスタ３１０、３１２およびＮ型ＭＯＳ／バイポーラ複合トランジスタ３１４、３１６で構成されたＣＭＯＳラッチがトリガ（trigger）されて感知増幅動作が遂行される。
【００３５】
図８は図７に示した半導体メモリ素子の電流感知増幅回路の動作特性を示した図面である。図８で、Ｌ１およびＬ２は本発明に係るセンス・アンプの出力を示し、Ｌ３およびＬ４は従来の技術に係るセンス・アンプの出力を示したものである。図面から分かるように、本発明によるとセンス・アンプ３００の応答速度を向上させて遅延を８０％まで減らすことができる。
【００３６】
本発明は、上記実施例に限定されないし、種々の変形が本発明の思想内で当分野で通常の知識を有する者において可能であることは勿論のことである。特に、Ｎ型ＭＯＳ／バイポーラ複合トランジスタおよびＰ型ＭＯＳトランジスタを互いに変えて構成したり、“ハイ”アクティブの信号を“ロー”アクティブの信号に変更することはこの技術分野の熟練者には自明なことである。
【００３７】
【発明の効果】
上述したように、本発明は、従来のセンス・アンプに比べて、動作速度を顕著に増加させることができる利点を有する。
【図面の簡単な説明】
【図１】本発明に係る半導体トランジスタ素子の一例を示す斜視図である。
【図２】図１に示した半導体トランジスタ素子の入出力特性を示す特性図である。
【図３】図１に示した半導体トランジスタ素子の等化回路図である。
【図４】本発明に係る半導体トランジスタ素子の他の例を示す斜視図である。
【図５】図４に示した半導体トランジスタ素子の等化回路図である。
【図６】本発明に係るＭＯＳ／バイポーラ複合トランジスタを利用した半導体メモリ素子のセンス・アンプの好ましい一実施例を示す回路図である。
【図７】本発明に係るＭＯＳ／バイポーラ複合トランジスタを利用した半導体メモリ素子のセンス・アンプの好ましい他の実施例を示す回路図である。
【図８】図７に示したＭＯＳ／バイポーラ複合トランジスタを利用した半導体メモリ素子のセンス・アンプにおける動作特性を示す特性図である。
【図９】従来の電圧センス・アンプを表す回路図である。
【図１０】図９に示した電圧センス・アンプの特性を示すタイミング図である。
【符号の説明】
１０２、１０４ Ｎ+活性領域
１０６ Ｐ型基板
１０８、１２８ ゲート電極
１１０、１３０ ゲート絶縁膜
１２２、１２４ Ｐ+活性領域
１２６ Ｎ型基板
２００Ａ、２００Ｂ メモリセル・アレイ

Claims (23)

  1. 複数のメモリセルでなされた半導体メモリセル・アレイからのデータ信号を感知増幅するための半導体メモリ素子のセンスアンプにおいて、
    前記センスアンプの出力が伝えられるデータ・ラインおよび反転データ・ラインと、
    第１電源にソース／エミッタが連結され、ゲート／ベースが前記反転データ・ラインに連結されて、ドレイン／コレクタが前記データ・ラインに連結される第１Ｐ型ＭＯＳ／バイポーラ複合トランジスタであって、Ｎ型の半導体基板と、前記半導体基板に所定の間隔を持って形成された二つのＰ型の活性領域と、前記半導体基板上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成されて前記半導体基板に電気的に連結されるゲート電極とを含んで、Ｎ型のチャンネルが前記ゲート絶縁層下部において前記活性領域の間に形成されることで構成される第１Ｐ型ＭＯＳトランジスタおよび前記Ｎ型の半導体基板と前記Ｐ型の活性領域とによって構成される第１Ｐ型寄生水平バイポーラ・トランジスタからなる第１Ｐ型ＭＯＳ／バイポーラ複合トランジスタと、
    前記第１電源にソース／エミッタが連結され、ゲート／ベースが前記データ・ラインに連結されて、ドレイン／コレクタが前記反転データ・ラインに連結される第２Ｐ型ＭＯＳ／バイポーラ複合トランジスタであって、前記Ｎ型の半導体基板と、前記半導体基板に所定の間隔を持って形成された二つのＰ型の活性領域と、前記半導体基板上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成されて前記半導体基板に電気的に連結されるゲート電極とを含んで、Ｎ型のチャンネルが前記ゲート絶縁層下部において前記活性領域の間に形成されることで構成される第２Ｐ型ＭＯＳトランジスタおよび前記Ｎ型の半導体基板と前記Ｐ型の活性領域とによって構成される第２Ｐ型寄生水平バイポーラ・トランジスタからなる第２Ｐ型ＭＯＳ／バイポーラ複合トランジスタと、
    前記データ・ラインにドレイン／コレクタが連結され、ゲート／ベースが前記反転データ・ラインに連結される第１Ｎ型ＭＯＳ／バイポーラ複合トランジスタであって、Ｐ型の半導体基板と、前記半導体基板に所定の間隔を持って形成された二つのＮ型の活性領域と、前記半導体基板上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成されて前記半導体基板に電気的に連結されるゲート電極とを含んで、Ｐ型のチャンネルが前記ゲート絶縁層下部において前記活性領域の間に形成されることで構成される第１Ｎ型ＭＯＳトランジスタおよび前記Ｐ型の半導体基板と前記Ｎ型の活性領域とによって構成される第１Ｎ型寄生水平バイポーラ・トランジスタからなる第１Ｎ型ＭＯＳ／バイポーラ複合トランジスタと、
    前記反転データ・ラインにドレイン／コレクタが連結され、ゲート／ベースが前記データ・ラインに連結される第２Ｎ型ＭＯＳ／バイポーラ複合トランジスタであって、前記Ｐ型の半導体基板と、前記半導体基板に所定の間隔を持って形成された二つのＮ型の活性領域と、前記半導体基板上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成されて前記半導体基板に電気的に連結されるゲート電極とを含んで、Ｐ型のチャンネルが前記ゲート絶縁層下部において前記活性領域の間に形成されることで構成される第２Ｎ型ＭＯＳトランジスタおよび前記Ｐ型の半導体基板と前記Ｎ型の活性領域とによって構成される第２Ｎ型寄生水平バイポーラ・トランジスタからなる第２Ｎ型ＭＯＳ／バイポーラ複合トランジスタと、
    前記第１Ｎ型ＭＯＳ／バイポーラ複合トランジスタのソース／エミッタと第２電源との間に連結された第１負荷と、
    前記第２Ｎ型ＭＯＳ／バイポーラ複合トランジスタのソース／エミッタと前記第２電源との間に連結された第２負荷と、
    前記第１負荷と前記第１Ｎ型ＭＯＳ／バイポーラ複合トランジスタの前記ソース／エミッタの共通接続点を前記半導体メモリセルと連結するビット・ラインと、
    前記第２負荷と前記第２Ｎ型ＭＯＳ／バイポーラ複合トランジスタの前記ソース／エミッタの共通接続点を前記半導体メモリセルと連結する反転ビット・ラインと
    を含んでなる半導体メモリ素子のセンスアンプ。
  2. 前記ビット・ラインおよび前記第１Ｎ型ＭＯＳ／バイポーラ複合トランジスタのソース／エミッタの間に連結され、ゲート／ベースでセンス・イネーブル信号を入力される第１選択用ＭＯＳ／バイポーラ複合トランジスタと、
    前記反転ビット・ラインおよび前記第２Ｎ型ＭＯＳ／バイポーラ複合トランジスタのソース／エミッタの間に連結され、ゲート／ベースで前記センス・イネーブル信号を印加される第２選択用ＭＯＳ／バイポーラ複合トランジスタと
    をさらに含むことを特徴とする請求項１記載の半導体メモリ素子のセンスアンプ。
  3. 前記第１および第２選択用ＭＯＳ／バイポーラ複合トランジスタはＮ型ＭＯＳ／バイポーラ複合トランジスタであることを特徴とする請求項２記載の半導体メモリ素子のセンスアンプ。
  4. 前記第１負荷はゲート／ベースに”ロー”レベル信号が印加され前記ビット・ラインおよび前記第２電源の間に連結された第３Ｎ型ＭＯＳ／バイポーラ複合トランジスタであり、
    前記第２負荷はゲート／ベースに”ロー”レベル信号が印加されて、前記反転ビット・ラインと前記第２電源との間に連結された第４Ｎ型ＭＯＳ／バイポーラ複合トランジスタであることを特徴とする請求項１記載の半導体メモリ素子のセンスアンプ。
  5. 複数のメモリセルでなされた半導体メモリセル・アレイおよびメモリセル・アレイからのデータ信号を感知増幅するためのセンスアンプを含む半導体メモリ素子において、
    前記センスアンプは、
    前記センスアンプの出力が伝えられるデータ・ラインおよび反転データ・ラインと、
    第１電源にソース／エミッタが連結され、ゲート／ベースが前記反転データ・ラインに連結されて、ドレイン／コレクタが前記データ・ラインに連結される第１Ｐ型ＭＯＳ／バイポーラ複合トランジスタであって、Ｎ型の半導体基板と、前記半導体基板に所定の間隔を持って形成された二つのＰ型の活性領域と、前記半導体基板上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成されて前記半導体基板に電気的に連結されるゲート電極とを含んで、Ｎ型のチャンネルが前記ゲート絶縁層下部において前記活性領域の間に形成されることで構成される第１Ｐ型ＭＯＳトランジスタおよび前記Ｎ型の半導体基板と前記Ｐ型の活性領域とによって構成される第１Ｐ型寄生水平バイポーラ・トランジスタからなる第１Ｐ型ＭＯＳ／バイポーラ複合トランジスタと、
    前記第１電源にソース／エミッタが連結され、ゲート／ベースが前記データ・ラインに連結されて、ドレイン／コレクタが前記反転データ・ラインに連結される第２Ｐ型ＭＯＳ／バイポーラ複合トランジスタであって、前記Ｎ型の半導体基板と、前記半導体基板に所定の間隔を持って形成された二つのＰ型の活性領域と、前記半導体基板上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成されて前記半導体基板に電気的に連結されるゲート電極とを含んで、Ｎ型のチャンネルが前記ゲート絶縁層下部において前記活性領域の間に形成されることで構成される第２Ｐ型ＭＯＳトランジスタおよび前記Ｎ型の半導体基板と前記Ｐ型の活性領域とによって構成される第２Ｐ型寄生水平バイポーラ・トランジスタからなる第２Ｐ型ＭＯＳ／バイポーラ複合トランジスタと、
    前記データ・ラインにドレイン／コレクタが連結され、ゲート／ベースが前記反転データ・ラインに連結される第１Ｎ型ＭＯＳ／バイポーラ複合トランジスタであって、Ｐ型の半導体基板と、前記半導体基板に所定の間隔を持って形成された二つのＮ型の活性領域と、前記半導体基板上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成されて前記半導体基板に電気的に連結されるゲート電極とを含んで、Ｐ型のチャンネルが前記ゲート絶縁層下部において前記活性領域の間に形成されることで構成される第１Ｎ型ＭＯＳトランジスタおよび前記Ｐ型の半導体基板と前記Ｎ型の活性領域とによって構成される第１Ｎ型寄生水平バイポーラ・トランジスタからなる第１Ｎ型ＭＯＳ／バイポーラ複合トランジスタと、
    前記反転データ・ラインにドレイン／コレクタが連結され、ゲート／ベースが前記データ・ラインに連結される第２Ｎ型ＭＯＳ／バイポーラ複合トランジスタであって、前記Ｐ型の半導体基板と、前記半導体基板に所定の間隔を持って形成された二つのＮ型の活性領域と、前記半導体基板上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成されて前記半導体基板に電気的に連結されるゲート電極とを含んで、Ｐ型のチャンネルが前記ゲート絶縁層下部において前記活性領域の間に形成されることで構成される第２Ｎ型ＭＯＳトランジスタおよび前記Ｐ型の半導体基板と前記Ｎ型の活性領域とによって構成される第２Ｎ型寄生水平バイポーラ・トランジスタからなる第２Ｎ型ＭＯＳ／バイポーラ複合トランジスタと、
    前記第１Ｎ型ＭＯＳ／バイポーラ複合トランジスタのソース／エミッタと第２電源との間に連結された第１負荷と、
    前記第２Ｎ型ＭＯＳ／バイポーラ複合トランジスタのソース／エミッタと前記第２電源との間に連結された第２負荷と、
    前記第１負荷と前記第１Ｎ型ＭＯＳ／バイポーラ複合トランジスタの前記ソース／エミッタの共通接続点を前記半導体メモリセルと連結するビット・ラインと、
    前記第２負荷と前記第２Ｎ型ＭＯＳ／バイポーラ複合トランジスタの前記ソース／エミッタの共通接続点を前記半導体メモリセルと連結する反転ビット・ラインとを含む半導体メモリ素子。
  6. 前記ビット・ラインおよび前記第１Ｎ型ＭＯＳ／バイポーラ複合トランジスタのソース／エミッタの間に連結され、ゲート／ベースでセンス・イネーブル信号を入力される第１選択用ＭＯＳ／バイポーラ複合トランジスタと、
    前記反転ビット・ラインおよび前記第２Ｎ型ＭＯＳ／バイポーラ複合トランジスタのソース／エミッタの間に連結され、ゲート／ベースで前記センス・イネーブル信号を印加される第２選択用ＭＯＳ／バイポーラ複合トランジスタとをさらに含むことを特徴とする請求項５記載の半導体メモリ素子。
  7. 前記第１および第２選択用ＭＯＳ／バイポーラ複合トランジスタはＮ型ＭＯＳ／バイポーラ複合トランジスタであることを特徴とする請求項６記載の半導体メモリ素子。
  8. 前記第１負荷はゲート／ベースに”ロー”レベル信号が印加され、前記ビット・ラインおよび前記第２電源の間に連結された第３Ｎ型ＭＯＳ／バイポーラ複合トランジスタであり、
    前記第２負荷はゲート／ベースに”ロー”レベル信号が印加されて、前記反転ビット・ラインと前記第２電源との間に連結された第４Ｎ型ＭＯＳ／バイポーラ複合トランジスタであることを特徴とする請求項５記載の半導体メモリ素子。
  9. 前記各々の半導体メモリセルは、
    プレート電圧が片側に印加されたキャパシタと、
    該当ワードラインにゲート／ベースが連結され、ドレイン／コレクタ−ソース／エミッタ経路が該当ビット・ラインと前記キャパシタの他側との間に連結されたＮ型ＭＯＳ／バイポーラ複合トランジスタとを含む請求項５記載の半導体メモリ素子。
  10. 複数のメモリセルでなされた半導体メモリセル・アレイからのデータ信号を感知増幅するための半導体メモリ素子のセンスアンプにおいて、
    前記半導体メモリセルに連結されるビット・ラインおよび反転ビット・ラインと、
    入出力されるデータが載るデータ・ラインおよび反転データ・ラインと、
    第１電源にソース／エミッタが連結されて、ゲート／ベースが第２出力ノードに連結され、ドレイン／コレクタが第１出力ノードに連結される第１Ｐ型ＭＯＳ／バイポーラ複合トランジスタであって、Ｎ型の半導体基板と、前記半導体基板に所定の間隔を持って形成された二つのＰ型の活性領域と、前記半導体基板上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成されて前記半導体基板に電気的に連結されるゲート電極とを含んで、Ｎ型のチャンネルが前記ゲート絶縁層下部において前記活性領域の間に形成されることで構成される第１Ｐ型ＭＯＳトランジスタおよび前記Ｎ型の半導体基板と前記Ｐ型の活性領域とによって構成される第１Ｐ型寄生水平バイポーラ・トランジスタからなる第１Ｐ型ＭＯＳ／バイポーラ複合トランジスタと、
    前記第１電源にソース／エミッタが連結され、ゲート／ベースが前記第１出力ノードに連結されて、ドレイン／コレクタが前記第２出力ノードに連結される第２Ｐ型ＭＯＳ／バイポーラ複合トランジスタであって、前記Ｎ型の半導体基板と、前記半導体基板に所定の間隔を持って形成された二つのＰ型の活性領域と、前記半導体基板上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成されて前記半導体基板に電気的に連結されるゲート電極とを含んで、Ｎ型のチャンネルが前記ゲート絶縁層下部において前記活性領域の間に形成されることで構成される第２Ｐ型ＭＯＳトランジスタおよび前記Ｎ型の半導体基板と前記Ｐ型の活性領域とによって構成される第２Ｐ型寄生水平バイポーラ・トランジスタからなる第２Ｐ型ＭＯＳ／バイポーラ複合トランジスタと、
    前記第１出力ノードにドレイン／コレクタが連結され、ゲート／ベースが前記第２出力ノードに連結される第１Ｎ型ＭＯＳ／バイポーラ複合トランジスタであって、Ｐ型の半導体基板と、前記半導体基板に所定の間隔を持って形成された二つのＮ型の活性領域と、前記半導体基板上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成されて前記半導体基板に電気的に連結されるゲート電極とを含んで、Ｐ型のチャンネルが前記ゲート絶縁層下部において前記活性領域の間に形成されることで構成される第１Ｎ型ＭＯＳトランジスタおよび前記Ｐ型の半導体基板と前記Ｎ型の活性領域とによって構成される第１Ｎ型寄生水平バイポーラ・トランジスタからなる第１Ｎ型ＭＯＳ／バイポーラ複合トランジスタと、
    前記第２出力ノードにドレイン／コレクタが連結され、ゲート／ベースが前記第１出力ノードに連結される第２Ｎ型ＭＯＳ／バイポーラ複合トランジスタであって、前記Ｐ型の半導体基板と、前記半導体基板に所定の間隔を持って形成された二つのＮ型の活性領域と、前記半導体基板上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成されて前記半導体基板に電気的に連結されるゲート電極とを含んで、Ｐ型のチャンネルが前記ゲート絶縁層下部において前記活性領域の間に形成されることで構成される第２Ｎ型ＭＯＳトランジスタおよび前記Ｐ型の半導体基板と前記Ｎ型の活性領域とによって構成される第２Ｎ型寄生水平バイポーラ・トランジスタからなる第２Ｎ型ＭＯＳ／バイポーラ複合トランジスタと、
    前記第１Ｎ型ＭＯＳ／バイポーラ複合トランジスタのソース／エミッタと第２電源との間に連結された第１負荷と、
    前記第２Ｎ型ＭＯＳ／バイポーラ複合トランジスタのソース／エミッタと前記第２電源との間に連結された第２負荷と、
    前記ビット・ラインと前記第１Ｎ型ＭＯＳ／バイポーラ複合トランジスタのソース／エミッタの間に連結され、
    センス・イネーブル信号に応答してターンオンされる第１選択トランジスタと、
    前記反転ビット・ラインと前記第２Ｎ型ＭＯＳ／バイポーラ複合トランジスタのソース／エミッタとの間に連結されて、前記センス・イネーブル信号に応答してターンオンされる第２選択トランジスタと、
    前記第１出力ノードと前記データ・ラインとの間に連結された第１カラム選択トランジスタと、
    前記第２出力ノードと前記反転データ・ラインとの間に連結された第２カラム選択トランジスタとを含む半導体メモリ素子のセンスアンプ。
  11. 前記第１カラム選択トランジスタはゲート／ベースでカラム選択信号を印加されるＮ型ＭＯＳ／バイポーラ複合トランジスタであり、
    前記第２カラム選択トランジスタはゲート／ベースで前記カラム選択信号を印加されるＮ型ＭＯＳ／バイポーラ複合トランジスタであり、
    前記第１選択トランジスタはゲート／ベースでセンス・イネーブル信号を印加されるＮ型ＭＯＳ／バイポーラ複合トランジスタであり、
    前記第２選択トランジスタはゲート／ベースで前記センス・イネーブル信号を印加されるＮ型ＭＯＳ／バイポーラ複合トランジスタであることを特徴とする請求項１０記載の半導体メモリ素子のセンスアンプ。
  12. 前記第１出力ノードと前記第２出力ノードとの間に連結された第１プレチャージ用ＭＯＳ／バイポーラ複合トランジスタと、
    前記ビット・ラインと前記反転ビット・ラインとの間に連結された第２プレチャージ用ＭＯＳ／バイポーラ複合トランジスタとをさらに含む請求項１０記載の半導体メモリ素子のセンスアンプ。
  13. 前記第１および第２プレチャージ用ＭＯＳ／バイポーラ複合トランジスタはＮ型ＭＯＳ／バイポーラ複合トランジスタであることを特徴とする請求項１２記載の半導体メモリ素子のセンスアンプ。
  14. 前記第１出力ノードと前記ビット・ラインとの間に連結された第１制御用ＭＯＳ／バイポーラ複合トランジスタと、
    前記第２出力ノードと前記反転ビット・ラインとの間に連結された第２制御用ＭＯＳ／バイポーラ複合トランジスタとをさらに含む請求項１０記載の半導体メモリ素子のセンスアンプ。
  15. 前記第１負荷はゲート／ベースで”ロー”レベル信号が印加される第３Ｎ型ＭＯＳ／バイポーラ複合トランジスタであり、
    前記第２負荷はゲート／ベースで”ロー”レベル信号が印加される第４Ｎ型ＭＯＳ／バイポーラ複合トランジスタであることを特徴とする請求項１０記載の半導体メモリ素子のセンスアンプ。
  16. 前記各々のメモリセルは、
    プレート電圧を片側に印加されるキャパシタと、
    該当ワードラインにゲート／ベースが連結され、ドレイン／コレクタ−ソース／エミッタ経路が該当ビット・ラインと前記キャパシタの他側との間に連結されたＮ型ＭＯＳ／バイポーラ複合トランジスタとを含む請求項１０記載の半導体メモリ素子のセンスアンプ。
  17. 複数のメモリセルでなされた半導体メモリセル・アレイおよびメモリセル・アレイからのデータ信号を感知増幅するためのセンスアンプを含む半導体メモリ素子において、
    前記センスアンプは、
    前記半導体メモリセルに連結されるビット・ラインおよび反転ビット・ラインと、
    入出力されるデータが載るデータ・ラインおよび反転データ・ラインと、
    第１電源にソース／エミッタが連結されて、ゲート／ベースが第２出力ノードに連結され、ドレイン／コレクタが第１出力ノードに連結される第１Ｐ型ＭＯＳ／バイポーラ複合トランジスタであって、Ｎ型の半導体基板と、前記半導体基板に所定の間隔を持って形成された二つのＰ型の活性領域と、前記半導体基板上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成されて前記半導体基板に電気的に連結されるゲート電極とを含んで、Ｎ型のチャンネルが前記ゲート絶縁層下部において前記活性領域の間に形成されることで構成される第１Ｐ型ＭＯＳトランジスタおよび前記Ｎ型の半導体基板と前記Ｐ型の活性領域とによって構成される第１Ｐ型寄生水平バイポーラ・トランジスタからなる第１Ｐ型ＭＯＳ／バイポーラ複合トランジスタと、
    前記第１電源にソース／エミッタが連結され、ゲート／ベースが前記第１出力ノードに連結されて、ドレイン／コレクタが前記第２出力ノードに連結される第２Ｐ型ＭＯＳ／バイポーラ複合トランジスタであって、前記Ｎ型の半導体基板と、前記半導体基板に所定の間隔を持って形成された二つのＰ型の活性領域と、前記半導体基板上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成されて前記半導体基板に電気的に連結されるゲート電極とを含んで、Ｎ型のチャンネルが前記ゲート絶縁層下部において前記活性領域の間に形成されることで構成される第２Ｐ型ＭＯＳトランジスタおよび前記Ｎ型の半導体基板と前記Ｐ型の活性領域とによって構成される第２Ｐ型寄生水平バイポーラ・トランジスタからなる第２Ｐ型ＭＯＳ／バイポーラ複合トランジスタと、
    前記第１出力ノードにドレイン／コレクタが連結され、ゲート／ベースが前記第２出力ノードに連結される第１Ｎ型ＭＯＳ／バイポーラ複合トランジスタであって、Ｐ型の半導体基板と、前記半導体基板に所定の間隔を持って形成された二つのＮ型の活性領域と、前記半導体基板上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成されて前記半導体基板に電気的に連結されるゲート電極とを含んで、Ｐ型のチャンネルが前記ゲート絶縁層下部において前記活性領域の間に形成されることで構成される第１Ｎ型ＭＯＳトランジスタおよび前記Ｐ型の半導体基板と前記Ｎ型の活性領域とによって構成される第１Ｎ型寄生水平バイポーラ・トランジスタからなる第１Ｎ型ＭＯＳ／バイポーラ複合トランジスタと、
    前記第２出力ノードにドレイン／コレクタが連結され、ゲート／ベースが前記第１出力ノードに連結される第２Ｎ型ＭＯＳ／バイポーラ複合トランジスタであって、前記Ｐ型の半導体基板と、前記半導体基板に所定の間隔を持って形成された二つのＮ型の活性領域と、前記半導体基板上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成されて前記半導体基板に電気的に連結されるゲート電極とを含んで、Ｐ型のチャンネルが前記ゲート絶縁層下部において前記活性領域の間に形成されることで構成される第２Ｎ型ＭＯＳトランジスタおよび前記Ｐ型の半導体基板と前記Ｎ型の活性領域とによって構成される第２Ｎ型寄生水平バイポーラ・トランジスタからなる第２Ｎ型ＭＯＳ／バイポーラ複合トランジスタと、
    前記第１Ｎ型ＭＯＳ／バイポーラ複合トランジスタのソース／エミッタと第２電源との間に連結された第１負荷と、
    前記第２Ｎ型ＭＯＳ／バイポーラ複合トランジスタのソース／エミッタと前記第２電源との間に連結された第２負荷と、
    前記ビット・ラインと前記第１Ｎ型ＭＯＳ／バイポーラ複合トランジスタのソース／エミッタの間に連結され、
    センス・イネーブル信号に応答してターンオンされる第１選択トランジスタと、
    前記反転ビット・ラインと前記第２Ｎ型ＭＯＳ／バイポーラ複合トランジスタのソース／エミッタとの間に連結されて、前記センス・イネーブル信号に応答してターンオンされる第２選択トランジスタと、
    前記第１出力ノードと前記データ・ラインとの間に連結された第１カラム選択トランジスタと、
    前記第２出力ノードと前記反転データ・ラインとの間に連結された第２カラム選択トランジスタとを含む半導体メモリ素子。
  18. 前記第１カラム選択トランジスタはゲート／ベースでカラム選択信号を印加されるＮ型ＭＯＳ／バイポーラ複合トランジスタであり、
    前記第２カラム選択トランジスタはゲート／ベースで前記カラム選択信号を印加されるＮ型ＭＯＳ／バイポーラ複合トランジスタであり、
    前記第１選択トランジスタはゲート／ベースでセンス・イネーブル信号を印加されるＮ型ＭＯＳ／バイポーラ複合トランジスタであり、
    前記第２選択トランジスタはゲート／ベースで前記センス・イネーブル信号を印加されるＮ型ＭＯＳ／バイポーラ複合トランジスタであることを特徴とする請求項１７記載の半導体メモリ素子。
  19. 前記第１出力ノードと前記第２出力ノードとの間に連結された第１プレチャージ用ＭＯＳ／バイポーラ複合トランジスタと、
    前記ビット・ラインと前記反転ビット・ラインとの間に連結された第２プレチャージ用ＭＯＳ／バイポーラ複合トランジスタとをさらに含む請求項１７記載の半導体メモリ素子。
  20. 前記第１および第２プレチャージ用ＭＯＳ／バイポーラ複合トランジスタはＮ型ＭＯＳ／バイポーラ複合トランジスタであることを特徴とする請求項１９記載の半導体メモリ素子。
  21. 前記第１出力ノードと前記ビット・ラインとの間に連結された第１制御用ＭＯＳ／バイポーラ複合トランジスタと、
    前記第２出力ノードと前記反転ビット・ラインとの間に連結された第２制御用ＭＯＳ／バイポーラ複合トランジスタとをさらに含む請求項１７記載の半導体メモリ素子。
  22. 前記第１負荷はゲート／ベースで”ロー”レベル信号が印加される第３Ｎ型ＭＯＳ／バイポーラ複合トランジスタであり、
    前記第２負荷はゲート／ベースで”ロー”レベル信号が印加される第４Ｎ型ＭＯＳ／バイポーラ複合トランジスタであることを特徴とする請求項１７記載の半導体メモリ素子。
  23. 前記各々のメモリセルは、
    プレート電圧を片側に印加されるキャパシタと、
    該当ワードラインにゲート／ベースが連結され、ドレイン／コレクタ−ソース／エミッタ経路が該当ビット・ラインと前記キャパシタの他側との間に連結されたＮ型ＭＯＳ／バイポーラ複合トランジスタとを含む請求項１７記載の半導体メモリ素子。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230005523A1 (en) * 2021-07-02 2023-01-05 Changxin Memory Technologies, Inc. Control circuit, method for reading and writing and memory

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10111152C2 (de) * 2001-03-08 2003-02-06 Infineon Technologies Ag Halbleiterbauelement mit isolierter Basis
KR101168976B1 (ko) 2005-08-18 2012-07-26 삼성전자주식회사 반도체 메모리 장치
JP4901211B2 (ja) * 2005-12-26 2012-03-21 株式会社東芝 センスアンプ及び半導体記憶装置
US8373229B2 (en) * 2010-08-30 2013-02-12 Taiwan Semiconductor Manufacturing Company, Ltd. Gate controlled bipolar junction transistor on fin-like field effect transistor (FinFET) structure

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4654831A (en) 1985-04-11 1987-03-31 Advanced Micro Devices, Inc. High speed CMOS current sense amplifier
JPH0691199B2 (ja) * 1988-12-19 1994-11-14 日本電気株式会社 半導体集積回路
JPH02226758A (ja) * 1989-02-28 1990-09-10 Oki Electric Ind Co Ltd 半導体装置
JP2601903B2 (ja) 1989-04-25 1997-04-23 株式会社東芝 半導体記憶装置
JPH0489691A (ja) 1990-07-26 1992-03-23 Nec Corp 差動増幅型電流センスアンプ回路
US5247479A (en) 1991-05-23 1993-09-21 Intel Corporation Current sensing amplifier for SRAM
JPH05347098A (ja) 1992-03-16 1993-12-27 Oki Electric Ind Co Ltd 半導体記憶装置
JPH06338191A (ja) 1993-05-28 1994-12-06 Oki Electric Ind Co Ltd センス増幅回路及びその駆動方法
JPH0955496A (ja) * 1995-08-17 1997-02-25 Oki Electric Ind Co Ltd 高耐圧ｍｏｓトランジスタ及びその製造方法
TW334566B (en) 1996-02-26 1998-06-21 Sanyo Electric Co Non-volatile semiconductor memory device
JP3932576B2 (ja) 1996-09-25 2007-06-20 松下電器産業株式会社 電流センスアンプ
US5856949A (en) 1997-03-07 1999-01-05 Advanced Micro Devices, Inc. Current sense amplifier for RAMs
US5815452A (en) 1997-06-12 1998-09-29 Enable Semiconductor, Inc. High-speed asynchronous memory with current-sensing sense amplifiers
US6049496A (en) * 1998-03-30 2000-04-11 Micron Technology, Inc. Circuit and method for low voltage, current sense amplifier

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230005523A1 (en) * 2021-07-02 2023-01-05 Changxin Memory Technologies, Inc. Control circuit, method for reading and writing and memory

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