KR20030023579A - 반도체 메모리용 평가기 - Google Patents

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KR20030023579A
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쿠르트호프만
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인피네온 테크놀로지스 아게
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Abstract

본 발명은 제 1 MOS 평가기 단(T3, T4), 분리단(6, 7) 및 바이폴라 평가기 단(3, 4, 5)으로 이루어진 평가기에 관한 것이다.

Description

반도체 메모리용 평가기{Evaluation arrangement for semiconductor memories}
본 발명은 청구항 제 1항의 전제부에 따른 반도체 메모리용 평가기에 관한 것이다. 이러한 평가기는 특히 2개의 크로스 결합된, 제 1 도전형의 제 1 및 제 2 MOS 트랜지스터를 가진 제 1 도전형의 제 1 MOS 평가기 단으로 이루어지며, 상기 MOS 트랜지스터들은 그 소오스-드레인 구간이 서로 평행하게 접속되고, 제 1 전압으로 클록 제어되며 공급 전위가 공급되는 제 1 도전형의 제 3 MOS 트랜지스터와 직렬로 접속된다.
바람직한 반도체 메모리는 DRAM(Dynamic Random Access Memory 또는 다이내믹 기록/판독 메모리)이다. 하나의 DRAM 셀은 공지된 바와 같이 셀 내용이 저장되는 하나의 커패시터 및 하나의 MOS 선택 또는 분리 트랜지스터로 이루어진다. 커패시터로부터 판독된 판독 신호의 평가를 위해, 소위 평가기 또는 판독 증폭기가 사용된다. 이것은 CMOS 기술로 구현된다.
이상적인 평가기는 비트 라인 및 기준 라인을 포함하는 DRAM의 전체 회로장치가 완전히 대칭이면, 임의의 작은 값을 가진 포지티브 및 네거티브 차 신호를 평가할 수 있어야 한다. 그러나, 실제로는 항상 선택 트랜지스터와 비트 라인의 작은 차이가 나타나고, 이러한 차이는 결국 평가기의 오프셋을 야기한다. 그 결과, 하나의 셀 내용이 확실하게 "1" 또는 "0"으로 검출될 수 있기 위해서는, 판독 신호(ΔVS)가 오프셋 전압(ΔV0) 보다 커야 한다.
평가기의 트랜지스터들은 오프셋에 대한 최대값을 제공하며, 이것은 그 치수의 변동 및 그 전기적 파라미터의 변동에 기인한다. 이러한 변동은 트랜지스터의 스케일링시 점점 더 증가된다는 문제점이 있다. 그 결과, CMOS 평가기의 오프셋 전압은 5 mV 내지 10 mV이고 더 이상 개선될 수 없다.
도 5는 워드 라인(WL), 비트 라인(BL,), 하나의 메모리 커패시터(Cs) 및 하나의 선택 또는 분리 트랜지스터(T)로 이루어진 하나의 메모리 셀(Z), 기준 셀(RZ) 및 평가기 또는 증폭기(BW)를 포함하는 DRAM의 한 섹션을 개략적으로 도시한다. 비트 라인(BL,)을 예비 충전 전위(Vp)로 예비 충전하는 것은 예비 충전 회로(VS)를 통해 이루어진다.
DRAM의 기록 및 판독은 워드 라인(WL)을 통한 선택 트랜지스터(T)의 드라이브에 의해 이루어진다. 특히 판독시에 메모리 커패시터(Cs)의 용량과 비트 라인(BL)의 기생 용량 사이의 전하 보상이 이루어짐으로써, 비트 라인(BL)상에 판독 신호(ΔVs)가 발생된다.
공지된 바와 같이 많은 메모리 셀(Z)이 하나의 비트 라인에 접속된다. 그러나, 판독 과정시에는 그 중 단 하나의 메모리 셀만이 반응한다. 비트 라인 자체는 그것의 스트립 도체 및 특히 확산 구역 및 그것에 연결된 선택 트랜지스터의 중첩 용량에 의해 야기된 기생 용량을 갖는다.
판독 과정 전에, 비트 라인(BL)이 예비 충전 회로(VS)에 의해 하나의 전압 레벨 또는 예비 충전 전위(VP)로 예비 충전된다. 이 경우, 셀(Z)의 전하는 판독 과정 중에 비트 라인(BL)상에서 전압 변동(ΔVBL)을 일으킨다. 이러한 전압 변동(ΔVBL)은 하기 식에 따라 주어진다:
ΔVBL= (Vs-Vp)(Cs/(Cs+CBL))
상기 식에서,
CBL은 비트 라인 용량이고,
Vs는 메모리 셀에서의 전압이다.
0 V의 전압 레벨은 예컨대 논리 "0"에 해당하고 "로우 레벨"이라 한다.DRAM의 공급 전압은 VCC(예컨대 3.3 V)이다. 이것은 "하이 레벨"이며 논리 "1"에 해당한다. 비트 라인에 대한 예비 충전 전압(Vp)이 "하이 레벨"로 선택되면, "0" 의 판독시에만 전압 변동이 나타난다. 비트 라인(BL)이 로우 레벨에 놓이면, 논리 "1" 만이 하나의 신호를 발생시킨다.
CMOS 기술의 메가비트/기가비트 메모리에서는 종종 소위 "미드 레벨"이 비트 라인(BL)의 예비 충전 전압(Vp)으로 바람직하다. 상기 레벨은 1/2 공급 전압(VCC)에 상응한다. 따라서, "1"의 판독시 및 "0"의 판독시에 비트 라인 상에서, 크기는 대략 동일하지만 반대 부호를 가진 전압 변동이 나타난다. 물론, 예비 충전 전압(VP)과는 다른 레벨도 가능하다.
메모리 셀(Z)의 용량(Cs)은 비트 라인(BL)의 (기생) 용량 보다 현저히 작다. 일반적으로 1:7 내지 1:15의 비율이 주어진다. 따라서, 판독시에 전하 보상은 비트 라인(BL) 상의 작은 신호(ΔVBL)를 야기하고, 상기 신호는 비트 라인, 트랜지스터 및 평가기의 간섭 및 비대칭에 의해 부가로 감소된다. 판독된 정보의 평가는 비트 라인 상에 발생된 전압 레벨(VBL)과 기준 전압(VRef)의 비교에 의해 이루어진다.
평가기(B)의 입력에 주어지는 판독 신호(ΔVs)는 차 신호이다:
ΔVs= VBL-VRef
기준 신호의 발생을 위해, 통상적으로 선택되지 않은 메모리 셀을 가진 제 2 비트 라인이 사용된다. 이것은 2개의 비트 라인에 대해 단 하나의 평가기가 필요하고 2개의 증폭기 입력에서의 용량성 부하가 대략 동일한 크기라는 장점을 갖는다. 2개의 비트 라인에 작용하는 간섭은 차 신호(ΔVs)를 변동시키지 않는다. 기준 비트 라인은 "0" 또는 "1"의 판독시 비트 라인(BL)상에 발생하는 레벨 사이에 가급적 정확히 놓이는 기준 전압 레벨(VRef)을 갖는다. 미드 레벨 컨셉에서는 예비 충전 전압(VCC/2)이 기준으로 사용될 수 있다. 하이 또는 로우 레벨 컨셉에서는 기준 전압이 소위 기준 셀 또는 더미 셀에 의해 발생된다.
평가기는 상기 작은 차 신호(ΔVs)를 증폭시켜야 한다. 상기 평가기는 가급적 적은 소자로 이루어져야만 가급적 작은 장소를 필요로 한다. 각각의 비트 라인 쌍에 대해 단 하나의 평가기가 필요하기 때문에, 이것은 미리 주어진 작은 비트 라인 래스터 내에 넣어져야 한다. 최선의 해결책으로서, 지금까지는 가장 간단한 경우에 소오스(S), 드레인(D) 및 게이트(G)를 가진 2개의 크로스 결합된 MOS 트랜지스터(T1, T2)로만 이루어진, 도 6에 도시된 바와 같은 회로가 사용되었다. 상기 회로는 "클록 제어된 플립-플롭"으로 볼 수 있는데, 그 이유는 이 회로가 -트랜지스터(T1, T2)의 소오스(S)에 놓인 클록 신호(VSA)에 의해 제어되어- 하나의 규정된 상태로 전환되기 때문이다. 상기 플립 플롭이 완벽하게 대칭이면, 상기 전환의 방향이 평가기의 2개의 입력 노드(1, 2)에 처음에 인가되는 전압 차(ΔVs)(= V1-V2)의부호에만 의존한다.
신호 증폭은 이하에서 n-채널 MOS 트랜지스터로 이루어진 플립 플롭의 예로 간략히 설명된다.
입력 노드(1, 2)에서의 전압(V1또는 V2)의 파형은 도 7에 개략적으로 도시된다. 판독 동안 2개의 크로스 결합된 트랜지스터(T1, T2)의 공동 소오스(S)는 클록 신호(VSA)의 충분히 높은 전압 레벨을 갖기 때문에, 2개의 트랜지스터(T1, T2)는 차단될 수 있다. 2개의 노드(1, 2) 사이에 판독 신호가 형성된 후에, 소오스(S)에 놓인 클록 신호(VSA)의 강하에 의해 평가기(BW)의 활성화가 이루어진다. 이로 인해, 2개의 트랜지스터(T1, T2)가 도전되기 시작한다. 2개의 트랜지스터(T1, T2)가 동일한 치수 및 동일한 파라미터를 갖는다는 가정 하에, 게이트(G)에 보다 높은 전압을 가진 트랜지스터를 통해 보다 높은 전류가 흐른다. 노드(1, 2)의 용량성 부하가 동일하다면, 그 드레인(D)에 접속된 노드가 다른 노드 보다 신속히 방전된다. 따라서, 전압 차(ΔVs)가 커진다. 이것은 재차 전류의 차를 증가시킨다. 결국, 여전히 하나의 트랜지스터, 즉 도 6 및 도 7의 실시예에서 관련 라인()을 0 V까지 방전시키는 트랜지스터(T2)가 도전 상태로 있다. 이에 반해, 다른 라인(BL)의 전압은 초기 신호가 충분히 높을 때 전체적으로 약간만 강하한다.
상기 판독 과정은 메모리 셀의 내용을 파괴한다. 따라서, 원래 전압 레벨이 상기 메모리 셀 내로 재기록되어야 한다.
n-채널-MOS 트랜지스터로 이루어진 플립 플롭(참고: 도 6)은 전술한 바와 같이, 2개의 비트 라인 중 하나에 로우 레벨("0")을 발생시킨다. 다른 라인 상에서 전압을 완전한 하이 레벨("1")로 상승시키기 위해, 하나의 부가 회로가 필요하다. 상기 부가 회로에 바람직하게는 트랜지스터(T3, T4)를 가진 p-채널-MOS 플립플롭(참고: 도 8)이 사용됨으로써, CMOS-기술이 사용될 수 있다. 2개의 트랜지스터(T3 및 T4)는 트랜지스터(T1 및 T2)와 같이 크로스 결합된다. 트랜지스터(T1, T2)에는 클록 신호(VSAN)가 제공되는 한편, 트랜지스터(T3, T4)에는 클록 신호(VSAP)가 제공된다.
트랜지스터(T3, T4)의 공동 소오스의 레벨은 판독시 2개의 트랜지스터(T3, T4)가 차단되는 것을 보장하는 저전압으로부터 공급 전압(Vcc)으로 상승되므로, 높은 레벨을 가진 비트 라인, 도 8의 예에서 비트 라인(BL)이 노드(1, 2)에서의 전압 파형을 시간에 따라 나타내는 도 9에 나타나는 바와 같이, 공급 전압(Vcc)까지 충전된다.
내용이 메모리 셀(Z)내로 재기록된 후에, 선택 트랜지스터(T)는 차단되고, 비트 라인((, BL)은 그 예비 충전 전위를 얻음으로써 다음 판독 과정을 위한 준비 상태로 된다.
판독 신호(ΔVs)가 어떤 경우에도 오프셋 전압(ΔV0) 보다 크게 하기 위해(이것은 셀 내용의 확실한 평가를 이한 전제 조건임), 지금까지는 메모리 셀의 용량이 판독 신호가 어떤 경우에도 평가기의 오프셋 전압 보다 크도록 선택된다. 그러나, 이것은 DRAM의 소형화에 반한다.
본 발명의 목적은 가장 작은 판독 신호도 확실하게 검출할 수 있고 높은 집적도를 허용하는 평가기를 제공하는 것이다.
도 1a 및 1b는 본 발명에 따른 평가기(도 1a) 또는 종래의 평가기(도 1b)의 회로도.
도 2는 2개의 셀 필드를 가진 하나의 npn-평가기 단 및 하나의 p-MOS 평가기 단을 도시한 회로도.
도 3은 npn-평가기 단을 가진 본 발명에 따른 평가기의 기본적인 레이아웃.
도 4는 본 발명에 따른 평가기의 경우 5 mV의 판독 신호에서 비트 라인 상에서 시뮬레이트되는 전압의 파형도.
도 5는 하나의 셀 필드의 개략도.
도 6은 기존의 간단한 평가기의 회로도.
도 7은 도 6의 평가기에서의 전압의 파형도.
도 8은 CMOS-평가기의 회로도.
도 9는 도 8의 평가기에서의 전압의 파형도.
*도면의 주요 부분에 대한 부호의 설명*
1, 2: 입력 노드 3, 4, 5: 바이폴라 트랜지스터
6, 7, 8: MOS 트랜지스터 BL,, NBL: 비트 라인
BW: 평가기 Cs: 메모리 커패시터
IDS: 드레인-소오스 전류 RZ: 기준 셀
T, T1, T2, T3, T4: 트랜지스터 V1, V2: 입력 전압
Vcc: 공급 전압 Vp: 예비 충전 전위
VS: 예비 충전 회로 VSAN, VSAP, VSANPN, VsA: 클록 신호
WL: 워드 라인 Z: 메모리 셀
α0: 전압 증폭 ΔV0: 오프셋 전압
ΔVs: 판독 신호
상기 목적은 전술한 방식의 평가기에 있어서 청구항 제 1항의 특징에 의해 달성된다. 본 발명에 따른 평가기는 특히 제 1 도전형의 베이스 구역을 가진 2개의 크로스 결합된 제 1 및 제 2 바이폴라 트랜지스터로 이루어진 제 2 바이폴라 평가기 단을 갖는다. 상기 트랜지스터들의 드레인 에미터 구간은 서로 평행하게 그리고 제 2 전압에 의해 클록 제어되며 기준 전위가 공급되는 제 3 바이폴라 트랜지스터에 대해서는 직렬로 접속된다. 상기 제 2 평가기 단을 제 1 평가기 단으로부터 분리하는 분리단은 제 2 도전형의 2개의 제 4 및 제 5 MOS 트랜지스터로 이루어지고, 상기 트랜지스터들의 게이트들은 함께 접속된다. 상기 제 4 MOS 트랜지스터는 제 1 MOS 트랜지스터 및 제 1 바이폴라 트랜지스터와 직렬로 접속되고, 제 5 MOS 트랜지스터는 제 2 MOS 트랜지스터 및 제 2 바이폴라 트랜지스터와 직렬로 접속된다. 여기서, 제 1 도전형은 바람직하게는 p-도전형이다.
본 발명에 따른 평가기는 바람직하게는 npn-바이폴라 트랜지스터를 사용한다. 이것은 높은 감도, 양호한 증폭 및 예컨대 0.7 V 보다 큰 공급 전압 범위에서 높은 신속성을 특징으로 한다. 상기 평가기에 의해 매우 작은 판독 신호가 평가될 수 있다. 평가기의 감도는 약 1 mV이며, 이것은 약 1mV를 가진 npn-바이폴라 트랜지스터의 오프셋 전압이 MOS 트랜지스터의 오프셋 전압 보다 팩터 5 내지10 정도 더 작기 때문이다. 상기 평가기의 레이아웃은 하나의 셀 필드 내에 매우 양호하게 집적될 수 있다. 시뮬레이션되는 평가 과정은 약 1.5 V의 공급 전압에서는 약 7 ns 동안 지속되며 0.7 V의 공급 전압에서는 약 14 ns 동안 지속된다.
본 발명에 따른 평가기는 DRAM, SRAM 및 플래시 EPROM에 문제없이 사용될 수 있다. 본 발명에 따른 평가기의 중요한 장점은 그것이 지금까지의 평가기에 비해 매우 작은 판독 신호(ΔVs)를 평가할 수 있다는 것이다. 바이폴라 트랜지스터의 사용에 의해, CMOS-기술 평가기의 비교적 높은 오프셋 전압(ΔV0)이 극복될 수 있다.
끝으로, 본 발명에 따른 평가기에서는 매우 작은 판독 신호(ΔVs)가 먼저 바람직하게는 npn-바이폴라 트랜지스터로 이루어진 제 2 바이폴라 평가기단에 의해 평가되고 증폭된 다음, 후속하는 단계에서 판독 신호가 이미 수백 mV로 증폭되면, 제 1 MOS 평가기 단에 의해 재차 하이 레벨로 된다.
그것으로부터 하기의 중요한 장점이 얻어진다:
바람직하게는 npn-바이폴라 트랜지스터에 의해 오프셋 전압(ΔV0)이 약 1 mV로 억압될 수 있고, 이것은 MOS 트랜지스터에서 보다 5 내지 10 팩터 정도 더 낮다.
MOS 트랜지스터에서 전압 증폭(a0)은 드레인-소오스 전류(IDS)에 의존하는 한편, 바이폴라 트랜지스터에서의 전압 증폭(a0)은 전류와 무관하며 일정하다.
이하, 본 발명을 도면을 참고로 구체적으로 설명한다.
도 5 내지 도 9는 이미 설명되었다. 도 1 내지 도4와 도 5 내지 도 9에서 서로 상응하는 부분은 동일한 도면 부호를 갖는다.
이론적 사실에 의해 오프셋 전압의 변동이 팩터(UGS-UTn)/2, 즉 MOS 트랜지스터에서는 약 500 mV인 팩터에 의해 결정되는 것으로 나타난다. 상기 식에서, UGS는 게이트-소오스 전압이고, UTn은 MOS 트랜지스터의 차단 전압이다. 바이폴라 트랜지스터에서, 상응하는 팩터는 실온에서 약 26 mV의 크기를 갖는다.
따라서, MOS 트랜지스터는 바이폴라 트랜지스터 보다 적어도 1 차수 만큼 더 큰 오프셋 전압을 갖는다. 부가로, 바이폴라 트랜지스터에서는 나타나지 않는 차단 전압에서의 변동(ΔUTn)이 나타난다.
MOS 트랜지스터에서 팩터(UGS-UTn)(소위 "오버드라이브-전압" 이라고도 함)가 감소되면, 현저한 전류 감소가 나타나는데, 이것은 MOS 트랜지스터를 매우 느리게 만들어서 그것이 대부분의 요구를 더 이상 충족시키지 못하게 할 것이다.
실제로 바이폴라 트랜지스터에서 오프셋 전압은 1 mV의 범위인 한편, MOS 트랜지스터에서는 5 mV이다.
또한, 바이폴라 트랜지스터에서는 그 증폭(a0)이 콜렉터 전류 및 그에 따라 트랜지스터의 구조와 무관한 것으로 나타난다. 바이폴라 트랜지스터와 MOS 트랜지스터의 증폭(a0) 값들이 비교되면, 바이폴라 트랜지스터의 증폭(a0)이 MOS 트랜지스터의 증폭(a0) 보다 큰 것으로 나타났다.
도 1a 및 1b에는 본 발명에 따른 평가기(도 1a) 및 종래의 평가기(도 1b)가 나란히 도시되어 있다. 도 1a 및 도 1b의 비교에서 나타나는 바와 같이, 본 발명에 따른 평가기에서는 트랜지스터(T1, T2)를 가진 n-MOS 회로 부분이 2개의 npn 바이폴라 트랜지스터(3, 4), 및 클록 신호(VSANPN)가 인가되는 하나의 스위칭 트랜지스터(5)를 가진 회로 부분으로 완전히 대체된다.
본 발명에 따른 평가기는 특히 약 0.7 V 내지 1.5 V의 공급전압에 특히 적합한데, 그 이유는 상기 범위에서 하이 레벨 신호의 재형성이 최소 비용을 필요로 하기 때문이다. 평가기의 바이폴라 부분에 의해 증폭된 하이 레벨 신호와 로우 레벨 신호간의 차는 약 0.7 V이다.
트랜지스터(3, 4, 5)를 가진 바이폴라 평가기 단은 n-채널 MOS 트랜지스터(6, 7)로 이루어진 분리단에 의해 트랜지스터(T3, T4)를 가진 MOS 평가기 단으로부터 분리된다. 상기 트랜지스터(T3, T4)는 각각 비트 라인(BL) 및 (NBL)에 접속된다. 상기 분리단은 판독 과정의 2개의 단계, 즉 평가기의 바이폴라 부분에 의한 평가 및 평가기의 p-MOS 부분에 의한 평가가 수행될 수 있도록 하기 위해 필요하다.
하이 레벨의 재형성을 위해 비활성화된 바이폴라 평가기 단에 의한 판독 신호의 평가 후에 크로스 결합된 p-채널 MOS 트랜지스터(T3, T4)가 n-채널 MOS 트랜지스터(6, 7)를 통해 접속되고 클록 신호(VSAP)에 의해 활성화된다. 판독 신호가 바이폴라 평가기 단에 의해 이미 약 700 mV로 증폭되었기 때문에, p-채널 MOS 트랜지스터(T3, T4)의 감도 및 증폭이 하이 레벨의 재형성을 위해 충분하다. 전류의 횡축 성분을 피하기 위해, 트랜지스터(T3, T4)를 가진 MOS 평가기 단은 트랜지스터(6, 7)에 의해 바이폴라 평가기 단으로부터 분리되고, 평가 후에서야 바이폴라 평가기 단에 의해 활성화된다.
분리 트랜지스터(6, 7)는 셀 필드의 분리를 위해 존재하며 함께 이용된다. 즉 이것은 부가의 표면을 필요로 하지 않는다. MOS 평가기 단은 도 2에 나타나는 바와 같이, 각각의 셀 필드의 양 측면 중 하나에 배치된다. 도 2에서는 트랜지스터(6, 7)에 도면 부호(Tri)가 제공되며 노드(B, NB)가 도시된다. 도 2는 제 1 셀 필드에 있는 p-MOS 평가기 단, 예비 충전("precharge")을 위한 등화기, npn-평가기 단, 부가의 등화기, 부가의 셀 필드 및 p-MOS 평가기 단을 도시한다.
도 3은 2개의 비트 라인 쌍(B, NB)용 npn-평가기 단의 가능한 레이아웃을 도시한다. p-도전 구역이 빗금으로 표시된 트랜지스터의 크기는 상대적으로 표시된다. 상기 npn-트랜지스터의 크로싱은 매우 간단한 방식으로 구현될 수 있다. 크로스된 npn-트랜지스터는 역방향 모드로 동작하는 한편, npn-스위칭 트랜지스터(5)는 순방향 모드로 동작한다.
도 4는 도 3의 실시예에 상응하는 바이폴라 평가기 단을 가진 평가기의 시뮬레이션 결과를 나타낸다. 부가로, 스위칭 트랜지스터(5)는 팩터 15를 가진 순방향 증폭 및 팩터 10을 가진 역방향 증폭을 갖는 것으로 가정한다. 또한, 500 fF의 비트 라인 커패시턴스가 주어져야 한다.
도 4의 다이어그램에서 나타나는 바와 같이, 1.5 V의 공급 전압에서 1 mV의 판독 신호에 대해 평가 시간이 약 7 ns이고, 바이폴라 트랜지스터(3 내지 5)에 대한 판독 전류(Is)는 10-16A라는 것이 가정된다.
1 mV의 판독 신호는 극도로 작지만, 본 발명에 따른 평가기는 신속성 및 성능을 갖는다.
0.7 V의 공급 전압에 대해 약 14 ns의 평가 시간이 주어진다.
MOS 평가기 단이 트랜지스터(Tri)의 분리 후에야 활성화되기 때문에, 로우 레벨은 약 60 mV 정도 다시 상승된다. 그러나, 이것은 셀 내의 미미한 전하 손실에도 불구하고 장점을 갖는데, 그 이유는 이로 인해 셀의 선택 트랜지스터가 보다 양호하게 차단되기 때문이다.
본 발명에 따라, 가장 작은 판독 신호도 확실하게 검출할 수 있고 높은 집적도를 허용하는 평가기가 제공된다.

Claims (11)

  1. 제 1 MOS 평가기 단(T3, T4)으로 이루어진 반도체 메모리용 평가기에 있어서,
    분리단(6, 7, Tr)에 의해 MOS 평가기 단(T3, T4)으로부터 분리된 제 2 바이폴라 평가기 단(3, 4, 5)을 포함하는 것을 특징으로 하는 평가기.
  2. 제 1항에 있어서,
    상기 제 1 MOS 평가기 단(T3, T4)은 2개의 크로스 결합된 제 1 및 제 2 MOS 트랜지스터를 포함하며, 상기 트랜지스터들은 그 소오스-드레인 구간이 서로 평행하게 그리고 제 1 전압(VSAP)으로 클록 제어되며 공급 전위(VCC)가 공급되는 제 3 MOS 트랜지스터(6)에 대해 직렬로 접속되는 것을 특징으로 하는 평가기.
  3. 제 1항 또는 제 2항에 있어서,
    상기 제 2 바이폴라 평가기 단(3, 4, 5)은 제 1 도전형의 베이스 구역을 가진, 2개의 크로스 결합된 제 1 및 제 2 바이폴라 트랜지스터(3, 4)로 이루어지고, 상기 트랜지스터들의 드레인-에미터 구간은 서로 평행하게 그리고 제 2 전압(VSANPN)으로 클록 제어되며 기준 전위가 공급되는 제 3 바이폴라 트랜지스터(5)에 대해 직렬로 접속되는 것을 특징으로 하는 평가기.
  4. 제 2항 및 제 3항에 있어서,
    상기 분리단(6, 7; Tr1)은 2개의 제 4 및 제 5 MOS 트랜지스터로 이루어지고, 상기 트랜지스터들의 게이트는 함께 접속되며, 상기 제 4 MOS 트랜지스터(6)는 제 1 MOS 트랜지스터(T3) 및 제 1 바이폴라 트랜지스터(3)에 대해 직렬로 그리고 상기 제 5 MOS 트랜지스터(7)는 제 2 MOS 트랜지스터(T4) 및 제 2 바이폴라 트랜지스터(4)에 대해 직렬로 접속되는 것을 특징으로 하는 평가기.
  5. 제 4항에 있어서,
    상기 제 1 및 제 2 MOS 트랜지스터는 제 1 도전형의 채널을 갖는 것을 특징으로 하는 평가기.
  6. 제 4항 또는 제 5항에 있어서,
    상기 제 3 MOS 트랜지스터(6)가 제 1 도전형의 채널을 갖는 것을 특징으로 하는 평가기.
  7. 제 4항 내지 제 6항 중 어느 한 항에 있어서,
    상기 제 4 및 제 5 MOS 트랜지스터(6, 7; Tr1)는 제 2 도전형의 채널을 갖는 것을 특징으로 하는 평가기.
  8. 제 4항 내지 제 7항 중 어느 한 항에 있어서,
    상기 제 1 도전형이 p-도전형인 것을 특징으로 하는 평가기.
  9. 제 4항 내지 제 8항 중 어느 한 항에 있어서,
    상기 제 1 및 제 2 바이폴라 트랜지스터(3, 4)의 에미터가 공동으로 제 3 바이폴라 트랜지스터(5)의 콜렉터와 접속되고,
    상기 제 1 바이폴라 트랜지스터(3)의 베이스가 제 2 바이폴라 트랜지스터(4)의 콜렉터에 접속되며,
    제 2 바이폴라 트랜지스터(4)의 베이스가 제 1 바이폴라 트랜지스터(3)의 콜렉터에 접속되는 것을 특징으로 하는 평가기.
  10. 제 1항 내지 제 9항 중 어느 한 항에 있어서,
    상기 MOS 평가기 단은 메모리 필드의 한 측면에 놓이고, 상기 메모리 필드의 다른 측면에는 분리단(Tr1)을 통해 바이폴라 평가기 단(3, 4)이 제공되는 것을 특징으로 하는 평가기.
  11. 제 1항 내지 제 10항 중 어느 한 항에 있어서,
    상기 비트 라인(BL, NBL)이 MOS 평가기 단(T3, T4)과 분리단(6, 7) 사이에접속되는 것을 특징으로 하는 평가기.
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