JP2504571B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP2504571B2 JP2504571B2 JP1203004A JP20300489A JP2504571B2 JP 2504571 B2 JP2504571 B2 JP 2504571B2 JP 1203004 A JP1203004 A JP 1203004A JP 20300489 A JP20300489 A JP 20300489A JP 2504571 B2 JP2504571 B2 JP 2504571B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- sense amplifier
- drain
- base
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第５〜７図） 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 本発明の原理説明（第１、２図） 本発明の第１実施例（第３図） 本発明の第２実施例（第４図） 発明の効果 〔概要〕 半導体集積回路装置に関し、 プロセスコストが安い接合分離プロセスを用いた場合
であっても、負荷容量による遅延時間を大幅に減少させ
ることができ、高速の読み出しを可能にした半導体集積
回路装置を提供することを目的とし、 選択時には、ビット線における読み出しデータのレベ
ルに応じて高レベル又は低レベルの出力を出力し、非選
択時には低レベル以下の出力を出力する複数のセンスア
ンプと、該複数のセンスアンプの出力を各々のベース受
け、所定の正電源がコレクタに接続されるとともに、エ
ミッタが所定の電流源を有するバス線に共通に接続され
た複数のトランジスタを有し、選択されたセンスアンプ
のデータのみを該バス線に現わし次段のセンスアンプに
伝えるように構成する。
であっても、負荷容量による遅延時間を大幅に減少させ
ることができ、高速の読み出しを可能にした半導体集積
回路装置を提供することを目的とし、 選択時には、ビット線における読み出しデータのレベ
ルに応じて高レベル又は低レベルの出力を出力し、非選
択時には低レベル以下の出力を出力する複数のセンスア
ンプと、該複数のセンスアンプの出力を各々のベース受
け、所定の正電源がコレクタに接続されるとともに、エ
ミッタが所定の電流源を有するバス線に共通に接続され
た複数のトランジスタを有し、選択されたセンスアンプ
のデータのみを該バス線に現わし次段のセンスアンプに
伝えるように構成する。
本発明は、半導体集積回路装置に関し、詳しくは、セ
ンスアンプを複数個有するメモリに係り、特に、特定の
選択されたセンスアンプのデータを出力バッファ又は次
段のセンスアンプに転送する回路の改良に関する。
ンスアンプを複数個有するメモリに係り、特に、特定の
選択されたセンスアンプのデータを出力バッファ又は次
段のセンスアンプに転送する回路の改良に関する。
一般に、周辺回路による遅延時間は、メモリセルより
も大きく、メモリLSIのアクセス時間を短縮するために
は、これら周辺回路の高速化が重要である。メモリLSI
内でもっとも容量負荷が大きな回路（信号線）は、メモ
リセル・アレー（ワード線とビット線）、センス回路
（センス線）、デコーダ回路（デコード線）である。こ
れらの回路（信号線）のうち、一般に選択される回路
（信号線）は常に１個であり、他の残りはすべては非選
択となる。
も大きく、メモリLSIのアクセス時間を短縮するために
は、これら周辺回路の高速化が重要である。メモリLSI
内でもっとも容量負荷が大きな回路（信号線）は、メモ
リセル・アレー（ワード線とビット線）、センス回路
（センス線）、デコーダ回路（デコード線）である。こ
れらの回路（信号線）のうち、一般に選択される回路
（信号線）は常に１個であり、他の残りはすべては非選
択となる。
複数個のセンスアンプを有し、その出力を次段のセン
スアンプに選択的に伝達する高速のコレクタ・ドット方
式のセンスアンプとしては、例えば第５図に示すような
ものがある。第５図において、１〜４はECL形の差動ア
ンプで構成した各センスアンプであり、センスアンプ１
〜４は同一構成であるためセンスアンプ１を代表して説
明すると、センスアンプ１はエミッタ結合された一対の
トランジスタ５、６および依存電流源７により構成さ
れ、トランジスタ５のコレクタは一方のBass線（ビット
線）８に接続され、トランジスタ６のコレクタは他方の
Bass線（ビット線）９に接続されている。
スアンプに選択的に伝達する高速のコレクタ・ドット方
式のセンスアンプとしては、例えば第５図に示すような
ものがある。第５図において、１〜４はECL形の差動ア
ンプで構成した各センスアンプであり、センスアンプ１
〜４は同一構成であるためセンスアンプ１を代表して説
明すると、センスアンプ１はエミッタ結合された一対の
トランジスタ５、６および依存電流源７により構成さ
れ、トランジスタ５のコレクタは一方のBass線（ビット
線）８に接続され、トランジスタ６のコレクタは他方の
Bass線（ビット線）９に接続されている。
この構成において、各センスアンプ１〜４の片側のコ
レクタ（データ“1"のときコレクタ電流を引く）をショ
ートし、また、反対側のコレクタ（データ“0"のときコ
レクタ電流を引く）もショートしてどちら側の共通コレ
クタから電流が引かれているかを検出するという方式を
用いる。この場合、各センスアンプ１〜４のECLゲート
の依存電流源７は選択アンプのみ電流を引き非選択アン
プは引かない。すなわち、読出し電流は選択されたBass
線にしか流れないため、選択セルの記憶情報に従って、
選択Bass線に属するトランジスタのどちらかに読出し電
流が流れる。残りのすべてのトランジスタには読出し電
流は流れないので、両Bass線のトランジスタをそれぞれ
コレクタ・ドットしても選択セルの情報を読み出せる。
レクタ（データ“1"のときコレクタ電流を引く）をショ
ートし、また、反対側のコレクタ（データ“0"のときコ
レクタ電流を引く）もショートしてどちら側の共通コレ
クタから電流が引かれているかを検出するという方式を
用いる。この場合、各センスアンプ１〜４のECLゲート
の依存電流源７は選択アンプのみ電流を引き非選択アン
プは引かない。すなわち、読出し電流は選択されたBass
線にしか流れないため、選択セルの記憶情報に従って、
選択Bass線に属するトランジスタのどちらかに読出し電
流が流れる。残りのすべてのトランジスタには読出し電
流は流れないので、両Bass線のトランジスタをそれぞれ
コレクタ・ドットしても選択セルの情報を読み出せる。
しかしながら、このような従来のコレクタ・ドット方
式のセンス回路にあっては、差動データの全てのサブ容
量CSUBおよびベース容量CBaseが共通コレクタに付加さ
れるため、負荷容量が非常に大きくなり、センス線を含
むセンス系の遅延時間が増大してしまうという問題点が
あった。
式のセンス回路にあっては、差動データの全てのサブ容
量CSUBおよびベース容量CBaseが共通コレクタに付加さ
れるため、負荷容量が非常に大きくなり、センス線を含
むセンス系の遅延時間が増大してしまうという問題点が
あった。
すなわち、第６図にコレクタが接合分離される接合分
離トランジスタの断面図を示し、第７図にＵ溝分離トラ
ンジスタの断面図を示すように、コレクタ・ドット方式
のトランジスタではP-Sub（基板）とn+bとの間のサブ容
量CSUBに加えコレクタ−ベース間の容量CBaseが付加さ
れ、しかもn+で濃度が濃く、かつ、コレクタ−Sub間の
接合面積も大きいから容量も大きく、遅延時間が大とな
る。特に、第６図に示すようなコレクタが接合分離され
るプロセスで作られたトランジスタの場合は工程数が少
なくプロセスコストは安いものの、コレクターSub間の
接合面積が第７図に示すＵ溝分離トランジスタに較べて
大きいため、非常に容量負荷が大きく、センス系の遅延
時間は大きなものとなってしまう。Ｕ溝分離トランジス
タはＵ溝によってアイソレーションをとるため面積が小
さく容量も小さくなるが、歩留まり、コストの点で問題
がある。
離トランジスタの断面図を示し、第７図にＵ溝分離トラ
ンジスタの断面図を示すように、コレクタ・ドット方式
のトランジスタではP-Sub（基板）とn+bとの間のサブ容
量CSUBに加えコレクタ−ベース間の容量CBaseが付加さ
れ、しかもn+で濃度が濃く、かつ、コレクタ−Sub間の
接合面積も大きいから容量も大きく、遅延時間が大とな
る。特に、第６図に示すようなコレクタが接合分離され
るプロセスで作られたトランジスタの場合は工程数が少
なくプロセスコストは安いものの、コレクターSub間の
接合面積が第７図に示すＵ溝分離トランジスタに較べて
大きいため、非常に容量負荷が大きく、センス系の遅延
時間は大きなものとなってしまう。Ｕ溝分離トランジス
タはＵ溝によってアイソレーションをとるため面積が小
さく容量も小さくなるが、歩留まり、コストの点で問題
がある。
そこで本発明は、プロセスコストが安い接合分離プロ
セスを用いた場合であっても、容量負荷による遅延時間
を大幅に減少させることができ、高速の読み出しを可能
にした半導体集積回路装置を提供することを目的として
いる。
セスを用いた場合であっても、容量負荷による遅延時間
を大幅に減少させることができ、高速の読み出しを可能
にした半導体集積回路装置を提供することを目的として
いる。
本発明による半導体集積回路装置は上記目的達成のた
め、選択時には、ビット線における読み出しデータのレ
ベルに応じて高レベル又は低レベルの出力を出力し、非
選択時には低レベル以下の出力を出力する複数のセンス
アンプと、 該複数のセンスアンプの出力を各々のベースに受け、
所定の正電源がコレクタに接続されるとともに、エミッ
タが所定の電流源を有するバス線に共通に接続された複
数のトランジスタを有し、選択されたセンスアンプのデ
ータのみを該バス線に現わし次段のセンスアンプに伝え
るように構成する。
め、選択時には、ビット線における読み出しデータのレ
ベルに応じて高レベル又は低レベルの出力を出力し、非
選択時には低レベル以下の出力を出力する複数のセンス
アンプと、 該複数のセンスアンプの出力を各々のベースに受け、
所定の正電源がコレクタに接続されるとともに、エミッ
タが所定の電流源を有するバス線に共通に接続された複
数のトランジスタを有し、選択されたセンスアンプのデ
ータのみを該バス線に現わし次段のセンスアンプに伝え
るように構成する。
本発明では、ビット線電圧に応じて選択時にはHigh又
はLowを出力し、非選択時にはLow又はLowよりも更に低
い電位を出力するセンスアンプの出力がエミッタ・ドッ
トを取ってバス線につなげられ、次段のセンスアンプ等
に伝達される。
はLowを出力し、非選択時にはLow又はLowよりも更に低
い電位を出力するセンスアンプの出力がエミッタ・ドッ
トを取ってバス線につなげられ、次段のセンスアンプ等
に伝達される。
したがって、コレクタ・ドットを使用しないことから
負荷容量が非常に小さくなり、またエミッタ・フォロワ
を用いることによりドライブ能力が高められる。その結
果、高速の読み出しが可能になる。
負荷容量が非常に小さくなり、またエミッタ・フォロワ
を用いることによりドライブ能力が高められる。その結
果、高速の読み出しが可能になる。
最初に、本発明の原理から説明する。本発明は前述し
た負荷容量の大きいコレクタ・ドットを使わずに出力を
エミッタ側からエミッタ・カップルあるいはエミッタフ
ォロワを介してエミッタ・ドットで取り出そうとするも
のである。そのため、各センスアンプを非選択時にLow
又はLowよりも更に低い電圧選択時には検出したデータ
に応じてHigh又はLowを出力する回路により構成する。
エミッタ・ドットによる負荷容量は第６、７図に示すよ
うに格段に小さいものとなるため、非常に高速のセンス
アンプが構成できる。
た負荷容量の大きいコレクタ・ドットを使わずに出力を
エミッタ側からエミッタ・カップルあるいはエミッタフ
ォロワを介してエミッタ・ドットで取り出そうとするも
のである。そのため、各センスアンプを非選択時にLow
又はLowよりも更に低い電圧選択時には検出したデータ
に応じてHigh又はLowを出力する回路により構成する。
エミッタ・ドットによる負荷容量は第６、７図に示すよ
うに格段に小さいものとなるため、非常に高速のセンス
アンプが構成できる。
以下、具体的に説明すると、第１、２図は本発明に係
る半導体集積回路装置の構成を示す図であり、第１図に
おいて、11、12は非選択時にLow、選択時に読み出しデ
ータに従ってHigh又はLowを出力するセンスアンプ、1
3、14はセンスアンプ11、12の出力をそれぞれのベース
に受けるトランジスタである。各センスアンプ11、12に
はそれぞれトランジスタ13、14が接続されており、セン
スアンプ11、12の出力はトランジスタ13、14のベースに
つながり、また、適当な正電源（GND）15、16はトラン
ジスタ13、14のコレクタにそれぞれつながっている。各
々のトランジスタ13、14のエミッタは電流源をもつBass
線17によりショートされており、Bass線17を通じ、選択
センスアンプ（この場合は、センスアンプ11）のデータ
のみがBass線17に現れる。
る半導体集積回路装置の構成を示す図であり、第１図に
おいて、11、12は非選択時にLow、選択時に読み出しデ
ータに従ってHigh又はLowを出力するセンスアンプ、1
3、14はセンスアンプ11、12の出力をそれぞれのベース
に受けるトランジスタである。各センスアンプ11、12に
はそれぞれトランジスタ13、14が接続されており、セン
スアンプ11、12の出力はトランジスタ13、14のベースに
つながり、また、適当な正電源（GND）15、16はトラン
ジスタ13、14のコレクタにそれぞれつながっている。各
々のトランジスタ13、14のエミッタは電流源をもつBass
線17によりショートされており、Bass線17を通じ、選択
センスアンプ（この場合は、センスアンプ11）のデータ
のみがBass線17に現れる。
したがって、センスアンプ11、12からの出力データの
うち、選択センスアンプ11のデータのみがトランジスタ
13のベースに出力され、選択されたセンスアンプ11のデ
ータのみがBass線17に出現し、次段のセンスアンプに伝
達される。
うち、選択センスアンプ11のデータのみがトランジスタ
13のベースに出力され、選択されたセンスアンプ11のデ
ータのみがBass線17に出現し、次段のセンスアンプに伝
達される。
第２図において、21、22は非選択時にLow、選択時に
読み出しデータに従ってHighまたはLowを相補的に出力
するセンスアンプ、23、24はセンスアンプ21の逆相およ
び同相の出力をそれぞれベースに受けるトランジスタ、
25、26はセンスアンプ22の逆相および同相の出力をそれ
ぞれベースに受けるトランジスタである。各センスアン
プ21、22のそれぞれ２本の出力に対応して２つのトラン
ジスタ23〜26が接続されており、センスアンプ21、22の
逆相および同相の出力はそれぞれトランジスタ23〜26の
ベースにつながり、また、適正な正電源（GND）27〜30
はトランジスタ23〜26のコレクタにつながっている。各
センスアンプ21、22の同相側トランジスタ24、26のエミ
ッタが電流源をもつBass線31によりショートされ、また
同様に逆相側のトランジスタ23、25のエミッタも電流源
をもつBass線32によりショートされ、Bass線31、32を通
じ選択センスアンプのデータのみがBass線に現れるよう
に構成する。
読み出しデータに従ってHighまたはLowを相補的に出力
するセンスアンプ、23、24はセンスアンプ21の逆相およ
び同相の出力をそれぞれベースに受けるトランジスタ、
25、26はセンスアンプ22の逆相および同相の出力をそれ
ぞれベースに受けるトランジスタである。各センスアン
プ21、22のそれぞれ２本の出力に対応して２つのトラン
ジスタ23〜26が接続されており、センスアンプ21、22の
逆相および同相の出力はそれぞれトランジスタ23〜26の
ベースにつながり、また、適正な正電源（GND）27〜30
はトランジスタ23〜26のコレクタにつながっている。各
センスアンプ21、22の同相側トランジスタ24、26のエミ
ッタが電流源をもつBass線31によりショートされ、また
同様に逆相側のトランジスタ23、25のエミッタも電流源
をもつBass線32によりショートされ、Bass線31、32を通
じ選択センスアンプのデータのみがBass線に現れるよう
に構成する。
第２図の構成において、センスアンプ21、22は対の出
力データを出力する。出力データは非選択時に共にLow
を又はLowよりも更に低い電位を出力し、又選択時に
は、読み出しデータに従ってHigh又はLowとその逆相の
電位、つまり相補データを出力する。
力データを出力する。出力データは非選択時に共にLow
を又はLowよりも更に低い電位を出力し、又選択時に
は、読み出しデータに従ってHigh又はLowとその逆相の
電位、つまり相補データを出力する。
したがって、共通エミッタ線から電流を引くと選択し
たセンスアンプと同相のデータがバス線に現れ、選択さ
れたセンスアンプのデータを転送することができる。
たセンスアンプと同相のデータがバス線に現れ、選択さ
れたセンスアンプのデータを転送することができる。
このように、選択されたセンスアンプ21、22のデータ
を転送することができ、コレクタ・ドット方式を使うこ
となく回路を構成して高速の読み出しが可能になる。
を転送することができ、コレクタ・ドット方式を使うこ
となく回路を構成して高速の読み出しが可能になる。
以下、本発明を図面に基づいて説明する。
第３図は上記原理に基づく本発明に係る半導体集積回
路装置の第１実施例を示す図である。
路装置の第１実施例を示す図である。
まず、構成を説明する。41〜44は非選択時にLowより
も更に低い電位選択時に読み出しデータに従ってHigh又
はLowを出力するセンスアンプであり、センスアンプ41
〜44は同一構成であるため、センスアンプ41を代表して
説明すると、センスアンプ41はエミッタ結合された一対
のトランジスタ45、46と、依存電流源47と、コレクタが
正電源Vpに接続されるとともに、エミッタが電流源48を
もつBass線49に接続され、ベースにトランジスタ45のコ
レクタ出力を受けるトランジスタ50と、コレクタが正電
源Vpに接続されるとともに、エミッタが電流源51をもつ
Bass線52に接続され、ベースにトランジスタ46のコレク
タ出力を受けるトランジスタ53と、非選択時にトランジ
スタ50、53のベース電流を強制的にLowレベルにするロ
ウ・クランプ回路（クランプ回路）54と、により構成さ
れている。第３図の回路の場合、４つのセンスアンプ41
〜44があるが、このうちどれか１つが選択されていると
すると選択されていないセンスアンプには電流は基本的
には流さない。したがって、単に出力をエミッタ側から
取り出すだけの構成では足りず、トランジスタ50、53の
ベースの電流をLowレベルに落とすロウ・クランプ回路5
4が必要になる。ロウ・クランプ回路54は選択されたト
ランジスタ以外のトランジスタのベース電位をLowレベ
ルに落とすための回路であり、ロウ・クランプ回路54
は、ソースが高電位側電源VHに接続されるとともに、ド
レインが後述するＰチャネルFETトランジスタ62のソー
スおよびトランジスタ45のコレクタ（トランジスタ50の
ベース）に接続され、ゲートに制御信号Ａを受けるＰチ
ャネルFETトランジスタ61と、ソースがＰチャネルFETト
ランジスタ61のドレインに接続され、ドレインが低電位
側電源VLに接続され、ゲートに制御信号Ｂを受けるＰチ
ャネルFETトランジスタ62と、ＰチャネルFETトランジス
タ61に並列に接続され、ドレインが後述するＰチャネル
トランジスタ64のソースおよびトランジスタ46のコレク
タに接続され、ゲートに制御信号Ａを受けるＰチャネル
FETトランジスタ63と、ＰチャネルFETトランジスタ62に
並列に接続され、ゲートに制御信号Ｂを受けるＰチャネ
ルFETトランジスタ64と、により構成されている。な
お、本実施例ではプリセンスアンプの出力が高い電圧に
て動作しているので、ロウ・クランプ回路54をＰチャネ
ルトランジスタにより構成するようにしているが、これ
に限らず、例えばｎチャネルトランジスタにより作成す
るようにしてもよい。
も更に低い電位選択時に読み出しデータに従ってHigh又
はLowを出力するセンスアンプであり、センスアンプ41
〜44は同一構成であるため、センスアンプ41を代表して
説明すると、センスアンプ41はエミッタ結合された一対
のトランジスタ45、46と、依存電流源47と、コレクタが
正電源Vpに接続されるとともに、エミッタが電流源48を
もつBass線49に接続され、ベースにトランジスタ45のコ
レクタ出力を受けるトランジスタ50と、コレクタが正電
源Vpに接続されるとともに、エミッタが電流源51をもつ
Bass線52に接続され、ベースにトランジスタ46のコレク
タ出力を受けるトランジスタ53と、非選択時にトランジ
スタ50、53のベース電流を強制的にLowレベルにするロ
ウ・クランプ回路（クランプ回路）54と、により構成さ
れている。第３図の回路の場合、４つのセンスアンプ41
〜44があるが、このうちどれか１つが選択されていると
すると選択されていないセンスアンプには電流は基本的
には流さない。したがって、単に出力をエミッタ側から
取り出すだけの構成では足りず、トランジスタ50、53の
ベースの電流をLowレベルに落とすロウ・クランプ回路5
4が必要になる。ロウ・クランプ回路54は選択されたト
ランジスタ以外のトランジスタのベース電位をLowレベ
ルに落とすための回路であり、ロウ・クランプ回路54
は、ソースが高電位側電源VHに接続されるとともに、ド
レインが後述するＰチャネルFETトランジスタ62のソー
スおよびトランジスタ45のコレクタ（トランジスタ50の
ベース）に接続され、ゲートに制御信号Ａを受けるＰチ
ャネルFETトランジスタ61と、ソースがＰチャネルFETト
ランジスタ61のドレインに接続され、ドレインが低電位
側電源VLに接続され、ゲートに制御信号Ｂを受けるＰチ
ャネルFETトランジスタ62と、ＰチャネルFETトランジス
タ61に並列に接続され、ドレインが後述するＰチャネル
トランジスタ64のソースおよびトランジスタ46のコレク
タに接続され、ゲートに制御信号Ａを受けるＰチャネル
FETトランジスタ63と、ＰチャネルFETトランジスタ62に
並列に接続され、ゲートに制御信号Ｂを受けるＰチャネ
ルFETトランジスタ64と、により構成されている。な
お、本実施例ではプリセンスアンプの出力が高い電圧に
て動作しているので、ロウ・クランプ回路54をＰチャネ
ルトランジスタにより構成するようにしているが、これ
に限らず、例えばｎチャネルトランジスタにより作成す
るようにしてもよい。
以上の構成において、２本のトランジスタ45、46のコ
レクタ出力に対応して２つのトランジスタ50、53があ
り、トランジスタ45、46のコレクタ出力がセンスアンプ
41出力としてトランジスタ50、53のベースにつながる。
そして、各センスアンプ41〜44の同相側トランジスタ50
のエミッタが電流源48をもつBass線49によりショートさ
れ、同様に逆相側のトランジスタ53のエミッタも電流源
51をもつBass線52によりショートされ、両Bass線49、52
を通じ選択センスアンプのデータのみがBass線49、52に
現れるようにして両Bass線49、52間の電位差を検出する
ようにしている。また、各センスアンプ41〜44には、非
選択時に強制的にLowにするロウ・クランプ回路54が付
加され、非選択時のLowレベル（すなわち、トランジス
タ50、53のベース電位）には、選択時のLowレベルより
更に低い電位を出力するようにして、非選択時のトラン
ジスタのエミッタ−ベース間には逆バイアスをかけ、負
荷容量を減らしている。
レクタ出力に対応して２つのトランジスタ50、53があ
り、トランジスタ45、46のコレクタ出力がセンスアンプ
41出力としてトランジスタ50、53のベースにつながる。
そして、各センスアンプ41〜44の同相側トランジスタ50
のエミッタが電流源48をもつBass線49によりショートさ
れ、同様に逆相側のトランジスタ53のエミッタも電流源
51をもつBass線52によりショートされ、両Bass線49、52
を通じ選択センスアンプのデータのみがBass線49、52に
現れるようにして両Bass線49、52間の電位差を検出する
ようにしている。また、各センスアンプ41〜44には、非
選択時に強制的にLowにするロウ・クランプ回路54が付
加され、非選択時のLowレベル（すなわち、トランジス
タ50、53のベース電位）には、選択時のLowレベルより
更に低い電位を出力するようにして、非選択時のトラン
ジスタのエミッタ−ベース間には逆バイアスをかけ、負
荷容量を減らしている。
以上述べてきたように、本実施例では、各センスアン
プ41〜44と非選択時にLow又はLowよりも更に低い電位を
出力し、選択時には検出したデータに応じてHigh又はLo
wを出力する回路とし、これら各センスアンプ41〜44の
出力をエミッタフォロワを介してエミッタ・ドットとす
る。この共通エミッタ線から電流を引くと選択したセン
スアンプ41〜444と同相のデータが現れ、選択されたセ
ンスアンプ41〜44のデータを出力バッファ又は次段のセ
ンスアンプに転送することができる。したがって、ECL
ゲートによる差動で読み出すまでは従来例と同様である
が、本実施例はエミッタカップルでドライブすることに
より、従来例のコレクタ・ドット方式より高いドライブ
能力を有することとなる。また、コレクタ・ドット方式
では前述した理由から負荷容量が大きく、遅延時間が大
きかったものが、エミッタカップルの場合はベースとエ
ミッタ間の容量しかないので容量自体も非常に小さい。
したがって、例えば、64ドットあるいは128ドットをと
るようにしてもアルミの配線容量としては従来例と変わ
らないものの、ドライブ能力が優る上に容量が小さいこ
とから次段のセンスアンプも１つで済むことになる。こ
のように、本実施例ではコレクタ・ドット方式を使わな
いため、プロセスコスト上有利な接合分離プロセスを用
いた場合にも高速の読み出しが可能になる。
プ41〜44と非選択時にLow又はLowよりも更に低い電位を
出力し、選択時には検出したデータに応じてHigh又はLo
wを出力する回路とし、これら各センスアンプ41〜44の
出力をエミッタフォロワを介してエミッタ・ドットとす
る。この共通エミッタ線から電流を引くと選択したセン
スアンプ41〜444と同相のデータが現れ、選択されたセ
ンスアンプ41〜44のデータを出力バッファ又は次段のセ
ンスアンプに転送することができる。したがって、ECL
ゲートによる差動で読み出すまでは従来例と同様である
が、本実施例はエミッタカップルでドライブすることに
より、従来例のコレクタ・ドット方式より高いドライブ
能力を有することとなる。また、コレクタ・ドット方式
では前述した理由から負荷容量が大きく、遅延時間が大
きかったものが、エミッタカップルの場合はベースとエ
ミッタ間の容量しかないので容量自体も非常に小さい。
したがって、例えば、64ドットあるいは128ドットをと
るようにしてもアルミの配線容量としては従来例と変わ
らないものの、ドライブ能力が優る上に容量が小さいこ
とから次段のセンスアンプも１つで済むことになる。こ
のように、本実施例ではコレクタ・ドット方式を使わな
いため、プロセスコスト上有利な接合分離プロセスを用
いた場合にも高速の読み出しが可能になる。
第４図は本発明に係る半導体集積回路装置の第２実施
例を示す図である。本実施例の説明にあたり、第３図の
第１実施例と同一構成部分には同一番号を付して重複部
分の説明を省略する。
例を示す図である。本実施例の説明にあたり、第３図の
第１実施例と同一構成部分には同一番号を付して重複部
分の説明を省略する。
第４図において、71はセンスアンプであり、Ｐチャネ
ルFETトランジスタ61のドレイン（ＰチャネルFETトラン
ジスタ62のソース）は抵抗72を介してトランジスタ45の
コレクタ（すなわち、トランジスタ50のベース）に接続
されるとともに、抵抗73を介してトランジスタ46のコレ
クタ（すなわち、トランジスタ53のベース）に接続され
る。
ルFETトランジスタ61のドレイン（ＰチャネルFETトラン
ジスタ62のソース）は抵抗72を介してトランジスタ45の
コレクタ（すなわち、トランジスタ50のベース）に接続
されるとともに、抵抗73を介してトランジスタ46のコレ
クタ（すなわち、トランジスタ53のベース）に接続され
る。
したがって、本実施例にあっても第１実施例と同様の
効果を得ることができる。
効果を得ることができる。
本発明によれば、接合分離プロセスを用いた場合であ
っても負荷容量による遅延時間を大幅に減少させること
ができ、高速の読み出しが可能になる。
っても負荷容量による遅延時間を大幅に減少させること
ができ、高速の読み出しが可能になる。
第１、２図は本発明の原理を説明するための図であり、 第１図はその単相のセンスデータによるセンスアンプを
示す図、 第２図はその相補データによるセンスアンプを示す図、 第３図は本発明に係る半導体集積回路装置の第１実施例
を示すその回路図、 第４図は本発明に係る半導体集積回路装置の第２実施例
を示すその回路図、 第５〜７図は従来の半導体集積回路装置を示す図であ
り、 第５図はその回路図、 第６図はその接合分離トランジスタの断面図、 第７図はそのＵ溝分離トランジスタの断面図である。 11、12、21、22、41〜44、71……センスアンプ、 13、14、23〜26、45、46、50、53……トランジスタ、 15、16、27〜30……正電源、 17、31、32、49、52……Bass線（バス線）、 47……依存電流源、 48、51……電流源、 54……ロウ・クランプ回路（クランプ回路）、 61〜64……ＰチャネルFETトランジスタ、 72、73……抵抗、 Vp……正電源、 VH……高電位側電源、 VL……低電圧側電源。
示す図、 第２図はその相補データによるセンスアンプを示す図、 第３図は本発明に係る半導体集積回路装置の第１実施例
を示すその回路図、 第４図は本発明に係る半導体集積回路装置の第２実施例
を示すその回路図、 第５〜７図は従来の半導体集積回路装置を示す図であ
り、 第５図はその回路図、 第６図はその接合分離トランジスタの断面図、 第７図はそのＵ溝分離トランジスタの断面図である。 11、12、21、22、41〜44、71……センスアンプ、 13、14、23〜26、45、46、50、53……トランジスタ、 15、16、27〜30……正電源、 17、31、32、49、52……Bass線（バス線）、 47……依存電流源、 48、51……電流源、 54……ロウ・クランプ回路（クランプ回路）、 61〜64……ＰチャネルFETトランジスタ、 72、73……抵抗、 Vp……正電源、 VH……高電位側電源、 VL……低電圧側電源。
Claims (4)
- 【請求項１】選択時には、ビット線における読み出しデ
ータのレベルに応じて高レベル又は低レベルの出力を出
力し、非選択時には低レベル以下の出力を出力する複数
のセンスアンプと、 該複数のセンスアンプの出力を各々のベースに受け、所
定の正電源がコレクタに接続されるとともに、エミッタ
が所定の電流源を有するバス線に共通に接続された複数
のトランジスタを有し、選択されたセンスアンプのデー
タのみを該バス線に現わし次段のセンスアンプに伝える
ことを特徴とする半導体集積回路装置。 - 【請求項２】前記のセンスアンプの出力に接続され、非
選択時には前記トランジスタのベースに選択時の低レベ
ル出力より更に低い電位を出力して非選択時の該トラン
ジスタのエミッタ−ベース間に逆バイアスをかけ非選択
時に該トランジスタのベースを強制的に低レベルにする
クランプ回路を備えたことを特徴とする請求項（１）記
載の半導体集積回路装置。 - 【請求項３】前記クランプ回路は、ソースが所定の高電
位側電源に接続されるとともに、ドレインが第２のMOS
トランジスタのソースおよび前記トランジスタのベース
に接続され、ゲートに第１の制御信号を受ける第１のMO
Sトランジスタと、 ソースが該第１のMOSトランジスタのドレインに接続さ
れ、ドレインが所定の低電位側電源に接続され、ゲート
に第２の制御信号を受ける前記第２のMOSトランジスタ
と、を含んで構成されたことを特徴とする請求項（２）
記載の半導体集積回路装置。 - 【請求項４】前記クランプ回路は、ソースが所定の高電
位側電源に接続されるとともに、ドレインが第２のMOS
トランジスタのソースおよび所定の抵抗を介して前記ト
ランジスタのベースに接続され、ゲートに第１の制御信
号を受ける第１のMOSトランジスタと、 ソースが該第１のMOSトランジスタのドレインに接続さ
れ、ドレインが所定の低電位側電源に接続され、ゲート
に第２の制御信号を受ける前記第２のMOSトランジスタ
と、を含んで構成されたことを特徴とする請求項（２）
記載の半導体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1203004A JP2504571B2 (ja) | 1989-08-04 | 1989-08-04 | 半導体集積回路装置 |
| EP90114554A EP0411519B1 (en) | 1989-08-04 | 1990-07-30 | Semiconductor memory device |
| DE69022508T DE69022508T2 (de) | 1989-08-04 | 1990-07-30 | Halbleiterspeicheranordnung. |
| KR1019900011971A KR940003835B1 (ko) | 1989-08-04 | 1990-08-04 | 반도체 메모리장치 |
| US07/965,628 US5301148A (en) | 1989-08-04 | 1992-10-22 | Semiconductor memory device with bipolar-FET sense amp |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1203004A JP2504571B2 (ja) | 1989-08-04 | 1989-08-04 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0366095A JPH0366095A (ja) | 1991-03-20 |
| JP2504571B2 true JP2504571B2 (ja) | 1996-06-05 |
Family
ID=16466739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1203004A Expired - Lifetime JP2504571B2 (ja) | 1989-08-04 | 1989-08-04 | 半導体集積回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5301148A (ja) |
| EP (1) | EP0411519B1 (ja) |
| JP (1) | JP2504571B2 (ja) |
| KR (1) | KR940003835B1 (ja) |
| DE (1) | DE69022508T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0729373A (ja) * | 1993-07-08 | 1995-01-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5623437A (en) * | 1995-09-22 | 1997-04-22 | Motorola, Inc. | Circuit having combined level conversion and logic function |
| DE10145556C2 (de) * | 2001-09-14 | 2003-10-30 | Infineon Technologies Ag | Bewerter für Halbleiterspeicher |
| JP4942012B2 (ja) * | 2005-05-23 | 2012-05-30 | ルネサスエレクトロニクス株式会社 | 表示装置の駆動回路、および駆動方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4172291A (en) * | 1978-08-07 | 1979-10-23 | Fairchild Camera And Instrument Corp. | Preset circuit for information storage devices |
| JPS55146680A (en) * | 1979-04-26 | 1980-11-15 | Fujitsu Ltd | Decoding circuit |
| JPS5631137A (en) * | 1979-08-22 | 1981-03-28 | Fujitsu Ltd | Decoder circuit |
| JPS56112122A (en) * | 1980-02-08 | 1981-09-04 | Fujitsu Ltd | Decoder circuit |
| JPS59107486A (ja) * | 1982-12-13 | 1984-06-21 | Hitachi Ltd | 半導体メモリ回路 |
| JPS6292199A (ja) * | 1985-10-17 | 1987-04-27 | Nec Ic Microcomput Syst Ltd | メモリ回路 |
| JPS62117190A (ja) * | 1985-11-15 | 1987-05-28 | Hitachi Ltd | 半導体記憶装置 |
| JPS63133395A (ja) * | 1986-11-25 | 1988-06-06 | Toshiba Corp | 半導体記憶装置 |
| JP2719783B2 (ja) * | 1987-08-28 | 1998-02-25 | 日本電信電話株式会社 | ＢｉＣＭＯＳ読出し回路 |
| US4785259A (en) * | 1988-02-01 | 1988-11-15 | Motorola, Inc. | BIMOS memory sense amplifier system |
| US5091879A (en) * | 1989-02-14 | 1992-02-25 | Texas Instruments Incorporated | BiCMOS static memory with improved performance stability |
| US5046050A (en) * | 1990-04-10 | 1991-09-03 | National Semiconductor Corporation | Shared BiCMOS sense amplifier |
-
1989
- 1989-08-04 JP JP1203004A patent/JP2504571B2/ja not_active Expired - Lifetime
-
1990
- 1990-07-30 DE DE69022508T patent/DE69022508T2/de not_active Expired - Fee Related
- 1990-07-30 EP EP90114554A patent/EP0411519B1/en not_active Expired - Lifetime
- 1990-08-04 KR KR1019900011971A patent/KR940003835B1/ko not_active IP Right Cessation
-
1992
- 1992-10-22 US US07/965,628 patent/US5301148A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR910005309A (ko) | 1991-03-30 |
| US5301148A (en) | 1994-04-05 |
| EP0411519B1 (en) | 1995-09-20 |
| JPH0366095A (ja) | 1991-03-20 |
| EP0411519A2 (en) | 1991-02-06 |
| DE69022508T2 (de) | 1996-02-01 |
| KR940003835B1 (ko) | 1994-05-03 |
| DE69022508D1 (de) | 1995-10-26 |
| EP0411519A3 (en) | 1991-11-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100238610B1 (ko) | 정적 등속 호출 메모리 셀의 출력을 감지하기 위한 감지 증폭기 및 방법 | |
| US4862421A (en) | Sensing and decoding scheme for a BiCMOS read/write memory | |
| JPS63308788A (ja) | バイポーラ−ｃｍｏｓスタティックｒａｍメモリ・デバイス | |
| US5247479A (en) | Current sensing amplifier for SRAM | |
| EP0521594B1 (en) | Semiconductor memory device | |
| US4385370A (en) | Decoder circuit | |
| JPH07147090A (ja) | 半導体メモリ装置 | |
| KR920022288A (ko) | 메모리장치와 정보 판독방법 | |
| US5111435A (en) | Bipolar-CMOS semiconductor memory device | |
| US5587952A (en) | Dynamic random access memory including read preamplifiers activated before rewrite amplifiers | |
| JP2504571B2 (ja) | 半導体集積回路装置 | |
| EP0503524B1 (en) | Semiconductor memory device | |
| JPS62132419A (ja) | センス増幅器 | |
| JPS6331879B2 (ja) | ||
| US4866673A (en) | BI-MOS semiconductor memory having high soft error immunity | |
| US4099266A (en) | Single-chip bi-polar sense amplifier for a data processing system using MOS memory | |
| US4841486A (en) | Semiconductor memory device and sense amplifier | |
| US5172340A (en) | Double stage bipolar sense amplifier for BICMOS SRAMS with a common base amplifier in the final stage | |
| US5191553A (en) | Semiconductor memory having a plurality of ports | |
| JPH02305218A (ja) | 半導体集積回路 | |
| JP2548737B2 (ja) | ドライバ回路 | |
| JPH0817036B2 (ja) | 半導体メモリ回路 | |
| KR0170403B1 (ko) | 고속 복수포트 BiCMOS 메모리 셀 | |
| US4942555A (en) | Bi-MOS semiconductor memory having high soft error immunity | |
| WO1988009034A2 (en) | Sense amplifier |