KR100238610B1 - 정적 등속 호출 메모리 셀의 출력을 감지하기 위한 감지 증폭기 및 방법 - Google Patents

정적 등속 호출 메모리 셀의 출력을 감지하기 위한 감지 증폭기 및 방법 Download PDF

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윌리엄 비. 켐플러
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Abstract

감지 증폭기(10)이 정적 등속 호출 메모리에 사용되기 위해 제공된다. 캐스코드 전치 증폭기 트랜지스터(20a 및 20b)는 메모리 셀(12)의 상보형 출력 BIT 및
Figure kpo00001
에 결합된 비트 라인들(14a 및 14b)에 나타나는 상보형 전류들을 변환시킨다. 전류들은 차동 전압으로 변환되고, DATA 라인(30a) 및
Figure kpo00002
라인(30b)상의 감지 증폭기(10)으로부터 출력되는 에미터 결합 논리와 일치하는 전압이 되게 증폭된다. 양호한 실시예에서, 제1 귀환 루프는

Description

정적 등속 호출 메모리 셀의 출력을 감지하기 위한 감지 증폭기 및 방법
제1도는 본 발명에 따라서 감지 증폭기를 사용한 정적 등속 호출 메모리부의 기능적 블럭도.
제2도는 본 발명에 따른 감지 증폭기의 전기적 개략도.
제3도는 본 발명의 제1 대안 실시예에 따른 감지 증폭기의 전기적 개략도.
제4도는 본 발명의 제2 대안 실시예에 따른 감지 증폭기의 전기적 개략도.
〈도면의 주요부분에 대한 부호의 설명〉
10 : 감지 증폭기 12 : 메모리 셀
14a, 14b : 비트 라인 16 : 워드 라인
18a, 18b : 전계 효과 트랜지스터
20a, 20b : 캐스코드 전치 증폭기 트랜지스터
22a, 22b : 증폭기 트랜지스터 24a, 24b, 26a, 26b : 풀다운 저항기
28a, 28b : 출력 트랜지스터 30a, 30b : DATA 라인
32a, 32b : 구동 트랜지스터 34a, 34b : 귀환 트랜지스터
36a, 36b : 캐패시터
38 : 전계 효과 트랜지스터(MOS 트랜지스터)
본 발명은 일반적으로 감지 증폭기(sense amplifier)에 관한 것으로, 특히 정적 등속 호출 메모리 셀의 출력을 감지하기 위한 장치 및 방법에 관한 것이다.
정적 등속 호출 메모리(SRAM)은 컴퓨터 및 다른 디지탈 장비에 널리 응용된다. SRAM은 전형적으로 어드레스 입력 버퍼, 워드 라인(wordline) 디코더, 정적 메모리 셀, 비트 라인(bitline) 디코더 및 감지 증폭기와 출력 버퍼로 구성되어 있다. SRAM이 바이폴라(bipolar) 또는 MOS 기술로 제조될 수 있지만, 가장 일반적이고 널리 사용되는 RAM은 MOS 기술을 사용하여 제조된다.
집적 회로에 있어서, 정적 등속 호출 메모리 디바이스는 대개 메모리 셀의 행(row) 및 열(cloumn)로 구성되어 있다. 이러한 디바이스에 있어서, 용어 "워드 라인"은 일반적으로 일련의 컨덕터들에 관한 것인데, 이 컨덕터들 중 하나가 활성화될 때 메모리 셀의 어드레스된 행을 선택한다. 용어 "비트 라인"은 어드레스 열 내의 메모리 셀들과 상응 감지 증폭기들 사이에서 데이타를 통신하는 일련의 컨덕터들에 관한 것이다.
SRAM 메모리 셀은 한 쌍의 상보형 입력/출력 포트들을 구비하는데 각각의 포트는 셀을 포함하는 열로 전용되는 두 개의 비트 라인들 중 1개의 비트 라인에 접속된다. 선택된 셀을 포함하는 행의 워드 라인이 활성화되고 차동 전류(differential current)가 선택된 셀에 접속된 두 개의 비트 라인들 사이에 가해질 때, 셀은 한 포트 상에 표시되는 논리 하이(high) 또는 로우(low) 상태 및 다른 포트 상에 그 보수(complement) 상태를 갖는 특정 데이타 상태로 래치되어서 셀 내에 데이타를 기입한다. 선택된 셀 상의 데이타를 판독하기 위해 선택된 셀을 포함하는 행의 워드 라인이 활성화되고 선택된 셀과 관련된 비트 라인 쌍에서의 상보형 출력은 비트 라인들 상의 상보형 데이타 상태에 대응하는 전류를 검출하는 감지 증폭기를 사용하여 차동적으로 감지된다. 다음, 감지 증폭기는 회로의 출력단과 통신하기 위해 상보적으로 증폭된 신호를 출력한다.
깊은 서브미크론(deep submicron) BICMOS회로 기술은 고수행성(high performance), 고온 캐리어 면제(hot carrier immune) SRAM의 설계시에 사용된다. 이 기술의 목적은 초고밀도, 고속 및 저전력 손실을 갖는 SRAM을 달성하려는 것이다. 고수행성 SRAM의 감지 회로를 만드는 것은 개량된 설계에 대한 필요성이 중요하게 되는 영역이 된다. 개발 중인 SRAM은 고속이고 낮은 전력 손실을 가지며 고이득을 갖는 감지 방법을 요구한다. 차동 증폭용 캐스코드(cascode) 트랜지스터의 쌍을 사용하는 전형적인 종래의 감지 증폭기는 고수행성 SRAM의 적합 동작을 이루기에는 불충분한 최대 이득치로 인해 한계를 갖는다. 속도를 증가시키기 위해 BICMOS SRAM 메모리 배열(array)의 주변 회로에서 에미터 결합 논리(ECL) 바이폴라 회로 기법을 사용하는 것이 제안되었으나, 이 속도 증가는 전력 손실을 감수하고 이뤄진다.
그러므로, 고수행성, 초고밀도 SRAM과 관련하여 동작할 수 있는 감지 증폭기에 대한 필요성이 생겼다. 이러한 감지 증폭기는 종래의 감지 증폭기보다 고속, 전력 저손실, 및 향상된 이득을 가져야 한다. 또한, 감지 증폭기는 메모리 셀의 저출력에 접속된 비트 라인이 너무 낮게 풀(pull)되는 경우에 종래의 감지 증폭기가 발생시키는 판독 장애(read disturb) 문제를 방지할 수 있어야만 한다.
본 발명은 BICMOS SRAM과 함께 사용하기 위한 고수행성 감지 증폭기를 제공하기 위해 에미터 결합 논리(ECL)회로를 사용하고 있다. 본 발명은 메모리 셀의 각각의 열과 관련되는 한 쌍의 상보형 비트 라인을 갖는 BICMOS SRAM 판독/기입 메모리 내에 통합될 수 있다.
본 발명의 한 특징에 따라서, 감지 증폭기는 등속 호출 메모리 셀에 사용되기 위해 제공된다. 제1 전치 증폭기(preamplifier)는 상보형 출력들 중 제1 상보형 출력으로부터의 전류들 제1 차동 전압으로 변환한다. 제2 전치 증폭기는 상보형 출력들 중 제2 상보형 출력으로부터의 전류를 제1 차동 전압으로 변환한다. 제1 및 제2 차동 전압은 차동 증폭기를 사용하여 증폭된 후 제1 및 제2 상보형 출력으로서 출력된다. 차동 증폭이 뒤따르는 이런 전치 증폭 기술은 종래 기술의 감지 증폭기 이상으로 이득을 개량한다. 또한, 에미터 결합 논리회로의 사용은 종래 기술의 감지 증폭기에 비해 큰 장점이 되는 향상된 속도를 제공한다. 결론적으로, 게이트들이 제공되어 감지 증폭기 소자들을 턴오프하여 SRAM 내에서 전체 전력 소비를 감소한다.
양호한 실시예에서, 귀환 회로는 개량된 속도와 안정성을 제공하도록 감지 증폭기의 상보형 출력과 전치 증폭기 사이에 제공된다. 부수적으로, 귀한은 감지 증폭기를 메모리 셀에 의해 표시되는 정확한 상태로 래치한다.
제1도를 참조하면, 본 발명에 따른 감지 증폭기(10)은 열들 및 행들 내의 메모리 셀(12)들의 배열로서 구성되는 정적 등속 호출 메모리(SRAM)부로 도시되어 있다. 간결성을 위해 두 행, 두 열, 및 각 열 내의 두개의 메모리 셀들만이 도시되어 있지만, 보통은 매우 큰 메모리 배열이 사용된다는 것을 인지해야 한다. 각 열은 열 내의 각 셀들(12)의 개개의 상보형 출력, BIT 및
Figure kpo00005
에 접속되는 두개의 비트 라인(14a 및 14b)로 구성된다. 셀들의 각 행은 개개의 워드 라인(16)에 접속된다. 그래서, 선택된 셀, 예를들어 셀(n,n)은 비트 라인(14)와 워드 라인(16)의 쌍에 접속됨으로써 어드레스될 수 있다.
각 비트 라인(14)는 개개의 전계 효과 트랜지스터(18)의 드레인에 접속된다. 트랜지스터들(18)의 소스들은 감지 증폭기(10)의 개개의 BIT 또는
Figure kpo00006
입력들에 접속된다. 트랜지스터(18)의 게이트들은 열선택신호 COLSEL을 공급하는 신호원에 접속된다.
배열 내의 선택된 셀을 해독하기 위해, 선택된 셀을 포함하는 열의 비트 라인들(14)가 열 선택 신호
Figure kpo00007
에 따라 감지 증폭기(10)에 대한 게이트 트랜지스터들(18a-b)에 의해 게이트된다. 전압이 선택된 셀(12)를 포함하는 행의 워드 라인(16)에 인가되어, 선택된 셀(12)에 출력전류를 발생시키고, 출력 BIT 및
Figure kpo00008
에서의 상보형 데이타 상태 신호들에 따라, 선택된(12)는 비트 라인(14a 및 14b)상으로 활성화된다. 전류는 트랜지스터들을 감지 증폭기(10)에 게이트함으로써 게이트된다.
다음에 제2도를 참조하면, 감지 증폭기(10)의 개략도가 배열 내의 선택된 메모리 셀(12)에 접속되어 도시되어 있다. 전치 증폭기 트랜지스터들(20)의 쌍이 제공된다. 트랜지스터(20a)의 에미터는 메모리 셀(12)의 BIT 출력에 접속되고 반면에 트랜지스터(20b)의 에미터는 출력
Figure kpo00009
에 접속된다. 트랜지스터(20a)의 콜렉터는 풀다운 저항기(24a)를 통하여 Vcc에 결합되고 트랜지스터(20b)의 콜렉터는 저항기(24b)를 통하여 Vcc에 결합된다.
증폭기 트랜지스터들(22a 및 22b)의 쌍은 전치 증폭기 트랜지스터들(20a 및 20b)와 각각 교차하여 결합된다. 전치 증폭기 트랜지스터(20a)의 베이스는 전치 증폭기 트랜지스터(22a)의 콜렉터 및 증폭기 트랜지스터(20a)의 베이스에 결합된다. 증폭기 트랜지스터(22a)의 콜렉터와 전치 증폭기(20a)의 베이스 사이의 접속에 의해 형성된 노드(node)는 풀다운 저항기(26b)를 통하여 결합된다. 전치 증폭기 트랜지스터(20b), 증폭기 트랜지스터(22b) 및 저항기(26b)를 접속할 때에는 동일한 기술이 사용된다.
두개의 출력 구동 트랜지스터들은 감지 증폭기(10)의 상보형 출력 DATA 및
Figure kpo00010
를 메모리 배열의 다른 주변 회로들에 전송하기 위해 제공된다. 출력 트랜지스터(28a)의 베이스는 전치 증폭기 트랜지스터(22a)의 콜렉터에 결합된다. 출력트랜지스터(28a)의 에미터는
Figure kpo00011
라인(30b)에 결합된다. 출력 트랜지스터(28b)의 베이스는 증폭기 트랜지스터(22b)의 콜렉터에 결합되고 출력 트랜지스터(28b)의 에미터는 DATA 라인(30a)에 결합된다.
출력 트랜지스터(28)의 에미터는 또한 각각 귀환 루프들의 쌍에 접속된다. 출력 트랜지스터(28a)의 에미터는 구동 트랜지스터(32a)의 콜렉터 및 베이스에 결합된다. 구동 트랜지스터(32a)의 에미터는 귀환 트랜지스터(34a)의 베이스에 결합된다. 귀환 트랜지스터(34a)의 콜렉터는 귀환 루프를 이루기 위해 전치 증폭기 트랜지스터(20a)의 에미터에 접속된다. 캐패시터(36a)가 부하를 제공하기 위해 귀환 트랜지스터(34a)의 에미터에 접속된다. 동일한 귀환 루프가 출력 트랜지스터(28b)의 에미터와 전치 증폭기 트랜지스터(20b) 사이에 배치된다.
트랜지스터들(22, 32 및 34)의 각 에미터들은 대응하는 전계 효과 트랜지스터(38)의 드레인에 접속된다. 트랜지스터(38)의 소스들은 접지에 접속되고, 트랜지스터(38)의 게이트들은 인에이블 신호 ENABLE을 제공하는 신호원에 접속된다.
출력 BIT 및
Figure kpo00012
에서의 데이타 상태 신호들에 대응하는 전류는 개개의 캐스코드 전치 증폭기 트랜지스터(20a 및 20b)의 에미터들에서 제공된다. 트랜지스터들(20a 및 20b)의 에미터들에서의 전류들은 차동 증폭기 트랜지스터들(22a 및 22b)의 베이스들에 인가되는 차동 전압들의 쌍으로 전환된다.
전치 증폭기 트랜지스터(20a) 및 증폭기 트랜지스터(22a)는 동일하게 동작하지만 전치 증폭기 트랜지스터(20b) 및 증폭기 트랜지스터(22b)는 상보형으로 동작한다. 감지 증폭기(10)의 증폭기 기능의 동작은 트랜지스터(20a 및 22a)의 관점으로 예시될 수 있다. 트랜지스터(20a 및 22b)는 포화 상태 및 외부로 바이어스되고 반면에 감지 증폭기는 전류원(다음에 기술됨)에 의해 활성화된다. 메모리셀(12)의 출력 BIT에서의 데이타 상태 신호에 대응하는 전류는 전치 증폭기 트랜지스터(20a)의 에미터에 인가되어, 트랜지스터(20a)의 콜렉터를 통하여 대응하는 전류에 일치되는 변화를 발생한다. 트랜지스터(20a)의 콜렉터를 통한 전류 변화는 증폭기 트랜지스터(22a)의 베이스에 나타나는 저항(24a) 양단에 작은 전압 동요(swing)가 일어난다.
트랜지스터(22a)의 에미터는 차동 증폭기를 구성하기 위하여 트랜지스터(22b)의 에미터에 접속된다. 트랜지스터들(22a 및 22b)의 콜렉터들은 풀다운 저항(26a 및 26b)를 통하여 전합 Vcc에 결합되어서 트랜지스터(22a 및 22b)의 베이스에 나타나는 작은 전압 동요는 트랜지스터(22a 및 22b)의 콜렉터에 나타나는 ECL 전압까지 증폭된다. 트랜지스터(22a 및 22b)의 콜렉터에 나타나는 ECL 전압들은
Figure kpo00013
라인(30a) 및 DATA 라인(30b)상의 감지 증폭기 출력과 마찬가지로 메모리 배열의 주변 다른회로에 전송되기 전에 트랜지스터(28a 및 28b)에 의해 각각 보다 더 완충된다.
표준적인 캐스코드 감지 회로 기술과는 달리, 전치 증폭기 트랜지스터들(20a 및 20b)의 베이스들은 차동 증폭기 트랜지스터들(20a 및 22b)의 출력(콜렉터)에 접속된다. 이 접속은 감지 과정의 속도를 증가시키기 위해 제1 귀환 경로를 제공한다. 덧붙혀서, 본 회로는 메모리 셀(12)의 하부 출력상의 비트 라인 전압이 너무 로우로 풀될 때 종래의 감지 증폭기들에서 일어나는 판독 장애 문제를 방지하는 경향이 있다. 본 발명에서 감지 증폭기(10)은 더 큰 접지 전류로서 측면상의 비트 라인(14)의 전압을 풀업(pull up)하고 보다 적은 접지 전류로는 회로 측면상의 전압을 풀다운한다.
두개의 양의 동적 전류 귀환 루프들은 감지 증폭기를 정확한 상태로 래치하고 구동 안정성 및 수행성을 개량하도록 하기 위해 제공된다. 트랜지스터(32a 및 34a)및 캐패시터(36a)를 포함하는 제1 귀환 루프는
Figure kpo00014
라인(30b) 상의 전류 일부를 전치 증폭기 트랜지스터(20a)의 에미터로 귀환시킨다. 제2 귀환 루프는 DATA 라인(30a) 상에 나타나는 전류의 일부를 전치 증폭기 트랜지스터(20b)의 에미터로 귀환시킨다. 전치 증폭기 트랜지스터(20) 및 증폭기 트랜지스터들(22)의 경우는 상보형 방식으로 동작하지만, 이들 귀환 루프들은 동일하게 동작한다.
예를 들어, 트랜지스터(32a 및 34a) 및 캐패시터(36a)를 포함하는 귀환 루프를 사용하여, 두 귀환 루프들의 동작은 설명될 수 있다. 구동 트랜지스터(36a)는
Figure kpo00015
라인(30b) 상에 나타나는 전류의 일부를 증폭시켜서 그것을 귀환 트랜지스터(30a)의 베이스에 인가한다. 귀환 트랜지스터(34a)에 인가된 베이스 전류의 변화는 트랜지스터(34a) 내로 흘러 들어가는 콜렉터 전류의 변화를 일으켜서 전치 증폭기 트랜지스터(20a)의 에미터를 통하여 흐르는 전류를 변화시킨다. 전류의 변화는 전치 증폭기 트랜지스터(20a)를 메모리 셀(12)의 출력 BIT 상에 나타나는 데이타 상태로 래치한다. 캐패시터(36a)는 귀환 루프의 응답을 안정시키기 위해 캐패시턴스적 부하를 제공한다.
MOS 트랜지스터(38)은 감지 증폭기(10)을 포함하는 바이폴라 트랜지스터에 대한 전류원을 제공한다. 감지 증폭기(10)의 동작이 요구될 때 모든 트랜지스터들이 선형적 영역 상에 및 내에 남아 있으므로, MOS 트랜지스터(38)은 감지 증폭기(10)이 그 동작이 요구되지 않을때 차단될 수 있도록 인에이블 신호에 따라 게이트되어, 집적 회로에서 전력 손실을 줄인다.
제3도는, 동일한 특성들이 동일한 부품을 확인하는 감지과정의 속도를 증가시키기 위해 제1 귀환 경로를 제공하기 위한 다른 실시예를 기술한다. 트랜지스터(20a)의 베이스는 트랜지스터(22b)의 콜렉터에 접속되고 트랜지스터(20b)의 베이스는 트랜지스터(22a)의 콜렉터에 접속된다. 이 구성에서, 전체 감지 과정은 동일하게 유지되고, 귀환만이 제2도에 기술된 회로의 출력의 보수(complement)로 부터 제공된다.
이와 마찬가지로 제4도는 동일한 번호들이 동일한 부분들을 표지하면서, 제2도에 기술된 회로 출력의 보수로부터 동적 귀환 루프가 귀환을 제공하는 다른 실시예를 기술한다. 트랜지스터(20a)의 베이스 및 트랜지스터(28a)의 베이스는 트랜지스터(22b)의 콜렉터에 접속된다. 트랜지스터(20b 및 28b)의 베이스들은 (22a)의 콜렉터에 접속된다. 다시, 감지 증폭기의 전체 동작은 동일하게 유지되고, 귀환의 소스들만이 반전되어 있다.
본 발명의 양호한 실시예 및 그 장점들이 상기 상세한 설명에 기술되었지만, 본 발명은 여기에 제한되지 않고 다만 첨부된 특허 청구의 범위와 원리에 의해서만 제한된다.

Claims (17)

  1. 상보형 출력들을 갖는 등속 호출 메모리 셀에 사용되는 감지 증폭기에 있어서, 상기 메모리 셀의 제1 상보형 출력으로부터의 제1 전류를 제1 차동 전압 신호로 변환하기 위한 제1 전치 증폭기, 상기 메모리 셀의 제2 상보형 출력으로부터의 제2 전류를 제2 차동 전압 신호로 변환하기 위한 제2 전치 증폭기, 상기 제1 및 제2 차동 전압 신호들을 증폭시키기 위한 차동 증폭기, 상기 제1 및 제2의 증폭된 차동 전압 신호를 출력시키기 위한 제1 및 제2 감지 증폭기 상보형 출력들, 상기 제 1 상보형 출력과 상기 제1 전치 증폭기 사이에 귀환 경로를 제공하는 제1 귀환 회로, 및 상기 제2 상보형 출력과 상기 제2 전치 증폭기 사이에 귀환 경로를 제공하는 제2 귀환 회로를 포함하는 것을 특징으로 하는 감지 증폭기.
  2. 제1항에 있어서, 상기 제1 및 제2 전치 증폭기들은 제1 및 제2 캐스코드 트랜지스터들을 포함하는 것을 특징으로 감지 증폭기.
  3. 제1항에 있어서, 상기 차동 증폭기는 제1 및 제2 에미터 결합 증폭 트랜지스터들을 포함하는 것을 특징으로 하는 감지 증폭기.
  4. 각 셀이 각각의 열을 형성하는 비트 라인 쌍의 각 비트 라인들에 접속되어 있는 상보형 출력 쌍을 갖는, 열방향 메모리 셀(Cloumn of Memory Cells)에 사용되는 감지 증폭기에 있어서, 열 메모리 셀의 제1 비트 라인에 결합된 제1 전치 증폭기 트랜지스터, 열 메모리 셀의 제2 비트 라인에 결합된 제2 전치 증폭기 트랜지스터, 제1 증폭기 트랜지스터가 상기 제1 전치 증폭기 트랜지스터에 결합되고 제2 증폭기 트랜지스터가 상기 제2 전치 증폭기 트랜지스터에 결합되어 있는, 차동 증폭기를 구성하는 제1 및 제2 에미터 결합 증폭기 트랜지스터, 제1 및 제2 감지 증폭기 출력들을 포함하는 상기 증폭기 트랜지스터, 상기 감지 증폭기 출력으로부터 상기 제1 전치 증폭기 트랜지스터까지 제1 귀환 경로를 제공하는 제1 귀환 회로, 및 상기 다른 감지 증폭기 출력으로부터 상기 제2 전치 증폭기 트랜지스터까지 제2 귀환 경로를 제공하는 제2 귀환 회로를 포함하는 것을 특징으로 하는 감지 증폭기.
  5. 제4항에 있어서, 상기 제1 전치 증폭기 트랜지스터의 에미터는 상기 제1 비트 라인에 결합되고, 상기 제2 전치 증폭기 트랜지스터의 에미터는 상기 제2 비트 라인에 결합되어 있는 것을 특징으로 하는 감지 증폭기.
  6. 제5항에 있어서, 상기 제1 전치 증폭기 트랜지스터의 콜렉터는 상기 제1 증폭기 트랜지스터의 베이스에 결합되고, 상기 제2 전치 증폭기 트랜지스터의 콜렉터는 상기 제2 증폭기 트랜지스터의 콜렉터에 결합되는 것을 특징으로 하는 감지 증폭기.
  7. 제6항에 있어서, 상기 제1 증폭기 트랜지스터의 베이스는 상기 제1 증폭기 트랜지스터의 콜렉터에 결합되고, 상기 제2 증폭기 트랜지스터의 베이스는 상기 제2 증폭기 트랜지스터의 콜렉터에 결합되는 것을 특징으로 하는 감지 증폭기.
  8. 제6항에 있어서, 상기 제1 전치 증폭기 트랜지스터의 베이스는 상기 제2 증폭기 트랜지스터의 콜렉터에 결합되고, 상기 제2 전치 증폭기 트랜지스터의 베이스는 상기 제1 증폭기 트랜지스터의 콜렉터에 결합되는 것을 특징으로 하는 감지 증폭기.
  9. 제6항에 있어서, 상기 제1 귀환 회로는 상기 제1 전치 증폭기 트랜지스터의 에미터에 결합되고, 상기 제2 귀환 회로는 상기 제2 전치 증폭기 트랜지스터의 에미터에 결합되는 것을 특징으로 하는 감지 증폭기.
  10. 제9항에 있어서 상기 제1 귀환 회로는: 상기 제1 감지 증폭기 출력에 결합된 구동 증폭기 트랜지스터, 및 상기 구동 증폭기 트랜지스터에 결합되어 상기 제1 전치 증폭기 트랜지스터의 에미터를 선택적으로 풀다운(pull down)하는 귀환 트랜지스터를 포함하고, 상기 제2 귀환 회로는, 상기 제2 감지 증폭기 출력에 결합된 구동 증폭기 트랜지스터, 및 상기 구동 증폭기에 결합되어 상기 제2 전치 증폭기 트랜지스터의 에미터를 선택적으로 풀다운하는 귀환 트랜지스터를 포함하는 것을 특징으로 하는 감지 증폭기.
  11. 제9항에 있어서, 상기 제1 귀환 회로는, 상기 제1 감지 증폭기 출력에 결합된 구동 증폭기 트랜지스터, 및 상기 구동 증폭기 트랜지스터에 결합되어 상기 제2 전치 증폭기 트랜지스터의 에미터를 선택적으로 풀다운 하는 귀환 트랜지스터를 포함하고, 상기 제2 귀환 회로는, 상기 제2 감지 증폭기 출력에 결합된 구동 증폭기 트랜지스터, 및 상기 구동 증폭기에 결합되어 상기 제1 전치 증폭기 트랜지스터의 에미터를 선택적으로 풀다운하는 귀환 트랜지스터를 포함하는 것을 특징으로 하는 감지 증폭기.
  12. 제5항에 있어서, 상기 제1 전치 증폭기는 상기 제1 비트 라인에 스위치식으로 결합되고, 상기 제2 전치 증폭기는 상기 제2 비트 라인에 스위치식으로 결합되는 것을 특징으로 하는 감지 증폭기.
  13. 제1 및 제2 상보형 출력들을 갖는 메모리 셀에 사용되는 감지 증폭기에 있어서, 에미터가 제1 메모리 셀 상보형 출력에 접속되어 있는 제1 캐스코드 전치 증폭 트랜지스터, 에미터가 제2 메모리 셀 상보형 출력에 접속되어 있는 제2 캐스코드 전치 증폭 트랜지스터, 제1 증폭 트랜지스터가 상기 제1 전치 증폭 트랜지스터에 결합되고, 제2 증폭 트랜지스터가 상기 제2 전치 트랜지스터에 결합되어 있는, 제1 및 제2 에미터 결합 증폭 트랜지스터를 포함하는 차동 증폭기, 제1 및 제2 감지 증폭기 상보형 출력들, 상기 제1 감지 증폭기 상보형 출력과 상기 제1 전치 증폭 트랜지스터의 에미터 사이에 귀환 경로를 제공하는 제1 귀환 회로, 및 상기 제2 감지 증폭기 상보형 출력과 상기 제2 전치 증폭 트랜지스터의 에미터 사이에 귀환 경로를 제공하는 제2 귀환 회로를 포함하는 것을 특징으로 하는 감지 증폭기.
  14. 제13항에 있어서, 상기 제1 전치 증폭 트랜지스터의 베이스는 상기 제1 증폭 트랜지스터의 콜렉터에 결합되고, 상기 제2 전치 증폭 트랜지스터의 베이스는 상기 제2 증폭 트랜지스터의 콜렉터에 결합되어 있는 것을 특징으로 하는 감지 증폭기.
  15. 제13항에 있어서, 상기 귀환 회로들 각각은, 개개의 감지 증폭기 출력 상의 신호를 증폭하기 위한 구동 트랜지스터, 상기 구동 트랜지스터에 접속되어 개개의 상기 전치 증폭기 트랜지스터의 에미터를 선택적으로 풀다운하는 귀환 트랜지스터, 및 그라운드와 개개의 상기 전치 증폭 트랜지스터의 에미터 사이에 결합된 캐패시터를 포함하는 것을 특징으로 하는 감지 증폭기.
  16. 등속 호출 메모리 셀의 상보형 출력을 감지하기 위한 방법에 있어서, 상기 메모리 셀의 제1 상보형 출력 전류를 제1 전압 신호로 변환하는 단계, 상기 메모리 셀의 제2 상보형 출력 전류를 제2 전압 신호로 변환하는 단계, 제1 및 제2 출력 신호들을 제공하기 위해 상기 제1 및 제2 전압 신호들을 차동적으로 증폭하는 단계, 상기 제1 입력 신호를 소망 상태로 래치하기 위해 상기 제1 출력 신호로부터 제1 귀환을 제공하는 단계, 및 상기 제2 입력 신호를 소망 상태로 래치하기 위해 상기 제2 출력 신호로부터 제2 귀환을 제공하는 단계를 포함하는 것을 특징으로 하는 상보형 출력 감지 방법.
  17. 각각의 열이 제1 및 제2 비트 라인들을 갖고 있고 각각의 행이 워드 라인을 갖고 있는, 열 및 행으로 배열된 메모리 셀들의 어레이에서 선택된 메모리 셀의 상보형 출력을 감지하기 위한 방법에 있어서, 행을 이루는 워드 라인에 전압을 인가함으로써 선택된 셀을 포함하는 행을 선택하는 단계, 감지 증폭기에 제1 및 제2 비트 라인들을 게이트함으로써 선택된 메모리 셀을 포함하는 열을 선택하는 단계, 상기 제1 비트 라인 상의 전류를 제1 전압 신호로 변환하는 단계, 상기 제2 비트 라인 상의 전류를 제2 전압 신호로 변환하는 단계, 제1 및 제2 전압 신호들을 차동적으로 증폭하는 단계 상기 제1 전압 신호를 래치하기 위해 증폭된 제1 전압 신호의 일부를 귀환시키는 단계, 및 상기 제2 전압 신호를 래치하기 위해 증폭된 제2 전압 신호부의 일부를 귀환시키는 단계를 포함하는 것을 특징으로 하는 상보형 출력 감지 방법.
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