JPH04214296A - センス・アンプとメモリ・セルの組合せ回路 - Google Patents

センス・アンプとメモリ・セルの組合せ回路

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JPH04214296A JP3017569A JP1756991A JPH04214296A JP H04214296 A JPH04214296 A JP H04214296A JP 3017569 A JP3017569 A JP 3017569A JP 1756991 A JP1756991 A JP 1756991A JP H04214296 A JPH04214296 A JP H04214296A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般にセンス・アンプに
関し、特にスタティック・ランダム・アクセス・メモリ
・セルの出力を感知する方法とそのためのセンス・アン
プに関する。
【０００２】
【従来の技術】スタティック・ランダム・アクセス・メ
モリ（ＳＲＡＭ）は、コンピュータおよび他のディジタ
ル装置に多く応用される。ＳＲＡＭは普通、アドレス入
力バッファ、ワードライン・デコーダ、ビットライン・
デコーダ、およびセンス・アンプならびに出力バッファ
から成っている。ＳＲＡＭはバイポーラまたはＭＯＳ技
術を用いて製造されるが、最も普及しかつ広く使用され
ているＲＡＭはＭＯＳ技術を用いて製造されている。
【０００３】集積回路では、スタティック・ランダム・
アクセス・メモリ・デバイスはメモリ・セルの行および
列によりしばしば管理されている。そのようなデバイス
では、「ワードライン」は一般に、アクティブであると
きに、メモリ・セルのアドレス指定された行を選択する
１組の導体を表わし、「ビットライン」はアドレス指定
された列内のメモリ・セルとおよび対応するセンス・ア
ンプ間でデータを通信し合う１組の導体を表わす。
【０００４】ＳＲＡＭメモリ・セルは一対のコンプリメ
ンタリＩ／Ｏポートを備えており、各ポートはセルを含
む列に専用の２つのビットラインの内の１つに接続され
ている。選択されたセルを含む行のワードラインがアク
ティブにされ、かつ差動電流が選択されたセルに接続さ
れている２つのビットライン間に加えられると、セルは
、１つのポートに論理“ハイ”または“ロー”が示され
、他のポートにその反転論理が示されるとき、特定のデ
ータ状態にラッチされ、それによってセルにデータが書
き込まれる。選択されたセルのデータを読み出すために
、選択されたセルを含む行のワードラインがアクティブ
にされ、かつ選択されたセルと関連するビットライン対
に現われる相補出力がセンス・アンプを用いて差動的に
センスされ、そのセンス・アンプはビットライン上の相
補データ状態に対応する電流を検出する。その後、セン
ス・アンプは、回路の出力段に相補増幅信号を出力する
。
【０００５】ディープ・サブミクロンＢＩＣＭＯＳ回路
技術は、高性能で、ホット・キャリヤ阻止形ＳＲＡＭの
設計に使用されている。これらの技術の目的は、超高密
度、高速および低消費電力のＳＲＡＭを製造することで
ある。高性能ＳＲＡＭのセンス回路は、改善された設計
への要求が強い分野である。開発中のＳＲＡＭは、高速
で消費電力が少なくかつ良好な利得を有することが要求
される。従来のセンス・アンプは、普通、増幅度の異な
る１対のカスケード接続トランジスタを用い、高性能Ｓ
ＲＡＭを適当に作動させるには不十分な最大利得で制限
された。速度を増加するために、ＢＩＣＭＯＳ　　ＳＲ
ＡＭメモリ・アレイの周辺回路にエミッタ結合論理（Ｅ
ＣＬ）バイポーラ回路技術を使用することが以前に提案
されたことがあるが、高速性能は消費電力を犠牲にして
得られていた。
【０００６】つまり、高性能、超高密度のＳＲＡＭに関
して作動し得るセンス・アンプを要求する声が高まって
来た。そのような感知方法では、従来のセンス・アンプ
に勝る高速、低消費電力、および利得改善が必要である
。さらに、センス・アンプは、メモリ・セルの低出力側
に接続されたビットラインがあまりに低くなり引張られ
るときに、従来のセンス・アンプで生じていた読出し時
の擾乱問題を防止する必要がある。
【０００７】本発明はエミッタ結合論理（ＥＣＬ）回路
を使用して、ＢＩＣＭＯＳ　　ＳＲＡＭで使用される高
性能センス・アンプを提供することにある。本発明は、
メモリ・セルの各列と関連する１対の相補ビット・ライ
ンを有するＢＩＭＯＳ　　ＳＲＡＭリード／ライトメモ
リに組み込まれることができる。
【０００８】本発明の１つの観点ではセンス・アンプは
ランダム・アクセス・メモリ・セルで使用されるように
提供される。第１の前置増幅器は、相補出力のうちの第
１の出力からの電流を第１の差動電圧に変換する。第２
の前置増幅器は、相補出力のうちの第２の出力からの電
流を第２の差動電圧に変換する。第１および第２の差動
電圧は、差動増幅器により増幅され、第１および第２相
補出力として出力される。
【０００９】差動増幅の前の前置増幅に関するこの方法
は、従来技術のセンス・アンプに勝る利得の改善をもた
らす。さらに、エミッタ結合論理回路を使用することに
より速度が改善される。これは従来のセンス・アンプに
勝る重要な利点である。最後に、センス・アンプ素子を
ターン・オフするゲートが提供され、これによりＳＲＡ
Ｍの全消費電力が減少されることができる。
【００１０】本発明の実施例では、帰還回路がセンス・
アンプの相補出力間に設けられ、また前置増幅トランジ
スタは、速度および安定度を改善する。さらに帰還は、
センス・アンプをメモリ・セルにより示される正しい状
態にラッチさせるのに役立つ。
【００１１】本発明の他の観点およびその利点は、下記
の図面に関する詳細な説明により理解されよう。
【００１２】第１図を参照して、本発明によるセンス・
アンプ１０は、列および行の形にメモリ・セル１２のア
レイによって形成されるスタティック・ランダム・アク
セス・メモリ（ＳＲＡＭ）の一部として示されている。 簡潔には表わすために、２つの行、２つの列、および各
列にある２つのメモリ・セルだけが示されているが、言
うまでもなく、極めて大規模のメモリ・アレイがしばし
ば利用される。各列は、その列内の各セル１２のそれぞ
れの相補出力、ＢＩＴおよびＢＩＴ（反転）に接続され
た２つのビットライン１４ａおよび１４ｂにより指定さ
れる。ここで、ＢＩＴ（反転）とは、図中“ＢＩＴ”の
上にバーが付いた信号を表わす。セルの各行はそれぞれ
のワードライン１６に接続されている。つまり、選択さ
れたセル、例えばセル（ｎ，ｎ）は、１対のビットライ
ン１４およびワードライン１６への接続を経てアドレス
指定される。
【００１３】各ビットライン１４は各電界効果トランジ
スタ７８のドレインに接続されている。各トランジスタ
１８のソースは、センス・アンプ１０のＢＩＴまたはＢ
ＩＴ（反転）入力にそれぞれ接続されている。各トラン
ジスタ１８のゲートは、列選択信号ＣＯＬＳＥＬを供給
する信号源に接続されている。
【００１４】アレイ内の選択されたセルからデータを読
むためには、選択されたセルを含む列のビットライン１
４はセンス・アンプ１０への接続が列選択信号ＣＯＬＳ
ＥＬ（反転）に従ってゲート・トランジスタ１８ａ，１
８ｂによって制御される。選択されたセル１２を含む行
のワードライン１６に電圧が加えられているので、選択
されたセル１２は、活性化され、出力ＢＩＴおよびＢＩ
Ｔ（反転）における相補データ状態を表わす信号に対応
する電流がビット・ライン１４ａ、１４ｂ上に出力され
る。電流はゲーティング・トランジスタを経てセンス・
アンプ１０に供給される。
【００１５】次に第２図を参照して、アレイ内の選択さ
れたメモリ・セル１２に接続されたセンス・アンプ１０
の概略図が示されている。１対の前置増幅トランジスタ
２０が設けられている。トランジスタ２０ａのエミッタ
はメモリ・セル１２のＢＩＴ出力に接続され、トランジ
スタ２０ｂのエミッタは出力ＢＩＴ（反転）に接続され
ている。トランジスタ２０ａのコレクタは、プルダウン
抵抗２４ａを経てＶｃｃに結合され、トランジスタ２０
ｂのコレクタはプルダウン抵抗２４ｂを経てＶｃｃに結
合されている。
【００１６】１対の増幅トランジスタ２２ａ，２２ｂは
、それぞれ前置増幅トランジスタ２０ａ，２０ｂと交差
するように結合されている。前置増幅トランジスタ２０
ａのベースは、増幅トランジスタ２２ａのコレクタおよ
び増幅トランジスタ２０ａのベースに結合されている。 増幅トランジスタ２２ａのコレクタと前置増幅器２０ａ
のベースとの間の接続により形成されるノードは、プル
ダウン抵抗２６ｂを経てＶｃｃに結合されている。前置
増幅トランジスタ２０ｂ、増幅トランジスタ２２ｂおよ
び抵抗２６ｂは同様に接続されている。
【００１７】２個の出力駆動トランジスタは、センス・
アンプ１０の相補出力ＤＡＴＡおよびＤＡＴＡ（反転）
を、メモリ・アレイの他の周辺回路に送るために設けら
れている。出力トランジスタ２８ａのベースは、増幅ト
ランジスタ２２ａのコレクタに結合されており、出力ト
ランジスタ２８ａのエミッタはＤＡＴＡ（反転）ライン
３０ｂに結合されている。
【００１８】出力トランジスタ２８のエミッタも、１対
の帰還ループにそれぞれ接続されている。出力トランジ
スタ２８ａのエミッタは、駆動トランジスタ３２ａのコ
レクタおよびベースに結合されている。駆動トランジス
タ３２ａのエミッタは、帰還トランジスタ３４ａのベー
スに結合されている。その帰還トランジスタのコレクタ
は前置増幅トランジスタ２０ａのエミッタに接続され、
帰還ループが構成されている。キャパシタ３６ａは、帰
還トランジスタ３４ａのエミッタに接続されており、負
荷となっている。同じ帰還ループが出力トランジスタ２
８ｂのエミッタと前置増幅トランジスタ２０ｂのエミッ
タとの間に構成されている。
【００１９】トランジスタ２２，３２およひ３４の各エ
ミッタは、対応する電界効果トランジスタ３８のドレイ
ンに接続されている。トランジスタ３８のソースは接地
されているが、そのゲートはイネーブル信号ＥＮＡＢＬ
Ｅを供給する信号源に接続されている。
【００２０】出力ＢＩＴおよびＢＩＴ（反転）における
データ状態信号に対応する電流はそれぞれカスケード接
続された前置増幅トランジスタ２０ａ，２０ｂのエミッ
タに供給される。トランジスタ２０ａ，２０ｂのエミッ
タにおける電流は、差動増幅トランジスタ２２ａ，２２
ｂのベースに加えられる１対の差動電圧に変換される。
【００２１】前置増幅トランジスタ２０ａおよび増幅ト
ランジスタ２２ａは、前置増幅トランジスタ２０ｂと増
幅トランジスタ２２ｂと同様に但し相補的に働く。セン
ス・アンプ１０の増幅器としての機能に基づく動作は、
トランジスタ２０ａおよび２２ａによって示すことがで
きる。トランジスタ２０ａおよひ２２ｂは、飽和状態に
あるかあるいははずれているかを示すようにバイアスさ
れるが、センス・アンプは電流源（下記に説明される）
によって活性化される。メモリ・セル１２の出力ＢＩＴ
でデータ状態信号に対応する電流は、前置増幅トランジ
スタ２０ａのエミッタに供給され、そのトランジスタ２
０ａのコレクタを介して流れる電流の対応する変化を生
じる。トランジスタ２０ａのコレクタを介して流れる電
流の変化は、抵抗２４ａの両端における微小電圧振動を
生じ、それは増幅トランジスタ２２ａのベースに現れる
。
【００２２】トランジスタ２２ａのエミッタは、差動増
幅器を形成するようにトランジスタ２２ｂのエミッタに
接続されている。トランジスタ２２ａ，２２ｂのコレク
タは、プルダウン抵抗２６ａ，２６ｂを経て電圧Ｖｃｃ
に結合されているので、トランジタ２２ａ，２２ｂのベ
ースに現われる微小電圧振動は、トランジスタ２２ａ，
２２ｂのコレクタに現われるＥＣＬ電圧まで増幅される
。 トランジスタ２２ａ，２２ｂのコレクタに現われるＥＣ
Ｌ電圧は、ＤＡＴＡライン３０ａ、ＤＡＴＡ（反転）ラ
イン３０ｂ上のセンス・アンプ出力としてメモリ・アレ
イの他の周辺回路に送られる前に、トランジスタ２８ａ
，２８ｂによって、さらにそれぞれバッファ増幅される
。
【００２３】標準のカスケード接続センス回路技術と異
なり、前置増幅トランジスタ２０ａ，２０ｂのベースは
、差動増幅トランジスタ２２ａ，２２ｂの出力（コレク
タ）に接続されている。この接続は、センス過程の速度
を早めるための第１の帰還パスを提供する。さらに本回
路は、メモリ・セル１２の低出力側のビットライン電圧
があまり低く下げられ過ぎたときに従来のセンス・アン
プで生じていた読み出し時の擾乱の問題を防ぐように構
成されている。本発明では、センス・アンプ１０は接地
電流がより大きい側のビットライン１４上に現われる電
圧を引上接地電流がより小さい回路側に現われる電圧を
引下げる。
【００２４】センス・アンプを正しい状態にラッチし、
かつ動作の安定性および性能を改善するために、２個の
ダイナミック電流正帰還ルーブが設けられている。トラ
ンジスタ３２ａ，３４ａ、ならびにキャパシタ３６ａを
含む第１の帰還ループは、ＤＡＴＡ（反転）ライン３０
ｂの電流の一部を前置増幅トランジスタ２０ａのエミッ
タに送り返す。第２の帰還ループは、ＤＡＴＡライン３
０ａに現われる電流の一部を、前置増幅トランジスタ２
０ｂのエミッタに送り返す。前置増幅トランジスタ２０
および増幅トランジスタ２２で構成される帰還ループと
同様に、これらの帰還ループは作動するが、相補形式で
作動する。
【００２５】一例としてトランジスタ３２ａ，３４ａお
よびキャパシタ３６ａを含んでいる帰還ループを用いて
、両帰還ループの作動を説明することができる。駆動ト
ランジスタ３６ａはＤＡＴＡ（反転）ライン３０ｂ上に
現れる電流の一部を増幅し、帰還トランジスタ３４ａの
ベースに加える。帰還トランジスタ３４ａに加えられる
ベース電流の変化は、トランジスタ３４ａに流入するコ
レクタ電流を変化させまた前置増幅トランジスタ２０ａ
のエミッタを介して流れる電流を変化させる。電流のそ
の変化は、前置増幅トランジスタ２０ａをメモリ・セル
１２の出力ＢＩＴに現われるデータにラッチするのを助
ける。キャパシタ３６ａは帰還ループの応答を安定化さ
せるための容量性負荷を提供する。
【００２６】ＭＯＳトランジスタ３８は、センス・アン
プ１０を含むバイポーラ・トランジスタ用の電流源を提
供する。すべてのトランジスタはセンス・アンプ１０の
作動が要求される間に、線型領域の上およびその中にあ
り、ＭＯＳトランジスタ３８は、センス・アンプ１０の
作動が要求されないとき、センス・アンプ１０をシャッ
トダウンできるように、イネーブル信号でゲートされ、
それによって集積回路の消費電力を減少することができ
る。
【００２７】第３図は、センス過程の速度を早めるため
の第１の帰還パスをあたえる他の実施例を示し、前述と
同じ番号は同様な部品を示す。トランジスタ２０ａのベ
ースは、トランジスタ２２ｂのコレクタに接続され、ま
たトランジスタ２０ｂのベースはトランジスタ２２ａの
コレクタに接続されている。この構成では、センス過程
全体は同じままであり、第２図に示された回路の出力の
相補のものからの帰還のみが供給される。
【００２８】同様に第４図は、ダイナミック形帰還ルー
プが第２図に示された回路の出力の相補のものからの帰
還を供給し、同じ番号は同じ部品を示す他の実施例を示
す。トランジスタ２０ａのベースおよびトランジスタ２
８ａのベースは、トランジスタ２２ｂのコレクタに接続
されている。トランジスタ２０ｂ，２８ｂのベースはト
ランジスタ２２ａのコレクタに接続されている。この場
合もまた、センス・アンプの全動作は同じままであり、
帰還のソースのみが逆になる。
【００２９】本発明の実施例およびその利点が上述の詳
細な説明で示されたが、本発明はそれに制限されず、特
許請求の範囲および主旨によってのみ制限される。
【００３０】以上の説明に関してさらに以下の項を開示
する。
【００３１】 （１）　　　相補出力を有するランダム・アクセス・メ
モリ・セルと共に使用するセンス・アンプであって、前
記メモリ・セルの第１の相補出力からの第１の電流を第
１の差動電圧信号に変換する第１の前置増幅器と、前記
メモリ・セルの第２の相補出力からの第２の電流を第２
の差動電圧信号に変換する第２の前置増幅器と、前記第
１および第２の差動電圧信号を増幅する差動増幅器と、
第１および第２の増幅された差動電圧信号を出力する第
１および第２のセンス・アンプ相補出力とを具備するこ
とを特徴とするセンス・アンプ。
【００３２】 （２）　　　前記の第１の相補出力と前記第１の前置増
幅器との間に帰還パスを提供する第１の帰還回路と、前
記第２の相補出力と前記第２の前置増幅器との間に帰還
パスを提供する第２の帰還回路とをさらに具備すること
を特徴とする第１項記載のセンス・アンプ。
【００３３】 （３）　　　前記第１の相補出力と前記第２の前置増幅
器との間に帰還パスを提供する第１の帰還回路と、前記
第２の相補出力と前記第１の前置増幅器との間に帰還パ
スを提供する第２の帰還回路とをさらに具備することを
特徴とする第１項記載のセンス・アンプ。
【００３４】 （４）　　　前記第１および第２の前置増幅器は第１お
よび第２のカスケード接続トランジスタを具備すること
を特徴とする第１項記載のセンス・アンプ。
【００３５】 （５）　　　前記差動増幅器は第１および第２のエミッ
タ結合増幅トランジスタを具備する、ことを特徴とする
第１項記載のセンス・アンプ１記載のセンス・アンプ。
【００３６】 （６）　　　列内の各メモリ・セルは、各列を形成する
１対のビットラインの各ビットラインに接続された１対
の相補出力を有し、メモリ・セルの前記列と共に使用さ
れるセンス・アンプであり、メモリ・セルの列の第１の
ビット・ラインに結合された第１の前置増幅トランジス
タと、前記メモリ・セルの列の第２のビット・ラインに
結合された第２の前置増幅トランジスタと、差動増幅器
を形成する第１および第２のエミッタ結合増幅トランジ
スタと、前記第１の増幅トランジスタは前記第１の前置
増幅トランジスタに結合され、かつ前記第２の増幅トラ
ンジスタは前記第２の前置増幅トランジスタに結合され
、第１および第２のセンス・アンプ出力を含む前記増幅
トランジスタと、前記センス・アンプ出力から前記第１
の前置増幅トランジスタまでの第１の帰還パスを提供す
る第１の帰還回路と、他方の前記センス・アンプ出力か
ら前記第２の前置増幅トランジスタまでの第２の帰還パ
スを提供する第２の帰還回路とを具備することを特徴と
するセンス・アンプ。
【００３７】 （７）　　　前記第１の前置増幅トランジスタのエミッ
タは前記第１のビット・ラインに結合され、かつ前記第
２の前置増幅器のエミッタは前記第２のビット・ライン
に結合されることを特徴とする第６項記載のセンス・ア
ンプ。
【００３８】 （８）　　　前記第１の前置増幅トランジスタのコレク
タは前記第１の増幅トランジスタのベースに結合され、
かつ前記第２の前置増幅トランジスタのコレクタは前記
第２の増幅トランジスタのコレクタに結合されることを
特徴とする第７項記載のセンス・アンプ。
【００３９】（９）　　　前記第１の増幅トランジスタ
のベースは前記第１の増幅トランジスタの コレクタに結合され、かつ前記第２の増幅トランジスタ
のベースは前記第２の増幅トランジスタのコレクタに結
合される、ことを特徴とする第８項記載のセンス・アン
プ。
【００４０】 （１０）　　前記第１前置増幅トランジスタのベースは
前記第２の増幅トランジスタのコレクタに結合され、か
つ前記第２の前置増幅トランジスタのベースは前記第２
の増幅トランジスタのコレクタに結合され、かつ前記第
２の前置増幅器のトランジスタのベースは前記第１の増
幅トランジスタのコレクタに結合されることを特徴とす
る第８項記載のセンス・アンプ。
【００４１】 （１１）　　前記第１の帰還回路は前記第１の前置増幅
トランジスタのエミッタに結合されかつ前記第２の帰還
回路は前記第２の前置増幅トランジスタのエミッタに結
合されることを特徴とする第８項記載のセンス・アンプ
。
【００４２】 （１２）　　前記第１の帰還回路は、前記第１のセンス
・アンプ出力に結合された駆動増幅トランジスタと、前
記第１の前置増幅トランジスタのエミッタの電圧を選択
的に引き下げる前記駆動増幅トランジスタに結合される
帰還トランジスタとを含み、前記第２帰還回路は、前記
第２のセンス・アンプ出力に結合される駆動増幅トラン
ジスタと、前記第２の前置増幅トランジスタのエミッタ
の電圧を選択的に引き下げる前記駆動増幅トランジスタ
に結合された帰還トランジスタとを具備することを特徴
とする第１１項記載のセンス・アンプ。
【００４３】 （１３）　　前記第１の帰還回路は前記第１のセンス・
アンプ出力に結合される駆動増幅トランジスタと、前記
第２の前置増幅トランジスタのエミッタの電圧を選択的
に引き下げる前記駆動増幅トランジスタに結合される帰
還トランジスタとを含み、前記第２帰還回路は前記第２
のセンス・アンプ出力に結合される駆動増幅トランジス
タと、前記第１の前置増幅トランジスタのエミッタの電
圧を選択的に引き下げる前記駆動増幅トランジスタに結
合される帰還トランジスタとを具備することを特徴とす
る第１１項記載のセンス・アンプ。
【００４４】 （１４）　　前記第１の前置増幅器は前記第１のビット
ラインにスイッチ可能に結合され、かつ前記第２の前置
増幅器は前記第２のビットラインにスイッチ可能に結合
されることを特徴とする第７項記載のセンス・アンプ。
【００４５】 （１５）　　第１および第２の相補出力を持つメモリ・
セルと共に使用されるセンス・アンプであり、第１のカ
スケード接続前置増幅トランジスタと、前記第１の前置
増幅トランジスタのエミッタは第１のメモリ・セル相補
出力に接続され、第２のカスケード接続前置増幅トラン
ジスタと、前記第２前置増幅トランジスタのエミッタは
第２のメモリ・セル相補出力に接続され、第１および第
２のエミッタ結合増幅トランジスタを含む差動増幅器と
、前記第１の増幅トランジスタは前記第１の前置増幅ト
ランジスタに結合され、前記第２の増幅トランジスタは
前記第２の前置増幅トランジスタに結合され、第１およ
び第２のセンス・アンプ相補出力と、前記第１のセンス
・アンプ相補出力と前記第１の前置増幅トランジスタの
エミッタとの間に帰還パスを提供する第１の帰還回路と
、前記第２のセンス・アンプ相補出力と前記第２の前置
増幅トランジスタのエミッタとの前に帰還パスを提供す
る第２の帰還回路とを具備することを特徴とするセンス
・アンプ。
【００４６】 （１６）　　前記第１の前置増幅トランジスタのベース
は前記第１の増幅トランジスタのコレクタに結合され、
かつ前記第２の前置増幅トランジスタのベースは前記第
２の増幅トランジスタのコレクタに結合されることを特
徴とする第１５項記載によるセンス・アンプ。
【００４７】 （１７）　　前記第１と第２の帰還回路の各々は、各セ
ンス・アンプ出力に現われる信号を増幅する駆動トラン
ジスタと、各前記前置増幅トランジスタのエミッタの電
圧を選択的に引き下げる前記駆動トランジスタに接続さ
れる帰還トランジスタと、各前記前置増幅トランジスタ
のエミッタと、接地との間に結合されるキャパシタとを
具備することを特徴とする第１５項のセンス・アンプ。
【００４８】 （１８）　　ランダム・アクセス・メモリ・セルの相補
出力をセンスする方法であって、メモリ・セルの第１の
相補出力電流を第１の電圧信号に変換し、メモリ・セル
の第２の相補出力電流を第２の電圧信号に変換し、前記
第１および第２の電圧信号を差動増幅し、第１および第
２の出力信号を提供することを具備することを特徴とす
るセンス方法。
【００４９】 （１９）　　前記第１の入力信号を所望の状態にラッチ
するために前記第１の出力信号から第１の帰還を提供し
、前記第２の入力信号を所望の状態にラッチするために
前記第２の出力信号から第２の帰還を提供することとを
さらに具備することを特徴とする第１８項記載のセンス
方法。
【００５０】 （２０）　　各列が第１および第２ビットラインを有し
、かつ各行がワードラインを有し、列および行に構成さ
れたメモリ・セルのアレイ内の選択されたメモリ・セル
の相補出力をセンスする方法であって、前記行を構成す
るワードラインに電圧を加えることにより前記選択され
たメモリ・セルを含む前記行を選択し、前記第１および
第２のビットラインをセンス・アンプにゲートすること
によって、前記選択されたメモリ・セルを含む前記列を
選択し、前記第１のビットライン上の電流を第１の電圧
信号に変換し、前記第２のビットライン上の電流を第２
の電圧信号に変換し、前記第１および第２の電圧信号を
差動増幅することを具備することを特徴とするセンス方
法。
【００５１】 （２１）　　前記第１の電圧信号をラッチするために前
記増幅された第１の電圧信号の一部を帰還し、前記第２
の電圧信号をラッチするために前記増幅された第２の電
圧の一部を帰還することとを具備することを特徴とする
第２０項記載のセンス方法。
【００５２】 （２２）　　センス・アンプ１０はスタティック・ラン
ダム・アクセス・メモリと共に使用するために設けられ
る。カスケード接続前置増幅トランジスタ２０ａ，２０
ｂは、メモリ・セル１２の相補出力ＢＩＴおよびＢＩＴ
（反転）に結合されたビットライン１４ａ，１４ｂ上に
現われる相補電流を変換する。電流は差動電圧に変換さ
れ、エミッタ結合論理適合電圧に増幅され、ＤＡＴＡラ
イン３０ａおよびＤＡＴＡ（反転）ライン３０ｂ上にセ
ンス・アンプ１０から出力される。実施例では、第１の
帰還ループが、ＤＡＴＡ（反転）ライン３０ｂから前置
増幅トランジスタ２０ａに供給され、かつ第２の帰還ル
ープがＤＡＴＡライン３０ａから前置増幅・トランジス
タ２０ｂに供給される。
【図面の簡単な説明】
【図１】本発明によるセンス・アンプを使用するスタテ
ィック・ランダム・アクセス・メモリの一部の機能ブッ
ク図。
【図２】本発明によるセンス・アンプの構成図。
【図３】本発明の第１の実施例の変形例によるセンス・
アンプの構成図。
【図４】本発明の第２の実施例の変形例によるセンス・
アンプの構成図。
【符号の説明】
１０　　センス・アンプ １２　　メモリ・セル １４ａ，１４ｂ　　ビットライン １６　　ワードライン １８，２０ａ，２０ｂ　　トランジスタ３０ａ　　ＤＡ
ＴＡライン ３０ｂ　　ＤＡＴＡ（反転）ライン

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】　　相補出力を有するランダム・アクセス
    ・メモリ・セルと共に使用されるセンス・アンプであっ
    て、前記メモリ・セルの第１の相補出力からの第１の電
    流を第１の差動電圧信号に変換する第１の前置増幅器と
    、前記メモリ・セルの第２の相補出力からの第２の電流
    を第２の差動電圧信号に変換する第２の前置増幅器と、
    前記第１および第２の差動電圧信号を増幅する差動増幅
    器と、および第１および第２の増幅された差動電圧信号
    を出力する相補出力を有する第１および第２のセンス・
    アンプ相補出力とを具備することを特長とするセンス・
    アンプ。
  2. 【請求項２】　　ランダム・アクセス・メモリ・セルの
    相補出力をセンスする方法であって、メモリ・セルの第
    １の相補出力電流を第１の電圧信号に変換し、メモリ・
    セルの第２の相補出力電流を第２の電圧信号に変換し、
    前記第１および第２の電圧信号を差動増幅し、第１およ
    び第２の出力信号を供給することを具備することを特徴
    とするセンス方法。
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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0469894A (ja) * 1990-07-09 1992-03-05 Fujitsu Ltd 半導体記憶装置
JP2616198B2 (ja) * 1990-10-01 1997-06-04 日本電気株式会社 半導体メモリ回路
US5258948A (en) * 1992-02-03 1993-11-02 Motorola, Inc. Memory cell sense technique
JPH05347098A (ja) * 1992-03-16 1993-12-27 Oki Electric Ind Co Ltd 半導体記憶装置
JPH05303894A (ja) * 1992-04-23 1993-11-16 Toshiba Corp 半導体記憶装置
JPH05327472A (ja) * 1992-05-15 1993-12-10 Hitachi Ltd 半導体集積回路装置
US5287314A (en) * 1992-05-26 1994-02-15 Motorola, Inc. BICMOS sense amplifier with reverse bias protection
US5343428A (en) * 1992-10-05 1994-08-30 Motorola Inc. Memory having a latching BICMOS sense amplifier
US5347183A (en) * 1992-10-05 1994-09-13 Cypress Semiconductor Corporation Sense amplifier with limited output voltage swing and cross-coupled tail device feedback
JP3029958B2 (ja) * 1993-01-18 2000-04-10 シャープ株式会社 半導体記憶装置
US5394037A (en) * 1993-04-05 1995-02-28 Lattice Semiconductor Corporation Sense amplifiers and sensing methods
US5508643A (en) * 1994-11-16 1996-04-16 Intel Corporation Bitline level insensitive sense amplifier
US5550777A (en) * 1994-11-30 1996-08-27 Texas Instruments Incorporated High speed, low power clocking sense amplifier
US5610573A (en) * 1995-09-13 1997-03-11 Lsi Logic Corporation Method and apparatus for detecting assertion of multiple signals
US5585746A (en) * 1995-09-28 1996-12-17 Honeywell Inc. Current sensing circuit
KR100204315B1 (ko) * 1996-05-11 1999-06-15 윤종용 반도체 메모리 장치의 감지증폭회로
US5748554A (en) * 1996-12-20 1998-05-05 Rambus, Inc. Memory and method for sensing sub-groups of memory elements
US5949256A (en) * 1997-10-31 1999-09-07 Hewlett Packard Company Asymmetric sense amplifier for single-ended memory arrays
US6088278A (en) * 1998-07-23 2000-07-11 Micron Technology, Inc. Latching sense amplifier structure with pre-amplifier
US6141235A (en) * 1998-07-31 2000-10-31 Texas Instruments Incorporated Stacked cache memory system and method
US6094393A (en) * 1999-07-29 2000-07-25 Texas Instruments Incorporated Stacked sense-amp cache memory system and method
US7500075B1 (en) 2001-04-17 2009-03-03 Rambus Inc. Mechanism for enabling full data bus utilization without increasing data granularity
US6847233B1 (en) * 2001-07-12 2005-01-25 Mediatek Inc. Emitter coupled logic circuit with a data reload function
US6825841B2 (en) * 2001-09-07 2004-11-30 Rambus Inc. Granularity memory column access
US7888962B1 (en) 2004-07-07 2011-02-15 Cypress Semiconductor Corporation Impedance matching circuit
US8190808B2 (en) * 2004-08-17 2012-05-29 Rambus Inc. Memory device having staggered memory operations
US7280428B2 (en) 2004-09-30 2007-10-09 Rambus Inc. Multi-column addressing mode memory system including an integrated circuit memory device
US8595459B2 (en) * 2004-11-29 2013-11-26 Rambus Inc. Micro-threaded memory
CN100395843C (zh) * 2005-06-02 2008-06-18 复旦大学 高速低功耗电流灵敏放大器
US7439773B2 (en) * 2005-10-11 2008-10-21 Casic Corporation Integrated circuit communication techniques
US8036846B1 (en) 2005-10-20 2011-10-11 Cypress Semiconductor Corporation Variable impedance sense architecture and method
US7313040B2 (en) * 2005-10-28 2007-12-25 Sony Corporation Dynamic sense amplifier for SRAM
US20070260841A1 (en) 2006-05-02 2007-11-08 Hampel Craig E Memory module with reduced access granularity
US9268719B2 (en) 2011-08-05 2016-02-23 Rambus Inc. Memory signal buffers and modules supporting variable access granularity
US10586598B2 (en) 2017-09-14 2020-03-10 Silicon Storage Technology, Inc. System and method for implementing inference engine by optimizing programming operation

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4264832A (en) * 1979-04-12 1981-04-28 Ibm Corporation Feedback amplifier
JPS57198594A (en) * 1981-06-01 1982-12-06 Hitachi Ltd Semiconductor storage device
US4553053A (en) * 1983-10-03 1985-11-12 Honeywell Information Systems Inc. Sense amplifier
US4785259A (en) * 1988-02-01 1988-11-15 Motorola, Inc. BIMOS memory sense amplifier system
JPH1155589A (ja) * 1997-08-01 1999-02-26 Matsushita Electric Ind Co Ltd 画像表示装置
JPH1185006A (ja) * 1997-09-05 1999-03-30 Hitachi Denshi Ltd フライトシミュレータ装置におけるプレイバック方法

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