JPH05347098A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05347098A JPH05347098A JP4058488A JP5848892A JPH05347098A JP H05347098 A JPH05347098 A JP H05347098A JP 4058488 A JP4058488 A JP 4058488A JP 5848892 A JP5848892 A JP 5848892A JP H05347098 A JPH05347098 A JP H05347098A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2436—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using a combination of bipolar and field-effect transistors
- H03K5/2445—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using a combination of bipolar and field-effect transistors with at least one differential stage
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/06—Sense amplifier related aspects
- G11C2207/063—Current sense amplifiers
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 より高速な読出しが可能になる半導体記憶装
置の提供 【構成】 読出し回路は、第１センスアンプSA11〜SA14
の出力が接続された相補共通データ線DL,-DLと、データ
線DL,-DLが入力された電流センス回路IV2 と、回路IV2
の出力E,-Eが入力された第３センスアンプ回路SA3 とを
有している。回路IV2 は、電流−電圧変換回路IVM1と、
エミッタフォロア回路EM1,EM2 と、電圧増幅回路AMP1と
を有している。変換回路IVM1は、バイポーラT21,T22 、
抵抗R1,R2、定電流源I11,I12 を有している。EM1,EM2
は、バイポーラT23,T24 、定電流源I13,I14 を有してい
る。AMP1は、バイポーラT31,T32 、ＮＭＯＳM31 を有し
ている。増幅回路AMP1の入力であるT31,T3のベースは、
回路EM1,EM2 の相補出力（E,-E）に接続され、AMP1の相
補出力であるT31,T32 のコレクタは、変換回路IVM1の相
補出力であるF,-Fに帰還接続されている。ＮＭＯＳM31
ゲートには、制御信号AEが入力される。
置の提供 【構成】 読出し回路は、第１センスアンプSA11〜SA14
の出力が接続された相補共通データ線DL,-DLと、データ
線DL,-DLが入力された電流センス回路IV2 と、回路IV2
の出力E,-Eが入力された第３センスアンプ回路SA3 とを
有している。回路IV2 は、電流−電圧変換回路IVM1と、
エミッタフォロア回路EM1,EM2 と、電圧増幅回路AMP1と
を有している。変換回路IVM1は、バイポーラT21,T22 、
抵抗R1,R2、定電流源I11,I12 を有している。EM1,EM2
は、バイポーラT23,T24 、定電流源I13,I14 を有してい
る。AMP1は、バイポーラT31,T32 、ＮＭＯＳM31 を有し
ている。増幅回路AMP1の入力であるT31,T3のベースは、
回路EM1,EM2 の相補出力（E,-E）に接続され、AMP1の相
補出力であるT31,T32 のコレクタは、変換回路IVM1の相
補出力であるF,-Fに帰還接続されている。ＮＭＯＳM31
ゲートには、制御信号AEが入力される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、バイポーラ・ＣＭＯＳ技術等により製造され
るスタティック・ランダム・アクセスメモリなどに好適
な技術に関する。
し、特に、バイポーラ・ＣＭＯＳ技術等により製造され
るスタティック・ランダム・アクセスメモリなどに好適
な技術に関する。
【０００２】
【従来の技術】バイポーラ・ＣＭＯＳ（以下、ＢｉＣＭ
ＯＳと称する）型のスタティック・ランダム・アクセス
メモリ（以下、ＳＲＡＭと称する）は、そのメモリセル
を例えば、ＮチャネルＭＯＳＦＥＴ（以下、ＮＭＯＳと
称する）と高抵抗負荷によって構成し、そのメモリ周辺
回路をバイポーラトランジスタおよびＣＭＯＳ（相補型
ＭＯＳＦＥＴ）により構成することで、回路の高集積化
と低消費電力化が合わせて実現できる。
ＯＳと称する）型のスタティック・ランダム・アクセス
メモリ（以下、ＳＲＡＭと称する）は、そのメモリセル
を例えば、ＮチャネルＭＯＳＦＥＴ（以下、ＮＭＯＳと
称する）と高抵抗負荷によって構成し、そのメモリ周辺
回路をバイポーラトランジスタおよびＣＭＯＳ（相補型
ＭＯＳＦＥＴ）により構成することで、回路の高集積化
と低消費電力化が合わせて実現できる。
【０００３】また、この種のＳＲＡＭでは、その読出し
回路が電流センス型とされ、読出し信号の振幅が圧縮さ
れることで、読出し動作の高速化が図れることも知られ
ている。このようなＢｉＣＭＯＳ・ＳＲＡＭの読出しセ
ンス回路は、例えば、「1991Symposium on VLSI Circui
ts Digest of Technical Papers」pp.19 〜20に開示さ
れている。
回路が電流センス型とされ、読出し信号の振幅が圧縮さ
れることで、読出し動作の高速化が図れることも知られ
ている。このようなＢｉＣＭＯＳ・ＳＲＡＭの読出しセ
ンス回路は、例えば、「1991Symposium on VLSI Circui
ts Digest of Technical Papers」pp.19 〜20に開示さ
れている。
【０００４】図２は、上記文献に記載されているＢｉＣ
ＭＯＳ・ＳＲＡＭの読出し回路を示している。この図に
示す読出し回路は、相補共通データ線ＤＬ，−ＤＬ（以
下、相補関係にある信号の一方に−を付して現す）に接
続された複数個の第１センスアンプＳＡ１１〜ＳＡ１４
と、相補共通データ線ＤＬ，−ＤＬに接続された電流セ
ンス回路ＩＶ１と、電流センス回路ＩＶ１に接続された
第２センスアンプＳＡ２と、その相補出力に接続された
第３センスアンプＳＡ３とから構成されている。
ＭＯＳ・ＳＲＡＭの読出し回路を示している。この図に
示す読出し回路は、相補共通データ線ＤＬ，−ＤＬ（以
下、相補関係にある信号の一方に−を付して現す）に接
続された複数個の第１センスアンプＳＡ１１〜ＳＡ１４
と、相補共通データ線ＤＬ，−ＤＬに接続された電流セ
ンス回路ＩＶ１と、電流センス回路ＩＶ１に接続された
第２センスアンプＳＡ２と、その相補出力に接続された
第３センスアンプＳＡ３とから構成されている。
【０００５】なお、図２では省略しているが、第１セン
スアンプＳＡ１１〜ＳＡ１４のそれぞれの入力ＢＬ１１
〜ＢＬ１４には、複数のメモリセルが直接もしくはスイ
ッチを介して接続されている。第１センスアンプＳＡ１
１〜ＳＡ１４は、選択信号ＳＡＥ１１〜ＳＡＥ１４に従
って択一的に動作状態となり、同時刻に選択されている
メモリセルから出力される電圧信号が相補入力されるこ
とにより、その電圧信号を電流信号に変換して、変換さ
れた電流信号が相補共通データ線ＤＬ，−ＤＬを介して
電流センス回路ＩＶ１に伝達される。
スアンプＳＡ１１〜ＳＡ１４のそれぞれの入力ＢＬ１１
〜ＢＬ１４には、複数のメモリセルが直接もしくはスイ
ッチを介して接続されている。第１センスアンプＳＡ１
１〜ＳＡ１４は、選択信号ＳＡＥ１１〜ＳＡＥ１４に従
って択一的に動作状態となり、同時刻に選択されている
メモリセルから出力される電圧信号が相補入力されるこ
とにより、その電圧信号を電流信号に変換して、変換さ
れた電流信号が相補共通データ線ＤＬ，−ＤＬを介して
電流センス回路ＩＶ１に伝達される。
【０００６】そして、この電流信号は、電流センス回路
ＩＶ１により電圧信号に変換され、第２センスアンプＳ
Ａ２に送られる。第２センスアンプＳＡ２では、電流セ
ンス回路ＩＶ１より出力された相補電圧信号を所定のレ
ベルまで増幅し、その相補出力を第３センスアンプＳＡ
３に送出する。
ＩＶ１により電圧信号に変換され、第２センスアンプＳ
Ａ２に送られる。第２センスアンプＳＡ２では、電流セ
ンス回路ＩＶ１より出力された相補電圧信号を所定のレ
ベルまで増幅し、その相補出力を第３センスアンプＳＡ
３に送出する。
【０００７】第３センスアンプＳＡ３では、第２センス
アンプＳＡ２から入力された相補電圧信号をＣＭＯＳ論
理レベル（５Ｖ振幅）の相補電圧信号に増幅することに
より読出しが行われ、ＣＭＯＳ論理レベルの読出し信号
が得られる。図２の読出し回路では、所定の電圧Ｖｒｅ
ｆがベース端子に入力されたバイポーラトランジスタ
（以下、バイポーラと略す）Ｔ２１，Ｔ２２により相補
共通データ線ＤＬ，−ＤＬの電位がほぼ一定電圧にクラ
ンプされており、第１センスアンプＳＡ１１〜ＳＡ１４
は、動作状態時に相補共通データ線ＤＬ，−ＤＬを電流
駆動するため、相補共通データ線ＤＬ，−ＤＬの信号振
幅は圧縮された状態で電流センス回路ＩＶ１に伝達され
る。
アンプＳＡ２から入力された相補電圧信号をＣＭＯＳ論
理レベル（５Ｖ振幅）の相補電圧信号に増幅することに
より読出しが行われ、ＣＭＯＳ論理レベルの読出し信号
が得られる。図２の読出し回路では、所定の電圧Ｖｒｅ
ｆがベース端子に入力されたバイポーラトランジスタ
（以下、バイポーラと略す）Ｔ２１，Ｔ２２により相補
共通データ線ＤＬ，−ＤＬの電位がほぼ一定電圧にクラ
ンプされており、第１センスアンプＳＡ１１〜ＳＡ１４
は、動作状態時に相補共通データ線ＤＬ，−ＤＬを電流
駆動するため、相補共通データ線ＤＬ，−ＤＬの信号振
幅は圧縮された状態で電流センス回路ＩＶ１に伝達され
る。
【０００８】一般的に相補共通データ線ＤＬ，−ＤＬ
は、比較的大負荷容量であるが、上記の動作により、相
補共通データ線ＤＬ，−ＤＬが電圧駆動される読出し回
路に対して、第１センスアンプＳＡ１１〜ＳＡ１４がセ
ンス動作をしてから相補共通データ線ＤＬ，−ＤＬおよ
び電流センス回路ＩＶ１を介して第２センスアンプＳＡ
２に信号が到達するまでの伝達遅延時間が短縮される。
は、比較的大負荷容量であるが、上記の動作により、相
補共通データ線ＤＬ，−ＤＬが電圧駆動される読出し回
路に対して、第１センスアンプＳＡ１１〜ＳＡ１４がセ
ンス動作をしてから相補共通データ線ＤＬ，−ＤＬおよ
び電流センス回路ＩＶ１を介して第２センスアンプＳＡ
２に信号が到達するまでの伝達遅延時間が短縮される。
【０００９】また、次の読出しのための読出し後の相補
共通データ線ＤＬ，−ＤＬの等電位化動作（一般に読出
し回復動作という）のための時間が短縮化され、高速動
作が実現される。しかしながら、このような従来の読出
し回路には、特に、さらに読出し動作を高速化する際
に、以下に説明する技術的課題があった。
共通データ線ＤＬ，−ＤＬの等電位化動作（一般に読出
し回復動作という）のための時間が短縮化され、高速動
作が実現される。しかしながら、このような従来の読出
し回路には、特に、さらに読出し動作を高速化する際
に、以下に説明する技術的課題があった。
【００１０】
【発明が解決しようとする課題】すなわち、上記文献の
読出し回路では、相補共通データ線ＤＬ，−ＤＬは、バ
イポーラＴ２１，Ｔ２２によりほぼ一定の電圧にクラン
プされているものの、データ線ＤＬ，−ＤＬ自体の寄生
抵抗により、これを電流駆動した場合に電位差が発生
し、相補共通データ線ＤＬ，−ＤＬに電圧振幅が発生す
る。
読出し回路では、相補共通データ線ＤＬ，−ＤＬは、バ
イポーラＴ２１，Ｔ２２によりほぼ一定の電圧にクラン
プされているものの、データ線ＤＬ，−ＤＬ自体の寄生
抵抗により、これを電流駆動した場合に電位差が発生
し、相補共通データ線ＤＬ，−ＤＬに電圧振幅が発生す
る。
【００１１】上記文献によると、電流センス回路ＩＶ１
の相補出力電圧の振幅を小さくすることにより、前述し
た電圧振幅の影響を排除しつつ、高速な読出し動作およ
び読出し回復動作が得られると説明されているが、この
場合には、電流を電圧に変換する際の利得が低下する。
本発明者らの検討によると、このような読出し方法によ
って高速性を維持しつつ、電流センス回路ＩＶ１の許容
できる相補出力電圧の振幅は、例えば、１Ｍｂｉｔクラ
スのＢｉＭＯＳ・ＳＲＡＭにおいては、30０ｍＶ以下で
ある必要がある。
の相補出力電圧の振幅を小さくすることにより、前述し
た電圧振幅の影響を排除しつつ、高速な読出し動作およ
び読出し回復動作が得られると説明されているが、この
場合には、電流を電圧に変換する際の利得が低下する。
本発明者らの検討によると、このような読出し方法によ
って高速性を維持しつつ、電流センス回路ＩＶ１の許容
できる相補出力電圧の振幅は、例えば、１Ｍｂｉｔクラ
スのＢｉＭＯＳ・ＳＲＡＭにおいては、30０ｍＶ以下で
ある必要がある。
【００１２】一方、ＣＭＯＳ論理レベルの出力信号を得
るための第３センスアンプＳＡ３は、高速性を維持しつ
つ所定の増幅動作を実現するためには、その相補入力信
号として800 ｍＶ以上の電圧振幅が必要であり、この理
由により、ＥＣＬ（エミッタカップルドロジック）回路
で構成される第２センスアンプＳＡ２が必要になる。と
ころが、このような理由により第２センスアンプＳＡ２
を設けると、ＣＭＯＳ論理レベルの読出し信号を得るた
めに３段のセンスアンプが必要になり、センスアンプの
段数が多いため、読出し動作の高速化に限界があった。
るための第３センスアンプＳＡ３は、高速性を維持しつ
つ所定の増幅動作を実現するためには、その相補入力信
号として800 ｍＶ以上の電圧振幅が必要であり、この理
由により、ＥＣＬ（エミッタカップルドロジック）回路
で構成される第２センスアンプＳＡ２が必要になる。と
ころが、このような理由により第２センスアンプＳＡ２
を設けると、ＣＭＯＳ論理レベルの読出し信号を得るた
めに３段のセンスアンプが必要になり、センスアンプの
段数が多いため、読出し動作の高速化に限界があった。
【００１３】この発明は、このような従来の問題点に鑑
みてなされたものであり、その目的とするところは、よ
り高速な読出しが可能になる半導体記憶装置を提供する
ことにある。
みてなされたものであり、その目的とするところは、よ
り高速な読出しが可能になる半導体記憶装置を提供する
ことにある。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、それぞれの入力に対応する相補入力信号
を受ける差動アンプを含み、所定の選択信号に従って択
一的に動作状態にされる複数のセンスアンプと、前記差
動アンプの一方の出力と他方の出力とがそれぞれ共通接
続された相補共通データ線と、前記相補共通データ線か
ら相補入力信号を受け所定の電圧振幅に増幅する電流セ
ンス回路と、前記電流センス回路の相補出力を受け、こ
れを論理レベルに増幅して出力するセンスアンプ回路と
を有する半導体記憶装置であって、前記電流センス回路
は、前記相補共通データ線の電流信号を電圧信号に変換
して相補出力を送出する電流−電圧変換回路と、前記電
流−電圧変換回路の相補出力にそれぞれ接続された２組
のエミッタフォロア回路と、前記エミッタフォロア回路
の相補出力を相補入力とし、前記電流−電圧変換回路の
相補出力に相補出力が接続され、前記エミッタフォロワ
回路の相補出力の送出と同時刻に制御信号で駆動され、
前記電流−電圧変換回路の相補出力振幅を増幅する電圧
増幅回路とを有することを特徴とする。
め、本発明は、それぞれの入力に対応する相補入力信号
を受ける差動アンプを含み、所定の選択信号に従って択
一的に動作状態にされる複数のセンスアンプと、前記差
動アンプの一方の出力と他方の出力とがそれぞれ共通接
続された相補共通データ線と、前記相補共通データ線か
ら相補入力信号を受け所定の電圧振幅に増幅する電流セ
ンス回路と、前記電流センス回路の相補出力を受け、こ
れを論理レベルに増幅して出力するセンスアンプ回路と
を有する半導体記憶装置であって、前記電流センス回路
は、前記相補共通データ線の電流信号を電圧信号に変換
して相補出力を送出する電流−電圧変換回路と、前記電
流−電圧変換回路の相補出力にそれぞれ接続された２組
のエミッタフォロア回路と、前記エミッタフォロア回路
の相補出力を相補入力とし、前記電流−電圧変換回路の
相補出力に相補出力が接続され、前記エミッタフォロワ
回路の相補出力の送出と同時刻に制御信号で駆動され、
前記電流−電圧変換回路の相補出力振幅を増幅する電圧
増幅回路とを有することを特徴とする。
【００１５】前記電流−電圧変換回路は、それぞれのエ
ミッタが前記相補共通データ線に接続され、それぞれの
ベースに所定の定電圧が印加された第１，第２のバイポ
ーラトランジスタと、前記第１，第２のバイポーラトラ
ンジスタのそれぞれのコレクタと電源電圧との間に接続
された第１，第２の抵抗とで構成することができる。
ミッタが前記相補共通データ線に接続され、それぞれの
ベースに所定の定電圧が印加された第１，第２のバイポ
ーラトランジスタと、前記第１，第２のバイポーラトラ
ンジスタのそれぞれのコレクタと電源電圧との間に接続
された第１，第２の抵抗とで構成することができる。
【００１６】前記電圧増幅回路は、それぞれのベースに
前記エミッタフォロア回路の相補出力が入力され、それ
ぞれのエミッタが共通接続され、それぞれのコレクタか
ら相補出力が送出される第３，第４のバイポーラトラン
ジスタと、前記第３，第４のバイポーラトランジスタの
エミッタと接地との間に接続されたスイッチ手段とを有
する差動アンプを含むことができる。
前記エミッタフォロア回路の相補出力が入力され、それ
ぞれのエミッタが共通接続され、それぞれのコレクタか
ら相補出力が送出される第３，第４のバイポーラトラン
ジスタと、前記第３，第４のバイポーラトランジスタの
エミッタと接地との間に接続されたスイッチ手段とを有
する差動アンプを含むことができる。
【００１７】
【作用】上記構成の半導体記憶装置によれば、特に、電
流センス回路は、相補共通データ線の電流信号を電圧信
号に変換して相補出力を送出する電流−電圧変換回路
と、前記電流−電圧変換回路の相補出力にそれぞれ接続
された２組のエミッタフォロア回路と、前記エミッタフ
ォロア回路の相補出力を相補入力とし、前記電流−電圧
変換回路の相補出力に相補出力が接続され、前記エミッ
タフォロワ回路の相補出力の送出と同時刻に制御信号で
駆動され、前記電流−電圧変換回路の相補出力振幅を増
幅する電圧増幅回路とを有しているので、電流−電圧変
換回路の相補出力を電圧増幅回路で帰還的に増幅して、
その相補出力をセンスアンプ回路に送出する。
流センス回路は、相補共通データ線の電流信号を電圧信
号に変換して相補出力を送出する電流−電圧変換回路
と、前記電流−電圧変換回路の相補出力にそれぞれ接続
された２組のエミッタフォロア回路と、前記エミッタフ
ォロア回路の相補出力を相補入力とし、前記電流−電圧
変換回路の相補出力に相補出力が接続され、前記エミッ
タフォロワ回路の相補出力の送出と同時刻に制御信号で
駆動され、前記電流−電圧変換回路の相補出力振幅を増
幅する電圧増幅回路とを有しているので、電流−電圧変
換回路の相補出力を電圧増幅回路で帰還的に増幅して、
その相補出力をセンスアンプ回路に送出する。
【００１８】
【実施例】以下本発明の好適な実施例について添附図面
を参照にして詳細に説明する。図１は、本発明にかかわ
る半導体記憶装置の一実施例を示している。なお、以下
の説明においては、従来例と同一若しくは相当する部分
に同一符号を付している。同図に示す半導体記憶装置
は、本発明をＢｉＣＭＯＳ・ＳＲＡＭに適用したもので
あり、図１には、その読出し回路を部分的に示してお
り、読出し回路以外の回路構成は、公知のものが採用さ
れる。
を参照にして詳細に説明する。図１は、本発明にかかわ
る半導体記憶装置の一実施例を示している。なお、以下
の説明においては、従来例と同一若しくは相当する部分
に同一符号を付している。同図に示す半導体記憶装置
は、本発明をＢｉＣＭＯＳ・ＳＲＡＭに適用したもので
あり、図１には、その読出し回路を部分的に示してお
り、読出し回路以外の回路構成は、公知のものが採用さ
れる。
【００１９】図１に示した読出し回路は、４個の第１セ
ンスアンプＳＡ１１〜ＳＡ１４と、各センスアンプＳＡ
１１〜ＳＡ１４のそれぞれの相補出力が接続された相補
共通データ線ＤＬ，−ＤＬと、この相補共通データ線Ｄ
Ｌ，−ＤＬが入力された電流センス回路ＩＶ２と、この
電流センス回路ＩＶ２の相補出力Ｅ，−Ｅが入力された
第３センスアンプ回路ＳＡ３とを有しており、第３セン
スアンプ回路ＳＡ３から相補出力Ｄ，−Ｄが外部に送出
される。
ンスアンプＳＡ１１〜ＳＡ１４と、各センスアンプＳＡ
１１〜ＳＡ１４のそれぞれの相補出力が接続された相補
共通データ線ＤＬ，−ＤＬと、この相補共通データ線Ｄ
Ｌ，−ＤＬが入力された電流センス回路ＩＶ２と、この
電流センス回路ＩＶ２の相補出力Ｅ，−Ｅが入力された
第３センスアンプ回路ＳＡ３とを有しており、第３セン
スアンプ回路ＳＡ３から相補出力Ｄ，−Ｄが外部に送出
される。
【００２０】第１センスアンプＳＡ１１は、差動アンプ
を構成する一対のバイポーラＴ１１，Ｔ１２と、ＮＭＯ
ＳトランジスタＭ１とを有し、相補入力ＢＬ１１，ＢＬ
１２がそれぞれバイポーラＴ１１，Ｔ１２のベースに接
続され、バイポーラＴ１１と同Ｔ１２のエミッタが共通
接続され、エミッタはＮＭＯＳＭ１のソース−ドレイン
を介して接地（ＧＮＤ）されている。
を構成する一対のバイポーラＴ１１，Ｔ１２と、ＮＭＯ
ＳトランジスタＭ１とを有し、相補入力ＢＬ１１，ＢＬ
１２がそれぞれバイポーラＴ１１，Ｔ１２のベースに接
続され、バイポーラＴ１１と同Ｔ１２のエミッタが共通
接続され、エミッタはＮＭＯＳＭ１のソース−ドレイン
を介して接地（ＧＮＤ）されている。
【００２１】バイポーラＴ１１，Ｔ１２のコレクタ（第
１センスアンプＳＡ１１の相補出力）は、それぞれ相補
共通データ線ＤＬ，−ＤＬに接続されている。ＮＭＯＳ
Ｍ１のゲートには、選択信号ＳＡＥ１１が入力されてい
る。相補入力ＢＬ，−ＢＬは、図１には示していない
が、直接もしくはスイッチを介して複数のメモリセルの
相補関係にあるポートに接続されている。他の３個の第
１センスアンプＳＡ１２〜ＳＡ１４は、第１センスアン
プＳＡ１１と同様な構成になっている。
１センスアンプＳＡ１１の相補出力）は、それぞれ相補
共通データ線ＤＬ，−ＤＬに接続されている。ＮＭＯＳ
Ｍ１のゲートには、選択信号ＳＡＥ１１が入力されてい
る。相補入力ＢＬ，−ＢＬは、図１には示していない
が、直接もしくはスイッチを介して複数のメモリセルの
相補関係にあるポートに接続されている。他の３個の第
１センスアンプＳＡ１２〜ＳＡ１４は、第１センスアン
プＳＡ１１と同様な構成になっている。
【００２２】本発明では、第１センスアンプＳＡ１１〜
ＳＡ１４の個数や構成に制限はないが、少なくとも選択
的に動作状態になり、複数のメモリセルからの相補関係
にある読出し信号に基づき、相補共通データ線ＤＬ，−
ＤＬを電流駆動する機能を持つ必要がある。
ＳＡ１４の個数や構成に制限はないが、少なくとも選択
的に動作状態になり、複数のメモリセルからの相補関係
にある読出し信号に基づき、相補共通データ線ＤＬ，−
ＤＬを電流駆動する機能を持つ必要がある。
【００２３】電流センス回路ＩＶ２は、電流−電圧変換
回路ＩＶＭ１と、２組のエミッタフォロア回路ＥＭ１，
ＥＭ２と、電圧増幅回路ＡＭＰ１とで構成されている。
電流−電圧変換回路ＩＶＭ１は、その相補入力となる相
補共通データ線ＤＬ，−ＤＬにエミッタがそれぞれ接続
されたバイポーラＴ２１，Ｔ２２と、電源電圧（ＶＤ
Ｄ）とバイポーラＴ２１，２２のコレクタ間にぞれぞれ
接続された抵抗Ｒ１，Ｒ２と、バイポーラＴ２１，Ｔ２
２のエミッタと接地（ＧＮＤ）との間にそれぞれ接続さ
れた定電流源Ｉ１１，Ｉ１２とにより構成されている。
回路ＩＶＭ１と、２組のエミッタフォロア回路ＥＭ１，
ＥＭ２と、電圧増幅回路ＡＭＰ１とで構成されている。
電流−電圧変換回路ＩＶＭ１は、その相補入力となる相
補共通データ線ＤＬ，−ＤＬにエミッタがそれぞれ接続
されたバイポーラＴ２１，Ｔ２２と、電源電圧（ＶＤ
Ｄ）とバイポーラＴ２１，２２のコレクタ間にぞれぞれ
接続された抵抗Ｒ１，Ｒ２と、バイポーラＴ２１，Ｔ２
２のエミッタと接地（ＧＮＤ）との間にそれぞれ接続さ
れた定電流源Ｉ１１，Ｉ１２とにより構成されている。
【００２４】バイポーラＴ２１，Ｔ２２のベースには、
所定の電圧Ｖｒｅｆが印加されている。エミッタフォロ
ワ回路ＥＭ１，ＥＭ２は、それぞれのコレクタが電源に
接続されたバイポーラＴ２３，Ｔ２４と、バイポーラＴ
２３，Ｔ２４の各エミッタと接地（ＧＮＤ）との間に接
続された定電流源Ｉ１３，Ｉ１４とにより構成されてい
る。
所定の電圧Ｖｒｅｆが印加されている。エミッタフォロ
ワ回路ＥＭ１，ＥＭ２は、それぞれのコレクタが電源に
接続されたバイポーラＴ２３，Ｔ２４と、バイポーラＴ
２３，Ｔ２４の各エミッタと接地（ＧＮＤ）との間に接
続された定電流源Ｉ１３，Ｉ１４とにより構成されてい
る。
【００２５】バイポーラＴ２３，Ｔ２４の各ベースは、
電流−電圧変換回路ＩＶＭ１の相補出力であるバイポー
ラＴ２１，Ｔ２２のコレクタ（Ｆ，−Ｆ）に接続されて
いる。そして、バイポーラＴ２３，Ｔ２４のエミッタ
は、電流センス回路ＩＶ２の相補出力Ｅ，−Ｅにそれぞ
れ接続されている。
電流−電圧変換回路ＩＶＭ１の相補出力であるバイポー
ラＴ２１，Ｔ２２のコレクタ（Ｆ，−Ｆ）に接続されて
いる。そして、バイポーラＴ２３，Ｔ２４のエミッタ
は、電流センス回路ＩＶ２の相補出力Ｅ，−Ｅにそれぞ
れ接続されている。
【００２６】電圧増幅回路ＡＭＰ１は、エミッタが共通
接続されたバイポーラＴ３１，Ｔ３２と、バイポーラＴ
３１，Ｔ３２のエミッタと接地（ＧＮＤ）との間に接続
されたＮＭＯＳＭ３１とを有し、これらにより差動アン
プを構成している。
接続されたバイポーラＴ３１，Ｔ３２と、バイポーラＴ
３１，Ｔ３２のエミッタと接地（ＧＮＤ）との間に接続
されたＮＭＯＳＭ３１とを有し、これらにより差動アン
プを構成している。
【００２７】電圧増幅回路ＡＭＰ１の入力であるバイポ
ーラＴ３１，Ｔ３２のベースは、それぞれエミッタフォ
ロワ回路ＥＭ１，ＥＭ２の相補出力（Ｅ，−Ｅ）に接続
されている。電圧増幅回路ＡＭＰ１の相補出力であるバ
イポーラＴ３１，Ｔ３２のコレクタは、電流−電圧変換
回路ＩＶＭ１の相補出力であるＦ，−Ｆに帰還接続され
ている。ＮＭＯＳトランジスタＭ３１のゲートには、制
御信号ＡＥが入力される。電流センス回路ＩＶ２の相補
出力Ｅ，−Ｅは、第３センスアンプ回路ＳＡ３に入力さ
れている。
ーラＴ３１，Ｔ３２のベースは、それぞれエミッタフォ
ロワ回路ＥＭ１，ＥＭ２の相補出力（Ｅ，−Ｅ）に接続
されている。電圧増幅回路ＡＭＰ１の相補出力であるバ
イポーラＴ３１，Ｔ３２のコレクタは、電流−電圧変換
回路ＩＶＭ１の相補出力であるＦ，−Ｆに帰還接続され
ている。ＮＭＯＳトランジスタＭ３１のゲートには、制
御信号ＡＥが入力される。電流センス回路ＩＶ２の相補
出力Ｅ，−Ｅは、第３センスアンプ回路ＳＡ３に入力さ
れている。
【００２８】第３センスアンプ回路ＳＡ３は、この実施
例ではＰチャネルＭＯＳＦＥＴ（以下、ＰＭＯＳと略
す）Ｍ１１，Ｍ１２，Ｍ１５，Ｍ１６およびＮＭＯＳＭ
１３，Ｍ１４，Ｍ１７，Ｍ１８で構成された２組のＣＭ
ＯＳ差動増幅器と、その動作状態を制御するＮＭＯＳＭ
１９により構成している。
例ではＰチャネルＭＯＳＦＥＴ（以下、ＰＭＯＳと略
す）Ｍ１１，Ｍ１２，Ｍ１５，Ｍ１６およびＮＭＯＳＭ
１３，Ｍ１４，Ｍ１７，Ｍ１８で構成された２組のＣＭ
ＯＳ差動増幅器と、その動作状態を制御するＮＭＯＳＭ
１９により構成している。
【００２９】次に、以上のように構成された読出し回路
の動作について説明する。読出し動作では、まず、４個
の第１センスアンプＳＡ１１〜ＳＡ１４のうち、読出し
選択されたメモリセルに対応した１つの第１センスアン
プが択一的に動作状態になる。この状態は、選択信号Ｓ
ＡＥ１１〜ＳＡＥ１４のいずれかが”Ｈｉｇｈ”状態に
なることにより選択される。
の動作について説明する。読出し動作では、まず、４個
の第１センスアンプＳＡ１１〜ＳＡ１４のうち、読出し
選択されたメモリセルに対応した１つの第１センスアン
プが択一的に動作状態になる。この状態は、選択信号Ｓ
ＡＥ１１〜ＳＡＥ１４のいずれかが”Ｈｉｇｈ”状態に
なることにより選択される。
【００３０】いま、例えば、選択信号ＳＡＥ１１が”Ｈ
ｉｇｈ”状態になり、第１センスアンプＳＡ１１が動作
状態になったとすると、第１センスアンプＳＡ１１は、
メモリセルからＢＬ１１，ＢＬ１２を介して伝達された
相補電圧信号の電位差を検出し、この電位差により、バ
イポーラＴ１１，Ｔ１２のコレクタ電流に差が生じ、こ
の電流によって相補共通データ線ＤＬ，−ＤＬは電流駆
動される。
ｉｇｈ”状態になり、第１センスアンプＳＡ１１が動作
状態になったとすると、第１センスアンプＳＡ１１は、
メモリセルからＢＬ１１，ＢＬ１２を介して伝達された
相補電圧信号の電位差を検出し、この電位差により、バ
イポーラＴ１１，Ｔ１２のコレクタ電流に差が生じ、こ
の電流によって相補共通データ線ＤＬ，−ＤＬは電流駆
動される。
【００３１】このようなバイポーラＴ１１，Ｔ１２のコ
レクタ電流の差は、相補共通データ線ＤＬ，−ＤＬを介
して電流センス回路ＩＶ２の電流−電圧変換回路ＩＶＭ
１に伝達される。相補共通データ線ＤＬ，−ＤＬの電流
差を受けた電流−電圧変換回路ＩＶＭ１では、抵抗Ｒ
１，Ｒ２により、オームの法則に基づき、電圧の振幅信
号として検出され、Ｆ，−Ｆに相補的に出力される。
レクタ電流の差は、相補共通データ線ＤＬ，−ＤＬを介
して電流センス回路ＩＶ２の電流−電圧変換回路ＩＶＭ
１に伝達される。相補共通データ線ＤＬ，−ＤＬの電流
差を受けた電流−電圧変換回路ＩＶＭ１では、抵抗Ｒ
１，Ｒ２により、オームの法則に基づき、電圧の振幅信
号として検出され、Ｆ，−Ｆに相補的に出力される。
【００３２】ここで、Ｆ，−Ｆとして出力される信号の
振幅は、従来技術の項で説明した理由により、例えば、
１ＭｂｉｔクラスのＢｉＣＭＯＳ・ＳＲＡＭの場合、約
300ｍＶ以下にする。そして、このＦ，−Ｆの電圧信号
は、エミッタフォロア回路ＥＭ１，ＥＭ２を介して電流
センス回路ＩＶ２の相補出力Ｅ，−Ｅとして送出され
る。
振幅は、従来技術の項で説明した理由により、例えば、
１ＭｂｉｔクラスのＢｉＣＭＯＳ・ＳＲＡＭの場合、約
300ｍＶ以下にする。そして、このＦ，−Ｆの電圧信号
は、エミッタフォロア回路ＥＭ１，ＥＭ２を介して電流
センス回路ＩＶ２の相補出力Ｅ，−Ｅとして送出され
る。
【００３３】一方、このＥ，−Ｅに信号が送出される同
時刻において、制御信号ＡＥを”Ｈｉｇｈ”状態とする
ことにより、差動アンプを構成する電圧増幅回路ＡＭＰ
１が作動状態になり、300 ｍＶ以下であったＦ，−Ｆの
振幅を帰還的に増幅し、例えば、Ｆ，−Ｆの振幅を800
ｍＶ以上に急速に増大させる。このように増幅された信
号は、電流センス回路ＩＶ２の相補出力Ｅ，−Ｅに伝達
される。そして、Ｅ，−Ｅの相補出力信号は、第３セン
スアンプ回路ＳＡ３に伝達され、そのＣＭＯＳ型差動増
幅器の作動により、ＣＭＯＳ論理レベル（５Ｖ振幅）の
信号振幅に変換され、読出し回路の相補出力ＤＯ，−Ｄ
Ｏに出力される。
時刻において、制御信号ＡＥを”Ｈｉｇｈ”状態とする
ことにより、差動アンプを構成する電圧増幅回路ＡＭＰ
１が作動状態になり、300 ｍＶ以下であったＦ，−Ｆの
振幅を帰還的に増幅し、例えば、Ｆ，−Ｆの振幅を800
ｍＶ以上に急速に増大させる。このように増幅された信
号は、電流センス回路ＩＶ２の相補出力Ｅ，−Ｅに伝達
される。そして、Ｅ，−Ｅの相補出力信号は、第３セン
スアンプ回路ＳＡ３に伝達され、そのＣＭＯＳ型差動増
幅器の作動により、ＣＭＯＳ論理レベル（５Ｖ振幅）の
信号振幅に変換され、読出し回路の相補出力ＤＯ，−Ｄ
Ｏに出力される。
【００３４】さて、以上のような読出し回路によれば、
図２に示した従来の回路では、電流センス回路ＩＶ１か
ら300 ｍＶ以下の振幅の相補出力しか得られなかったの
に対して、本実施例では、電圧増幅回路ＡＭＰ１を付加
し、これを電流センス回路ＩＶ２から相補出力が送出さ
れる時刻と同時刻に動作状態にすることにより、電流セ
ンス回路ＩＶ２より800 ｍＶ以上の振幅の相補出力が第
３センスアンプ回路ＳＡ３に供給され、図２に示した第
２センスアンプＳＡ２が不要になり、読出し回路の相補
共通データ線ＤＬ，−ＤＬから出力ＤＯ，−ＤＯまでの
センスアンプの段数が削減される。
図２に示した従来の回路では、電流センス回路ＩＶ１か
ら300 ｍＶ以下の振幅の相補出力しか得られなかったの
に対して、本実施例では、電圧増幅回路ＡＭＰ１を付加
し、これを電流センス回路ＩＶ２から相補出力が送出さ
れる時刻と同時刻に動作状態にすることにより、電流セ
ンス回路ＩＶ２より800 ｍＶ以上の振幅の相補出力が第
３センスアンプ回路ＳＡ３に供給され、図２に示した第
２センスアンプＳＡ２が不要になり、読出し回路の相補
共通データ線ＤＬ，−ＤＬから出力ＤＯ，−ＤＯまでの
センスアンプの段数が削減される。
【００３５】従って、図２の第２センスアンプＳＡ２を
構成するＥＣＬ回路１段分に相当する伝達遅延時間を短
縮することができる。また、図１に示した読出し回路で
は、電流−電圧変換動作に対する加速効果がある。
構成するＥＣＬ回路１段分に相当する伝達遅延時間を短
縮することができる。また、図１に示した読出し回路で
は、電流−電圧変換動作に対する加速効果がある。
【００３６】すなわち、電圧増幅回路ＡＭＰ１を構成す
る差動アンプは、その相補入力の信号電位差が100 ｍＶ
以下で十分な増幅作用があるため、電流センス回路ＩＶ
２の相補出力Ｅ，−Ｅの信号振幅が０ｍＶより例えば30
0 ｍＶに変移していく途中において、適格なタイミング
で制御信号ＡＥを”Ｈｉｇｈ”とし、電圧増幅器ＡＭＰ
１を動作状態にすることにより、電流センス回路ＩＶ２
は、自律的かつ急速にその出力Ｅ，−Ｅを800 ｍ以上の
出力振幅に増幅するため、電流センス回路ＩＶ２自体も
従来例のものよりも高速に動作する。
る差動アンプは、その相補入力の信号電位差が100 ｍＶ
以下で十分な増幅作用があるため、電流センス回路ＩＶ
２の相補出力Ｅ，−Ｅの信号振幅が０ｍＶより例えば30
0 ｍＶに変移していく途中において、適格なタイミング
で制御信号ＡＥを”Ｈｉｇｈ”とし、電圧増幅器ＡＭＰ
１を動作状態にすることにより、電流センス回路ＩＶ２
は、自律的かつ急速にその出力Ｅ，−Ｅを800 ｍ以上の
出力振幅に増幅するため、電流センス回路ＩＶ２自体も
従来例のものよりも高速に動作する。
【００３７】さらに、以上のことから第１センスアンプ
ＳＡ１１〜ＳＡ１４の電流駆動に基づく電流センス回路
ＩＶ２の出力電圧振幅を小さくできるため、読出し動作
と読出し回復動作のより高速化が期待できる。なお、制
御信号ＡＥは、例えば、第１センスアンプＳＡ１１〜Ｓ
Ａ１４の制御信号ＳＡＥ１１〜ＳＡＥ１４と同期したタ
イミングなどを使用することで比較的容易に発生させる
ことが可能である。
ＳＡ１１〜ＳＡ１４の電流駆動に基づく電流センス回路
ＩＶ２の出力電圧振幅を小さくできるため、読出し動作
と読出し回復動作のより高速化が期待できる。なお、制
御信号ＡＥは、例えば、第１センスアンプＳＡ１１〜Ｓ
Ａ１４の制御信号ＳＡＥ１１〜ＳＡＥ１４と同期したタ
イミングなどを使用することで比較的容易に発生させる
ことが可能である。
【００３８】また、電流センス回路ＩＶ２は、上記実施
例で示したもの限定されることはなく、例えば、定電流
源Ｉ１１，Ｉ１２は、他の回路構成により必ずしも必要
としない。さらに、エミッタフォロワ回路ＥＭ１，ＥＭ
２の低電流源Ｉ１３，Ｉ１４は、抵抗手段もしくはＭＯ
ＳＦＥＴによっても構成できる。さらにまた、エミッタ
フォロワ回路ＥＭ１，ＥＭ２は、カスケード接続のバイ
ポーラを含む回路でも構成できるし、電圧増幅回路ＡＭ
Ｐ１のＭＯＳＭ３１は、バイポーラとしても構成でき
る。また、本発明は、ＢｉＣＭＯＳ・ＳＲＡＭ回路の読
出し用だけでなく、例えば、バイポーラＲＡＭにも適用
することができる。
例で示したもの限定されることはなく、例えば、定電流
源Ｉ１１，Ｉ１２は、他の回路構成により必ずしも必要
としない。さらに、エミッタフォロワ回路ＥＭ１，ＥＭ
２の低電流源Ｉ１３，Ｉ１４は、抵抗手段もしくはＭＯ
ＳＦＥＴによっても構成できる。さらにまた、エミッタ
フォロワ回路ＥＭ１，ＥＭ２は、カスケード接続のバイ
ポーラを含む回路でも構成できるし、電圧増幅回路ＡＭ
Ｐ１のＭＯＳＭ３１は、バイポーラとしても構成でき
る。また、本発明は、ＢｉＣＭＯＳ・ＳＲＡＭ回路の読
出し用だけでなく、例えば、バイポーラＲＡＭにも適用
することができる。
【００３９】
【発明の効果】以上、実施例で詳細に説明したように、
この発明にかかる半導体記憶装置によれば、読出し回路
のセンスアンプの段数が削減されるとともに、電流セン
ス回路の動作が高速化されるので、読出し伝達遅延時間
の短縮が期待できる。
この発明にかかる半導体記憶装置によれば、読出し回路
のセンスアンプの段数が削減されるとともに、電流セン
ス回路の動作が高速化されるので、読出し伝達遅延時間
の短縮が期待できる。
【図１】本発明にかかる半導体記憶装置の一実施例を示
す回路図である。
す回路図である。
【図２】従来の半導体記憶装置の一例を示す回路図であ
る。
る。
ＳＡ１１〜ＳＡ１４ 第１センスアンプ ＤＬ，−ＤＬ 相補共通データ線 ＩＶ２ 電流センス回路 ＳＡ３ 第３センスアンプ回路 ＩＶＭ１ 電流−電圧変換回路 ＥＭ１，ＥＭ２ エミッタフォロワ回路 ＡＭＰ１ 電圧増幅回路
Claims (3)
- 【請求項１】 それぞれの入力に対応する相補入力信号
を受ける差動アンプを含み、所定の選択信号に従って択
一的に動作状態にされる複数のセンスアンプと、 前記差動アンプの一方の出力と他方の出力とがそれぞれ
共通接続された相補共通データ線と、 前記相補共通データ線から相補入力信号を受け所定の電
圧振幅に増幅する電流センス回路と、 前記電流センス回路の相補出力を受け、これを論理レベ
ルに増幅して出力するセンスアンプ回路とを有する半導
体記憶装置であって、 前記電流センス回路は、前記相補共通データ線の電流信
号を電圧信号に変換して相補出力を送出する電流−電圧
変換回路と、 前記電流−電圧変換回路の相補出力にそれぞれ接続され
た２組のエミッタフォロア回路と、 前記エミッタフォロア回路の相補出力を相補入力とし、
前記電流−電圧変換回路の相補出力に相補出力が接続さ
れ、前記エミッタフォロワ回路の相補出力の送出と同時
刻に制御信号で駆動され、前記電流−電圧変換回路の相
補出力振幅を増幅する電圧増幅回路とを有することを特
徴とする。 - 【請求項２】 前記電流−電圧変換回路は、それぞれの
エミッタが前記相補共通データ線に接続され、それぞれ
のベースに所定の定電圧が印加された第１，第２のバイ
ポーラトランジスタと、 前記第１，第２のバイポーラトランジスタのそれぞれの
コレクタと電源電圧との間に接続された第１，第２の抵
抗とを含むことを特徴とする請求項１記載の半導体記憶
装置。 - 【請求項３】 前記電圧増幅回路は、それぞれのベース
に前記エミッタフォロア回路の相補出力が入力され、そ
れぞれのエミッタが共通接続され、それぞれのコレクタ
から相補出力が送出される第３，第４のバイポーラトラ
ンジスタと、 前記第３，第４のバイポーラトランジスタのエミッタと
接地との間に接続されたスイッチ手段とを有する差動ア
ンプを含むことを特徴とする請求項１または２のいずれ
か１項に記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4058488A JPH05347098A (ja) | 1992-03-16 | 1992-03-16 | 半導体記憶装置 |
| US08/033,234 US5301158A (en) | 1992-03-16 | 1993-03-16 | Data reading circuit including a current sensing amplifier circuit |
| US08/181,609 US5406148A (en) | 1992-03-16 | 1994-01-13 | Data reading circuit including a current sensing amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4058488A JPH05347098A (ja) | 1992-03-16 | 1992-03-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05347098A true JPH05347098A (ja) | 1993-12-27 |
Family
ID=13085821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4058488A Pending JPH05347098A (ja) | 1992-03-16 | 1992-03-16 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5301158A (ja) |
| JP (1) | JPH05347098A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3302734B2 (ja) * | 1992-09-16 | 2002-07-15 | 株式会社東芝 | 半導体記憶装置 |
| KR960008456B1 (en) * | 1993-10-06 | 1996-06-26 | Hyundai Electronics Ind | Sense amplifier of semiconductor memory device |
| JPH0945085A (ja) * | 1995-07-28 | 1997-02-14 | Nec Corp | 半導体メモリ |
| TW326535B (en) * | 1995-08-08 | 1998-02-11 | Hitachi Ltd | Semiconductor memory device and read-out circuit |
| US5815452A (en) * | 1997-06-12 | 1998-09-29 | Enable Semiconductor, Inc. | High-speed asynchronous memory with current-sensing sense amplifiers |
| JP3031298B2 (ja) * | 1997-06-18 | 2000-04-10 | 日本電気株式会社 | 電流検出型センスアンプ |
| FR2765026B1 (fr) * | 1997-06-19 | 1999-08-13 | Sgs Thomson Microelectronics | Procede et circuit de lecture pour memoire dynamique |
| KR100326236B1 (ko) | 1998-12-30 | 2002-05-09 | 박종섭 | 모스/바이폴라복합트랜지스터를이용한반도체메모리장치의감지증폭기 |
| GB0008193D0 (en) | 2000-04-05 | 2000-05-24 | Rolls Royce Plc | A gas turbine engine blade containment assembly |
| US10277216B1 (en) * | 2017-09-27 | 2019-04-30 | Apple Inc. | Wide range input voltage differential receiver |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3033174C2 (de) * | 1980-09-03 | 1982-10-21 | Siemens AG, 1000 Berlin und 8000 München | Leseverstärker für einen Bipolar-Speicherbaustein |
| US4604533A (en) * | 1982-12-28 | 1986-08-05 | Tokyo Shibaura Denki Kabushiki Kaisha | Sense amplifier |
| US4553053A (en) * | 1983-10-03 | 1985-11-12 | Honeywell Information Systems Inc. | Sense amplifier |
| US4618785A (en) * | 1984-09-06 | 1986-10-21 | Thomson Components - Mostek Corporation | CMOS sense amplifier with level shifter |
| US4618755A (en) * | 1985-05-28 | 1986-10-21 | The Boeing Company | Universal matrix switching device |
| US5204838A (en) * | 1988-10-28 | 1993-04-20 | Fuji Xerox Co., Ltd. | High speed readout circuit |
| JPH02301221A (ja) * | 1989-05-15 | 1990-12-13 | Casio Comput Co Ltd | 薄膜トランジスタによるダイナミック論理回路 |
| JPH03185698A (ja) * | 1989-12-15 | 1991-08-13 | Hitachi Ltd | 半導体集積回路装置 |
| US4991141A (en) * | 1990-02-08 | 1991-02-05 | Texas Instruments Incorporated | Sense amplifier and method for sensing the outputs of static random access memory cells |
| US5206550A (en) * | 1991-06-20 | 1993-04-27 | Texas Instruments, Incorporated | Amplifier with actively clamped load |
| US5294847A (en) * | 1992-08-31 | 1994-03-15 | Motorola, Inc. | Latching sense amplifier |
-
1992
- 1992-03-16 JP JP4058488A patent/JPH05347098A/ja active Pending
-
1993
- 1993-03-16 US US08/033,234 patent/US5301158A/en not_active Expired - Lifetime
-
1994
- 1994-01-13 US US08/181,609 patent/US5406148A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5301158A (en) | 1994-04-05 |
| US5406148A (en) | 1995-04-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020416 |