JP3031298B2 - 電流検出型センスアンプ - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、スタティック型Ｒ
ＡＭのセンスアンプ回路に関し、特にバイポーラトラン
ジスタを用いて構成された電流検出方式の高速センスア
ンプ回路に関する。
ＡＭのセンスアンプ回路に関し、特にバイポーラトラン
ジスタを用いて構成された電流検出方式の高速センスア
ンプ回路に関する。
【０００２】
【従来の技術】図５は、従来のＢｉｐ素子を用いた電流
検出型のセンスアンプを有するメモリ回路である。図５
において、ＮＰＮトランジスタＱ１，Ｑ２，Ｑ３はビッ
ト線の選択用素子であり、ＶＹＩＮ１端子が高電位とな
ることによりビット線の選択が行われ、定電流源ＩＲ
１，ＩＲ２，ＩＹに電流が流れる。また、ＮＰＮトラン
ジスタＱ４，Ｑ６及び定電流源ＩＢ１，ＩＢ２は、ビッ
ト線の非選択にビット線の電位を上げるための素子であ
る。またビット線Ｂ１，Ｂ２にはＮＰＮトランジスタＱ
６，Ｑ７のエミッタ端子が接続され、ＮＰＮトランジス
タＱ６，Ｑ７のコレクタ端子はデータ線Ｄ１，Ｄ２を介
してＮＰＮトランジスタＱ８，Ｑ９のエミッタ端子に接
続されており、ＮＰＮトランジスタＱ８，Ｑ９のコレク
タ端子には、メモリセルの選択時に流れる電流を電圧に
変換するための抵抗Ｒｓ１，Ｒｓ２が接続されている。
またＮＰＮトランジスタＱ６，Ｑ７のベース端子に接続
された制御端子ＶＲ１，ＶＲ２はデータの読み出し時に
は両者とも高電位であり、データの書き込み時にはどち
らかの電位が低くなるようになっている。またＮＰＮト
ランジスタＱ８，Ｑ９のベース端子は定電圧源ＶＢＢに
接続されており、データ線Ｄ１，Ｄ２が常に一定の電圧
になるように構成されている。
検出型のセンスアンプを有するメモリ回路である。図５
において、ＮＰＮトランジスタＱ１，Ｑ２，Ｑ３はビッ
ト線の選択用素子であり、ＶＹＩＮ１端子が高電位とな
ることによりビット線の選択が行われ、定電流源ＩＲ
１，ＩＲ２，ＩＹに電流が流れる。また、ＮＰＮトラン
ジスタＱ４，Ｑ６及び定電流源ＩＢ１，ＩＢ２は、ビッ
ト線の非選択にビット線の電位を上げるための素子であ
る。またビット線Ｂ１，Ｂ２にはＮＰＮトランジスタＱ
６，Ｑ７のエミッタ端子が接続され、ＮＰＮトランジス
タＱ６，Ｑ７のコレクタ端子はデータ線Ｄ１，Ｄ２を介
してＮＰＮトランジスタＱ８，Ｑ９のエミッタ端子に接
続されており、ＮＰＮトランジスタＱ８，Ｑ９のコレク
タ端子には、メモリセルの選択時に流れる電流を電圧に
変換するための抵抗Ｒｓ１，Ｒｓ２が接続されている。
またＮＰＮトランジスタＱ６，Ｑ７のベース端子に接続
された制御端子ＶＲ１，ＶＲ２はデータの読み出し時に
は両者とも高電位であり、データの書き込み時にはどち
らかの電位が低くなるようになっている。またＮＰＮト
ランジスタＱ８，Ｑ９のベース端子は定電圧源ＶＢＢに
接続されており、データ線Ｄ１，Ｄ２が常に一定の電圧
になるように構成されている。
【０００３】次に、この回路の動作を説明する。まずビ
ット線Ｂ１，Ｂ２につながるメモリセル（Ｍｅｍｏｒｙ
Ｃｅｌｌ）にアクセスしていない状態では、ビット線
の選択端子ＶＹＩＮ１端子は低電位であり、端子ＶＲ
１，ＶＲ２，ＶＹＹは高電位となっている。
ット線Ｂ１，Ｂ２につながるメモリセル（Ｍｅｍｏｒｙ
Ｃｅｌｌ）にアクセスしていない状態では、ビット線
の選択端子ＶＹＩＮ１端子は低電位であり、端子ＶＲ
１，ＶＲ２，ＶＹＹは高電位となっている。
【０００４】このとき、端子ＶＹＹの電位を端子ＶＲ
１，ＶＲ２よりも高い電圧に設定することにより、トラ
ンジスタＱ４，Ｑ５を介して定電流源ＩＢ１，ＩＢ２に
電流が流れ、ビット線の電位は、端子ＶＹＹの電圧より
トランジスタのエミッタベース間に生じる電圧Ｖｆ１分
低い値となる。そして、この電圧に対して端子ＶＲ１，
ＶＲ２の電圧をバイポーラトランジスタが動作しない電
圧に設定しておくことで、ＮＰＮトランジスタＱ６，Ｑ
７には電流が流れなくなる。
１，ＶＲ２よりも高い電圧に設定することにより、トラ
ンジスタＱ４，Ｑ５を介して定電流源ＩＢ１，ＩＢ２に
電流が流れ、ビット線の電位は、端子ＶＹＹの電圧より
トランジスタのエミッタベース間に生じる電圧Ｖｆ１分
低い値となる。そして、この電圧に対して端子ＶＲ１，
ＶＲ２の電圧をバイポーラトランジスタが動作しない電
圧に設定しておくことで、ＮＰＮトランジスタＱ６，Ｑ
７には電流が流れなくなる。
【０００５】したがって、ワード線ＶＸ２の電圧が上昇
して、メモリセルのＭＯＳトランジスタＭＴ１，ＭＴ２
が導通状態となっても、電流はＮＰＮトランジスタＱ
６，Ｑ７から供給されるのみであり、データ線を流れる
電流には影響を与えない。
して、メモリセルのＭＯＳトランジスタＭＴ１，ＭＴ２
が導通状態となっても、電流はＮＰＮトランジスタＱ
６，Ｑ７から供給されるのみであり、データ線を流れる
電流には影響を与えない。
【０００６】次に読み込み動作の場合では、まずビット
線の選択端子ＶＹＩＮ１の電位が上昇する。すると、Ｎ
ＰＮトランジスタＱ１，Ｑ３が導通状態となり、ビット
線と定電流源ＩＲ１，ＩＲ２がつながり電流が流れるよ
うになる。このときＮＰＮトランジスタＱ２も導通状態
となるため、ＮＰＮトランジスタＱ４，Ｑ５のベースの
電位は低下する。
線の選択端子ＶＹＩＮ１の電位が上昇する。すると、Ｎ
ＰＮトランジスタＱ１，Ｑ３が導通状態となり、ビット
線と定電流源ＩＲ１，ＩＲ２がつながり電流が流れるよ
うになる。このときＮＰＮトランジスタＱ２も導通状態
となるため、ＮＰＮトランジスタＱ４，Ｑ５のベースの
電位は低下する。
【０００７】このことにより、端子ＶＲ１，ＶＲ２の電
位がＮＰＮトランジスタＱ４，Ｑ５のベースの電位より
高くなるため、ビット線の電位は端子ＶＲ１，ＶＲ２に
対してトランジスタＱ６，Ｑ７のＶｆ分低い値になり、
トランジスタＱ６，Ｑ７が導通状態となる。
位がＮＰＮトランジスタＱ４，Ｑ５のベースの電位より
高くなるため、ビット線の電位は端子ＶＲ１，ＶＲ２に
対してトランジスタＱ６，Ｑ７のＶｆ分低い値になり、
トランジスタＱ６，Ｑ７が導通状態となる。
【０００８】したがって、電流は抵抗ＲＳ１，ＲＳ２か
らトランジスタＱ８，Ｑ９、データ線Ｄ１，Ｄ２、トラ
ンジスタＱ６，Ｑ７を介してビット線Ｂ１，Ｂ２、定電
流源ＩＲ１，ＩＲ２に流れる。そして、この状態でメモ
リセルのワード線ＶＸ２が高電位となると、ＭＯＳトラ
ンジスタＭＴ１，ＭＴ２が導通状態となり、メモリセル
の低電位側のノードに対して電流Ｉｃｅ１１が流れ込む
ようになる。
らトランジスタＱ８，Ｑ９、データ線Ｄ１，Ｄ２、トラ
ンジスタＱ６，Ｑ７を介してビット線Ｂ１，Ｂ２、定電
流源ＩＲ１，ＩＲ２に流れる。そして、この状態でメモ
リセルのワード線ＶＸ２が高電位となると、ＭＯＳトラ
ンジスタＭＴ１，ＭＴ２が導通状態となり、メモリセル
の低電位側のノードに対して電流Ｉｃｅ１１が流れ込む
ようになる。
【０００９】このとき、抵抗ＲＳ１，ＲＳ２の両端の電
位はそれぞれＲＳ１×（ＩＲ１＋Ｉｃｅ１１）、ＲＳ２
×ＩＲ２となり、ＲＳ１＝ＲＳ２，ＩＲ１＝ＩＲ２のた
め、出力端子Ｚ１，Ｚ２の間にはＲＳ１×Ｉｃｅ１１の
電位差が生じる。その後、この電位差を次段の増幅器で
増幅することで出力が得られる。
位はそれぞれＲＳ１×（ＩＲ１＋Ｉｃｅ１１）、ＲＳ２
×ＩＲ２となり、ＲＳ１＝ＲＳ２，ＩＲ１＝ＩＲ２のた
め、出力端子Ｚ１，Ｚ２の間にはＲＳ１×Ｉｃｅ１１の
電位差が生じる。その後、この電位差を次段の増幅器で
増幅することで出力が得られる。
【００１０】次に、書き込み動作の場合では、ビット選
択端子ＶＹＩＮ１が選ばれ、又ワード線ＶＸ２が選ばれ
ることで、定電流源ＩＲ１，ＩＲ２に電流Ｉｃｅｌｌが
流れる状態までは、前述した読み出し状態と同様であ
る。そして、この状態で次に端子ＶＲ１またはＶＲ２の
電位を下げる。ここでは、端子ＶＲ１の電位を下げたと
すると、電位の下がった方のビット線Ｂ１の電位は、端
子ＶＲ１の電位よりもＶｆ分低い電位となるため、ビッ
ト線Ｂ１につながる方のメモリセルのノードの電圧も下
がる。よって、セル内のトランジスタＭＮ２及びＭＰ１
はオフ状態に、ＭＰ２及びＭＮ１はオン状態になり、メ
モリセル（Ｍｅｍｏｒｙ Ｃｅｌｌ）にデータが書き込
まれる。
択端子ＶＹＩＮ１が選ばれ、又ワード線ＶＸ２が選ばれ
ることで、定電流源ＩＲ１，ＩＲ２に電流Ｉｃｅｌｌが
流れる状態までは、前述した読み出し状態と同様であ
る。そして、この状態で次に端子ＶＲ１またはＶＲ２の
電位を下げる。ここでは、端子ＶＲ１の電位を下げたと
すると、電位の下がった方のビット線Ｂ１の電位は、端
子ＶＲ１の電位よりもＶｆ分低い電位となるため、ビッ
ト線Ｂ１につながる方のメモリセルのノードの電圧も下
がる。よって、セル内のトランジスタＭＮ２及びＭＰ１
はオフ状態に、ＭＰ２及びＭＮ１はオン状態になり、メ
モリセル（Ｍｅｍｏｒｙ Ｃｅｌｌ）にデータが書き込
まれる。
【００１１】その後、端子ＶＲ１の電位を元の高電位に
戻すことで、書き込み動作を完了させることができる。
また、このとき、非選択状態のビット線はトランジスタ
Ｑ４，Ｑ５で決まっており、高電位になっているので、
端子ＶＲ１の電圧が下がっても、ビット線の電圧は影響
を受けないため、書き込まれることは無い。
戻すことで、書き込み動作を完了させることができる。
また、このとき、非選択状態のビット線はトランジスタ
Ｑ４，Ｑ５で決まっており、高電位になっているので、
端子ＶＲ１の電圧が下がっても、ビット線の電圧は影響
を受けないため、書き込まれることは無い。
【００１２】なお、メモリ回路の特徴として常にいずれ
のビットは選択されているため、定電流源ＩＲ１，ＩＲ
２の電流は常にデータ線Ｄ１，Ｄ２に流れており、デー
タ線Ｄ１，Ｄ２の電位はＶＢＢに対してＮＰＮトランジ
スタＱ８，Ｑ９のＶｆ分低い電圧に固定されることにな
る。
のビットは選択されているため、定電流源ＩＲ１，ＩＲ
２の電流は常にデータ線Ｄ１，Ｄ２に流れており、デー
タ線Ｄ１，Ｄ２の電位はＶＢＢに対してＮＰＮトランジ
スタＱ８，Ｑ９のＶｆ分低い電圧に固定されることにな
る。
【００１３】上述したように従来の電流検出型の回路で
は、電流の変化を読みとるため、データ線及びビット線
の電位が変化しなくてもデータを読みとることが可能と
なっている。
は、電流の変化を読みとるため、データ線及びビット線
の電位が変化しなくてもデータを読みとることが可能と
なっている。
【００１４】
【発明が解決しようとする課題】しかしながら、図５に
示すメモリ回路において、規模の大きなセルを構成する
場合には、消費電力は非常に大きなものとなってしまう
という課題があった。
示すメモリ回路において、規模の大きなセルを構成する
場合には、消費電力は非常に大きなものとなってしまう
という課題があった。
【００１５】その理由は、図５に示す従来例では、各ビ
ット線に定電流源ＩＢ１，ＩＢ２が接続されているた
め、非選択状態のビット線においても、トランジスタＱ
４，Ｑ５を通して定電流源ＩＢ１，ＩＢ２に常に電流が
流れているためである。このため、高容量化において、
ビット線の本数を増やしていく場合、消費電流もそれに
比例して増加することとなる。
ット線に定電流源ＩＢ１，ＩＢ２が接続されているた
め、非選択状態のビット線においても、トランジスタＱ
４，Ｑ５を通して定電流源ＩＢ１，ＩＢ２に常に電流が
流れているためである。このため、高容量化において、
ビット線の本数を増やしていく場合、消費電流もそれに
比例して増加することとなる。
【００１６】さらに、高集積化が難しいという課題があ
った。
った。
【００１７】その理由は、各ビット線毎に複数のＮＰＮ
トランジスタＱ１〜Ｑ７が必要となるためである。
トランジスタＱ１〜Ｑ７が必要となるためである。
【００１８】これは、ＭＯＳトランジスタの絶縁分離は
素子間に形成した酸化膜で分離可能なため、素子の配置
密度の向上が容易であり、メモリセルの幅の縮小が容易
であるのに対し、Ｂｉｐ素子は、深く形成されたコレク
タ拡散層を分離するため、コレクタの電圧が異なる場合
には、トランジスタのコレクタ領域間に絶縁領域を形成
する必要があり、非常に広い面積を必要としているため
である。たとえば、ゲート長が０．２５μｍ程度のＭＯ
Ｓを用いた場合、メモリセルの幅は３μｍ以下とする事
が可能であるのに対し、ＭＯＳトランジスタと同一ルー
ルで形成したＢｉｐトランジスタの配置ピッチは５μｍ
以上必要となるからである。
素子間に形成した酸化膜で分離可能なため、素子の配置
密度の向上が容易であり、メモリセルの幅の縮小が容易
であるのに対し、Ｂｉｐ素子は、深く形成されたコレク
タ拡散層を分離するため、コレクタの電圧が異なる場合
には、トランジスタのコレクタ領域間に絶縁領域を形成
する必要があり、非常に広い面積を必要としているため
である。たとえば、ゲート長が０．２５μｍ程度のＭＯ
Ｓを用いた場合、メモリセルの幅は３μｍ以下とする事
が可能であるのに対し、ＭＯＳトランジスタと同一ルー
ルで形成したＢｉｐトランジスタの配置ピッチは５μｍ
以上必要となるからである。
【００１９】図５に示す従来例の回路では、トランジス
タＱ１，Ｑ２，Ｑ３はスイッチとして使用しているた
め、トランジスタＱ１，Ｑ２，Ｑ３は、ＭＯＳトランジ
スタでも構成可能であるが、トランジスタＱ４〜Ｑ７の
素子の場合は、ベースとエミッタ間に生じるＶｆを利用
しているため、最低でも１ビット線対毎にＮＰＮトラン
ジスタを４素子必要となる。よって、メモリセルの幅と
等しくＮＰＮトランジスタを配列することが困難とな
る。
タＱ１，Ｑ２，Ｑ３はスイッチとして使用しているた
め、トランジスタＱ１，Ｑ２，Ｑ３は、ＭＯＳトランジ
スタでも構成可能であるが、トランジスタＱ４〜Ｑ７の
素子の場合は、ベースとエミッタ間に生じるＶｆを利用
しているため、最低でも１ビット線対毎にＮＰＮトラン
ジスタを４素子必要となる。よって、メモリセルの幅と
等しくＮＰＮトランジスタを配列することが困難とな
る。
【００２０】さらに図５に示す従来例では、ビット線の
選択時と非選択時の切り替わりの時にビット線の電位が
変化するため、速度が低下するという課題があった。
選択時と非選択時の切り替わりの時にビット線の電位が
変化するため、速度が低下するという課題があった。
【００２１】その理由は、従来例では、ビット線の非選
択時はビット線の電位をＮＰＮトランジスタＱ６，Ｑ７
が非導通状態の電圧になるようにしており、選択時には
端子ＶＹＩＮ１を高電位にし、定電流源ＩＲ１，ＩＲ２
に電流を流すことで、ビット線の電位を下げてＮＰＮト
ランジスタＱ６，Ｑ７を導通状態としている。このよう
に読み出し時にビット線の電位を変化させる必要がある
が、このときビット線に寄生する付加容量の影響によ
り、ビット線の電位変化は、瞬時には起きない。特に、
高集積化により一つのビット線に接続されるメモリセル
の数が増加すると、この遅延は大きなものとなってしま
う。このため、切り替わり時間が遅れてしまうためであ
る。
択時はビット線の電位をＮＰＮトランジスタＱ６，Ｑ７
が非導通状態の電圧になるようにしており、選択時には
端子ＶＹＩＮ１を高電位にし、定電流源ＩＲ１，ＩＲ２
に電流を流すことで、ビット線の電位を下げてＮＰＮト
ランジスタＱ６，Ｑ７を導通状態としている。このよう
に読み出し時にビット線の電位を変化させる必要がある
が、このときビット線に寄生する付加容量の影響によ
り、ビット線の電位変化は、瞬時には起きない。特に、
高集積化により一つのビット線に接続されるメモリセル
の数が増加すると、この遅延は大きなものとなってしま
う。このため、切り替わり時間が遅れてしまうためであ
る。
【００２２】本発明の目的は、スタティック動作型ＲＡ
Ｍに使用されるＮＰＮトランジスタを用いた高速の電流
検出型のセンスアンプ回路において、特に高集積化を可
能とし、高集積化された場合でも消費電力の増加及び速
度劣化を抑えることが可能な電流検出型センスアンプを
提供することにある。
Ｍに使用されるＮＰＮトランジスタを用いた高速の電流
検出型のセンスアンプ回路において、特に高集積化を可
能とし、高集積化された場合でも消費電力の増加及び速
度劣化を抑えることが可能な電流検出型センスアンプを
提供することにある。
【００２３】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る電流検出型センスアンプは、スタティ
ック型ＲＡＭによる電流検出型センスアンプであって、
メモリセルのデータが出力されるビット線は、ＭＯＳト
ランジスタを通して共通のデータ線に接続され、さらに
前記メモリセルのビット線には、第１のバイポーラトラ
ンジスタのエミッタ端子がそれぞれ接続され、そのベー
スが制御回路に接続され、そのコレクタ端子が第３の電
源に接続され、メモリセルの非選択にビット線の電位が
データ線の電位と同じになるようにベース電位が決定さ
れる電位安定回路が前記ビット線に接続され、前記デー
タ線には、第２のバイポーラトランジスタのエミッタ端
子が接続され、信号の出力端子であるコレクタ端子が抵
抗を通して第１の電源に接続され、そのベース端子が第
２の電源に接続され、さらに前記第２のバイポーラトラ
ンジスタのエミッタ端子には、常時センスアンプに電流
を通電するための抵抗素子が接続されたものである。
め、本発明に係る電流検出型センスアンプは、スタティ
ック型ＲＡＭによる電流検出型センスアンプであって、
メモリセルのデータが出力されるビット線は、ＭＯＳト
ランジスタを通して共通のデータ線に接続され、さらに
前記メモリセルのビット線には、第１のバイポーラトラ
ンジスタのエミッタ端子がそれぞれ接続され、そのベー
スが制御回路に接続され、そのコレクタ端子が第３の電
源に接続され、メモリセルの非選択にビット線の電位が
データ線の電位と同じになるようにベース電位が決定さ
れる電位安定回路が前記ビット線に接続され、前記デー
タ線には、第２のバイポーラトランジスタのエミッタ端
子が接続され、信号の出力端子であるコレクタ端子が抵
抗を通して第１の電源に接続され、そのベース端子が第
２の電源に接続され、さらに前記第２のバイポーラトラ
ンジスタのエミッタ端子には、常時センスアンプに電流
を通電するための抵抗素子が接続されたものである。
【００２４】また本発明に係る電流検出型センスアンプ
は、スタティック型ＲＡＭによる電流検出型センスアン
プであって、 メモリセルのデータが出力されるビット線
は、ＭＯＳトランジスタを通して共通のデータ線に接続
され、 さらに前記メモリセルのビット線には、第１のバ
イポーラトランジスタのエミッタ端子がそれぞれ接続さ
れ、そのベースが制御回路に接続され、そのコレクタ端
子が第３の電源に接続され、メモリセルの非選択にビッ
ト線の電位がデータ線の電位と同じになるようにベース
電位が決定される電位安定回路が前記ビット線に接続さ
れ、 前記データ線には、第２のバイポーラトランジスタ
のエミッタ端子が接続され、信号の出力端子であるコレ
クタ端子が抵抗を通して第１の電源に接続され、そのベ
ース端子が第２の電源に接続され、 さらに前記第２のバ
イポーラトランジスタのエミッタ端子には、常時センス
アンプに電流を流しておくための定電流源が接続された
ものである。
は、スタティック型ＲＡＭによる電流検出型センスアン
プであって、 メモリセルのデータが出力されるビット線
は、ＭＯＳトランジスタを通して共通のデータ線に接続
され、 さらに前記メモリセルのビット線には、第１のバ
イポーラトランジスタのエミッタ端子がそれぞれ接続さ
れ、そのベースが制御回路に接続され、そのコレクタ端
子が第３の電源に接続され、メモリセルの非選択にビッ
ト線の電位がデータ線の電位と同じになるようにベース
電位が決定される電位安定回路が前記ビット線に接続さ
れ、 前記データ線には、第２のバイポーラトランジスタ
のエミッタ端子が接続され、信号の出力端子であるコレ
クタ端子が抵抗を通して第１の電源に接続され、そのベ
ース端子が第２の電源に接続され、 さらに前記第２のバ
イポーラトランジスタのエミッタ端子には、常時センス
アンプに電流を流しておくための定電流源が接続された
ものである。
【００２５】また本発明に係る電流検出型センスアンプ
は、スタティック型ＲＡＭによる電流検出型センスアン
プであって、 メモリセルのデータが出力されるビット線
は、ＭＯＳトランジスタを通して共通のデータ線に接続
され、 前記メモリセルのビット線には、第１のバイポー
ラトランジスタのエミッタ端子がそれぞれ接続され、そ
のベースが第１の制御回路に接続され、そのコレクタ端
子が第３の電源に接続され、前記ビット線同士が第２の
ＭＯＳトランジスタを介して接続され、該第２のＭＯＳ
トランジスタのゲート端子が第２の制御回路に接続さ
れ、メモリセルの非選択に前記第２のＭＯＳトランジス
タが導通状態となり、ビット線を同電位とし、更にビッ
ト線の電位がデータ線の電位と同じになるようにベース
電位が決定される電位安定回路が前記ビット線に接続さ
れ、 前記データ線には、第２のバイポーラトランジスタ
のエミッタ端子が接続され、信号の出力端子であるコレ
クタ端子が抵抗を通して第１の電源に接続され、そのベ
ース端子が第２の電源に接続され、 さらに前記第２のバ
イポーラトランジスタのエミッタ端子には、常時センス
アンプに電流を通電するための抵抗素子が接続されたも
のである。
は、スタティック型ＲＡＭによる電流検出型センスアン
プであって、 メモリセルのデータが出力されるビット線
は、ＭＯＳトランジスタを通して共通のデータ線に接続
され、 前記メモリセルのビット線には、第１のバイポー
ラトランジスタのエミッタ端子がそれぞれ接続され、そ
のベースが第１の制御回路に接続され、そのコレクタ端
子が第３の電源に接続され、前記ビット線同士が第２の
ＭＯＳトランジスタを介して接続され、該第２のＭＯＳ
トランジスタのゲート端子が第２の制御回路に接続さ
れ、メモリセルの非選択に前記第２のＭＯＳトランジス
タが導通状態となり、ビット線を同電位とし、更にビッ
ト線の電位がデータ線の電位と同じになるようにベース
電位が決定される電位安定回路が前記ビット線に接続さ
れ、 前記データ線には、第２のバイポーラトランジスタ
のエミッタ端子が接続され、信号の出力端子であるコレ
クタ端子が抵抗を通して第１の電源に接続され、そのベ
ース端子が第２の電源に接続され、 さらに前記第２のバ
イポーラトランジスタのエミッタ端子には、常時センス
アンプに電流を通電するための抵抗素子が接続されたも
のである。
【００２６】また本発明に係る電流検出型センスアンプ
は、スタティック型ＲＡＭによる電流検出型センスアン
プであって、 メモリセルのデータが出力されるビット線
は、ＭＯＳトランジスタを通して共通のデータ線に接続
され、 前記メモリセルのビット線には、第１のバイポー
ラトランジスタのエミッタ端子がそれぞれ接続され、そ
のベースが第１の制御回路に接続され、そのコレクタ端
子が第３の電源に接続され、前記ビット線同士が第２の
ＭＯＳトランジスタを介して接続され、該第２のＭＯＳ
トランジスタのゲート端子が第２の制御回路に接続さ
れ、メモリセルの非選択に前記第２のＭＯＳトランジス
タが導通状態となり、ビット線を同電位とし、更にビッ
ト線の電位がデータ線の電位と同じになるようにベース
電位が決定される電位安定回路が前記ビット線に接続さ
れ、 前記データ線には、第２のバイポーラトランジスタ
のエミッタ端子が接続され、信号の出力端子であるコレ
クタ端子は、抵抗を通して第１の電源に接続され、ベー
ス端子は第２の電源に接続されており、さらに前記バイ
ポーラトランジスタのエミッタ端子には、常時センスア
ンプに電流を流しておくための定電流源を接続したもの
である。
は、スタティック型ＲＡＭによる電流検出型センスアン
プであって、 メモリセルのデータが出力されるビット線
は、ＭＯＳトランジスタを通して共通のデータ線に接続
され、 前記メモリセルのビット線には、第１のバイポー
ラトランジスタのエミッタ端子がそれぞれ接続され、そ
のベースが第１の制御回路に接続され、そのコレクタ端
子が第３の電源に接続され、前記ビット線同士が第２の
ＭＯＳトランジスタを介して接続され、該第２のＭＯＳ
トランジスタのゲート端子が第２の制御回路に接続さ
れ、メモリセルの非選択に前記第２のＭＯＳトランジス
タが導通状態となり、ビット線を同電位とし、更にビッ
ト線の電位がデータ線の電位と同じになるようにベース
電位が決定される電位安定回路が前記ビット線に接続さ
れ、 前記データ線には、第２のバイポーラトランジスタ
のエミッタ端子が接続され、信号の出力端子であるコレ
クタ端子は、抵抗を通して第１の電源に接続され、ベー
ス端子は第２の電源に接続されており、さらに前記バイ
ポーラトランジスタのエミッタ端子には、常時センスア
ンプに電流を流しておくための定電流源を接続したもの
である。
【００２７】
【作用】ビット線に接続されるバイポーラデバイスの数
を最小限とし、定電流源を共通のデータ線に接続するこ
とにより、非アクセス時には、ビット線に電流が流れな
いようにしている。これにより、高集積化を行った場合
でも、センスアンプの配置は容易となり、また消費電力
の増加がなく高集積化が可能となる。
を最小限とし、定電流源を共通のデータ線に接続するこ
とにより、非アクセス時には、ビット線に電流が流れな
いようにしている。これにより、高集積化を行った場合
でも、センスアンプの配置は容易となり、また消費電力
の増加がなく高集積化が可能となる。
【００２８】
【発明の実施の形態】次に、本発明の実施の形態を図に
より説明する。
より説明する。
【００２９】（実施形態１）図１は、本発明の実施形態
１を示す回路図である。
１を示す回路図である。
【００３０】図１において、メモリセルの接続されたビ
ット線Ｂ１，Ｂ２は、読み出し用ＭＯＳトランジスタＭ
Ｒ１，ＭＲ２を通して共通のデータ線Ｄ１，Ｄ２に接続
されている。また、ＭＯＳトランジスタＭＲ１，ＭＲ２
のゲート端子は、制御端子ＶＬ２に接続されている。そ
して、データ線Ｄ１，Ｄ２には、ＮＰＮトランジスタＱ
１，Ｑ２のエミッタ端子及びＩＣ１，ＩＣ２が接続され
ており、トランジスタＱ１，Ｑ２のベース端子は電源Ｖ
２に接続され、コレクタ端子は電流を電圧に変換するた
めの抵抗Ｒ１，Ｒ２を通して電源Ｖ１に接続されてい
る。また、ビット線Ｂ１，Ｂ２には、ビット線の電位を
共通のデータ線Ｄ１，Ｄ２と同電位にするためのＮＰＮ
トランジスタＱ３，Ｑ４のエミッタ端子が接続され、ト
ランジスタＱ３，Ｑ４のコレクタ端子は電源Ｖ３に、ベ
ース端子は制御端子ＶＬ１にそれぞれ接続されている。
ット線Ｂ１，Ｂ２は、読み出し用ＭＯＳトランジスタＭ
Ｒ１，ＭＲ２を通して共通のデータ線Ｄ１，Ｄ２に接続
されている。また、ＭＯＳトランジスタＭＲ１，ＭＲ２
のゲート端子は、制御端子ＶＬ２に接続されている。そ
して、データ線Ｄ１，Ｄ２には、ＮＰＮトランジスタＱ
１，Ｑ２のエミッタ端子及びＩＣ１，ＩＣ２が接続され
ており、トランジスタＱ１，Ｑ２のベース端子は電源Ｖ
２に接続され、コレクタ端子は電流を電圧に変換するた
めの抵抗Ｒ１，Ｒ２を通して電源Ｖ１に接続されてい
る。また、ビット線Ｂ１，Ｂ２には、ビット線の電位を
共通のデータ線Ｄ１，Ｄ２と同電位にするためのＮＰＮ
トランジスタＱ３，Ｑ４のエミッタ端子が接続され、ト
ランジスタＱ３，Ｑ４のコレクタ端子は電源Ｖ３に、ベ
ース端子は制御端子ＶＬ１にそれぞれ接続されている。
【００３１】次に、本発明の実施形態１の動作について
説明する。まずメモリセルが非選択の状態を考える。こ
の状態では、データ読み出し用のＭＯＳトランジスタＭ
Ｒ１，ＭＲ２が非導通状態であり、抵抗Ｒ１，Ｒ２を流
れる電流はトランジスタＱ１，Ｑ２を通り定電流源ＩＣ
１，ＩＣ２に流れ込むのみである。
説明する。まずメモリセルが非選択の状態を考える。こ
の状態では、データ読み出し用のＭＯＳトランジスタＭ
Ｒ１，ＭＲ２が非導通状態であり、抵抗Ｒ１，Ｒ２を流
れる電流はトランジスタＱ１，Ｑ２を通り定電流源ＩＣ
１，ＩＣ２に流れ込むのみである。
【００３２】このため、抵抗Ｒ１，Ｒ２に生じる電圧
は、それぞれ定電流源ＩＣ１の電流値Ｉ1×Ｒ１、定電
流源ＩＣ２の電流値Ｉ2×Ｒ２となり、Ｉ1＝Ｉ2、Ｒ１
＝Ｒ２とすることにより、端子Ｚ１，Ｚ２間の電位差は
なくなる。よって、データは出力されない。
は、それぞれ定電流源ＩＣ１の電流値Ｉ1×Ｒ１、定電
流源ＩＣ２の電流値Ｉ2×Ｒ２となり、Ｉ1＝Ｉ2、Ｒ１
＝Ｒ２とすることにより、端子Ｚ１，Ｚ２間の電位差は
なくなる。よって、データは出力されない。
【００３３】また、ＮＰＮトランジスタＱ１，Ｑ２は導
通状態であり、常に一定の電流が流れているため、トラ
ンジスタＱ１，Ｑ２のベース端子とエミッタ端子には一
定の電位差Ｖｆ１が生じる。また、制御端子ＶＬ１の電
圧は、ＮＰＮトランジスタＱ３，Ｑ４のエミッタに接続
されたビット線Ｂ１，Ｂ２の電圧がデータ線Ｄ１，Ｄ２
の電圧と同じになるように設定されている。
通状態であり、常に一定の電流が流れているため、トラ
ンジスタＱ１，Ｑ２のベース端子とエミッタ端子には一
定の電位差Ｖｆ１が生じる。また、制御端子ＶＬ１の電
圧は、ＮＰＮトランジスタＱ３，Ｑ４のエミッタに接続
されたビット線Ｂ１，Ｂ２の電圧がデータ線Ｄ１，Ｄ２
の電圧と同じになるように設定されている。
【００３４】次に、データの読み出し動作の場合を考え
る。このとき、制御端子ＶＬ２の電圧を変化させて、読
み出し用ＭＯＳトランジスタＭＲ１，ＭＲ２を導通状態
にすると同時に、制御端子ＶＬ１の電圧を下げ、ビット
線Ｂ1，Ｂ2の電圧安定用のトランジスタＱ３，Ｑ４を非
導通状態とする。
る。このとき、制御端子ＶＬ２の電圧を変化させて、読
み出し用ＭＯＳトランジスタＭＲ１，ＭＲ２を導通状態
にすると同時に、制御端子ＶＬ１の電圧を下げ、ビット
線Ｂ1，Ｂ2の電圧安定用のトランジスタＱ３，Ｑ４を非
導通状態とする。
【００３５】すると、ビット線Ｂ１，Ｂ２とデータ線Ｄ
１，Ｄ２は、ＭＯＳトランジスタＭＲ１，ＭＲ２を介し
て接続されるようになる。このとき、データ線Ｄ１，Ｄ
２とビット線Ｂ１，Ｂ２との電位は等しくなるように調
整されているため、データ線Ｄ１，Ｄ２とビット線Ｂ
１，Ｂ２の間で電流は流れない。
１，Ｄ２は、ＭＯＳトランジスタＭＲ１，ＭＲ２を介し
て接続されるようになる。このとき、データ線Ｄ１，Ｄ
２とビット線Ｂ１，Ｂ２との電位は等しくなるように調
整されているため、データ線Ｄ１，Ｄ２とビット線Ｂ
１，Ｂ２の間で電流は流れない。
【００３６】そして、この状態でメモリセルに接続され
たワード線ＶＷの電位を上げ、メモリセルの選択用トラ
ンジスタＭＴ１，ＭＴ２を導通状態とすることにより、
メモリセルが選択される。このとき、メモリセル内のノ
ードＮ１側が低電圧、ノードＮ２側が高電圧状態である
とすると、メモリセル内の低電圧側のノードＮ１に対し
電流Ｉｃｅ１１が流れ込むようになる。
たワード線ＶＷの電位を上げ、メモリセルの選択用トラ
ンジスタＭＴ１，ＭＴ２を導通状態とすることにより、
メモリセルが選択される。このとき、メモリセル内のノ
ードＮ１側が低電圧、ノードＮ２側が高電圧状態である
とすると、メモリセル内の低電圧側のノードＮ１に対し
電流Ｉｃｅ１１が流れ込むようになる。
【００３７】そして、この電流Ｉｃｅ１１は抵抗Ｒ１を
通して電源Ｖ１より供給されるため、抵抗Ｒ１を流れる
電流は、定電流源ＩＣ１の電流値Ｉ1＋Ｉｃｅ１１とな
り、一方、抵抗Ｒ２を流れる電流の値は変化しないた
め、出力端子Ｚ１とＺ２の間には、Ｉｃｅ１１×抵抗Ｒ
１の電位差が発生する。そして、これを次段に接続され
た作動アンプで増幅することにより、メモリセルの出力
が得られるようになる。なお、このとき、ビットＢ1，
Ｂ2線には配線抵抗Ｒｂｉｔが寄生しているため、ビッ
ト線Ｂ１の電位は、Ｒｂｉｔ×Ｉｃｅ１１分だけ低下す
ることになる。また、このときの電流は定電流源ＩＣ１
の電流値Ｉ1＋Ｉｃｅ１１と定電流源ＩＣ２の電流値Ｉ2
との和となる。
通して電源Ｖ１より供給されるため、抵抗Ｒ１を流れる
電流は、定電流源ＩＣ１の電流値Ｉ1＋Ｉｃｅ１１とな
り、一方、抵抗Ｒ２を流れる電流の値は変化しないた
め、出力端子Ｚ１とＺ２の間には、Ｉｃｅ１１×抵抗Ｒ
１の電位差が発生する。そして、これを次段に接続され
た作動アンプで増幅することにより、メモリセルの出力
が得られるようになる。なお、このとき、ビットＢ1，
Ｂ2線には配線抵抗Ｒｂｉｔが寄生しているため、ビッ
ト線Ｂ１の電位は、Ｒｂｉｔ×Ｉｃｅ１１分だけ低下す
ることになる。また、このときの電流は定電流源ＩＣ１
の電流値Ｉ1＋Ｉｃｅ１１と定電流源ＩＣ２の電流値Ｉ2
との和となる。
【００３８】次に、読み出しが終了した時を考える。こ
のとき、ワード線ＶＷの電位を下げてメモリセルのトラ
ンジスタＭＴ１，ＭＴ２を非導通状態にし、制御端子Ｖ
Ｌ２の電圧を変化させることにより、読み出し用ＭＯＳ
トランジスタも非導通状態とする。これにより、データ
線Ｄ１，Ｄ２とビット線Ｂ１，Ｂ２及びメモリセルは切
り離されることとなる。また、これと同時に制御端子Ｖ
Ｌ１の電圧を上げることにより、ＮＰＮトランジスタＱ
３，Ｑ４を導通状態にすると、わずかに電圧の低下した
ビット線Ｂ１の電圧は、データ線と同じ電位に瞬時に戻
る。ここで、ビット線とデータ線の電位を同じくする理
由は、次のとおりである。すなわち、ビット線の電位が
データ線の電位と異なっていると、次に読み出し用ＭＯ
ＳトランジスタＭＲ１，ＭＲ２が導通状態になった場
合、ビット線とデータ線がつながり電位の高いデータ線
Ｄ１から電位の低いビット線Ｂ１に向かって電流が流れ
てしまう。そして、これがセンスアンプで電圧変化とし
て現れるため、データ線とビット線の電位が安定するま
では誤ったデータを出力してしまうためである。
のとき、ワード線ＶＷの電位を下げてメモリセルのトラ
ンジスタＭＴ１，ＭＴ２を非導通状態にし、制御端子Ｖ
Ｌ２の電圧を変化させることにより、読み出し用ＭＯＳ
トランジスタも非導通状態とする。これにより、データ
線Ｄ１，Ｄ２とビット線Ｂ１，Ｂ２及びメモリセルは切
り離されることとなる。また、これと同時に制御端子Ｖ
Ｌ１の電圧を上げることにより、ＮＰＮトランジスタＱ
３，Ｑ４を導通状態にすると、わずかに電圧の低下した
ビット線Ｂ１の電圧は、データ線と同じ電位に瞬時に戻
る。ここで、ビット線とデータ線の電位を同じくする理
由は、次のとおりである。すなわち、ビット線の電位が
データ線の電位と異なっていると、次に読み出し用ＭＯ
ＳトランジスタＭＲ１，ＭＲ２が導通状態になった場
合、ビット線とデータ線がつながり電位の高いデータ線
Ｄ１から電位の低いビット線Ｂ１に向かって電流が流れ
てしまう。そして、これがセンスアンプで電圧変化とし
て現れるため、データ線とビット線の電位が安定するま
では誤ったデータを出力してしまうためである。
【００３９】（実施例１）図２は、本発明の実施形態１
に係るセンスアンプをメモリ回路に組込んだ場合を実施
例１として示す回路図である。
に係るセンスアンプをメモリ回路に組込んだ場合を実施
例１として示す回路図である。
【００４０】図２において、複数のメモリセル（Ｍｅｍ
ｏｒｙ Ｃｅｌｌ）の接続されたビット線Ｂ１，Ｂ１Ｂ
は、読み出し用のＰチャネル型ＭＯＳトランジスタＭＲ
１１，ＭＲ１２を通して共通のデータ線Ｄ１，Ｄ１Ｂに
接続されている。また、共通のデータ線Ｄ１，Ｄ１Ｂに
は複数のビット線Ｂ２，Ｂ２Ｂ，…Ｂｎ，ＢｎＢが同様
に読み出し用Ｐチャネル型ＭＯＳトランジスタ（ＭＲ１
１，ＭＲ１２）を介して接続されている。また、Ｐチャ
ネル型ＭＯＳトランジスタＭＲ１１，ＭＲ１２のゲート
端子は制御端子ＶＬ２に接続されている。またデータ線
Ｄ１，Ｄ２はＮＰＮトランジスタＱ１，Ｑ２のエミッタ
端子及び抵抗Ｒ３，Ｒ４に接続されており、ＮＰＮトラ
ンジスタＱ１，Ｑ２のベース端子は電源Ｖ２に、出力端
子Ｚ１，Ｚ２となるコレクタ端子は、電流を電圧に変換
するための抵抗Ｒ１，Ｒ２を通して電源Ｖ１に接続され
ている。また、ビット線Ｂ１，Ｂ１Ｂには、ビット線の
非選択時にビット線Ｂ１，Ｂ１Ｂの電位を共通のデータ
線Ｄ１，Ｄ１Ｂと同電位にするためのＮＰＮトランジス
タＱ３，Ｑ４のエミッタ端子が接続され、ＮＰＮトラン
ジスタＱ３，Ｑ４のコレクタ端子は電源Ｖ３に、ベース
端子は制御端子ＶＬ１に接続されている。
ｏｒｙ Ｃｅｌｌ）の接続されたビット線Ｂ１，Ｂ１Ｂ
は、読み出し用のＰチャネル型ＭＯＳトランジスタＭＲ
１１，ＭＲ１２を通して共通のデータ線Ｄ１，Ｄ１Ｂに
接続されている。また、共通のデータ線Ｄ１，Ｄ１Ｂに
は複数のビット線Ｂ２，Ｂ２Ｂ，…Ｂｎ，ＢｎＢが同様
に読み出し用Ｐチャネル型ＭＯＳトランジスタ（ＭＲ１
１，ＭＲ１２）を介して接続されている。また、Ｐチャ
ネル型ＭＯＳトランジスタＭＲ１１，ＭＲ１２のゲート
端子は制御端子ＶＬ２に接続されている。またデータ線
Ｄ１，Ｄ２はＮＰＮトランジスタＱ１，Ｑ２のエミッタ
端子及び抵抗Ｒ３，Ｒ４に接続されており、ＮＰＮトラ
ンジスタＱ１，Ｑ２のベース端子は電源Ｖ２に、出力端
子Ｚ１，Ｚ２となるコレクタ端子は、電流を電圧に変換
するための抵抗Ｒ１，Ｒ２を通して電源Ｖ１に接続され
ている。また、ビット線Ｂ１，Ｂ１Ｂには、ビット線の
非選択時にビット線Ｂ１，Ｂ１Ｂの電位を共通のデータ
線Ｄ１，Ｄ１Ｂと同電位にするためのＮＰＮトランジス
タＱ３，Ｑ４のエミッタ端子が接続され、ＮＰＮトラン
ジスタＱ３，Ｑ４のコレクタ端子は電源Ｖ３に、ベース
端子は制御端子ＶＬ１に接続されている。
【００４１】次に、図３のタイミングチャートを用いて
図２に示す回路の動作について説明する。
図２に示す回路の動作について説明する。
【００４２】まず図３において、サイクルＴ１は、メモ
リセルにアクセスがない状態での各端子の電圧を表して
いる。この状態では、制御端子ＶＬ２の電位は高電位の
ため、データ読み出し用のＰチャネル型ＭＯＳトランジ
スタＭＲ１１，ＭＲ１２は非導通状態であり、抵抗Ｒ
１，Ｒ２を通して供給される電流はトランジスタＱ１，
Ｑ２を通り抵抗Ｒ３，Ｒ４に流れ込むもののみである。
リセルにアクセスがない状態での各端子の電圧を表して
いる。この状態では、制御端子ＶＬ２の電位は高電位の
ため、データ読み出し用のＰチャネル型ＭＯＳトランジ
スタＭＲ１１，ＭＲ１２は非導通状態であり、抵抗Ｒ
１，Ｒ２を通して供給される電流はトランジスタＱ１，
Ｑ２を通り抵抗Ｒ３，Ｒ４に流れ込むもののみである。
【００４３】このとき、電源Ｖ１＝２．５Ｖ、Ｖ２＝
２．５Ｖとすると、ＮＰＮトランジスタＱ１，Ｑ２は導
通状態であるため、そのベース端子とエミッタ端子に
は、一定の電位差Ｖｆ１が生じる。ここで、このＶｆ１
を０．８Ｖとすると、共通のデータ線Ｄ１，Ｄ１Ｂの電
圧は、常にＶ２−Ｖｆ１＝２．５−０．８＝１．７Ｖに
固定される。またデータ線Ｄ１，Ｄ１Ｂの電圧が常に
１．７Ｖであるから、抵抗Ｒ３，Ｒ４の値を２０ＫΩと
すると、抵抗を流れる電流Ｉ１，Ｉ２は、それぞれ１．
７Ｖ÷２０ＫΩ＝８５μＡであり、これが常に電源Ｖ１
から抵抗Ｒ１，Ｒ２と通して供給されることになる。よ
って、抵抗Ｒ１，Ｒ２の値を２ＫΩとすると、出力端子
Ｚ１の電圧はＶ１−Ｒ１×Ｉ１＝２．５Ｖ−８５μＡ×
２０００Ω＝２．３３Ｖ，出力端子Ｚ２の電圧も同様に
２．３３Ｖとなる。
２．５Ｖとすると、ＮＰＮトランジスタＱ１，Ｑ２は導
通状態であるため、そのベース端子とエミッタ端子に
は、一定の電位差Ｖｆ１が生じる。ここで、このＶｆ１
を０．８Ｖとすると、共通のデータ線Ｄ１，Ｄ１Ｂの電
圧は、常にＶ２−Ｖｆ１＝２．５−０．８＝１．７Ｖに
固定される。またデータ線Ｄ１，Ｄ１Ｂの電圧が常に
１．７Ｖであるから、抵抗Ｒ３，Ｒ４の値を２０ＫΩと
すると、抵抗を流れる電流Ｉ１，Ｉ２は、それぞれ１．
７Ｖ÷２０ＫΩ＝８５μＡであり、これが常に電源Ｖ１
から抵抗Ｒ１，Ｒ２と通して供給されることになる。よ
って、抵抗Ｒ１，Ｒ２の値を２ＫΩとすると、出力端子
Ｚ１の電圧はＶ１−Ｒ１×Ｉ１＝２．５Ｖ−８５μＡ×
２０００Ω＝２．３３Ｖ，出力端子Ｚ２の電圧も同様に
２．３３Ｖとなる。
【００４４】このように、メモリセルにアクセスのない
状態では、出力端子Ｚ１，Ｚ２間に電位差がないため、
データが出力されない。また、メモリセルを構成するＭ
ＯＳトランジスタは非導通時でもわずかに電流が流れる
ため、ビット線に接続されたＮＰＮトランジスタＱ３，
Ｑ４のベース電位ＶＬ１を高電位とすれば、ＮＰＮトラ
ンジスタＱ３，Ｑ４は導通状態となり、ビット線Ｂ１，
Ｂ１Ｂに接続されたエミッタ端子の電圧は、ベースの電
位端子ＶＬ１の電位に対して一定の電位差Ｖｆ２分低い
電圧となる。
状態では、出力端子Ｚ１，Ｚ２間に電位差がないため、
データが出力されない。また、メモリセルを構成するＭ
ＯＳトランジスタは非導通時でもわずかに電流が流れる
ため、ビット線に接続されたＮＰＮトランジスタＱ３，
Ｑ４のベース電位ＶＬ１を高電位とすれば、ＮＰＮトラ
ンジスタＱ３，Ｑ４は導通状態となり、ビット線Ｂ１，
Ｂ１Ｂに接続されたエミッタ端子の電圧は、ベースの電
位端子ＶＬ１の電位に対して一定の電位差Ｖｆ２分低い
電圧となる。
【００４５】ここで、ＮＰＮトランジスタＱ１，Ｑ２を
流れる電流に対し、トランジスタＱ３，Ｑ４を流れる電
流は非常に低いため、ＮＰＮトランジスタＱ３，Ｑ４と
トランジスタＱ１，Ｑ２を同じトランジスタにすると、
Ｖｆ２はＶｆ１に対し低くなる。したがって、制御端子
ＶＬ１の電位をＶｆ２とＶｆ１の差の分だけ端子Ｖ２の
電位より低くするか、ＮＰＮトランジスタＱ３，Ｑ４の
Ｖｆ２がＶｆ１と同じ電位である０．８Ｖになるように
形状を変え、制御端子ＶＬ１の電位が端子Ｖ２と同じ電
圧である２．５Ｖで使用できるようにする必要がある。
流れる電流に対し、トランジスタＱ３，Ｑ４を流れる電
流は非常に低いため、ＮＰＮトランジスタＱ３，Ｑ４と
トランジスタＱ１，Ｑ２を同じトランジスタにすると、
Ｖｆ２はＶｆ１に対し低くなる。したがって、制御端子
ＶＬ１の電位をＶｆ２とＶｆ１の差の分だけ端子Ｖ２の
電位より低くするか、ＮＰＮトランジスタＱ３，Ｑ４の
Ｖｆ２がＶｆ１と同じ電位である０．８Ｖになるように
形状を変え、制御端子ＶＬ１の電位が端子Ｖ２と同じ電
圧である２．５Ｖで使用できるようにする必要がある。
【００４６】これにより、ビット線ＶＢ１，Ｂ１Ｂの電
圧も（端子Ｖ２の電位−Ｖｆ２）＝１．７Ｖとすること
ができる。そして、このとき、回路を流れる電流はＮＰ
ＮトランジスタＱ５，Ｑ６を流れる電流が非常に小さく
無視できるため、電流Ｉ１，Ｉ２の合計１７０μＡのみ
である。
圧も（端子Ｖ２の電位−Ｖｆ２）＝１．７Ｖとすること
ができる。そして、このとき、回路を流れる電流はＮＰ
ＮトランジスタＱ５，Ｑ６を流れる電流が非常に小さく
無視できるため、電流Ｉ１，Ｉ２の合計１７０μＡのみ
である。
【００４７】次にデータの読み出しサイクルであるＴ２
の状態での動作を考える。このとき、制御端子ＶＬ２及
びＶＬ１の電圧を低下させると、読み出し用Ｐチャネル
型ＭＯＳトランジスタＭＲ１１，ＭＲ１２が導通状態に
なると同時に、ビット線Ｂ１，Ｂ１Ｂにつながる電圧安
定用のＮＰＮトランジスタＱ３，Ｑ４のベース電位が下
がり、トランジスタＱ３，Ｑ４は非導通状態となる。
の状態での動作を考える。このとき、制御端子ＶＬ２及
びＶＬ１の電圧を低下させると、読み出し用Ｐチャネル
型ＭＯＳトランジスタＭＲ１１，ＭＲ１２が導通状態に
なると同時に、ビット線Ｂ１，Ｂ１Ｂにつながる電圧安
定用のＮＰＮトランジスタＱ３，Ｑ４のベース電位が下
がり、トランジスタＱ３，Ｑ４は非導通状態となる。
【００４８】よって、ビット線Ｂ１，Ｂ１Ｂとデータ線
Ｄ１，Ｄ１ＢはＰチャネル型ＭＯＳトランジスタＭＲ１
１，ＭＲ１２を介して接続される。このとき、データ線
Ｄ１，Ｄ１Ｂとビット線Ｂ１，Ｂ１Ｂの電位は等しくな
るように調整されているため、データ線とビット線の間
で電流の流れはない。そして、この状態でメモリセルに
接続されたワード線ＶＷ２の電位を高電位とすると、メ
モリセルの選択用トランジスタＭＴ１，ＭＴ２が導通状
態となり、メモリセルが選択される。このとき、メモリ
セル内のノードＮ１側が低電圧、ノードＮ２側が高電圧
状態であるとすると、メモリセル内の低電圧側のノード
Ｎ１に対し電流Ｉｃｅ１１が流れ込むようになる。
Ｄ１，Ｄ１ＢはＰチャネル型ＭＯＳトランジスタＭＲ１
１，ＭＲ１２を介して接続される。このとき、データ線
Ｄ１，Ｄ１Ｂとビット線Ｂ１，Ｂ１Ｂの電位は等しくな
るように調整されているため、データ線とビット線の間
で電流の流れはない。そして、この状態でメモリセルに
接続されたワード線ＶＷ２の電位を高電位とすると、メ
モリセルの選択用トランジスタＭＴ１，ＭＴ２が導通状
態となり、メモリセルが選択される。このとき、メモリ
セル内のノードＮ１側が低電圧、ノードＮ２側が高電圧
状態であるとすると、メモリセル内の低電圧側のノード
Ｎ１に対し電流Ｉｃｅ１１が流れ込むようになる。
【００４９】そして、この電流Ｉｃｅ１１を５０μＡと
すると、この電流は抵抗Ｒ１を通して電源Ｖ１より供給
されるため、抵抗Ｒ１を流れる電流はＩ１＋Ｉｃｅ１１
μＡ＝８５μＡ＋５０μＡ＝１３５μＡとなり、出力端
子Ｚ１の電圧は、電源Ｖ１の電圧−（Ｉ１＋Ｉｃｅｌ
ｌ）×Ｒ１＝２．５Ｖ−１３５μＡ×２０００Ω＝２．
２３Ｖとなる。このとき、抵抗Ｒ２を流れる電流に変化
はないことから、出力端子Ｚ２の電圧は２．３３ｖのま
まである。よって出力端子Ｚ１とＺ２の間には０．１ｖ
の電位差が発生する。そして、これを次段に接続された
作動アンプで増幅することにより、メモリセルの出力が
得られる。
すると、この電流は抵抗Ｒ１を通して電源Ｖ１より供給
されるため、抵抗Ｒ１を流れる電流はＩ１＋Ｉｃｅ１１
μＡ＝８５μＡ＋５０μＡ＝１３５μＡとなり、出力端
子Ｚ１の電圧は、電源Ｖ１の電圧−（Ｉ１＋Ｉｃｅｌ
ｌ）×Ｒ１＝２．５Ｖ−１３５μＡ×２０００Ω＝２．
２３Ｖとなる。このとき、抵抗Ｒ２を流れる電流に変化
はないことから、出力端子Ｚ２の電圧は２．３３ｖのま
まである。よって出力端子Ｚ１とＺ２の間には０．１ｖ
の電位差が発生する。そして、これを次段に接続された
作動アンプで増幅することにより、メモリセルの出力が
得られる。
【００５０】また、このとき、ビット線Ｂ１，Ｂ１Ｂに
は、配線抵抗Ｒｂｉｔが寄生しているため、ビット線の
電位はわずかに低下することになる。たとえば、メモリ
セルのサイズが３μｍ×４μｍで、ビット線の抵抗が７
０ｍΩ／μｍ、ビット線に５１２個のセルが接続された
場合を考えると、ビット線に寄生する抵抗Ｒｂｉｔの値
は、最も遠く離れたセルで３００Ω程度になる。このと
き、電流Ｉｃｅ１１＝５０μＡであるから、ビット線Ｂ
１の電位は３００Ω×５０μＡ＝１５ｍＶ低下し、１．
７−０．０１５＝１．６８５Ｖとわずかに低下する。な
お、このときの回路を流れる全電流は、定電流源ＩＣ１
の電流値＋Ｉｃｅ１１と、定電流源ＩＣ２の電流値との
和であり、合計２２０μＡとなる。
は、配線抵抗Ｒｂｉｔが寄生しているため、ビット線の
電位はわずかに低下することになる。たとえば、メモリ
セルのサイズが３μｍ×４μｍで、ビット線の抵抗が７
０ｍΩ／μｍ、ビット線に５１２個のセルが接続された
場合を考えると、ビット線に寄生する抵抗Ｒｂｉｔの値
は、最も遠く離れたセルで３００Ω程度になる。このと
き、電流Ｉｃｅ１１＝５０μＡであるから、ビット線Ｂ
１の電位は３００Ω×５０μＡ＝１５ｍＶ低下し、１．
７−０．０１５＝１．６８５Ｖとわずかに低下する。な
お、このときの回路を流れる全電流は、定電流源ＩＣ１
の電流値＋Ｉｃｅ１１と、定電流源ＩＣ２の電流値との
和であり、合計２２０μＡとなる。
【００５１】次に、読み出しが終了したサイクルＴ３の
場合を考える。このとき、ワード線ＶＷ２の電位が下が
り、制御端子ＶＬ１及びＶＬ２の電位が上昇する。する
と、メモリセルのトランジスタＭＴ１，ＭＴ２が非導通
状態となりビット線から切り離され、また読み出し用Ｐ
チャネルＭＯＳトランジスタＭＲ１１，ＭＲ１２は非導
通状態となり、データ線とビット線も切り離される。そ
して、同時にトランジスタＱ３，Ｑ４が導通状態とな
り、これにより電圧の低下したビット線Ｂ１の電圧は、
データ線Ｄ１と同じ電位である１．７Ｖに戻ることにな
る。
場合を考える。このとき、ワード線ＶＷ２の電位が下が
り、制御端子ＶＬ１及びＶＬ２の電位が上昇する。する
と、メモリセルのトランジスタＭＴ１，ＭＴ２が非導通
状態となりビット線から切り離され、また読み出し用Ｐ
チャネルＭＯＳトランジスタＭＲ１１，ＭＲ１２は非導
通状態となり、データ線とビット線も切り離される。そ
して、同時にトランジスタＱ３，Ｑ４が導通状態とな
り、これにより電圧の低下したビット線Ｂ１の電圧は、
データ線Ｄ１と同じ電位である１．７Ｖに戻ることにな
る。
【００５２】以上が図２に示す回路における読み出し用
動作である。また、書き込み回路に関しては明記してし
ないが、制御端子ＶＬ１の電位を下げてＮＰＮトランジ
スタＱ３，Ｑ４を非動作状態とし、制御端子ＶＬ２は高
電位に保ち、Ｐチャネル型ＭＯＳトランジスタＭＲ１
１，ＭＲ１２を非導通状態とし、ワード線ＶＷ２の電位
を上げ、メモリセルとビット線間を導通状態として、こ
の状態でビット線Ｂ１またはＢ１Ｂの電位を下げること
により、書き込み動作を行うことが可能である。
動作である。また、書き込み回路に関しては明記してし
ないが、制御端子ＶＬ１の電位を下げてＮＰＮトランジ
スタＱ３，Ｑ４を非動作状態とし、制御端子ＶＬ２は高
電位に保ち、Ｐチャネル型ＭＯＳトランジスタＭＲ１
１，ＭＲ１２を非導通状態とし、ワード線ＶＷ２の電位
を上げ、メモリセルとビット線間を導通状態として、こ
の状態でビット線Ｂ１またはＢ１Ｂの電位を下げること
により、書き込み動作を行うことが可能である。
【００５３】（実施例２）図４は、本発明の実施例２を
示す回路図である。
示す回路図である。
【００５４】図４に示すように、複数のメモリセルの接
続されたビット線Ｂ１，Ｂ１Ｂは、読み出し用のＰチャ
ネル型ＭＯＳトランジスタＭＲ１１，ＭＲ１２を通して
共通のデータ線Ｄ１，Ｄ１Ｂに接続されている。また、
共通のデータ線Ｄ１，Ｄ１Ｂには、複数のビット線Ｂ
２，Ｂ２Ｂ，…Ｂｎ，ＢｎＢが読み出し用Ｐチャネル型
ＭＯＳトランジスタＭＲ１１，ＭＲ１２を介して接続さ
れている。また、Ｐチャネル型ＭＯＳトランジスタＭＲ
１１，ＭＲ１２のゲート端子は制御端子ＶＬ２に接続さ
れている。そして、データ線Ｄ１，Ｄ１ＢはＮＰＮトラ
ンジスタＱ１，Ｑ２のエミッタ端子に接続されている。
続されたビット線Ｂ１，Ｂ１Ｂは、読み出し用のＰチャ
ネル型ＭＯＳトランジスタＭＲ１１，ＭＲ１２を通して
共通のデータ線Ｄ１，Ｄ１Ｂに接続されている。また、
共通のデータ線Ｄ１，Ｄ１Ｂには、複数のビット線Ｂ
２，Ｂ２Ｂ，…Ｂｎ，ＢｎＢが読み出し用Ｐチャネル型
ＭＯＳトランジスタＭＲ１１，ＭＲ１２を介して接続さ
れている。また、Ｐチャネル型ＭＯＳトランジスタＭＲ
１１，ＭＲ１２のゲート端子は制御端子ＶＬ２に接続さ
れている。そして、データ線Ｄ１，Ｄ１ＢはＮＰＮトラ
ンジスタＱ１，Ｑ２のエミッタ端子に接続されている。
【００５５】さらに、実施例２では、データ線Ｄ１，Ｄ
１Ｂには、実施例１で用いた抵抗Ｒ３，Ｒ４に代えて、
定電流源ＩＣ１，ＩＣ２が接続されている。そして、Ｎ
ＰＮトランジスタＱ１，Ｑ２のベース端子は電源Ｖ２
に、出力端子Ｚ１，Ｚ２となるコレクタ端子は、電流を
電圧に変換するための抵抗Ｒ１，Ｒ２を通して電源Ｖ１
に接続されている。また、ビット線Ｂ１，Ｂ１Ｂには、
ビット線の非選択時にビット線Ｂ１，Ｂ１Ｂの電位を共
通のデータ線Ｄ１，Ｄ１Ｂと同電位にするためのＮＰＮ
トランジスタＱ３，Ｑ４のエミッタ端子が接続され、ト
ランジスタＱ３，Ｑ４のコレクタは電源Ｖ３に、そのベ
ースは制御端子ＶＬ１に接続されている。また、ビット
線Ｂ１，Ｂ１Ｂの間には、アクセス時にビット線Ｂ１，
Ｂ１Ｂを短絡させるためのＰチャネル型ＭＯＳトランジ
スタＭＰ３が接続され、Ｐチャネル型ＭＯＳトランジス
タＭＰ３のゲート端子は制御端子ＶＬ３に接続された構
成となっている。
１Ｂには、実施例１で用いた抵抗Ｒ３，Ｒ４に代えて、
定電流源ＩＣ１，ＩＣ２が接続されている。そして、Ｎ
ＰＮトランジスタＱ１，Ｑ２のベース端子は電源Ｖ２
に、出力端子Ｚ１，Ｚ２となるコレクタ端子は、電流を
電圧に変換するための抵抗Ｒ１，Ｒ２を通して電源Ｖ１
に接続されている。また、ビット線Ｂ１，Ｂ１Ｂには、
ビット線の非選択時にビット線Ｂ１，Ｂ１Ｂの電位を共
通のデータ線Ｄ１，Ｄ１Ｂと同電位にするためのＮＰＮ
トランジスタＱ３，Ｑ４のエミッタ端子が接続され、ト
ランジスタＱ３，Ｑ４のコレクタは電源Ｖ３に、そのベ
ースは制御端子ＶＬ１に接続されている。また、ビット
線Ｂ１，Ｂ１Ｂの間には、アクセス時にビット線Ｂ１，
Ｂ１Ｂを短絡させるためのＰチャネル型ＭＯＳトランジ
スタＭＰ３が接続され、Ｐチャネル型ＭＯＳトランジス
タＭＰ３のゲート端子は制御端子ＶＬ３に接続された構
成となっている。
【００５６】次に本発明の実施例２の動作について説明
する。
する。
【００５７】ここで実施例２の基本的な動作は、実施例
１と同じであり、実施例１と異なる点は、まず実施例１
ではデータ線Ｄ１，Ｄ１Ｂには抵抗Ｒ３，Ｒ４が接続さ
れていたが、本実施例２では定電流源ＩＣ１，ＩＣ２が
接続されていることにある。
１と同じであり、実施例１と異なる点は、まず実施例１
ではデータ線Ｄ１，Ｄ１Ｂには抵抗Ｒ３，Ｒ４が接続さ
れていたが、本実施例２では定電流源ＩＣ１，ＩＣ２が
接続されていることにある。
【００５８】実施例１のように抵抗素子を用いた場合、
電源電圧の変動で抵抗を流れる電流が変動しやすく、こ
のため出力の電圧が変動してしまうのに対し、本実施例
２のように定電流源を使用した場合は、電源電圧が変動
しても電流の変動は少ないため、出力の変動が押さえら
れる効果があり、より安定した動作を実現することがで
きるという利点がある。
電源電圧の変動で抵抗を流れる電流が変動しやすく、こ
のため出力の電圧が変動してしまうのに対し、本実施例
２のように定電流源を使用した場合は、電源電圧が変動
しても電流の変動は少ないため、出力の変動が押さえら
れる効果があり、より安定した動作を実現することがで
きるという利点がある。
【００５９】さらに実施例１と異なる点は、ビット線Ｂ
１，Ｂ１Ｂの間には、非選択時にビット線Ｂ１，Ｂ１Ｂ
間を短絡させるためのＰチャネル型ＭＯＳトランジスタ
ＭＰ３が接続されていることにある。
１，Ｂ１Ｂの間には、非選択時にビット線Ｂ１，Ｂ１Ｂ
間を短絡させるためのＰチャネル型ＭＯＳトランジスタ
ＭＰ３が接続されていることにある。
【００６０】実施例１ではビット線Ｂ１，Ｂ１Ｂの電位
はＮＰＮトランジスタＱ３，Ｑ４のみで決めているた
め、このトランジスタＱ３，Ｑ４を流れる電流は非常に
小くビット線の電位が不安定になりやすいことから、ビ
ット線Ｂ１，Ｂ１Ｂの電位が異なってしまう可能性があ
るのに対し、本実施例２のようにＰチャネル型ＭＯＳト
ランジスタＭＰ３をビット線Ｂ１，Ｂ１Ｂ間に接続し、
ビット線の非選択時に端子ＶＬ３（トランジスタＭＰ３
のベース端子）の電位を低電位とすることにより導通状
態とし、ビット線Ｂ１，Ｂ１Ｂ間を短絡させることで、
ビット線の電位をより安定させることができるという利
点がある。
はＮＰＮトランジスタＱ３，Ｑ４のみで決めているた
め、このトランジスタＱ３，Ｑ４を流れる電流は非常に
小くビット線の電位が不安定になりやすいことから、ビ
ット線Ｂ１，Ｂ１Ｂの電位が異なってしまう可能性があ
るのに対し、本実施例２のようにＰチャネル型ＭＯＳト
ランジスタＭＰ３をビット線Ｂ１，Ｂ１Ｂ間に接続し、
ビット線の非選択時に端子ＶＬ３（トランジスタＭＰ３
のベース端子）の電位を低電位とすることにより導通状
態とし、ビット線Ｂ１，Ｂ１Ｂ間を短絡させることで、
ビット線の電位をより安定させることができるという利
点がある。
【００６１】
【発明の効果】以上説明したように本発明によれば、回
路を流れる電流はセルの非選択時は電流値Ｉ１，Ｉ２の
みであり、セルの選択時は電流値Ｉ１，Ｉ２に加えて電
流値Ｉｃｅｌｌ分が増加するのみであり、これは、１本
のデータ線に接続されるビット線の数が増加しても変わ
ることはなく、このため、消費電力を大幅に抑制するこ
とができる。
路を流れる電流はセルの非選択時は電流値Ｉ１，Ｉ２の
みであり、セルの選択時は電流値Ｉ１，Ｉ２に加えて電
流値Ｉｃｅｌｌ分が増加するのみであり、これは、１本
のデータ線に接続されるビット線の数が増加しても変わ
ることはなく、このため、消費電力を大幅に抑制するこ
とができる。
【００６２】また、１対のビット線に接続されるＮＰＮ
トランジスタは、電圧安定化用のトランジスタＱ３，Ｑ
４のみであり、このトランジスタのコレクタ端子はすべ
て電源Ｖ３に接続されるため、ＮＰＮトランジスタのコ
レクタ同士をそれぞれ分離する必要はなく、接近して配
置することができ、このためＮＰＮトランジスタの配置
密度を向上することができ、メモリセルの大きさが縮小
されてもＮＰＮトランジスタの配置を容易に行うことが
できる。
トランジスタは、電圧安定化用のトランジスタＱ３，Ｑ
４のみであり、このトランジスタのコレクタ端子はすべ
て電源Ｖ３に接続されるため、ＮＰＮトランジスタのコ
レクタ同士をそれぞれ分離する必要はなく、接近して配
置することができ、このためＮＰＮトランジスタの配置
密度を向上することができ、メモリセルの大きさが縮小
されてもＮＰＮトランジスタの配置を容易に行うことが
できる。
【００６３】さらに、ビット線及びデータ線の電圧変動
を極力抑える回路構成になっているため、メモリの非選
択時と選択時が切り替わる場合でも電圧の変化がなく、
ビット線に寄生する容量を充電するための時間は不要と
なり、より高速のアクセスを行うことができる。
を極力抑える回路構成になっているため、メモリの非選
択時と選択時が切り替わる場合でも電圧の変化がなく、
ビット線に寄生する容量を充電するための時間は不要と
なり、より高速のアクセスを行うことができる。
【図１】本発明の実施形態に係るセンスアンプを示す回
路図である。
路図である。
【図２】本発明の実施形態に係るセンスアンプの使用例
を実施例１として示す回路図である。
を実施例１として示す回路図である。
【図３】図２に示す回路の動作を説明するタイミングチ
ャートである。
ャートである。
【図４】本発明の実施形態に係るセンスアンプの使用例
を実施例２として示す回路図である。
を実施例２として示す回路図である。
【図５】従来例を示す回路図である。
Ｂ１，Ｂ２ ビット線 Ｄ１，Ｄ２ データ線 ＭＲ１，ＭＲ２ 読み出し用ＭＯＳトランジスタ ＶＬ１，ＶＬ２ 制御端子 ＩＣ１，ＩＣ２ 定電流源
Claims (4)
- 【請求項１】 スタティック型ＲＡＭによる電流検出型
センスアンプであって、 メモリセルのデータが出力されるビット線は、ＭＯＳト
ランジスタを通して共通のデータ線に接続され、さらに前記メモリセルのビット線には、第１のバイポー
ラトランジスタのエミッタ端子がそれぞれ接続され、そ
のベースが制御回路に接続され、そのコレクタ端子が第
３の電源に接続され、メモリセルの非選択にビット線の
電位がデータ線の電位と同じになるようにベース電位が
決定される電位安定回路が前記ビット線に接続され 、 前記データ線には、第２のバイポーラトランジスタのエ
ミッタ端子が接続され、信号の出力端子であるコレクタ
端子が抵抗を通して第１の電源に接続され、そのベース
端子が第２の電源に接続され、 さらに前記第２のバイポーラトランジスタのエミッタ端
子には、常時センスアンプに電流を通電するための抵抗
素子が接続されたものであることを特徴とする電流検出
型センスアンプ。 - 【請求項２】 スタティック型ＲＡＭによる電流検出型
センスアンプであって、 メモリセルのデータが出力されるビット線は、ＭＯＳト
ランジスタを通して共通のデータ線に接続され、 さらに前記メモリセルのビット線には、第１のバイポー
ラトランジスタのエミッタ端子がそれぞれ接続され、そ
のベースが制御回路に接続され、そのコレクタ端子が第
３の電源に接続され、メモリセルの非選択にビット線の
電位がデータ線の電位と同じになるようにベース電位が
決定される電位安定回路が前記ビット線に接続され、 前記データ線には、第２のバイポーラトランジスタのエ
ミッタ端子が接続され、信号の出力端子であるコレクタ
端子が抵抗を通して第１の電源に接続され、そのベース
端子が第２の電源に接続され、 さらに前記第２の バイポーラトランジスタのエミッタ端
子には、常時センスアンプに電流を流しておくための定
電流源が接続されたものであることを特徴とする電流検
出型センスアンプ。 - 【請求項３】 スタティック型ＲＡＭによる電流検出型
センスアンプであって、 メモリセルのデータが出力されるビット線は、ＭＯＳト
ランジスタを通して共通のデータ線に接続され、 前記メモリセルのビット線には、第１のバイポーラトラ
ンジスタのエミッタ端子がそれぞれ接続され、そのベー
スが第１の制御回路に接続され、そのコレクタ端子が第
３の電源に接続され、前記ビット線同士が第２のＭＯＳ
トランジスタを介して接続され、該第２のＭＯＳトラン
ジスタのゲート端子が第２の制御回路に接続され、メモ
リセルの非選択に前記第２のＭＯＳトランジスタが導通
状態となり、ビット線を同電位とし、更にビット線の電
位がデータ線の電位と同じになるようにベース電位が決
定される電位安定回路が前記ビット線に接続され、 前記データ線には、第２のバイポーラトランジスタのエ
ミッタ端子が接続され、信号の出力端子であるコレクタ
端子が抵抗を通して第１の電源に接続され、そのベース
端子が第２の電源に接続され、 さらに前記第２のバイポーラトランジスタのエミッタ端
子には、常時センスアンプに電流を通電するための抵抗
素子が接続されたものであることを特徴とする 電流検出
型センスアンプ。 - 【請求項４】 スタティック型ＲＡＭによる電流検出型
センスアンプであって、 メモリセルのデータが出力されるビット線は、ＭＯＳト
ランジスタを通して共通のデータ線に接続され、 前記メモリセルのビット線には、第１のバイポーラトラ
ンジスタのエミッタ端子がそれぞれ接続され、そのベー
スが第１の制御回路に接続され、そのコレクタ端子が第
３の電源に接続され、前記ビット線同士が第２のＭＯＳ
トランジスタを介して接続され、該第２のＭＯＳトラン
ジスタのゲート端子が第２の制御回路に接続され、メモ
リセルの非選択に前記第２のＭＯＳトランジスタが導通
状態となり、ビット線を同電位とし、更にビット線の電
位がデータ線の電位と同じになる ようにベース電位が決
定される電位安定回路が前記ビット線に接続され、 前記データ線には、第２のバイポーラトランジスタのエ
ミッタ端子が接続され、信号の出力端子であるコレクタ
端子は、抵抗を通して第１の電源に接続され、ベース端
子は第２の電源に接続されており、 さらに前記バイポーラトランジスタのエミッタ端子に
は、常時センスアンプに電流を流しておくための定電流
源を接続したものであることを特徴とする電流検出型セ
ンスアンプ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9160886A JP3031298B2 (ja) | 1997-06-18 | 1997-06-18 | 電流検出型センスアンプ |
| CN98102509A CN1107337C (zh) | 1997-06-18 | 1998-06-17 | 电流检测型读出放大器 |
| US09/099,525 US6151261A (en) | 1997-06-18 | 1998-06-18 | Current detection type sense amplifier |
| KR1019980022875A KR100297217B1 (ko) | 1997-06-18 | 1998-06-18 | 전류검출형감지증폭기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9160886A JP3031298B2 (ja) | 1997-06-18 | 1997-06-18 | 電流検出型センスアンプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH117778A JPH117778A (ja) | 1999-01-12 |
| JP3031298B2 true JP3031298B2 (ja) | 2000-04-10 |
Family
ID=15724500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9160886A Expired - Fee Related JP3031298B2 (ja) | 1997-06-18 | 1997-06-18 | 電流検出型センスアンプ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6151261A (ja) |
| JP (1) | JP3031298B2 (ja) |
| KR (1) | KR100297217B1 (ja) |
| CN (1) | CN1107337C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012123563A1 (en) | 2011-03-16 | 2012-09-20 | Probiodrug Ag | Benz imidazole derivatives as inhibitors of glutaminyl cyclase |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4517842B2 (ja) | 2004-12-08 | 2010-08-04 | Ｔｄｋ株式会社 | 磁気メモリデバイス |
| GB2424773A (en) * | 2005-03-31 | 2006-10-04 | Seiko Epson Corp | A sense amplifier with a common-gate input stage |
| US9792986B2 (en) * | 2015-05-29 | 2017-10-17 | Intel Corporation | Phase change memory current |
| US10872644B2 (en) * | 2018-07-13 | 2020-12-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Boost bypass circuitry in a memory storage device |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62231491A (ja) * | 1986-03-31 | 1987-10-12 | Fujitsu Ltd | 半導体記憶装置 |
| KR930006621B1 (ko) * | 1990-08-18 | 1993-07-21 | 삼성전자 주식회사 | 반도체 메모리 장치의 센스앰프 제어회로 |
| JP2616198B2 (ja) * | 1990-10-01 | 1997-06-04 | 日本電気株式会社 | 半導体メモリ回路 |
| TW353535U (en) * | 1990-11-19 | 1999-02-21 | Hitachi Ltd | Memory circuit improved in electrical characteristics |
| JPH05347098A (ja) * | 1992-03-16 | 1993-12-27 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JPH05266675A (ja) * | 1992-03-18 | 1993-10-15 | Fujitsu Ltd | 半導体記憶装置 |
| JPH05315937A (ja) * | 1992-05-12 | 1993-11-26 | Fujitsu Ltd | Ｃｍｏｓ／ｅｃｌレベル変換回路 |
| JPH0798985A (ja) * | 1993-09-29 | 1995-04-11 | Nec Corp | 半導体記憶回路 |
| JPH0945085A (ja) * | 1995-07-28 | 1997-02-14 | Nec Corp | 半導体メモリ |
| KR100206915B1 (ko) * | 1996-07-01 | 1999-07-01 | 구본준 | 반도체 메모리소자의 접지잡음 격리회로 |
-
1997
- 1997-06-18 JP JP9160886A patent/JP3031298B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-17 CN CN98102509A patent/CN1107337C/zh not_active Expired - Fee Related
- 1998-06-18 US US09/099,525 patent/US6151261A/en not_active Expired - Fee Related
- 1998-06-18 KR KR1019980022875A patent/KR100297217B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012123563A1 (en) | 2011-03-16 | 2012-09-20 | Probiodrug Ag | Benz imidazole derivatives as inhibitors of glutaminyl cyclase |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1204859A (zh) | 1999-01-13 |
| US6151261A (en) | 2000-11-21 |
| KR100297217B1 (ko) | 2001-08-07 |
| CN1107337C (zh) | 2003-04-30 |
| KR19990007089A (ko) | 1999-01-25 |
| JPH117778A (ja) | 1999-01-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |