JP4517842B2 - 磁気メモリデバイス - Google Patents

Description

本発明は、磁気抵抗効果発現体を含む記憶セルを備えて情報の記録および読出が可能に構成された磁気メモリデバイスに関するものである。

この種の磁気メモリデバイスとして、本願出願人が既に提案した特開２００４−１７８６２３号公報に開示された磁気メモリデバイスが知られている。この磁気メモリデバイスは、磁気ランダムアクセスメモリ（以下、「ＭＲＡＭ：Magnetic Random Access Memory 」ともいう）であって、一対の磁気抵抗効果素子および一対の逆流防止用ダイオードを備えた複数の記録セルが二次元配列されて構成されている。この場合、各記憶セルには、一対の磁気抵抗効果素子のいずれか一方の抵抗値を他方に比べて大きくすることにより、２値化された情報が記憶される。

この磁気メモリデバイスにおいて、複数の記憶セルのうちの一つに記憶されている情報を読み出すときには、同公報中の図９に示すＹ方向アドレスデコーダを介して一対のトランジスタ（列選択用トランジスタ）を作動させることにより、この一対の列選択用トランジスタのエミッタ端子にそれぞれ接続されている一対のセンスビット線（電流供給ライン）に電流電圧変換用抵抗器を介して電流を供給可能な状態とする。また、Ｘ方向アドレスデコーダを介して１つの定電流回路を作動させることにより、この定電流回路に接続されている１つのセンスワード線（電流引込ライン）に接続されている記憶セルから定電流を引き込み可能な状態とする。これにより、この一対の電流供給ラインとこの１つの電流引込ラインとの交差部分に配設されて両ラインに接続されている１つの記憶セルが選択されて、電源から一方の電流電圧変換用抵抗器、一方の列選択用トランジスタ、選択された記憶セルに含まれている一方の磁気抵抗効果素子、一方の逆流防止用ダイオードおよび定電流回路を経由してグランドに至る第１の経路と、電源から他方の電流電圧変換用抵抗器、他方の列選択用トランジスタ、選択された記憶セルに含まれている他方の磁気抵抗効果素子、他方の逆流防止用ダイオードおよび定電流回路を経由してグランドに至る第２の経路とに、各磁気抵抗効果素子の抵抗値に応じた電流がそれぞれ流れる。また、各経路に配設された各電流電圧変換用抵抗器の両端には、各経路を流れる各電流の電流値に比例した電圧がそれぞれ発生する。したがって、各電流電圧変換用抵抗器に発生する各電圧（または各電圧の電圧差）を検出することにより、選択された記憶セルに含まれている各磁気抵抗効果素子の抵抗値の大小を検出して、この記録セルに記憶されている情報を読み出すことができる。
特開２００４−１７８６２３号公報

ところが、発明者らは、上記した従来の磁気メモリデバイスをさらに検討した結果、以下のような改善すべき点を発見した。すなわち、この磁気メモリデバイスでは、各記録セルに記憶されている情報を読み出す際に、電源から、電流電圧変換用抵抗器、列選択用トランジスタ、磁気抵抗効果素子および定電流回路を経由してグランドに至る各経路に電流を供給している。しかしながら、記憶セルを構成する磁気抵抗効果素子と一方の逆流防止用ダイオードとが各経路中に直列に配設されている構成のため、この経路に十分な電流を流すためには高い電源電圧が必要となる。したがって、この磁気メモリデバイスには、高い電源電圧が必要になるため、消費電力が増加し、かつ電池駆動も行い難いという課題が存在する。

本発明は、かかる課題を解決すべくなされたものであり、より低い電源電圧であっても情報の読み出しを行い得る磁気メモリデバイスを提供することを主目的とする。

上記目的を達成すべく本発明に係る磁気メモリデバイスは、（ｉ＋１）行（ｊ＋１）列（ｉ，ｊは１以上の整数）で二次元状に配列された複数の記憶セルを備えた磁気メモリデバイスであって、前記各記憶セルには、１または２以上の磁気抵抗効果発現体がそれぞれ配設され、前記磁気抵抗効果発現体の抵抗値を感知するための第１の電流を供給する第１の電流供給回路と、前記磁気抵抗効果発現体に第２の電流を供給する第２の電流供給回路と、前記第１の電流および前記第２の電流の合計値を一定に制御する電流制御回路とを備えている。

この場合、前記各記憶セルには、前記磁気抵抗効果発現体がそれぞれ２つ配設され、前記各磁気抵抗効果発現体には、前記電流制御回路がそれぞれ１つ接続され、前記第１電流供給回路は、前記第１の電流を感知用電圧に変換する感知用抵抗を２つ備え、前記第２の電流供給回路は、前記第２の電流を前記各磁気抵抗効果発現体にそれぞれ供給し、前記各電流制御回路は、前記各感知用抵抗を流れる前記第１の電流、および前記各磁気抵抗効果発現体を流れる前記第２の電流の合計値をそれぞれ一定に制御する。

また、前記各感知用抵抗によってそれぞれ変換された前記各感知用電圧の電圧差に基づいて作動して前記各記憶セルに記憶されている情報を読み出す差動増幅回路を備えている。

また、前記各記憶セルには、前記磁気抵抗効果発現体がそれぞれ１つ配設され、当該磁気抵抗効果発現体には、前記電流制御回路が接続され、前記第１の電流供給回路は、前記第１の電流を感知用電圧に変換する感知用抵抗を備え、前記第２の電流供給回路は、前記第２の電流を前記磁気抵抗効果発現体に供給する。

この場合、前記感知用抵抗によって変換された前記感知用電圧と基準電圧との電圧差に基づいて作動して前記各記憶セルに記憶されている情報を読み出す差動増幅回路を備えている。

また、前記感知用抵抗は、その抵抗値が前記磁気抵抗効果発現体の前記抵抗値よりも２倍以上大きな抵抗値に規定されている。

本発明に係る磁気メモリデバイスによれば、磁気抵抗効果発現体の抵抗値を感知するための第１の電流を供給する第１の電流供給回路と、磁気抵抗効果発現体に第２の電流を供給する第２の電流供給回路と、第１の電流および第２の電流の合計値を一定に制御する電流制御回路とを備えたことにより、電流制御回路に対して第１の電流供給回路と記憶セル（磁気抵抗効果発現体）とが並列に接続される構成にすることができる。このため、第１の電流供給回路、記憶セルおよび電流制御回路が直流電圧とグランドとの間に直列に接続される従来の構成と比較して、記憶セル部分において生じる電圧降下分だけ、第１の電流供給回路と電流制御回路との直列回路で必要とされる電圧を低い電圧にすることができる。したがって、直流電圧をより低い電圧まで低下させたとしても、十分な電流値の第１の電流を供給することができるため、安定した読取動作を維持しつつ、低消費電力化を図ることができる。

また、本発明に係る磁気メモリデバイスによれば、各記憶セルには磁気抵抗効果発現体がそれぞれ２つ配設され、各磁気抵抗効果発現体には電流制御回路がそれぞれ１つ接続され、第１電流供給回路は第１の電流を感知用電圧に変換する感知用抵抗を２つ備え、第２の電流供給回路は第２の電流を各磁気抵抗効果発現体にそれぞれ供給し、各電流制御回路は各感知用抵抗を流れる第１の電流および各磁気抵抗効果発現体を流れる第２の電流の合計値をそれぞれ一定に制御することにより、各電流制御回路に対して第１の電流供給回路と記憶セル（磁気抵抗効果発現体）とが並列に接続される構成にすることができる。このため、第１の電流供給回路、記憶セルおよび電流制御回路が直流電圧とグランドとの間に直列に接続される従来の構成と比較して、記憶セル部分において生じる電圧降下分だけ、第１の電流供給回路と電流制御回路との直列回路で必要とされる電圧を低い電圧にすることができる。したがって、直流電圧をより低い電圧まで低下させたとしても、十分な電流値の第１の電流を供給することができるため、安定した読取動作を維持しつつ、低消費電力化を図ることができる。

さらに、本発明に係る磁気メモリデバイスによれば、各感知用抵抗によってそれぞれ変換された各感知用電圧の電圧差に基づいて差動増幅回路が作動して各記憶セルに記憶されている情報を読み出すことにより、各感知用抵抗の抵抗値を各磁気抵抗効果発現体の抵抗値よりも大きい抵抗値に規定することで、記録セルから情報を読み出す際の感度を十分に高めることができる。

また、本発明に係る磁気メモリデバイスによれば、各記憶セルには磁気抵抗効果発現体がそれぞれ１つ配設され、磁気抵抗効果発現体には電流制御回路が接続され、第１の電流供給回路は第１の電流を感知用電圧に変換する感知用抵抗を備え、第２の電流供給回路は第２の電流を磁気抵抗効果発現体に供給することにより、電流制御回路に対して第１の電流供給回路と記憶セル（磁気抵抗効果発現体）とが並列に接続される構成にすることができる。このため、第１の電流供給回路、記憶セルおよび電流制御回路が直流電圧とグランドとの間に直列に接続される従来の構成と比較して、記憶セル部分において生じる電圧降下分だけ、第１の電流供給回路と電流制御回路との直列回路で必要とされる電圧を低い電圧にすることができる。したがって、直流電圧をより低い電圧まで低下させたとしても、十分な電流値の第１の電流を供給することができるため、安定した読取動作を維持しつつ、低消費電力化を図ることができる。

さらに、本発明に係る磁気メモリデバイスによれば、感知用抵抗によって変換された感知用電圧と基準電圧との電圧差に基づいて作動して各記憶セルに記憶されている情報を読み出す差動増幅回路を備えたことにより、感知用抵抗の抵抗値を磁気抵抗効果発現体の抵抗値よりも大きい抵抗値に規定することで、記録セルから情報を読み出す際の感度を十分に高めることができる。

また、本発明に係る磁気メモリデバイスによれば、感知用抵抗の抵抗値を磁気抵抗効果発現体の抵抗値よりも２倍以上大きな抵抗値に規定したことにより、記録セルから情報を読み出す際の感度を一層高めることができる。

以下、添付図面を参照して、本発明に係る磁気メモリデバイスの最良の形態について説明する。

まず、図１，２を参照して、本発明に係る磁気メモリデバイスＭの構成について説明する。

図１に示すように、磁気メモリデバイスＭは、アドレスバッファ１１、データバッファ１２、制御ロジック部１３、記憶セル群１４、Ｙ方向駆動制御回路部２１およびＸ方向駆動制御回路部３１を備えている。この場合、Ｙ方向駆動制御回路部２１は、Ｙ方向アドレスデコーダ回路２２、読出回路群２３、Ｙ方向カレントドライブ回路群２４および定電流回路群２５を有している。他方、Ｘ方向駆動制御回路部３１は、Ｘ方向アドレスデコーダ回路３２、およびＸ方向カレントドライブ回路群３３を有している。この磁気メモリデバイスＭは、記憶セル群１４、読出回路群２３、Ｙ方向カレントドライブ回路群２４、定電流回路群２５、およびＸ方向カレントドライブ回路群３３については、データ（データバッファ１２を介して入力するデータ）のビット数（本例では一例として８つ）と同じ数だけ備え、アドレスバッファ１１を介して入力したアドレスによって特定される所定のアドレスに所定のデータを記憶する際に、この所定のデータを構成する各ビットの情報（「１」か「０」）を、各ビットに対応する記憶セル群１４におけるこの所定のアドレスの１つの記憶セル１にそれぞれ記憶させるように構成されている。また、磁気メモリデバイスＭに含まれている各構成要素は、電源端子ＰＷとグランド端子ＧＮＤとの間に直流電圧源から供給される直流電圧Ｖｃｃによって作動する。

アドレスバッファ１１は、外部アドレス入力端子Ａ０〜Ａ２０を備え、この外部アドレス入力端子Ａ０〜Ａ２０から取り込んだアドレス信号（例えばアドレス信号のうちの上位のアドレス信号）をＹ方向アドレスバス１５を介してＹ方向アドレスデコーダ回路２２に出力すると共に、アドレス信号（例えばアドレス信号のうちの下位のアドレス信号）をＸ方向アドレスバス１６を介してＸ方向アドレスデコーダ回路３２に出力する。

データバッファ１２は、外部データ端子Ｄ０〜Ｄ７、入力バッファ１２ａおよび出力バッファ１２ｂを備えている。また、データバッファ１２は、制御信号線１３ａを介して制御ロジック部１３に接続されている。この場合、入力バッファ１２ａは、Ｘ方向書込用データバス１７を介して各Ｘ方向カレントドライブ回路群３３に接続されると共に、Ｙ方向書込用データバス１８を介して各Ｙ方向カレントドライブ回路群２４に接続されて、外部データ端子Ｄ０〜Ｄ７を介して入力したデータに含まれている各ビットの情報を、８つの記憶セル群１４のうちの各ビットの情報に対応する記憶セル群１４に記憶させるために、各ビットに対応する各Ｘ方向カレントドライブ回路群３３および各Ｙ方向カレントドライブ回路群２４にそれぞれ出力する。一方、出力バッファ１２ｂは、Ｙ方向読出用データバス１９を介して読出回路群２３に接続されている。また、出力バッファ１２ｂは、読出回路群２３によって読み取られたデータをＹ方向読出用データバス１９を介して入力すると共に、入力したデータを外部データ端子Ｄ０〜Ｄ７に出力する。また、入力バッファ１２ａおよび出力バッファ１２ｂは、制御ロジック部１３から制御信号線１３ａを介して入力した制御信号に従って作動する。

制御ロジック部１３は、入力端子ＣＳおよび入力端子ＯＥを備え、データバッファ１２、読出回路群２３、Ｙ方向カレントドライブ回路群２４およびＸ方向カレントドライブ回路群３３の動作を制御する。具体的には、この制御ロジック部１３は、入力端子ＣＳを介して入力したチップセレクト信号、および入力端子ＯＥを介して入力した出力許可信号に基づいて、入力バッファ１２ａおよび出力バッファ１２ｂのいずれをアクティブにするか否かを決定すると共に、この決定に従って入力バッファ１２ａおよび出力バッファ１２ｂを作動させるための制御信号を生成して制御信号線１３ａを介してデータバッファ１２に出力する。

各記憶セル群１４は、互いに並設された一対の線路で構成されると共に図１中のＸ方向に沿って並設された複数（（ｊ＋１）本。ｊは１以上の整数）の書込ビット線（図示せず）と、書込ビット線の各線路とそれぞれ交差（直交）するように同図中のＹ方向に沿って並設された複数（（ｉ＋１）本。ｉは１以上の整数）の書込ワード線（図示せず）と、書込ビット線および書込ワード線の各交差部分に配設されることによって二次元状に配列（一例として（ｉ＋１）行（ｊ＋１）列のマトリクス状で配列）された複数（（（ｉ＋１）×（ｊ＋１））個）の記憶セル（磁気記憶セル）１と、互いに並設された一対の線路５ａ，５ｂで構成されると共に各書込ビット線にそれぞれ並設された複数（（ｊ＋１）本）の読出ビット線５（図２参照）と、各書込ワード線にそれぞれ並設された複数（（ｉ＋１）本）の読出ワード線（本例ではワードデコード線Ｘ０〜Ｘｉが兼用する）とを備えて構成されている。

各記憶セル１は、図２に示すように、一対の記憶素子１ａ，１ｂを備えて構成されている。各記憶素子１ａ，１ｂは、ＧＭＲ（Ｇｉａｎｔ Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔｉｖｅ）またはＴＭＲ（Ｔｕｎｎｅｌｉｎｇ Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔｉｖｅ）を利用して構成された磁気抵抗効果発現体２ａ，２ｂと、各磁気抵抗効果発現体２ａ，２ｂにそれぞれ直列に接続されている２つの一方向性素子（一例としてダイオードＤａ，Ｄｂ）とを備え、書込ビット線および書込ワード線に供給される電流に起因して発生する合成磁界の向きに応じて、磁気抵抗効果発現体２ａの抵抗値が磁気抵抗効果発現体２ｂの抵抗値よりも小さくなる状態と、磁気抵抗効果発現体２ａの抵抗値が磁気抵抗効果発現体２ｂの抵抗値よりも大きくなる状態のいずれかの状態に移行することにより、データを構成する各ビットの情報を記憶する。この場合、各ダイオードＤａ，Ｄｂは、各々のアノード端子が共にワードデコード線Ｘｍ（ｍは０〜ｉの各々）に接続されている。また、ダイオードＤａはそのカソード端子が一方の磁気抵抗効果発現体２ａを介して読出ビット線５の一方の線路５ａに接続され、ダイオードＤｂはそのカソード端子が他方の磁気抵抗効果発現体２ｂを介して読出ビット線５の他方の線路５ｂに接続されている。なお、各ダイオードＤａ，Ｄｂは、各磁気抵抗効果発現体２ａ，２ｂに流れる電流（後述するＩｗ１，Ｉｗ２）の向きをワードデコード線Ｘｍから各線路５ａ，５ｂに向かう方向に規制できればよいため、磁気抵抗効果発現体２ａおよびダイオードＤａの各位置を入れ替えると共に、磁気抵抗効果発現体２ｂおよびダイオードＤｂの各位置を入れ替えて、各磁気抵抗効果発現体２ａ，２ｂがワードデコード線Ｘｍ側に接続される構成を採用することもできる。

Ｙ方向駆動制御回路部２１のＹ方向アドレスデコーダ回路２２は、Ｙ方向アドレスバス１５を介して入力したアドレス信号に基づいて、読出回路群２３に含まれている（ｊ＋１）個の読出回路、およびＹ方向カレントドライブ回路群２４に含まれている（ｊ＋１）個のＹ方向カレントドライブ回路にそれぞれ接続されている（ｊ＋１）本のビットデコード線Ｙ０，・・，Ｙｎ，・・，Ｙｊのうちの１つ（ビットデコード線Ｙｎ。ｎは０以上ｊ以下の整数）を選択すると共に、選択したビットデコード線Ｙｎに所定の電圧を印加する。この場合、読出回路群２３に含まれている（ｊ＋１）個の読出回路のうちの選択されたビットデコード線Ｙｎに接続されている読出回路２３ｎ（図２参照）は、ビットデコード線Ｙｎを介して上記の所定の電圧が印加されているときに作動する。また、Ｙ方向カレントドライブ回路群２４に含まれている（ｊ＋１）個のＹ方向カレントドライブ回路のうちの選択されたビットデコード線Ｙｎに接続されているＹ方向カレントドライブ回路は、ビットデコード線Ｙｎを介して上記の所定の電圧が印加されているときに作動して、接続されている書込ビット線に書込電流を供給する。

一方、Ｘ方向駆動制御回路部３１のＸ方向アドレスデコーダ回路３２は、Ｘ方向アドレスバス１６を介して入力したアドレス信号に基づいて、Ｘ方向カレントドライブ回路群３３に含まれている（ｉ＋１）個のＸ方向カレントドライブ回路にそれぞれ接続されている（ｉ＋１）本のワードデコード線Ｘ０，・・，Ｘｍ，・・，Ｘｉのうちの１つ（ワードデコード線Ｘｍ。ｍは０以上ｉ以下の整数）を選択すると共に、選択したワードデコード線Ｘｍに所定の電圧を印加する。この場合、Ｘ方向カレントドライブ回路群３３に含まれている（ｉ＋１）個のＸ方向カレントドライブ回路のうちの選択されたワードデコード線Ｘｍに接続されているＸ方向カレントドライブ回路は、ワードデコード線Ｘｍ介して上記の所定の電圧が印加されているときに作動して、接続されている書込ワード線に書込電流を供給する。また、（ｉ＋１）本のワードデコード線Ｘ０〜Ｘｉは、各記憶セル群１４の０行目〜ｉ行目にそれぞれ含まれている（ｊ＋１）個の記憶セル１に読出ワード線として接続されている。これにより、選択されたワードデコード線Ｘｍに接続されているｍ行目に含まれている（ｊ＋１）個の記憶セル１には、直流電圧源として機能するＸ方向アドレスデコーダ回路３２から所定の電圧が印加される。この結果、図２に示すように、各記憶素子１ａ，１ｂには、その抵抗値に応じた電流（本発明における第２の電流）Ｉｗ１，Ｉｗ２がＸ方向アドレスデコーダ回路３２から供給される。

各読出回路（一例として読出回路２３ｎを例に挙げて説明する）は、図２に示すように、前段回路（本発明における第１の電流供給回路）４１と後段回路（本発明における差動増幅回路）４２とを備えて構成されて、記憶セル群１４のｎ列目に含まれている（ｉ＋１）個の記憶セル１に接続されている読出ビット線５の各線路５ａ，５ｂに電流（本発明における第１の電流）Ｉｂ１，Ｉｂ２を供給すると共に、各電流Ｉｂ１，Ｉｂ２の差分を検出することにより、記憶セル１から情報を読み出し可能に構成されている。具体的には、前段回路４１は、一端側が電源端子ＰＷにそれぞれ接続されている２本の電流電圧変換用の抵抗（本発明における感知用抵抗）Ｒ１，Ｒ２と、対応する抵抗Ｒ１，Ｒ２の各他端側にコレクタ端子がそれぞれ接続されると共に、線路５ａ，５ｂのうちの対応する一方にエミッタ端子がそれぞれ接続されている２つのスイッチ素子（一例としてＮＰＮ型トランジスタ）Ｑ１，Ｑ２とを備えて構成されて、作動時に各線路５ａ，５ｂに電流Ｉｂ１，Ｉｂ２を供給する。この場合、各抵抗Ｒ１，Ｒ２の抵抗値は、同一であって、後述する高抵抗状態における磁気抵抗効果発現体２ａ，２ｂの抵抗値と比較して十分に大きな抵抗値（約２倍以上の抵抗値。本形態では一例として約１０倍の抵抗値）に設定されている。後段回路４２は、図２に示すように、差動増幅回路として構成されて、各電流Ｉｂ１，Ｉｂ２の差分値、具体的には各電流Ｉｂ１，Ｉｂ２に起因して各抵抗Ｒ１，Ｒ２の両端に発生する電圧（感知用電圧）の電位差を検出すると共に増幅して出力する。読出回路２３ｎの前段回路４１および後段回路４２は、Ｙ方向アドレスデコーダ回路２２によって選択されているビットデコード線Ｙｎから所定の電圧が供給されているときにそれぞれ作動して、読出回路２３ｎを作動状態に移行させる。

定電流回路（本発明における電流制御回路であって、一例として定電流回路２５ｎを例に挙げて説明する）は、図２に示すように、読出回路２３ｎに接続されている各線路５ａ，５ｂにコレクタ端子がそれぞれ接続されると共に、同じ電流値（一定値）のベース電流が常時供給されることにより、電流値の同じ定電流Ｉｓ１，Ｉｓ２をそれぞれ常時引き込むように構成された一対のトランジスタＱ３，Ｑ４を備えている。この場合、トランジスタＱ３に流れる電流Ｉｓ１は、図２に示すように、選択されたビットデコード線Ｙｎに接続されている読出回路群２３における前段回路４１のスイッチ素子Ｑ１を介して読出ビット線５の一方の線路５ａに供給される電流Ｉｂ１と、選択されたワードデコード線Ｘｍに接続されている記憶セル１のダイオードＤａおよび記憶素子１ａを介して読出ビット線５の一方の線路５ａに供給される電流Ｉｗ１との合計電流となる。同様にして、トランジスタＱ３に流れる電流Ｉｓ２は、前段回路４１のスイッチ素子Ｑ２を介して読出ビット線５の他方の線路５ｂに供給される電流Ｉｂ２と、記憶セル１のダイオードＤｂおよび記憶素子１ｂを介して読出ビット線５の一方の線路５ｂに供給される電流Ｉｗ２との合計電流となる。この構成により、定電流回路２５ｎは、電流Ｉｂ１および電流Ｉｗ１の合計電流値（合計値）を一定値に制御すると共に、電流Ｉｂ２および電流Ｉｗ２の合計電流値（合計値）を一定値に制御する。したがって、各記憶セル群１４では、各電流Ｉｂ１，Ｉｂ２を読出ビット線５の各線路５ａ，５ｂに供給する読出回路２３ｎの前段回路４１と、各電流Ｉｗ１，Ｉｗ２を読出ビット線５の各線路５ａ，５ｂに供給する記憶セル１とが、定電流回路２５ｎに対して並列に接続される構成となっている。

次に、磁気メモリデバイスＭにおける情報の読出動作について説明する。なお、磁気メモリデバイスＭには、Ｙ方向カレントドライブ回路群２４およびＸ方向カレントドライブ回路群３３がそれぞれ作動することにより、予め情報が記憶されているものとする。

まず、アドレスバッファ１１が、外部アドレス入力端子Ａ０〜Ａ２０を介して入力したアドレス信号を、Ｘ方向アドレスバス１６およびＹ方向アドレスバス１５を介してＸ方向アドレスデコーダ回路３２およびＹ方向アドレスデコーダ回路２２に出力する。この際に、Ｙ方向アドレスデコーダ回路２２は、入力したアドレス信号に基づいて、ビットデコード線Ｙ０〜Ｙｊのうちの一つ（一例としてビットデコード線Ｙｎ）を選択する。同様にして、Ｘ方向アドレスデコーダ回路３２は、入力したアドレス信号に基づいてワードデコード線Ｘ０〜Ｘｉのうちの一つ（一例としてワードデコード線Ｘｍ）を選択する。一方、データバッファ１２では、制御信号線１３ａから出力される制御信号に従い、出力バッファ１２ｂが作動状態に移行すると共に入力バッファ１２ａが非作動状態に移行する。

この場合、ビットデコード線Ｙｎによって選択された各記憶セル群１４の各読出回路２３ｎでは、ビットデコード線Ｙｎを介して所定の電圧が印加されることにより、前段回路４１および後段回路４２が作動状態に移行する。この際に、前段回路４１は、図２に示すように、記憶セル群１４のｎ列目に含まれている（ｉ＋１）個の記憶セル１に接続されている読出ビット線５の各線路５ａ，５ｂへの電流Ｉｂ１，Ｉｂ２の供給を開始する。他方、各記憶セル群１４における選択されたワードデコード線Ｘｍに接続されているｍ行目に含まれている（ｊ＋１）個の記憶セル１には、ワードデコード線Ｘｍから所定の電圧が印加される。これにより、同図に示すように、ワードデコード線Ｘｍから各記憶素子１ａ，１ｂへの各電流Ｉｗ１，Ｉｗ２の供給が開始される。この場合、各記憶セル群１４のｍ行ｎ列に位置する記憶セル１を構成する各記憶素子１ａ，１ｂに含まれている各磁気抵抗効果発現体２ａ，２ｂは、記憶セル１に記憶されているビットの情報に応じて、いずれか一方が高抵抗状態にあり、他方が低抵抗状態にある。このため、各記憶素子１ａ，１ｂに流れる各電流Ｉｗ１，Ｉｗ２の電流値は、各磁気抵抗効果発現体２ａ，２ｂの抵抗値に反比例する。一例として、記憶素子１ａに含まれている磁気抵抗効果発現体２ａが高抵抗状態にあり、記憶素子１ｂに含まれている磁気抵抗効果発現体２ｂが低抵抗状態にあるときには、電流Ｉｗ１の電流値が電流Ｉｗ２の電流値よりも小さくなる。この場合、電流Ｉｂ１および電流Ｉｗ１の合計電流である電流Ｉｓ１と、電流Ｉｂ２および電流Ｉｗ２の合計電流である電流Ｉｓ２とが、定電流回路２５ｎによって一定に制御されているため、各電流Ｉｂ１，Ｉｂ２の電流値は、それぞれ、一定かつ同一の電流値である各電流Ｉｓ１，Ｉｓ２から各電流Ｉｗ１，Ｉｗ２を差し引いた電流値となる。

各読出回路２３ｎの後段回路４２は、各電流Ｉｂ１，Ｉｂ２に基づいて各抵抗Ｒ１，Ｒ２の両端に発生する各電圧の電圧差（各電流Ｉｂ１，Ｉｂ２の電流値の差分、つまり各電流Ｉｗ１，Ｉｗ２の電流値の差分でもある）を検出することにより、記憶セル１に記憶されている情報（２値情報）を取得してＹ方向読出用データバス１９に出力する。この場合、各抵抗Ｒ１，Ｒ２の抵抗値は高抵抗状態にあるときの各磁気抵抗効果発現体２ａ，２ｂの抵抗値の２倍以上の値に設定されている。このため、磁気抵抗効果発現体２ａ，２ｂの抵抗値の大小に起因した各電流Ｉｗ１，Ｉｗ２の電流値の差分は、各抵抗Ｒ１，Ｒ２の両端に発生する各電圧の電圧差として前段回路４１によって増幅されて後段回路４２に出力される。次いで、出力バッファ１２ｂが、Ｙ方向読出用データバス１９を介して入力したデータを外部データ端子Ｄ０〜Ｄ７に出力する。以上により、記憶セル１に記憶されているデータの読み取りが完了する。

このように、この磁気メモリデバイスＭによれば、２つの磁気抵抗効果発現体２ａ，２ｂを各記憶セル１にそれぞれ配設し、読出回路群２３に含まれている各読出回路の前段回路４１が、記憶セル１に含まれている各磁気抵抗効果発現体２ａ，２ｂの抵抗値を感知するための各電流Ｉｂ１，Ｉｂ２を供給し、Ｘ方向アドレスデコーダ回路３２が、各磁気抵抗効果発現体２ａ，２ｂに各電流Ｉｗ１，Ｉｗ２を供給し、定電流回路群２５の定電流回路が、電流Ｉｂ１と電流Ｉｗ１の合計値（電流Ｉｓ１の電流値）および電流Ｉｂ２と電流Ｉｗ２の合計値（電流Ｉｓ２の電流値）を同一かつ一定に制御することにより、定電流回路群２５に含まれている各定電流回路に対して前段回路４１と記憶セル１とが並列に接続される構成にすることができる。このため、読出回路、記憶セル、および定電流回路が直流電圧Ｖｃｃとグランドとの間に直列に接続される従来の構成と比較して、記憶セル１部分において生じる電圧降下分だけ、前段回路４１と定電流回路との直列回路で必要とされる電圧を低い電圧にすることができる。したがって、直流電圧Ｖｃｃをより低い電圧まで低下させたとしても、十分な電流値の各電流Ｉｂ１，Ｉｂ２を読出ビット線５の各線路５ａ，５ｂに供給することができるため、安定した読取動作を維持しつつ、低消費電力化を図ることができる。

また、後段回路４２が、抵抗Ｒ１，Ｒ２によってそれぞれ変換された各感知用電圧の電圧差に基づいて作動して各記憶セル１に記憶されている情報を読み出すことにより、抵抗Ｒ１，Ｒ２の抵抗値を磁気抵抗効果発現体２ａ，２ｂの抵抗値よりも大きい抵抗値に規定することで、記録セル１から情報を読み出す際の感度を十分に高めることができる。この場合、抵抗Ｒ１，Ｒ２の抵抗値を磁気抵抗効果発現体２ａ，２ｂの抵抗値よりも２倍以上大きな抵抗値に規定することにより、記録セル１から情報を読み出す際の感度を一層高めることができる。

なお、本発明は、上記した構成に限定されない。例えば、記録セル１を一対の記憶素子１ａ，１ｂで構成した例について説明したが、記録セルを１つの記憶素子で構成することもできる。この磁気メモリデバイスは、上記の磁気メモリデバイスＭの構成をベースとして、同一構成の回路が２系統配設されている回路において、同一構成の回路を１系統にすることによって実現できる。以下、１つの記憶素子で記録セルを構成した磁気メモリデバイスＭ１について説明する。なお、磁気メモリデバイスＭと同一の構成については、同一の符号を付して重複する説明を省略する。

図１に示すように、磁気メモリデバイスＭ１は、アドレスバッファ１１、データバッファ１２、制御ロジック部１３、記憶セル群１４Ａ、Ｙ方向駆動制御回路部２１ＡおよびＸ方向駆動制御回路部３１を備えている。この場合、Ｙ方向駆動制御回路部２１Ａは、Ｙ方向アドレスデコーダ回路２２、読出回路群２３Ａ、Ｙ方向カレントドライブ回路群２４Ａおよび定電流回路群２５Ａを有している。他方、Ｘ方向駆動制御回路部３１は、Ｘ方向アドレスデコーダ回路３２、およびＸ方向カレントドライブ回路群３３を有している。この磁気メモリデバイスＭ１は、磁気メモリデバイスＭと同様にして、ビット数と同じ数だけ、記憶セル群１４Ａ、読出回路群２３Ａ、Ｙ方向カレントドライブ回路群２４Ａ、定電流回路群２５Ａ、およびＸ方向カレントドライブ回路群３３を有している。

記憶セル群１４Ａでは、図３に示すように、読出ビット線５が１本の線路５ａで構成されている。各記憶セル１０１は、同図に示すように、１つの記憶素子１ａを備えて構成されている。この場合、記憶素子１ａは、１つの磁気抵抗効果発現体２ａと、１つの一方向性素子（一例としてダイオードＤａ）で構成されて、磁気抵抗効果発現体２ａの抵抗値が高抵抗状態と低抵抗状態のいずれかの状態に移行することにより、データを構成する各ビットの情報を記憶する。

Ｙ方向カレントドライブ回路群２４Ａに含まれている各Ｙ方向カレントドライブ回路は、１本の書込ビット線に電流を供給するように構成されている。読出回路群２３Ａに含まれている各読出回路（以下では、ｎ列目の記憶セル１０１に接続されている読出回路２３Ａｎを例に挙げて説明する）では、記憶素子１ｂ、および読出ビット線５の線路５ｂが存在しないため、前段回路４１Ａは、図３に示すように、抵抗Ｒ１およびスイッチ素子Ｑ１で構成されている。また、後段回路４２は、基本的な回路構成には変更はないが、１系統の入力（抵抗Ｒ１に発生する感知用電圧）だけで差動増幅動作を可能とするため、磁気メモリデバイスＭにおいて前段回路４１のスイッチ素子Ｑ２のコレクタ端子に接続されていたトランジスタのベース端子に所定の電圧（基準電圧）Ｖ１が供給されている。定電流回路群２５Ａに含まれている各定電流回路（以下では、ｎ列目の記憶セル１０１に接続されている定電流回路２５Ａｎを例に挙げて説明する）は、読出ビット線５の線路５ｂが存在しないため、同図に示すように、トランジスタＱ４およびそのエミッタ端子に接続される抵抗が省かれて、トランジスタＱ３を含む回路のみで構成されている。

この磁気メモリデバイスＭ１では、磁気メモリデバイスＭにおける一方の記憶素子１ａに対する情報の書込動作および読出動作と同様にして、記憶素子１ａに対する情報の書き込み、および情報の読み出しが行われる。したがって、磁気メモリデバイスＭと同様にして、定電流回路群２５Ａに含まれている各定電流回路に対して前段回路４１Ａと記憶セル１０１とが並列に接続される構成にすることができる。このため、読出回路、記憶セル、および定電流回路が直流電圧Ｖｃｃとグランドとの間に直列に接続される従来の構成と比較して、記憶セル１０１部分において生じる電圧降下分だけ、前段回路４１Ａと定電流回路との直列回路で必要とされる電圧を低い電圧にすることができる。したがって、直流電圧Ｖｃｃをより低い電圧まで低下させたとしても、十分な電流値の電流Ｉｂ１を読出ビット線５の線路５ａに供給することができるため、安定した読取動作を維持しつつ、低消費電力化を図ることができる。

また、後段回路４２が、抵抗Ｒ１によって変換された感知用電圧と電圧Ｖ１との電圧差に基づいて作動して各記憶セル１０１に記憶されている情報を読み出すことにより、抵抗Ｒ１の抵抗値を磁気抵抗効果発現体２ａの抵抗値よりも大きい抵抗値に規定することで、記録セル１０１から情報を読み出す際の感度を十分に高めることができる。さらに、磁気メモリデバイスＭと同様にして、抵抗Ｒ１の抵抗値を磁気抵抗効果発現体２ａの抵抗値よりも２倍以上大きな抵抗値に規定することにより、記録セル１０１から情報を読み出す際の感度を一層高めることができる。

また、上記した各読出回路および各定電流回路では、トランジスタを用いて構成したが、トランジスタに代えてＦＥＴ（電界効果型トランジスタ）を用いて構成することができる。

磁気メモリデバイスＭ（Ｍ１）の全体構成を示すブロック図である。 磁気メモリデバイスＭの記憶セル１、読出回路群２３に含まれている各読出回路（一例として読出回路２３ｎ）、および定電流回路群２５に含まれている各定電流回路（一例として定電流回路２５ｎ）の構成を示す回路図である。 磁気メモリデバイスＭ１の記憶セル１０１、読出回路群２３Ａに含まれている各読出回路（一例として読出回路２３Ａｎ）、および定電流回路群２５Ａに含まれている各定電流回路（一例として定電流回路２５Ａｎ）の構成を示す回路図である。

符号の説明

１，１０１ 記憶セル
２ａ，２ｂ 磁気抵抗効果発現体
Ｉｂ１，Ｉｂ２，Ｉｗ１，Ｉｗ２ 電流
２５，２５Ａ 定電流回路群
３２ Ｘ方向アドレスデコーダ回路
４１，４１Ａ 前段回路
Ｍ，Ｍ１ 磁気メモリデバイス

Claims (6)

1. （ｉ＋１）行（ｊ＋１）列（ｉ，ｊは１以上の整数）で二次元状に配列された複数の記憶セルを備えた磁気メモリデバイスであって、
   前記各記憶セルには、１または２以上の磁気抵抗効果発現体がそれぞれ配設され、
   前記磁気抵抗効果発現体の抵抗値を感知するための第１の電流を供給する第１の電流供給回路と、
   前記磁気抵抗効果発現体に第２の電流を供給する第２の電流供給回路と、
   前記第１の電流および前記第２の電流の合計値を一定に制御する電流制御回路とを備えている磁気メモリデバイス。
2. 前記各記憶セルには、前記磁気抵抗効果発現体がそれぞれ２つ配設され、
   前記各磁気抵抗効果発現体には、前記電流制御回路がそれぞれ１つ接続され、
   前記第１電流供給回路は、前記第１の電流を感知用電圧に変換する感知用抵抗を２つ備え、
   前記第２の電流供給回路は、前記第２の電流を前記各磁気抵抗効果発現体にそれぞれ供給し、
   前記各電流制御回路は、前記各感知用抵抗を流れる前記第１の電流、および前記各磁気抵抗効果発現体を流れる前記第２の電流の合計値をそれぞれ一定に制御する請求項１記載の磁気メモリデバイス。
3. 前記各感知用抵抗によってそれぞれ変換された前記各感知用電圧の電圧差に基づいて作動して前記各記憶セルに記憶されている情報を読み出す差動増幅回路を備えている請求項２記載の磁気メモリデバイス。
4. 前記各記憶セルには、前記磁気抵抗効果発現体がそれぞれ１つ配設され、
   当該磁気抵抗効果発現体には、前記電流制御回路が接続され、
   前記第１の電流供給回路は、前記第１の電流を感知用電圧に変換する感知用抵抗を備え、
   前記第２の電流供給回路は、前記第２の電流を前記磁気抵抗効果発現体に供給する請求項１記載の磁気メモリデバイス。
5. 前記感知用抵抗によって変換された前記感知用電圧と基準電圧との電圧差に基づいて作動して前記各記憶セルに記憶されている情報を読み出す差動増幅回路を備えている請求項４記載の磁気メモリデバイス。
6. 前記感知用抵抗は、その抵抗値が前記磁気抵抗効果発現体の前記抵抗値よりも２倍以上大きな抵抗値に規定されている請求項２から５のいずれかに記載の磁気メモリデバイス。

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