JP2004280910A - 磁気メモリデバイスおよびその読出方法 - Google Patents
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Abstract
【解決手段】1つの記憶セル12をなす一対の磁気抵抗効果素子12A,12Bごとにビット列方向に沿ってセンスビット線21A,21Bを設け、読出電流を供給する。一対の磁気抵抗効果素子12A,12Bを流れた読出電流は、センスワード線31を介して接地へと流れる。さらに、複数のセンスワード線31について共通に定電流回路108Bを設けることにより、各記憶セル12における一対の磁気抵抗効果素子12A,12Bを流れる一対の読出電流の和を一定化すると共に、一対の読出電流の差に基づいて記憶セル12から情報を読み出す。定電流回路108Bの共通化により、一対の読出電流の和のばらつきを低減できると共に消費電力の低減も可能となる。
【選択図】 図25
Description
【発明の属する技術分野】
本発明は、磁性薄膜メモリ素子を用いて構成される磁気メモリデバイスおよびその読出方法に関する。
【0002】
【従来の技術】
従来より、コンピュータやモバイル通信機器などの情報処理装置に用いられる汎用メモリとして、DRAM(Dynamic Random Access Memory),SRAM(StaticRAM)などの揮発性メモリが使用されている。これらの揮発性メモリは、常に電流を供給しておかなければ全ての情報が失われる。そのため、情報を記憶する手段、すなわち不揮発性メモリを設ける必要があり、フラッシュEEPROMやハードディスク装置などが用いられる。これらの不揮発性メモリにおいては、情報処理の高速化に伴ってアクセスの高速化が重要な課題となっている。さらに、携帯情報機器の急速な普及および高性能化に伴い、いつでも何処でも情報処理が行える、いわゆるユピキタスコンピューティングを目指した情報機器の開発が急速に進められている。このような機器の開発におけるキーデバイスとして、高速な不揮発性メモリの開発が強く求められている。
【0003】
不揮発性メモリの高速化に有効な技術として、MRAM(Magnetic Random Access Memory )が知られている。MRAMは、マトリクス状に配列される個々の記憶セルが、2つの強磁性層を備えた磁気素子で構成されたものである。各記憶セルでは、「0」,「1」の2値情報に対応させて、素子の強磁性層の磁化を磁化容易軸に沿って平行または反平行な状態とすることで情報が記憶される。磁気素子は、強磁性層の磁化方向が平行か反平行かによって、特定方向の抵抗値が異なる。従って、情報に対応させた抵抗の違いを、電流または電圧の変化として検出することにより、記憶セルから情報が読み出される。こうした原理で動作することから、MRAMでは、安定した書き込み/読み出しを行うために抵抗変化率ができるだけ大きいことが重要である。
【0004】
現在実用化されているMRAMは、巨大磁気抵抗効果(GMR:Giant magneto−resistive )を利用したものである。GMRとは、2つの磁性層を磁化容易軸が平行であるように配設したときに、これら各層の磁化方向が、磁化容易軸に沿って平行となる場合に抵抗値が最小となり、反平行の場合に最大となる現象である。GMR素子を用いたMRAM(以後、GMR−MRAMと略記)としては、例えば特許文献1に開示された技術が知られている。
【0005】
GMR−MRAMには、保磁力差型(Pseudo Spin Valve 型)と、交換バイアス型(Spin Valve型)とがある。Pseudo Spin Valve 型のMRAMは、GMR素子が2つの強磁性層とそれらの間に挟まれた非磁性層とが積層して構成され、2つの強磁性層の保磁力の差を利用して情報の書き込み/読み出しを行うものである。また、Spin Valve型のMRAMは、2つの強磁性層が、磁化方向が固定されている固定層、および、外部磁界により磁化方向が変化可能な自由層からなるものである。この固定層は、非磁性層を挟んで反強磁性層と反強磁性結合させることにより、磁化が安定して固定される。それぞれの型のGMR素子の抵抗変化率は、(NiFe/Cu/Co)の積層構造をとるPseudo Spin Valve 型の素子では約6〜8%、(PtMn/CoFe/Cu/CoFe)の積層構造をとるSpinValve 型の素子でも10%程度である。そのため、抵抗差を電流または電圧の差とする読み出し出力は、未だ十分に得られておらず、記憶容量やアクセス速度を改善するのは難しいとされている。
【0006】
その点、強磁性トンネル効果(TMR:Tunneling magneto−resistive )を利用したMRAM(以後、TMR−MRAMと略記)では、抵抗変化率を格段に大きくすることができる。TMRとは、極薄の絶縁層を挟んで積層された2つの強磁性層(磁化方向が固定された固定層と、磁化方向が変化可能な感磁層すなわち自由層)において、互いの磁化方向の相対角度により絶縁層を流れるトンネル電流が変化する現象である。すなわち、磁化方向が平行である場合にトンネル電流は最大(セルの抵抗値は最小)となり、反平行の場合、トンネル電流は最小(セルの抵抗値は最大)となる。TMR素子の具体例としては、CoFe/Aloxide /CoFeの積層構造が知られるが、その抵抗変化率は40%以上にも及ぶ。
【0007】
また、TMR素子の抵抗は高いために、MOS型電界効果トランジスタ(MOSFET:Metal Oxide Semiconductor Field Effect Transistor )などの半導体デバイスと組み合わせた場合のマッチングが取り易いとされている。以上の利点から、TMR−MRAMは、GMR−MRAMと比較して高出力化が容易であり、記憶容量やアクセス速度の向上が期待されている。TMR−MRAMとしては、特許文献2,特許文献3に開示された技術などが知られている。
【0008】
TMR−MRAMでは、情報の書き込みについては、導線に流す電流によって誘導する電流磁界を利用して強磁性層の磁化方向を変化させる方式が採られる。これにより、2値情報が、強磁性層間の相対的な磁化方向(平行または反平行)に対応して記憶される。記憶情報の読み出しについては、絶縁層に対し、層面に垂直方向に電流を流し、トンネル電流値もしくはトンネル抵抗を検出する方法が採られている。この場合、強磁性層間の相対的な磁化方向(平行または反平行)の違いが、出力電流値ないしセル抵抗値の差として現れる。
【0009】
そのセルアレイ構造としては、データ線上に複数のTMR素子を並列接続したうえで、選択用の半導体素子を、各々のTMR素子に対応させて配置するものやデータ線ごとに配置するものが提案されている。半導体素子には、MOSFET,FETのゲート・ドレイン間を短絡して構成されるダイオード,pn接合ダイオード、およびショットキーダイオード等が用いられる。また、行データ線,列データ線を用いてTMR素子をマトリクス状に配置し、データ線ごとに選択用トランジスタを配設したものも提案されている。
【0010】
このうち、読み出し時の消費電力効率の面で最も優れた特性を有しているのは、各々のTMR素子に対して選択用半導体素子を配置する構造である。ただし、各半導体素子の特性にばらつきが生じている場合、それに起因した雑音が無視できない。加えて、データ線に結合した雑音、センスアンプの特性ばらつきによる雑音、電源回路から回り込む周辺回路の雑音も考慮すると、記憶セルの出力電圧のS/N比は、数dB程にしかならない可能性がある。
【0011】
そのため、読み出し出力のS/N比を向上すべく、TMR−MRAMのセルアレイには以下のような改良がなされてきた。
【0012】
よく用いられるのは、選択した一つの記憶セルの出力電圧Vを参照電圧Vref と比較し、その差分電圧Vsigを差動増幅する方法である。差動増幅の目的は、第1に、記憶セルが接続されるデータ線対に生じる雑音を除去することであり、第2に、センス線駆動用またはセル選択用の半導体素子の特性ばらつきによる出力電圧のオフセットを除去することである。しかしながら、参照電圧Vref の発生回路はダミーセルや半導体素子を用いた回路によって実現され、この回路と記憶セルとの間でも素子の特性ばらつきは存在するため、出力電圧のオフセットを完全に除去することは原理的に不可能である。
【0013】
これを解決するものとしては、1対のTMR素子によって記憶セルを構成し、これら対をなす素子からの出力を差動増幅する方法が一般に広く知られている。この方法においては、対をなすTMR素子それぞれの感磁層の磁化方向が、常に、互いに反平行となるように書き込みがなされる。すなわち、一方の素子では感磁層の磁化と固定層の磁化が平行、他方の素子では両層の磁化が互いに反平行となるように相補的に書き込みを行い、2つの素子の出力を差動増幅して読み出すことで、同相雑音を除去し、S/N比を向上させるというものである。そのような差動増幅型の回路構成は、特許文献4,特許文献5および非特許文献1などにおいて開示されている。
【0014】
より具体的に例示するならば、特許文献4や特許文献5に記載されている技術では、記憶セルを構成する第1のTMR素子と第2のTMR素子は、それぞれの一端が一対の第1,第2のデータ線に別々に接続され、他端は共に同一のセル選択用半導体素子を介してビット線に接続されるようになっている。ワード線は、セル選択用半導体素子に接続される。情報の読み出しは、第1のデータ線と第2のデータ線とを等電位に保ちつつ、ビット線とこれら第1,第2のデータ線との間に電位差を与え、第1,第2のデータ線に流れる電流量の差分値を出力とすることでなされる。
【0015】
【特許文献1】
米国特許第5343422号公報
【特許文献2】
米国特許第5629922号公報
【特許文献3】
特開平9−91949号公報
【特許文献4】
特開2001−236781号公報
【特許文献5】
特開2001−266567号公報
【非特許文献1】
ISSCC 2000 Digest paper TA7.2
【0016】
【発明が解決しようとする課題】
しかしながら、こうした差動増幅方式の全般において、対をなすTMR素子間の抵抗値のばらつきが問題となっていた。TMR素子には製造プロセスで生じる抵抗値のばらつきがあり、これに起因する電流誤差は避けられない。そのため、第2のTMR素子は、それぞれの一端が一対の第1,第2のデータ線に別々に接続されると共に、他端が共に同一のセル選択用半導体素子を介してビット線に接続されるように構成されるにも拘わらず、依然として抵抗値のばらつきによる出力信号のS/N比の低下は解決するに至っていなかった。
【0017】
上記の配線構造についていえば、第1,第2のデータ線にTMR素子が多数接続され、第3のビット線にビット列方向のセル数だけのセル選択用半導体素子が接続されて記憶セルのマトリクスが構成されていることから、安定した読み出し信号出力を得るには、各データ線に接続されたTMR素子間の抵抗ばらつき、および同一のビット線に接続されている選択用半導体素子間の特性ばらつきを十分に抑制する必要がある。しかしながら、第1のデータ線と第2のデータ線に等電位の電圧差を与える読み出し方法は、原理的に上記のばらつきを抑制できるようになっていない。そのため、これらのばらつきによる雑音に万全な対策をとることは極めて難しいという問題があった。
【0018】
こうした理由から、次々と方策が提案されているものの、従来のMRAMにおいては、読み出し信号のS/N比を十分改善することはできていなかった。その結果、TMR素子の抵抗変化率がおよそ40%に達するにも関わらず、実際には十分な出力電圧が得られてはいなかった。つまり、現状のメモリ構造のままでは、読み出し精度等の動作安定性の点ですでに問題を抱えているだけでなく、さらには、メモリの高密度化に十分対応できないことが想定される。
【0019】
さらに、以上の述べたように、TMR−MRAMの読み出し方法や読み出し回路の構成については数々の工夫がなされてきた一方で、TMR素子自体の構造には、これまで特段の改良がなされていなかった。
【0020】
また、メモリをさらに高密度化するにあたり、読み出し回路に内蔵される半導体素子等の部品点数が増加するので、メモリデバイス全体としての消費電力が著しく増大することが懸念される。
【0021】
本発明はかかる問題点に鑑みてなされたもので、その目的は、より少ない消費電力によって、読出精度等の動作安定性に優れ、かつ、高い信頼性の読み出し動作を可能とする磁気メモリデバイスおよび磁気メモリデバイスの読出方法を提供することにある。
【0022】
【課題を解決するための手段】
本発明の磁気メモリデバイスは、外部磁界によって磁化方向が変化する感磁層をそれぞれ有する複数の磁気抵抗効果素子を備え、1つの記憶セルが一対の磁気抵抗効果素子を含むように構成された磁気メモリデバイスであって、一対の磁気抵抗効果素子ごとに第1の方向に沿って延在するように設けられ一対の磁気抵抗効果素子に読出電流を供給する読出線対と、一対の磁気抵抗効果素子を流れた読出電流を接地へと導く接地側読出線と、複数の接地側読出線について共通に設けられ、1つの記憶セルにおける一対の磁気抵抗効果素子を流れる一対の読出電流の和を一定化する定電流回路と、一対の読出電流の差に基づいて記憶セルから情報を読み出す読出回路とを備えるようにしたものである。ここで、「外部磁界」は、書込電流によって生ずる磁界を意味している。
【0023】
本発明の磁気メモリデバイスでは、一対の磁気抵抗効果素子を流れた読出電流を接地へと導く複数の接地側読出線について共通に設けた定電流回路の作用によって、個々の記憶セルにおける一対の磁気抵抗効果素子を流れる一対の読出電流の和が一定化される。このため、一対の読出電流の和が常に一定量だけ流れるように読出電流が制御され、各記憶セル間での出力電流のばらつきが低減される。
【0024】
本発明の磁気メモリデバイスでは、定電流回路を複数の磁気抵抗効果素子と接地との間に配設し、バンドギャップリファレンスを利用して構成するようにしてもよい。この場合、定電流回路は、電流制御用トランジスタと、この電流制御用トランジスタのベースと接地との間に接続されたダイオードと、電流制御用トランジスタのエミッタと接地との間に接続された電流制御用抵抗器とを含むように構成することが望ましい。
【0025】
本発明の磁気メモリデバイスは、一対の磁気抵抗効果素子に供給された読出電流の電流経路上に設けられた一対の整流素子をさらに備えていることが望ましい。これにより、読出電流が接地側読出線から各磁気抵抗効果素子へと逆流するのを防止することができる。
【0026】
この場合、一対の整流素子は、一対の磁気抵抗効果素子と接地側読出線との間に設けてもよいし、読出線対と一対の磁気抵抗効果素子との間に設けてもよい。また、整流素子がショットキーダイオードまたはPN接合ダイオードである場合には、定電流回路と複数の接地側読出線の各々との間に、例えば磁気メモリデバイスのビット列方向である第1の方向と直交するワード列方向である第2の方向に沿って配列された複数の第2方向記憶セル群のうちのいずれか1つを選択するための第1の半導体スイッチをそれぞれ設けるようにしてもよい。また、整流素子としては、第2の方向に沿って配列された複数の第2方向記憶セル群のうちのいずれか1つを選択するための第2の半導体スイッチとしても機能するものを用いるようにしてもよい。この第2の半導体スイッチとしては、バイポーラトランジスタまたはMOSトランジスタが好適である。
【0027】
この磁気メモリデバイスでは、対をなす磁気抵抗効果素子の感磁層の相対的な磁化方向に応じ、これらの層面に垂直方向に電流を流した場合の電流値が異なることを利用して、情報の読み出しが行われるようにすることが可能である。
【0028】
情報読み出しについては、読出線対における各読出線から一対の磁気抵抗効果素子の各々に読出電流が供給され、この一対の読出電流の差に基づいて記憶セルから情報を読み出すようにするのが好ましい。この方式によれば、読出電流は差動出力されるため、読出線対における各読出線に生じる雑音や、磁気抵抗効果素子ごとの出力値に含まれるオフセット成分が相殺されて除去される。また、本発明の「整流素子」とは、電流を一方向にのみ通過させ、逆方向の電流の通過を阻止する素子をいう。また、「電流経路」とは、読出電流が磁気抵抗効果素子に流入するためにたどり、磁気抵抗効果素子を通過し、流出してゆく経路の全体をいう。整流素子は、上記の電流経路上で、接地方向(接地側読出線側)に向かって電流を流す整流作用を有している。この整流素子により、読み出し対象の各記憶セルに向かって、共通の接地側読出線に接続されている他の記憶セルから電流が回り込んでくることが阻止される。
【0029】
本発明の磁気メモリデバイスは、さらに、第1の方向に沿って配列された複数の第1方向記憶セル群の各々について設けられ、各第1方向記憶セル群についての複数の接地側読出線を1つに束ねる読出共用線と、複数の読出共用線の各々と定電流回路との間に設けられ、複数の第1方向記憶セル群のうちのいずれか1つを選択する選択スイッチとを備えるようにしてもよい。この場合、選択スイッチは、第1方向記憶セル群のうちのいずれの群に読出電流を流すかを選択するための選択信号によって開閉制御される。
【0030】
本発明の磁気メモリデバイスは、さらに、複数の第1の書込線と、これら複数の第1の書込線とそれぞれ交差するように延びる複数の第2の書込線とを備え、一対の磁気抵抗効果素子が、それぞれ、外部磁界によって磁化方向が変化する感磁層を含み積層面に垂直な方向に電流が流れるように構成された積層体と、この積層体の一方の面側に積層面に沿った方向を軸方向とするように配設されると共に第1および第2の書込線によって貫かれるように構成された環状磁性層とを含むことが望ましい。
【0031】
ここで、「外部磁界」は、第1および第2の書込線に流れる電流によって生ずる磁界、または、環状磁性層に生ずる還流磁界を意味している。また、「環状磁性層」の「環状」とは、少なくとも内部を貫通した第1および第2の書込線からみたときに、それぞれの周囲を磁気的かつ電気的に連続して完全に取り囲み、第1または第2の書込線を横切る方向の断面が閉じている状態を示している。よって、環状磁性層は、磁気的かつ電気的に連続である限りにおいて絶縁体が含有されることを許容する。製造工程において発生する程度の酸化膜を含んでいてもよいのは無論である。「軸方向」とは、この環状磁性層単体に注目したときの開口方向、すなわち内部を貫通する第1および第2の書込線の延在方向を指す。さらに、「積層体の一方の面側に、…配設され」とは、環状磁性層が積層体の一方の面の側に積層体とは別体として配設される場合のほか、環状磁性層が積層体の一部を含むように配設される場合をも含むという趣旨である。
【0032】
本発明の磁気メモリデバイスでは、単独で1単位情報を記憶することが可能な磁気抵抗効果素子を2つ用いて、1つの単位情報が記憶される。また、磁気抵抗効果素子の各々は、第1および第2の書込線に電流を流すことによって環状磁性層に閉磁路を形成する。これにより、積層体の積層面に垂直な方向に流れる電流が、感磁層から環状磁性層へ流れるようになる。
【0033】
本発明の磁気メモリデバイスは、さらに、環状磁性層を貫く第1および第2の書込線の双方を流れる電流により生ずる磁界によって、一対の磁気抵抗効果素子における各感磁層の磁化方向が互いに反平行を向くように変化し、記憶セルに情報が記憶されるものであることが望ましい。本発明における「磁化方向が互いに反平行」とは、互いの磁化方向、すなわち、磁性層内の平均磁化の方向のなす角度が厳密に180度である場合のほか、製造上生ずる誤差や完全に単軸化されなかったが故に生じる程度の誤差等に起因して互いの磁化方向のなす角度が180度から所定角度だけ外れている場合も含む。また、「情報」とは、一般に磁気メモリデバイスへの入出力信号において「0」,「1」あるいは電流値や電圧値による「High」,「Low」等で表される2値情報をいう。
【0034】
この磁気メモリデバイスでは、一対の磁気抵抗効果素子において、感磁層の磁化方向が互いに反平行となる状態で情報が記憶される。
【0035】
より具体的には、一対の磁気抵抗効果素子における一対の感磁層の一方が第1の磁化方向に磁化すると共に他方が第1の磁化方向と反平行をなす第2の磁化方向に磁化する第1の状態と、一対の感磁層の一方が第2の磁化方向に磁化すると共に他方が第1の磁化方向に磁化する第2の状態と、のいずれかをとり、第1および第2の状態に対応して記憶セルに情報が記憶されるようにすることが望ましい。このとき、一対の磁気抵抗効果素子における双方の感磁層の磁化は、互いに向き合うか、反対向きになるかの2状態をとり、これに2値情報が対応する。
【0036】
本発明の磁気メモリデバイスの読出方法は、外部磁界によって磁化方向が変化する感磁層をそれぞれ有する複数の磁気抵抗効果素子を備えると共に1つの記憶セルが一対の磁気抵抗効果素子を含むように構成された磁気メモリデバイスの読出方法であって、一対の磁気抵抗効果素子ごとに第1の方向に沿って延在するように設けられた読出線対を介して、この一対の磁気抵抗効果素子に読出電流を供給し、一対の磁気抵抗効果素子を流れた読出電流を接地側読出線を介して接地へと導き、複数の接地側読出線について定電流回路を共通に設けることにより、1つの記憶セルにおける一対の磁気抵抗効果素子を流れる一対の読出電流の和を一定化し、一対の読出電流の差に基づいて記憶セルから情報を読み出すようにしたものである。
【0037】
本発明の磁気メモリデバイスの読出方法では、第1の方向に沿って延在する読出線対を介して一対の磁気抵抗効果素子に読出電流を供給し、一対の磁気抵抗効果素子を流れた読出電流を接地側読出線を介して接地へと導き、複数の接地側読出線について定電流回路を共通に設けることにより、1つの記憶セルにおける一対の磁気抵抗効果素子を流れる一対の読出電流の和を一定化し、一対の読出電流の差に基づいて記憶セルから情報を読み出すようにした。このため、一対の読出電流の和が常に一定量だけ流れるように読出電流が制御され、各記憶セル間での出力電流のばらつきが低減される。
【0038】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【0039】
[第1の実施の形態]
図1は、本発明の一実施の形態に係る磁気メモリデバイスの全体の構成を示した図である。この磁気メモリデバイスは、いわゆる半導体メモリチップとして具現化されるMRAMであり、アドレスバッファ101,データバッファ102,制御ロジック部103,記憶セル群104,Y方向駆動回路部106、およびX方向駆動回路部108を主要な構成要素としている。この場合に、磁気メモリデバイスは、シリコンチップ中央の広い領域に記憶セル群104が配設され、周囲のわずかな領域に駆動回路部106,108等の回路部品や配線が実装されたものとなっている。
【0040】
記憶セル群104は、全体としてマトリクスを構成するよう、多数の記憶セル12がワード線方向(X方向),ビット線方向(Y方向)に配列したものである。個々の記憶セル12は、データを記憶する最小単位であり、「1」,「0」のビットデータが記憶されるようになっている。なお、ここでは、記憶セル群104における記憶セル12の各列をワード列Xn 、各行をビット列Yn と呼ぶ。
【0041】
Y方向駆動回路部106は、Y方向アドレスデコーダ106A,読み出しのためのセンスアンプ106B,書き込みのためのY方向カレントドライブ106Cから構成され、各々が記憶セル群104に対し、記憶セル12のビット列Yn (Y1 ,Y2 ,…)ごとに接続されている。
【0042】
X方向駆動回路部108は、X方向アドレスデコーダ108A,読み出しのための定電流回路108B,書き込みのためのX方向カレントドライブ108Cから構成され、各々が記憶セル群104に対し、記憶セル12のワード列Xn (X1 ,X2 ,…)ごとに接続されている。したがって、例えば、ある一つの記憶セル12は、図示したように、X方向アドレスデコーダ108A,Y方向アドレスデコーダ106Aから入力されるワード方向およびビット方向のアドレス(Xn ,Yn )によって一意に選択される。
【0043】
アドレスバッファ101は、外部アドレス入力端子A0〜A20を備えると共に、アドレス線105,107を介してY方向アドレスデコーダ106A,X方向アドレスデコーダ108Aに接続されている。このアドレスバッファ101は、外部アドレス入力端子A0〜A20から記憶セル12を選択するための選択信号を取り込み、内部バッファ増幅器においてアドレスデコーダ106A,108Aで必要な電圧レベルまで増幅する機能を有している。また、増幅した選択信号を、記憶セル12のワード列方向(X方向),ビット列方向(Y方向)の2つの選択信号に分け、アドレスデコーダ106A,108Aのそれぞれに入力するようになっている。なお、磁気メモリデバイスが記憶セル群104を複数有している場合、アドレスバッファ101には、複数の記憶セル群104から1つの記憶セル群104を選択するためのアドレス信号もまた入力されるようになっている。ここで、ビット列方向(Y方向)が本発明における「第1の方向」に対応し、ワード列方向(X方向)が本発明における「第2の方向」に対応する。
【0044】
データバッファ102は、外部とディジタルデータ信号のやり取りを行うための外部データ端子D0〜D7を備えると共に、制御ロジック部103と制御信号線113により接続されている。データバッファ102は、入力バッファ102Aおよび出力バッファ102Bからなり、それぞれ、制御ロジック部103からの制御信号によって動作するようになっている。入力バッファ102は、書き込み用データバス110,111を介してそれぞれY方向カレントドライブ106C,X方向カレントドライブ108Cに接続されており、メモリ書き込み時に外部データ端子D0〜D7からデータ信号を取り込み、このデータ信号を内部バッファ増幅器で必要とされる電圧レベルまで増幅し、カレントドライブ106C,108Cそれぞれに出力する機能を有している。出力バッファ102Bは、読み出し用データバス112を介してセンスアンプ106Bに接続されており、内部バッファ増幅器を用いることにより、メモリ読み出し時にセンスアンプ106Bより入力される読み出しデータ信号を、低インピーダンスで外部データ端子D0〜D7に出力する機能を有している。
【0045】
制御ロジック部103は、入力端子CS,入力端子WEを備え、データバッファ102に制御信号線113で接続されている。制御ロジック部103は、記憶セル群104に対する動作制御を行うものであり、入力端子CSからは、磁気メモリデバイスの書き込み/読み出し動作をアクティブにするか否かの信号(チップセレクト;CS)が入力される。また、入力端子WEからは、書き込み/読み出しを切り替えるための書き込み許可信号(ライトイネーブル;WE)が入力される。この制御ロジック部103は、入力端子CS,入力端子WEより取り込んだ信号電圧を、内部バッファ増幅器により駆動回路部106,108にて必要な電圧レベルまで増幅する機能を有している。
【0046】
〔読み出し回路の構成〕
次に、この磁気メモリデバイスの読み出し回路の構成について説明する。
【0047】
図2は、記憶セル群とその読み出し回路からなる回路系の構成図である。この読み出し回路系は、記憶セル12が一対の磁気抵抗効果素子12A,12Bからなる差動増幅型である。ここでは、各記憶セル12の情報読み出しを、磁気抵抗効果素子12A,12Bそれぞれに流すセンシング電流(センスビット線21A、21Bから磁気抵抗効果素子12A,12Bそれぞれに流入し、共通のセンスワード線31に流出する電流)の差分値を出力として行うようになっている。ここで、一対の磁気抵抗効果素子12A,12Bが、本発明における「一対の磁気抵抗効果素子」に対応する一具体例である。
【0048】
図2において、記憶セル群104のビット列Yn ごとの記憶セル12と、センスアンプ106Bを含む読み出し回路の一部とが、読み出し回路の繰り返し単位であるビット方向単位読出回路80(…,80n ,80n+1 ,…)を構成しており、ビット列方向に並列に配置されている。ビット方向単位読出回路80(…,80n ,80n+1 ,…)の各々は、Y方向アドレスデコーダ106Aにビットデコード線20(…,20n ,20n+1 ,…)を介して接続され、出力バッファ102Bに読み出し用データバス112を介して接続されている。なお、同図にはスペースが足りず、ビット方向単位読出回路80の全体を描くことができないため、2列で代表させて描いている。記憶セル群104についても同様で、ビット列Yn ,Yn+1 の2列で代表させている。
【0049】
各記憶セル12の磁気抵抗効果素子12A,12Bは、TMR効果を利用したTMR素子であるものとして説明するが、その詳細な構成については後述する。
【0050】
記憶セル群104には、X方向に配列されるセンス用ワードデコード線31(以後、センスワード線と略称)と、Y方向に配列される1対のセンス用ビットデコード線21A,21B(以後、センスビット線と略称)とによりマトリクス状の配線がなされている。個々の記憶セル12は、これらの交差位置に配設され、共通のセンスビット線21A,21Bに並列接続されている記憶セル12がビット列Yn を構成し、共通のセンスワード線31にカスケード状に接続されている記憶セル12がワード列Xn を構成している。
【0051】
1つの記憶セル12では、1対の磁気抵抗効果素子12A,磁気抵抗効果素子12Bそれぞれの一端がセンスビット線21A,21Bに接続され、またそれぞれの他端は、1対の逆流防止用ダイオード13A,13Bのそれぞれを介して共通のセンスワード線31に接続される。ここで、個々の磁気抵抗効果素子12A,12Bに対するセンシング電流の電流経路は、各素子からの導線とセンスビット線21A,21Bとの結節点から、各素子からの導線とセンスワード線31との結節点までの間の経路とする。なお、ここでは、センスビット線21A,21Bが本発明の「読出線対」に対応し、センスワード線31が本発明の「接地側読出線」に対応している。
【0052】
(ビット列方向の接続)
センスビット線21A,21Bは、記憶セル12のビット列Yn (Y1 ,Y2 ,…)ごとに、対をなして配設されている。これらのセンスビット線21A,21Bは、記憶セル群104を貫くようにY方向に延在し、一端が電源Vccに接続されている。センスビット線21A,21Bの一端側(電源Vcc側)には、それぞれ、電流電圧変換用抵抗器23A,23B(以後、抵抗器23A,23B)、およびトランジスタ22A,22Bのコレクタ−エミッタ間が直列に接続されている。さらに、ビット列Yn を構成する複数の記憶セル12は、それぞれセンスビット線21Aとセンスビット線21Bの双方に接続されている。具体的には、記憶セル12における磁気抵抗効果素子12Aの一端がセンスビット線21Aに接続され、磁気抵抗効果素子12Bの一端がセンスビット線21Bに接続されている。
【0053】
さらに、トランジスタ22A,22Bのベース側には、ビットデコード線20が接続されている。ビットデコード線20は、Y方向アドレスデコーダ106Aに接続されており、Y方向アドレスデコーダ106Aより、書き込み/読み出しの対象となる記憶セル12が属するビット列Yn に対して選択的に出力される選択信号が入力されるようになっている。すなわち、ビットデコード線20(…,20n ,20n+1 ,…)は、記憶セル12の各ビット列Yn に対応して設けられており、Y方向アドレスデコーダ106Aからの選択信号を動作対象であるビット列Yn に送出する機能を有している。トランジスタ22A,22Bは、一対の半導体スイッチとして、ビットデコード線20から入力される選択信号の値(ビットデコード値)に応じて開閉する機能を備えている。
【0054】
なお、ビットデコード線20とセンスビット線21A,21Bは、このように同じデコード機能を有しているが、両者は動作上、明確に区別される。すなわち、ビットデコード線20はY方向アドレスデコーダ106Aより選択セルを伝える信号線であり、その値は“High”,“Low”の2値のデジタル信号であるのに対し、センスビット線21A,21Bは磁気抵抗効果素子12A,12Bに流れ込む微弱電流の検出を目的とするアナログ信号線である。なお、ワードデコード線30とセンスワード線31についてもこれと同じことが言える。
【0055】
また、センスビット線21A,21Bに接続された抵抗器23A,23Bの電源Vccとは反対側の端部における結節点からは、センスアンプ入力線40A,40B(以後、入力線40A,40B)が導出されている。抵抗器23A,23Bは、センスアンプ106Bのバイアス抵抗として機能する。すなわち、自身の電圧降下によって、電源Vccからセンスビット線23A,23Bを流れ下るセンシング電流を電圧に変換し、入力線40A,40Bよりセンスアンプ106Bに導くために設置される。また、抵抗器23A,23Bは、電源Vccの供給電圧よりも−φだけ低い中間電圧レベルを作り出す機能も兼ね備えている。ここでは、センシング電流が微弱なために、抵抗器23A,23Bで大きな電圧降下を得て、入力線40A,40Bに入力する電圧値をできるだけ大きくするには、抵抗器23A,23Bの抵抗値を大きくする必要がある。よって、抵抗器23A,23Bは、例えば100kΩ程度の高い抵抗値を有することが望ましく、少なくとも、磁気抵抗効果素子12A,12Bの抵抗値よりも大きい抵抗値を有することが望ましい。
【0056】
(ワード列方向の接続)
センスワード線31の各々には、同じワード列Xn (X1 ,X2 ,…)に配列された記憶セル12が接続されている。ただし、本実施の形態では、記憶セル12とセンスワード線31との間に、整流素子としての逆流防止用ダイオード13A,13Bが配設されている。逆流防止用ダイオード13A,13Bの各々は、磁気抵抗効果素子12A,12Bに対応し、それぞれ個別に接続されている。また、磁気抵抗効果素子12Aと逆流防止用ダイオード13A、および、磁気抵抗効果素子12Bと逆流防止用ダイオード13Bは、互いに絶縁された状態にある。
【0057】
逆流防止用ダイオード13は、センスワード線31から各磁気抵抗効果素子12A,12Bに電流が逆流することを防止するための一方向素子として設けられている。逆流防止用ダイオード13としては、例えば、pn接合ダイオード,ショットキーダイオード、あるいはバイポーラ・ジャンクション・トランジスタ(BJT:Bipolar Junction Transistor )のベース−コレクタ間を短絡してダイオードとしたものや、MOSFETのゲート−ドレイン間を短絡してダイオードとしたものなどを用いることができる。
【0058】
また、センスワード線31の接地側には、トランジスタ33のコレクタ−エミッタ間が接続され、このトランジスタ33のベース側には、ワード列Xn に対応してワードデコード線30(…,30n ,30n+1 ,…)が配設されている。ワードデコード線30は、X方向アドレスデコーダ108Aに接続されており、X方向アドレスデコーダ108Aよりワード列Xn を選択する選択信号が入力されると共に、選択信号をトランジスタ33のベース側に送出する機能を有している。
【0059】
トランジスタ33は、ベース入力される選択信号の値(ビットデコード値)に応じて開閉する半導体スイッチとして機能し、センスワード線31の導通/遮断を制御するようになっている。このトランジスタ33には、例えば、BJTまたはMOSFETを用いることができる。なお、トランジスタ33のエミッタ側には電流制御用抵抗器34が設けられている。
【0060】
本実施の形態では、センスワード線31の接地側に、さらに定電流回路108Bが配設されている。定電流回路108Bは、センスワード線31を流れる電流を一定とする機能を有しており、定電圧発生用のダイオード32,トランジスタ33および電流制御用抵抗器34から構成されている。よって、トランジスタ33は、ワードデコード用半導体スイッチとしての機能に加え、コレクタ−エミッタ間に一定の電流を流す電流制御機能を備えたものとなっており、そのベース側はダイオード32のアノードにも接続されている。ダイオード32は、この場合、2個のダイオードが直列に接続したものである。
【0061】
(センスアンプの回路構成)
センスアンプ106Bは、ビット方向単位読出回路80につき1つ設けられ、各ビット方向単位読出回路80において1対のセンスビット線21A,21Bの間の電位差を取り込み、この電位差を増幅する機能を有する。各ビット方向単位読出回路80のセンスアンプ106Bは、それぞれ入力線40A,40Bにより対応するセンスビット線21A,21Bに接続されると共に、すべては共通のセンスアンプ出力線51A,51B(以後、出力線51A,51B)に接続され、最後には読み出し用データバス112により出力バッファ102Bに接続されている。
【0062】
センスアンプ106Bそれ自体は、いわゆる差動増幅器として構成され、トランジスタ41A,41Bからなる増幅段と、電圧出力を取り出すためのバイアス抵抗である抵抗器42A,42Bと、電圧降下用のダイオード43,電流制御機能および選択スイッチ機能を有するトランジスタ44,電圧降下用の抵抗器45を備えている。
【0063】
図3は、読み出し回路全体からセンスアンプ106Bの部分を抽出して示したものである。このように、各ビット方向単位読出回路80に設けられたセンスアンプ106Bは、出力線51A,51Bに対しカスケード接続されている。なお、抵抗器42A,42Bは、カスケード接続されるすべてのセンスアンプ106Bが共有するバイアス抵抗器となっている。
【0064】
トランジスタ41A,41Bは、ベース側に入力線40A,40Bが接続され、コレクタ側に(出力線51A,51Bを介して)抵抗器42A,42Bが接続されている。これらのエミッタ側は、共にトランジスタ44のコレクタ側に接続されている。なお、トランジスタ44のベース側には、ダイオード43を介してビットデコード線20が接続され、エミッタ側は抵抗器45を介して接地されている。ここで、抵抗器42A,42Bには、精度の良い抵抗を用いることが望ましく、トランジスタ41A,41Bは、特性が良く揃っていることが重要である。
【0065】
なお、ダイオード43は、そのバンドギャップリファレンスを利用して、ビットデコード線20の電圧レベルから−φだけ落とした中間電圧レベルを作り出し、この電圧値をトランジスタ44のベース側入力電圧とするために用いられている。トランジスタ44は、電流制限機能と、ビットデコード線20からのビットデコード値に応じて開閉する半導体スイッチとしての機能とを併せ持つ。
【0066】
また、各センスアンプ106Bのトランジスタ41A,41Bは、それぞれのコレクタ側が出力線51A,51Bに接続され、出力線51A,51B、さらに読み出し用データバス112を介して出力バッファ102Bに接続されている。
【0067】
次に、図4〜図6を参照し、本実施の形態における磁気メモリデバイスの回路配置パターンについて説明する。
【0068】
図4は、記憶セル群のY方向駆動回路部の周辺の実装の様子を表し、図5は、Y方向駆動回路部の実際の回路配置を表している。Y方向駆動回路部106は、記憶セル群104の一辺に形成され、その上部には、ボンディングパッド121が設けられている。このY方向駆動回路部106では、以上にみてきたように、Y方向アドレスデコーダ106A,センスアンプ106BおよびY方向カレントドライブ106Cのそれぞれが各ビット列Yn (Y1 ,Y2 ,…)に対応する回路を1構成単位として成り立っている。本実施の形態では、これら回路106A〜106Cの1構成単位を、対応するビット列Yn (Y1 ,Y2 ,…)ごとにまとめたものを単位駆動回路DUn (DU1 ,DU2 ,…)とすると共に、この単位駆動回路DUn を、その幅が記憶セル12の幅Wに収まるように形成することで、対応するビット列Yn の端部にちょうど配置されるようにしている。
【0069】
図5には、ひとつの単位駆動回路が示されている。Y方向アドレスデコーダ106Aの回路エリアは、電源ライン122(Vcc)と、中間電位の電源ライン123(Vm ),グラウンドライン124(GND )との間に形成される。中間電位の電源ライン123は、バンドギャップ+2Φに対応した電圧を電流制限用トランジスタや、X方向では定電流回路108Bなどに供給する電圧源である。また、この回路エリア内をアドレス線105が横断するように延在しており、これに各単位駆動回路DUn のアドレスデコーダ106Aが接続するようになっている。
【0070】
センスアンプ106Bの回路エリアは、電源ライン125と、中間電位の電源ライン123,グラウンドライン124との間に形成される。このエリア内には、出力線51A,51Bが横断するように延在しており、これに各単位駆動回路DUn のセンスアンプ106Bがカスケード接続されるように配線がなされている。Y方向カレントドライブ106Cの回路エリアは、電源ライン125と、中間電位の電源ライン126,グラウンドライン127との間に形成されている。
【0071】
図6は、単位駆動回路のうち、さらにセンスアンプのみの回路パターン配置を具体的に示している。先に図2において説明したように、センスアンプ106Bは、各ビット列Yn (Y1 ,Y2 ,…)にそれぞれ対応付けられているだけでなく、センスビット線21A,21Bの電源Vcc側に接続されている。そこで、ここでは、センスアンプ106Bの回路エリアに、トランジスタ22A,22B,抵抗器23A,23Bを、センスアンプ106Bと共に集積配置するようにしている。
【0072】
この回路パターン配置図と図2,図3の回路図とを対照すると、センスアンプ106Bにおける1対のトランジスタ41A,41Bの内側にトランジスタ22A,22B,抵抗器23A,23Bがちょうど対をなして配置されていることがわかる。ここで、ビアパッド128A,128Bは、それぞれセンスビット線21A,21Bへ接続される。また、図6には示されていないが、ビットデコード線20は、グラウンドライン124を通り過ぎてY方向アドレスデコーダ106Aに接続されている。なお、こうした理解を助けるため、図6では、意図的に電源ライン125を上にグラウンドライン124を下にして、図5ではなく図2,図3と対応するようにしている。
【0073】
ところで、トランジスタ22A,22Bの対と、抵抗器23A,23Bの対、およびセンスアンプ106Bはすべて差動対であり、対をなす相手と特性が揃っていることが動作上重要である。よって、予め特性を揃えることは勿論であるが、それでも各回路素子の設置場所の温度条件が異なる場合などに、出力特性が異なってくることがある。これに対し、本実施の形態では、上記対をなす回路素子を近接して配置しているので、共に同じ温度変化を受けるために互いの特性は同様に変化し、差がほとんど生じない。これにより、温度変化によって生じる出力値の変化を低減させることができる。
【0074】
(磁気メモリ素子の構成)
次に、本実施の形態において用いる磁気抵抗効果素子12A,12B、および記憶セル12の構成について説明する。
【0075】
図7は、記憶セルの構成を示す断面図である。このように、記憶セル12は、基板10の上に左右1対の磁気抵抗効果素子12A,12Bが搭載されてなる。これら磁気抵抗効果素子12A,12Bは、共に、第1の磁性層1,非磁性層2,第2の磁性層3が積層した積層体と、この積層体の一方の面側に積層面に沿った方向を軸方向とするように配設されると共に書込用ビット線6a,書込用ワード線6b(第1,第2の書込線)によって貫かれるように構成された環状磁性層5とを含んで構成されている。第2の磁性層3と環状磁性層5は、非磁性導電層4を介して接合され、電気的に接続されている。
【0076】
また、磁気抵抗効果素子12A,12Bそれぞれには、積層体の上面(環状磁性層5とは反対側の面)に読出センシング用導線11が設けられ、基板10に向かって、積層体に対しては積層面に垂直に電流を流すことができるように構成されている。
【0077】
第1の磁性層1は、磁化方向の固定された強磁性層であり、第2の磁性層3は、外部磁界によって磁化方向が変化する強磁性層(感磁層)である。これらは、数nm(数10Å)と非常に薄い非磁性層2を挟んで積層されている。この積層体において、第1の磁性層1と第2の磁性層3との間に、積層面に垂直方向の電圧を印加すると、例えば第2の磁性層3の電子が非磁性層2を突き抜けて第1の磁性層1に移動してトンネル電流が流れる。すなわち、ここでの非磁性層2は、トンネルバリア層である。このトンネル電流は、非磁性層2との界面部分における第1の磁性層1のスピンと第2の磁性層3のスピンとの相対的な角度によって変化する。すなわち、第1の磁性層1のスピンと第2の磁性層3のスピンとが互いに平行な場合に磁気抵抗効果素子12A(12B)の抵抗値は最小、反平行のときに最大となる。
【0078】
第2の磁性層3は、書込用ビット線6a,書込用ワード線6bによる誘導磁界によって磁化が変化するようになっている。ここで、第2の磁性層3の磁化は、誘導磁界によって反転し、これにより第1の磁性層1の磁化との相対角度が反転するようになっている。また、書き込み対象の記憶セル12の選択は、いわゆるマトリクス駆動法によって行うため、書込用ビット線6a,書込用ワード線6bのいずれか一方だけではなく、これらの双方に対し電流が同方向に流れるときにのみ磁化反転が可能であるように、第2の磁性層3の磁気特性や寸法などが設定される。これがTMR素子としての磁気抵抗効果素子12A(12B)の基本構造である。
【0079】
ここでは、環状磁性層5は、図7において紙面に垂直方向の軸をもつ筒型の形状を有し、書込用ビット線6a,書込用ワード線6bの互いに平行となった部分を内包している。すなわち、この環状磁性層5の軸方向は、書込用ビット線6a,書込用ワード線6bの延在方向であり、軸方向を横切る断面方向において閉じた環状となっている。また、環状磁性層5は、高透磁率磁性材料から構成され、内包する書込用ビット線6a,書込用ワード線6bの電流によって生じる磁束を層内部に閉じ込めることにより、第2の磁性層3の磁化方向を効率よく変化させる機能を有する。この環状磁性層5は、図示したように断面が閉ループとなっており、発生した誘導磁界が、断面と平行な面に沿って層内を還流するようになっている。これにより、環状磁性層5は、外部に漏洩磁束を生じさせない電磁遮蔽効果を有している。また、ここでは、第2の磁性層3に一面で接するように構成されているために、磁界を第2の磁性層3に伝えやすく、高い磁束密度でもって近接する第2の磁性層3の磁化方向を一層効率よく変えることができるようになっている。
【0080】
また、図8は、書込用ビット線6a,書込用ワード線6bの配線構造を示したものである。このように、本実施の形態の磁気メモリデバイスは、複数の書込用ビット線6aと、この書込用ビット線6aとそれぞれ交差するように延びる複数の書込用ワード線6bとを備えている。これらは交差するように延びているが、その交差領域では部分的に平行となって延在しており、この平行部分に磁気抵抗効果素子12A,12Bが形成されている。なお、ここでいう平行とは、製造上の誤差範囲±10°を含んでいる。ここでは、平行となった書込用ビット線6a,書込用ワード線6bの合成磁界を用いて第2の磁性層3の磁化を反転させるが、この誘導磁界の大きさは、各配線が交差するときの合成磁界よりも大きい。よって、書き込み動作を効率よく行うことができる。
【0081】
なお、磁気抵抗効果素子12A(12B)の各々には、読出センシング用導線11から積層体に流れ込み、環状磁性層5から基板10へと通り抜けるように電流が流れる。よって、トンネル電流を流す非磁性層2を除いた積層体の各層、および非磁性導電層4,環状磁性層5には、すべて導電性を有する材料が用いられる。第1の磁性層1、第2の磁性層3には、例えば、コバルト鉄合金(CoFe)が用いられ、その他単体のコバルト(Co)、コバルト白金合金(CoPt)、ニッケル鉄コバルト合金(NiFeCo)などを用いることができる。また、第1の磁性層1と第2の磁性層3は、磁化方向が互いに平行または反平行となる状態で安定化するため、互いの磁化容易軸を平行とすることが望ましい。
【0082】
非磁性層2は、トンネル抵抗等を基にその厚みが決められる。一般に、TMR素子を用いた磁気メモリ素子では、トランジスタなどの半導体デバイスとのマッチングを図るため、トンネル抵抗は数10kΩ・(μm)2 程度が適当とされる。しかし、磁気メモリデバイスにおける高密度化および動作の高速度化を図るためには、トンネル抵抗は、10kΩ・(μm)2 以下、さらに好ましくは1kΩ・(μm)2 以下とすることが好ましい。そうしたトンネル抵抗値を実現するためには、非磁性層(トンネルバリア層)2の厚みは2nm以下、さらに好ましくは1.5nm以下とすることが望ましい。ただし、非磁性層2の厚みをあまり薄くすると、トンネル抵抗を低減することができる一方で、第1の磁性層1および第2の磁性層3との接合界面の凹凸に起因するリーク電流が生じ、MR比が低下してしまうおそれがある。これを防止するため、非磁性層2の厚みは、リーク電流が流れない程度の厚みを有する必要があり、具体的には0.3nm以上の厚みであることが望ましい。
【0083】
非磁性導電層4は、第2の磁性層3と環状磁性層5とを反強磁性結合させるように機能するものであり、例えば、ルテニウム(Ru),銅(Cu)などが用いられる。環状磁性層5には、鉄(Fe)、ニッケル鉄合金(NiFe)、Co,CoFe,NiFeCo等を用いることができる。また、書込用ビット線6a,書込用ワード線6bによる磁界を環状磁性層5に集中させるために、環状磁性層5の透磁率はできるだけ大きいほうが好ましく、具体的には2000以上、より好ましくは6000以上である。
【0084】
書込用ビット線6aおよび書込用ワード線6bは、いずれも、チタン(Ti),窒化チタン(TiN),アルミニウム(Al)が順に積層された構造を有し、絶縁膜によって、互いに電気的に絶縁されている。書込用ビット線6aおよび書込ワード線6bは、例えば、アルミニウム(Al)、銅(Cu)およびタングステン(W)のうちの少なくとも1種からなるようにしてもよい。
【0085】
なお、磁気抵抗効果素子12A(12B)は、ここではTMR素子としているが、やはり磁性層の積層面に垂直に電流を流す構造のCPP(Current Perpendicular to the Plane)−GMR素子であってもよい。その場合の素子構造は、非磁性層2を、絶縁層から非磁性金属層に替えることを除いては、上記の磁気メモリ素子12A(12B)と同様とすることができる。
【0086】
磁気抵抗効果素子12A,12Bが形成される基板10の上には、エピタキシャル層9が形成され、さらにその上に導電層8および絶縁層7が形成されている。導電層8は、絶縁層7を介して互いに絶縁された導電層8A,8Bからなる。磁気抵抗効果素子12A,12Bは、導電層8および絶縁層7の上面に形成されるが、それぞれ、その形成領域の少なくとも一部が導電層8A,8Bの形成領域と重なるように位置決めされる。よって、磁気抵抗効果素子12Aと磁気抵抗効果素子12Bとは、分離絶縁されている導電層8A,8Bにそれぞれ個別に接合され、互いに電気的に絶縁されている。すなわち、ここでは、磁気抵抗効果素子12Aと磁気抵抗効果素子12Bが、電気的に非導通であるように配線がなされている。
【0087】
また、ここでは、基板10をn型シリコンウエハとする。一般に、n型シリコンウエハにはP(燐)の不純物拡散が施されており、基板10としては、P(燐)の高濃度拡散によりn++型となっているものを用いる。これに対し、エピタキシャル層9は、P(燐)が低濃度拡散されてn− 型となるようにする。また、導電層8には金属を用いる。このとき、n− 型半導体であるエピタキシャル層9と、金属の導電層8とを接触させると、バンドギャップが生じてショットキーダイオードが形成される。これが、本実施の形態におけるダイオード13A,13Bである。
【0088】
ダイオード13A,13Bをこのようにショットキーダイオードとして形成することには、エピタキシャル層付きのシリコンウエハが入手しやすく低価格であること、形成工程が簡易であること等の利点がある。しかし、ショットキーダイオードは、PN接合ダイオードに比べてリーク電流が数100倍以上も大きく、加えて温度上昇に伴うリーク電流の増加も大きい。この磁気メモリデバイスをMRAM半導体メモリチップとし、記憶セル12ごとにショットキーダイオードを数1000個も並列に接続した場合、リーク電流がかなり増大してしまうために読み出し出力のS/N比を下げる原因となることが考えられる。ここでは、ダイオード13として、コスト面、製造面で有利なショットキーダイオードを採用したが、リーク電流が無視できない場合などには、ダイオード13をPN接合ダイオード,ベース・コレクタ間を短絡したBJT、あるいはゲート・ドレイン間を短絡したMOSFETで形成することも可能である。
【0089】
図9は、記憶セルを回路図で表したものである。このように、1対の磁気抵抗効果素子12A,12Bは、第1の磁性層1および第2の磁性層3の磁化の相対角度に応じて流れる電流の値が変化することから、可変抵抗とみなされる。すなわち、磁気抵抗効果素子12A(12B)は、流すことのできるトンネル電流の電流密度が高い低抵抗の状態と、電流密度が小さい高抵抗の状態とをとる。
【0090】
なお、後の動作説明において詳述するが、本実施の形態においては、磁気抵抗効果素子12A,12Bの一方を低抵抗、他方を高抵抗として情報の記憶を行う。これは、2つの磁気抵抗効果素子12A,12Bからの出力を差動増幅して読み出すためにほかならない。よって、対をなす2つの磁気抵抗効果素子12A,12Bは、抵抗値、磁気抵抗変化率、および第2の磁性層3の反転磁界の大きさが等しくなるように製造される必要がある。
【0091】
〔記憶セルに対する書き込み動作〕
次に、この記憶セル12における情報記憶方式と書き込み動作方法について説明する。
【0092】
図10は、図9と同様に記憶セルを表したものであり、磁気抵抗効果素子12A,12Bそれぞれの第1の磁性層1,第2の磁性層3の磁化を表している。同図において、白色矢印は第1の磁性層1の磁化を表しており、磁気抵抗効果素子12A,12B共に右方向に磁化が固定されている。一方、黒色矢印は第2の磁性層3の磁化を表し、磁気抵抗効果素子12A,12Bでは互いに反平行となる向きに磁化されている。このように、記憶セル12では、1対の磁気抵抗効果素子12A,12Bの第2の磁性層3の磁化方向が互いに反平行となる状態で情報が記憶される。
【0093】
このとき、1対の磁気抵抗効果素子12A,12Bにおいては、それぞれの第1の磁性層1と第2の磁性層3の磁化方向の組み合わせは、必ず(平行,反平行)の第1の状態か、(反平行,平行)の第2の状態となる。よって、この2つの状態に2値情報「0」,「1」を対応させることで、1つの記憶セル12に1ビットの情報を記憶させる。なお、磁気抵抗効果素子12A(12B)においては、第1の磁性層1と第2の磁性層3の磁化方向が平行であれば大きなトンネル電流が流れる低抵抗状態となり、反平行であれば小さなトンネル電流しか流れない高抵抗状態となる。つまり、対をなす磁気抵抗効果素子12Aおよび磁気抵抗効果素子12Bは、必ず一方が低抵抗で、他方が高抵抗となって情報を記憶する。
【0094】
このように、対となる磁気抵抗効果素子12A,12Bにおいて第2の磁性層3の磁化方向を互いに反平行とするため、図11に示したように、磁気抵抗効果素子12A,12Bそれぞれの書込用ビット線6a,書込用ワード線6bに対し、相対的に逆向きとなるように電流を流す(図8参照)。図11には、記憶セル12に対し、図10に示した「1」ビットを書き込む場合の書き込み電流の向きが示されている。
【0095】
これにより、磁気抵抗効果素子12A,12Bそれぞれの環状磁性層5には、互いに逆向きに還流する磁界が誘導され、それぞれの第2の磁性層3との対向面における磁化(つまり誘導磁界の向き)は、互いに反平行となる。磁気抵抗効果素子12A,12Bそれぞれの第2の磁性層3の磁化は、この外部から与えられる磁界の向きに従って反平行となり、その磁化状態が、環状磁性層5との反強磁性結合により固定される。なお、「0」ビットを書き込むには、磁気抵抗効果素子12A,12Bそれぞれに流す電流の向きを、図示の向きとは反対に切り替えるようにする。
【0096】
このとき、誘導磁界は環状磁性層5の内部に閉じ込められることから、第2の磁性層の磁化反転に寄与する実効的な磁界強度は、従来に比して大きくなる。その結果、第2の磁性層3を必要十分な磁界強度で磁化反転させることができ、効率よい書き込み動作を行うことができる。換言すると、この書き込みにおいては、第2の磁性層3の磁化は、所定の方向に対し十分な大きさとなるように揃えられる。よって、この第2の磁性層3の磁化方向が外部擾乱磁界により乱されるおそれを低減させ、一旦書き込まれた情報が予期せず消されたり、書き換えられたりすることが防止できる。すなわち、情報を確実に書き込むことができる。
【0097】
この磁気メモリデバイスでは、まず、アドレスバッファ101が外部データ端子A0〜A20の信号電圧を取り込んで内部バッファで増幅し、アドレス線105,107を通じてY方向、X方向のアドレスデコーダ106A,108Aに伝達する。それと同時に、データバッファ102が外部データ端子D0〜D7の信号電圧を取り込んで内部バッファで増幅し、書き込み用データバス110,111を通じてY方向、X方向のカレントドライブ106C,108Cに伝達する(図1)。
【0098】
アドレスデコーダ106A,108Aは、選択信号により、これに対応するデコード値をもつ書込用ビット線6a,書込用ワード線6bを選択する。また、書込用ビット線6a,書込用ワード線6bに流す電流の向きは、カレントドライブ106C,108Cにより決定される。これにより、書込用ビット線6a,書込用ワード線6bの双方に電流が流れる記憶セル12が一意に選択され、そこに所定のビットデータが書き込まれる。例えば、図8では、書込用ビット線6a,書込用ワード線6bの電流の向きが矢印で示され、記憶セル12が選択されている様子が表されている。
【0099】
〔読み出し動作〕
磁気メモリデバイスは、各記憶セル12に書き込まれた情報を以下のようにして読み出す。
【0100】
(基本動作)
図12は、記憶セルの基本構成を示している。まず、同図を参照して、読み出し動作の基本的な部分を説明する。各記憶セル12は、磁気抵抗効果素子12A,12Bが図示のような磁化方向となって情報が記憶された状態となっている。このうち、情報を読み出す記憶セル12は、そのアドレスに対応して、Y方向はビットデコード線20、X方向はワードデコード線30に選択信号が入力されることで選択される。例えば、選択する記憶セル12が、Yn 列,Xn+1 行にある場合、Yn 番目のビットデコード線20n とXn+1 番目のワードデコード線30n+1 に信号が入力される。
【0101】
Yn 番目のビットデコード線20n における電圧レベルを”High”とすると、トランジスタ22A,22Bが通電状態となり、記憶セル12のYn 番目の列方向ブロック(ビット列Yn )にセンシング電流が流れる。センシング電流は、センスビット線21A,21Bを電源Vcc側からその反対側に向かって流れ下る。
【0102】
一方、Xn+1 番目のワードデコード線30n+1 における電圧レベルを”High”とすると、トランジスタ33が通電状態となり、記憶セル12のXn+1 番目の行方向ブロック(ワード列Xn+1 )に電流が流れることが許される。よって、センシング電流は、Yn 番目のセンスビット線21A,21Bのから、それぞれ磁気抵抗効果素子12Aとダイオード13A,磁気抵抗効果素子12Bとダイオード13Bを通り、共にXn+1 番目のセンスワード線31へと流れ込み、さらに、定電流回路108Bを構成するトランジスタ33のコレクタ−エミッタ間を通り、抵抗器34から接地へと抜ける。このように、Yn 列,Xn+1 行目の記憶セル12は、Yn 列,Xn+1 行目の磁気抵抗効果素子12A,12Bにセンシング電流を流すことにより選択される。
【0103】
情報の読み出しは、記憶セル12の磁気抵抗効果素子12A,12Bのそれぞれに流れる電流値の差分を検出することによって行われる。これらに流れる電流は、センスビット線21A,21Bを流れるセンシング電流にほぼ等しい。また、センスビット線21A(21B)に対して直列に接続された抵抗器23A(23B)には、センシング電流による電圧降下が起きる。その電圧降下Va は、センシング電流の大きさをIsense 、抵抗器23A(23B)の抵抗値をRa とすれば、次式で決定される。
Va (Volt) = Isense (A)×Ra (Ω) …(1)
式(1)より、抵抗器23Aと抵抗器23Bの値が良く揃っていれば、センシング電流Isense を電圧降下Va によって電圧に変換して検出されることがわかる。そこで、ここでは読み出し出力信号として、抵抗器23Aと抵抗器23Bの電圧降下をそれぞれ入力線40A,40Bから取り出し、その差分を検出するようにしている。このように、2つの磁気抵抗効果素子12A,12Bを用い、それぞれの出力値の差分を取り出すことで、記憶セル12としては、雑音が除去された大きな出力値が得られる。
【0104】
(定電流回路108Bの作用)
以上の読み出し動作において、選択された記憶セル12に流れるセンシング電流の大きさは、センスワード線31の接地側に設けられた電流制御用抵抗器34により調整される。電流制御用抵抗器34は、これ単独で電流量を制限する効果があるが、ここではさらに、電流制御用抵抗器34とトランジスタ33,ダイオード32を組み合わせて構成された定電流回路108Bが、電流量を一定範囲内に収めるように動作する。
【0105】
ワードデコード線30の電圧レベルが“High”であれば、2個直列に接続されているダイオード32は、ダイオードのバンドギャップリファレンスにより、接地から+2Φだけ高い中間電圧レベルを固定的に作り出す。よって、トランジスタ34のベース端子には、中間電圧レベルが印加され、トランジスタ34は通電状態となる。このとき、センスワード線31から流入するセンシング電流の大きさIsense は、電流制御用抵抗器34の抵抗値をRc とすれば、次式で求まる。
Isense (A) = (2φ′―φ″)(Volt)/Rc (Ω) …(2)
2φ′は2個の直列になったダイオード32の順方向電圧、φ″はトランジスタ33のベースーエミッタ間の順方向電圧である。これらは半導体素子固有の値であるから、式(2)は、抵抗値Rc が決まればセンシング電流Isense は一定値をとること、抵抗値Rc をパラメータとしてセンシング電流Isense は一意に決められることを示している。
【0106】
すなわち、この定電流回路108Bのおかげで、センスワード線31において微弱なセンシング電流Isense が一定の範囲内の値で安定して流れる。なお、式(2)のセンシング電流Isense は、センスワード線31に流れる電流であり、センスビット線21Aおよびセンスビット線21B、もしくは磁気抵抗効果素子12Aおよび磁気抵抗効果素子12Bの双方を流れる電流の総和のことである。
【0107】
一例として、電流制御用抵抗器34を50kΩとし、ダイオード32,トランジスタ33にシリコンダイオードおよびシリコントランジスタを使用した場合、定電流回路108Bによるセンシング電流Isense は、ほぼ15μAになる。この場合、製造上の原因により、対をなす磁気抵抗効果素子12A,12Bそれぞれが駆動動作上取り得る抵抗値の範囲が異なっていたとしても、両者を流れる電流の総和は、常にほぼ15μAに等しくなる。なお、製造上の原因による磁気抵抗効果素子12A(12B)の抵抗値のばらつきとは、非磁性層2が、数nm(数10Å)という数原子単位の厚みしか持たないために、厚みと原子配列のわずかな乱れで抵抗値が変わることを意味している。それゆえ、非磁性層2を均一な厚みで成膜することには細心の注意が払われるが、現実には磁気抵抗効果素子12A(12B)の抵抗値において15〜50%程度、製造設備等の条件が悪いときにはそれ以上のばらつきが生じてしまう。
【0108】
磁気抵抗効果素子12A,12Bの抵抗値のばらつきには、要因ごとに2つの場合が考えられる。▲1▼1つ目は、記憶セル12同士の間で、非磁性層2の厚みのばらつき等により、磁気抵抗効果素子12A,12Bの低抵抗時および高抵抗時の抵抗値が異なる場合である。総じて非磁性層2の厚みが増せば、1対の磁気抵抗効果素子12A,12Bの抵抗は低抵抗時、高抵抗時とも大きな値をとるようになる。▲2▼2つ目は、各記憶セル12で対をなしている磁気抵抗効果素子12A,12Bの間で、接合界面の凹凸や非磁性層2の厚みの違い、その他の原因により、大きなトンネル電流が流れるときの抵抗値と小さなトンネル電流しか流れないときの抵抗値との比率、すなわちMR比がばらつく場合である。
【0109】
ここで、▲1▼記憶セル12の間で、磁気抵抗効果素子12A,12Bの抵抗値がばらついていたとする。センスビット線21A,21Bを流れる各電流値は、それぞれ1対の磁気抵抗効果素子12A,12Bの抵抗値に応じた値ではあるものの、その総和は常に一定値をとるように制御されている。言い換えると、センスビット線21A,21Bを流れる各電流値は、ある規格化された電流量を抵抗比に応じて分配したものである。そのため、抵抗値のばらつき度合いに比べて、各電流値のぶれは少なくなる。殊に、記憶セル12の間における抵抗のばらつきが各々のMR比を変えないような場合には、1対の磁気抵抗効果素子12A,12Bの抵抗比が等しいことから、記憶セル12ごとの抵抗値の大小には関係なく(かなり大きく異なっていたとしても)、センスビット線21A,21Bの各電流値はほぼ等しくなる。こうして、センスビット線21A,21Bの電流値の差は、常に一定の範囲内に収められる。そのため、電流電圧変換用抵抗器23A,23Bの電圧降下の差も一定の範囲内に収められ、安定した差動出力を得ることが可能となり、読み出し信号のS/N比を向上させることができる。
【0110】
一方、上記の説明からもわかるように、▲2▼磁気抵抗効果素子12A対磁気抵抗効果素子12BのMR比のばらつき、特にMR比の低下は、差動出力を得る場合には致命的であり、出力信号のS/N比を極端に落としてしまう。しかし、ここでは、定電流回路108Bを設けているため、センスビット線21A,21Bの各々における電流のぶれは、総電流値に応じて押さえ込まれる。これにより、電流電圧変換用抵抗器23A,23Bの電圧降下の変動はばも一定に抑えられ、センスアンプ106Bの入力におけるオフセット電圧のばらつきを軽減することが可能である。よって、この場合にも、読み出しの出力信号のS/N比を改善することができる。
【0111】
(逆流防止用ダイオードの作用)
また、以上の読み出し動作において、各磁気抵抗効果素子12A,12Bのセンスワード線31の側の電流経路上に設けられているダイオード13A,13Bは、電流がセンスワード線31から磁気抵抗効果素子12A,12Bへと逆流することを防止している。
【0112】
ここでは、ビット列Yn ,ワード列Xn の各磁気抵抗効果素子12A,12Bが、共通のセンスビット線21A,21B、共通のセンスワード線31に接続されているため、センシング電流の一部は正規の経路を外れ、読み出し対象ではない磁気抵抗効果素子12A,12Bを介して別の経路に流出してしまい、そのまま接地へ流れ落ちたり、再び正規の経路上に回り込んだりするおそれがある。それでもこうした配線構造をとるのは、記憶セル12の選択スイッチをビット方向,ワード方向とも列ごとに単一のスイッチで共用させ、配線を簡素化するためでもあるが、ここでは、列ごとに定電流回路108Bを共用させるためである。
【0113】
こうした正規の経路から外れて回路内を流れる電流成分、特に回り込み成分は、磁気抵抗効果素子12A(12B)を逆流する経路上に発生する。しかしながら、ここでは、一方向素子であるダイオード13A,13Bにより、その経路が遮断される。
【0114】
図13は、本実施の形態に対する比較例として、ダイオード13A,13Bが磁気抵抗効果素子12A,12Bの電流経路上にない場合の漏れ電流の経路(i )と、回り込みの経路(ii),(iii )とを示したものである。同図においては、ビット列Yn ,ワード列Xn+1 の記憶セル12が、いままさに情報が読み出されるセルである。すなわち、実線で示したのが正規の電流経路である。
【0115】
これに対し、センシング電流の一部は、例えば経路(i )のように、センスワード線31からワード列方向に隣接する磁気抵抗効果素子12A,12Bに逆流し、さらにセンスビット線20n+1 へ流れる。なお、同様の漏れは、同じセンスワード線31に共通に接続されている多数の磁気抵抗効果素子12A,12B(図示せず)に対しても生じる。
【0116】
また、例えば経路(ii)のように、記憶セル12の低抵抗側の磁気抵抗効果素子12A(12B)を廻って回り込む経路が存在する。同図では、すべての記憶セル12において磁気抵抗効果素子12Aの方を低抵抗側として経路を図示している。この場合、センスビット線21Aをさらに下り、ビット列方向に隣接し、低抵抗である磁気抵抗効果素子12Aを通り、センスワード線31を介してさらにワード列方向に隣接する記憶セル12の低抵抗側の磁気抵抗効果素子12Aに逆流する。その後、正規の経路とは異なるセンスビット線21Aを、選択されたセンスワード線31に接続されている磁気抵抗効果素子12A(図ではビット列方向に隣接している)まで上がり、この低抵抗の磁気抵抗効果素子12Aに流入し、ついには選択されたセンスワード線31に流れ込む。同様の回り込みは、同じセンスビット線21Aに接続された多数の磁気抵抗効果素子12A(図示せず)、それらの磁気抵抗効果素子12Aと接続されたセンスワード線31を同じくする多数の磁気抵抗効果素子12A,12B(図示せず)に対しても生じる。磁気抵抗効果素子12Bが低抵抗である場合にも、また同様にして回り込みが発生する。
【0117】
もう一つの回り込みの例としては、経路(iii )がある。この場合、同じセンスビット線21Aに接続されている磁気抵抗効果素子12A(低抵抗側)から磁気抵抗効果素子12B(高抵抗側)へと、磁気抵抗効果素子12Aまたは磁気抵抗効果素子12Bの一方を逆流することによって、ひとつの記憶セル12を通過する。さらに、反対側のセンスビット線21Bを上がり、読み出し対象の記憶セル12の磁気抵抗効果素子12Bから正規の経路へ回り込む。
【0118】
こうした経路(i )〜(iii )はすべて、本実施の形態のように、各磁気抵抗効果素子12A,12Bの電流経路上にダイオード13A,13Bを設けることによって遮断することができる。このようにして、磁気抵抗効果素子12A,12Bを介して電流が漏れたり、回り込んだりすることで生じるセンシング電流の変動すなわち信号に対する雑音を低減することができる。なお、各記憶セル12の磁気抵抗効果素子12A,12Bの電流経路を1つのダイオードに接続させるようにした場合にも、経路(i ),(ii)を遮断することが可能であり、電流の漏れや回り込みに一定の効果が期待される。ただし、経路(iii )を遮断するためには、本実施の形態のように記憶セル12の中で磁気抵抗効果素子12A,12Bは非導通とされ、互いに独立して逆流防止が施される必要がある。
【0119】
(逆流防止用ダイオードの変形例)
本実施の形態の逆流防止用ダイオード13A,13Bは、同じく整流作用を有する素子であるトランジスタに置き換えることが可能である。図14に、そのような変形例として、磁気抵抗効果素子12A,12Bとセンスワード線31との間にバイポーラトランジスタ63A,63Bを設けた場合を図示している。このバイポーラトランジスタ63A,63Bは、ベース端子をビットデコード線20またはワードデコード線30に接続すると、センスビット線21A,21Bもしくはセンスワード線31に連動して導通させることができる。なお、そうした場合、トランジスタ22A,22Bはなくともよい。こうしたバイポーラトランジスタ63A,63Bも同様に一方向素子として機能する。
【0120】
バイポーラトランジスタ63A,63Bを用いることの利点は、導通時の電圧が、ダイオードの順方向電圧に比べてかなり低いことが挙げられる。トランジスタの導通時のコレクタ−エミッタ間電圧は非常に低い(およそ0.2V程度)が、ダイオードは順方向電圧としてバンドギャップΦ(0.65V〜0.75V)の電圧がかかる。本実施の形態の読み出し回路では、電流経路が電源Vccから接地に向けて直列に、電流電圧変換用抵抗器23A(23B)、トランジスタ22A(22B)、磁気抵抗効果素子12A(12B)、逆流防止用ダイオード13A(13B)、トランジスタ33、電流制御用抵抗器34の5段構成になっている。そのため、電圧配分を考慮する必要があるが、バイポーラトランジスタ63A,63Bは、逆流防止用ダイオード13A,13Bに比べ、0.5V程度も低い電源電圧でも動作させることができる。また、この電圧の余剰分を振り分けるようにして、回路を5段から数段上げ、さらに複雑な制御操作を行うことまでも可能となる。
【0121】
また、逆流防止用ダイオード13A,13Bは、図15に示したように、MOSトランジスタ73A,73Bに置き換えることも可能である。この場合、導通時のドレイン−ソース間電圧は0.1V程度とかなり低く、その作用効果は、バイポーラトランジスタ63A,63Bとほぼ同様である。
【0122】
なお、これらの整流素子は、図16〜図18に示したように、センスビット線21A,21Bと磁気抵抗効果素子12A,12Bそれぞれの間に設けられていてもよい。
【0123】
(センスアンプより後段の信号出力動作)
さらに、入力線40A,40Bから取り出す電位差をセンスアンプ106Bにより差動増幅することにより(図2)、値が一層大きく、かつS/Nの良い出力が得られる。出力線51A,51Bには、各ビット方向単位読出回路80(…,80n ,80n+1 ,…)の多数のセンスアンプ106Bがコレクタ側でカスケード接続されているが、複数あるビットデコード線20の1つが選択されると同時にトランジスタ44が導通することによって、対応する1つのセンスアンプ106Bがアクティブとなり、そのコレクタ出力だけが出力線51A,51Bに送出される。
【0124】
なお、ここでは、トランジスタ22A,22B、抵抗器23A,23Bおよびセンスアンプ106Bは、記憶セル12と同じ幅Wの領域内に集積配置されているため、これらのうち差動対をなす素子同士は、動作中の温度変化もほぼ等しくなる。これにより、温度変化によって生じる出力値の変動が抑えられる。
【0125】
センスアンプ106Bの出力は、出力線51A,51B、読み出し用データバス112を経由して、最終的には出力バッファ102Bに入力される。出力バッファ102Bは、入力された信号電圧を、増幅すると共に2値の電圧信号として外部データ端子D0〜D7から出力する。
【0126】
このように本実施の形態においては、磁気抵抗効果素子12A,12Bは環状磁性層5を備えたものとしたので、効率よく書き込みを行うことができると同時に、第2の磁性層3の磁化方向を十分に揃えて情報を確実に書き込むことができる。翻って情報を読み出す場合、このように第2の磁性層3の磁化が所定方向に十分揃った状態であれば、第1の磁性層1との相対的な磁化方向によって、磁気抵抗効果素子12A(12B)におけるトンネル電流値もはっきりと大小の2値状態を示すことになり、S/N比の高い出力値が得られる。
【0127】
これに加え、ここでは、記憶セル12を1対の磁気抵抗効果素子12A,12Bで構成し、双方に流れる電流を差動出力するようにしたので、センスビット線21A,21Bに結合した雑音が除去される。そのうえで、センスワード線31の接地側に定電流回路108Bを設け、読み出し回路に流れるセンシング電流の総和が一定に保たれるようにしたので、記憶セル12ごとの特性のばらつきに対し、センスビット線21A,21Bの電流値の差は、常に一定の範囲内に収められる。また、総電流値を一定値に規格化することは、1対の磁気抵抗効果素子12A,12Bの相互間の抵抗のばらつきに対しても、センスビット線21A,21Bの各電流値の変動を押さえ込む効果を有している。これにより、安定した差動出力を得ることが可能となり、読み出し信号のS/N比を向上させることができる。なお、定電流回路108Bのトランジスタ33は、ワードデコード線30の半導体スイッチとしても機能するようにしたので、比較的平易に製造でき、回路設計上も有利である。
【0128】
また、各磁気抵抗効果素子12A,12Bとセンスワード線31との間に、一方向素子としてダイオード13A,13Bを設けるようにしたので、センスワード線31から磁気抵抗効果素子12A,12Bへ電流が逆流することが防止される。これにより、共通のセンスビット線21A,21Bまたは共通のセンスワード線31に接続された記憶セル12の間、および、1つの記憶セル12の中の磁気抵抗効果素子12Aと磁気抵抗効果素子12Bの間に電流経路ができることが防止され、センシング電流の漏れや回り込みが遮断されるために、雑音を低減することができる。
【0129】
さらに、本実施の形態では、センスアンプ106Bの回路エリアに、トランジスタ22A,22B、および抵抗器23A,23Bをセンスアンプ106Bと共に集積配置するようにしたので、センスアンプ106Bと共に差動増幅回路を構成し、対をなす回路素子が、互いに近接した位置に形成される。よって、これらの回路素子は、同様の温度条件で駆動されることから、温度変化による特性ばらつきが抑制され、この差動増幅回路における雑音を防止することができる。
【0130】
以上のように、本実施の形態の磁気メモリデバイスにおける読み出し回路では、記憶セル12ごとの特性のばらつきによる雑音、1対の磁気抵抗効果素子12A,12Bの相互間の抵抗のばらつきによる雑音を低減させると共に、データ線に結合した雑音、センスアンプ106Bならびにその他の差動対の特性ばらつきによる雑音、電源回路から回り込む周辺回路の雑音を抑えるようにしたので、読み出し信号出力のS/N比を大きく向上、改善することができる。よって、この磁気メモリデバイスは、読み取り誤差の少ない安定した動作を行うことが可能である。また、S/N比向上により、大きな信号出力値を得ることができることから、記憶セル12を高集積化する場合にも十分な出力を得ることが可能であり、その一方で、低電流、低電圧の駆動を実現することも可能である。
【0131】
なお、一般に、磁気メモリデバイスでは、極薄のトンネルバリア層が絶縁破壊されるのを防ぐため、磁気抵抗効果素子にトンネル電流を流すときには素子にかかる電圧を適切な値とする必要がある。本実施の形態の磁気メモリデバイスは、定電流回路108Bを備えることによって、トンネル電流を小さくし、トンネルバリア層2にかかる電圧をその電気的耐圧よりも十分に低い電圧まで下げて駆動することができる。また、本実施の形態の読み出し回路は、電流経路が電源Vccから接地に向けて直列に、電流電圧変換用抵抗器23A(23B)、トランジスタ22A(22B)、磁気抵抗効果素子12A(12B)、逆流防止用ダイオード13A(13B)、トランジスタ33、電流制御用抵抗器34の5段構成になっている。その電圧分圧の関係から、これらの磁気抵抗効果素子12A(12B)における電圧降下を現実に0.1V〜0.3V程度と低く抑えることができる。無論、こうした場合に磁気記録素子12A,12Bから直接的に得られる電圧出力(電流電圧変換抵抗23A,23Bにおける電圧降下)は微弱なものであるが、センシング電流を定電流とした効果によりS/N比は高い。ここでは、この出力をさらに数段の差動増幅回路で増幅させて最終出力とするため、十分な読み出し感度を得ることができる。すなわち、この磁気メモリデバイスは、従来に比べ極めて微弱なトンネル電流で駆動させ、磁気抵抗効果素子12A,12Bの絶縁破壊を防止すると同時に、値が十分に大きく、かつ良好なS/N比の信号出力を得ることが可能である。
【0132】
〔センスアンプによる増幅度の検証〕
上記実施の形態と同様の実回路(図2参照)において、情報の読み出し中に、各測定点における電流値を電流プローブを用いて測定した。測定点は、図19に示したP1〜P9の9点である。
すなわち、
測定点P1 … トランジスタ22Aのコレクタ端子
測定点P2 … トランジスタ22Bのコレクタ端子
測定点P3 … トランジスタ22Aのベース端子
測定点P4 … トランジスタ22Bのベース端子
測定点P5 … トランジスタ41Aのコレクタ端子
測定点P6 … トランジスタ41Bのコレクタ端子
測定点P7 … トランジスタ41Aのベース端子
測定点P8 … トランジスタ41Bのベース端子
測定点P9 … トランジスタ44のコレクタ端子
である。これらの電流値を、ビットデコード線20に印加するビットデコード電圧の値を変化させて測定した。
【0133】
図20は、測定点P1〜P4の測定結果を示している。実回路では、磁気抵抗効果素子12Aに接続される側でセンスビット線21Aに流れる電流は、トランジスタ22Aのエミッタ電流、つまりトランジスタ22Aのコレクタ電流とベース電流の総和となる。測定結果からは、測定点P1のコレクタ電流が、測定点P3のベース電流を無視できる程度に大きいことがわかる。よって、トランジスタ22Aのコレクタ端とエミッタ端では流れる電流はほぼ等しいことがわかる。また、トランジスタ22Bに対する測定点P2のコレクタ電流と、測定点P4のベース電流との関係も同様であり、トランジスタ22Bのコレクタ端とエミッタ端では流れる電流はほぼ等しいことがわかる。
【0134】
図21は、測定点P1〜P9の測定結果を示している(図20とは縦軸の電流値のスケールが異なる)。電流電圧変換用抵抗器23A,23Bに流れる電流は分岐して、それぞれ、ビット列選択用スイッチであるトランジスタ22A,22Bのコレクタ端子と、センスアンプ106Bの差動対であるトランジスタ41A,41Bのベース端子とに流れ込む。さらに、トランジスタ41A,41Bのコレクタ電流,ベース電流の総和がそれぞれのエミッタ電流となるが、そのエミッタ電流は、共通の配線で合流してトランジスタ44のコレクタ端子に流れ込む。
【0135】
トランジスタ41A,41Bのコレクタ電流は、各ベース電流(測定点P7,P8の電流)が増幅されて得られたものである。測定結果からは、測定点P5のトランジスタ41Aのコレクタ電流と、測定点P6のトランジスタ41Bのコレクタ電流の差分が、元の出力であるセンスビット線21A,21Bの電流差に比べて極めて大きいことがわかる。その電流差の比率は、図示の測定データの場合およそ200倍にも及ぶ。したがって、この磁気メモリデバイスでは、読み出し信号をこのようなセンスアンプ106Bで増幅することで、非常に大きな出力が得られることがわかる。
【0136】
なお、測定結果からは、測定点P7,P8におけるトランジスタ41A,41Bのベース電流も非常に小さいことがわかり、電流電圧変換用抵抗器23A,23Bに流れる電流は、トランジスタ22A,22Bのコレクタ端子に流れ込む電流とほぼ等しいといえる。よって、この読み出し回路において、センスアンプ106Bは磁気抵抗効果素子12A,12Bの電流変化を忠実に増幅していることが確認できた。
【0137】
〔定電流回路の効果の検証〕
次に、実施の形態と同様の実回路において、磁気抵抗効果素子12A(12B)の抵抗ばらつきに対する読み出し信号(電圧)の変動を、2通りの場合に分けて調べた。
【0138】
(記憶セル間の抵抗ばらつきに対する効果)
まず、各磁気抵抗効果素子12A,12Bの低抵抗時の抵抗値(RL ),高抵抗時の抵抗値(RH )が、記憶セル12間で異なる場合について調べた。すなわち、それぞれ抵抗値RL ,RH が異なる記憶セル12からの読み出し電圧の出力値を測定した。ここで、記憶セル12ごとの抵抗値は、最大値と最小値で10倍近く変化させたが、各記憶セル12におけるMR比(RL /RH )は25%固定とした。
【0139】
図22は、その測定結果を表したものであり、横軸は高抵抗時の抵抗値RH 、縦軸は電源電圧Vccで規格化した出力電圧値を示している。同図において、白丸が高抵抗時の抵抗値RH をとった方の磁気抵抗効果素子12A(12B)からの出力電圧値を、×印が低抵抗時の抵抗値RL をとった方の磁気抵抗効果素子12B(12A)からの出力電圧値をそれぞれ表している。また、測定値は実線で結ばれており、点線で示したのは、電流を一対の磁気抵抗効果素子に流し、その磁気抵抗効果素子の電圧降下を直接的にセンスする構成の比較例における結果である。
【0140】
図示した結果からは、実施の形態の読み出し回路では、記憶セル12ごとの抵抗値がこれほど大きく異なっていても、抵抗値RL の側からの出力電圧、および抵抗値RH の側からの出力電圧は、それぞれほぼ一定値をとることが明らかである。よって、両者の差分である最終出力電圧も、記憶セル12ごとの抵抗値ばらつきによらず常に一定であることが確認できた。これは、実施の形態において説明したように、定電流回路108Bを設け、抵抗値RL ,RH をとる磁気抵抗効果素子12A,12Bに流れる電流の総和を規格化することの効果である。
【0141】
(比較例)
この実施例の比較例として、電流を一対の磁気抵抗効果素子に流し、その磁気抵抗効果素子の電圧降下を直接的にセンスする構成の読み取り回路にて、同様の測定を行った。図23に、比較例の等価回路図を示す。この読み取り回路は、一方が高抵抗、他方が低抵抗となって情報を記憶する1対の磁気抵抗効果素子(可変抵抗R1,R2として図示)の電圧の差分を読み取る方式をとり、対をなす磁気抵抗効果素子の各々は電流源,セル選択用半導体スイッチに直列に接続されるが、この直列配線は互いに別途独立している。また、この場合には磁気抵抗効果素子の電圧降下をS,/Sとして直接読み出しているために、電流電圧変換用抵抗器は用いられない。その測定結果は、図22に点線で示されている。このように、各磁気抵抗効果素子に対する電流を一定とする回路では、磁気抵抗効果素子の抵抗に比例して出力値が大きく変わる。よって、磁気抵抗効果素子の抵抗ばらつき具合が、直ちに出力値に変動となって影響することになる。
【0142】
(磁気抵抗効果素子間の抵抗ばらつきに対する効果)
次に、各記憶セル12で対をなしている磁気抵抗効果素子12A,12Bの間で、MR比がばらつく場合について調べた。ここでは、抵抗値RH を固定し、抵抗値RL を変えることで各記憶セル12のMR比を変え、それぞれの出力電圧を測定した。
【0143】
図24は、その測定結果を表したものであり、横軸はMR比(%)、縦軸は電源電圧Vccで規格化した出力電圧値を示している。同図では、白丸が抵抗値RH をとった方の磁気抵抗効果素子12A(12B)からの出力電圧値、×印が抵抗値RL をとった方の磁気抵抗効果素子12B(12A)からの出力電圧値をそれぞれ表している。また、測定値は実線で結ばれており、点線は、抵抗値RH ,RL それぞれの電圧に対する定電流効果によるオフセット基準値である。
【0144】
図示の結果からは、実施の形態の読み出し回路では、抵抗値RL 側からの出力電圧と、抵抗値RH 側からの出力電圧は、MR比が小さくなるにつれ互いに漸近する傾向が見て取れる。つまり、各記憶セル12ごとにMR比がばらつくと、その影響が電圧出力にはこのような形で表れることがわかる。それでも、抵抗値RL 側の出力電圧と、抵抗値RH 側の出力電圧は、基準値を挟んでそれぞれ一定の範囲内に収まっている。この場合、MR比が15%程度以上あれば両者の差分は出力として十分であることから、同一の回路構成で定電流回路を設けない場合と比較しても、読み取り誤差が生じる可能性は少なくなっている。
【0145】
また、こうした構成の回路一般に言えることであるが、磁気抵抗効果素子12A,12Bを流れる各電流は、総和が常に等しいことから、そのときの素子抵抗の比に応じ、常に総和の半分の値を中心とする上下に対称な値をとる。図24に点線で示したオフセット基準値は、まさにこの値を電圧に変換したものであり、その位置は電流の総和を変えない限り、不変である。そこで、センスアンプ106Bで差動増幅する際の閾値となる電圧レベルを、このオフセット基準値に合致させれば、センスアンプ106Bからは適正値の電圧出力が得られる。これも、定電流回路を付加したことの効果である。
【0146】
[第2の実施の形態]
次に、本発明の第2の実施の形態について図25〜図32を参照して詳細に説明する。本実施の形態は、読み出し回路の構成の一部において上記第1の実施の形態と異なる特徴を有する。なお、以下の説明では、第1の実施の形態における構成要素と実質的に同一の部分については同一の符号を付し、適宜、説明を省略する。
【0147】
本実施の形態の磁気メモリデバイスは、ビット列方向に沿って延在し、一対の磁気抵抗効果素子12A,12Bに読出電流を供給する読出線対としてのセンスビット線21A,21Bと、一対の磁気抵抗効果素子12A,12Bを流れた読出電流を接地へと導く接地側読出線としてのセンスワード線31と、複数のセンスワード線31について共通に設けられ、1つの記憶セル12における一対の磁気抵抗効果素子12A,12Bを流れる一対の読出電流の和を規定する定電流回路108Bと、一対の読出電流の差に基づいて記憶セル12から情報を読み出す読出回路としてのビット方向読出回路80とを備えている。以下、より具体的に説明する。
【0148】
図25は、記憶セル群とその読み出し回路からなる回路系の構成図であり、図2に示した構成図と類似するものである。図25の読み出し回路系は、図2と同様、記憶セル12が1対の磁気抵抗効果素子12A,12Bからなる差動増幅型であり、各記憶セル12A,12Bの情報読み出しを、磁気抵抗効果素子12A,12Bのそれぞれに流すセンシング電流の差分値を出力として行うようになっている。なお、図25では、センスアンプ回路106Bの内部構成を省略して示している。さらに、トランジスタ22A,22Bおよび抵抗器23A,23Bについても図2の構成と同様であるので図示を省略している。
【0149】
図25に示した構成図は、ワード列方向の接続に関して特徴部分がある。センスワード線31の各々には、同じワード列Xn (X1 ,X2 ,・・・ )に配列された磁気抵抗効果素子12A,12Bが、整流素子としての逆流防止用ダイオード13A,13Bを介して接続されている。ただし、本実施の形態では、各センスワード線31の接地側において、定電流回路108Bが共通に設けられている。各センスワード線31は、それぞれ読出スイッチ83を備えており、ワードデコード線30を介してX方向アドレスデコーダ108Aから選択信号が入力されるようになっている。また、定電流回路108Bは、パワーセーブ(PS)端子からパワーセーブ信号84が入力されるようになっている。この場合、逆流防止用ダイオード13A,13Bは、ショットキーダイオードまたはPN接合ダイオードで構成される。読出スイッチ83は、定電流回路108Bと各ワードデコード線30との各々の間に設けられ、ワード列方向に沿った複数の記憶セル群104Xのうちのいずれかを選択するように機能する。定電流回路108Bは、センスワード線31を流れる電流を一定化する機能を有しており、図2に示したように、バンドギャップリファレンスを利用して定電圧を発生させるためのダイオード32と、電流制御用のトランジスタ33と、電流制御用抵抗器34とを含んで構成されている。但し、図25では省略して図示している。ここで、読出スイッチ83が本発明における「第1の半導体スイッチ」に対応する一具体例である。また、「記憶セル群104X」が、本発明における「第2方向記憶セル群」に対応する一具体例である。
【0150】
図25に示した磁気メモリデバイスの回路構成では、読出動作の際、以下のような経路でセンシング電流が流れる。
【0151】
Yn 列,Xn+1 行にある記憶セル12が読出対象として選択された場合、Yn 番目のビットデコード線20n とXn+1 番目のワードデコード線30n+1 に選択信号が入力される。ビットデコード線20n に入力された選択信号は、センスアンプ回路106Bに入力される。したがって、Yn 番目のビットデコード線20n における電圧レベルを“High”とすると、ビット方向読出回路80n のセンスビット線21A,21Bに、電源Vcc側からその反対側に向かってセンシング電流が流れる。一方、Xn+1 番目のワードデコード線30n+1 における電圧レベルを“High”とすると、Xn+1 番目のワード列における読出スイッチ83n+1 が通電状態となる。よって、Yn 列,Xn+1 行にある記憶セル12にセンシング電流が流れることが許される状態となる。具体的には、センシング電流は、Yn 番目のセンスビット線21A,21Bから、それぞれ磁気抵抗効果素子12Aとダイオード13A、磁気抵抗効果素子12Bとダイオード13Bを通り、共にXn+1 番目のセンスワード線31n+1 へと流れ込み、読出スイッチ83n+1 を介して読出共用線85を通過し、さらに、定電流回路108Bへ流入する。
【0152】
情報の読み出しは、上記実施の形態1と同様に、記憶セル12の磁気抵抗効果素子12A,12Bのそれぞれに供給される一対の電流値の差に基づいておこなわれる。
【0153】
以上の読み出し動作において、選択された記憶セル12に流れるセンシング電流の大きさは、センスワード線31の接地側に設けられた電流制御用抵抗器34により制御される。電流制御用抵抗器34は、これ単独で電流量を制限する効果があるが、ここではさらに、電流制御用抵抗器34とトランジスタ33,ダイオード32を組み合わせて構成された定電流回路108Bが、電流量を一定範囲内に収めるように動作する。
【0154】
ここで、ワードデコード線30の電圧レベルが“High”であれば、2個直列に接続されているダイオード32は、ダイオードのバンドギャップリファレンスを利用して、接地から+2Φだけ高い中間電圧レベルを固定的に作り出す。よって、トランジスタ33のベース端子には、一定の中間電圧レベルが印加され、トランジスタ33は通電状態になると共に、定電流回路108Bの機能により、センスワード線31に一定の大きさのセンシング電流が安定して流れる。
【0155】
ここで、本実施の形態における特徴部分について、上記第1の実施の形態と比較して説明する。
【0156】
第1の実施の形態においては、各ワード列ごとに定電流回路108Bを設けることにより、各ワード列ごとの記憶セル12の構成部品に起因する抵抗値のばらつきを低減し、各記憶セル12に常に一定の値に規格化された読出電流を流すようにすることができる。ただし、この場合は、各定電流回路108Bにおける構成部品の特性のばらつきがあるので、各定電流回路108Bにおける相互のばらつきを完全に除去することはできない。
【0157】
これに対し、本実施の形態では、読み出し回路系に複数のセンスワード線31について共通に定電流回路108Bを設け、構成部品に起因する抵抗値のばらつき要因を除去し、各記憶セル12に常に一定の値に規格化された読出電流を流すようにした。こうすることにより、複数の定電流回路108Bを用いることに起因する抵抗値のばらつきを除去することができ、センスアンプ回路106Bの出力電流値のばらつきをより低減することができる。また、定電流回路108Bを共通に設けるようにしたことによって、ワード列ごとに定電流回路108Bを設けるようにした場合よりも磁気メモリデバイス全体における相対的な部品点数を削減できる。これにより、製造コストを低減することが可能となる。さらに、常に一定電流を流しておく必要のある定電流回路108Bの個数を削減できるので、磁気メモリデバイス全体における消費電力低減の効果を得ることができる。
【0158】
なお、整流素子としての逆流防止用ダイオード13A,13Bを、バイポーラトランジスタまたはMOSトランジスタに置き換えることも可能である。その場合、その整流素子は、ワード列方向に沿って配列された記憶セル群104を選択するための第2の半導体スイッチとしても機能する。その具体例については後述する。
【0159】
パワーセーブ信号84を定電流回路108Bに入力することによりトランジスタ33を通電状態または遮断状態とすることができ、情報の読み出しを必要としない場合に、無駄な消費電流(スタンバイ電流)を削減することができる。具体的には、読み出しを開始するときはPS端子の電圧レベルを“High”とし、スタンバイ電流を定電流回路108BからGND側に流し続けて常に読出電流に対応可能なようにスタンバイ状態とする。一方、読み出しを終了するときはPS端子の電圧レベルを“Low”とし、スタンバイ電流(ベース・エミッタ間電流)が流れるのを阻止して非スタンバイ状態とする。このように構成すると、非スタンバイ状態からスタンバイ状態へ移行するにあたり読出動作時の応答速度が若干低下する可能性があるものの、消費電力を低く抑えることができるので、磁気メモリデバイス全体として消費電力を削減することができる。
【0160】
次に、本実施の形態の磁気メモリデバイスについて、いくつかの変形例について以下に説明する。
【0161】
(変形例2−1)
図26は、変形例2−1を表すものである。この変形例は、図25に示した逆流防止用ダイオード13A,13Bを、バイポーラトランジスタ63A,63Bに置き換えたものである。さらに本変形例は、バイポーラトランジスタ63A,63Bが、複数の記憶セル群104Xのうちのいずれか1つを選択するための第2の半導体スイッチとしても機能すると共に、複数の記憶セル群104Yの各々について設けられ、各記憶セル群104Yについての複数のセンスワード線31を1つに束ねる読出共用線85を備えている。ここで、記憶セル群104Yが、本発明の「第1方向記憶セル群」に対応する一具体例である。
【0162】
図26に示した磁気メモリデバイスの回路構成では、読出動作の際、以下のような経路でセンシング電流が流れる。
【0163】
Yn 列,Xn+1 行にある記憶セル12が読出対象として選択された場合、Yn 番目のビットデコード線20n とXn+1 番目のワードデコード線30n+1 に選択信号が入力される。ビットデコード線20n に入力された選択信号は、センスアンプ回路106Bに入力される。したがって、Yn 番目のビットデコード線20n における電圧レベルを“High”とすると、ビット方向読出回路80n のセンスビット線21A,21Bに、電源Vcc側からその反対側に向かってセンシング電流が流れる。一方、Xn+1 番目のワードデコード線30n+1 における電圧レベルを“High”とすると、Xn+1 番目のワード列における一対のバイポーラトランジスタ63A,63Bが通電状態となる。よって、Yn 列,Xn+1 行にある記憶セル12にセンシング電流が流れることが許される状態となる。具体的には、センシング電流は、Yn 番目のセンスビット線21A,21Bから、それぞれ磁気抵抗効果素子12Aとバイポーラトランジスタ63A、磁気抵抗効果素子12Bとバイポーラトランジスタ63Bを通り、共にXn+1 番目のセンスワード線31n+1 へと流れ込み、読出共用線85を介して選択スイッチ86nを通過し、さらに、定電流回路108Bへ流入する。
【0164】
情報の読み出しは、上記実施の形態1と同様に、記憶セル12の磁気抵抗効果素子12A,12Bのそれぞれに供給される一対の電流値の差に基づいておこなわれる。
【0165】
図26に示した変形例2−1においても、図25に示した回路構成を有する磁気メモリデバイスと同様の効果が得られる。
【0166】
(変形例2−2)
図27に示した変形例2−2は、図26に示した変形例2−1の構成に加え、複数の読出共用線85の各々と定電流回路108Bとの間に設けられ、複数の記憶セル群104Yのうちのいずれか1つを選択する選択スイッチ86をさらに備えたものである。選択スイッチ86は、複数の記憶セル群104Yのうちのいずれの群に読出電流を流すかを選択するための選択信号によって開閉制御されるものである。このようにした場合には、読出動作の際、以下のような経路でセンシング電流が流れる。
【0167】
Yn 列,Xn+1 行にある記憶セル12が読出対象として選択された場合、Yn 番目のビットデコード線20n とXn+1 番目のワードデコード線30n+1 に選択信号が入力される。ビットデコード線20n に入力された選択信号は、センスアンプ回路106Bおよび選択スイッチ86にそれぞれ入力される。したがって、Yn 番目のビットデコード線20n における電圧レベルを“High”とすると、ビット方向読出回路80n のセンスビット線21A,21Bに、電源Vcc側からその反対側に向かってセンシング電流が流れる。これと同時に、選択スイッチ86が通電可能な状態となる。一方、Xn+1 番目のワードデコード線30n+1 における電圧レベルを“High”とすると、Xn+1 番目のワード列における一対のバイポーラトランジスタ63A,63Bが通電状態となる。よって、Yn 列,Xn+1 行にある記憶セル12にセンシング電流が流れることが許される状態となる。具体的には、センシング電流は、Yn 番目のセンスビット線21A,21Bから、それぞれ磁気抵抗効果素子12Aとバイポーラトランジスタ63A、磁気抵抗効果素子12Bとバイポーラトランジスタ63Bを通り、共にXn+1 番目のセンスワード線31n+1 へと流れ込み、読出共用線85を介して選択スイッチ86nを通過し、さらに、定電流回路108Bへ流入する。
【0168】
情報の読み出しは、上記実施の形態1と同様に、記憶セル12の磁気抵抗効果素子12A,12Bのそれぞれに供給される一対の電流値の差に基づいておこなわれる。
【0169】
このような構成とした場合には、読出対象としない他の記憶セル群104Yにおける漏れ電流をより確実に除去することができる。すなわち、図25および図26に示した読出回路構成では、記憶セル群104Yにおける各記憶セル12がセンスワード線31あるいは読出共用線85によって互いに接続されている。ビット列ごとに設けられたセンスアンプ回路106Bはグランドレベルの電位よりも僅かではあるが高い電位を有しているので、そのビット列が選択されていない(読出対象の記憶セル12が含まれない)場合であってもセンスビット線21A,21Bに微弱な電流が流れ続ける状態にある。さらに図26に示した読出回路構成では、ワードデコード線30に”High”の選択信号が入力されるとビット列におけるそれぞれ一対のバイポーラトランジスタ63A,63Bのベース―エミッタ間に順方向電流が流れ込む可能性がある。これに対し、図27の回路構成では、読出対象とするビット列方向の記憶セル群104Yごとに読出共用線85を設け、記憶セル群104Yにおけるセンスワード線31を1つに束ねるようにし、記憶セル群104Yごとに選択スイッチ86nを設けるようにした。これにより、選択されていない記憶セル群104Yに設けられた選択スイッチ86は遮断状態となり、センスビット線21A,21Bに微弱電流や不用な順方向電流が流れることはない。したがって、磁気メモリデバイス全体として、消費電力をより低減することができる。
【0170】
(変形例2−3)
また、図28に示したように、図27に示したバイポーラトランジスタ63A,63Bを、MOSトランジスタ73A,73Bに置き換えることもできる。この場合、各記憶セル12における磁気抵抗効果素子12A,12Bからのセンシング電流は、それぞれMOSトランジスタ73A,73Bにおけるドレインに流入したのちソースを経て合流し、記憶セル群104Yごとに設けられた読出共用線85に導かれる。MOSトランジスタ73A,73Bにおける各ゲートは、ワードデコード線30からの選択信号によって開閉制御がなされるようになっている。
【0171】
さらに、逆流防止用に設けられた一対の整流素子は、図29,31および32に示したように、センスビット線21A,21Bと磁気抵抗効果素子12A,12Bとの間に設けるようにしてもよい。
【0172】
(変形例2−4)
図29は、図25に対応し、一対の逆流防止用ダイオード13A,13Bをセンスビット線21A,21Bと磁気抵抗効果素子12A,12Bとの間にそれぞれ設けるようにしたものである。このような回路構成の場合における、一対の磁気抵抗効果素子12A,12Bおよびその近傍における断面構成を図30に示す。図30は、上記第1の実施の形態において説明した図7に類似したものであるが、図30は、逆流防止用ダイオード13A,13Bの側からTMR膜112A,112Bと、書込用ビット線6aおよび書込用ワード線6bによって貫かれるように構成された環状磁性層5とが順に形成されたものである。センスビット線21A,21Bは、接続層21Tを介してエピタキシャル層9に接続しており、読出電流をそれぞれ導電層8A,8Bを介してTMR膜112A,112Bに垂直に流すように構成されている。TMR膜112A,112Bを通過した読出電流は、それぞれ環状磁性層5を経てセンスワード線31に流入するようになっている。
【0173】
(変形例2−5,2−6)
図31は、図27に対応し、一対のバイポーラトランジスタ63A,63Bをセンスビット線21A,21Bと磁気抵抗効果素子12A,12Bとの間にそれぞれ設けるようにしたものである(変形例2−5)。さらに、図32は、図28に対応し、一対のMOSトランジスタ73A,73Bをセンスビット線21A,21Bと磁気抵抗効果素子12A,12Bとの間にそれぞれ設けるようにしたものである(変形例2−6)。なお、図31に示した変形例2−5および図32に示した変形例2−6においては、選択スイッチ86を設けずに構成することもでき、その場合にも、定電流回路106Bをセンスワード線31について共通に設けるようにしたことによる効果は得られる。
【0174】
以上、実施の形態およびいくつかの変形例を挙げて本発明を説明したが、本発明はこれらに限定されず、種々の変形が可能である。例えば、上記実施の形態では、センスアンプ106Bや定電流回路108B、およびトランジスタ22A,22B等のスイッチング素子に、バイポーラトランジスタを用いるようにしたが、これ以外にも、CMOS(Complementary MOS)等の半導体素子で構成することができる。
【0175】
なお、本発明の磁気メモリデバイスは、環状磁性層を備えた磁気抵抗効果素子の2つを用いて1単位情報を記憶するものであればよく、その書き込み/読み出しの方式を上記実施の形態に限定されるものではない。例えば、2つの磁気抵抗効果素子に同一の情報を記憶させ、正常状態では一方の素子のみから読み出しを行い、読み出しエラーが発生した場合に他方の素子から読み出しを行うようにすることもできる。このように、1単位情報につき2素子を用いることができることから、本発明の磁気メモリデバイスは、1単位情報を1素子に対応させる場合に比べ、適用可能な書込方法および読出方法の自由度が高くなっている。
【0176】
また、上記実施の形態では、積層面に垂直な方向に電流が流れる積層体を含む磁気抵抗効果素子として、記憶セル12をTMR素子であるものとして説明したが、これをCPP−GMR素子で置き換えてもよい。
【0177】
また、本発明の定電流回路については、記憶セルを構成する一対の磁気抵抗効果素子の素子構造を特に限定せず、いわゆる差動読み出しを行う磁気メモリデバイスに広く適用が可能である。すなわち、一対の磁気抵抗効果素子が、実施の形態で説明した記憶セル12の構成と同一である必要はなく、例えば、環状磁性層5を有せず、第1の磁性層1、非磁性層2および感磁層である第2の磁性層3が含まれて積層した積層体に読出センシング用導線が接続され、積層面に垂直に電流を流して情報を読み出すような構成となっていてもよい。またさらに、一対の磁気抵抗効果素子が、積層面に平行な方向に電流が流れる積層体を含む磁気抵抗効果素子(CIP(Current flows In the Plane)−GMR)であってもよい。配線構造に関しても、1方向の読出線(接地側読出線)に対して複数の記憶セルが接続されていること以外には、書込線、読出線とも特に限定されない。そのような場合にも、本発明の定電流回路は、実施の形態と同様の作用,効果を発揮することができる。
【0178】
また、上記実施の形態では、センスビット線21A,21Bを読出線対に対応させ、センスワード線31を接地側読出線に対応させたが、本発明の第1および接地側読出線の配線方向は、実施の形態に限定されず、上記と逆の対応関係としてもよい。
【0179】
【発明の効果】
以上、説明したように、本発明の磁気メモリデバイスによれば、外部磁界によって磁化方向が変化する感磁層をそれぞれ有する複数の磁気抵抗効果素子を備え、1つの記憶セルが一対の磁気抵抗効果素子を含むように構成された磁気メモリデバイスにおいて、第1の方向に沿って延在し、前記一対の磁気抵抗効果素子に読出電流を供給する読出線対と、一対の磁気抵抗効果素子を流れた読出電流を接地へと導く接地側読出線と、複数の接地側読出線について共通に設けられ、1つの記憶セルにおける一対の磁気抵抗効果素子を流れる一対の読出電流の和を一定化する定電流回路と、一対の読出電流の差に基づいて記憶セルから情報を読み出す読出回路とを備えるようにしたので、複数の定電流回路を用いることに起因する抵抗値のばらつきを除去することができ、読出電流値のばらつきをより低減することができる。また、定電流回路を共通に設けるようにしたことによって、接地側読出線ごとに定電流回路を設けるようにした場合よりも磁気メモリデバイス全体における相対的な部品点数を削減できるので、製造コストを低減することが可能となる。さらに、常に一定電流を流しておく必要のある定電流回路の個数を削減できるので、磁気メモリデバイス全体における消費電力低減を図ることもできる。
【0180】
また、第1の方向に沿って配列された複数の第1方向記憶セル群の各々について設けられ、各第1方向記憶セル群についての複数の接地側読出線を1つに束ねる読出共用線と、複数の読出共用線の各々と定電流回路との間に設けられ、複数の第1方向記憶セル群のうちのいずれか1つを選択する選択スイッチとをさらに備え、この選択スイッチが、複数の第1方向記憶セル群のうちのいずれの群に読出電流を流すかを選択するための選択信号によって開閉制御されるように構成すれば、選択されていない第1方向記憶セル群における漏れ電流をより確実に除去することができ、その結果、消費電力の低減を図ることができる。
【0181】
さらに、複数の第1の書込線と、これら複数の第1の書込線とそれぞれ交差するように延びる複数の第2の書込線とを備え、一対の磁気抵抗効果素子が、それぞれ、外部磁界によって磁化方向が変化する感磁層を含み積層面に垂直な方向に電流が流れるように構成された積層体と、この積層体の一方の面側に積層面に沿った方向を軸方向とするように配設されると共に第1および第2の書込線によって貫かれるように構成された環状磁性層とを含むようにした場合には、書き込みの際に、環状磁性層の作用により感磁層の磁化を効率よく反転させることができる。しかも、2つの磁気抵抗効果素子を用いて1単位情報が記憶されるので、効率よく、かつ確実に情報書き込みを行うことができると同時に、情報の書き込み方式と読み出し方式とに自由度を与えることができる。
【0182】
本発明の磁気メモリデバイスの読出方法は、外部磁界によって磁化方向が変化する感磁層をそれぞれ有する複数の磁気抵抗効果素子を備えると共に1つの記憶セルが一対の磁気抵抗効果素子を含むように構成された磁気メモリデバイスの読出方法であり、この読出方法によれば、一対の磁気抵抗効果素子ごとに第1の方向に沿って延在するように設けられた読出線対を介して一対の磁気抵抗効果素子に読出電流を供給し、一対の磁気抵抗効果素子を流れた読出電流を接地側読出線を介して接地へと導き、複数の接地側読出線について定電流回路を共通に設けることにより、1つの記憶セルにおける一対の磁気抵抗効果素子を流れる一対の読出電流の和を一定化し、一対の読出電流の差に基づいて記憶セルから情報を読み出すようにしたので、複数の定電流回路を用いることに起因する抵抗値のばらつきを除去することができ、ばらつきのより小さな読出電流を得ることができる。さらに、常に一定電流を流しておく必要のある定電流回路の個数を削減できるので、読出を行う際の磁気メモリデバイス全体の消費電力低減を図ることもできる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係る磁気メモリデバイスの全体構成を示すブロック図である。
【図2】図1に示した磁気メモリデバイスの記憶セルとその読み出し回路の構成を表す図である。
【図3】図2に示した読み出し回路のうち、センスアンプ全体の構成を説明するための回路図である。
【図4】図1に示した記憶セル群のY方向駆動回路部の周辺の実装の様子を表す構成図である。
【図5】図4に示したY方向駆動回路部の実際の回路配置を表す図である。
【図6】図5に示した単位駆動回路のうちセンスアンプ回路エリアのパターン配置図である。
【図7】図1に示した記憶セルの具体的構成を示す断面図である。
【図8】図1に示した磁気メモリデバイスの記憶セルとその書き込み用配線構造を表す図である。
【図9】図7に示した記憶セルの等価回路を表す図である。
【図10】図7に示した記憶セルにおける情報記憶の方法を説明するための図である。
【図11】図7に示した記憶セルにおける情報書き込み方法を説明するための図である。
【図12】図1に示した磁気メモリデバイスにおける記憶セルからの読み出し動作原理を説明するための図である。
【図13】図2に示した読み出し回路の比較例を説明するための回路図である。
【図14】図2に示した読み出し回路における逆流防止用ダイオードの変形例に係る整流素子とその配置を示す図である。
【図15】図2に示した読み出し回路における逆流防止用ダイオードの変形例に係る整流素子とその配置を示す図である。
【図16】図2に示した読み出し回路における逆流防止用ダイオードの変形例に係る配置を示す図である。
【図17】図2に示した読み出し回路における逆流防止用ダイオードの変形例に係る整流素子とその配置を示す図である。
【図18】図2に示した読み出し回路における逆流防止用ダイオードの変形例に係る整流素子とその配置を示す図である。
【図19】本発明の磁気メモリデバイスの実施例に係る読み出し回路の図である。
【図20】図19に示した読み出し回路におけるビットデコード電圧と測定点P1〜P4の電流測定値との関係を示す図である。
【図21】図19に示した読み出し回路におけるビットデコード電圧と測定点P1〜P9の電流測定値との関係を示す図である。
【図22】図19に示した読み出し回路における磁気抵抗効果素子の記憶セル単位の抵抗変動と出力電圧との関係を示す図である。
【図23】図22に示した実施例に対する比較例の読出し回路を説明するための等価回路図である。
【図24】図19に示した読み出し回路における、対をなす磁気抵抗効果素子間の抵抗変動と出力電圧との関係を示す図である。
【図25】本発明の第2の実施の形態に係る磁気メモリデバイスの記憶セルとその読み出し回路の構成を表す図である。
【図26】図25に示した読み出し回路における変形例2−1を説明するための構成図である。
【図27】図25に示した読み出し回路における変形例2−2を説明するための構成図である。
【図28】図25に示した読み出し回路における変形例2−3を説明するための構成図である。
【図29】図25に示した読み出し回路における変形例2−4を説明するための構成図である。
【図30】図29に示した読み出し回路に対応する記憶セル周辺の断面構成を表す部分断面図である。
【図31】図25に示した読み出し回路における変形例2−5を説明するための構成図である。
【図32】図25に示した読み出し回路における変形例2−6を説明するための構成図である。
【符号の説明】
1…第1の磁性層、2…非磁性層(トンネルバリア層)、3…第2の磁性層、4…非磁性導電層、5…環状磁性層、6a…書込用ビット線、6b…書込用ワード線、7…絶縁層、8…導電層、9…エピタキシャル層、10…基板、11…読出センシング用導線、12…記憶セル、12A,12B…磁気抵抗効果素子、13A,13B…逆流防止用ダイオード、20…ビットデコード線、21A,21B…センス用ビットデコード線(センスビット線)、22A,22B…トランジスタ、23A,23B…電流電圧変換用抵抗器、30…ワードデコード線、31…センス用ワードデコード線(センスワード線)、32…ダイオード、33…(電流制御用)トランジスタ、34…電流制限抵抗器、40A,40B…センスアンプ入力線、41A,41B…トランジスタ、42A,42B…バイアス抵抗器、43…ダイオード、44…トランジスタ、45…抵抗器、51A,51B…センスアンプ出力線、63A,63B…逆流防止用トランジスタ、73A,73B…逆流防止用MOSFET、80…ビット方向単位読出回路、101…アドレスバッファ、102…データバッファ、102A…入力バッファ、102B…出力バッファ、103…制御ロジック部、104…記憶セル群、105,107…アドレス線、106…Y方向駆動回路部、106A…Y方向アドレスデコーダ、106B…センスアンプ、106C…Y方向カレントドライブ、108…X方向駆動回路部、108A…X方向アドレスデコーダ、108B…定電流回路、108C…X方向カレントドライブ、109…記憶セル、110,111…書き込み用データバス、112…読み出し用データバス、113…制御信号線、A0〜A20…外部アドレス入力端子、D0〜D7…外部データ端子、Xn …(記憶セル12の)ワード列、Yn …(記憶セル12の)ビット列、DUn …単位駆動回路。
Claims (16)
- 外部磁界によって磁化方向が変化する感磁層をそれぞれ有する複数の磁気抵抗効果素子を備え、1つの記憶セルが一対の磁気抵抗効果素子を含むように構成された磁気メモリデバイスであって、
前記一対の磁気抵抗効果素子ごとに第1の方向に沿って延在するように設けられ、前記一対の磁気抵抗効果素子に読出電流を供給する読出線対と、
前記一対の磁気抵抗効果素子を流れた読出電流を接地へと導く接地側読出線と、
複数の前記接地側読出線について共通に設けられ、1つの記憶セルにおける一対の磁気抵抗効果素子を流れる一対の読出電流の和を一定化する定電流回路と、
前記一対の読出電流の差に基づいて前記記憶セルから情報を読み出す読出回路と
を備えたことを特徴とする磁気メモリデバイス。 - 前記定電流回路は、前記一対の磁気抵抗効果素子と接地との間に配設されている
ことを特徴とする請求項1に記載の磁気メモリデバイス。 - 前記定電流回路は、バンドギャップリファレンスを利用して構成されている
ことを特徴とする請求項1または請求項2に記載の磁気メモリデバイス。 - 前記定電流回路は、
電流制御用トランジスタと、
前記電流制御用トランジスタのベースと接地との間に接続されたダイオードと、
前記電流制御用トランジスタのエミッタと接地との間に接続された電流制御用抵抗器と
を含んで構成されていることを特徴とする請求項3に記載の磁気メモリデバイス。 - 前記一対の磁気抵抗効果素子に供給される読出電流の電流経路上に一対の整流素子が設けられている
ことを特徴とする請求項1ないし請求項4のいずれか1項に記載の磁気メモリデバイス。 - 前記一対の整流素子が、前記一対の磁気抵抗効果素子と前記接地側読出線との間に設けられている
ことを特徴とする請求項5に記載の磁気メモリデバイス。 - 前記一対の整流素子が、前記読出線対と前記一対の磁気抵抗効果素子との間に設けられている
ことを特徴とする請求項5に記載の磁気メモリデバイス。 - 前記整流素子が、ショットキーダイオードまたはPN接合ダイオードであり、
前記定電流回路と複数の前記接地側読出線の各々との間に、前記第1の方向と直交する第2の方向に沿って配列された複数の第2方向記憶セル群のうちのいずれか1つを選択するための第1の半導体スイッチがそれぞれ設けられている
ことを特徴とする請求項5ないし請求項7のいずれか1項に記載の磁気メモリデバイス。 - 前記整流素子が、前記第1の方向と直交する第2の方向に沿って配列された複数の第2方向記憶セル群のうちのいずれか1つを選択するための第2の半導体スイッチとしても機能する
ことを特徴とする請求項5ないし請求項7のいずれか1項に記載の磁気メモリデバイス。 - 前記第1の方向に沿って配列された複数の第1方向記憶セル群の各々について設けられ、各第1方向記憶セル群についての複数の前記接地側読出線を1つに束ねる読出共用線と、
複数の前記読出共用線の各々と前記定電流回路との間に設けられ、前記複数の第1方向記憶セル群のうちのいずれか1つを選択する選択スイッチと
をさらに備えたことを特徴とする請求項9に記載の磁気メモリデバイス。 - 前記選択スイッチは、前記複数の第1方向記憶セル群のうちのいずれの群に読出電流を流すかを選択するための選択信号によって開閉制御される
ことを特徴とする請求項10に記載の磁気メモリデバイス。 - 前記第2の半導体スイッチがバイポーラトランジスタまたはMOSトランジスタである
ことを特徴とする請求項9ないし請求項11のいずれか1項に記載の磁気メモリデバイス。 - さらに、複数の第1の書込線と、
前記複数の第1の書込線とそれぞれ交差するように延びる複数の第2の書込線とを備え、前記一対の磁気抵抗効果素子は、それぞれ、
外部磁界によって磁化方向が変化する感磁層を含み積層面に垂直な方向に電流が流れるように構成された積層体と、
この積層体の一方の面側に前記積層面に沿った方向を軸方向とするように配設されると共に前記第1および第2の書込線によって貫かれるように構成された環状磁性層とを含む
ことを特徴とする請求項1ないし請求項12のいずれか1項に記載の磁気メモリデバイス。 - 前記環状磁性層を貫く第1および第2の書込線の双方を流れる電流により生ずる磁界によって、前記一対の磁気抵抗効果素子における各感磁層の磁化方向が互いに反平行を向くように変化し、前記記憶セルに情報が記憶される
ことを特徴とする請求項13に記載の磁気メモリデバイス。 - 前記一対の磁気抵抗効果素子における一対の感磁層の一方が第1の磁化方向に磁化すると共に他方が前記第1の磁化方向と反平行をなす第2の磁化方向に磁化する第1の状態と、
前記一対の感磁層の一方が前記第2の磁化方向に磁化すると共に他方が前記第1の磁化方向に磁化する第2の状態と、のいずれかをとり、前記第1および第2の状態に対応して前記記憶セルに情報が記憶される
ことを特徴とする請求項14に記載の磁気メモリデバイス。 - 外部磁界によって磁化方向が変化する感磁層をそれぞれ有する複数の磁気抵抗効果素子を備えると共に1つの記憶セルが一対の磁気抵抗効果素子を含むように構成された磁気メモリデバイスの読出方法であって、
前記一対の磁気抵抗効果素子ごとに第1の方向に沿って延在するように設けられた読出線対を介して、前記一対の磁気抵抗効果素子に読出電流を供給し、
前記一対の磁気抵抗効果素子を流れた読出電流を接地側読出線を介して接地へと導き、
複数の前記接地側読出線について定電流回路を共通に設けることにより、1つの記憶セルにおける一対の磁気抵抗効果素子を流れる一対の読出電流の和を一定化し、
前記一対の読出電流の差に基づいて前記記憶セルから情報を読み出す
ことを特徴とする磁気メモリデバイスの読出方法。
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